JPS62156864A - アクテイブマトリクス用素子 - Google Patents
アクテイブマトリクス用素子Info
- Publication number
- JPS62156864A JPS62156864A JP60297317A JP29731785A JPS62156864A JP S62156864 A JPS62156864 A JP S62156864A JP 60297317 A JP60297317 A JP 60297317A JP 29731785 A JP29731785 A JP 29731785A JP S62156864 A JPS62156864 A JP S62156864A
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- JP
- Japan
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- electrode layer
- active matrix
- layer
- semiconductor layer
- electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、液晶、エレクトロルミネセンス（ＥＬ）、エ
レクトロクロミズム（ＥＣ）などの表示要素からなるマ
トリクス型表示装置において、前記表示要素を駆動する
ために用いられるアクティブマトリクス用素子に関する
。
レクトロクロミズム（ＥＣ）などの表示要素からなるマ
トリクス型表示装置において、前記表示要素を駆動する
ために用いられるアクティブマトリクス用素子に関する
。
液晶、ＥＬ、ＥＣなどの表示要素からなるマトリクス型
表示装置においては、解像度が高く精細な画像を得るた
めには、高密度のマトリクス構成が必要とされる。この
ような要請に答える技術として、近年においては、各表
示素子をスイッチング素子によって直接的に駆動する、
いわゆるアクティブマトリクス表示が注目されている。
表示装置においては、解像度が高く精細な画像を得るた
めには、高密度のマトリクス構成が必要とされる。この
ような要請に答える技術として、近年においては、各表
示素子をスイッチング素子によって直接的に駆動する、
いわゆるアクティブマトリクス表示が注目されている。
このようなアクティブマトリクス表示において用いられ
るスイッチング素子としては、通常、薄膜トランジスタ
などの３端子素子あるいは薄膜ダイオード、バリスタ、
ＭＩＭなどの２端子素子より構成される非線形抵抗素子
が用いられている。
るスイッチング素子としては、通常、薄膜トランジスタ
などの３端子素子あるいは薄膜ダイオード、バリスタ、
ＭＩＭなどの２端子素子より構成される非線形抵抗素子
が用いられている。
中でも、薄膜ダイオードは、（１）素子の構成が簡易で
、微細なマトリクス構造を有する表示装置を高い歩留ま
りで製造することができること、（２）表示品質が良好
なこと、などから有望視されている。かかる薄膜ダイオ
ードをアクティブマトリクス表示に用いた例としては、
たとえば文献Ｎ、５ｚｙｄｌｏｅｔ ａｌ、＋Ｊａｐａ
ｎ Ｄｉｓｐｌａｙ ’８３．Ｐｒｏｃ、ＩＤＲＣ，。
、微細なマトリクス構造を有する表示装置を高い歩留ま
りで製造することができること、（２）表示品質が良好
なこと、などから有望視されている。かかる薄膜ダイオ
ードをアクティブマトリクス表示に用いた例としては、
たとえば文献Ｎ、５ｚｙｄｌｏｅｔ ａｌ、＋Ｊａｐａ
ｎ Ｄｉｓｐｌａｙ ’８３．Ｐｒｏｃ、ＩＤＲＣ，。
Ｐ４１６〜４１８ （１９８３）において、一対のソヨ
ソトキダイオードを直列かつ逆方向に接続したもの（背
面結合ダイオード）が開示されている。
ソトキダイオードを直列かつ逆方向に接続したもの（背
面結合ダイオード）が開示されている。
ところで、スイッチング素子として機能する非線形抵抗
素子を高い密度で基板上に形成する場合には、表示パネ
ルの開口率を太き（する必要があること、および非線形
抵抗素子の浮遊容量を小さくする必要があること、など
から画素部を構成しない非線形抵抗素子の形成領域をで
きるだけ小さくすることが要求される。しかし、従来に
おいて非線形抵抗素子として背面結合ダイオードを用い
る場合には、一対の薄膜ダイオードを平面的に配列して
設けることから、比較的大面積の形成領域を必要とし、
表示パネルの開口率を大きくすることが困難であるとい
う問題がある。
素子を高い密度で基板上に形成する場合には、表示パネ
ルの開口率を太き（する必要があること、および非線形
抵抗素子の浮遊容量を小さくする必要があること、など
から画素部を構成しない非線形抵抗素子の形成領域をで
きるだけ小さくすることが要求される。しかし、従来に
おいて非線形抵抗素子として背面結合ダイオードを用い
る場合には、一対の薄膜ダイオードを平面的に配列して
設けることから、比較的大面積の形成領域を必要とし、
表示パネルの開口率を大きくすることが困難であるとい
う問題がある。
〔発明の目的〕
本発明の目的は、上述の問題点を解決し、表示パネル上
における占有面積が小さく、開口率の高いマトリクス型
表示装置を構成することが可能なアクティブマトリクス
用素子を提供することにあ〔問題点を解決するための手
段〕 上記問題点は、第一電極層、半導体層および第二電極層
を順次積層して構成されるアクティブマトリクス用素子
において、 前記第一電極層を構成する主な物質と第二電極層を構成
する主な物質とが同一であることを特徴とするアクティ
ブマトリクス用素子によって解決される。
における占有面積が小さく、開口率の高いマトリクス型
表示装置を構成することが可能なアクティブマトリクス
用素子を提供することにあ〔問題点を解決するための手
段〕 上記問題点は、第一電極層、半導体層および第二電極層
を順次積層して構成されるアクティブマトリクス用素子
において、 前記第一電極層を構成する主な物質と第二電極層を構成
する主な物質とが同一であることを特徴とするアクティ
ブマトリクス用素子によって解決される。
以上の構成のアクティブマトリクス用素子は、単一の層
構成で２個の薄膜ダイオードを直列かつ逆方向に結合し
た背面結合ダイオードと同様な非線形抵抗特性を有し、
したがって２個の薄膜ダイオードを平面的に配列して構
成される背面結合ダイオードに比して半分の素子占有面
積でよく、アクティブマトリクス用素子の表示パネル上
における占有面積を減少させることが可能となる。その
結果、表示装置における開口率が大きくなって制御され
る光量が増大し、コントラストの優れたマトリクス型表
示装置を得ることができる。
構成で２個の薄膜ダイオードを直列かつ逆方向に結合し
た背面結合ダイオードと同様な非線形抵抗特性を有し、
したがって２個の薄膜ダイオードを平面的に配列して構
成される背面結合ダイオードに比して半分の素子占有面
積でよく、アクティブマトリクス用素子の表示パネル上
における占有面積を減少させることが可能となる。その
結果、表示装置における開口率が大きくなって制御され
る光量が増大し、コントラストの優れたマトリクス型表
示装置を得ることができる。
本発明においては、第一電極層と第二電極層とを構成す
る金属材料がそれぞれ同一もしくは電気的特性たとえば
抵抗値、仕事関数などが近似しており、各電極層と半導
体層との界面においてはそれぞれ同様の障壁が形成され
ることが必要である。
る金属材料がそれぞれ同一もしくは電気的特性たとえば
抵抗値、仕事関数などが近似しており、各電極層と半導
体層との界面においてはそれぞれ同様の障壁が形成され
ることが必要である。
本発明においては、前記第一電極層および第二電極層を
構成する材料は特に限定されないが、半導体との界面に
おいて障壁を生ずるものを用いる。
構成する材料は特に限定されないが、半導体との界面に
おいて障壁を生ずるものを用いる。
このような材料としては、たとえば、白金ＣＰｔ）、金
（Ａｕ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、
ロジウム（Ｒｈ）、チタン（Ｔｉ）、モリブデン（Ｍｏ
）、イリジウム（Ｉ ｒ）などを用いることができる。
（Ａｕ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、
ロジウム（Ｒｈ）、チタン（Ｔｉ）、モリブデン（Ｍｏ
）、イリジウム（Ｉ ｒ）などを用いることができる。
前記半導体層を構成する材料は、特に限定されないが、
たとえば、アモルファスシリコン（ａ −３ｉ：Ｈ）、
ポリクリスタルシリコン（ρ０１ｙ−３１）、マイクロ
クリスタルシリコン（μＣ−５ｉ）、アモルファスシリ
コンカーバイド（ａ−５ｉＣ：Ｈ）、アモルファス窒化
シリコン（ａ −５ｉＮ：Ｈ）、アモルファスシリコン
ゲルマニウム（ａ−５ｉＧｅ：Ｈ）、テルル（Ｔｅ）、
セレン（Ｓｅ）などを用いることができる。半導体層の
構成は特に限定されないが、たとえば、１型半導体から
なる単層構造、Ｎ型半導体もしくはＰ型半導体と■型半
導体とを組合わせた多層構造とすることができる。
たとえば、アモルファスシリコン（ａ −３ｉ：Ｈ）、
ポリクリスタルシリコン（ρ０１ｙ−３１）、マイクロ
クリスタルシリコン（μＣ−５ｉ）、アモルファスシリ
コンカーバイド（ａ−５ｉＣ：Ｈ）、アモルファス窒化
シリコン（ａ −５ｉＮ：Ｈ）、アモルファスシリコン
ゲルマニウム（ａ−５ｉＧｅ：Ｈ）、テルル（Ｔｅ）、
セレン（Ｓｅ）などを用いることができる。半導体層の
構成は特に限定されないが、たとえば、１型半導体から
なる単層構造、Ｎ型半導体もしくはＰ型半導体と■型半
導体とを組合わせた多層構造とすることができる。
本発明においては、各層の膜厚は特に限定されないが、
たとえば、第一電極層の膜厚は２００〜５０００人、半
導体層の膜厚は０．１〜５．０μｍ、第二電極層の膜厚
は２００〜５０００人程度とされる積層が好ましい。
たとえば、第一電極層の膜厚は２００〜５０００人、半
導体層の膜厚は０．１〜５．０μｍ、第二電極層の膜厚
は２００〜５０００人程度とされる積層が好ましい。
また、上記各層は、通常のプラズマＣＶＤ （化学的気
相成長）、光ＣＶＤ、常圧ＣＶＤ、減圧ＣＶＤ、イオン
ブレーティング、スパッタリング、真空蒸着などの薄膜
形成手段によって形成することができる。
相成長）、光ＣＶＤ、常圧ＣＶＤ、減圧ＣＶＤ、イオン
ブレーティング、スパッタリング、真空蒸着などの薄膜
形成手段によって形成することができる。
本発明のアクティブマトリクス用素子は、液晶、ＥＬ、
ＥＣなどの表示要素からなるマトリクス型表示装置に適
用することができる。そして、表示要素として液晶を用
いる場合には、液晶の種類は特に制限されず、たとえば
、不マテインク液晶、カイラルネマティック液晶、コレ
ステリック液晶、スメクティソク液晶、カイラルスメク
テイソク液晶その他公知のものを用いることができ、ま
たこれらを組合わせることもできる。また、液晶表示装
置における表示モードとしては、ツイストネマティ、り
（ＴＮ）型モード、ゲスト・ホスト（ＧＨ）型モード、
電圧制御複屈折（ＥＣＢ）型モード、コレステリソクー
ネマテインク型相転移モード、動的散乱（ＤＳ）型モー
ドなどのいずれのモードも用いることができる。
ＥＣなどの表示要素からなるマトリクス型表示装置に適
用することができる。そして、表示要素として液晶を用
いる場合には、液晶の種類は特に制限されず、たとえば
、不マテインク液晶、カイラルネマティック液晶、コレ
ステリック液晶、スメクティソク液晶、カイラルスメク
テイソク液晶その他公知のものを用いることができ、ま
たこれらを組合わせることもできる。また、液晶表示装
置における表示モードとしては、ツイストネマティ、り
（ＴＮ）型モード、ゲスト・ホスト（ＧＨ）型モード、
電圧制御複屈折（ＥＣＢ）型モード、コレステリソクー
ネマテインク型相転移モード、動的散乱（ＤＳ）型モー
ドなどのいずれのモードも用いることができる。
以下、本発明の実施例について、図面を参照しながら詳
細に説明する。
細に説明する。
実施例１
第１図は、本実施例のアクティブマトリクス用素子をマ
トリクス型表示装置に適用した場合の要部を示す説明用
断面図である。この例においては、ガラス製基板１上に
、ＩＴＯ（スズとインジウムの酸化物）よりなる画素電
極２を形成し、この画素電極層２上に、真空蒸着により
形成された膜ｊ７ｉｏｏｏ人の白金よりなる第一電極層
Ｅｌ、該第−電極層Ｅ１の上にプラズマＣＶＤにより形
成された膜厚０．８μｍのノンドープのａ−３ｉ：Ｈよ
りなる半導体層Ｓ（Ｉ型）、および該半導体層Ｓ上に真
空蒸着により形成された膜ｆｆ１０００人の白金よりな
る第二電極層Ｅｌが順次積層されたアクティブマトリク
ス用素子３が形成され、さらにアクティブマトリクス用
素子３の第二電極層Ｅ２上にアドレスライン４が形成さ
れている。５は、アクティブマトリクス用素子３の表面
に形成された絶縁層である。
トリクス型表示装置に適用した場合の要部を示す説明用
断面図である。この例においては、ガラス製基板１上に
、ＩＴＯ（スズとインジウムの酸化物）よりなる画素電
極２を形成し、この画素電極層２上に、真空蒸着により
形成された膜ｊ７ｉｏｏｏ人の白金よりなる第一電極層
Ｅｌ、該第−電極層Ｅ１の上にプラズマＣＶＤにより形
成された膜厚０．８μｍのノンドープのａ−３ｉ：Ｈよ
りなる半導体層Ｓ（Ｉ型）、および該半導体層Ｓ上に真
空蒸着により形成された膜ｆｆ１０００人の白金よりな
る第二電極層Ｅｌが順次積層されたアクティブマトリク
ス用素子３が形成され、さらにアクティブマトリクス用
素子３の第二電極層Ｅ２上にアドレスライン４が形成さ
れている。５は、アクティブマトリクス用素子３の表面
に形成された絶縁層である。
上記ア・タテイブマトリクス用素子３においては、第一
電極層Ｅｌと半導体層Ｓとの界面および第二電極層Ｅｌ
と半導体ＮＳとの界面においては、それぞれショットキ
バリアが形成され、２個のダイオードが直列かつ逆方向
に電気的に接続された背面結合ダイオードと同様な機能
を有している。
電極層Ｅｌと半導体層Ｓとの界面および第二電極層Ｅｌ
と半導体ＮＳとの界面においては、それぞれショットキ
バリアが形成され、２個のダイオードが直列かつ逆方向
に電気的に接続された背面結合ダイオードと同様な機能
を有している。
第２図は、上述のアクティブマトリクス用素子３をマト
リクス型表示装置に用いた場合の配置関係を表す説明用
平面図である。このような構成において、たとえば、第
二電極層Ｅｌの大きさを４０μｍ Ｘ １６０μｍ、画
素電極２の大きさを５００μｍ×５００ μｍ、アドレ
スライン４の幅を４０μｍ１画素電掻２の相互間の距離
を２０μｍとすると、表示パネルにおける画素電極の開
口率は８３％であった。
リクス型表示装置に用いた場合の配置関係を表す説明用
平面図である。このような構成において、たとえば、第
二電極層Ｅｌの大きさを４０μｍ Ｘ １６０μｍ、画
素電極２の大きさを５００μｍ×５００ μｍ、アドレ
スライン４の幅を４０μｍ１画素電掻２の相互間の距離
を２０μｍとすると、表示パネルにおける画素電極の開
口率は８３％であった。
比較例１
第３図は、一対のショットキバリア型の’ｉ１４膜ダイ
オードを平面的に配列して構成されるアクティブマトリ
クス用素子をマトリクス型表示装置に適用した場合の要
部を示す説明用断面図である。この例においては、ガラ
ス製基板１上に、真空蒸着により形成された膜厚１００
０人のクロムよりなる第一電極層Ｅｌ、該第−電極層Ｅ
１の上にプラズマＣＶＤにより形成された膜厚０．８μ
ｍのノンドープのａ−３ｉ：Ｈよりなる半導体層Ｓ（Ｉ
型）、および咳半導体層Ｓ上に真空蒸着により形成され
た膜厚１０００人の白金よりなる一対の電極６および７
よりなる第二電極層Ｅｌが順次積層されたアクティブマ
トリクス用素子３が形成され、さらにアクティブマトリ
クス用素子３の第二電極層Ｅｌを構成する一方の電極６
上にアドレスライン４が形成され、他方の電極７上にＩ
ＴＯよりなる画素電極２が形成されている。５はアクテ
ィブマトリクス用素子３の表面に形成された絶縁層であ
る。
オードを平面的に配列して構成されるアクティブマトリ
クス用素子をマトリクス型表示装置に適用した場合の要
部を示す説明用断面図である。この例においては、ガラ
ス製基板１上に、真空蒸着により形成された膜厚１００
０人のクロムよりなる第一電極層Ｅｌ、該第−電極層Ｅ
１の上にプラズマＣＶＤにより形成された膜厚０．８μ
ｍのノンドープのａ−３ｉ：Ｈよりなる半導体層Ｓ（Ｉ
型）、および咳半導体層Ｓ上に真空蒸着により形成され
た膜厚１０００人の白金よりなる一対の電極６および７
よりなる第二電極層Ｅｌが順次積層されたアクティブマ
トリクス用素子３が形成され、さらにアクティブマトリ
クス用素子３の第二電極層Ｅｌを構成する一方の電極６
上にアドレスライン４が形成され、他方の電極７上にＩ
ＴＯよりなる画素電極２が形成されている。５はアクテ
ィブマトリクス用素子３の表面に形成された絶縁層であ
る。
上記アクティブマトリクス用素子３においては、第一電
極層Ｅｌと半導体層Ｓとの界面においてはオーミック接
触が形成され、半導体層Ｓと第二電極層Ｅｌとの界面に
おいてはショットキバリアが形成され、２個のダイオー
ドが直列かつ逆方向に電気的に接続された背面結合ダイ
オードとされている。
極層Ｅｌと半導体層Ｓとの界面においてはオーミック接
触が形成され、半導体層Ｓと第二電極層Ｅｌとの界面に
おいてはショットキバリアが形成され、２個のダイオー
ドが直列かつ逆方向に電気的に接続された背面結合ダイ
オードとされている。
第４図は、上述のアクティブマトリクス用素子３をマト
リクス型表示装置に用いた場合の配置関係を表す説明用
平面図である。このような構成において、たとえば、第
二電極層Ｅｌの大きさを４０ｔ１ｍＸ１６０μｍ、画素
電極２の大きさを５００μｍ×５００μｍ、アドレスラ
イン４の幅を４０μｍ、画素電極２の相互間の距離を２
０μｍとすると、表示パネルにおける画素電極の開口率
は８０％であった。
リクス型表示装置に用いた場合の配置関係を表す説明用
平面図である。このような構成において、たとえば、第
二電極層Ｅｌの大きさを４０ｔ１ｍＸ１６０μｍ、画素
電極２の大きさを５００μｍ×５００μｍ、アドレスラ
イン４の幅を４０μｍ、画素電極２の相互間の距離を２
０μｍとすると、表示パネルにおける画素電極の開口率
は８０％であった。
本発明の薄膜ダイオードによれば、表示パネル上におけ
る占有面積が小さく、画素電極の開口率の高いマトリク
ス型表示’ＡＨを構成することが可能なアクティブマト
リクス用素子を提供することができる。
る占有面積が小さく、画素電極の開口率の高いマトリク
ス型表示’ＡＨを構成することが可能なアクティブマト
リクス用素子を提供することができる。
第１図は、本発明のアクティブマトリクス用素子を通用
したマトリクス型表示装置の一実施例の要部を示す説明
用断面図、第２図は、第１図に示すマトリクス型表示装
置の説明用平面図、第３図は、比較用のアクティブマト
リクス用素子を適用したマトリクス型表示装置の一実施
例の要部を示す説明用断面図、第４図は、第３図に示す
マトリクス型表示装置の説明用平面図である。 １・・・基板 Ｅｌ・・・第一電極層Ｓ・
・・半導体層 Ｅ２・・・第二電極層２・・・
画素電極 ３・・・アクティブマトリクス用素子 ４・・・アドレスライン ５・・・絶縁層 ６．７・・・電極代理人
弁理士 大 井 正 彦 、セー、手続補正書（自発
） 昭和６１年２月１８日 特許庁長官 宇 賀 道 部 殿 １、事件の表示 特願昭６０−２９７３１７号 ２、発明の名称 アクティブマトリクス用素子 ３、補正をする者 事件との関係 特許出願人 住 所 東京都新宿区西新宿１丁目２６番２号名 称
（１２７）小西六写真工業株式会社４、代理人 図面全図 ６、補正の内容
したマトリクス型表示装置の一実施例の要部を示す説明
用断面図、第２図は、第１図に示すマトリクス型表示装
置の説明用平面図、第３図は、比較用のアクティブマト
リクス用素子を適用したマトリクス型表示装置の一実施
例の要部を示す説明用断面図、第４図は、第３図に示す
マトリクス型表示装置の説明用平面図である。 １・・・基板 Ｅｌ・・・第一電極層Ｓ・
・・半導体層 Ｅ２・・・第二電極層２・・・
画素電極 ３・・・アクティブマトリクス用素子 ４・・・アドレスライン ５・・・絶縁層 ６．７・・・電極代理人
弁理士 大 井 正 彦 、セー、手続補正書（自発
） 昭和６１年２月１８日 特許庁長官 宇 賀 道 部 殿 １、事件の表示 特願昭６０−２９７３１７号 ２、発明の名称 アクティブマトリクス用素子 ３、補正をする者 事件との関係 特許出願人 住 所 東京都新宿区西新宿１丁目２６番２号名 称
（１２７）小西六写真工業株式会社４、代理人 図面全図 ６、補正の内容
Claims (1)
- 【特許請求の範囲】 １）第一電極層、半導体層および第二電極層を順次積層
して構成されるアクティブマトリクス用素子において、 前記第一電極層を構成する主な物質と第二電極層を構成
する主な物質とが同一であり、かつ第一電極層と半導体
層との界面および第二電極層と半導体層との界面にそれ
ぞれ障壁が形成されることを特徴とするアクティブマト
リクス用素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60297317A JPS62156864A (ja) | 1985-12-28 | 1985-12-28 | アクテイブマトリクス用素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60297317A JPS62156864A (ja) | 1985-12-28 | 1985-12-28 | アクテイブマトリクス用素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62156864A true JPS62156864A (ja) | 1987-07-11 |
Family
ID=17844942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60297317A Pending JPS62156864A (ja) | 1985-12-28 | 1985-12-28 | アクテイブマトリクス用素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62156864A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6490421A (en) * | 1987-10-01 | 1989-04-06 | Matsushita Electric Ind Co Ltd | Matrix display device |
-
1985
- 1985-12-28 JP JP60297317A patent/JPS62156864A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6490421A (en) * | 1987-10-01 | 1989-04-06 | Matsushita Electric Ind Co Ltd | Matrix display device |
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