JPH02226119A - アクティブマトリクス用2端子素子 - Google Patents
アクティブマトリクス用2端子素子Info
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- JPH02226119A JPH02226119A JP1045153A JP4515389A JPH02226119A JP H02226119 A JPH02226119 A JP H02226119A JP 1045153 A JP1045153 A JP 1045153A JP 4515389 A JP4515389 A JP 4515389A JP H02226119 A JPH02226119 A JP H02226119A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、液晶表示装置等においてアクティブマトリク
ス表示に用いられるアクティブマトリクス用2端子素子
に関する。
ス表示に用いられるアクティブマトリクス用2端子素子
に関する。
例えば液晶表示装置においては、解像度が高く精細な画
像を表示するためには高密度のマトリクス構成が必要と
される。このような要請に応える技術として、近年にお
いては、表示部の各画素をアクティブマトリクス用素子
によって直接的にスイッチング駆動するアクティブマト
リクス表示が注目されている。
像を表示するためには高密度のマトリクス構成が必要と
される。このような要請に応える技術として、近年にお
いては、表示部の各画素をアクティブマトリクス用素子
によって直接的にスイッチング駆動するアクティブマト
リクス表示が注目されている。
斯かるアクティブマトリクス用素子としては、従来、薄
膜トランジスタ等の3端子素子、あるいは薄膜ダイオー
ド、バリスタ、MIM等の2端子素子が知られている。
膜トランジスタ等の3端子素子、あるいは薄膜ダイオー
ド、バリスタ、MIM等の2端子素子が知られている。
しかし、薄膜トランジスタ等の3端子素子は、2端子素
子に比して構造が複雑であるため、製造に手間を要し製
造コストが上昇する難点があり、斯かる観点からは2端
子素子が好ましい。一方、バリスタ、MIMよりなる2
端子素子は、しきい値電圧が相当に高いため大きな駆動
電圧を必要とし、その結果、消費電力が増大する問題点
がある。
子に比して構造が複雑であるため、製造に手間を要し製
造コストが上昇する難点があり、斯かる観点からは2端
子素子が好ましい。一方、バリスタ、MIMよりなる2
端子素子は、しきい値電圧が相当に高いため大きな駆動
電圧を必要とし、その結果、消費電力が増大する問題点
がある。
これに対して、薄膜ダイオードよりなる2端子素子は、
構成が簡易で微細なマ) IJクス構造を有する液晶表
示装置を高い歩留まりで製造することが可能であり、ま
た、表示品質が良好であるという利点を有している。特
に、ショットキーダイオ−ドの2個を直列かつ逆方向に
接続してなるショットキー型のバック・トウ・バック・
ダイオードが好ましい。
構成が簡易で微細なマ) IJクス構造を有する液晶表
示装置を高い歩留まりで製造することが可能であり、ま
た、表示品質が良好であるという利点を有している。特
に、ショットキーダイオ−ドの2個を直列かつ逆方向に
接続してなるショットキー型のバック・トウ・バック・
ダイオードが好ましい。
従来のショットキー型のバック・トウ・バック・ダイオ
ードの一例においては、基板上に接着層を設け、この接
着層上に、ショットキーバリアを形成する金属からなる
互いに離間した2つの第一電極層を積層し、この第一電
極層上に半導体層を積層し、この半導体層上に共通の第
二電極層を積層して構成されている。
ードの一例においては、基板上に接着層を設け、この接
着層上に、ショットキーバリアを形成する金属からなる
互いに離間した2つの第一電極層を積層し、この第一電
極層上に半導体層を積層し、この半導体層上に共通の第
二電極層を積層して構成されている。
接着層は、第一電極層と基板との接着性を高めるために
設けられるものである。すなわち、基板としては、一般
に透明ガラス板等が用いられ、第一電極層としてはショ
ットキーバリアを形成する金属例えばパラジウム等が用
いられ、両者の接着性は極めて悪い。そこで、接着層を
設けて第一電極層の基板に対する接着強度を高めている
。
設けられるものである。すなわち、基板としては、一般
に透明ガラス板等が用いられ、第一電極層としてはショ
ットキーバリアを形成する金属例えばパラジウム等が用
いられ、両者の接着性は極めて悪い。そこで、接着層を
設けて第一電極層の基板に対する接着強度を高めている
。
一方、接着層の厚さは、下地を十分に被覆することが必
要であるため、通常、1000〜2000人程度とされ
ている。
要であるため、通常、1000〜2000人程度とされ
ている。
しかし、上記構成のショットキー型のバック・トウ・バ
ック・ダイオードにおいては、接着層の側面と半導体層
との接触面からリーク電流が流れて、素子のスイッチン
グ機能が低下し、表示パネルを駆動させるとクロストー
クが生じ、表示品質が劣化する問題がある。
ック・ダイオードにおいては、接着層の側面と半導体層
との接触面からリーク電流が流れて、素子のスイッチン
グ機能が低下し、表示パネルを駆動させるとクロストー
クが生じ、表示品質が劣化する問題がある。
本発明は、以上の如き事情に基づいてなされたものであ
って、その目的は、第一電極層の基板に対する接着強度
が高く、しかもリーク電流の小さいアクティブマトリク
ス用2端子素子を提供することにある。
って、その目的は、第一電極層の基板に対する接着強度
が高く、しかもリーク電流の小さいアクティブマトリク
ス用2端子素子を提供することにある。
本発明のアクティブマトリクス用2端子素子は、基板上
に設けられる、厚さ10(l A以下の金属の薄層より
なる接着層と、この接着層上に設けられた、ショットキ
ーバリアを形成する金属からなる第一電極層と、この第
一電極層上に設けられた半導体層と、この半導体層上に
設けられた第二電極層とを備えてなることを特徴とする
。
に設けられる、厚さ10(l A以下の金属の薄層より
なる接着層と、この接着層上に設けられた、ショットキ
ーバリアを形成する金属からなる第一電極層と、この第
一電極層上に設けられた半導体層と、この半導体層上に
設けられた第二電極層とを備えてなることを特徴とする
。
本発明によれば、接着層により第一電極層の基板に対す
る接着性を高めることができるうえ、この接着層の厚さ
を100Å以下としたので、接着層の側面と半導体層と
の接触面からのリーク電流の発生を小さく抑制すること
ができる。
る接着性を高めることができるうえ、この接着層の厚さ
を100Å以下としたので、接着層の側面と半導体層と
の接触面からのリーク電流の発生を小さく抑制すること
ができる。
その結果、第一電極層の剥離等が生ぜず、素子の信頼性
が高くなり、リーク電流の減少により素子のスイッチン
グ機能が向上し、クロストークが発生せず、良好な表示
品質が得られる。
が高くなり、リーク電流の減少により素子のスイッチン
グ機能が向上し、クロストークが発生せず、良好な表示
品質が得られる。
以下、本発明を具体的に説明する。
第1図(a)および(社)は、本発明に係るアクティブ
マ) IJクス用2端子素子の具体的構成例を示す説明
用平面図およびA−A線断面図である。
マ) IJクス用2端子素子の具体的構成例を示す説明
用平面図およびA−A線断面図である。
21.22は第一電極層、30は半導体層、40は第二
電極層、51.52は接着層であり、これらにより一対
の薄膜ダイオードが直列かつ逆方向に接続されたショッ
トキー型のバック・トウ・バック・ダイオードよりなる
アクティブマトリクス用2端子素子Mが構成されている
。
電極層、51.52は接着層であり、これらにより一対
の薄膜ダイオードが直列かつ逆方向に接続されたショッ
トキー型のバック・トウ・バック・ダイオードよりなる
アクティブマトリクス用2端子素子Mが構成されている
。
すなわち、第一電極層21.22と半導体層30との間
にショットキーバリアが形成され、半導体層30と第二
電極層40との間はオーミック接触もしくは小さなショ
ットキーバリアが形成されている。10は基板、60は
画素電極、70はパスラインである。
にショットキーバリアが形成され、半導体層30と第二
電極層40との間はオーミック接触もしくは小さなショ
ットキーバリアが形成されている。10は基板、60は
画素電極、70はパスラインである。
接着層51.52は、基板10上に、互いに離間した状
態で積層して設られている。この接着層51.52は、
厚さ100A以下の金属の薄層よりなる。厚さを100
A以下とすることにより、接着層51.52と半導体層
30との接触面積を小さくすることができて、当該接触
面からのリーク電流の発生を小さく抑制することができ
、素子のスイッチング機能の向上を図ることができる。
態で積層して設られている。この接着層51.52は、
厚さ100A以下の金属の薄層よりなる。厚さを100
A以下とすることにより、接着層51.52と半導体層
30との接触面積を小さくすることができて、当該接触
面からのリーク電流の発生を小さく抑制することができ
、素子のスイッチング機能の向上を図ることができる。
接着層51.52を構成する金属の材料としては、第一
電極層21.22の構成金属よりもイオン化ポテンシャ
ルの小さい金属が用いられる。イオン化ポテンシャルの
小さい金属は、基板との反応性が高くて、当該接着層5
1.52の基板10に対する接着強度が大きく、また、
第一電極層21.22との接着強度も大きい。従って、
第一電極層21.22の基板10に対する接着強度が高
くなり、剥離等が有効に防止される。具体的な材料とし
ては、クロム(Cr)、ニー/ケル−クロム(Ni−C
r) 、チタン(Ti)、マンガン(Mn) 、モリブ
デン(MO)、マグネシウム(Mg)、タンタル(Ta
)、タングステン(W)等から適宜選択することができ
る。接着層51.52の形成手段としては、スパッタリ
ング法等を用いることができる。
電極層21.22の構成金属よりもイオン化ポテンシャ
ルの小さい金属が用いられる。イオン化ポテンシャルの
小さい金属は、基板との反応性が高くて、当該接着層5
1.52の基板10に対する接着強度が大きく、また、
第一電極層21.22との接着強度も大きい。従って、
第一電極層21.22の基板10に対する接着強度が高
くなり、剥離等が有効に防止される。具体的な材料とし
ては、クロム(Cr)、ニー/ケル−クロム(Ni−C
r) 、チタン(Ti)、マンガン(Mn) 、モリブ
デン(MO)、マグネシウム(Mg)、タンタル(Ta
)、タングステン(W)等から適宜選択することができ
る。接着層51.52の形成手段としては、スパッタリ
ング法等を用いることができる。
第一電極層21.22は、それぞれ接着層51.52上
に、積層して設けられている。この第一電極層21゜2
2は、上層の半導体層30との間にショットキーバリア
が形成される金属により構成されている。具体的には、
パラジウム(Pd)、白金(Pt)、ニッケル(Ni)
等から選択することができる。第一電極層21.22の
厚さは、通常、50人〜5000人程度である。第一電
極層21.22の形成手段としては、電子ビーム蒸着法
等を用いることができる。
に、積層して設けられている。この第一電極層21゜2
2は、上層の半導体層30との間にショットキーバリア
が形成される金属により構成されている。具体的には、
パラジウム(Pd)、白金(Pt)、ニッケル(Ni)
等から選択することができる。第一電極層21.22の
厚さは、通常、50人〜5000人程度である。第一電
極層21.22の形成手段としては、電子ビーム蒸着法
等を用いることができる。
半導体層30は、第一電極層21.22を含む領域上に
積層して設けられている。この半導体層30は、メイン
層31と、第二電極層40側の高ドープ層32との二層
構成である。高ドープ層32は、これに接触する第二電
極層40との間でオーミック接触もしくはショットキー
バリアの小さい接触を形成するためのものである。メイ
ン層31は例えばn型半導体層により構成することがで
き、高ドープ層32は例えばn゛型半導体層により構成
することができる。
積層して設けられている。この半導体層30は、メイン
層31と、第二電極層40側の高ドープ層32との二層
構成である。高ドープ層32は、これに接触する第二電
極層40との間でオーミック接触もしくはショットキー
バリアの小さい接触を形成するためのものである。メイ
ン層31は例えばn型半導体層により構成することがで
き、高ドープ層32は例えばn゛型半導体層により構成
することができる。
半導体層30におけるメイン層31および高ドープ層3
2を構成する材料としては、各層の目的に応じて選択さ
れる。具体的には、水素化アモルファスシリコン(a−
Si:H)、リン(P)またはヒ素(As)等を不純物
として含む水素化アモルファスシリ:l ン(a −3
i : H: (P)、 a −3i : H: (A
s))、フッ素化水素化アモルファスシリコン(a−S
i:H二層)、ポリシリコン、水素化アモルファスシリ
コンカーバイド(a−SiC: H) 、水素化アモル
ファス窒化シリコン(a −Si N : H) 、水
14化アモルファスシリコンゲルマニウム(a −Si
Ge:H)、テルル(Te)、セレン(Se)等を用
いることができる。半導体層40の厚さは、通常、10
00A〜3p程度である。
2を構成する材料としては、各層の目的に応じて選択さ
れる。具体的には、水素化アモルファスシリコン(a−
Si:H)、リン(P)またはヒ素(As)等を不純物
として含む水素化アモルファスシリ:l ン(a −3
i : H: (P)、 a −3i : H: (A
s))、フッ素化水素化アモルファスシリコン(a−S
i:H二層)、ポリシリコン、水素化アモルファスシリ
コンカーバイド(a−SiC: H) 、水素化アモル
ファス窒化シリコン(a −Si N : H) 、水
14化アモルファスシリコンゲルマニウム(a −Si
Ge:H)、テルル(Te)、セレン(Se)等を用
いることができる。半導体層40の厚さは、通常、10
00A〜3p程度である。
第二電極層40は、半導体層30上に一体的にすなわち
一対の薄膜ダイオードに共通となるように積層して設け
られている。第二電極層40の構成材料としては、半導
体層30との間にオーミック接触を形成できる材料、あ
るいは当該半導体層30との間に生ずるショットキーバ
リアが、第一電極層21゜22と半導体層30との間に
形成されるショットキーバリアよりも小さくなる材料で
あればよい。具体的ニハ、クロム(Cr)、ニッケル(
Ni)、ニクロム(Ni−Cr)、アルミニウム(AI
)、モリブデン(MO)、マグネシウム(Mg)等の金
属材料から選択することができる。また、リン(P)お
よびヒ素(As)等の不純物が1原子%以上含有された
n“型のa −Si : HSn+型のポリシリコン等
をも用いることができる。第二電極層40の厚さは、通
常、50人〜5000人程度である。
一対の薄膜ダイオードに共通となるように積層して設け
られている。第二電極層40の構成材料としては、半導
体層30との間にオーミック接触を形成できる材料、あ
るいは当該半導体層30との間に生ずるショットキーバ
リアが、第一電極層21゜22と半導体層30との間に
形成されるショットキーバリアよりも小さくなる材料で
あればよい。具体的ニハ、クロム(Cr)、ニッケル(
Ni)、ニクロム(Ni−Cr)、アルミニウム(AI
)、モリブデン(MO)、マグネシウム(Mg)等の金
属材料から選択することができる。また、リン(P)お
よびヒ素(As)等の不純物が1原子%以上含有された
n“型のa −Si : HSn+型のポリシリコン等
をも用いることができる。第二電極層40の厚さは、通
常、50人〜5000人程度である。
基板10としては、溶融石英、ホウケイ酸ガラス、「7
059カラス」(コーニング社製)、「テンパックスガ
ラス」 (イエナー社製)等の透明なガラス板、ポリイ
ミド等の透明な樹脂板、透明なガラス板の表面にポリイ
ミド等の透明な樹脂層を設けたもの等を用いることがで
きる。
059カラス」(コーニング社製)、「テンパックスガ
ラス」 (イエナー社製)等の透明なガラス板、ポリイ
ミド等の透明な樹脂板、透明なガラス板の表面にポリイ
ミド等の透明な樹脂層を設けたもの等を用いることがで
きる。
画素電極60は、基板10上に、マトリクス状に配置さ
れている。ITO膜等の透明導電膜により構成されてい
る。パスライン70は、接着層51および第一電極層2
1と一体的に構成されている。
れている。ITO膜等の透明導電膜により構成されてい
る。パスライン70は、接着層51および第一電極層2
1と一体的に構成されている。
基板10と接着層51.52の具体的材質の好適な組合
せとしては、ガラス(SiO=)とクロム(Cr)、ポ
リイミドとクロム(Cr)を挙げることができる。
せとしては、ガラス(SiO=)とクロム(Cr)、ポ
リイミドとクロム(Cr)を挙げることができる。
この組合せでは、接着層51.52のクロム(Cr)が
基板10の表面層の酸素と結合し、これにより接着強度
が向上する。
基板10の表面層の酸素と結合し、これにより接着強度
が向上する。
次に、本発明の実施例について説明するが、本発明はこ
れらの態様に限定されない。
れらの態様に限定されない。
(実施例1)
本実施例においては、第1図に示した構成のショットキ
ー型のバック・トウ・バック・ダイオードよりなるアク
ティブマトリクス用2端子素子を以下の工程を経由して
製造した。
ー型のバック・トウ・バック・ダイオードよりなるアク
ティブマトリクス用2端子素子を以下の工程を経由して
製造した。
(1)透明ガラス製の基板10上に、スパッタリング法
により厚さ300人のITO膜を設け、これをパターニ
ングしてマトリクス状に配置された画素電極6aを設け
た。
により厚さ300人のITO膜を設け、これをパターニ
ングしてマトリクス状に配置された画素電極6aを設け
た。
(2)この基板10の画素電極60が設けられた一面上
に、スパッタリング法により厚さ50人のクロム薄層を
形成した。
に、スパッタリング法により厚さ50人のクロム薄層を
形成した。
(3)このクロム薄層上に、電子ビーム蒸着法により厚
さ500人のパラジウム層を形成した。
さ500人のパラジウム層を形成した。
(4)パラジウム層およびクロム薄層を、同一のパター
ンにより連続エツチング処理して、パターニングされた
接着層51.52および第一電極層21.22ならびに
パスライン70を形成した。
ンにより連続エツチング処理して、パターニングされた
接着層51.52および第一電極層21.22ならびに
パスライン70を形成した。
(5)第一電極層21.22を含む領域上に、プラズマ
CVD法により、PH1が50ppmでドーピングされ
た厚さ2J!Mのa −Si : H膜を形成した。
CVD法により、PH1が50ppmでドーピングされ
た厚さ2J!Mのa −Si : H膜を形成した。
(6)このa −3i : H膜上に、プラズマCVD
法により、PH3が1%でドーピングされた厚さ100
0人のn”型のa−3i:H膜を形成した。
法により、PH3が1%でドーピングされた厚さ100
0人のn”型のa−3i:H膜を形成した。
(7)このn“型のa −3i : H膜上に、スパッ
タリング法により厚さ1000人のクロム層を形成した
。
タリング法により厚さ1000人のクロム層を形成した
。
(8)このクロム層、n°型のa −3i : H膜、
aS+:H膜を同一のパターンにより連続エツチング処
理して、パターニングされた、第二電極層40と、高ド
ープ層32およびメイン層31からなる半導体層30を
形成した。
aS+:H膜を同一のパターンにより連続エツチング処
理して、パターニングされた、第二電極層40と、高ド
ープ層32およびメイン層31からなる半導体層30を
形成した。
(実施例2〜3)
実施例1の工程(2)において、クロム薄層の厚さを後
記第1表に示すとおりに変更したほかは同様にしてショ
ットキー型のバック・トウ・バック・ダイオードよりな
るアクティブマトリクス用2端子素子を製造した。
記第1表に示すとおりに変更したほかは同様にしてショ
ットキー型のバック・トウ・バック・ダイオードよりな
るアクティブマトリクス用2端子素子を製造した。
(比較例1)
実施例1の工程(2)において、クロム薄層の厚さを後
記第1表に示すとおりに変更したほかは同様にしてショ
ットキー型のバック・トウ・バック・ダイオードよりな
る比較用のアクティブマトリクス用2端子素子を製造し
た。
記第1表に示すとおりに変更したほかは同様にしてショ
ットキー型のバック・トウ・バック・ダイオードよりな
る比較用のアクティブマトリクス用2端子素子を製造し
た。
(評価)
以上のようにして製造されたアクティブマトリクス用2
端子素子を実際にスイッチング駆動する試験を行い、印
加電圧が4Vのときの電流密度すなわちリーク電流を測
定した。
端子素子を実際にスイッチング駆動する試験を行い、印
加電圧が4Vのときの電流密度すなわちリーク電流を測
定した。
また、実際に液晶表示パネルを作製して、表示品質を評
価した。
価した。
以上の結果を併せて第1表に示す。
本発明のアクティブマ) IJクス用2端子素子によれ
ば、第一電極層の基板に対する接着強度が高くて素子の
信頼性が高く、しかもリーク電流が小さ(てスイッチン
グ機能が向上し、クロストークのない良好な表示を得る
ことができる。
ば、第一電極層の基板に対する接着強度が高くて素子の
信頼性が高く、しかもリーク電流が小さ(てスイッチン
グ機能が向上し、クロストークのない良好な表示を得る
ことができる。
第1図(a)および(b)は本発明に係るアクティブマ
トリクス用2端子素子の具体的構成例を示す説明用平面
図およびA−A線断面図である。 10・・・基板 21.22・・・第一電
極層30・・・半導体層 31・・・メイン層
32・・・高ドープ層 40・・・第二電極層5
1、52・・・接着層 60・・・画素電極70
・・・パスライン 図(0) (b)
トリクス用2端子素子の具体的構成例を示す説明用平面
図およびA−A線断面図である。 10・・・基板 21.22・・・第一電
極層30・・・半導体層 31・・・メイン層
32・・・高ドープ層 40・・・第二電極層5
1、52・・・接着層 60・・・画素電極70
・・・パスライン 図(0) (b)
Claims (1)
- (1)基板上に設けられる、厚さ100Å以下の金属の
薄層よりなる接着層と、この接着層上に設けられた、シ
ョットキーバリアを形成する金属からなる第一電極層と
、この第一電極層上に設けられた半導体層と、この半導
体層上に設けられた第二電極層とを備えてなることを特
徴とするアクティブマトリクス用2端子素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1045153A JPH02226119A (ja) | 1989-02-28 | 1989-02-28 | アクティブマトリクス用2端子素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1045153A JPH02226119A (ja) | 1989-02-28 | 1989-02-28 | アクティブマトリクス用2端子素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02226119A true JPH02226119A (ja) | 1990-09-07 |
Family
ID=12711325
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1045153A Pending JPH02226119A (ja) | 1989-02-28 | 1989-02-28 | アクティブマトリクス用2端子素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02226119A (ja) |
-
1989
- 1989-02-28 JP JP1045153A patent/JPH02226119A/ja active Pending
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