KR20190133256A - 다이 처리 - Google Patents

다이 처리 Download PDF

Info

Publication number
KR20190133256A
KR20190133256A KR1020197032963A KR20197032963A KR20190133256A KR 20190133256 A KR20190133256 A KR 20190133256A KR 1020197032963 A KR1020197032963 A KR 1020197032963A KR 20197032963 A KR20197032963 A KR 20197032963A KR 20190133256 A KR20190133256 A KR 20190133256A
Authority
KR
South Korea
Prior art keywords
die
carrier
good
determination
cleaned
Prior art date
Application number
KR1020197032963A
Other languages
English (en)
Other versions
KR102391159B1 (ko
Inventor
싸이프리안 에메카 유조
Original Assignee
인벤사스 본딩 테크놀로지스 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인벤사스 본딩 테크놀로지스 인코포레이티드 filed Critical 인벤사스 본딩 테크놀로지스 인코포레이티드
Publication of KR20190133256A publication Critical patent/KR20190133256A/ko
Application granted granted Critical
Publication of KR102391159B1 publication Critical patent/KR102391159B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67028—Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67028—Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like
    • H01L21/6704—Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like for wet cleaning or washing
    • H01L21/67046—Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like for wet cleaning or washing using mainly scrubbing means, e.g. brushes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67028—Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like
    • H01L21/6704—Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like for wet cleaning or washing
    • H01L21/67051—Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like for wet cleaning or washing using mainly spraying means, e.g. nozzles
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67132—Apparatus for placing on an insulating substrate, e.g. tape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67253—Process monitoring, e.g. flow or thickness monitoring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6838—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping with gripping and holding devices using a vacuum; Bernoulli devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67144—Apparatus for mounting on conductive members, e.g. leadframes or conductors on insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • H01L2221/68322—Auxiliary support including means facilitating the selective separation of some of a plurality of devices from the auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68336—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding involving stretching of the auxiliary support post dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80011—Chemical cleaning, e.g. etching, flux
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80012—Mechanical cleaning, e.g. abrasion using hydro blasting, brushes, ultrasonic cleaning, dry ice blasting, gas-flow
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80013—Plasma cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80019—Combinations of two or more cleaning methods provided for in at least two different groups from H01L2224/8001 - H01L2224/80014
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8003—Reshaping the bonding area in the bonding apparatus, e.g. flattening the bonding area
    • H01L2224/80031—Reshaping the bonding area in the bonding apparatus, e.g. flattening the bonding area by chemical means, e.g. etching, anodisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Dicing (AREA)
  • Cleaning Or Drying Semiconductors (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

대표적인 구현예는 집적 회로(IC) 다이를 처리하기 위한 기술 및 시스템을 제공한다. (다른 다이, 기판, 다른 표면 등에 대한) 밀착 표면 접합을 위해 준비되는 다이는 다이의 표면 또는 에지의 오염을 방지하기 위해 최소의 취급으로 처리될 수 있다. 이러한 기술은 다이가 다이싱 시트 또는 다른 디바이스 처리 필름 또는 표면 상에 있는 상태에서 다이를 처리하는 것을 포함한다. 시스템은 다수의 세정 공정을 동시에 수행하도록 배열되는 일체형 세정 구성요소를 포함한다.

Description

다이 처리
우선권 주장 및 관련 출원에 대한 상호 참조
본 출원은, 전체적으로 본 명세서에 참고로 포함되는, 2018년 3월 26일자로 출원된 미국 특허 출원 제15/936,075호, 2017년 4월 21일자로 출원된 미국 가출원 제62/488,340호 및 2017년 9월 27일자로 출원된 미국 가출원 제62/563,847호의 35 U.S.C. §119(e)(1) 하의 이익을 주장한다.
기술분야
하기의 설명은 집적 회로(integrated circuit, "IC")의 처리에 관한 것이다. 더 상세하게는, 하기의 설명은 IC 다이를 처리하기 위한 디바이스(device) 및 기술에 관한 것이다.
집적 칩들 및 다이들과 같은 마이크로전자 요소(microelectronic element)들의 더 콤팩트한 물리적 배열들에 대한 요구는, 휴대용 전자 디바이스들, 사물 인터넷(Internet of Things)의 확장, 나노스케일 집적, 서브파장 광학 집적, 및 그 이상의 신속한 진전에 의해 훨씬 더 강해졌다. 단지 예로서, 통상 "스마트폰들"로 지칭되는 디바이스들은 휴대 전화의 기능들을, 고해상도 디스플레이들 및 관련 이미지 처리 칩들과 함께, 강력한 데이터 프로세서들, 메모리 및 보조 디바이스들, 예컨대 위성 위치확인 시스템 수신기들, 전자 카메라들 및 근거리 통신망 접속부들과 통합시킨다. 그러한 디바이스들은 완전한 인터넷 접속성, 최대 해상도 비디오를 포함하는 엔터테인먼트, 내비게이션, 전자 뱅킹, 센서, 메모리, 마이크로프로세서, 헬스케어 전자기기, 자동 전자기기 등과 같은 능력들을 모두 포켓-사이즈 디바이스에서 제공할 수 있다. 복합 휴대용 디바이스들은 다수의 칩 및 다이를 작은 공간 내에 패킹(packing)하는 것을 필요로 한다.
마이크로전자 요소는 흔히 규소, 갈륨 비소 등과 같은 반도체 재료의 얇은 슬래브(slab)를 포함한다. 칩 및 다이는 통상적으로 개별적인 사전패키징된(prepackaged) 유닛으로서 제공된다. 일부 유닛 설계에서, 다이는 기판 또는 칩 캐리어에 실장되고, 이는 이어서 인쇄 회로 보드(printed circuit board, PCB)와 같은 회로 패널 상에 실장된다. 다이는 제조 중에 그리고 외부 기판 상에의 다이의 실장 중에 다이의 취급을 용이하게 하는 패키지로 제공될 수 있다. 예를 들어, 많은 다이가 표면 실장에 적합한 패키지로 제공된다. 이러한 일반적인 유형의 다수의 패키지가 다양한 응용을 위해 제안되었다. 가장 통상적으로, 그러한 패키지는 통상적으로 "칩 캐리어"로 지칭되는 유전체 요소(dielectric element)를 포함하며, 이때 단자가 유전체 상에 도금된 또는 에칭된 금속 구조체(metallic structure)로서 형성된다. 단자는 전형적으로 다이 캐리어를 따라 연장되는 가는 트레이스(thin trace)와 같은 전도성 특징부에 의해, 그리고 다이의 접점과 단자 또는 트레이스 사이에서 연장되는 미세한 리드(lead) 또는 와이어(wire)에 의해, 다이의 접점(예컨대, 접합 패드 또는 금속 포스트(post))에 접속된다. 표면 실장 작업에서, 패키지는 패키지 상의 각각의 단자가 회로 보드 상의 대응하는 접촉 패드와 정렬되도록 회로 보드 상에 배치될 수 있다. 솔더(solder) 또는 다른 접합 재료가 일반적으로 단자와 접촉 패드 사이에 제공된다. 패키지는 조립체를 가열하여 솔더를 용융 또는 "리플로우(reflow)"시키거나 달리 접합 재료를 활성화시킴으로써 영구적으로 제 위치에 접합될 수 있다.
많은 패키지가, 전형적으로 직경이 약 0.025 mm 내지 약 0.8 mm(1 내지 30 밀(mil))이고 패키지의 단자에 부착되는 솔더 볼(solder ball) 형태의 솔더 질량체(solder mass)를 포함한다. 솔더 볼의 어레이가 그의 저부 표면(예컨대, 다이의 전방 면 반대편의 표면)으로부터 돌출되는 패키지는 통상적으로 볼 그리드 어레이(ball grid array) 또는 "BGA" 패키지로 지칭된다. 랜드 그리드 어레이(land grid array) 또는 "LGA" 패키지로 지칭되는 다른 패키지는 솔더로부터 형성된 얇은 층 또는 랜드(land)에 의해 기판에 고정된다. 이러한 유형의 패키지는 상당히 콤팩트(compact)할 수 있다. 통상적으로 "칩 스케일 패키지(chip scale package)"로 지칭되는 소정 패키지는 패키지에 통합된 디바이스의 면적과 동일하거나 그보다 단지 약간 더 큰 회로 보드의 면적을 점유한다. 이러한 스케일은 그것이 조립체의 전체 크기를 감소시키고 기판 상의 다양한 디바이스들 사이의 짧은 상호접속부의 사용을 허용하며, 이는 이어서 디바이스들 사이의 신호 전파 시간을 제한하고 이에 따라 고속으로의 조립체의 동작을 용이하게 한다는 점에서 유리하다.
반도체 다이는 또한 "적층된" 배열로 제공될 수 있으며, 여기서 하나의 다이는 예를 들어 캐리어 상에 제공되고, 다른 다이는 제1 다이의 상부에 실장된다. 이들 배열은 다수의 상이한 다이가 회로 보드 상의 단일 풋프린트(footprint) 내에 실장되도록 허용할 수 있고, 다이들 사이의 짧은 상호접속부를 제공함으로써 고속 동작을 추가로 용이하게 할 수 있다. 흔히, 이러한 상호접속 거리는 다이 자체의 두께보다 단지 약간 더 클 수 있다. 다이 패키지의 적층물 내에서 상호접속이 달성되도록 하기 위해, 각각의 다이 패키지(최상부 패키지 제외)의 양측(예컨대, 면) 상에 기계적 및 전기적 접속을 위한 상호접속 구조체가 제공될 수 있다. 이는 예를 들어 다이가 실장되는 기판의 양측 상에 접촉 패드 또는 랜드를 제공함으로써 이루어졌고, 패드는 전도성 비아(via) 등에 의해 기판을 통해 접속된다. 적층된 칩 배열 및 상호접속 구조체의 예가 미국 특허 출원 공개 제2010/0232129호에 제공되며, 이의 개시 내용은 본 명세서에 참고로 포함된다.
다이 또는 웨이퍼는 또한 다양한 마이크로전자 패키징 방식의 일부로서 다른 3차원 배열로 적층될 수 있다. 이는 더 큰 기부 다이 또는 웨이퍼 상에 하나 이상의 다이 또는 웨이퍼의 층을 적층하는 것, 수직 또는 수평 배열로 다수의 다이 또는 웨이퍼를 적층하는 것, 또는 유사하거나 유사하지 않은 기판을 적층하는 것을 포함할 수 있으며, 여기에서 기판들 중 하나 이상은 전기 또는 비-전기 요소, 광학 또는 기계 요소, 및/또는 이들의 다양한 조합을 포함할 수 있다. 다이 또는 웨이퍼는 직접 유전체 접합, 비-접착 기술, 예를 들어 ZiBond® 또는 하이브리드 접합 기술, 예를 들어 DBI®를 비롯한 다양한 접합 기술을 사용하여 적층된 배열로 접합될 수 있으며, 이들 둘 모두는 엑스페리(Xperi) 회사인 인벤사스 본딩 테크놀로지스 인크.(Invensas Bonding Technologies, Inc.)(이전에 집트로닉스 인크.(Ziptronix, Inc.)로부터 입수가능하다(예를 들어 전체적으로 본 명세서에 포함되는 미국 특허 제6,864,585호 및 제7,485,968호 참조). 직접 접합 기술을 이용하여 적층된 다이들을 접합할 때, 접합될 다이의 표면들이 극도로 편평하고 평활한 것이 통상 바람직하다. 예를 들어, 대체적으로, 표면들이 밀접하게 정합되어 지속적인 접합을 형성하도록, 표면들은 표면 토폴로지에 매우 낮은 변동을 가져야 한다. 예를 들어, 접합 표면의 조도의 변화가 3 nm 미만, 바람직하게는 1.0 nm 미만인 것이 대체적으로 바람직하다.
일부 적층된 다이 배열은 적층된 다이의 한쪽 또는 양쪽 표면 상의 입자 또는 오염물질의 존재에 민감하다. 예를 들어, 처리 단계로부터 남아 있는 입자들 또는 다이 처리 또는 도구로부터의 오염물은 적층된 다이들 사이에 불량하게 접합된 영역들 등을 생성할 수 있다. 다이 처리 중의 추가의 취급 단계들은 문제를 더욱 악화시켜, 원치 않는 잔류물을 남길 수 있다.
상세한 설명은 첨부 도면을 참조하여 기재된다. 도면에서, 도면 부호의 가장 왼쪽의 숫자(들)는 도면 부호가 처음 나타나는 도면을 식별한다. 상이한 도면들에서의 동일한 도면 부호의 사용은 유사한 또는 동일한 아이템을 지시한다.
이러한 논의를 위해, 도면에 예시된 디바이스 및 시스템은 다수의 구성요소를 갖는 것으로 도시된다. 본 명세서에 설명된 바와 같은, 디바이스 및/또는 시스템의 다양한 구현예는 더 적은 구성요소를 포함할 수 있으며 여전히 본 발명의 범주 내에 있다. 대안적으로, 디바이스 및/또는 시스템의 다른 구현예는 추가 구성요소, 또는 설명된 구성요소들의 다양한 조합을 포함할 수 있으며, 여전히 본 발명의 범주 내에 있다.
도 1은 스핀 플레이트를 사용하는 예시적인 다이 처리 시퀀스를 도시하는 텍스트 흐름도이다.
도 2는 일 실시예에 따른, 다이싱 테이프 또는 디바이스 처리 필름 또는 표면 상에서 수행되는 예시적인 다이 처리 시퀀스를 예시한 텍스트 흐름도이다.
도 3은 일 실시예에 따른, 도 2의 예시적인 다이 처리 시퀀스의 그래픽 흐름도이다.
도 4의 (A) 내지 도 4의 (E)는 일 실시예에 따른, 다이싱 시트로부터 웨이퍼 또는 표면으로 다이들을 이송하기 위한 예시적인 단계들을 그래픽으로 예시한다.
도 5의 (A) 내지 도 5의 (C)는 일 실시예에 따른, 다이들이 제거된 예시적인 다이싱 시트들을 예시한다.
도 6은 제2 실시예에 따른, 다이싱 테이프 또는 디바이스 처리 필름 또는 표면 상에서 수행되는 예시적인 다이 처리 시퀀스를 예시한 텍스트 흐름도이다.
도 7은 제3 실시예에 따른, 다이싱 테이프 또는 디바이스 처리 필름 또는 표면 상에서 수행되는 예시적인 다이 처리 시퀀스를 예시한 텍스트 흐름도이다.
도 8은 일 실시예에 따른, 도 7의 예시적인 다이 처리 시퀀스의 그래픽 흐름도이다.
도 9a 및 도 9b는 다양한 실시예에 따른 예시적인 다이 세정 시스템을 예시한다.
도 10a 및 도 10b는 다른 실시예에 따른 예시적인 다이 세정 시스템을 예시한다.
개요
집적 회로(IC) 다이를 처리하기 위한 기술 및 시스템의 다양한 실시예가 개시된다. (다른 다이, 기판, 다른 표면 등에 대한) 밀착 표면 접합을 위해 준비되는 다이는 다이의 표면 또는 에지의 오염을 방지하기 위해 최소의 취급으로 처리될 수 있다.
이러한 기술은 다양한 실시예에 따르면, 다이가 다이싱 시트(dicing sheet) 또는 다른 디바이스 처리 필름 또는 표면 상에 있는 상태에서 다이를 처리하는 것을 포함한다. 예를 들어, 다이는 다이싱 시트 상에 있는 동안에 세정, 애싱(ashing), 및 활성화될 수 있다(다수의 처리 단계들을 제거하며 처리 중에 오염 가능성을 제거함). 처리는 예를 들어 다이들이 적층된 배열로 접합되도록 준비시킬 수 있다. 처리 후에, 다이는 다이싱 시트로부터 직접 픽업될 수 있고, 표면에 접합하기 위해 준비된 다이 수용 표면(다른 다이, 기판 등) 상에 배치될 수 있다.
다양한 실시예에서, 개시된 기술을 사용하는 것은 다이 제조 및 처리 비용을 감소시킬 수 있고, 다이를 포함하는 전자 패키지의 제조의 복잡성을 감소시킬 수 있다. 입자 및 오염물질에 민감할 수 있는, "ZIBOND®" 및 "직접 접합 인터커넥트(Direct Bond Interconnect, DBI®)" 기술을 사용하여 적층되고 접합될 다이들이 특히 이익을 얻을 수 있다. 제조 공정이 2개의 대응하는 반도체 및/또는 절연체 층들 사이의 저온 공유 결합을 사용하여 2개의 표면을 접합하는 단계(ZIBOND®로 알려진 공정)를 포함하든, 또는 제조 공정이 또한 접합 기술과 함께 상호접속부를 형성하는 단계(DBI®로 알려진 공정)를 포함하든, 접합 표면을 가로질러 높은 수준의 평탄도(flatness) 및 청결도(cleanliness)가 대체적으로 바람직하다.
개시된 기술은 또한 예를 들어 디바이스의 접합 영역이 접합을 위한 임의의 형태의 솔더링가능 재료와 같은 유동성 질량체 재료(flowable mass material)를 포함할 수 있는 다른 응용에 유익할 수 있다. 접합 표면들 사이의 입자 또는 먼지를 최소화하거나 제거하는 것이 수율 및 신뢰성을 급격히 개선할 수 있다. 일 구현예에서, 많은 양의 다이가 대형 다이싱 시트와 같은 대형 다이 또는 웨이퍼 캐리어, 다수의 다이 또는 웨이퍼 캐리어 등을 사용하여 동시에 처리될 수 있다.
일부 실시예에서, 여러 공정 단계들이 제거되어, 제조 복잡성 및 비용을 낮추면서, 다이의 전체 청결도를 개선할 수 있다(예컨대, 입자, 오염물질, 잔류물 등의 발생을 감소시킴). 다이의 감소된 취급은 또한 입자 생성을 최소화할 수 있다.
처리 중에 다이를 유지하기 위해 스핀 플레이트(spin plate)를 사용하는 예시적인 다이 또는 디바이스 처리 시퀀스(100)를 예시한 흐름도가 도 1에 도시된다. 블록(1) 내지 블록(4)에서, 공정은 웨이퍼의 일면 또는 양면에 보호 코팅들을 적용하고, 웨이퍼를 다이싱 시트 등 상에서 다이(즉, 제1 다이 세트)로 개별화(singulating)하며, 다이 및 다이싱 시트를 자외선(UV) 방사선에 노출시키고 다이싱 시트를 신장시키며, 다이가 위를 향하는 상태로, 다이를 스핀 플레이트로 이송함으로써, 기판, 예를 들어 실리콘 웨이퍼를 준비하는 단계로 시작된다. 블록(5) 내지 블록(9)에서, 공정은 다이로부터 유기 층을 세정하는 단계, 다이의 상부 표면을 플라즈마 애싱하여 다이 상의 임의의 잔류한 유기 잔류물을 제거하는 단계, 및 다이를 탈이온수(deionized water, DI)로 추가로 세정하는 단계, 예를 들어 다이의 상부 표면을 플라즈마 활성화시키는 단계, 및 다이를 재-세정하는 단계를 포함한다.
블록(10)에서, 다이는 플립 플레이트(flip plate)로 이송되어, 다이를 아래를 향하도록 위치시킨다(즉, 다이의 활성 표면(예컨대, 제1 표면)이 아래를 또는 플립 플레이트를 향함). 블록(11)에서, 다이는 픽 앤드 플레이스 스테이션(pick and place station)으로 이송된다. 이러한 배열에서, 다이는 다이의 후방 표면(예컨대, 면, 전방 또는 제1 표면, 또는 활성 표면에 반대편의 표면)으로부터 픽업되고, 접합을 위해 준비된 수용 표면 상에 아래를 향하게 배치된다. 다이를 픽업(pick up)하기 위해, 픽킹 진공 도구(picking vacuum tool)(예를 들어)가 접합되는 표면에 반대편에 있는 다이의 후방 또는 제2 표면과 접촉한다.
수용 표면은 기판, 다른 다이, 유전체 표면, 중합체 층, 전도성 층, 인터포저(interposer)의 표면, 다른 패키지, 플랫 패널(flat panel)의 표면, 또는 심지어 다른 회로 또는 실리콘 또는 비-실리콘 웨이퍼의 표면과 같은 준비된 표면을 포함할 수 있다. 다이의 재료는 수용 기판의 재료와 유사하거나 유사하지 않을 수 있다. 또한, 다이의 표면은 수용 기판의 표면과 유사하지 않을 수 있다.
블록(13)에서, 기판 상에 배치된 다이는 다이의 표면과 기판의 수용 표면 사이의 접합을 향상시키기 위해 열 처리된다. 일부 실시예에서, 추가의 다이가 접합된 다이의 후방(예컨대, 제2) 표면 또는 이용가능한 표면에 부착될 수 있다. 후방 표면은 추가적으로 능동 디바이스(active device)를 구비할 수 있다.
블록(14) 내지 블록(18)에서, 수용 표면, 예를 들어 기판, 및 접합된 다이의 노출된 후방 표면이 세정되고, 플라즈마 애싱되며, 재-세정되고, 플라즈마 활성화되며, 다시 세정된다. 블록(19)에서, (블록(1) 내지 블록(11)에 기술된 바와 같이 이전에 준비된 상부 표면을 갖춘) 제2 다이 세트가 제1 다이 세트에 부착될 수 있다(적층된 다이 배열을 형성함). 일례에서, 제2 다이의 준비된 전방 표면(예컨대, 제1 표면)은 제1 다이의 노출된 후방 표면(예컨대, 제2 표면)에 부착된다. 블록(20)에서, 제1 및 제2 다이를 갖춘 조립체는 스택의 접합을 향상시키기 위해 열 처리된다. 추가의 다이(예컨대, 제3 또는 그 이상의 다이)가 적층된 다이 배열에 추가되도록 하기 위해, 공정은 블록(14)으로 되돌아가고, 원하는 수량의 다이가 각각의 스택에 추가될 때까지 공정이 계속된다.
다양한 예에서, 기술된 바와 같은 제조 공정은 적어도 또는 대략 13 + 7(n-1); n>0개의 단계를 사용하여 완료될 수 있다(여기에서 n = 스택 내의 다이의 원하는 수량).
일부 경우에, 공정에 포함된 다수의 세정 단계에도 불구하고, 다이는 다이의 하나 이상의 표면 상에 어느 정도의 오염물질 또는 입자가 남는다. 예를 들어, 다이의 상부 또는 전방 표면은 오염물질이 없는 상태로 세정될 수 있는 반면에, 다이의 저부 또는 후방 표면에는 입자 또는 오염물질이 남을 수 있다. 또한, 다수의 처리 단계 중에 다이를 취급하는 것은 다이에 입자 또는 오염물질을 추가할 수 있다. 예를 들어, 취급 중에 사용되는 도구는 오염물질을 다이로 전달할 수 있다. 다이 상의 입자 또는 결함의 위치는 입자 또는 결함이 적층된 배열에 대해 잠재적으로 문제가 될 수 있는지 여부를 결정할 수 있다. 예를 들어, 일부 입자 및 결함은 적층된 다이들 사이의 불량한 접합 등을 야기할 수 있다. 다른 예에서, 디바이스 플립핑(flipping) 단계는 오염물질 또는 결함의 원인일 수 있는데, 왜냐하면 디바이스의 세정된 상부 표면이 플립핑 동작 후에 다른 표면과 접촉하기 때문이다.
예시적인 구현예
도 2는 일 실시예에 따라, 다이가 다이싱 테이프(dicing tape)("다이싱 시트") 또는 다른 처리 시트와 같은 캐리어 상에서 처리되는 예시적인 다이 처리 시퀀스(200)를 예시한 흐름도이다. 도 3은 예시적인 구현예에 따른, 공정(200)의 그래픽 흐름도를 도시한다. 공정(200)은 도 2 및 도 3을 참조하여 논의되지만, 본 논의에서 언급되는 "블록"은 달리 명시되지 않는 한 도 2에서의 번호부여된 블록을 지칭한다.
블록(1)에서, 웨이퍼(302)가 처리되며, 웨이퍼(302)의 한쪽 또는 양쪽 표면에 하나 이상의 보호 층 또는 코팅(304)을 추가하는 단계를 포함한다(블록(2)). 보호 층(304)은 포토레지스트(photoresist), 또는 유사한 보호제(protectant)를 포함할 수 있다. 웨이퍼(302)는 다이싱 시트(306)로 이송되고, 접착제(308)로 다이싱 시트(306)에 일시적으로 고정된다. 블록(3)에서, 웨이퍼(302)는 다이싱 시트(306) 상에 있는 상태에서 다이(310)로 개별화된다.
블록(4)에서, 다이(310)는 다이싱 시트(306)에 부착된 상태에서, 다이(310)의 에지를 포함하여 입자를 제거하도록 세정된다. 세정은 기계적으로 그리고/또는 화학적으로 수행될 수 있다. 예를 들어, 다이(310)는 미세 CO2 입자로 충격을 받을 수 있고/있거나, 초음파로 또는 메가음파(megasonic)로 향상될 수 있는 브러시 세정 단계에 노출될 수 있다. (도 3에 도시된 바와 같은) 브러시(312)는 임의의 방향으로 회전하거나 달리 다이(310) 표면에 대해 이동할 수 있다. 다이(310)는 추가적으로 또는 대안적으로 습식 에칭(wet etch), 워터 픽(water pick) 등에 노출될 수 있다. 블록(5)에서, 다이싱 시트(306)는 다이(310)의 에지를 세정하는 것을 수용하기 위해 다이(310)들 사이에 공간을 생성하도록 약간 신장될 수 있다. 다이싱 시트(306) 상의 다이(310)는 레지스트(304) 및/또는 접착제(308) 층을 파괴하기 위해 자외선(UV) 방사선에 노출될 수 있다. 다이싱 시트(306)는 필요한 경우 추가로 신장되어 다이싱 시트(306)로부터의 제거를 위해 다이(310)를 준비시킬 수 있다.
블록(6)에서, 다이(310)가 다이싱 시트(306) 상에 있는 상태에서, 레지스트 층(304)의 나머지 잔류물이 다이(310)의 노출된 표면(예컨대, 제1 표면)으로부터 세정된다. 본 명세서에 기재된 것과 같은 다른 화학적 및/또는 기계적 세정 기술뿐만 아니라 또한 세정 용액이 사용될 수 있다. 또한, 다이(310)의 제1(예컨대, 노출된) 표면은 다이(310)가 다이싱 시트(306) 상에 남아 있는 상태에서 플라즈마 애싱(예컨대, 산소 애싱)되어, 임의의 원하지 않는 유기 잔류물을 제거한다.
블록(7)에서, 다이(310)의 제1 표면은 메가음파 스크러빙(megasonic scrubbing), 기계적 브러시 스크러빙(mechanical brush scrubbing), 또는 교반(agitation), 또는 다른 적합한 세정 기술을 포함할 수 있는 습식 세정 기술(예컨대, 탈이온수, 세정 용액 등)을 사용하여 다시 세정된다. 예를 들어, 일부 경우에, 애싱 단계 후에, 습식 세정 및/또는 CO2 입자 스트림, 또는 회전 브러시, 워터 픽, 또는 메가음파 보조 습식 세정 기술, 또는 이들의 조합에 의해 추가의 세정이 수행될 수 있다.
블록(8)에서, 다이(310)의 제1 표면은 다이(310)를 적층하기 위한 접합을 생성 또는 향상시키기 위해 플라즈마 활성화(예컨대, 질소 플라즈마 등)된다. 블록(9)에서, 활성화된 다이(310)는 메가음파, 또는 전술된 세정 기술의 조합 등으로 향상될 수 있는 습식 세정 기술(예컨대, 탈이온수, 고온 탈이온수, 수증기, 또는 고 pH 세정 용액 등)을 사용하여 세정된다.
블록(10)에서, 다이(310)(예컨대, 양품 판정 다이(known good die))(310)는 수용 표면(314)에 접합되기 위해 다이싱 시트(306)로부터 수용 표면(314)(준비된 다이, 기판 등)으로 이송된다. 일부 경우에, 위에서 논의된 다양한 세정 및 표면 활성화 공정은 다이(310)의 노출된 표면 및/또는 수용 표면(314) 상에서 수행될 수 있다.
다양한 실시예에서, 다이(310)는 "펀치(punch)" 기술을 사용하여 다이싱 시트(306)로부터 이송된다(도 4 및 도 5에 예시된 바와 같이). 펀치 기술은 다이(310)(예컨대, 양품 판정 다이)가 다이(310)의 표면 또는 에지를 오염시키지 않고서 이송되도록 허용한다. 또한, 펀치 기술은 다이(310)(예컨대, 양품 판정 다이)가 DBI 하이브리드 접합 기술, 솔더 범핑(bumping) 등을 사용하여, "아래를 향하게(face down)", 즉 다이(310)의 제1 표면이 수용 표면(314)을 향하는 상태로 접합 표면(314)에 접합되도록 허용한다.
일 예에서, 도 4의 (A), 도 5의 (A), 및 도 5의 (B)에 도시된 바와 같이, 신장된 다이싱 시트(306)는 그립 링(grip ring)(402), 또는 프레임 등에 의해 유지된다. 다이싱 시트(306) 상의 다이(310)는 적어도 부분적으로 신장 때문에 생길 수 있는 갭(404)(약 2 um 내지 200 um의 폭)에 의해 분리된다. 도 4의 (B) 및 도 4의 (C)에 도시된 바와 같이, 다이싱 시트(306)는 다이싱 블레이드(dicing blade), 핫 나이프(hot knife), 광학 나이프(레이저 절제) 등과 같은 다양한 도구(406)들 중 하나 이상을 사용하여 다이(310)들 사이의 갭(404)을 따라 천공될 수 있다. 일 실시예에서, 천공은 다이(310)(예컨대, 양품 판정 다이)가 다이싱 시트(306)로부터 개별적으로 펀칭되도록 허용하여, 다른 다이(310)를 다이싱 시트(306) 상의 제 위치에 남겨둔다. 진공 도구(408) 등(즉, "픽업 헤드(pick up head)")이 (도 4의 (B)에 도시된 바와 같이) 천공된 다이싱 시트(306)로부터, 예를 들어 다이싱 시트(306)의 후면으로부터 개별 다이(310)를 펀칭하기 위해 사용될 수 있다. 진공 도구(408)는 다이싱 테이프(306)(또는 처리 시트)의 일부분이 도구(408)와 다이(310) 사이의 제 위치에 있는 상태에서, 다이(310)에 반대편에 있는 다이싱 테이프(306)의 표면으로부터 다이(310)(예컨대, 양품 판정 다이)를 이송할 수 있다. 따라서, 다이(310)(예컨대, 양품 판정 다이)는 진공 도구(408)가 다이(310)의 에지 또는 접합될 표면을 오염시킴이 없이 접합 표면(314)에 도달한다. 다이(310)(예컨대, 양품 판정 다이)의 후방 표면에 부착되어 유지되는 테이프(306)의 부분은 다이(310)가 도구(408)와의 접촉에 의해 오염되지 않도록 보호한다.
도 4의 (D)는 다이(310)가 제거된 다이싱 시트(306)의 측면도(profile view)를 도시한다. 다이싱 시트(306)에는 구멍(410)이 존재하는데, 왜냐하면 다이싱 시트(306)의 일부분이 다이(310)와 함께 제거되기 때문이다. (이는 도 5의 (A) 내지 도 5의 (C)에 추가로 도시된다.) 도 4의 (E)는 접합을 위해 기판(314) 상에 배치된 다수의 다이(310)를 도시한다.
다른 실시예에서, 디바이스 픽업 헤드(408)(예컨대, 진공 도구)는, 동시에 대응하는 도구가 다이싱 시트(306)를 다이(310)의 주연부 주위에서 레이저원(laser source)(또는 이와 유사한 것)으로 절제함에 따라, 다이(310)(예컨대, 양품 판정 다이)를 다이(310)(예컨대, 양품 판정 다이)의 후면으로부터 다이싱 시트(306)를 통해 픽업한다. 일부 응용에서, 다이(310)가 후면으로부터 진공 도구(408)에 의해 픽업되는 중에, 가열된 나이프(406) 에지가 다이싱 시트(306)를 다이(310) 주위에서 용융시켜 다이싱 시트(306)로부터 다이(310)를 완전히 분리하기 위해 사용될 수 있다. 불활성 가스가 디바이스 분리 단계로부터의 연기 또는 다른 오염물질이 다이(310)의 세정된 표면을 오염시키는 것을 방지하기 위해 다이(310)의 표면에 적용될 수 있다. 다른 실시예에서, 진공이 불활성 가스 대신에 사용될 수 있는 한편, 또 다른 실시예에서, 불활성 가스 및 진공 둘 모두가 디바이스 분리 공정 중에 다이(310)의 표면을 보호하기 위해 사용된다.
다양한 구현예에서, 다이(310)의 세정된 노출된 표면은 수용 기판(314)의 표면을 제외한 임의의 다른 표면 또는 재료에 의해 접촉되지 않는다. 이는 다이(310)(예컨대, 양품 판정 다이)의 세정된 표면이 대체적으로 수용 플립 플레이트의 일부 부분과 접촉하는 일부 종래 기술과 대조된다. 다른 일반적인 기술에서, 진공 픽업 디바이스(408)는 예를 들어 세정된 다이(310) 표면의 일부분과 접촉함으로써 청결한 다이(310)(예컨대, 양품 판정 다이)를 픽업할 수 있으며, 이는 접촉된 표면을 오염시키는 결과를 초래할 수 있다.
다시 도 2 및 도 3을 참조하면, 블록(11)에서, 새롭게 적층된 다이(310)를 갖춘 웨이퍼 또는 기판(314)은 기판(314)에 대한 다이(310)의 접합을 강화하기 위해 (예컨대, 50 내지 150℉로) 열 처리된다. 블록(12)에서, 기판(314) 및 다이(310)의 현재 노출된 표면("후방 표면" 또는 "제2 표면")은 화학적 및/또는 기계적 세정 기술(예컨대, 계면활성제, 비-PVA 회전 브러시, 메가음파 등)에 의해 준비된다. 이는 다이(310)의 후방 표면으로부터 임의의 나머지 접착제(308), 다이싱 시트(306), 보호 층(304), 또는 다른 잔류물을 제거한다. 블록(13)에서, 다이(310)의 후방 표면은 추가의 접합을 준비하기 위해 플라즈마 활성화된다.
블록(14)에서, 추가의 준비된 다이(316)가 본 명세서에 개시된 기술에 의해 분리되고, 예를 들어 기판(314) 상에 이전에 배치된 다이(310)의 준비된 후방(예컨대, 제2) 표면 상에 제1 표면이 "아래를 향하는" 상태(예컨대, 활성 면이 아래를 향하는 상태, 준비된 면이 아래를 향하는 상태 등)로 배치된다. 새롭게 추가된 다이(316)는 다이(310)에 대한 접합을 강화하기 위해 열 처리된다(예컨대, 블록(11)). 추가의 다이(316)(예컨대, 제3 또는 그 이상의 다이)가 적층된 다이 배열에 추가되도록 하기 위해, 공정은 블록(12)으로 되돌아가고, 원하는 수량의 다이(310, 316)가 각각의 스택에 추가될 때까지 공정이 계속된다.
다양한 예에서, 기술된 바와 같은 제조 공정은 대략 11 + 2(n-1); n>0개의 단계를 사용하여 완료될 수 있다(여기에서 n = 스택 내의 다이(310, 316)의 원하는 수량). 이는 도 1에 관하여 기술된 공정(13 + 7(n-1))과 비교할 때 제조 단계의 상당한 감소를 나타낸다. 공정 단계를 감소시킴으로써 제조 비용 및 복잡성이 감소될 뿐만 아니라, 다이(310)를 오염시킬 가능성이 또한 감소되어, 더 낮은 비용으로 더 나은 품질 및 더 높은 처리량으로 이어진다. 감소된 처리 단계는 다이(310)당 비용 절감을 의미하고, 스핀 플레이트(또는 유사한 처리 구성요소)의 제거는 추가의 제조 비용 절감을 의미한다. 예를 들어, 대략 50개 내지 100개의 다이(310)가 스핀 플레이트를 사용하여 동시에 처리될 수 있고, 대략 200개 내지 10,000개의 다이(310) 이상이 기술된 바와 같은 다이싱 시트(306) 공정을 사용하여 동시에 처리될 수 있다.
다이싱 시트(306) 상에서 다이(310)를 처리하기 위한 제2 예시적인 실시예(600)가 도 6에 도시된다. 예시적인 실시예(600)는 또한 공정 단계를 감소시키는 것을 포함하여, 공정 단계들 중 일부가 상이한 순서로 수행될 수 있는 것을 예시한다. 예를 들어, 블록(1) 내지 블록(3)에서, 웨이퍼(302)는 앞서 기술된 바와 같이 보호 코팅(304)으로 처리되고, 다이싱 시트(306) 상의 다이(310)로 개별화되며, 다이싱 시트(306) 상에서 세정된다. 선택적으로, 다이싱 시트(306)는 다이(310)들 사이의 세정을 수용하기 위해 어느 정도 신장될 수 있고/있거나, 다이(310)는 레지스트(304) 및 접착제(308)를 파괴하기 위해 UV 광에 노출될 수 있다. 블록(4)에서, 제1 표면으로부터 임의의 원하지 않는 유기 잔류물(또는 다른 오염물질)을 제거하기 위해, 다이(310)가 다이싱 시트(306) 상에 유지되어 있는 동안에 다이(310)의 제1 표면이 플라즈마 애싱(예컨대, 산소 애싱)된다.
블록(5)에서, 다이(310)의 애싱된 표면은 메가음파 등을 포함할 수 있는, 전술된 바와 같은 습식 세정 기술(예컨대, 탈이온수, 세정 용액 등)을 사용하여 세정된다. 블록(6)에서, 다이(310)의 제1 표면은 다이(310)를 적층하기 위한 접합을 생성 또는 향상시키기 위해 플라즈마 활성화(예컨대, 질소 플라즈마 등)된다. 블록(7)에서, 활성화된 다이(310)는 UV 광에 노출되고, 다이싱 시트(306)는 부분적으로 신장된다. 블록(8)에서, 활성화된 다이(310)는 메가음파, 또는 전술된 세정 기술의 조합 등으로 향상될 수 있는 습식 세정 기술(예를 들어, 탈이온수, 고온 탈이온수, 수증기, 또는 고 pH 세정 용액 등)을 사용하여 세정된다.
블록(9)에서, 다이(310)는 다이싱 시트(306)로부터 접합 표면(314)으로 이송되고, 예를 들어 DBI 하이브리드 접합 기술, 솔더 범핑 등을 사용하여 제1 표면이 "아래를 향하는" 상태로 접합된다. 다양한 실시예에서, 다이(310)는 전술된 "펀치" 기술(다이(310)를 진공 도구(408)에 의한 오염물질로부터 보호하기 위해 다이싱 시트(306)의 일부분이 다이(310) 상에 남아있는 동안에, 다이싱 시트(306)를 천공하고 진공 도구(408)를 사용하여 다이(310)를 이송하는 것 등을 포함함)을 사용하여 다이싱 시트(306)로부터 이송된다. 블록(10)에서, 다이(310) 및 기판(314)은 기판(314)에 대한 다이(310)의 접합을 강화하기 위해 (예컨대, 50 내지 150℉로) 열 처리된다. 블록(11)에서, 기판(314) 및 다이(310)의 노출된 표면("후방 표면" 또는 "제2 표면")은 화학적 및/또는 기계적 세정 기술(예컨대, 계면활성제, 비-PVA 회전 브러시(312), 메가음파 등)을 사용하여 세정된다. 이는 다이(310)의 후방 표면으로부터 임의의 나머지 접착제(308) 또는 다른 잔류물을 제거한다. 블록(12)에서, 다이(310)의 후방 표면은 추가의 접합을 준비하기 위해 플라즈마 활성화된다.
블록(13)에서, 추가의 다이(316)가 (전술된 바와 같이) 천공된 다이싱 시트(306)로부터 펀칭될 수 있고, 예를 들어 기판(314) 상에 이전에 배치된 다이(310)의 후방(예컨대, 노출된) 표면 상에 "아래를 향하게" 배치될 수 있다. 새롭게 추가된 다이(316)는 접합을 강화하기 위해 열 처리된다(예컨대, 블록(10)). 추가의 다이(310, 316)(예컨대, 제3 또는 그 이상의 다이)가 적층된 다이 배열에 추가되도록 하기 위해, 공정은 블록(11)으로 되돌아가고, 원하는 수량의 다이(310, 316)가 각각의 스택에 추가될 때까지 공정이 계속된다.
다양한 예에서, 기술된 바와 같은 제조 공정은 대략 10 + 2(n-1); n>0개의 단계를 사용하여 완료되어서(여기에서 n = 스택 내의 다이(310, 316)의 원하는 수량), 단계, 복잡성, 및 비용의 추가의 감소를 가져올 수 있다.
도 7은 제3 실시예에 따른, 다이싱 테이프(306) 상에서 수행되는 다른 예시적인 다이(310) 처리 시퀀스(700)를 예시한 흐름도이다. 도 8은 예시적인 구현예에 따른, 도 7의 예시적인 다이 처리 시퀀스(700)의 그래픽 표현이다. 도 7 및 도 8의 예시적인 실시예에서, 플라즈마 애싱 단계(즉, 도 6의 블록(4))가 제거되어, 공정 단계를 감소시킨다.
블록(1) 내지 블록(3)에서, 웨이퍼(302)는 앞서 기술된 바와 같이 보호 코팅(304)으로 처리되고, 다이싱 시트(306) 상의 다이(310)로 개별화되며, 다이싱 시트(306) 상에서 세정된다. 선택적으로, 다이싱 시트(306)는 다이(310)들 사이의 세정을 수용하기 위해 어느 정도 신장될 수 있고/있거나, 다이(310)는 레지스트(304) 및 접착제(308)를 파괴하기 위해 UV 광에 노출될 수 있다. 블록(4)에서, 다이(310)의 제1 표면은 다이(310)를 적층하기 위한 접합을 생성 또는 향상시키기 위해 플라즈마 활성화(예컨대, 질소 플라즈마 등)된다. 블록(5)에서, 활성화된 다이(310)는 메가음파 스크러빙, 교반, 또는 다른 적합한 세정 기술을 포함할 수 있는 습식 세정 기술(예컨대, 탈이온수, 고 ph 세정 용액 등)을 사용하여 세정된다. 블록(6)에서, 활성화된 다이(310)는 UV 광에 노출되고, 다이싱 시트(306)는 부분적으로 신장된다.
블록(7)에서, 다이(310)는 다이싱 시트(306)로부터 접합 표면(314)으로 이송되고, DBI 하이브리드 접합 기술, 솔더 범핑 등을 사용하여 제1 표면이 "아래를 향하는" 상태로 접합된다. 다양한 실시예에서, 다이(310)는 전술된 "펀치" 기술(다이(310)를 진공 도구(408)에 의한 오염물질로부터 보호하기 위해 다이싱 시트(306)의 일부분이 다이(310) 상에 남아있는 동안에, 다이싱 시트(306)를 천공하고 진공 도구(408)를 사용하여 다이(310)를 이송하는 것 등을 포함함)을 사용하여 다이싱 시트(306)로부터 이송된다. 블록(8)에서, 다이(310) 및 기판(314)은 기판(314)에 대한 다이(310)의 접합을 강화하기 위해 (예컨대, 50 내지 150℉로) 열 처리된다. 블록(9)에서, 기판(314) 및 다이(310)의 노출된 표면("후방 표면" 또는 "제2 표면")은 화학적 및/또는 기계적 세정 기술(예컨대, 계면활성제, 메탄올, 비-PVA 회전 브러시(312), 메가음파 등)을 사용하여 세정된다. 이는 다이(310)의 후방 표면으로부터 임의의 나머지 접착제(308) 또는 다른 잔류물을 제거한다. 블록(10)에서, 다이(310)의 후방 표면은 추가의 접합을 준비하기 위해 플라즈마 활성화된다.
블록(11)에서, 추가의 다이(316)가 천공된 다이싱 시트(306)로부터 펀칭될 수 있고, 예를 들어 기판(314) 상에 이전에 배치된 다이(310)의 후방 표면(예컨대, 노출된 표면) 상에 "아래를 향하게"(예컨대, 준비된 면이 아래를 향하게) 배치될 수 있다. 새롭게 추가된 다이(316)는 접합을 강화하기 위해 열 처리된다(예컨대, 블록(8)). 추가의 다이(310, 316)(예컨대, 제3 또는 그 이상의 다이(310, 316))가 적층된 다이 배열에 추가되도록 하기 위해, 공정은 블록(9)으로 되돌아가고, 원하는 수량의 다이(310, 316)가 각각의 스택에 추가될 때까지 공정이 계속된다.
다양한 예에서, 기술된 바와 같은 제조 공정은 대략 8 + 2(n-1); n>0개의 단계를 사용하여 완료되어서(여기에서 n = 스택 내의 다이(310, 316)의 원하는 수량), 단계, 복잡성, 및 비용의 추가의 감소를 가져올 수 있다. 디바이스 적층 단계 후에, 적층된 다이(310) 및 수용 표면(314)은 후속하는 더 높은 온도로 추가로 처리될 수 있다. 처리 온도는 15분 내지 최대 5시간 이상의 범위의 시간 동안 80 내지 370℃의 범위일 수 있다. 처리 온도가 낮을수록, 처리 시간이 길어진다.
공정(700)의 일 실시예에서, 처리/다이싱될 웨이퍼(302)는 노출된 또는 제1 표면 상에 솔더 범프 또는 다른 리플로우가능 결합 재료(도시되지 않음) 등과 같은 상호접속부(interconnect)를 포함할 수 있다. 이러한 실시예에서, 리플로우가능 상호접속 결합 구조체 또는 구조체들은 리플로우가능 특징부가 다이싱 시트(306)의 접착제 층(308)과 직접 접촉하지 않는 방식으로, 흔히 다이싱 시트(306) 또는 처리 시트 상에 위를 향하게 배치된다. 웨이퍼(302)는 리플로우가능 상호접속 구조체 위에 놓이는 보호 코팅(304)으로 처리될 수 있다. 웨이퍼(302)는 위의 블록(1) 내지 블록(3)에 관하여 전술된 바와 같이 다이싱 시트(306) 상에 있는 동안에 다이(310)로 개별화되고, 다이싱 시트(306) 상에 있는 동안에 세정된다. 선택적으로, 다이싱 시트(306)는 다이(310)와 다이(310)의 에지 사이의 세정을 수용하기 위해 어느 정도 신장될 수 있고/있거나, 다이(310)는 레지스트(304) 및 접착제(308)를 파괴하기 위해 UV 광에 노출될 수 있다.
블록(4)에서, 다이(310)의 제1 표면(예컨대, 노출된 표면)은 플라즈마 세정 방법(예컨대, 산소 애싱 등)으로 세정될 수 있다. 블록(5)에서, 다이싱 시트(306) 상의 다이(310)는 원한다면, 메가음파, 교반 등을 포함할 수 있는, 전술된 바와 같은 습식 세정 기술(예컨대, 탈이온수, 고 ph 세정 용액 등)을 사용하여 추가로 세정될 수 있다. 블록(6)에서, 세정된 다이(310) 및 다이싱 시트(306)는 UV 광에 노출될 수 있고, 다이싱 시트(306)는 추가로 신장될 수 있다.
블록(7)에서, 다이(310)는 다이싱 시트(306)로부터 수용 표면(314)으로 이송되고, 본 명세서에 기술된 기술을 사용하여 제1 표면이 "아래를 향하는"(예컨대, 준비된 표면이 아래를 향하는) 상태로 접합된다. 일부 실시예에서, 수용 기판(314)은 예를 들어 중합체 층, 비-충전 언더필(no-fill underfill), 또는 접착 시트의 부분들을 포함할 수 있다. 다양한 실시예에서, 다이(310)는 전술된 "펀치" 기술(다이(310)를 진공 도구(408)에 의한 오염물질로부터 보호하기 위해 다이싱 시트(306)의 일부분이 각각의 다이(310) 상에 남아있는 동안에, 다이싱 시트(306)를 천공하고 진공 도구(408)를 사용하여 다이(310)를 이송하는 것 등을 포함함)을 사용하여 다이싱 시트(306)로부터 이송된다.
블록(8)에서, 다이(310) 및 기판(314)은 다이(310)를 수용 기판(314)에 전기적으로 결합시키기 위해 열 처리될 수 있다. 일부 응용에서, 언더필 재료가 디바이스(310)를 기판(314) 수용 표면에 추가로 기계적으로 결합시키기 위해 접합된 디바이스(310) 주위에 형성될 수 있다. 블록(9)에서, 기판(314) 및 이송된 다이(310)의 노출된 표면은 화학적 및/또는 기계적 세정 기술(예컨대, 계면활성제, 메탄올, 비-PVA 회전 브러시(312), 메가음파 등)을 사용하여 세정된다. 이는 다이(310)의 후방 표면으로부터 임의의 나머지 접착제(308) 또는 다른 잔류물을 제거한다. 블록(10)에서, 이송된 다이(310)의 노출된 표면은 추가의 접합을 준비하기 위해 플라즈마 활성화된다. 일부 응용에서, 접합된 디바이스(310)는 다이(310)를 수용 기판(314)에 전기적으로 결합시키기 위한 열 처리 전에 세정될 수 있다.
위에서 논의된 바와 같이, 다양한 처리 단계 또는 스테이지에서, 다이(310, 316) 및/또는 기판(314)은 화학적 및/또는 기계적 세정 기술(예컨대, 계면활성제, 메탄올, 비-PVA 회전 브러시(312), 메가음파 등)을 사용하여 세정된다. 도 9a 및 도 9b는 다양한 실시예에 따른, 이러한 목적을 위해 사용될 수 있는 예시적인 다이 세정 시스템을 예시한다. 세정 공정 및 시스템은 다이(310) 또는 기판(314)의 수용 표면을 참조하여 기술되지만, 이러한 공정 및 시스템이 다이(310, 316) 및 기판(314)뿐만 아니라 또한 유전체 표면, 중합체 층, 전도성 층, 인터포저, 패키지, 패널, 회로, 실리콘 또는 비-실리콘 웨이퍼 등에 적용가능하다는 것을 이해하여야 한다.
도 9a를 참조하면, 예시적인 세정 시퀀스에서, 세정될 물체(들)(예를 들어, 다이(310) 또는 캐리어 등)가 세정 및/또는 다른 처리를 위한 처리 장비(902)(예를 들어 도시된 바와 같은 턴테이블(turntable) 또는 스핀-플레이트) 상에 로딩된다. 세정 공정은 다이(310)가 턴테이블(902) 상에서 회전될 수 있는 상태에서, 근접 메가음파 에너지를 메가음파 트랜스듀서(megasonic transducer)(904)를 통해 세정 유체에 인가하는 단계를 포함한다. 트랜스듀서(904)는 다이(310)에 대한 음파 에너지의 균일한 인가를 개선하기 위해 다이(310)가 회전하는 동안에 전후로 스캐닝될 수 있다. 음파 에너지는 달리 다이(310) 표면으로부터 제거하기 어려울 수 있는 입자를 자유롭게 하는데 도움을 준다.
도 9b를 참조하면, 이어서 트랜스듀서(904)가 제거되고, 다이(310)의 표면이 브러시(906)로 브러싱(brushing)되어 세정될 수 있다. 브러시(906)는 예를 들어 턴테이블(902)이 회전하는 동안에 전후로 스캐닝될 수 있다. 이러한 세정 공정이 충분한 입자를 제거하는데 성공적이지 않은 경우에, 공정은 원하는 대로 반복될 수 있다. 다이(310)는 세정 공정이 완료될 때 헹궈지고 건조된다. 그러나, 일부 경우에, 이는 다수의 사이클을 필요로 할 수 있고, 다이(310)로부터 모든 잔류물을 세정하기에 여전히 불충분할 수 있다.
도 10a 및 도 10b를 참조하면, 기술 및 시스템이 단일 공정으로 다이/웨이퍼/기판 표면의 개선된 세정을 제공한다. 도 10a 및 도 10b는 다양한 실시예에 따른 예시적인 다이(310) 세정 시스템(1000)을 예시한다. 메가음파 트랜스듀서(1002) 및 하나 이상의 브러시 헤드(1004)를 포함하는 일체형 메가음파 브러시 시스템(1000)이 개시된다.
제1 실시예에서, 도 10a에 도시된 바와 같이, 일체형 메가음파 브러시 시스템(1000)은 턴테이블(902)(또는 다른 공정 표면) 상의 다이(310)에 근접하게 배치된다. 일체형 메가음파 브러시 시스템(1000)은 트랜스듀서(1002)가 다이(310) 표면으로부터 최적 거리에 있도록 그리고 브러시(들)(1004)가 다이(310) 표면 상에 원하는 접촉 압력을 가하도록 위치된다. 세정 유체가 예를 들어 다이(310) 표면에 적용된다. 트랜스듀서(1002)가 세정 유체를 통해 다이(310) 표면에 음파 에너지를 인가하는 동안에, 브러시(들)(1004)는 동시에 다이(310) 표면으로부터 입자를 브러싱한다. 다양한 구현예에서, 다이(310)는 턴테이블(902) 상에서 회전되고/회전되거나, 일체형 메가음파 브러시 시스템(1000)은 균일한 세정을 위해 전후로 스캐닝된다.
일 구현예에서, 유체 높이 센서(1006)가 다이(310) 표면에 적용되는 세정 유체의 양을 제어하여, 예를 들어 세정 유체 저장소로 신호를 송신하는데 도움을 준다. 이러한 구현예에서, 유체 높이 센서(1006)는 다이(들)(310) 위에 위치되고, 다이(들)(310) 위로의 유체의 높이를 검출하도록 배열된다. 유체 높이 센서(1006)는 적어도 유체의 높이가 제1 사전결정된 양 미만일 때 유체 공급원에 제1 신호를 그리고 유체의 높이가 제2 사전결정된 양보다 클 때 유체 공급원에 제2 신호를 송신하도록 배열된다. 단일 시스템 및 공정에서의 메가음파 및 브러싱의 조합은 단일 공정으로 더욱 철저한 세정을 허용하며, 이는 반복되는 세정 반복을 배제할 수 있다.
제2 실시예에서, 도 10b에 도시된 바와 같이, 하나 이상의 브러시(1004)는 회전 유닛(1008)을 통해 회전되면서 다이(310)의 표면을 브러싱할 수 있다. 예를 들어, 브러시(들)(1004)는 도관(1010), 케이블 등을 통해 전달되는 유압, 또는 임의의 다른 적합한 수단(공압, 전기, 기계 등)을 사용하여 회전될 수 있다(예컨대, 회전 유닛(1008)은 브러시(1004)를 회전시킬 수 있음). 브러시(들)(1004)의 추가의 회전은 단일 세정 시스템 및 공정으로 다이(310)의 표면으로부터 다루기 힘든 입자를 제거하는데 도움을 줄 수 있다.
이러한 기술 및 시스템은 더 적은 공정 단계들을 갖는 더 청결한 접합 표면을 제공함으로써, 다이(310)가 적층된 배열로 접합되도록 준비시킬 수 있다. 처리 및 세정 후에, 다이(310)는 전술된 바와 같이 수용 표면(314)에 접합되기 위해 픽업되고 다이 수용 표면(314)(다른 다이, 기판 등) 상에 배치될 수 있다. 입자 및 오염물질에 민감할 수 있는, "Zibond®" 및 "직접 접합 인터커넥트(DBI®)" 기술을 사용하여 적층되고 접합될 다이들(310)이 특히 이익을 얻을 수 있다. 개시된 기술은 또한 예를 들어 다이(310)의 접합 영역이 접합을 위한 임의의 형태의 솔더링가능 재료와 같은 유동성 질량체 재료를 포함할 수 있는 다른 응용에 유익할 수 있다. 접합 표면들 사이의 입자 또는 먼지를 최소화하거나 제거하는 것이 수율 및 신뢰성을 급격히 개선할 수 있다. 추가의 이익은 세정 공정 및 세정 장비의 개선된 효율, 더욱 단순화된 공정 단계 및 공정 장비, 세정 사이클 시간의 상당한 감소 등을 포함한다.
개시된 기술 및 시스템이 채용될 수 있는 세정 사이클의 예는: CMP 공정, 에칭 등 후에 다이(310)를 세정하는 단계, 다이(310)로부터 유기(또는 무기) 제조 및 처리 층을 세정하는 단계, 다이(310)의 표면을 플라즈마 애싱한 후에 다이(310)를 탈이온수(DI), 염기성 또는 산성 용액, 또는 약염기성 또는 약산성 제제, 용매, 또는 이들의 다양한 조합으로 세정하는 단계, 다이(310)의 표면을 플라즈마 활성화시킨 후에 다이(310)를 재-세정하는 단계 등을 포함한다. 다양한 실시예에서, 애싱 단계는 생략될 수 있고, 다이(310)는 예를 들어 도 10a 및 도 10b에 묘사된 장비에서 세정될 수 있다. 일 실시예에서, 예를 들어, 보호 층(304)을 적합한 용매로 제거하기 위해 보호 층(304)은 브러시(1004)의 인가된 음파 에너지 및 기계적 작용을 사용하는 도 10a 및 도 10b에 묘사된 장비를 사용하여 세정될 수 있다. 도구 및 디바이스의 교차 오염을 방지하기 위해, 후속 단계에서, 세정된 다이(310)가 예를 들어 애싱 단계를 제거하기 위해 또는 다이(310)의 활성화 후에, 추가의 세정을 위해 도 10a 및 도 10b를 참조하여 기술된 유형의 다른 세정 스테이션으로 이송될 수 있다.
다양한 선행 단락에 기술된 바와 같이, 개별화된 다이(310)는 캐리어(306) 상에서 처리될 수 있다. 일부 실시예에서, 양품 판정 다이(310)는 캐리어(306)의 적어도 일부분이 양품 판정 다이(310)의 제2 표면에 부착된 상태로 캐리어(306)로부터 제거된다. 제1 양품 판정 다이(310)가 제1 양품 판정 다이(310)의 제1 표면에서 기판(314)의 준비된 표면에 부착된다. 유사하게, 제1 양품 판정 다이(310)의 제2 표면이 세정될 수 있고(캐리어(306)의 일부분을 세정하는 것을 포함함), 다른 양품 판정 다이(316)의 접합을 위해 준비될 수 있다. 실제로, 접합된 다이(310, 316) 중 임의의 것의 후면(예컨대, 제2 면)이 준비될 수 있고, 추가의 다이(310, 316)가 그 후면 상에 접합될 수 있다. 임의의 추가의 다이(310, 316)가 원하는 대로 이전에 접합된 다이(310, 316)에 접합될 수 있다. 다양한 실시예에서, 적층된 접합된 다이(310, 316 등)는 범위가 1개 내지 200개의 다이(310, 316), 바람직하게는 1개 내지 100개의 다이(310, 316), 더욱 바람직하게는 1개 내지 20개의 양품 판정 다이(310, 316)일 수 있다.
기재된 기술은 더욱 우수한 디바이스 및 패키지 신뢰성, 더 높은 성능, 및 ZiBond® 및 DBI® 제조된 디바이스에 대한 개선된 이익률(profit margin) 등을 가져올 수 있다. 개시된 기술들의 다른 이점들도 또한 통상의 기술자들에게 명백할 것이다.
결론
본 발명의 구현예가 구조적 특징들 및/또는 방법론적 동작들에 특정적인 언어로 설명되었지만, 구현예는 반드시 설명된 특정 특징들 또는 동작들로 제한되지는 않는다는 것이 이해되어야 한다. 오히려, 특정 특징들 및 동작들은 예시적인 디바이스들 및 기술들을 구현하는 대표적인 형태들로서 개시된다.
본 문헌의 각각의 청구항은 별개의 실시예를 구성하며, 상이한 청구항 및/또는 상이한 실시예를 조합하는 실시예가 본 개시의 범위 내에 있고, 본 개시의 검토 시에 당업자에게 명백할 것이다.

Claims (51)

  1. 마이크로전자 조립체(microelectronic assembly)의 형성 방법으로서,
    기판의 한쪽 또는 양쪽 표면 상에 보호 층을 제공하는 단계;
    상기 기판을 캐리어 상에 고정시키는 단계;
    상기 기판을 상기 캐리어에 고정된 일정량의 다이들로 개별화하는 단계;
    상기 다이가 상기 캐리어에 고정된 상태에서 적어도 상기 다이의 제1 표면을 처리하는 단계;
    상기 캐리어를 제1 다이의 주연부 주위에서 커팅하는 단계로서, 상기 커팅은 상기 제1 다이의 제2 표면에 고정된 상기 캐리어의 일부분을 형성하는, 상기 캐리어를 제1 다이의 주연부 주위에서 커팅하는 단계;
    상기 캐리어의 상기 일부분이 상기 제1 다이의 제2 표면에 고정된 상태에서 상기 일정량의 다이로부터 상기 제1 다이를 제거하는 단계; 및
    상기 제1 다이를 기판의 준비된 표면에 부착하는 단계로서, 상기 제1 다이의 제1 표면은 상기 기판의 준비된 표면에 부착되는, 상기 제1 다이를 기판의 준비된 표면에 부착하는 단계를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 다이가 상기 캐리어에 고정된 상태에서 적어도 상기 다이의 제1 표면을 세정하는 단계;
    상기 다이가 상기 캐리어에 고정된 상태에서 상기 다이의 제1 표면을 플라즈마 활성화시키는 단계; 및
    상기 다이가 상기 캐리어에 고정된 상태에서 적어도 상기 다이의 제1 표면을 재-세정하는 단계를 추가로 포함하는, 방법.
  3. 제1항에 있어서, 상기 제1 다이의 제1 표면을 상기 기판의 준비된 표면에 접합시키기 위해 상기 제1 다이 및 상기 기판을 열 처리하는 단계를 추가로 포함하는, 방법.
  4. 제1항에 있어서,
    상기 제1 다이의 제2 표면을 세정하는 단계;
    상기 제1 다이의 제2 표면을 플라즈마 활성화시키는 단계;
    상기 캐리어를 제2 다이의 주연부 주위에서 커팅하는 단계로서, 상기 커팅은 상기 제2 다이의 제2 표면에 고정된 상기 캐리어의 다른 부분을 형성하는, 상기 캐리어를 제2 다이의 주연부 주위에서 커팅하는 단계;
    상기 캐리어의 상기 다른 부분이 상기 제2 다이의 제2 표면에 고정된 상태에서 상기 일정량의 다이로부터 상기 제2 다이를 제거하는 단계;
    상기 제2 다이의 제1 표면을 상기 제1 다이의 제2 표면에 부착하여 적층된 다이 배열을 형성하는 단계; 및
    상기 적층된 다이 배열을 열 처리하는 단계를 추가로 포함하는, 방법.
  5. 제1항에 있어서, 상기 캐리어로부터 하나 이상의 추가의 다이를 펀칭하는 단계, 상기 하나 이상의 추가의 다이를 상기 제2 다이에 그리고 각각의 후속 다이에 부착하여 상기 적층된 다이 배열을 형성하는 단계를 추가로 포함하는, 방법.
  6. 제1항에 있어서, 상기 캐리어를 신장시켜 상기 캐리어에 고정된 다이들 사이에 갭들을 형성하는 단계 및 상기 갭들을 따라 상기 캐리어를 천공하는 단계를 추가로 포함하는, 방법.
  7. 제6항에 있어서, 상기 캐리어는 광학 레이저 도구로 천공되는, 방법.
  8. 제6항에 있어서, 상기 다이가 상기 캐리어에 고정된 상태에서 상기 다이의 하나 이상의 에지를 세정하는 단계를 추가로 포함하는, 방법.
  9. 제1항에 있어서, 상기 다이가 상기 캐리어에 고정된 상태에서 상기 다이의 제1 표면을 플라즈마 애싱(plasma ashing)하는 단계를 추가로 포함하는, 방법.
  10. 제1항에 있어서, 진공 도구를 사용하여 상기 제1 다이를 제거하는 단계를 추가로 포함하고, 상기 진공 도구는 상기 제1 다이의 제2 표면에 고정된 상기 캐리어의 상기 일부분에 부착되도록 그리고 상기 제1 다이의 표면 또는 에지와 직접 접촉함이 없이 상기 제1 다이를 상기 기판의 준비된 표면 상에 배치하도록 배열되는, 방법.
  11. 제1항에 있어서,
    상기 캐리어를 상기 제1 다이의 주연부 주위에서 커팅함으로써 상기 캐리어 내에 개구를 형성하는 단계;
    상기 캐리어의 상기 일부분에 픽킹 도구(picking tool)를 부착하는 단계로서, 상기 캐리어의 상기 일부분은 상기 제1 다이의 제2 표면에 고정되는, 상기 캐리어의 상기 일부분에 픽킹 도구를 부착하는 단계; 및
    상기 픽킹 도구로 상기 제1 다이를 상기 개구를 통해 끌어당기거나 상기 제1 다이를 상기 개구를 통해 밀어냄으로써 상기 일정량의 다이로부터 상기 제1 다이를 제거하는 단계를 추가로 포함하는, 방법.
  12. 제1항에 있어서, 상기 캐리어는 다이싱 시트(dicing sheet)를 포함하는, 방법.
  13. 마이크로전자 조립체의 형성 방법으로서,
    기판의 한쪽 또는 양쪽 표면 상에 보호 코팅을 침착시키는 단계;
    상기 기판을 다이싱 시트 상에 고정하는 단계;
    상기 기판을 상기 다이싱 시트에 고정된 일정량의 개별화된 요소들로 개별화하는 단계;
    상기 개별화된 요소가 상기 다이싱 시트에 고정된 상태에서 상기 개별화된 요소의 제1 표면을 세정하는 단계;
    상기 개별화된 요소를 자외선 방사선에 노출시키는 단계;
    상기 다이싱 시트를 신장시켜 상기 다이싱 시트에 고정된 상기 개별화된 요소들 사이에 갭들을 형성하거나 연장시키는 단계;
    상기 개별화된 요소가 상기 다이싱 시트에 고정된 상태에서 상기 개별화된 요소의 제1 표면으로부터 상기 보호 코팅을 세정하는 단계;
    상기 개별화된 요소가 상기 다이싱 시트에 고정된 상태에서 상기 개별화된 요소의 제1 표면을 플라즈마 애싱하는 단계;
    상기 개별화된 요소가 상기 다이싱 시트에 고정된 상태에서 상기 개별화된 요소의 제1 표면을 재-세정하는 단계;
    상기 개별화된 요소가 상기 다이싱 시트에 고정된 상태에서 상기 개별화된 요소의 제1 표면을 플라즈마 활성화시키는 단계;
    상기 개별화된 요소가 상기 다이싱 시트에 고정된 상태에서 상기 개별화된 요소의 제1 표면을 다시 세정하는 단계;
    상기 갭들을 따라 상기 다이싱 시트에 천공부들을 형성하는 단계;
    진공 도구로 상기 다이싱 시트의 천공부들을 따라 상기 다이싱 시트로부터 제1 개별화된 요소를 펀칭하는 단계로서, 상기 다이싱 시트의 일부분이 상기 제1 개별화된 요소의 제2 표면에 고정되고, 상기 제1 개별화된 요소의 제2 표면을 상기 진공 도구로부터 보호하는, 상기 진공 도구로 상기 다이싱 시트의 천공부들을 따라 상기 다이싱 시트로부터 제1 개별화된 요소를 펀칭하는 단계;
    상기 제1 개별화된 요소를 준비된 기판 표면 상에 배치하는 단계;
    상기 제1 개별화된 요소를 상기 준비된 기판 표면에 부착하는 단계로서, 상기 제1 개별화된 요소의 제1 표면은 상기 준비된 기판 표면에 부착되는, 상기 제1 개별화된 요소를 상기 준비된 기판 표면에 부착하는 단계;
    상기 제1 개별화된 요소 및 상기 준비된 기판 표면을 열 처리하는 단계;
    상기 제1 개별화된 요소의 제2 표면을 세정하는 단계;
    상기 제1 개별화된 요소의 제2 표면을 플라즈마 활성화시키는 단계;
    상기 진공 도구로 상기 다이싱 시트로부터 제2 개별화된 요소를 펀칭하는 단계로서, 상기 다이싱 시트의 다른 부분이 상기 제2 개별화된 요소의 제2 표면에 고정되고, 상기 제2 개별화된 요소의 제2 표면을 상기 진공 도구로부터 보호하는, 상기 진공 도구로 상기 다이싱 시트로부터 제2 개별화된 요소를 펀칭하는 단계;
    상기 제2 개별화된 요소의 제1 표면을 상기 제1 개별화된 요소의 제2 표면에 부착하여 적층된 마이크로전자 배열을 형성하는 단계; 및
    상기 적층된 마이크로전자 배열을 열 처리하는 단계를 포함하는, 방법.
  14. 제13항에 있어서, 상기 기판은 웨이퍼를 포함하는, 방법.
  15. 제13항에 있어서, 상기 준비된 기판 표면은 웨이퍼 표면 또는 다이 표면 또는 유전체 표면 또는 중합체 층 또는 전도성 층을 포함하는, 방법.
  16. 제13항에 있어서, 상기 준비된 기판 표면은 인터포저(interposer)의 표면, 패키지의 표면, 플랫 패널(flat panel)의 표면, 회로의 표면, 또는 실리콘 또는 비-실리콘 웨이퍼의 표면을 포함하는, 방법.
  17. 제13항에 있어서, 상기 제1 개별화된 요소 및 상기 준비된 기판 표면은 동일한 재료로 구성되는, 방법.
  18. 제13항에 있어서, 상기 제1 개별화된 요소 및 상기 준비된 기판 표면은 유사하지 않은 재료로 구성되는, 방법.
  19. 제13항에 있어서, 상기 제1 개별화된 요소의 제1 표면은 유동성 상호접속 재료를 포함하는, 방법.
  20. 시스템으로서,
    세정될 표면에 사전결정된 근접도로 배치되도록 배열되는 메가음파 트랜스듀서(megasonic transducer)로서, 상기 메가음파 트랜스듀서는 상기 세정될 표면에 음파 에너지를 인가하도록 배열되는, 상기 메가음파 트랜스듀서; 및
    상기 트랜스듀서에 결합되거나 상기 트랜스듀서와 일체형인 하나 이상의 브러시로서, 상기 하나 이상의 브러시는 사전결정된 접촉 압력으로 상기 세정될 표면과 접촉하도록 배열되고, 상기 메가음파 트랜스듀서가 상기 세정될 표면에 상기 음파 에너지를 인가하는 동안에 상기 세정될 표면을 브러싱하도록 배열되는, 상기 하나 이상의 브러시를 포함하는, 시스템.
  21. 제20항에 있어서, 상기 하나 이상의 브러시에 결합되는 회전 유닛을 추가로 포함하고, 상기 회전 유닛은 상기 메가음파 트랜스듀서가 상기 세정될 표면에 상기 음파 에너지를 인가하는 동안에 상기 하나 이상의 브러시를 상기 세정될 표면에 맞대어 회전시키도록 배열되는, 시스템.
  22. 제21항에 있어서, 상기 회전 유닛은 유압 유체를 사용하여 상기 하나 이상의 브러시를 회전시키도록 배열되는 유압 회전 유닛을 포함하는, 시스템.
  23. 제20항에 있어서, 상기 세정될 표면을 수용하도록 배열되는 회전 턴테이블(turntable)을 추가로 포함하고, 상기 턴테이블은 상기 메가음파 트랜스듀서가 상기 세정될 표면에 상기 음파 에너지를 인가하고 상기 하나 이상의 브러시가 상기 세정될 표면을 브러싱하는 동안에 상기 세정될 표면을 회전시키도록 배열되는, 시스템.
  24. 제20항에 있어서, 상기 메가음파 트랜스듀서가 상기 세정될 표면에 상기 음파 에너지를 인가하고 상기 하나 이상의 브러시가 상기 세정될 표면을 브러싱하는 동안에 상기 트랜스듀서 및 상기 하나 이상의 브러시를 상기 세정될 표면을 가로질러 측방향으로 전후로 이동시키도록 배열되는 측방향 컨베이어(lateral conveyer)를 추가로 포함하는, 시스템.
  25. 제20항에 있어서, 상기 세정될 표면 위에 배치되는 세정 용액을 추가로 포함하고, 상기 트랜스듀서는 상기 세정 용액을 통해 상기 세정될 표면에 상기 음파 에너지를 인가하도록 배열되는, 시스템.
  26. 제20항에 있어서, 상기 세정될 표면 위에 위치되고 상기 세정될 표면 위로의 유체의 높이를 검출하도록 배열되는 유체 높이 센서를 추가로 포함하고, 상기 유체 높이 센서는 적어도 상기 유체의 높이가 제1 사전결정된 양 미만일 때 유체 공급원에 제1 신호를 송신하고 그리고 상기 유체의 높이가 제2 사전결정된 양보다 클 때 상기 유체 공급원에 제2 신호를 송신하도록 배열되는, 시스템.
  27. 제20항에 있어서, 상기 시스템은 하나 이상의 기판, 웨이퍼, 및/또는 반도체 다이의 하나 이상의 표면을 세정하도록 배열되는, 시스템.
  28. 제20항에 있어서, 상기 하나 이상의 브러시는 상기 세정될 표면에 대응하는 하나 이상의 구성요소의 하나 이상의 에지를 브러싱하도록 배열되는, 시스템.
  29. 방법으로서,
    하나 이상의 마이크로전자 구성요소를 처리 표면 상에 로딩하는 단계;
    일체형 메가음파 브러시 시스템을 상기 마이크로전자 구성요소에 근접하게 위치시키는 단계로서, 상기 일체형 메가음파 브러시 시스템은 메가음파 트랜스듀서 및 상기 메가음파 트랜스듀서에 결합되거나 상기 메가음파 트랜스듀서와 일체형인 하나 이상의 브러시를 포함하는, 상기 일체형 메가음파 브러시 시스템을 상기 마이크로전자 구성요소에 근접하게 위치시키는 단계;
    상기 메가음파 트랜스듀서를 통해 상기 하나 이상의 마이크로전자 구성요소에 음파 에너지를 인가하는 단계; 및
    상기 메가음파 트랜스듀서가 상기 하나 이상의 마이크로전자 구성요소에 상기 음파 에너지를 인가하는 동안에 상기 하나 이상의 브러시를 통해 상기 하나 이상의 마이크로전자 구성요소의 하나 이상의 표면을 동시에 브러싱하는 단계를 포함하는, 방법.
  30. 제29항에 있어서, 상기 처리 표면을 회전시키면서 동시에 상기 트랜스듀서를 통해 상기 음파 에너지를 인가하고 상기 하나 이상의 브러시를 통해 상기 하나 이상의 마이크로전자 구성요소의 하나 이상의 표면을 브러싱하는 단계를 추가로 포함하는, 방법.
  31. 제29항에 있어서, 상기 일체형 메가음파 브러시 시스템을 측방향으로 스캐닝하면서 동시에 상기 트랜스듀서를 통해 상기 음파 에너지를 인가하고 상기 하나 이상의 브러시를 통해 상기 하나 이상의 마이크로전자 구성요소의 하나 이상의 표면을 브러싱하는 단계를 추가로 포함하는, 방법.
  32. 제29항에 있어서, 사전결정된 양의 세정 유체를 상기 하나 이상의 마이크로전자 구성요소의 하나 이상의 표면에 적용하는 단계, 및 유체 공급원과 연통하는 유체 높이 센서로 상기 사전결정된 양의 세정 유체를 제어하는 단계를 추가로 포함하는, 방법.
  33. 제32항에 있어서, 상기 세정 용액을 통해 상기 메가음파 트랜스듀서를 통해 상기 하나 이상의 마이크로전자 구성요소에 상기 음파 에너지를 인가하는 단계를 추가로 포함하는, 방법.
  34. 마이크로전자 조립체의 형성 방법으로서,
    기판의 한쪽 또는 양쪽 표면 상에 보호 층을 제공하는 단계;
    상기 기판을 캐리어 상에 고정시키는 단계;
    상기 기판을 상기 캐리어에 고정된 일정량의 다이들로 개별화하는 단계;
    상기 다이가 상기 캐리어에 고정된 상태에서 적어도 상기 다이의 제1 표면을 처리하는 단계;
    상기 캐리어를 제1 양품 판정 다이(known good die)의 주연부 주위에서 커팅하는 단계;
    상기 캐리어의 적어도 일부분이 상기 제1 양품 판정 다이의 제2 표면에 고정된 상태에서 상기 캐리어로부터 상기 제1 양품 판정 다이를 제거하는 단계;
    상기 제1 양품 판정 다이를 준비된 기판 표면에 부착하는 단계로서, 상기 제1 양품 판정 다이의 제1 표면이 상기 준비된 기판 표면에 부착되는, 상기 제1 양품 판정 다이를 준비된 기판 표면에 부착하는 단계; 및
    상기 제1 양품 판정 다이의 제2 표면으로부터 상기 캐리어의 상기 일부분을 제거하는 단계를 포함하는, 방법.
  35. 제34항에 있어서, 상기 제1 양품 판정 다이가 상기 캐리어에 고정된 상태에서 상기 제1 양품 판정 다이의 제1 표면을 플라즈마 활성화시키는 단계를 추가로 포함하는, 방법.
  36. 제34항에 있어서, 상기 제1 양품 판정 다이가 상기 준비된 기판 표면에 접합되어 있는 동안에 상기 제1 양품 판정 다이를 열 처리하는 단계를 추가로 포함하는, 방법.
  37. 제34항에 있어서,
    접합을 위해 상기 제1 양품 판정 다이의 제2 표면을 준비하는 단계;
    상기 캐리어로부터 제2 양품 판정 다이를 제거하는 단계;
    상기 제2 양품 판정 다이의 제1 표면을 상기 제1 양품 판정 다이의 제2 표면에 부착하여 적층된 다이 배열을 형성하는 단계를 추가로 포함하는, 방법.
  38. 마이크로전자 조립체의 형성 방법으로서,
    캐리어 상의 개별화된 제1 양품 판정 다이를 세정하는 단계;
    상기 캐리어를 상기 제1 양품 판정 다이의 주연부 주위에서 커팅하는 단계;
    상기 캐리어의 적어도 일부분이 상기 제1 양품 판정 다이의 제2 표면에 고정된 상태에서 상기 캐리어로부터 상기 제1 양품 판정 다이를 제거하는 단계;
    상기 제1 양품 판정 다이의 제1 표면을 준비된 기판의 표면에 부착하는 단계; 및
    상기 제1 양품 판정 다이의 제2 표면으로부터 상기 캐리어의 상기 일부분을 제거하는 단계를 포함하는, 방법.
  39. 제38항에 있어서, 상기 제1 양품 판정 다이 및 상기 준비된 기판을 열 처리하는 단계를 추가로 포함하는, 방법.
  40. 제38항에 있어서,
    상기 제1 양품 판정 다이의 제2 표면을 세정하는 단계;
    상기 제1 양품 판정 다이의 제2 표면을 플라즈마 활성화시키는 단계;
    제2 양품 판정 다이의 제1 표면을 세정하는 단계;
    상기 제2 양품 판정 다이의 제1 표면을 상기 제1 양품 판정 다이의 제2 표면에 부착하여 적층된 다이 배열을 형성하는 단계; 및
    상기 적층된 다이 배열을 열 처리하는 단계를 추가로 포함하는, 방법.
  41. 제40항에 있어서, 하나 이상의 추가의 양품 판정 다이를 상기 제2 양품 판정 다이에 그리고 후속 양품 판정 다이에 부착하여 상기 적층형 다이 배열을 형성하는 단계를 추가로 포함하는, 방법.
  42. 마이크로전자 조립체의 형성 방법으로서,
    세정되고 개별화된 제1 양품 판정 다이를 캐리어로부터 커팅하는 단계;
    상기 캐리어의 적어도 일부분이 상기 제1 양품 판정 다이의 제2 표면에 고정된 상태에서 상기 캐리어로부터 상기 제1 양품 판정 다이를 제거하는 단계;
    상기 제1 양품 판정 다이의 제1 표면을 준비된 기판의 표면에 부착하는 단계; 및
    상기 제1 양품 판정 다이의 제2 표면으로부터 상기 캐리어의 상기 일부분을 제거하는 단계를 포함하는, 방법.
  43. 제42항에 있어서,
    상기 제1 양품 판정 다이가 상기 준비된 기판에 접합되어 있는 동안에 상기 제1 양품 판정 다이의 제2 표면을 준비하는 단계;
    상기 캐리어로부터 제2 양품 판정 다이를 제거하는 단계;
    상기 제2 양품 판정 다이의 제1 표면을 상기 제1 양품 판정 다이의 제2 표면에 부착하여 적층된 다이 배열을 형성하는 단계를 추가로 포함하는, 방법.
  44. 제43항에 있어서, 상기 적층된 다이 배열이 상기 준비된 기판에 접합되어 있는 동안에 상기 적층된 다이 배열을 열 처리하는 단계를 추가로 포함하는, 방법.
  45. 마이크로전자 조립체의 형성 방법으로서,
    개별화되고 세정된 양품 판정 다이를 캐리어로부터 커팅하는 단계로서, 상기 캐리어의 적어도 일부분이 상기 양품 판정 다이의 제2 표면에 고정되는, 상기 개별화되고 세정된 양품 판정 다이를 캐리어로부터 커팅하는 단계;
    상기 양품 판정 다이의 제1 표면을 준비된 기판의 표면에 부착하는 단계; 및
    상기 양품 판정 다이의 제2 표면으로부터 상기 캐리어의 상기 일부분을 제거하는 단계를 포함하는, 방법.
  46. 마이크로전자 조립체의 형성 방법으로서,
    개별화되고 세정된 제1 양품 판정 다이를 캐리어로부터 커팅하는 단계;
    상기 제1 양품 판정 다이의 세정된 표면을 준비된 기판의 표면에 부착하는 단계를 포함하는, 방법.
  47. 제46항에 있어서,
    상기 제1 양품 판정 다이의 제1 표면이 상기 준비된 기판의 표면에 접합되어 있는 동안에 상기 제1 양품 판정 다이의 제2 표면을 준비하는 단계;
    제2 양품 판정 다이의 제1 표면을 상기 제1 양품 판정 다이의 제2 표면에 부착하여 적층된 다이 배열을 형성하는 단계를 추가로 포함하는, 방법.
  48. 제47항에 있어서, 상기 적층된 다이 배열이 상기 준비된 기판에 접합되어 있는 동안에 상기 적층된 다이 배열을 열 처리하는 단계를 추가로 포함하는, 방법.
  49. 제46항에 있어서, 상기 제1 양품 판정 다이의 세정된 표면은 유동성 상호접속 재료를 포함하는, 방법.
  50. 제46항에 있어서, 상기 제1 양품 판정 다이의 세정된 표면은 금속성 패드 또는 유전체 표면을 포함하는, 방법.
  51. 제46항에 있어서, 상기 준비된 기판의 표면은 금속성 패드 또는 유전체 표면을 포함하는, 방법.
KR1020197032963A 2017-04-21 2018-04-02 다이 처리 KR102391159B1 (ko)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
US201762488340P 2017-04-21 2017-04-21
US62/488,340 2017-04-21
US201762563847P 2017-09-27 2017-09-27
US62/563,847 2017-09-27
US15/936,075 2018-03-26
US15/936,075 US10269756B2 (en) 2017-04-21 2018-03-26 Die processing
PCT/US2018/025694 WO2018194827A1 (en) 2017-04-21 2018-04-02 Die processing

Publications (2)

Publication Number Publication Date
KR20190133256A true KR20190133256A (ko) 2019-12-02
KR102391159B1 KR102391159B1 (ko) 2022-04-26

Family

ID=63856348

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020197032963A KR102391159B1 (ko) 2017-04-21 2018-04-02 다이 처리

Country Status (7)

Country Link
US (6) US10269756B2 (ko)
EP (2) EP3613073B1 (ko)
JP (1) JP7106575B2 (ko)
KR (1) KR102391159B1 (ko)
CN (2) CN110546754B (ko)
TW (3) TWI847438B (ko)
WO (1) WO2018194827A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220168369A (ko) * 2021-06-16 2022-12-23 정라파엘 다이 본딩 방법
KR20230081934A (ko) * 2021-11-30 2023-06-08 한국생산기술연구원 다이 웨이퍼 사이의 다이렉트 본딩헤드, 이를 구비한 본딩장치, 시스템 및 그 방법

Families Citing this family (95)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7109092B2 (en) 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
US7485968B2 (en) 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
US8735219B2 (en) 2012-08-30 2014-05-27 Ziptronix, Inc. Heterogeneous annealing method and device
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US11069734B2 (en) 2014-12-11 2021-07-20 Invensas Corporation Image sensor device
US9741620B2 (en) 2015-06-24 2017-08-22 Invensas Corporation Structures and methods for reliable packages
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US9953941B2 (en) 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
US9852988B2 (en) 2015-12-18 2017-12-26 Invensas Bonding Technologies, Inc. Increased contact alignment tolerance for direct bonding
US10446532B2 (en) 2016-01-13 2019-10-15 Invensas Bonding Technologies, Inc. Systems and methods for efficient transfer of semiconductor elements
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
US10446487B2 (en) 2016-09-30 2019-10-15 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10607136B2 (en) 2017-08-03 2020-03-31 Xcelsis Corporation Time borrowing between layers of a three dimensional chip stack
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
TW202414634A (zh) 2016-10-27 2024-04-01 美商艾德亞半導體科技有限責任公司 用於低溫接合的結構和方法
US10002844B1 (en) 2016-12-21 2018-06-19 Invensas Bonding Technologies, Inc. Bonded structures
US10796936B2 (en) 2016-12-22 2020-10-06 Invensas Bonding Technologies, Inc. Die tray with channels
US20180182665A1 (en) 2016-12-28 2018-06-28 Invensas Bonding Technologies, Inc. Processed Substrate
CN110178212B (zh) 2016-12-28 2024-01-09 艾德亚半导体接合科技有限公司 堆栈基板的处理
JP2020503692A (ja) 2016-12-29 2020-01-30 インヴェンサス ボンディング テクノロジーズ インコーポレイテッド 集積された受動部品を有する接合構造物
JP7030825B2 (ja) 2017-02-09 2022-03-07 インヴェンサス ボンディング テクノロジーズ インコーポレイテッド 接合構造物
WO2018169968A1 (en) 2017-03-16 2018-09-20 Invensas Corporation Direct-bonded led arrays and applications
US10515913B2 (en) 2017-03-17 2019-12-24 Invensas Bonding Technologies, Inc. Multi-metal contact structure
US10508030B2 (en) 2017-03-21 2019-12-17 Invensas Bonding Technologies, Inc. Seal for microelectronic assembly
US10784191B2 (en) 2017-03-31 2020-09-22 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10269756B2 (en) 2017-04-21 2019-04-23 Invensas Bonding Technologies, Inc. Die processing
US10529634B2 (en) 2017-05-11 2020-01-07 Invensas Bonding Technologies, Inc. Probe methodology for ultrafine pitch interconnects
US10879212B2 (en) 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
US10446441B2 (en) 2017-06-05 2019-10-15 Invensas Corporation Flat metal features for microelectronics applications
US10217720B2 (en) 2017-06-15 2019-02-26 Invensas Corporation Multi-chip modules formed using wafer-level processing of a reconstitute wafer
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US11195748B2 (en) 2017-09-27 2021-12-07 Invensas Corporation Interconnect structures and methods for forming same
US11031285B2 (en) 2017-10-06 2021-06-08 Invensas Bonding Technologies, Inc. Diffusion barrier collar for interconnects
US10658313B2 (en) 2017-12-11 2020-05-19 Invensas Bonding Technologies, Inc. Selective recess
US11011503B2 (en) 2017-12-15 2021-05-18 Invensas Bonding Technologies, Inc. Direct-bonded optoelectronic interconnect for high-density integrated photonics
US11380597B2 (en) 2017-12-22 2022-07-05 Invensas Bonding Technologies, Inc. Bonded structures
US10923408B2 (en) 2017-12-22 2021-02-16 Invensas Bonding Technologies, Inc. Cavity packages
US11101260B2 (en) * 2018-02-01 2021-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a dummy die of an integrated circuit having an embedded annular structure
US10727219B2 (en) 2018-02-15 2020-07-28 Invensas Bonding Technologies, Inc. Techniques for processing devices
US11169326B2 (en) 2018-02-26 2021-11-09 Invensas Bonding Technologies, Inc. Integrated optical waveguides, direct-bonded waveguide interface joints, optical routing and interconnects
US11256004B2 (en) 2018-03-20 2022-02-22 Invensas Bonding Technologies, Inc. Direct-bonded lamination for improved image clarity in optical devices
US11056348B2 (en) 2018-04-05 2021-07-06 Invensas Bonding Technologies, Inc. Bonding surfaces for microelectronics
US11244916B2 (en) 2018-04-11 2022-02-08 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US10790262B2 (en) 2018-04-11 2020-09-29 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US10964664B2 (en) 2018-04-20 2021-03-30 Invensas Bonding Technologies, Inc. DBI to Si bonding for simplified handle wafer
US11004757B2 (en) 2018-05-14 2021-05-11 Invensas Bonding Technologies, Inc. Bonded structures
US11276676B2 (en) 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
US20190363018A1 (en) * 2018-05-24 2019-11-28 Semiconductor Components Industries, Llc Die cleaning systems and related methods
US10923413B2 (en) 2018-05-30 2021-02-16 Xcelsis Corporation Hard IP blocks with physically bidirectional passageways
US11171117B2 (en) 2018-06-12 2021-11-09 Invensas Bonding Technologies, Inc. Interlayer connection of stacked microelectronic components
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
US11749645B2 (en) 2018-06-13 2023-09-05 Adeia Semiconductor Bonding Technologies Inc. TSV as pad
US10910344B2 (en) 2018-06-22 2021-02-02 Xcelsis Corporation Systems and methods for releveled bump planes for chiplets
WO2020010056A1 (en) 2018-07-03 2020-01-09 Invensas Bonding Technologies, Inc. Techniques for joining dissimilar materials in microelectronics
WO2020010265A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Microelectronic assemblies
WO2020010136A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Molded direct bonded and interconnected stack
US11515291B2 (en) 2018-08-28 2022-11-29 Adeia Semiconductor Inc. Integrated voltage regulator and passive components
US20200075533A1 (en) 2018-08-29 2020-03-05 Invensas Bonding Technologies, Inc. Bond enhancement in microelectronics by trapping contaminants and arresting cracks during direct-bonding processes
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
US11244920B2 (en) 2018-12-18 2022-02-08 Invensas Bonding Technologies, Inc. Method and structures for low temperature device bonding
WO2020150159A1 (en) 2019-01-14 2020-07-23 Invensas Bonding Technologies, Inc. Bonded structures
US11901281B2 (en) 2019-03-11 2024-02-13 Adeia Semiconductor Bonding Technologies Inc. Bonded structures with integrated passive component
US10854578B2 (en) 2019-03-29 2020-12-01 Invensas Corporation Diffused bitline replacement in stacked wafer memory
US11205625B2 (en) 2019-04-12 2021-12-21 Invensas Bonding Technologies, Inc. Wafer-level bonding of obstructive elements
US11610846B2 (en) 2019-04-12 2023-03-21 Adeia Semiconductor Bonding Technologies Inc. Protective elements for bonded structures including an obstructive element
US11373963B2 (en) 2019-04-12 2022-06-28 Invensas Bonding Technologies, Inc. Protective elements for bonded structures
US11355404B2 (en) 2019-04-22 2022-06-07 Invensas Bonding Technologies, Inc. Mitigating surface damage of probe pads in preparation for direct bonding of a substrate
US11385278B2 (en) 2019-05-23 2022-07-12 Invensas Bonding Technologies, Inc. Security circuitry for bonded structures
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US12080672B2 (en) 2019-09-26 2024-09-03 Adeia Semiconductor Bonding Technologies Inc. Direct gang bonding methods including directly bonding first element to second element to form bonded structure without adhesive
CN110892521B (zh) * 2019-10-12 2021-01-29 长江存储科技有限责任公司 用于裸片对裸片进行键合的方法和结构
US12113054B2 (en) 2019-10-21 2024-10-08 Adeia Semiconductor Technologies Llc Non-volatile dynamic random access memory
US11862602B2 (en) 2019-11-07 2024-01-02 Adeia Semiconductor Technologies Llc Scalable architecture for reduced cycles across SOC
US11762200B2 (en) 2019-12-17 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded optical devices
US11876076B2 (en) 2019-12-20 2024-01-16 Adeia Semiconductor Technologies Llc Apparatus for non-volatile random access memory stacks
US11842894B2 (en) 2019-12-23 2023-12-12 Adeia Semiconductor Bonding Technologies Inc. Electrical redundancy for bonded structures
US11721653B2 (en) 2019-12-23 2023-08-08 Adeia Semiconductor Bonding Technologies Inc. Circuitry for electrical redundancy in bonded structures
CN115943489A (zh) 2020-03-19 2023-04-07 隔热半导体粘合技术公司 用于直接键合结构的尺寸补偿控制
US11742314B2 (en) * 2020-03-31 2023-08-29 Adeia Semiconductor Bonding Technologies Inc. Reliable hybrid bonded apparatus
WO2021236361A1 (en) 2020-05-19 2021-11-25 Invensas Bonding Technologies, Inc. Laterally unconfined structure
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US20230307284A1 (en) * 2020-07-31 2023-09-28 Bondtech Co., Ltd. Chip bonding system and chip bonding method
US20220059406A1 (en) * 2020-08-21 2022-02-24 Advanced Semiconductor Engineering, Inc. Method for manufacturing semiconductor package
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die
US20220139867A1 (en) * 2020-10-29 2022-05-05 Invensas Bonding Technologies, Inc. Direct bonding methods and structures
WO2022094579A1 (en) * 2020-10-29 2022-05-05 Invensas Bonding Technologies, Inc. Direct bonding methods and structures
KR102567863B1 (ko) * 2021-01-14 2023-08-18 (주)인터체크 스크러버를 이용한 레티클 세정장치
CN117397019A (zh) * 2021-03-31 2024-01-12 美商艾德亚半导体接合科技有限公司 直接结合方法和结构
US20230115122A1 (en) * 2021-09-14 2023-04-13 Adeia Semiconductor Bonding Technologies Inc. Method of bonding thin substrates
CN117916872A (zh) * 2021-10-19 2024-04-19 Ev 集团 E·索尔纳有限责任公司 用于转移及准备组件的方法及装置
US20230369136A1 (en) * 2022-05-13 2023-11-16 Adeia Semiconductor Bonding Technologies Inc. Bonding surface validation on dicing tape
US20240170443A1 (en) * 2022-11-18 2024-05-23 Applied Materials, Inc. Integrated process flows for hybrid bonding

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020048906A1 (en) * 2000-10-20 2002-04-25 Tadahiko Sakai Semiconductor device, method of manufacturing the device and mehtod of mounting the device
JP2007081037A (ja) * 2005-09-13 2007-03-29 Disco Abrasive Syst Ltd デバイスおよびその製造方法
JP2008244080A (ja) * 2007-03-27 2008-10-09 Sharp Corp 半導体素子の製造方法
JP2009514185A (ja) * 2003-07-03 2009-04-02 エグシル テクノロジー リミテッド ダイボンディング
JP2011104633A (ja) * 2009-11-19 2011-06-02 Stanley Electric Co Ltd スクライブ方法
WO2012133760A1 (ja) * 2011-03-30 2012-10-04 ボンドテック株式会社 電子部品実装方法、電子部品実装システムおよび基板
US20140118974A1 (en) * 2011-04-20 2014-05-01 Ams Ag Method for cutting a carrier for electrical components
JP2015517217A (ja) * 2012-04-16 2015-06-18 コーニンクレッカ フィリップス エヌ ヴェ Ｗ字形メサを作成する方法及び装置
US20150255349A1 (en) * 2014-03-07 2015-09-10 JAMES Matthew HOLDEN Approaches for cleaning a wafer during hybrid laser scribing and plasma etching wafer dicing processes
JP2016072316A (ja) * 2014-09-29 2016-05-09 日立オートモティブシステムズ株式会社 半導体装置の製造方法
CN106409650A (zh) * 2015-08-03 2017-02-15 沈阳硅基科技有限公司 一种硅片直接键合方法

Family Cites Families (247)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2626408B1 (fr) 1988-01-22 1990-05-11 Thomson Csf Capteur d'image a faible encombrement
JPH07193294A (ja) 1993-11-01 1995-07-28 Matsushita Electric Ind Co Ltd 電子部品およびその製造方法
JPH0831785A (ja) * 1994-07-12 1996-02-02 Sony Corp ウェーハの洗浄方法および装置
KR960009074A (ko) 1994-08-29 1996-03-22 모리시다 요이치 반도체 장치 및 그 제조방법
US6097096A (en) 1997-07-11 2000-08-01 Advanced Micro Devices Metal attachment method and structure for attaching substrates at low temperatures
FR2787241B1 (fr) 1998-12-14 2003-01-31 Ela Medical Sa Composant microelectronique cms enrobe, notamment pour un dispositif medical implantable actif, et son procede de fabrication
AU3903000A (en) 1999-03-30 2000-10-16 Koninklijke Philips Electronics N.V. Semiconductor wafer cleaning apparatus and method
JP3532788B2 (ja) 1999-04-13 2004-05-31 唯知 須賀 半導体装置及びその製造方法
JP2000355165A (ja) 1999-06-16 2000-12-26 Fuji Photo Film Co Ltd 感熱記録材料
US6500694B1 (en) 2000-03-22 2002-12-31 Ziptronix, Inc. Three dimensional device integration method and integrated device
US6984571B1 (en) 1999-10-01 2006-01-10 Ziptronix, Inc. Three dimensional device integration method and integrated device
US6902987B1 (en) 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
JP3440057B2 (ja) 2000-07-05 2003-08-25 唯知 須賀 半導体装置およびその製造方法
US6423640B1 (en) 2000-08-09 2002-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Headless CMP process for oxide planarization
JP2002134658A (ja) 2000-10-24 2002-05-10 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2002353416A (ja) 2001-05-25 2002-12-06 Sony Corp 半導体記憶装置およびその製造方法
US6793759B2 (en) 2001-10-09 2004-09-21 Dow Corning Corporation Method for creating adhesion during fabrication of electronic devices
US6887769B2 (en) 2002-02-06 2005-05-03 Intel Corporation Dielectric recess for wafer-to-wafer and die-to-die metal bonding and method of fabricating the same
US6762076B2 (en) 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
US7105980B2 (en) 2002-07-03 2006-09-12 Sawtek, Inc. Saw filter device and method employing normal temperature bonding for producing desirable filter production and performance characteristics
JP4083502B2 (ja) 2002-08-19 2008-04-30 株式会社フジミインコーポレーテッド 研磨方法及びそれに用いられる研磨用組成物
US6822326B2 (en) 2002-09-25 2004-11-23 Ziptronix Wafer bonding hermetic encapsulation
US7023093B2 (en) 2002-10-24 2006-04-04 International Business Machines Corporation Very low effective dielectric constant interconnect Structures and methods for fabricating the same
US6962835B2 (en) 2003-02-07 2005-11-08 Ziptronix, Inc. Method for room temperature metal direct bonding
US6908027B2 (en) 2003-03-31 2005-06-21 Intel Corporation Complete device layer transfer without edge exclusion via direct wafer bonding and constrained bond-strengthening process
US7109092B2 (en) 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
WO2004109786A1 (ja) * 2003-06-06 2004-12-16 Hitachi Chemical Co., Ltd. 接着シート、ダイシングテープ一体型接着シート、及び半導体装置の製造方法
JP3980539B2 (ja) 2003-08-29 2007-09-26 唯知 須賀 基板接合方法、照射方法、および基板接合装置
US6867073B1 (en) 2003-10-21 2005-03-15 Ziptronix, Inc. Single mask via method and device
US20060057945A1 (en) 2004-09-16 2006-03-16 Chia-Lin Hsu Chemical mechanical polishing process
TWI303864B (en) 2004-10-26 2008-12-01 Sanyo Electric Co Semiconductor device and method for making the same
US7485968B2 (en) 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
DE102005042074A1 (de) * 2005-08-31 2007-03-08 Forschungsverbund Berlin E.V. Verfahren zur Erzeugung von Durchkontaktierungen in Halbleiterwafern
US20070075417A1 (en) 2005-10-05 2007-04-05 Samsung Electro-Mechanics Co., Ltd. MEMS module package using sealing cap having heat releasing capability and manufacturing method thereof
US7662668B2 (en) * 2005-11-16 2010-02-16 Denso Corporation Method for separating a semiconductor substrate into a plurality of chips along with a cutting line on the semiconductor substrate
US7550366B2 (en) 2005-12-02 2009-06-23 Ayumi Industry Method for bonding substrates and device for bonding substrates
US7193423B1 (en) 2005-12-12 2007-03-20 International Business Machines Corporation Wafer-to-wafer alignments
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
JP4160083B2 (ja) 2006-04-11 2008-10-01 シャープ株式会社 光学装置用モジュール及び光学装置用モジュールの製造方法
US7750488B2 (en) 2006-07-10 2010-07-06 Tezzaron Semiconductor, Inc. Method for bonding wafers to produce stacked integrated circuits
JP2008130603A (ja) 2006-11-16 2008-06-05 Toshiba Corp イメージセンサ用ウェハレベルパッケージ及びその製造方法
JP4840174B2 (ja) 2007-02-08 2011-12-21 パナソニック株式会社 半導体チップの製造方法
US7803693B2 (en) 2007-02-15 2010-09-28 John Trezza Bowed wafer hybridization compensation
US7919410B2 (en) 2007-03-14 2011-04-05 Aptina Imaging Corporation Packaging methods for imager devices
TWI332790B (en) 2007-06-13 2010-11-01 Ind Tech Res Inst Image sensor module with a three-dimensional dies-stacking structure
KR101413380B1 (ko) 2007-08-28 2014-06-30 쓰리엠 이노베이티브 프로퍼티즈 캄파니 반도체 다이의 제조방법, 상기 방법으로 제조된 반도체다이를 포함하는 반도체 소자
US20090127667A1 (en) 2007-11-21 2009-05-21 Powertech Technology Inc. Semiconductor chip device having through-silicon-via (TSV) and its fabrication method
KR20090061996A (ko) * 2007-12-12 2009-06-17 삼성전자주식회사 칩 뒷면 보호 필름, 그 제조 방법 및 이를 이용한 반도체패키지의 제조 방법
KR20100122110A (ko) 2008-03-07 2010-11-19 쓰리엠 이노베이티브 프로퍼티즈 컴파니 패턴화된 배킹이 있는 다이싱 테이프 및 다이 부착 접착제
KR20090106822A (ko) 2008-04-07 2009-10-12 삼성전자주식회사 웨이퍼 본딩 방법 및 그 방법에 의해 본딩된 웨이퍼 구조체
US8349635B1 (en) 2008-05-20 2013-01-08 Silicon Laboratories Inc. Encapsulated MEMS device and method to form the same
FR2931585B1 (fr) 2008-05-26 2010-09-03 Commissariat Energie Atomique Traitement de surface par plasma d'azote dans un procede de collage direct
US20090320875A1 (en) 2008-06-25 2009-12-31 Applied Materials, Inc. Dual chamber megasonic cleaner
US8193632B2 (en) 2008-08-06 2012-06-05 Industrial Technology Research Institute Three-dimensional conducting structure and method of fabricating the same
JP6045772B2 (ja) 2008-08-27 2016-12-14 日立化成株式会社 感光性接着剤組成物、フィルム状接着剤、接着シート、接着剤パターン、接着剤層付半導体ウェハ、半導体装置、及び半導体装置の製造方法
US9893004B2 (en) 2011-07-27 2018-02-13 Broadpak Corporation Semiconductor interposer integration
US8168458B2 (en) 2008-12-08 2012-05-01 Stats Chippac, Ltd. Semiconductor device and method of forming bond wires and stud bumps in recessed region of peripheral area around the device for electrical interconnection to other devices
US8476165B2 (en) 2009-04-01 2013-07-02 Tokyo Electron Limited Method for thinning a bonding wafer
US8263434B2 (en) 2009-07-31 2012-09-11 Stats Chippac, Ltd. Semiconductor device and method of mounting die with TSV in cavity of substrate for electrical interconnect of Fi-PoP
US8482132B2 (en) 2009-10-08 2013-07-09 International Business Machines Corporation Pad bonding employing a self-aligned plated liner for adhesion enhancement
JP2011128140A (ja) 2009-11-19 2011-06-30 Dainippon Printing Co Ltd センサデバイス及びその製造方法
JP5807221B2 (ja) 2010-06-28 2015-11-10 アユミ工業株式会社 接合構造体製造方法および加熱溶融処理方法ならびにこれらのシステム
JP5517800B2 (ja) 2010-07-09 2014-06-11 キヤノン株式会社 固体撮像装置用の部材および固体撮像装置の製造方法
US8481406B2 (en) 2010-07-15 2013-07-09 Soitec Methods of forming bonded semiconductor structures
FR2963158B1 (fr) 2010-07-21 2013-05-17 Commissariat Energie Atomique Procede d'assemblage par collage direct entre deux elements comprenant des portions de cuivre et de materiaux dielectriques
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
FR2964112B1 (fr) * 2010-08-31 2013-07-19 Commissariat Energie Atomique Traitement avant collage d'une surface mixte cu-oxyde, par un plasma contenant de l'azote et de l'hydrogene
FR2966283B1 (fr) 2010-10-14 2012-11-30 Soi Tec Silicon On Insulator Tech Sa Procede pour realiser une structure de collage
US8377798B2 (en) 2010-11-10 2013-02-19 Taiwan Semiconductor Manufacturing Co., Ltd Method and structure for wafer to wafer bonding in semiconductor packaging
US8620164B2 (en) 2011-01-20 2013-12-31 Intel Corporation Hybrid III-V silicon laser formed by direct bonding
JP5682327B2 (ja) 2011-01-25 2015-03-11 ソニー株式会社 固体撮像素子、固体撮像素子の製造方法、及び電子機器
US20120194719A1 (en) 2011-02-01 2012-08-02 Scott Churchwell Image sensor units with stacked image sensors and image processors
US8716105B2 (en) 2011-03-31 2014-05-06 Soitec Methods for bonding semiconductor structures involving annealing processes, and bonded semiconductor structures and intermediate structures formed using such methods
US8501537B2 (en) 2011-03-31 2013-08-06 Soitec Methods for bonding semiconductor structures involving annealing processes, and bonded semiconductor structures formed using such methods
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
EP4047647A3 (en) 2011-05-24 2023-03-08 Sony Group Corporation Semiconductor device
US9252172B2 (en) 2011-05-31 2016-02-02 Stats Chippac, Ltd. Semiconductor device and method of forming EWLB semiconductor package with vertical interconnect structure and cavity region
JP5982748B2 (ja) 2011-08-01 2016-08-31 ソニー株式会社 半導体装置、半導体装置の製造方法、および電子機器
US8697493B2 (en) 2011-07-18 2014-04-15 Soitec Bonding surfaces for direct bonding of semiconductor structures
US8552567B2 (en) 2011-07-27 2013-10-08 Micron Technology, Inc. Semiconductor die assemblies, semiconductor devices including same, and methods of fabrication
US8728863B2 (en) * 2011-08-09 2014-05-20 Soitec Methods of forming bonded semiconductor structures including interconnect layers having one or more of electrical, optical, and fluidic interconnects therein, and bonded semiconductor structures formed using such methods
US8441131B2 (en) 2011-09-12 2013-05-14 Globalfoundries Inc. Strain-compensating fill patterns for controlling semiconductor chip package interactions
TW201330217A (zh) 2011-11-11 2013-07-16 Sumitomo Bakelite Co 半導體裝置之製造方法
FR2987626B1 (fr) 2012-03-05 2015-04-03 Commissariat Energie Atomique Procede de collage direct utilisant une couche poreuse compressible
US20130260510A1 (en) * 2012-04-02 2013-10-03 Infineon Technologies Ag 3-D Integrated Circuits and Methods of Forming Thereof
CN103377911B (zh) 2012-04-16 2016-09-21 中国科学院微电子研究所 提高化学机械平坦化工艺均匀性的方法
JP5664592B2 (ja) 2012-04-26 2015-02-04 信越半導体株式会社 貼り合わせウェーハの製造方法
US8809123B2 (en) 2012-06-05 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional integrated circuit structures and hybrid bonding methods for semiconductor wafers
US9142517B2 (en) 2012-06-05 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding mechanisms for semiconductor wafers
US9048283B2 (en) 2012-06-05 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding systems and methods for semiconductor wafers
US20140001949A1 (en) 2012-06-29 2014-01-02 Nitto Denko Corporation Phosphor layer-covered led, producing method thereof, and led device
US8969177B2 (en) * 2012-06-29 2015-03-03 Applied Materials, Inc. Laser and plasma etch wafer dicing with a double sided UV-curable adhesive film
US8735219B2 (en) 2012-08-30 2014-05-27 Ziptronix, Inc. Heterogeneous annealing method and device
US9136293B2 (en) 2012-09-07 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for sensor module
TW201423873A (zh) 2012-12-03 2014-06-16 Powertech Technology Inc 包含晶圓級撿晶之覆晶接合方法
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US20140175655A1 (en) 2012-12-22 2014-06-26 Industrial Technology Research Institute Chip bonding structure and manufacturing method thereof
US8946784B2 (en) 2013-02-18 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for image sensor packaging
CN103165479B (zh) * 2013-03-04 2015-10-14 华进半导体封装先导技术研发中心有限公司 多芯片系统级封装结构的制作方法
US9443796B2 (en) 2013-03-15 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Air trench in packages incorporating hybrid bonding
US8802538B1 (en) 2013-03-15 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for hybrid wafer bonding
JP6157911B2 (ja) 2013-04-17 2017-07-05 富士通株式会社 光半導体装置
US9064937B2 (en) 2013-05-30 2015-06-23 International Business Machines Corporation Substrate bonding with diffusion barrier structures
US8860229B1 (en) 2013-07-16 2014-10-14 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bonding with through substrate via (TSV)
US9929050B2 (en) 2013-07-16 2018-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming three-dimensional integrated circuit (3DIC) stacking structure
US9723716B2 (en) 2013-09-27 2017-08-01 Infineon Technologies Ag Contact pad structure, an electronic component, and a method for manufacturing a contact pad structure
US9257399B2 (en) 2013-10-17 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3D integrated circuit and methods of forming the same
JP2015115446A (ja) 2013-12-11 2015-06-22 株式会社東芝 半導体装置の製造方法
US9437572B2 (en) 2013-12-18 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive pad structure for hybrid bonding and methods of forming same
US9018079B1 (en) 2014-01-29 2015-04-28 Applied Materials, Inc. Wafer dicing using hybrid laser scribing and plasma etch approach with intermediate reactive post mask-opening clean
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US9299736B2 (en) 2014-03-28 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding with uniform pattern density
US9230941B2 (en) 2014-03-28 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding structure for stacked semiconductor devices
US9449837B2 (en) * 2014-05-09 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. 3D chip-on-wafer-on-substrate structure with via last process
WO2015175322A1 (en) * 2014-05-16 2015-11-19 Applied Materials, Inc. Carrier with thermally resistant film frame for supporting wafer during singulation
US9472458B2 (en) 2014-06-04 2016-10-18 Semiconductor Components Industries, Llc Method of reducing residual contamination in singulated semiconductor die
US9142459B1 (en) * 2014-06-30 2015-09-22 Applied Materials, Inc. Wafer dicing using hybrid laser scribing and plasma etch approach with mask application by vacuum lamination
KR102275705B1 (ko) 2014-07-11 2021-07-09 삼성전자주식회사 웨이퍼 대 웨이퍼 접합 구조
US9536848B2 (en) 2014-10-16 2017-01-03 Globalfoundries Inc. Bond pad structure for low temperature flip chip bonding
JP6367084B2 (ja) 2014-10-30 2018-08-01 株式会社東芝 半導体チップの接合方法及び半導体チップの接合装置
US9394161B2 (en) 2014-11-14 2016-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. MEMS and CMOS integration with low-temperature bonding
US9899442B2 (en) 2014-12-11 2018-02-20 Invensas Corporation Image sensor device
US11069734B2 (en) 2014-12-11 2021-07-20 Invensas Corporation Image sensor device
US9971777B2 (en) 2014-12-18 2018-05-15 International Business Machines Corporation Smart archiving of real-time performance monitoring data
JP6738591B2 (ja) 2015-03-13 2020-08-12 古河電気工業株式会社 半導体ウェハの処理方法、半導体チップおよび表面保護テープ
US9741620B2 (en) 2015-06-24 2017-08-22 Invensas Corporation Structures and methods for reliable packages
US9656852B2 (en) 2015-07-06 2017-05-23 Taiwan Semiconductor Manufacturing Company Ltd. CMOS-MEMS device structure, bonding mesa structure and associated method
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US10075657B2 (en) 2015-07-21 2018-09-11 Fermi Research Alliance, Llc Edgeless large area camera system
US9728521B2 (en) 2015-07-23 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bond using a copper alloy for yield improvement
US9559081B1 (en) 2015-08-21 2017-01-31 Apple Inc. Independent 3D stacking
US9953941B2 (en) 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
WO2017052652A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Combination of semiconductor die with another die by hybrid bonding
US9496239B1 (en) 2015-12-11 2016-11-15 International Business Machines Corporation Nitride-enriched oxide-to-oxide 3D wafer bonding
US9852988B2 (en) 2015-12-18 2017-12-26 Invensas Bonding Technologies, Inc. Increased contact alignment tolerance for direct bonding
US9923011B2 (en) 2016-01-12 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with stacked semiconductor dies
US10446532B2 (en) 2016-01-13 2019-10-15 Invensas Bonding Technologies, Inc. Systems and methods for efficient transfer of semiconductor elements
US10026716B2 (en) 2016-04-15 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC formation with dies bonded to formed RDLs
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
KR102505856B1 (ko) 2016-06-09 2023-03-03 삼성전자 주식회사 웨이퍼 대 웨이퍼 접합 구조체
US9941241B2 (en) 2016-06-30 2018-04-10 International Business Machines Corporation Method for wafer-wafer bonding
US9892961B1 (en) 2016-08-09 2018-02-13 International Business Machines Corporation Air gap spacer formation for nano-scale semiconductor devices
US10446487B2 (en) 2016-09-30 2019-10-15 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10607136B2 (en) 2017-08-03 2020-03-31 Xcelsis Corporation Time borrowing between layers of a three dimensional chip stack
US10672663B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D chip sharing power circuit
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
US10163750B2 (en) 2016-12-05 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure for heat dissipation
US10453832B2 (en) 2016-12-15 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Seal ring structures and methods of forming same
US10002844B1 (en) 2016-12-21 2018-06-19 Invensas Bonding Technologies, Inc. Bonded structures
US20180182665A1 (en) 2016-12-28 2018-06-28 Invensas Bonding Technologies, Inc. Processed Substrate
CN110178212B (zh) 2016-12-28 2024-01-09 艾德亚半导体接合科技有限公司 堆栈基板的处理
US20180190583A1 (en) 2016-12-29 2018-07-05 Invensas Bonding Technologies, Inc. Bonded structures with integrated passive component
JP2020503692A (ja) 2016-12-29 2020-01-30 インヴェンサス ボンディング テクノロジーズ インコーポレイテッド 集積された受動部品を有する接合構造物
US10276909B2 (en) 2016-12-30 2019-04-30 Invensas Bonding Technologies, Inc. Structure comprising at least a first element bonded to a carrier having a closed metallic channel waveguide formed therein
US10431614B2 (en) 2017-02-01 2019-10-01 Semiconductor Components Industries, Llc Edge seals for semiconductor packages
JP7030825B2 (ja) 2017-02-09 2022-03-07 インヴェンサス ボンディング テクノロジーズ インコーポレイテッド 接合構造物
WO2018169968A1 (en) 2017-03-16 2018-09-20 Invensas Corporation Direct-bonded led arrays and applications
US10515913B2 (en) 2017-03-17 2019-12-24 Invensas Bonding Technologies, Inc. Multi-metal contact structure
US10508030B2 (en) 2017-03-21 2019-12-17 Invensas Bonding Technologies, Inc. Seal for microelectronic assembly
JP6640780B2 (ja) 2017-03-22 2020-02-05 キオクシア株式会社 半導体装置の製造方法および半導体装置
US10784191B2 (en) 2017-03-31 2020-09-22 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10269756B2 (en) 2017-04-21 2019-04-23 Invensas Bonding Technologies, Inc. Die processing
US10580823B2 (en) 2017-05-03 2020-03-03 United Microelectronics Corp. Wafer level packaging method
US10879212B2 (en) 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
US10446441B2 (en) 2017-06-05 2019-10-15 Invensas Corporation Flat metal features for microelectronics applications
US10217720B2 (en) 2017-06-15 2019-02-26 Invensas Corporation Multi-chip modules formed using wafer-level processing of a reconstitute wafer
CN107331759A (zh) 2017-08-21 2017-11-07 厦门华联电子股份有限公司 免有机胶的晶圆级封装方法和led倒装芯片封装体
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US11195748B2 (en) 2017-09-27 2021-12-07 Invensas Corporation Interconnect structures and methods for forming same
US11031285B2 (en) 2017-10-06 2021-06-08 Invensas Bonding Technologies, Inc. Diffusion barrier collar for interconnects
US11251157B2 (en) 2017-11-01 2022-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Die stack structure with hybrid bonding structure and method of fabricating the same and package
US10672820B2 (en) 2017-11-23 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bonded structure
US20190196197A1 (en) 2017-12-11 2019-06-27 North Inc. Wavelength combiner photonic integrated circuit with grating coupling of lasers
US11011503B2 (en) 2017-12-15 2021-05-18 Invensas Bonding Technologies, Inc. Direct-bonded optoelectronic interconnect for high-density integrated photonics
US11380597B2 (en) 2017-12-22 2022-07-05 Invensas Bonding Technologies, Inc. Bonded structures
US10923408B2 (en) 2017-12-22 2021-02-16 Invensas Bonding Technologies, Inc. Cavity packages
US11127738B2 (en) 2018-02-09 2021-09-21 Xcelsis Corporation Back biasing of FD-SOI circuit blocks
JP6900006B2 (ja) 2018-02-14 2021-07-07 東芝デバイス＆ストレージ株式会社 チップ移載部材、チップ移載装置、およびチップ移載方法
US10727219B2 (en) 2018-02-15 2020-07-28 Invensas Bonding Technologies, Inc. Techniques for processing devices
US11169326B2 (en) 2018-02-26 2021-11-09 Invensas Bonding Technologies, Inc. Integrated optical waveguides, direct-bonded waveguide interface joints, optical routing and interconnects
US11256004B2 (en) 2018-03-20 2022-02-22 Invensas Bonding Technologies, Inc. Direct-bonded lamination for improved image clarity in optical devices
US10991804B2 (en) 2018-03-29 2021-04-27 Xcelsis Corporation Transistor level interconnection methodologies utilizing 3D interconnects
US11056348B2 (en) 2018-04-05 2021-07-06 Invensas Bonding Technologies, Inc. Bonding surfaces for microelectronics
US10790262B2 (en) 2018-04-11 2020-09-29 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US10964664B2 (en) 2018-04-20 2021-03-30 Invensas Bonding Technologies, Inc. DBI to Si bonding for simplified handle wafer
US11398258B2 (en) 2018-04-30 2022-07-26 Invensas Llc Multi-die module with low power operation
US10403577B1 (en) 2018-05-03 2019-09-03 Invensas Corporation Dielets on flexible and stretchable packaging for microelectronics
US11004757B2 (en) 2018-05-14 2021-05-11 Invensas Bonding Technologies, Inc. Bonded structures
US11276676B2 (en) 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
IT201800005778A1 (it) 2018-05-28 2019-11-28 Dispositivo microfluidico per l'espulsione di fluidi, in particolare per la stampa con inchiostri, e relativo procedimento di fabbricazione
US10923413B2 (en) 2018-05-30 2021-02-16 Xcelsis Corporation Hard IP blocks with physically bidirectional passageways
US11171117B2 (en) 2018-06-12 2021-11-09 Invensas Bonding Technologies, Inc. Interlayer connection of stacked microelectronic components
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
US11749645B2 (en) 2018-06-13 2023-09-05 Adeia Semiconductor Bonding Technologies Inc. TSV as pad
US10910344B2 (en) 2018-06-22 2021-02-02 Xcelsis Corporation Systems and methods for releveled bump planes for chiplets
US10937755B2 (en) 2018-06-29 2021-03-02 Advanced Micro Devices, Inc. Bond pads for low temperature hybrid bonding
WO2020010056A1 (en) 2018-07-03 2020-01-09 Invensas Bonding Technologies, Inc. Techniques for joining dissimilar materials in microelectronics
WO2020010136A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Molded direct bonded and interconnected stack
WO2020010265A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Microelectronic assemblies
US20200035641A1 (en) 2018-07-26 2020-01-30 Invensas Bonding Technologies, Inc. Post cmp processing for hybrid bonding
US11515291B2 (en) 2018-08-28 2022-11-29 Adeia Semiconductor Inc. Integrated voltage regulator and passive components
US20200075533A1 (en) 2018-08-29 2020-03-05 Invensas Bonding Technologies, Inc. Bond enhancement in microelectronics by trapping contaminants and arresting cracks during direct-bonding processes
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
US11244920B2 (en) 2018-12-18 2022-02-08 Invensas Bonding Technologies, Inc. Method and structures for low temperature device bonding
WO2020150159A1 (en) 2019-01-14 2020-07-23 Invensas Bonding Technologies, Inc. Bonded structures
US11387202B2 (en) 2019-03-01 2022-07-12 Invensas Llc Nanowire bonding interconnect for fine-pitch microelectronics
US11901281B2 (en) 2019-03-11 2024-02-13 Adeia Semiconductor Bonding Technologies Inc. Bonded structures with integrated passive component
GB2582388A (en) 2019-03-22 2020-09-23 Cirrus Logic Int Semiconductor Ltd Composite structures
US10854578B2 (en) 2019-03-29 2020-12-01 Invensas Corporation Diffused bitline replacement in stacked wafer memory
US11610846B2 (en) 2019-04-12 2023-03-21 Adeia Semiconductor Bonding Technologies Inc. Protective elements for bonded structures including an obstructive element
US11205625B2 (en) 2019-04-12 2021-12-21 Invensas Bonding Technologies, Inc. Wafer-level bonding of obstructive elements
US11373963B2 (en) 2019-04-12 2022-06-28 Invensas Bonding Technologies, Inc. Protective elements for bonded structures
US11355404B2 (en) 2019-04-22 2022-06-07 Invensas Bonding Technologies, Inc. Mitigating surface damage of probe pads in preparation for direct bonding of a substrate
US11385278B2 (en) 2019-05-23 2022-07-12 Invensas Bonding Technologies, Inc. Security circuitry for bonded structures
US20200395321A1 (en) 2019-06-12 2020-12-17 Invensas Bonding Technologies, Inc. Sealed bonded structures and methods for forming the same
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US12080672B2 (en) 2019-09-26 2024-09-03 Adeia Semiconductor Bonding Technologies Inc. Direct gang bonding methods including directly bonding first element to second element to form bonded structure without adhesive
US12113054B2 (en) 2019-10-21 2024-10-08 Adeia Semiconductor Technologies Llc Non-volatile dynamic random access memory
US11862602B2 (en) 2019-11-07 2024-01-02 Adeia Semiconductor Technologies Llc Scalable architecture for reduced cycles across SOC
US11762200B2 (en) 2019-12-17 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded optical devices
US11876076B2 (en) 2019-12-20 2024-01-16 Adeia Semiconductor Technologies Llc Apparatus for non-volatile random access memory stacks
US11842894B2 (en) 2019-12-23 2023-12-12 Adeia Semiconductor Bonding Technologies Inc. Electrical redundancy for bonded structures
US11721653B2 (en) 2019-12-23 2023-08-08 Adeia Semiconductor Bonding Technologies Inc. Circuitry for electrical redundancy in bonded structures
US20210242152A1 (en) 2020-02-05 2021-08-05 Invensas Bonding Technologies, Inc. Selective alteration of interconnect pads for direct bonding
CN115943489A (zh) 2020-03-19 2023-04-07 隔热半导体粘合技术公司 用于直接键合结构的尺寸补偿控制
US11742314B2 (en) 2020-03-31 2023-08-29 Adeia Semiconductor Bonding Technologies Inc. Reliable hybrid bonded apparatus
WO2021236361A1 (en) 2020-05-19 2021-11-25 Invensas Bonding Technologies, Inc. Laterally unconfined structure
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die
WO2022094579A1 (en) 2020-10-29 2022-05-05 Invensas Bonding Technologies, Inc. Direct bonding methods and structures
US20220139867A1 (en) 2020-10-29 2022-05-05 Invensas Bonding Technologies, Inc. Direct bonding methods and structures
WO2022147429A1 (en) 2020-12-28 2022-07-07 Invensas Bonding Technologies, Inc. Structures with through-substrate vias and methods for forming the same
CN116762163A (zh) 2020-12-28 2023-09-15 美商艾德亚半导体接合科技有限公司 具有贯穿衬底过孔的结构及其形成方法
WO2022147459A1 (en) 2020-12-30 2022-07-07 Invensas Bonding Technologies, Inc. Structure with conductive feature and method of forming same
KR20230128062A (ko) 2020-12-30 2023-09-01 아데이아 세미컨덕터 본딩 테크놀로지스 인코포레이티드 직접 접합 구조
EP4302325A1 (en) 2021-03-03 2024-01-10 Adeia Semiconductor Bonding Technologies Inc. Contact structures for direct bonding
KR20230163554A (ko) 2021-03-31 2023-11-30 아데이아 세미컨덕터 본딩 테크놀로지스 인코포레이티드 캐리어의 직접 결합 및 분리
US20220320036A1 (en) 2021-03-31 2022-10-06 Invensas Bonding Technologies, Inc. Direct bonding and debonding of carrier
CN117397019A (zh) 2021-03-31 2024-01-12 美商艾德亚半导体接合科技有限公司 直接结合方法和结构
WO2023278605A1 (en) 2021-06-30 2023-01-05 Invensas Bonding Technologies, Inc. Element with routing structure in bonding layer
CN117859202A (zh) 2021-07-16 2024-04-09 美商艾德亚半导体接合科技有限公司 用于接合结构的光学阻塞保护元件
EP4381540A1 (en) 2021-08-02 2024-06-12 Adeia Semiconductor Bonding Technologies Inc. Protective semiconductor elements for bonded structures
US20230067677A1 (en) 2021-09-01 2023-03-02 Invensas Bonding Technologies, Inc. Sequences and equipment for direct bonding
EP4396872A1 (en) 2021-09-01 2024-07-10 Adeia Semiconductor Technologies LLC Stacked structure with interposer

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020048906A1 (en) * 2000-10-20 2002-04-25 Tadahiko Sakai Semiconductor device, method of manufacturing the device and mehtod of mounting the device
JP2009514185A (ja) * 2003-07-03 2009-04-02 エグシル テクノロジー リミテッド ダイボンディング
JP2007081037A (ja) * 2005-09-13 2007-03-29 Disco Abrasive Syst Ltd デバイスおよびその製造方法
JP2008244080A (ja) * 2007-03-27 2008-10-09 Sharp Corp 半導体素子の製造方法
JP2011104633A (ja) * 2009-11-19 2011-06-02 Stanley Electric Co Ltd スクライブ方法
WO2012133760A1 (ja) * 2011-03-30 2012-10-04 ボンドテック株式会社 電子部品実装方法、電子部品実装システムおよび基板
US20140118974A1 (en) * 2011-04-20 2014-05-01 Ams Ag Method for cutting a carrier for electrical components
JP2015517217A (ja) * 2012-04-16 2015-06-18 コーニンクレッカ フィリップス エヌ ヴェ Ｗ字形メサを作成する方法及び装置
US20150255349A1 (en) * 2014-03-07 2015-09-10 JAMES Matthew HOLDEN Approaches for cleaning a wafer during hybrid laser scribing and plasma etching wafer dicing processes
JP2016072316A (ja) * 2014-09-29 2016-05-09 日立オートモティブシステムズ株式会社 半導体装置の製造方法
CN106409650A (zh) * 2015-08-03 2017-02-15 沈阳硅基科技有限公司 一种硅片直接键合方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220168369A (ko) * 2021-06-16 2022-12-23 정라파엘 다이 본딩 방법
KR20230081934A (ko) * 2021-11-30 2023-06-08 한국생산기술연구원 다이 웨이퍼 사이의 다이렉트 본딩헤드, 이를 구비한 본딩장치, 시스템 및 그 방법

Also Published As

Publication number Publication date
TWI790817B (zh) 2023-01-21
EP4418314A2 (en) 2024-08-21
TWI847438B (zh) 2024-07-01
TW202209590A (zh) 2022-03-01
US20240021572A1 (en) 2024-01-18
EP3613073A1 (en) 2020-02-26
TW201842634A (zh) 2018-12-01
EP3613073B1 (en) 2024-07-10
US10985133B2 (en) 2021-04-20
EP3613073A4 (en) 2021-06-02
CN110546754A (zh) 2019-12-06
US10269756B2 (en) 2019-04-23
US20200321307A1 (en) 2020-10-08
TW202322304A (zh) 2023-06-01
US20180308819A1 (en) 2018-10-25
WO2018194827A1 (en) 2018-10-25
KR102391159B1 (ko) 2022-04-26
US20210233888A1 (en) 2021-07-29
TWI748080B (zh) 2021-12-01
US11742315B2 (en) 2023-08-29
US20190371761A1 (en) 2019-12-05
JP2020518133A (ja) 2020-06-18
JP7106575B2 (ja) 2022-07-26
US20190189588A1 (en) 2019-06-20
US10515925B2 (en) 2019-12-24
CN118099028A (zh) 2024-05-28
CN110546754B (zh) 2024-01-26
US10714449B2 (en) 2020-07-14

Similar Documents

Publication Publication Date Title
KR102391159B1 (ko) 다이 처리
CN111742398B (zh) 用于处理器件的技术
US20230115122A1 (en) Method of bonding thin substrates
TWI744443B (zh) 堆疊基板的處理
KR20230095110A (ko) 직접 접합 방법 및 구조체
KR20190140967A (ko) 처리된 적층 다이들
US7846776B2 (en) Methods for releasably attaching sacrificial support members to microfeature workpieces and microfeature devices formed using such methods
JP3621908B2 (ja) ベアチップ実装方法および実装システム
JP2007005366A (ja) 半導体装置の製造方法
TW202339037A (zh) 檢查裝置、積體電路的製造方法以及檢查方法
JP2017163059A (ja) 電極接合方法

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant