KR20170036140A - 시프트 레지스터 및 표시 장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

시프트 레지스터는 제1 플립플롭 내지 제4 플립플롭을 포함한다. 제1 기간에서는 제1 전압 상태에 있고 제2 기간 내지 제4 기간에서는 제2 전압 상태에 있는 제1 클록 신호가 제1 플립플롭에 입력된다. 제2 기간에서는 제1 전압 상태에 있고 제3 기간 및 제4 기간에서는 제2 전압 상태에 있는 제2 클록 신호가 제2 플립플롭에 입력된다. 제1 기간, 제2 기간, 및 제4 기간에서는 제2 전압 상태에 있고 제3 기간에서는 제1 전압 상태에 있는 제3 클록 신호가 제3 플립플롭에 입력된다. 제1 기간 및 제2 기간에서는 제2 전압 상태에 있고 제4 기간에서는 제1 전압 상태에 있는 제4 클록 신호가 제4 플립플롭에 입력된다.

Description

시프트 레지스터 및 표시 장치{SHIFT REGISTER AND DISPLAY DEVICE}
본 발명은 시프트 레지스터, 및 시프트 레지스터를 포함한 구동 회로를 갖춘 표시 장치에 관한 것이다.
통상 액정 표시 장치에 사용되는, 유리 기판 등의 평판 위에 형성되는 박막 트랜지스터(TFT)는 일반적으로, 비정질(amorphous) 실리콘 또는 다결정 실리콘 등의 반도체 재료를 이용하여 형성된다. 비정질 실리콘을 이용하여 형성된 TFT는 낮은 전계 효과 이동도를 갖지만, 더 큰 유리 기판이 사용될 수 있다는 이점을 갖는다. 반면, 다결정 실리콘을 이용하여 형성된 TFT는 높은 전계 효과 이동도를 갖지만, 레이저 어닐링 등의 결정화 단계가 필요하고 유리 기판의 크기 증가에 항상 적응가능한 것은 아니다.
전술한 내용에 비추어, 반도체 재료로서 산화물 반도체를 이용하여 형성된 TFT가 주목받고 있다. 예를 들어, 특허 문헌 1 및 특허 문헌 2 각각은, 반도체 재료로서 산화 아연 또는 In-Ga-Zn-O계 산화물 반도체를 이용하여 TFT를 형성해 화상 표시 장치의 스위칭 소자에 이용하는 기술을 개시하고 있다.
산화물 반도체에 채널 형성 영역이 제공되어 있는 TFT는, 비정질 실리콘을 이용하여 형성된 TFT보다 높은 전계 효과 이동도를 가질 수 있다. 또한, 산화물 반도체막은 스퍼터링법 등에 의해 300℃ 이하의 온도에서 형성될 수 있고, 산화물 반도체를 이용하여 형성되는 TFT의 제조 공정은 다결정 실리콘을 이용하여 형성되는 TFT의 제조 공정보다 간단하다.
이러한 산화물 반도체를 이용하여 형성된 TFT는, 액정 디스플레이, 전계발광 디스플레이(EL 디스플레이라고도 함), 및 전자 페이퍼 등의 표시 장치의 화소부 및 구동 회로에 포함되는 스위칭 소자에의 응용이 기대되고 있다. 예를 들어, 비특허 문헌 1은 표시 장치의 화소부 및 구동 회로가 상기의 산화물 반도체를 이용하여 형성된 TFT를 포함하는 기술을 개시한다.
상기의 산화물 반도체를 이용하여 형성된 TFT는 모두 n채널형 트랜지스터임에 유의한다. 따라서, 구동 회로가 산화물 반도체를 이용하여 형성된 박막 트랜지스터를 포함하는 경우, 이 구동 회로는 n채널형 트랜지스터(이하, 단극성 트랜지스터라고도 함)만을 포함한다.
일본 공개 특허 출원 제2007-123861호 일본 공개 특허 출원 제2007-096055호
T.Osada, et al., SID 09 DIGEST, pp. 184-187 (2009)
구동 회로는 시프트 레지스터, 버퍼 등을 포함한다. 예를 들어, 시프트 레지스터가 단극성 트랜지스터만을 포함하는 경우, 각 플립플롭의 출력 신호의 전압이 트랜지스터의 임계 전압과 동일한 양만큼 저하되거나 증가되는 문제가 있다. 따라서, 이러한 문제가 발생하는 부분에서 종종 부트스트랩 동작(bootstrap operation)이 행해진다. 또한, 부트스트랩 동작을 행하는 구동 회로의 부하가 커지는 경우, 그 구동 회로에서 발생되는 기생 용량도 커진다. 그 결과, 기생 용량으로 인해 구동 회로에 이용되는 시프트 레지스터의 전력 소비가 증가하는 문제가 있다.
본 발명의 한 실시예의 목적은 시프트 레지스터의 전력 소비를 줄이는 것이다.
본 발명의 한 실시예에 따르면, 시프트 레지스터 내의 플립플롭에 가능한 한 많은 종류의 클록 신호를 공급함으로써, 각 플립플롭이 각 동작 기간 동안에 더욱 선택적으로 동작할 수 있고, 결과적으로 전력 소비가 감소된다.
본 발명의 한 실시예는, 제1 기간에서 제1 전압 상태에 있고 제2 기간 내지 제4 기간에서 제2 전압 상태에 있는 제1 클록 신호가 입력되는 제1 플립플롭; 제2 기간의 적어도 일부에서 제1 전압 상태에 있고 제3 기간의 적어도 일부 및 제4 기간에서 제2 전압 상태에 있는 제2 클록 신호가 입력되는 제2 플립플롭; 제1 기간, 제2 기간, 및 제4 기간에서 제2 전압 상태에 있고 제3 기간에서 제1 전압 상태에 있는 제3 클록 신호가 입력되는 제3 플립플롭; 제1 기간의 적어도 일부 및 제2 기간에서 제2 전압 상태에 있고 제4 기간의 적어도 일부에서 제1 전압 상태에 있는 제4 클록 신호가 입력되는 제4 플립플롭을 포함하는 시프트 레지스터이다.
본 발명의 한 실시예는, 제1 클록 신호가 입력되는 제1 클록 신호선, 제2 클록 신호가 입력되는 제2 클록 신호선, 제3 클록 신호가 입력되는 제3 클록 신호선, 제4 클록 신호가 입력되는 제4 클록 신호선, 고전원 전압이 공급되는 제1 전원선, 및 저전원 전압이 공급되는 제2 전원선을 포함하는 시프트 레지스터이다. 제1 플립플롭 내지 제4 플립플롭의 각각은, 게이트, 소스, 및 드레인을 포함하는 제1 트랜지스터, 게이트, 소스, 및 드레인을 포함하는 제2 트랜지스터, 및 게이트, 소스, 및 드레인을 포함하는 제3 트랜지스터를 포함한다. 제1 트랜지스터에서, 게이트에는 스타트 신호가 입력되고, 소스 및 드레인 중 하나는 제1 전원선에 전기적으로 접속된다. 제2 트랜지스터에서, 게이트는 제1 트랜지스터의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 소스 및 드레인 중 하나는 제1 클록 신호선 내지 제4 클록 신호선 중 하나에 전기적으로 접속되며, 출력 신호는 소스 및 드레인 중 다른 하나를 통해 출력된다. 제3 트랜지스터에서, 소스 및 드레인 중 하나는 제2 트랜지스터의 게이트에 전기적으로 접속되고, 소스 및 드레인 중 다른 하나는 제2 전원선에 전기적으로 접속된다.
본 발명의 한 실시예는 제1 트랜지스터 내지 제3 트랜지스터가 동일한 도전형을 갖는 시프트 레지스터이다.
본 발명의 한 실시예는, 제1 트랜지스터 내지 제3 트랜지스터 각각이 채널 형성층으로서 기능하는 산화물 반도체층을 포함하는 시프트 레지스터이다.
본 발명의 한 실시예는, 전술된 시프트 레지스터들 중 임의의 하나를 갖는 구동 회로와, 구동 회로에 의해 표시 상태가 제어되는 화소를 갖는 화소부를 포함하는 표시 장치이다.
본 발명의 한 실시예는, 제1 플립플롭 내지 제4 플립플롭을 포함하는 시프트 레지스터의 구동 방법이며, 이 방법은, 제1 기간에서 제1 전압 상태에 있고 제2 기간 내지 제4 기간에서 제2 전압 상태에 있는 제1 클록 신호를 제1 플립플롭에 입력하는 단계; 제2 기간의 적어도 일부에서 제1 전압 상태에 있고 제3 기간의 적어도 일부 및 제4 기간에서 제2 전압 상태에 있는 제2 클록 신호를 제2 플립플롭에 입력하는 단계; 제1 기간, 제2 기간, 및 제4 기간에서 제2 전압 상태에 있고 제3 기간에서 제1 전압 상태에 있는 제3 클록 신호를 제3 플립플롭에 입력하는 단계; 및 제1 기간의 적어도 일부 및 제2 기간에서 제2 전압 상태에 있고 제4 기간의 적어도 일부에서 제1 전압 상태에 있는 제4 클록 신호를 제4 플립플롭에 입력하는 단계를 포함한다.
본 발명의 한 실시예에 따르면, 플립플롭이 더욱 선택적으로 동작할 수 있어서, 시프트 레지스터의 전력 소비가 저감될 수 있다.
첨부된 도면에서:
도 1은 실시예 1의 시프트 레지스터의 구조의 예를 나타내는 회로 블록도이다;
도 2는 도 1에 나타낸 시프트 레지스터의 동작의 예를 나타내는 타이밍도이다;
도 3은 실시예 2의 플립플롭의 회로 구조의 예를 나타내는 회로도이다;
도 4는 도 3에 나타낸 플립플롭의 동작의 예를 나타내는 타이밍도이다;
도 5a 내지 도 5c는 실시예 3에서의 본 발명의 한 실시예인 시프트 레지스터에 적용가능한 트랜지스터의 구조의 예이다;
도 6a 및 도 6b는 실시예 3에서의 본 발명의 한 실시예인 시프트 레지스터에 적용가능한 트랜지스터의 구조의 또 다른 예이다;
도 7a 및 도 7b는 실시예 3에서의 본 발명의 한 실시예인 시프트 레지스터에 적용가능한 복수의 트랜지스터를 포함하는 구조의 예이다;
도 8a 내지 도 8d는 도 5a 및 도 5b에 나타낸 트랜지스터의 제조 방법의 예이다;
도 9a 및 도 9b는 실시예 4에서의 본 발명의 한 실시예인 시프트 레지스터에 적용가능한 트랜지스터의 구조의 또 다른 예이다;
도 10a 및 도 10b는 실시예 5에서의 본 발명의 한 실시예인 시프트 레지스터에 적용가능한 트랜지스터의 구조의 또 다른 예이다;
도 11a 및 도 11b 각각은 실시예 6의 표시 장치의 블록도를 나타낸다;
도 12a 및 도 12b는 실시예 6의 신호선 구동 회로의 구조를 나타내는 도면 및 타이밍도이다;
도 13a 내지 도 13c는 실시예 6의 시프트 레지스터의 구조를 나타내는 회로도이다;
도 14a는 실시예 6의 시프트 레지스터의 구조를 나타내는 회로도이고, 도 14b는 실시예 6의 시프트 레지스터의 동작을 기술하기 위한 타이밍도이다;
도 15는 실시예 7의 표시 장치의 화소의 회로 구조를 나타내는 회로도이다;
도 16a 및 도 16b는 실시예 7의 표시 장치의 화소의 구조를 나타내는 도면이다;
도 17의 (a1) 내지 도 17의 (b2)는 실시예 7의 표시 장치의 화소의 구조를 나타내는 도면이다;
도 18은 실시예 8의 표시 장치의 화소의 회로 구조를 나타내는 회로도이다;
도 19a 내지 도 19c 각각은 실시예 8의 표시 장치의 화소의 구조를 나타내는 단면도이다;
도 20a 및 도 20b 각각은 실시예 8의 표시 장치의 구조를 나타낸다;
도 21은 실시예 9의 전자 페이퍼의 구조를 나타내는 단면도이다;
도 22는 실시예 9의 전자 페이퍼가 적용된 전자 장치를 나타낸다;
도 23의 (a1), 도 23의 (a2), 및 도 23의 (b)는 실시예 10의 표시 장치의 구조를 나타낸다;
도 24a 및 도 24b 각각은 실시예 11의 전자 장치를 나타낸다;
도 25a 및 도 25b 각각은 실시예 11의 전자 장치를 나타낸다;
도 26a 및 도 26b 각각은 실시예 11의 전자 장치를 나타낸다;
도 27은 예 1의 발광 표시 장치의 화소부의 레이아웃을 나타낸다;
도 28은 예 1의 발광 표시 장치의 전력 소비의 측정 결과를 나타내는 그래프이다.
이하에서부터, 도면을 참조하여 본 발명의 실시예들을 설명한다. 본 발명은 이하의 설명만으로 제한되는 것은 아니며, 본 발명의 사상과 범위로부터 벗어나지 않고 다양한 변경과 수정이 이루어질 수 있다는 것을 당업자라면 용이하게 이해할 것이라는 점에 유의한다. 따라서, 본 발명은 이하의 실시예들의 설명으로 한정되는 것으로 해석되어서는 안 된다.
(실시예 1)
본 실시예에서, 본 발명의 한 실시예인 시프트 레지스터를 설명한다.
도 1을 참조하여 본 실시예의 시프트 레지스터의 구조를 설명한다. 도 1은 본 실시예의 시프트 레지스터의 구조의 예를 나타내는 회로 블록도이다.
도 1의 시프트 레지스터는, 복수의 클록 신호선과, 복수의 클록 신호선 중 적어도 하나에 전기적으로 접속된 복수의 플립플롭을 포함하는 복수 단의 플립플롭을 포함한다. 복수의 클록 신호선에 입력되는 클록 신호들 각각은, 상이한 타이밍에서 하이 레벨 및 로우 레벨이 된다. 도 1은, 클록 신호선(101)에 전기적으로 접속된 제1 단의 플립플롭(플립플롭 105_1 또는 FF1이라고도 함), 클록 신호선(102)에 전기적으로 접속된 제2 단의 플립플롭(플립플롭 105_2 또는 FF2라고도 함), 클록 신호선(103)에 전기적으로 접속된 제3 단의 플립플롭(플립플롭 105_3 또는 FF3이라고도 함), 클록 신호선(104)에 전기적으로 접속된 제4 단의 플립플롭(플립플롭 105_4 또는 FF4라고도 함), 제(n-2)단(n는 4이상의 자연수)의 플립플롭(플립플롭 105_n-2 또는 FFn-2라고도 함), 제(n-1)단의 플립플롭(플립플롭 105_n-1 또는 FFn-1이라고도 함), 및 제n단의 플립플롭(플립플롭 105_n 또는 FFn라고도 함)을 포함하는 시프트 레지스터의 예라는 점에 유의한다. 그러나, 반드시 이것으로 한정되지 않고, 시프트 레지스터는 적어도 제1 플립플롭, 제2 플립플롭, 제3 플립플롭, 및 제4 플립플롭을 포함할 수도 있다. 또한, 제1 플립플롭 내지 제4 플립플롭은, 다음 단의 플립플롭과 반드시 인접할 필요는 없다. 예를 들어, 모든 복수 단의 플립플롭들을, 순서대로 제1 플립플롭, 제2 플립플롭, 제3 플립플롭, 및 제4 플립플롭이라 부를 수도 있다.
클록 신호선(101)은 클록 신호(CK1)가 입력되는 배선이다. 클록 신호(CK1)는 25% 이하의 듀티비(duty ratio)를 갖는 것이 바람직하다. 여기서는, 클록 신호(CK1)가 25%의 듀티비를 갖는다고 가정하여 설명한다.
클록 신호선(102)은 클록 신호(CK2)가 입력되는 배선이다. 클록 신호(CK2)는 25% 이하의 듀티비를 갖는 것이 바람직하다. 여기서는, 클록 신호(CK2)가 25%의 듀티비를 갖는다고 가정하여 설명한다.
클록 신호선(103)은 클록 신호(CK3)가 입력되는 배선이다. 클록 신호(CK3)는 25% 이하의 듀티비를 갖는 것이 바람직하다. 여기서는, 클록 신호(CK3)가 25%의 듀티비를 갖는다고 가정하여 설명한다.
클록 신호선(104)은 클록 신호(CK4)가 입력되는 배선이다. 클록 신호(CK4)는 25% 이하의 듀티비를 갖는 것이 바람직하다. 여기서는, 클록 신호(CK4)가 25%의 듀티비를 갖는다고 가정하여 설명한다.
클록 신호들(CK1 내지 CK4) 각각은, 예를 들어 AND 회로에 의해 생성될 수 있다. 예를 들어, 상이한 펄스폭을 갖는 2개의 클록 신호가 AND 회로에 입력 신호로서 입력됨으로써, AND 회로에서, 입력된 2개의 클록 신호에 따라 전압 상태가 설정되고 클록 신호들(CK1 내지 CK4) 중 임의의 하나가 출력 신호로서 출력된다. 이때, 출력 클록 신호의 듀티비는, 2개의 입력 클록 신호의 펄스폭에 따라 적절히 설정될 수 있다.
플립플롭(105_1)에는 스타트 신호(세트 신호라고도 함)로서의 신호(SP)와 클록 신호로서의 클록 신호(CK1)가 입력되고, 플립플롭(105_1)은 입력 신호(SP) 및 클록 신호(CK1)에 따라 상태가 설정되는 신호(FF1out)를 출력 신호로서 출력하는 기능을 갖는다.
본 명세서에서, 신호의 상태란, 예를 들어, 신호의 전압, 전류, 또는 주파수를 말한다는 점에 유의한다.
일반적으로 전압이란, 두 지점의 전위들 간의 차이(전위차라고도 함)를 말한다는 점에 유의한다. 그러나, 전압의 레벨 및 전위의 값 양쪽 모두는 회로도 등에서 볼트(V)로 표시된다; 따라서, 전압과 전위를 구별하는 것이 어렵다. 따라서, 본 출원의 서류(명세서 및 특허 청구의 범위)에서는, 달리 명시하지 않는 한, 문구 "한 지점에서의 전압"이란 한 지점과 기준 전위 사이의 전위차를 말한다.
본 명세서에서의 신호로서는, 예를 들어, 전압, 전류, 저항, 주파수 등을 이용하는 아날로그 신호 또는 디지털 신호가 이용될 수 있다는 점에 유의한다. 예를 들어, 전압을 이용한 신호(전압 신호라고도 함)로서는, 적어도 제1 전압 상태 및 제2 전압 상태를 갖는 신호를 이용하는 것이 바람직하다. 예를 들어, 제1 전압 상태로서 하이 레벨의 전압 상태 및 제2 전압 상태로서 로우 레벨의 전압 상태를 갖는 2진 디지털 신호가 이용될 수 있다. 2진 디지털 신호에서, 하이 레벨의 전압을 VH라 부르고, 로우 레벨의 전압을 VL이라고 부른다는 점에 유의한다. 게다가, 제1 전압 상태의 전압 및 제2 전압 상태의 전압 각각은 고정된 값을 갖는 것이 바람직하다. 그러나, 예를 들어, 노이즈 등이 전자 회로에 영향을 미치기 때문에, 제1 전압 상태의 전압 및 제2 전압 상태의 전압 각각은 반드시 고정된 값을 가질 필요는 없고, 고정된 범위 내의 값이어도 된다.
또한, 본 명세서에서, "제1" 및 "제2" 등의 서수를 이용한 용어는, 구성 요소들 간의 혼동을 피하기 위하여 이용되며, 이 용어들이 구성 요소들을 수치로 제한하는 것은 아니라는 점에 유의한다.
스타트 신호로서 플립플롭(105_1)의 출력 신호인 신호(FF1out)와 클록 신호로서의 클록 신호(CK2)가 플립플롭(105_2)에 입력되면, 플립플롭(105_2)은 입력 신호(FF1out) 및 클록 신호(CK2)에 따라 상태가 설정되는 신호(FF2out)를 출력 신호로서 출력하는 기능을 갖는다.
스타트 신호로서 플립플롭(105_2)의 출력 신호인 신호(FF2out)와 클록 신호로서의 클록 신호(CK3)가 플립플롭(105_3)에 입력되면, 플립플롭(105_3)은 입력 신호(FF2out) 및 클록 신호(CK3)에 따라 상태가 설정되는 신호(FF3out)를 출력 신호로서 출력하는 기능을 갖는다.
스타트 신호로서 플립플롭(105_3)의 출력 신호인 신호(FF3out)와 클록 신호로서의 클록 신호(CK4)가 플립플롭(105_4)에 입력되면, 플립플롭(105_4)은 입력 신호(FF3out) 및 클록 신호(CK4)에 따라 상태가 설정되는 신호(FF4out)를 출력 신호로서 출력하는 기능을 갖는다.
그 다음, 본 실시예의 시프트 레지스터의 동작(구동 방법이라고도 함)의 예로서 플립플롭(105_1 내지 105_4)의 동작을 도 2를 참조하여 설명한다. 도 2는, 도 1의 시프트 레지스터의 동작의 예를 나타내는 타이밍도이며, 신호(SP), 클록 신호(CK1), 클록 신호(CK2), 클록 신호(CK3), 클록 신호(CK4), 신호(FF1out), 신호(FF2out), 신호(FF3out), 및 신호(FF4out)의 파형을 나타낸다. 도 2를 참조하여 설명되는 도 1의 시프트 레지스터의 동작의 예에서는, 신호(SP), 클록 신호(CK1), 클록 신호(CK2), 클록 신호(CK3), 클록 신호(CK4), 신호(FF1out), 신호(FF2out), 신호(FF3out), 및 신호(FF4out) 각각이 2진 디지털 신호임에 유의한다. 또한, 본 실시예의 시프트 레지스터의 동작에서는, 도 2의 신호(SP), 클록 신호(CK1), 클록 신호(CK2), 클록 신호(CK3), 클록 신호(CK4), 신호(FF1out), 신호(FF2out), 신호(FF3out), 및 신호(FF4out)의 전압 상태들이 모두 반전된 경우에도 동일한 동작이 실시될 수 있다.
도 2에 나타낸 바와 같이, 도 1의 시프트 레지스터의 예에서는, 기간은, 기간(111), 기간(112), 기간(113), 기간(114), 및 기간(115)으로 나누어질 수 있다. 본 명세서에서는, 각 기간의 길이는, 예를 들어, 각 클록 신호에 따라 적절히 설정될 수 있다는 점에 유의한다. 여기서는, 예로서, 각 기간의 길이는 동일하고, 각 기간에서의 동작을 이하에 설명한다.
우선, 시각(A1)에서, 신호(SP)가 하이 레벨로 설정되고, 클록 신호(CK1)가 로우 레벨로 설정되며, 클록 신호(CK2)가 로우 레벨로 설정되고, 클록 신호(CK3)가 로우 레벨로 설정되며, 클록 신호(CK4)가 하이 레벨로 설정된다. 기간(111)에서는, 신호(SP)는 하이 레벨이고, 클록 신호(CK1)는 로우 레벨이며, 클록 신호(CK2)는 로우 레벨이고, 클록 신호(CK3)는 로우 레벨이며, 클록 신호(CK4)는 하이 레벨이다.
이때, 플립플롭(105_1)은 세트 상태(set state)로 설정된다. 게다가, 신호(SP) 및 클록 신호(CK1)의 전압 상태에 따라 신호(FF1out)는 로우 레벨로 설정된다. 신호(FF1out) 및 클록 신호(CK2)의 전압 상태에 따라 신호(FF2out)는 로우 레벨로 설정된다. 신호(FF2out) 및 클록 신호(CK3)의 전압 상태에 따라 신호(FF3out)는 로우 레벨로 설정된다. 신호(FF3out) 및 클록 신호(CK4)의 전압 상태에 따라 신호(FF4out)는 로우 레벨로 설정된다.
그 다음, 시각(A2)에서, 신호(SP)는 로우 레벨로 설정되고, 클록 신호(CK1)는 하이 레벨로 설정되며, 클록 신호(CK2)는 로우 레벨로 유지되고, 클록 신호(CK3)는 로우 레벨로 유지되고, 클록 신호(CK4)는 로우 레벨로 설정된다. 기간(112)에서는, 신호(SP)는 로우 레벨이고, 클록 신호(CK1)는 하이 레벨이며, 클록 신호(CK2)는 로우 레벨이고, 클록 신호(CK3)는 로우 레벨이며, 클록 신호(CK4)는 로우 레벨이다.
이때, 신호(SP) 및 클록 신호(CK1)의 전압 상태에 따라 신호(FF1out)는 하이 레벨로 설정된다. 신호(FF1out) 및 클록 신호(CK2)의 전압 상태에 따라 신호(FF2out)는 로우 레벨로 설정된다. 신호(FF2out) 및 클록 신호(CK3)의 전압 상태에 따라 신호(FF3out)는 로우 레벨로 설정된다. 신호(FF3out) 및 클록 신호(CK4)의 전압 상태에 따라 신호(FF4out)는 로우 레벨로 설정된다.
그 다음, 시각(A3)에서, 신호(SP)는 로우 레벨로 유지되고, 클록 신호(CK1)는 로우 레벨로 설정되며, 클록 신호(CK2)는 하이 레벨로 설정되고, 클록 신호(CK3)는 로우 레벨로 유지되고, 클록 신호(CK4)는 로우 레벨로 유지된다. 기간(113)에서는, 신호(SP)는 로우 레벨이고, 클록 신호(CK1)는 로우 레벨이며, 클록 신호(CK2)는 하이 레벨이며, 클록 신호(CK3)는 로우 레벨이고, 클록 신호(CK4)는 로우 레벨이다.
이때, 신호(SP) 및 클록 신호(CK1)의 전압 상태에 따라 신호(FF1out)는 로우 레벨로 설정된다. 신호(FF1out) 및 클록 신호(CK2)의 전압 상태에 따라 신호(FF2out)는 하이 레벨로 설정된다. 신호(FF2out) 및 클록 신호(CK3)의 전압 상태에 따라 신호(FF3out)는 로우 레벨로 유지된다. 신호(FF3out) 및 클록 신호(CK4)의 전압 상태에 따라 신호(FF4out)는 로우 레벨로 유지된다.
그 다음, 시각(A4)에서, 신호(SP)는 로우 레벨로 유지되고, 클록 신호(CK1)는 로우 레벨로 유지되고, 클록 신호(CK2)가 로우 레벨로 설정되고, 클록 신호(CK3)는 하이 레벨로 설정되며, 클록 신호(CK4)는 로우 레벨로 유지된다. 기간(114)에서는, 신호(SP)는 로우 레벨이고, 클록 신호(CK1)는 로우 레벨이며, 클록 신호(CK2)는 로우 레벨이고, 클록 신호(CK3)는 하이 레벨이며, 클록 신호(CK4)는 로우 레벨이다.
이때, 신호(SP) 및 클록 신호(CK1)의 전압 상태에 따라 신호(FF1out)는 로우 레벨로 유지된다. 신호(FF1out) 및 클록 신호(CK2)의 전압 상태에 따라 신호(FF2out)는 로우 레벨로 설정된다. 신호(FF2out) 및 클록 신호(CK3)의 전압 상태에 따라 신호(FF3out)는 하이 레벨로 설정된다. 신호(FF3out) 및 클록 신호(CK4)의 전압 상태에 따라 신호(FF4out)는 로우 레벨로 유지된다.
그 다음, 시각(A5)에서, 신호(SP)는 로우 레벨로 유지되고, 클록 신호(CK1)는 로우 레벨로 유지되고, 클록 신호(CK2)는 로우 레벨로 유지되고, 클록 신호(CK3)는 로우 레벨로 설정되며, 클록 신호(CK4)는 하이 레벨로 설정된다. 기간(115)에서는, 신호(SP)는 로우 레벨이고, 클록 신호(CK1)는 로우 레벨이며, 클록 신호(CK2)는 로우 레벨이고, 클록 신호(CK3)는 로우 레벨이며, 클록 신호(CK4)는 하이 레벨이다.
이때, 신호(SP) 및 클록 신호(CK1)의 전압 상태에 따라 신호(FF1out)는 로우 레벨로 유지된다. 신호(FF1out) 및 클록 신호(CK2)의 전압 상태에 따라 신호(FF2out)는 로우 레벨로 유지된다. 신호(FF2out) 및 클록 신호(CK3)의 전압 상태에 따라 신호(FF3out)는 로우 레벨로 설정된다. 신호(FF3out) 및 클록 신호(CK4)의 전압 상태에 따라 신호(FF4out)는 하이 레벨로 설정된다.
전술된 바와 같이, 본 실시예의 시프트 레지스터는, 상이한 타이밍에서 전압 상태가 변화하는, 적어도 제1 클록 신호(예를 들어, 클록 신호(CK1)), 제2 클록 신호(예를 들어, 클록 신호(CK2)), 제3 클록 신호(예를 들어, 클록 신호(CK3)), 및 제4 클록 신호(예를 들어, 클록 신호(CK4))를 이용하여 복수의 클록 신호가 플립플롭들 중 하나에 입력되는 구조를 갖는다. 따라서, 클록 신호가 입력되는 플립플롭이 동작 상태(예를 들어, 하이 레벨 신호가 입력되는 상태)일 때, 다른 신호들이 입력되는 플립플롭들 각각은 비동작 상태(예를 들어, 로우 레벨 신호가 입력되는 상태)로 설정될 수 있다. 따라서, 전력 소비가 저감될 수 있다.
(실시예 2)
본 실시예에서는, 본 발명의 한 실시예인 시프트 레지스터에서의 플립플롭의 회로 구조의 예를 설명한다.
도 3을 참조하여 본 실시예의 플립플롭의 회로 구조의 예를 설명한다. 도 3은 본 실시예의 플립플롭의 회로 구조의 예를 나타내는 회로도이다.
도 3의 플립플롭은, 트랜지스터(311), 트랜지스터(312), 트랜지스터(313), 트랜지스터(314), 트랜지스터(315), 및 트랜지스터(316)를 포함한다. 예로서, 본 실시예의 플립플롭 내의 모든 트랜지스터는 게이트, 소스, 및 드레인을 갖고, 동일한 도전형의 전계 효과 트랜지스터임에 유의한다. 모든 트랜지스터가 동일한 도전형을 가지면, 상이한 도전형의 트랜지스터들이 이용되는 경우에 비해 제작 단계 수가 저감될 수 있다. 도 3에서, 플립플롭 내의 모든 트랜지스터가 n채널 트랜지스터인 예를 설명한다; 그러나, 이것으로 한정되지 않고, 플립플롭 내의 모든 트랜지스터가 p채널 트랜지스터일 수도 있다.
게이트란, 게이트 전극 및 게이트 배선의 전부 또는 일부를 말한다. 게이트 배선은, 적어도 하나의 트랜지스터의 게이트 전극을 다른 전극이나 다른 배선에 전기적으로 접속하기 위한 배선이다. 예를 들어, 표시 장치의 주사선은 게이트 배선이다.
소스란, 소스 영역, 소스 전극, 및 소스 배선의 전부 또는 일부를 말한다. 소스 영역은, 반도체층의 영역이며, 채널 형성 영역(채널 형성층)보다 저항이 낮은 영역이다. 소스 전극은, 도전층의 일부로서, 소스 영역에 접속되는 부분이다. 소스 배선은, 적어도 하나의 트랜지스터의 소스 전극을 다른 전극이나 다른 배선에 전기적으로 접속하기 위한 배선이다. 예를 들어, 표시 장치에서의 신호선이 소스 전극에 전기적으로 접속되는 경우에는, 그 신호선은 또한 소스 배선이다.
드레인이란, 드레인 영역, 드레인 전극, 및 드레인 배선의 전부 또는 일부를 말한다. 드레인 영역은 반도체층의 영역이며 채널 형성 영역(채널 형성층)보다 저항이 낮은 영역이다. 드레인 전극은, 도전층의 일부로서 드레인 영역에 접속되는 부분이다. 드레인 배선은, 적어도 하나의 트랜지스터의 드레인 전극을 다른 전극이나 다른 배선에 전기적으로 접속하기 위한 배선이다. 예를 들어, 표시 장치에서의 신호선이 드레인 전극에 전기적으로 접속되는 경우에는, 그 신호선은 또한 드레인 배선이다.
또한, 본 서류(명세서, 특허 청구의 범위 또는 도면 등)에서, 트랜지스터의 소스와 드레인은, 트랜지스터의 구조, 동작 조건 등에 따라 뒤바뀔 수 있다; 따라서, 어느 것이 소스인지 또는 드레인인지를 정의하는 것은 어렵다. 따라서, 본 서류(명세서, 특허 청구의 범위 또는 도면 등)에서는, 소스 및 드레인으로부터 임의로 선택한 한 단자는 소스 및 드레인 중 하나라고 언급되는 반면, 다른 단자는 소스 및 드레인 중 다른 하나라고 언급된다.
트랜지스터(311)에서, 게이트에는 신호(S31)가 입력되고, 소스 및 드레인 중 하나에는 고전원 전압(VDD)이 공급된다.
트랜지스터(312)에서, 게이트에는 신호(S32)가 입력되고, 소스 및 드레인 중 하나는 트랜지스터(311)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 소스 및 드레인 중 다른 하나에는 저전원 전압(VSS)이 공급된다.
트랜지스터(313)에서, 게이트에는 신호(S32)가 입력되고, 소스 및 드레인 중 하나에는 고전원 전압(VDD)이 공급된다.
트랜지스터(314)에서, 게이트는 트랜지스터(311)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 소스 및 드레인 중 하나는 트랜지스터(313)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되며, 소스 및 드레인 중 다른 하나에는 저전원 전압(VSS)이 공급된다. 트랜지스터(314)의 게이트가 트랜지스터(311)의 소스 및 드레인 중 다른 하나에 접속되는 부분은 노드(317)라고도 부른다는 점에 유의한다.
트랜지스터(315)에서, 게이트는 트랜지스터(313)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 소스 및 드레인 중 하나에는 신호(S33)가 입력된다. 트랜지스터(315)의 게이트가 트랜지스터(313)의 소스 및 드레인 중 다른 하나에 접속되는 부분은 노드(318)라고도 부른다는 점에 유의한다.
트랜지스터(316)에서, 게이트는 트랜지스터(311)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 소스 및 드레인 중 하나는 트랜지스터(315)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되며, 소스 및 드레인 중 다른 하나에는 저전원 전압(VSS)이 공급된다.
도 3의 플립플롭은, 트랜지스터(315)의 소스 및 드레인 중 다른 하나의 전압을 신호(S34)로서 출력한다.
신호(S31)는 플립플롭의 스타트 신호(SPFF)로서 기능할 수 있고, 예를 들어, 실시예 1의 신호(SP)에 대응한다는 점에 유의한다.
신호(S32)는 플립플롭의 리세트 신호(REFF)로서 기능할 수 있다. 예를 들어, 후속 단의 플립플롭을 뒤따르는 플립플롭이 포함되는 경우에는, 후속 단을 뒤따르는 플립플롭의 출력 신호가 입력된다.
신호(S33)는 플립플롭의 클록 신호(CKFF)로서 기능할 수 있고, 예를 들어, 실시예 1의 신호(CK1 내지 CK3) 중 임의의 하나에 대응한다.
신호(S34)는 플립플롭의 출력 신호(OUTFF)로서 기능할 수 있고, 예를 들어, 실시예 1의 신호(FF1out 내지 FFnout) 중 임의의 하나에 대응한다.
도 3에 나타낸 바와 같이, 본 실시예의 플립플롭의 한 예는, 적어도, 게이트에 스타트 신호가 입력되고 소스 및 드레인 중 하나가 제1 전원선에 전기적으로 접속된 제1 트랜지스터(예를 들어 트랜지스터(313)); 게이트가 제1 트랜지스터의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 소스 및 드레인 중 하나가 제1 클록 신호선 내지 제3 클록 신호선 중 하나에 전기적으로 접속되고, 소스 및 드레인 중 다른 하나로부터 출력 신호가 출력되는 제2 트랜지스터(예를 들어 트랜지스터(315)); 및 소스 및 드레인 중 하나가 제2 트랜지스터의 게이트에 전기적으로 접속되고, 소스 및 드레인 중 다른 하나는 제2 전원선에 전기적으로 접속된 제3 트랜지스터(예를 들어 트랜지스터(314))를 포함한다. 이 구조에서, 일부 경우에는 각 트랜지스터에 기생 용량이 생길 수도 있다. 예를 들어, 일부 경우에 제2 트랜지스터는 플립플롭에 포함된 다른 트랜지스터와 비교해 더 넓은 채널폭을 갖도록 설계되고, 그 결과, 큰 기생 용량이 발생한다. 그러나, 본 발명의 한 실시예인 시프트 레지스터의 구조에 의해, 제1 전압 상태의 클록 신호가 플립플롭에 선택적으로 출력될 수 있기 때문에, 소비 전력이 저감될 수 있다.
그 다음, 도 4를 참조하여 본 실시예의 플립플롭의 동작의 예를 설명한다. 도 4는 도 3의 플립플롭의 동작의 예를 나타내는 타이밍도이다. 도 4를 참조하여 설명되는 도 3의 플립플롭의 동작의 예에서는, 신호(S31 내지 S34) 각각이 2진 디지털 신호이고, 고전원 전압(VDD)은 하이 레벨 신호 전압(VH)과 동일한 값을 갖고, 저전원 전압(VSS)은 로우 레벨 신호 전압(VL)과 동일한 값을 갖는다는 점에 유의한다. 또한, 본 실시예의 플립플롭의 동작에서는, 도 4에 나타낸 각 신호의 전압 상태가 반전될 수 있다.
도 3의 플립플롭의 동작의 예에서, 기간은, 도 4에 나타낸 바와 같이, 기간(351), 기간(352), 및 기간(353)으로 분할될 수 있다. 각 기간에서의 동작을 이하에서 설명한다.
우선, 기간(351)에서는, 시각(E1)에서, 신호(S31)는 하이 레벨로 설정되고, 신호(S32)는 로우 레벨로 설정되며, 신호(S33)는 로우 레벨로 설정된다.
이때, 도 3의 플립플롭은 세트 상태로 설정된다. 또한, 트랜지스터(312)는 온으로 되고, 노드(317)의 전압은 VL이 된다. 게다가, 트랜지스터(313)는 온으로 되고, 노드(318)의 전압은 증가하기 시작한다. 노드(318)의 전압(V318라고도 함)은 "VH－Vth313" (트랜지스터(313)의 임계 전압)까지 상승한다. 노드(318)의 전압이 "VH－Vth313"에 도달하면, 트랜지스터(313)가 오프로 되고, 노드(318)는 부유 상태(floating state)가 된다. 게다가, 노드(318)의 전압의 절대치가 트랜지스터(315)의 임계 전압(Vth315)의 절대치보다 커지면, 트랜지스터(315)는 온으로 되고 신호(S34)는 로우 레벨로 설정된다.
그 다음, 기간(352)에서는, 시각(E2)에서, 신호(S31)는 로우 레벨로 설정되고, 신호(S32)는 하이 레벨로 설정되며, 신호(S33)는 로우 레벨이다.
트랜지스터(313)는 이때 오프로 유지되기 때문에, 노드(318)의 전압은 "VH - Vth313"으로 유지된다.
노드(318)의 전압이 "VH - Vth313"으로 유지될 때, 트랜지스터(315)는 온으로 유지된다. 트랜지스터(315)의 소스 및 드레인 중 하나의 전압이 VH 일 때, 트랜지스터(315)의 소스 및 드레인 중 다른 하나의 전압이 상승하기 시작한다. 따라서, 노드(318)는 부유 상태이기 때문에, 노드(318)의 전압은, 트랜지스터(315)의 게이트와 소스 및 드레인 중 다른 하나 사이에 생성된 용량(예를 들어, 기생 용량)에 의한 용량 결합 때문에 출력 신호의 전압에 따라 상승하기 시작한다. 이것이 이른바 부트스트랩 동작이다.
노드(318)의 전압은, 기간(351)에서의 노드(318)의 전압과 트랜지스터(315)의 임계 전압과의 합보다 큰 값, 즉, "VH + Vth315 + Va"(Va는 소정의 양의 값)까지 상승한다. 이때, 트랜지스터(315)는 온으로 유지되고 신호(S34)는 하이 레벨로 설정된다.
그 다음, 기간(353)에서는, 시각(E3)에서, 신호(S31)는 로우 레벨로 설정되고, 신호(S32)는 로우 레벨로 설정되며, 신호(S33)는 하이 레벨로 설정된다.
이때, 트랜지스터(311)는 온으로 되고, 노드(317)의 전압은 VH가 된다. 게다가, 트랜지스터(314)는 온으로 되고, 노드(318)의 전압이 VL까지 하강하기 시작하고, 플립플롭은 리세트 상태로 설정된다. 리세트 상태에서 트랜지스터(315)는 오프로 유지되고, 신호(S34)는 로우 레벨로 유지된다.
예로서 도 3 및 도 4에 나타낸 바와 같이, 본 실시예의 플립플롭은, 예를 들어, 동일한 도전형의 전계 효과 트랜지스터를 이용해 형성될 수 있다. 동일한 도전형의 트랜지스터들을 이용하면, 상이한 도전형의 트랜지스터들이 이용되는 경우에 비해 제작 단계 수가 줄어들 수 있다. 또한, 플립플롭이 동일한 도전형의 트랜지스터들을 포함하는 경우에도, 본 발명의 한 실시예의 시프트 레지스터의 전력 소비는 저감될 수 있다.
본 실시예는 다른 실시예들 임의의 실시예와 적절히 조합하거나 치환될 수 있다는 점에 유의한다.
(실시예 3)
본 실시예에서는, 본 발명의 한 실시예의 시프트 레지스터에 적용가능한 트랜지스터의 예를 설명한다.
도 5a 내지 도 5c를 참조하여 본 실시예의 트랜지스터의 구조예를 설명한다. 도 5a 내지 도 5c는 본 실시예의 트랜지스터의 구조의 예를 나타낸다. 도 5a는 상면도이고, 도 5b는 도 5a의 라인 Z1－Z2를 따른 단면도이다.
도 5a 및 도 5b의 트랜지스터는, 게이트 전극(211), 게이트 절연층(202), 산화물 반도체층(213), 도전층(215a), 및 도전층(215b)을 포함한다.
게이트 전극(211)은, 예를 들어 도 5b에 나타낸 바와 같이 기판(201) 위에 제공된다.
게이트 전극(211) 위에 게이트 절연층(202)이 제공된다.
산화물 반도체층(213)은, 게이트 절연층(202)을 개재하여 게이트 전극(211) 위에 제공된다. 산화물 반도체층(213)은 채널 형성 영역을 포함한다. 게다가, 산화물 반도체층(213)은 형성 시에 탈수화 또는 탈수소화 처리된다.
도전층(215a) 및 도전층(215b) 각각은 산화물 반도체층(213)의 일부 위에 제공된다. 도전층(215a) 및 도전층(215b) 각각은 트랜지스터의 소스 전극 또는 드레인 전극으로서 기능한다.
또한, 도 5a 및 도 5b의 트랜지스터에 관해서는, 산화물 반도체층은 탈수화 처리 또는 탈수소화 처리되고, 또한, 산화물 반도체층(213)의 일부에 접하여 산화물 절연층(218)이 형성된다. 탈수화 또는 탈수소화 처리가 실시된 후에 산화물 절연층(218)이 형성된 산화물 반도체층(213)을 채널 형성층으로서 포함하는 트랜지스터에서는, 장기간의 사용이나 과부하로 인한 Vth 시프트가 거의 발생하지 않기 때문에 신뢰성이 높다.
산화물 절연층(218) 위에 질화물 절연층이 제공될 수도 있다는 점에 유의한다. 질화물 절연층이 산화물 절연층(218) 아래에 제공되는 게이트 절연층(202) 또는 하지(base)로서 기능하는 절연층과 접함으로써, 기판의 측면 부근으로부터 수분, 수소 이온, 및 OH- 등의 불순물이 침입하는 것을 방지하는 것이 바람직하다. 특히, 산화물 절연층(218)과 접하는 게이트 절연층(202) 또는 하지로서 기능하는 절연층에 대해 질화 실리콘층을 사용하는 것이 효과적이다. 즉, 산화물 반도체층(213)의 아래쪽 면, 위쪽 면, 및 측면을 둘러싸도록 질화 실리콘층을 제공하면, 표시 장치의 신뢰성이 향상된다.
또한, 산화물 절연층(218) 위에(질화물 절연층이 제공되는 경우에는 질화물 절연층 위에) 평탄화 절연층이 제공될 수도 있다.
대안으로서, 도 5c에 나타낸 바와 같이, 트랜지스터(251)는, 산화물 반도체층(213)의 일부 위에 산화물 도전층(214a) 및 산화물 도전층(214b)이 제공되고, 산화물 도전층(214a)에 접하도록 도전층(215a)이 제공되며, 산화물 도전층(214b)에 접하도록 도전층(215b)이 제공되는 구조를 가질 수도 있다.
산화물 도전층(214a) 및 산화물 도전층(214b)은 산화물 반도체층(213)보다 높은 도전율을 갖고 있고, 트랜지스터(251)의 소스 영역(저저항 소스 영역이라고도 함) 및 드레인 영역(저저항 드레인 영역이라고도 함)으로서 기능한다.
산화물 도전층(214a) 및 산화물 도전층(214b)을 형성하기 위해 이용되는 산화물 도전막의 재료로서, In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물, Sn-Al-Zn-O계 금속 산화물, In-Zn-O계 금속 산화물, Sn-Zn-O계 금속 산화물, Al-Zn-O계 금속 산화물, In-Sn-O계 금속 산화물, In-O계 금속 산화물, Sn-O계 금속 산화물, Zn-O계 금속 산화물 등의, 가시광에 대해 투광성을 갖는 도전 재료가 이용될 수 있다. 산화물 도전막의 두께는 1 nm 이상 300 nm 이하의 범위에서 적절히 선택된다. 스퍼터링법을 이용하는 경우, 2 중량% 이상 10 중량% 이하의 SiO2를 포함한 타겟을 이용해 성막을 실시하여, 결정화를 저해하는 SiOx(x>O)이 투광성 도전막에 포함되도록 한다. 따라서, 이후에 실시되는 탈수화 또는 탈수소화를 위한 열 처리시에 투광성 도전막이 결정화되는 것을 방지하는 것이 바람직하다.
예를 들어, In-Ga-Zn-O계 막을 산화물 반도체층에 이용하는 경우, 채널 형성 영역으로서 기능하는 산화물 반도체층(213)과 산화물 도전층(214a) 및 산화물 도전층(214b)이 상이한 성막 조건 하에서 별개로 형성될 수 있다.
예를 들어, 스퍼터링법에 의해 성막이 행해지는 경우, 아르곤 가스에서 형성된 산화물 반도체막을 이용하여 형성된 산화물 도전층(214a) 및 산화물 도전층(214b) 각각은 n형의 도전형과 0.01 eV 내지 0.1 eV의 활성화 에너지(ΔE)를 갖는다.
본 실시예에서, 예로서, 산화물 도전층(214a) 및 산화물 도전층(214b)은 In-Ga-Zn-O계 막이며, 적어도 비정질 성분을 포함한다는 점에 유의한다. 게다가, 산화물 도전층(214a 및 214b)은 결정립(나노 크리스탈이라고도 함)을 포함할 수도 있다. 이 산화물 도전층(214a) 및 산화물 도전층(214b) 내의 결정립은 1 nm 내지 10 nm 정도, 통상적으로는 2 nm 내지 4 nm 정도의 직경을 갖는다.
산화물 도전층(214a) 및 산화물 도전층(214b)이 반드시 제공될 필요는 없지만, 채널 형성층으로서 기능하는 산화물 반도체층(213)과 소스 전극 및 드레인 전극으로서 기능하는 도전층(215a) 및 도전층(215b) 사이에 산화물 도전층(214a 및 214b)이 제공될 때, 양호한 전기적 접합이 얻어질 수 있고, 트랜지스터(251)가 안정적으로 동작할 수 있다.
대안으로서, 도 5a 및 도 5b의 트랜지스터는, 산화물 절연층(218)(질화물 절연층이 제공되는 경우에는 산화물 절연층(218) 및 질화물 절연층)을 개재하여 산화물 반도체층(213) 위에 도전층(217)이 제공되는 도 6a 및 도 6b의 구조를 가질 수도 있다. 도 6a 및 도 6b는 본 실시예의 트랜지스터의 구조의 예를 나타낸다. 도 6a는 상면도이고, 도 6b는 도 6a의 라인 Z1－Z2를 따른 단면도이다. 도전층(217)은 제2 게이트 전극으로서 기능한다. 제2 게이트 전압이 도전층(217)에 인가됨으로써, 트랜지스터(251)의 임계 전압이 제어될 수 있다. 평탄화 절연층이 제공되는 경우에는, 평탄화 절연층 위에 도전층(217)이 제공될 수 있다.
예를 들어, 소스 전극의 전압 이상의 전압이 도전층(217)에 인가되면, 트랜지스터의 임계 전압은 음의 측으로 시프트된다; 소스 전극의 전압보다 낮은 전압이 도전층(217)에 인가되면, 트랜지스터의 임계 전압은 양의 측으로 시프트된다.
도 5a 내지 도 5c와 도 6a 및 도 6b에 예로서 나타낸 바와 같이, 본 실시예의 트랜지스터들은, 각각이 채널 형성층으로서 기능하는 산화물 반도체층을 포함하는 트랜지스터이다. 따라서, 본 실시예의 트랜지스터는 채널 형성층에 대해 비정질 실리콘층을 포함하는 종래의 트랜지스터에 비해 높은 이동도를 갖기 때문에, 고속 동작이 가능하다. 또한, 본 실시예의 트랜지스터가 이용되는 경우에도, 본 발명의 한 실시예의 시프트 레지스터의 전력 소비는 저감될 수 있다.
도 7a 및 도 7b를 참조하여, 도 5a 및 도 5c의 복수의 트랜지스터가 이용되는 경우의 한 실시예를 설명한다. 예로서, 도 7a 및 도 7b는 본 발명의 한 실시예의 시프트 레지스터에 적용가능한 복수의 트랜지스터의 구조를 나타낸다. 도 7a는 상면도이고, 도 7b는 도 7a의 라인 X1－X2를 따른 단면도이다.
예로서, 트랜지스터(251) 및 트랜지스터(252)가 도 7a 및 도 7b에 나타나 있다. 예로서, 산화물 반도체층과 소스 전극 및 드레인 전극 각각의 사이에 산화물 도전층이 제공되는 구조가 나타나 있다는 점에 유의한다.
도 5a 및 도 5c에서와 같이, 트랜지스터(251)는, 게이트 전극(211), 게이트 절연층(202), 산화물 반도체층(213), 산화물 도전층(214a) 및 산화물 도전층(214b), 도전층(215a) 및 도전층(215b)을 포함한다.
게이트 전극(211)은, 예를 들어 도 7b에 나타낸 바와 같이 기판(201) 위에 제공된다.
게이트 전극(211) 위에 게이트 절연층(202)이 제공된다.
산화물 반도체층(213)은, 게이트 절연층(202)을 개재하여 게이트 전극(211) 위에 제공된다. 산화물 반도체층(213)은 탈수화 또는 탈수소화 처리된다.
산화물 도전층(214a) 및 산화물 도전층(214b)은 산화물 반도체층(213)보다 높은 도전율을 갖고 있고, 트랜지스터(251)의 소스 영역(저저항 소스 영역이라고도 함) 및 드레인 영역(저저항 드레인 영역이라고도 함)으로서 기능한다.
도전층(215a)은 산화물 도전층(214a)을 개재하여 산화물 반도체층(213) 위에 제공되며, 도전층(215b)은 산화물 도전층(214b)을 개재하여 산화물 반도체층(213) 위에 제공된다.
트랜지스터(252)는, 게이트 전극(2112), 게이트 절연층(202), 산화물 반도체층(2132), 산화물 도전층(2142a) 및 산화물 도전층(2142b), 도전층(215b) 및 도전층(215c)을 포함한다.
게이트 전극(2112)은 게이트 전극(211)과 동일한 층을 이용하여 형성되고, 게이트 전극(211)이 또한 제공된 기판(201) 위에 제공된다.
산화물 반도체층(2132)은 산화물 반도체층(213)과 동일한 층을 이용하여 형성되고, 산화물 반도체층(213)과 마찬가지로, 형성시에 탈수화 또는 탈수소화 처리된다.
산화물 도전층(2142a) 및 산화물 도전층(2142b)은 산화물 반도체층(2132)보다 높은 도전율을 갖고, 트랜지스터(252)의 소스 영역(저저항 소스 영역이라고도 함) 및 드레인 영역(저저항 드레인 영역이라고도 함)으로서 기능한다.
도 7a 및 도 7b의 트랜지스터(251 및 252)에는, 산화물 반도체층에 탈수화 처리 또는 탈수소화 처리를 실시하는 것 외에도, 각각 산화물 반도체층(213)의 일부 및 산화물 반도체층(2132)의 일부와 접하여 산화물 절연층(218)이 제공된다.
또한, 트랜지스터(251)의 게이트 전극(211)은, 게이트 절연층(202)에 형성된 개구부에서 도전층(215b)에 접한다. 따라서 양호한 컨택트가 얻어질 수 있고, 이것은 접촉 저항의 저감으로 이어진다. 따라서, 개구의 수가 저감될 수 있고, 그 결과, 개구에 의해 점유되는 면적이 축소된다. 따라서, 예를 들어, 2개의 트랜지스터를 이용해 이 구조를 갖는 논리 회로(예를 들어, 인버터)가 형성될 수 있다.
도 7a 및 도 7b에 나타낸 바와 같이, 본 발명의 한 실시예의 시프트 레지스터는 복수의 트랜지스터를 포함하고, 트랜지스터의 게이트 전극은 게이트 절연층에 형성된 개구부에서 다른 트랜지스터의 소스 전극 또는 드레인 전극에 전기적으로 접속될 수도 있다.
그 다음, 도 8a 내지 도 8d를 참조하여 도 5a 및 도 5b에 나타낸 트랜지스터의 제조 방법의 예를 설명한다. 도 8a 내지 도 8d는 도 5a 및 도 5b에 나타낸 트랜지스터의 제조 방법의 예를 나타내는 단면도이다.
우선, 기판(201)을 준비한다. 기판(201) 위에 도전막이 형성된 다음, 제1 포토리소그래피 단계에 의해 게이트 전극(211)이 형성된다(도 8a 참조). 게이트 전극(211)의 측면은 테이퍼링되는(tapered) 것이 바람직하다는 점에 유의한다. 게이트 전극(211)의 측면이 테이퍼링되면, 게이트 전극(211) 및 게이트 전극(211)과 접하면서 게이트 전극 위에 형성된 막 사이의 접착이 증가될 수 있다.
기판(201)은, 절연 표면과, 적어도 이후에 실시되는 열 처리를 견딜 수 있기에 충분히 높은 내열성을 갖는 것이 필요하다. 기판(201)으로서는, 예를 들어, 유리 기판 등이 이용될 수 있다.
유리 기판으로서, 이후에 실시되는 열 처리의 온도가 높은 경우에는, 그 변형점이 730℃ 이상인 기판이 이용되는 것이 바람직하다. 유리 기판으로서, 알루미노실리케이트 유리(aluminosilicate glass), 알루미노보로실리케이트 유리, 또는 바륨 보로실리케이트 유리 등의 유리 재료가 이용된다. 산화 붕소보다 많은 양의 산화 바륨(BaO)을 포함함으로써, 더 실용적인 내열성 유리가 얻어질 수 있다는 점에 유의한다. 따라서, B2O3보다 BaO의 양이 더 많도록 BaO와 B2O3를 포함한 유리 기판을 이용하는 것이 바람직하다.
유리 기판 대신에, 세라믹 기판, 석영 기판, 또는 사파이어 기판 등의 절연체로 형성된 기판(201)이 이용될 수도 있다는 점에 유의한다. 대안으로서, 결정화된 유리 기판 등이 이용될 수도 있다.
하지막의 역할을 하는 절연막이, 기판(201)과 게이트 전극(211) 사이에 제공될 수도 있다. 하지막은 기판(201)으로부터의 불순물 원소의 확산을 방지하는 기능을 갖고, 질화 실리콘막, 산화 실리콘막, 질화 산화 실리콘막, 및 산화 질화 실리콘막 중 하나 이상의 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다.
게이트 전극(211)을 형성하기 위한 도전막의 재료의 예로서, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐 등의 금속 재료, 또는 이들 재료들 중 임의의 재료를 주성분으로서 포함하는 합금 재료가 이용될 수 있다. 게이트 전극(211)을 형성하기 위한 도전막은, 이들 재료 중 하나 이상을 포함하는 단층막 또는 적층막에 의해 형성될 수 있다.
게이트 전극(211)을 형성하기 위한 도전막으로서, 예를 들어, 티타늄막, 알루미늄막, 및 티타늄막을 이 순서로 적층한 3층의 적층막, 또는 몰리브덴막, 알루미늄막, 및 몰리브덴막을 이 순서로 적층한 3층의 적층막을 이용하는 것이 바람직하다. 물론, 도전막으로서, 단층막, 2층의 적층막, 또는 4층 이상의 적층막을 이용할 수도 있다. 도전막으로서 티타늄막, 알루미늄막, 및 티타늄막의 적층 도전막을 이용하면, 염소 가스를 이용한 건식 에칭법에 의해 에칭이 행해질 수 있다.
그 다음, 게이트 전극(211) 위에 게이트 절연층(202)이 형성된다.
게이트 절연층(202)은, 플라즈마 CVD법 또는 스퍼터링법 등에 의해, 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층 또는 질화 산화 실리콘층의 단층을 갖거나 그 적층을 갖도록 형성될 수 있다. 예를 들어, 산화 질화 실리콘층이 형성되는 경우, 성막 가스로서 SiH4, 산소, 및 질소를 이용하여 플라즈마 CVD법에 의해 산화 질화 실리콘층이 형성될 수도 있다. 게이트 절연층(202)의 두께는, 100 nm 이상 500 nm 이하이다; 적층을 이용하여 게이트 절연층(202)이 형성되는 경우, 예를 들어, 두께 50 nm 이상 200 nm 이하의 제1 게이트 절연층과 두께 5 nm 이상 300 nm 이하의 제2 게이트 절연층이 적층된다. 게이트 절연층(202)에 대해 인 또는 붕소로 도핑된 실리콘 타겟을 이용하여 형성된 산화 실리콘막이 이용되면, (수분, 수소 이온, 및 OH- 등의) 불순물의 침입이 억제될 수 있다.
본 실시예에서는, 예로서 플라즈마 CVD법에 의해 200 nm의 두께를 갖는 질화 실리콘막을 이용하여 게이트 절연층(202)이 형성된다.
그 다음, 게이트 절연층(202) 위에 산화물 반도체막이 형성된다. 산화물 반도체막의 두께는 2 nm이상 200 nm이하인 것이 바람직하다. 예를 들어, 산화물 반도체막의 두께가 50 nm이하의 정도로 작으면, 산화물 반도체막의 형성 이후에 탈수화 또는 탈수소화를 위한 열 처리가 실시되더라도 산화물 반도체막이 비정질 상태일 수 있다. 산화물 반도체막의 두께를 얇게 함으로써, 산화물 반도체막의 형성 후에 열 처리가 실시될 때 산화물 반도체막의 결정화가 억제될 수 있다.
산화물 반도체막이 스퍼터링법에 의해 형성되기 이전에, 아르곤 가스를 도입해 플라즈마를 발생시키는 역스퍼터링에 의해, 게이트 절연층의 표면에 부착된 입자(성막시에 생성된 분말 물질 또는 먼지라고도 함)이 제거될 수도 있다는 점에 유의한다. 역스퍼터링이란, 타겟 측에 전압을 인가하지 않고, RF 전원을 이용해 아르곤 분위기에서 기판측에 전압을 인가해 기판 부근에 플라스마를 생성하여 표면을 개질하는 방법을 말한다. 아르곤 분위기 대신에, 질소 분위기, 헬륨 분위기, 산소 분위기 등을 이용할 수도 있다는 점에 유의한다.
산화물 반도체막으로서, 이하의 것들 중 임의의 것이 이용될 수 있다: In-Ga-Zn-O-계의 산화물 반도체막; In-Sn-Zn-O-계의 산화물 반도체막; In-Al-Zn-O-계의 산화물 반도체막; Sn-Ga-Zn-O-계의 산화물 반도체막; Al-Ga-Zn-O-계의 산화물 반도체막; Sn-Al-Zn-O-계의 산화물 반도체막; In-Zn-O-계의 산화물 반도체막; Sn-Zn-O-계의 산화물 반도체막; Al-Zn-O-계의 산화물 반도체막; In-Sn-O계의 산화물 반도체막; In-O-계의 산화물 반도체막; Sn-O-계의 산화물 반도체막; 및 Zn-O-계 산화물 반도체막. 본 실시예에서는, In-Ga-Zn-O계의 산화물 반도체 타겟을 이용하여 스퍼터링법에 의해 산화물 반도체막이 형성된다. 대안으로서, 산화물 반도체막은, 희가스(통상적으로는, 아르곤) 분위기, 산소 분위기, 또는 희가스(통상적으로는 아르곤) 및 산소의 혼합 분위기에서, 스퍼터링법에 의해 형성될 수 있다. 스퍼터링법을 이용하는 경우, 2 중량% 내지 10 중량%의 SiO2를 포함하는 타겟을 이용해 성막이 실시되고, 결정화를 저해하는 SiOx(x>0)가 산화물 반도체막에 포함될 수도 있다. 따라서, 이후에 실시되는 탈수화 또는 탈수소화를 위한 열 처리시에, 이후에 형성되는 산화물 반도체층의 결정화가 억제될 수 있다.
여기서, In, Ga, 및 Zn을 포함한 산화물 반도체 성막용 타겟(조성비로서 In2O3：Ga2O3：ZnO=1：1：1 [몰비])을 이용해, 기판과 타겟 사이의 거리가 100 mm, 압력이 0.6 Pa, 직류(DC) 전원이 0.5 kW, 및 분위기는 산소(산소 유량 비율 100%)인 조건하에서 산화물 반도체막이 형성된다. 펄스 직류(DC) 전원이 바람직하며, 이것은, 성막시에 발생되는 분말 물질(입자 또는 먼지라고도 함)이 경감될 수 있고 막 두께가 균일해질 수 있기 때문이라는 점에 유의한다. 본 실시예에서는, 산화물 반도체막으로서, In-Ga-Zn-O계의 산화물 반도체 성막용 타겟을 이용하여 스퍼터링법에 의해 In-Ga-Zn-O계 비단결정막이 형성된다.
스퍼터링법의 예로서, 스퍼터링용 전원에 대해 고주파 전원이 이용되는 RF 스퍼터링법, 스퍼터링용 전원에 대해 DC 전원이 이용되는 DC 스퍼터링법, 및 바이어스가 펄스화된 방식으로 인가되는 펄스 DC 스퍼터링법이 포함된다. 절연막이 형성되는 경우에는 RF 스퍼터링법이 주로 이용되고, 금속 도전막이 형성되는 경우에는 DC 스퍼터링법이 주로 이용된다.
또한, 상이한 재료의 복수 타겟이 세팅될 수 있는 멀티-소스 스퍼터링 장치도 있다. 멀티-소스 스퍼터링 장치를 이용하여, 동일한 챔버에서 상이한 재료의 막이 형성되어 적층되거나, 동일한 챔버에서 전기 방전에 의해 복수 종류의 재료의 막이 동시에 형성될 수 있다.
게다가, 챔버 내부에 자석 시스템을 갖추고 마그네트론 스퍼터링법에 이용되는 스퍼터링 장치와, 글로우 방전을 사용하지 않고 마이크로파를 이용하여 발생시킨 플라즈마를 이용하는 ECR 스퍼터링법에 이용되는 스퍼터링 장치가 있다.
스퍼터링법을 이용한 성막 방법으로서, 성막 동안에 타겟 물질과 스퍼터링 가스 성분을 서로 화학반응시켜 그 화합물의 박막을 형성하는 반응성 스퍼터링법과, 성막 동안에 기판에도 전압을 인가하는 바이어스 스퍼터링법이 있다.
스퍼터링이 행해지는 성막 챔버의 배기 수단으로서는, 크라이오펌프(cryopump)를 이용하는 것이 바람직하다. 배기를 위해 크라이오펌프를 이용하면, 성막 챔버 내의 수분 등의 불순물이 제거될 수 있다.
그 다음, 산화물 반도체막이 제2 포토리소그래피 단계에 의해 섬 형상으로 가공되어 산화물 반도체층(213)을 형성한다(도 8b 참조). 제2 포토리소그래피 단계 후에, 산화물 반도체층(213)이 불활성 가스 분위기(예를 들어, 질소, 헬륨, 네온, 또는 아르곤)에서 열 처리(400℃ 이상 750℃ 미만)되어, 그 층에 포함된 수소 및 물 등의 불순물이 제거된다는 점에 유의한다.
그 다음, 산화물 반도체층이 탈수화 또는 탈수소화된다. 탈수화 또는 탈수소화를 위한 제1 열 처리는, 400℃ 이상 750℃ 미만, 바람직하게는 425℃ 이상 750℃ 미만의 온도에서 실시된다. 온도가 425℃ 이상인 경우, 열 처리 시간은 1시간 이하일 수 있지만, 온도가 425℃ 미만인 경우, 열 처리 시간은 1시간보다 길다는 점에 유의한다. 본 실시예에서는, 열 처리 장치의 하나인 전기로에 기판이 도입되고, 질소 분위기에서 산화물 반도체층에 열 처리가 실시된다. 그 다음, 산화물 반도체층은 대기에 노출되지 않으며, 이것은 산화물 반도체층 내로의 물과 수소의 재혼입을 방지하여, 산화물 반도체층이 얻어진다. 본 실시예에서는, 산화물 반도체층이 탈수화 또는 탈수소화되는 가열 온도 T로부터 물의 재혼입을 방지하기에 충분히 낮은 온도까지, 구체적으로는 가열 온도 T보다 100℃ 이상 낮은 온도까지 질소 분위기에서 하나의 로(furnace)에서 서랭이 실시된다. 분위기는 질소 분위기로 한정되지 않고, 헬륨, 네온, 또는 아르곤 등의 희가스 분위기에서 탈수화 또는 탈수소화가 실시될 수도 있다.
열 처리 장치는 전기로(electric furnace)에 한정되지 않고, 저항 가열 소자 등의 가열 소자로부터의 열 전도나 열 복사에 의해 물체를 가열하는 장치를 가질 수도 있다는 점에 유의한다. 예를 들어, GRTA(gas rapid thermal anneal) 장치, LRTA(lamp rapid thermal anneal) 장치 등의 RTA(rapid thermal anneal) 장치가 이용될 수 있다. LRTA 장치는, 할로겐 램프, 메탈 핼라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 방출되는 광(전자기파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용하여 열 처리를 실시하는 장치이다. 가스로서, 열 처리에 의해 피처리물과 거의 반응하지 않는 불활성 기체가 이용된다. 예를 들어, 질소, 또는 아르곤 등의 희가스가 이용된다.
산화물 반도체층을 400℃ 이상 750℃ 미만의 온도에서 열 처리하면, 산화물 반도체층의 탈수화 또는 탈수소화가 달성될 수 있다; 따라서, 이후에 산화물 반도체층에 물(H2O)이 다시 혼입되는 것을 방지할 수 있다.
제1 열 처리에 있어서, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다는 점에 유의한다. 제1 열 처리에 있어서, 열 처리 장치 내에 도입되는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도는, 바람직하게는 6N(99.9999%) 이상, 더욱 바람직하게는 7N(99.99999%) 이상이다(즉, 불순물 농도가 바람직하게는 1 ppm 이하, 더욱 바람직하게는 0.1 ppm 이하임).
제1 열 처리의 조건 또는 산화물 반도체층의 재료에 따라, 일부 경우에는 산화물 반도체층이 결정화에 의해, 미정질층(microcrystalline layer), 나노결정층, 또는 다결정층(polycrystalline layer)이 된다. 예를 들어, 산화물 반도체층은 결정화되어 90% 이상 또는 80% 이상의 결정화 정도를 갖는 미정질 반도체층이 될 수도 있다. 또한, 제1 열 처리의 조건 또는 산화물 반도체층의 재료에 따라, 산화물 반도체층은 결정 성분을 포함하지 않는 비정질 산화물 반도체층이 될 수도 있다.
산화물 반도체층은, 제1 열 처리 후에, 산소 결핍형 및 저저항의 산화물 반도체층, 즉, n형의 저저항 산화물 반도체층으로 변한다. 제1 열 처리 후의 산화물 반도체층은, 형성 직후의 산화물 반도체층보다 높은 캐리어 농도를 갖고, 바람직하게는 1×1018/cm3 이상의 캐리어 농도를 갖는다.
섬 형상의 산화물 반도체층으로 가공되지 않은 산화물 반도체층에 제1 열 처리가 실시될 수 있다. 그 경우, 제1 열 처리 후에 열 처리 장치로부터 기판을 꺼낸 다음, 포토리소그래피 단계를 실시한다.
그 다음, 게이트 절연층(202) 및 산화물 반도체층(213) 위에 트랜지스터의 소스 전극층 및 드레인 전극층을 형성하기 위한 도전막이 형성된다.
도전막에 대해, Ti, Mo, W, Al, Cr, Cu, 및 Ta로부터 선택된 원소, 이들 원소들 중 임의의 원소를 성분으로서 포함하는 합금, 이들 원소들을 조합하여 포함하는 합금 등이 이용된다. 도전막은 상기 원소를 포함하는 단층으로 한정되지 않고, 2층 이상의 적층으로 형성될 수 있다. 본 실시예에서는, 티타늄막(두께 100 nm)과 알루미늄막(두께 200 nm)과 티타늄막(두께 100 nm)이 적층된 3층 도전막이 형성된다. Ti막 대신에, 질화 티타늄막을 이용할 수도 있다.
200℃ 내지 600℃의 열 처리가 실시되는 경우, 도전막이 이 열 처리를 견디기에 충분히 높은 내열성을 갖는 것이 바람직하다. 예를 들어, 힐록(hillock)을 방지하는 원소가 첨가된 알루미늄 합금이나, 내열성 도전막과 함께 적층된 도전막을 이용하는 것이 바람직하다. 도전막의 형성 방법으로서, 스퍼터링법, 진공 증착법(예를 들어, 전자빔 증착법), 아크 방전 이온 도금법, 또는 스프레이법이 이용된다. 대안으로서, 도전막은, 스크린 인쇄법, 잉크젯법 등에 의해 은, 금, 구리 등의 도전성 나노페이스트를 방출하고 나노페이스트를 소성함으로써 형성될 수도 있다.
그 다음, 제3 포토리소그래피 단계가 실시된다. 소스 전극 및 드레인 전극을 형성하기 위한 도전막 위에 레지스터 마스크(233a) 및 레지스터 마스크(233b)가 형성되고, 레지스터 마스크(233a) 및 레지스터 마스크(233b)를 이용해 도전막의 일부가 선택적으로 에칭되어, 도전층(215a) 및 도전층(215b)이 형성된다(도 8c 참조).
제3 포토리소그래피 단계에서, 산화물 반도체층 위에 접하는 도전막의 부분만이 선택적으로 제거된다. 예를 들어, In-Ga-Zn-O계 산화물 반도체층 위에 접하는 금속 도전막의 부분만을 선택적으로 제거하기 위하여 알칼리성의 에칭제(etchant)로서 암모니아과수 혼합물(중량비에서 과산화수소：암모니아：물 = 5：2：2) 등을 이용하면, 금속 도전막을 선택적으로 제거할 수 있고, 산화물 반도체로 형성된 산화물 반도체층을 잔존시킬 수 있다.
제3 포토리소그래피 단계에서, 에칭 조건에 따라 일부 경우에는 산화물 반도체층의 노출 영역이 에칭된다. 그 경우, 소스 전극과 드레인 전극 사이에 개재되는 산화물 반도체층의 영역(도전층(215a)과 도전층(215b) 사이에 개재되는 영역)은, 게이트 전극(211) 위에서 소스 전극 또는 드레인 전극과 중첩하는 산화물 반도체층의 영역보다 얇다.
그 다음, 게이트 절연층(202) 및 산화물 반도체층(213) 위에, 산화물 절연층(218)이 형성된다. 이 단계에서, 산화물 반도체층(213)의 일부는 산화물 절연층(218)과 접한다. 게이트 절연층을 사이에 두고 게이트 전극과 중첩하는 산화물 반도체층의 영역이 채널 형성 영역이라는 점에 유의한다.
산화물 절연층(218)은, 산화물 절연층에 물과 수소 등의 불순물을 혼입시키지 않는 적절한 방법, 예를 들어, 스퍼터링법에 의해 1 nm 이상의 두께를 갖도록 형성될 수 있다. 본 실시예에서는, 스퍼터링법에 의해 산화물 절연층으로서 산화 실리콘막이 형성된다. 성막시의 기판 온도는, 실온 이상, 300℃ 이하일 수 있다. 이 실시예에서 기판 온도는 100℃이다. 산화 실리콘막은, 희가스(통상적으로는, 아르곤) 분위기, 산소 분위기, 또는 희가스(통상적으로는, 아르곤) 및 산소를 포함하는 분위기에서 스퍼터링법에 의해 형성될 수 있다. 또한, 타겟으로서 산화 실리콘 타겟이나 실리콘 타겟이 이용될 수 있다. 예를 들어, 실리콘 타겟을 이용하여, 산소 및 희가스를 포함하는 분위기에서 스퍼터링법에 의해 산화 실리콘막이 형성될 수 있다. 저항이 감소된 산화물 반도체층(213)에 접하여 형성되는 산화물 절연층은, 수분, 수소 이온, 및 OH- 등의 불순물을 포함하지 않고 이러한 불순물들이 외부로부터 침입하는 것을 차단하는 무기 절연막을 이용하여 형성된다; 통상적으로는, 산화 실리콘막, 질화 산화 실리콘막, 산화 알루미늄막, 또는 산화 질화 알루미늄막 등이 이용된다. 스퍼터링법에 의해 형성된 산화물 절연층은 특히 치밀하고, 접하는 층 내로 불순물이 확산되는 현상을 억제하는 보호막으로서 단층도 이용될 수 있다는 점에 유의한다. 또한, 인(P)이나 붕소(B)로 도핑된 타겟이 이용되어, 산화물 절연층에 인(P)이나 붕소(B)가 첨가된다.
본 실시예에서는, 6N의 순도를 갖는 기둥모양의 다결정 붕소-도핑된 실리콘 타겟(저항값 0.01 Ωㆍcm)을 이용하여, 기판과 타겟 사이의 거리(T-S간 거리)가 89 mm, 압력이 0.4 Pa, 직류(DC) 전원이 6kW, 분위기는 산소(산소 유량 비율 100%) 분위기에서 펄스 DC 스퍼터링법에 의해 성막이 실시된다. 막 두께는 300 nm이다.
산화물 절연층(218)은 산화물 반도체층의 채널 형성 영역 위에 접하여 제공되며, 또한 채널 보호층으로서 기능한다.
그 다음, 제2 열 처리(바람직하게는 200℃ 이상 400℃ 이하, 예를 들어 250℃ 이상 350℃ 이하)가 불활성 가스 분위기(예를 들어, 질소 분위기)에서 실시될 수도 있다. 예를 들어, 제2 열 처리는 질소 분위기에서 250℃, 1시간 동안 실시된다. 제2 열 처리가 실시될 때, 산화물 반도체층(213)은, 그 일부가 산화물 절연층(218)과 접한 상태로, 그리고 다른 일부가 도전층(215a) 및 도전층(215b)과 접한 상태로 가열된다.
제1 열 처리에서 저항이 줄어든 산화물 반도체층(213)이 산화물 절연층(218)과 접한 상태로 제2 열 처리가 실시되면, 산화물 절연층(218)과 접한 영역이 산소-과잉 상태가 된다. 따라서, 산화물 절연층(218)과 접하는 산화물 반도체층(213)의 영역은, 산화물 반도체층(213)의 깊이 방향으로 i형화(저항 증가)된다(도 8d 참조).
제2 열 처리를 실시하는 타이밍은, 제3 포토리소그래피 단계 이후라면, 제3 포토리소그래피 단계 직후의 타이밍으로 한정되지 않는다는 점에 유의한다.
따라서, 본 실시예의 트랜지스터가 제조될 수 있다.
본 실시예는 다른 실시예들 중 임의의 실시예와 적절히 조합될 수 있다는 점에 유의한다.
(실시예 4)
본 실시예에서는, 본 발명의 한 실시예의 시프트 레지스터에 적용가능한 트랜지스터의 또 다른 예를 설명한다.
도 9a 및 도 9b를 참조하여 본 실시예의 트랜지스터의 구조예를 설명한다. 도 9a 및 도 9b는 본 실시예의 트랜지스터의 구조의 예를 나타낸다. 도 9a는 상면도이고, 도 9b는 도 9a의 라인 Z1－Z2를 따른 단면도이다.
도 5a 내지 도 5c의 트랜지스터에서와 같이, 도 9a 및 도 9b의 트랜지스터는, 게이트 전극(211), 게이트 절연층(202), 산화물 반도체층(213), 도전층(215a), 및 도전층(215b)을 포함한다.
게이트 전극(211)은, 예를 들어 도 9b에 나타낸 바와 같이 기판(201) 위에 제공된다.
게이트 전극(211) 위에 게이트 절연층(202)이 형성된다.
도전층(215a) 및 도전층(215b) 각각은 게이트 절연층(202)의 일부 위에 제공된다.
산화물 반도체층(213)은, 게이트 절연층(202)을 개재하여 게이트 전극(211), 도전층(215a) 및 도전층(215b) 위에 제공된다. 산화물 반도체층(213)은 형성시에 탈수화 또는 탈수소화 처리된다.
또한, 도 9a 및 도 9b의 트랜지스터에 관해서는, 산화물 반도체층은 탈수화 처리 또는 탈수소화 처리되고, 또한, 산화물 반도체층(213)의 일부에 접하는 산화물 절연층(218)이 형성된다.
산화물 절연층(218) 위에 질화물 절연층이 제공될 수도 있다는 점에 유의한다. 질화물 절연층이 산화물 절연층(218) 아래에 제공되는 게이트 절연층(202) 또는 하지로서 기능하는 절연층과 접함으로써, 기판의 측면 부근으로부터의 수분, 수소 이온, 및 OH- 등의 불순물의 침입이 방지되는 것이 바람직하다. 특히, 산화물 절연층(218)과 접하는 게이트 절연층(202) 또는 하지로서 기능하는 절연층에 대해 질화 실리콘층을 사용하는 것이 효과적이다. 즉, 산화물 반도체층(213)의 아래쪽 면, 위쪽 면, 및 측면을 둘러싸도록 질화 실리콘층을 제공하면, 표시 장치의 신뢰성이 향상된다.
또한, 산화물 절연층(218) 위에(질화물 절연층이 제공되는 경우에는 질화물 절연층 위에) 평탄화 절연층이 제공될 수도 있다.
도 6a 및 도 6b에서와 같이, 도 9a 및 도 9b의 트랜지스터(251)는, 산화물 절연층(218) 위에(평탄화 절연층이 제공되는 경우에는 평탄화 절연층 위에) 도전층이 제공되어 산화물 절연층(218)이 도전층과 산화물 반도체층(213) 사이에 개재되는 구조를 가질 수도 있다. 도전층은 제2 게이트 전극으로서 기능한다. 제2 게이트 전압이 도전층에 인가됨으로써, 트랜지스터(251)의 임계 전압이 제어될 수 있다.
평탄화 절연층은 반드시 제공될 필요는 없다는 점에 유의한다. 평탄화 절연층이 제공되지 않을 때에는, 산화물 절연층(218) 위에(질화물 절연층이 형성되는 경우에는 질화물 절연층 위에) 제2 게이트 전극으로서 기능하는 도전층이 형성될 수 있다.
예를 들어, 소스 전극의 전압보다 높거나 같은 전압이 제2 게이트 전극으로서 기능하는 도전층에 인가되면, 트랜지스터의 임계 전압은 음의 방향으로 시프트된다. 소스 전극의 전압보다 낮은 전압이 제2 게이트 전극으로서 기능하는 도전층에 인가되면, 트랜지스터의 임계 전압은 양의 방향으로 시프트된다.
대안으로서, 본 실시예의 트랜지스터는, 도 5c의 트랜지스터(251)와 같이, 산화물 반도체층(213)과 도전층(215a) 사이에 산화물 도전층(214a)이 제공되고, 산화물 반도체층(213)과 도전층(215b) 사이에 산화물 도전층(214b)이 제공되는 구조를 가질 수 있다.
도 9a 및 도 9b에 나타낸 바와 같이, 본 실시예의 트랜지스터는, 소스 전극 또는 드레인 전극 위에 산화물 반도체층이 제공되는, 소위 보텀-컨택트형 트랜지스터이다. 따라서, 본 실시예의 트랜지스터는 채널 형성층에 대해 비정질 실리콘을 포함하는 종래의 트랜지스터에 비해 높은 이동도를 갖기 때문에, 고속 동작이 수행될 수 있다. 또한, 본 실시예의 트랜지스터가 이용되는 경우에도, 본 발명의 한 실시예의 시프트 레지스터의 전력 소비는 저감될 수 있다. 또한, 보텀-컨택트형 트랜지스터가 적용되어, 산화물 반도체층이 소스 전극 또는 드레인 전극으로서 기능하는 도전층과 접촉하는 면적이 증가될 수 있고 필링(peeling) 등이 방지될 수 있다.
(실시예 5)
본 실시예에서는, 본 발명의 한 실시예의 시프트 레지스터에 적용가능한 트랜지스터의 또 다른 예를 설명한다.
도 10a 및 도 10b를 참조하여 본 실시예의 트랜지스터의 구조예를 설명한다. 도 10a 및 도 10b는 본 실시예의 트랜지스터의 구조의 예를 나타낸다. 도 10a는 상면도이고, 도 10b는 도 10a의 라인 Z1－Z2를 따른 단면도이다.
도 5a 내지 도 5c, 도 6a 및 도 6b, 및 도 9a 및 도 9b에 나타낸 트랜지스터에서와 같이, 도 10a 및 도 10b의 트랜지스터는, 게이트 전극(211), 게이트 절연층(202), 산화물 반도체층(213), 도전층(215a), 및 도전층(215b)을 포함한다.
게이트 전극(211)은, 예를 들어 도 10b에 나타낸 바와 같이 기판(201) 위에 제공된다.
게이트 전극(211) 위에 게이트 절연층(202)이 제공된다.
산화물 반도체층(213)은, 게이트 절연층(202)을 개재하여 게이트 전극(211) 위에 제공된다. 또한, 산화물 반도체층(213)은 형성시에 탈수화 또는 탈수소화 처리된다.
또한, 도 10a 및 도 10b의 트랜지스터에 관해서는, 산화물 반도체층은 탈수화 처리 또는 탈수소화 처리되고, 또한, 산화물 반도체층(213)의 일부에 접하는 산화물 절연층(218)이 제공된다. 도 10a 및 도 10b의 산화물 절연층(218)은 채널 보호층으로서 기능한다.
도전층(215a) 및 도전층(215b) 각각은 산화물 반도체층(213) 및 산화물 절연층(218)의 일부 위에 제공된다. 도전층(215a) 및 도전층(215b) 각각은, 소스 전극 또는 드레인 전극으로서 기능한다.
산화물 절연층(218) 위에 질화물 절연층이 제공될 수도 있다는 점에 유의한다. 질화물 절연층이 산화물 절연층(218) 아래에 제공되는 게이트 절연층(202) 또는 하지로서 기능하는 절연층과 접함으로써, 기판의 측면 부근으로부터의 수분, 수소 이온, 및 OH- 등의 불순물의 침입이 방지되는 것이 바람직하다. 특히, 산화물 절연층(218)과 접하는 게이트 절연층(202) 또는 하지로서 기능하는 절연층에 대해 질화 실리콘층을 사용하는 것이 효과적이다. 즉, 산화물 반도체층(213)의 아래쪽 면, 위쪽 면, 및 측면을 둘러싸도록 질화 실리콘층을 제공하면, 표시 장치의 신뢰성이 향상된다.
또한, 산화물 절연층(218) 위에(질화물 절연층이 제공되는 경우에는 질화물 절연층 위에) 평탄화 절연층이 제공될 수도 있다.
또한, 산화물 절연층(218) 위에(평탄화 절연층이 제공되는 경우에는 평탄화 절연층 위에) 도전층이 제공되어, 도전층과 산화물 반도체층(213) 사이에 산화물 절연층(218)이 개재된다. 도전층은 제2 게이트 전극으로서 기능한다. 제2 게이트 전압이 도전층에 인가됨으로써, 트랜지스터(251)의 임계 전압이 제어될 수 있다.
평탄화 절연층은 반드시 제공될 필요는 없다는 점에 유의한다. 평탄화 절연층이 제공되지 않을 때에는, 산화물 절연층(218) 위에(질화물 절연층이 형성되는 경우에는 질화물 절연층 위에) 제2 게이트 전극으로서 기능하는 도전층이 형성될 수 있다.
예를 들어, 소스 전극의 전압보다 높거나 같은 전압이 제2 게이트 전극으로서 기능하는 도전층에 인가되면, 트랜지스터의 임계 전압은 음의 방향으로 시프트된다. 소스 전극의 전압보다 낮은 전압이 제2 게이트 전극으로서 기능하는 도전층에 인가되면, 트랜지스터의 임계 전압은 양의 방향으로 시프트된다.
또한, 도 5c의 트랜지스터(251)에서와 같이, 본 실시예의 트랜지스터는, 트랜지스터의 산화물 반도체층(213)의 일부 위에 버퍼층으로서 기능하는 한 쌍의 산화물 도전층이 제공되고, 도전층(215a) 및 도전층(215b)의 한 쌍의 전극이 한 쌍의 산화물 도전층에 접하도록 제공된 구조를 가질 수도 있다.
전술된 바와 같이, 본 실시예의 트랜지스터는, 산화물 반도체층의 일부 위에 형성된 채널 보호층으로서 기능하는 절연층을 포함하는, 소위 채널 보호형 트랜지스터이다. 따라서, 본 실시예의 트랜지스터는, 채널 형성층에 대해 비정질 실리콘을 포함하는 종래의 트랜지스터에 비해 높은 이동도를 갖기 때문에, 고속 동작이 수행될 수 있다. 또한, 본 실시예의 트랜지스터가 이용되는 경우에도, 본 발명의 한 실시예의 시프트 레지스터의 전력 소비는 저감될 수 있다.
본 실시예는 다른 실시예들 중 임의의 실시예와 적절히 조합될 수 있다는 점에 유의한다.
(실시예 6)
본 실시예에서는, 본 발명의 한 실시예인 시프트 레지스터가 구동 회로에 이용되고 있는 표시 장치를 설명한다. 본 실시예에서는, 예로서, 하나의 기판 위에 적어도 구동 회로의 일부와 그 구동 회로에 의해 표시 상태가 제어되는 화소를 포함하는 화소부를 갖는 표시 장치를 설명한다는 점에 유의한다.
도 11a는 액티브 매트릭스 표시 장치의 블록도의 예를 나타낸다. 이 표시 장치는, 기판(5300) 위에, 화소부(5301), 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303), 및 신호선 구동 회로(5304)를 포함한다. 화소부(5301)에서, 신호선 구동 회로(5304)로부터 연장되는 복수의 신호선과, 제1 주사선 구동 회로(5302) 및 제2 주사선 구동 회로(5303)로부터 연장되는 복수의 주사선이 제공된다. 주사선과 신호선이 서로 교차하는 영역에는, 표시 소자를 포함하는 화소가 매트릭스로 배치되어 있다는 점에 유의한다. 또한, 표시 장치의 기판(5300)은 FPC(flexible printed circuit) 등의 접속부를 통해 타이밍 제어 회로(5305)(콘트롤러 또는 제어 IC라고도 함)에 접속된다.
도 11a에서, 화소부(5301)와 동일한 기판(5300) 위에는, 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303), 및 신호선 구동 회로(5304)가 형성된다. 따라서, 외부에 제공되는 구동 회로 등의 부품 수가 줄어들고, 이것은 비용 저감으로 이어진다. 또한, 기판(5300) 외부에 구동 회로가 제공되는 경우, 배선이 연장될 필요가 있고 배선의 접속 수가 증가된다. 반면, 기판(5300) 위에 구동 회로가 제공되는 경우, 배선의 접속 수가 줄어들 수 있고, 이것은 신뢰성의 향상 또는 수율의 향상으로 이어진다.
타이밍 제어 회로(5305)는, 예를 들어, 제1 주사선 구동 회로용 스타트 신호(GSP1) 및 제1 주사선 구동 회로용 클록 신호(GCK1)를 제1 주사선 구동 회로(5302)에 공급한다. 타이밍 제어 회로(5305)는, 예를 들어, 제2 주사선 구동 회로용 스타트 신호(GSP2) 및 제2 주사선 구동 회로용 클록 신호(GCK2)를 제2 주사선 구동 회로(5303)에 공급한다. 타이밍 제어 회로(5305)는, 예를 들어, 신호선 구동 회로용 스타트 신호(SSP), 신호선 구동 회로용 클록 신호(SCK), 비디오 신호용 데이터(DATA, 간단히 비디오 신호라고도 함), 및 래치 신호(LAT)를 신호선 구동 회로(5304)에 공급한다. 각 클록 신호는 위상이 시프트된 복수의 클록 신호이거나, 클록 신호를 반전시켜 얻어진 반전된 클록 신호(CKB)와 함께 공급되는 것일 수도 있다는 점에 유의한다. 제1 주사선 구동 회로(5302) 및 제2 주사선 구동 회로(5303) 중 하나는 생략될 수 있다는 점에 유의한다.
도 11b는, 제1 주사선 구동 회로(5302) 및 제2 주사선 구동 회로(5303)가 화소부(5301)와 동일한 기판(5300) 위에 형성되고, 신호선 구동 회로(5304)는 화소부(5301)와는 상이한 기판 위에 형성되는 구조를 나타낸다. 이러한 구조를 이용하여, 표시 장치의 대형화, 제조 단계수의 감소, 비용 저감, 수율 향상 등이 달성될 수 있다.
도 12a 및 도 12b는, n채널형 TFT를 이용하여 형성된 신호선 구동 회로의 구조 및 동작의 예를 나타낸다.
신호선 구동 회로는 시프트 레지스터(5601) 및 스위칭 회로(5602)를 포함한다. 스위칭 회로(5602)는 복수의 스위칭 회로(5602_1 내지 5602_N)(N은 2 이상의 자연수)를 포함한다. 스위칭 회로(5602_1 내지 5602_N) 각각은, 복수의 박막 트랜지스터(5603_1 내지 5603_k)(k는 2 이상의 자연수)를 포함한다. 박막 트랜지스터(5603_1 내지 5603_k)가 n채널형 TFT인 예를 설명한다.
스위칭 회로(5602_1)를 예로서 이용하여 신호선 구동 회로의 접속 관계를 설명한다. 박막 트랜지스터(5603_1 내지 5603_k) 각각의 소스 및 드레인 중 하나는 배선(5604_1 내지 5604_k) 중 하나에 전기적으로 접속된다. 박막 트랜지스터(5603_1 내지 5603_k) 각각의 소스 및 드레인 중 다른 하나는 신호선(S1 내지 Sk) 중 하나에 전기적으로 접속된다. 박막 트랜지스터(5603_1 내지 5603_k)의 게이트는 배선(5605_1)에 전기적으로 접속된다.
시프트 레지스터(5601)는 배선(5605_1 내지 5605_N)에 하이 레벨 신호를 순차적으로 출력하고 스위칭 회로(5602_1 내지 5602_N)를 순차적으로 선택하는 기능을 갖는다.
스위칭 회로(5602_1)는 배선(5604_1 내지 5604_k)과 신호선(S1 내지 Sk) 사이의 도통 상태를 제어하는 기능, 즉, 배선(5604_1 내지 5604_k)의 전압을 신호선(S1 내지 Sk)에 공급할지의 여부를 제어하는 기능을 갖는다. 이런 방식으로, 스위칭 회로(5602_1)는 선택기로서 기능한다. 또한, 박막 트랜지스터(5603_1 내지 5603_k) 각각은 배선(5604_1 내지 5604_k)과 신호선(S1 내지 Sk) 사이의 도통 상태를 제어하는 기능, 즉, 배선(5604_1 내지 5604_k)의 전압을 신호선(S1 내지 Sk)에 공급하는 기능을 갖는다. 이런 방식으로, 박막 트랜지스터(5603_1 내지 5603_k) 각각은 스위치로서 기능한다.
배선(5604_1 내지 5604_k) 각각에는 비디오 신호용 데이터(DATA)가 입력된다는 점에 유의한다. 비디오 신호용 데이터(DATA)는 많은 경우에 화상 데이터 또는 화상 신호에 대응하는 아날로그 신호이다.
그 다음, 도 12a의 신호선 구동 회로의 동작을 도 12b의 타이밍도를 참조하여 설명한다. 도 12b는 신호(Sout_1 내지 Sout_N) 및 신호(Vdata_1 내지 Vdata_k)의 예를 나타낸다. 신호(Sout_1 내지 Sout_N)는 시프트 레지스터(5601)의 출력 신호의 예이며, 신호(Vdata_1 내지 Vdata_k)는 배선(5604_1 내지 5604_k)에 입력되는 신호의 예이다. 신호선 구동 회로의 1 동작 기간은 표시 장치에서 1 게이트 선택 기간에 대응한다는 점에 유의한다. 예를 들어, 1 게이트 선택 기간은, 기간들(T1 내지 TN)로 분할된다. 기간(T1 내지 TN) 각각은, 선택된 행의 화소에 비디오 신호용 데이터(DATA)가 기입되는 기간이다.
기간(T1 내지 TN)에서, 시프트 레지스터(5601)는 H 레벨 신호를 배선(5605_1 내지 5605_N)에 순차적으로 출력한다. 예를 들어, 기간(T1)에서, 시프트 레지스터(5601)는 하이 레벨 신호를 배선(5605_1)에 출력한다. 그러면, 박막 트랜지스터(5603_1 내지 5603_k)는 온으로 되어, 배선(5604_1 내지 5604_k)과 신호선(S1 내지 Sk)이 도통 상태가 된다. 이 경우, 배선(5604_1 내지 5604_k)에는 Data(S1) 내지 Data(Sk)가 각각 입력된다. Data(S1) 내지 Data(Sk)는, 각각, 박막 트랜지스터(5603_1 내지 5603_k)를 통해 제1 열 내지 제k 열의 선택된 행의 화소에 입력된다. 따라서, 기간(T1 내지 TN)에서, 비디오 신호용 데이터(DATA)가 k개 열마다 선택된 행의 화소들에 순차적으로 기입된다.
전술된 바와 같이 복수의 열마다 비디오 신호용 데이터(DATA)를 화소에 기입함으로써, 비디오 신호용 데이터(DATA)의 수 또는 배선의 수를 줄일 수 있다. 따라서, 외부 회로로의 접속 수를 줄일 수 있다. 복수의 열마다 비디오 신호를 화소에 기입함으로써, 기입 시간이 연장될 수 있고 비디오 신호의 불충분한 기입이 방지될 수 있다.
시프트 레지스터(5601)로서, 본 발명의 한 실시예인 시프트 레지스터가 이용될 수가 있고, 시프트 레지스터(5601) 및 스위칭 회로(5602)로서, 실시예 3 내지 실시예 5 중 임의의 실시예에서 설명된 박막 트랜지스터를 포함하는 회로가 이용될 수 있다는 점에 유의한다. 그 경우, 시프트 레지스터(5601)는 n채널 트랜지스터만으로 구성되거나 p채널 트랜지스터만으로 구성될 수 있다.
또한, 주사선 구동 회로의 일부 및 신호선 구동 회로의 일부로서 이용되는 시프트 레지스터, 또는 주사선 구동 회로의 일부 또는 신호선 구동 회로의 일부로서 이용되는 시프트 레지스터의 예를 설명한다.
주사선 구동 회로는 시프트 레지스터를 포함한다. 주사선 구동 회로는 일부 경우에 레벨 시프터, 버퍼 등을 포함할 수도 있다. 주사선 구동 회로에서, 시프트 레지스터에 클록 신호(CK)와 스타트 펄스 신호(SP)가 입력된 다음, 선택 신호가 생성된다. 생성된 선택 신호는 버퍼에서 버퍼링 및 증폭되고, 그 결과의 신호는 대응하는 주사선에 공급된다. 1개 라인의 화소들의 트랜지스터들의 게이트들이 주사선에 전기적으로 접속된다. 1개 라인의 화소들의 트랜지스터들은 한번에 모두 온으로 되어야 하기 때문에, 큰 전류를 공급할 수 있는 버퍼가 이용된다.
또한, 주사선 구동 회로의 일부 및 신호선 구동 회로의 일부를 위해 이용되는 시프트 레지스터, 또는 주사선 구동 회로의 일부 또는 신호선 구동 회로의 일부를 위해 이용되는 시프트 레지스터의 예를, 도 13a 내지 도 13c와 도 14a 및 도 14b를 참조하여 설명한다.
시프트 레지스터는, 제1 내지 제N 플립플롭(10_1 내지 10_N)(N은 3이상의 자연수)를 포함한다(도 13a 참조). 도 13a의 시프트 레지스터에서, 제1 내지 제N 플립플롭(10_1 내지 10_N)에는, 클록 신호(CK61), 클록 신호(CK62), 클록 신호(CK63), 클록 신호(CK64), 클록 신호(CK65), 클록 신호(CK66), 클록 신호(CK67), 및 클록 신호(CK68)가, 각각, 배선(11), 배선(12), 배선(13), 배선(14), 배선(15), 배선(16), 배선(17), 및 배선(18)으로부터 공급된다. 제1 플립플롭(10_1)에는, 배선(91)으로부터의 스타트 펄스 SP1(제1 스타트 펄스)이 입력된다. 또한, 2단째 또는 그 이후 단의 제n 플립플롭(10_n)(n은, 2 이상 N이하의 자연수)에는, 전단의 플립플롭으로부터의 신호(전단 신호 OUT(n-1))가 입력된다. 또한, 제1 플립플롭(10_1)에는, 제1 플립플롭(10_1)보다 2단 후단인 제3 플립플롭(10_3)으로부터의 신호가 입력되고, 2단째 또는 그 이후 단의 제n 플립플롭(10_n)에는, 제n 플립플롭(10_n)보다 2단 후단인 제(n+2) 플립플롭(10_(n+2))으로부터의 신호(이 신호를 후단 신호 OUT(n+2)라고 함)가 입력된다. 따라서, 각 단의 플립플롭은, 후단 또는 2단 전단의 플립플롭에 입력되는 제1 출력 신호 OUT(1)(SR) 내지 OUT(N)(SR), 및 다른 회로 등에 입력되는 제2 출력 신호 OUT(1) 내지 OUT(N)을 출력한다. 도 13a에 나타낸 바와 같이, 시프트 레지스터의 최종 2개의 단에는 후단 신호 OUT(n＋2)가 입력되지 않기 때문에, 예를 들어, 배선(19)과 배선(20)으로부터 각각 제2 스타트 펄스(SP2)와 제3 스타트 펄스(SP3)가 입력되는 구조가 이용될 수도 있다. 대안으로서, 시프트 레지스터에서 생성된 또 다른 신호가 이용될 수도 있다. 예를 들어, 화소부로의 펄스 출력에 기여하지 않는 제(n＋1) 플립플롭 10_(n＋1) 및 제(n＋2) 플립플롭 10_(n＋2)을 제공하고(이러한 플립플롭을 더미 단이라고 함), 이 더미 단이 제2 스타트 펄스(SP2) 및 제3 스타트 펄스(SP3)에 대응하는 신호를 생성할 수도 있다.
클록 신호(CK61), 클록 신호(CK62), 클록 신호(CK63), 클록 신호(CK64), 클록 신호(CK65), 클록 신호(CK66), 클록 신호(CK67), 및 클록 신호(CK68)는, 각각 듀티비가 25%이며 순차적으로 1/4 주기만큼씩 지연되는 8상(8-phase)의 클록 신호라는 점에 유의한다. 실시예 1의 4상 클록 신호와 비교하면, 클록 신호(CK61), 클록 신호(CK63), 클록 신호(CK65), 및 클록 신호(CK67)는, 각각 실시예 1의 클록 신호(CK1), 클록 신호(CK2), 클록 신호(CK3), 및 클록 신호(CK4)에 대응한다. 따라서, 신호가 하이 레벨인 기간의 일부가 적어도 또 다른 신호가 하이 레벨인 기간의 일부와 중첩함으로써, 시프트 레지스터가 더 고속으로 동작할 수 있다. 이 경우, 제1 플립플롭(10_1)에는, 적어도 클록 신호(CK61)가 입력되고, 제2 플립플롭(10_2)에는, 적어도 클록 신호(CK62)가 입력되고, 제3 플립플롭(10_3)에는, 적어도 클록 신호(CK63)가 입력되고, 제4 플립플롭(10_4)에는, 적어도 클록 신호(CK64)가 입력되고, 제5 플립플롭(10_5)에는, 적어도 클록 신호(CK65)가 입력되고, 제6 플립플롭(10_6)에는, 적어도 클록 신호(CK66)가 입력되고, 제7 플립플롭(10_7)에는, 적어도 클록 신호(CK67)가 입력되고, 제8 플립플롭(10_8)에는, 적어도 클록 신호(CK68)가 입력되는 구조가 이용될 수 있다. 본 실시예에서는, 플립플롭 등의 동작의 제어는 클록 신호(CK61 내지 CK68)를 이용하여 실시된다. 클록 신호가 입력되는 구동 회로에 따라 일부 경우에서는 클록 신호가 GCK 또는 SCK라고 언급된다; 이하의 설명에서는 클록 신호를 CK라고 언급한다는 점에 유의한다.
또한, 제1 내지 제N 플립플롭(10_1 내지 10_N)의 각각은, 제1 입력 단자(21), 제2 입력 단자(22), 제3 입력 단자(23), 제4 입력 단자(24), 제5 입력 단자(25), 제1 출력 단자(26), 및 제2 출력 단자(27)를 포함한다(도 13b 참조). 제1 입력 단자(21), 제2 입력 단자(22), 및 제3 입력 단자(23)는, 배선(11 내지 18) 중 임의의 배선에 전기적으로 접속된다. 예를 들어, 도 13a에서, 제1 플립플롭(10_1)의 제1 입력 단자(21)는 배선(11)에 전기적으로 접속되고, 제1 플립플롭(10_1)의 제2 입력 단자(22)는 배선(12)에 전기적으로 접속되며, 제1 플립플롭(10_1)의 제3 입력 단자(23)는 제3 배선(13)에 전기적으로 접속된다. 제2 플립플롭(10_2)의 제1 입력 단자(21)는 배선(12)에 전기적으로 접속되고, 제2 플립플롭(10_2)의 제2 입력 단자(22)는 배선(13)에 전기적으로 접속되며, 제2 플립플롭(10_2)의 제3 입력 단자(23)는 배선(14)에 전기적으로 접속된다. 제3 플립플롭(10_3)의 제1 입력 단자(21)는 배선(13)에 전기적으로 접속되고, 제3 플립플롭(10_3)의 제2 입력 단자(22)는 배선(14)에 전기적으로 접속되며, 제3 플립플롭(10_3)의 제3 입력 단자(23)는 배선(15)에 전기적으로 접속된다. 제4 플립플롭(10_4)의 제1 입력 단자(21)는 배선(14)에 전기적으로 접속되고, 제4 플립플롭(10_4)의 제2 입력 단자(22)는 배선(15)에 전기적으로 접속되며, 제4 플립플롭(10_4)의 제3 입력 단자(23)는 배선(16)에 전기적으로 접속된다. 제5 플립플롭(10_5)의 제1 입력 단자(21)는 배선(15)에 전기적으로 접속되고, 제5 플립플롭(10_5)의 제2 입력 단자(22)는 배선(16)에 전기적으로 접속되며, 제5 플립플롭(10_5)의 제3 입력 단자(23)는 배선(17)에 전기적으로 접속된다. 제6 플립플롭(10_6)의 제1 입력 단자(21)는 배선(16)에 전기적으로 접속되고, 제6 플립플롭(10_6)의 제2 입력 단자(22)는 배선(17)에 전기적으로 접속되며, 제6 플립플롭(10_6)의 제3 입력 단자(23)는 배선(18)에 전기적으로 접속된다. 제7 플립플롭(10_7)의 제1 입력 단자(21)는 배선(17)에 전기적으로 접속되고, 제7 플립플롭(10_7)의 제2 입력 단자(22)는 배선(18)에 전기적으로 접속되며, 제7 플립플롭(10_7)의 제3 입력 단자(23)는 배선(11)에 전기적으로 접속된다. 제8 플립플롭(10_8)의 제1 입력 단자(21)는 배선(18)에 전기적으로 접속되고, 제8 플립플롭(10_8)의 제2 입력 단자(22)는 배선(11)에 전기적으로 접속되며, 제8 플립플롭(10_8)의 제3 입력 단자(23)는 배선(12)에 전기적으로 접속된다.
제1 플립플롭(10_1)에서, 제1 입력 단자(21)에 클록 신호(CK61)가 입력되고; 제2 입력 단자(22)에 제2 클록 신호(CK62)가 입력되고; 제3 입력 단자(23)에 제3 클록 신호(CK63)가 입력되고; 제4 입력 단자(24)에 스타트 펄스가 입력되고; 제5 입력 단자(25)에 출력 신호 OUT(3)가 입력되고; 제1 출력 단자(26)로부터 출력 신호 OUT(1)(SR)가 출력되고; 제2 출력 단자(27)로부터 출력 신호 OUT(1)가 출력된다.
그 다음, 플립플롭의 구체적인 회로 구조의 예를 도 13c 및 도 14a를 참조하여 설명한다.
도 13c 및 도 14a의 플립플롭은, 제1 내지 제11 트랜지스터(31 내지 41)를 포함한다. 전술된 제1 내지 제5 입력 단자(21 내지 25) 외에도, 고전원 전압(VDD)이 공급되는 전원선(51), 고전원 전압(VCC)이 공급되는 전원선(52), 및 저전원 전압(VSS)이 공급되는 전원선(53)으로부터, 제1 내지 제11 트랜지스터(31 내지 41)에 신호 또는 전원 전압이 공급된다. 또한, 도 13c 및 도 14a의 플립플롭은, 제1 출력 단자(26) 및 제2 출력 단자(27)를 통해 신호를 출력한다. 여기서, 고전원 전압(VDD)은 고전원 전압(VCC) 이상이며, 고전원 전압(VCC)은 저전원 전압(VSS)보다 크다. 클록 신호(CK61 내지 CK68) 각각은 하이 레벨과 로우 레벨 사이에서 교번한다; 하이 레벨 클록 신호의 전압은 고전원 전압(VDD)이고, 로우 레벨 클록 신호의 전압은 저전원 전압(VSS)임에 유의한다. 전원선(51)에 인가되는 고전원 전압(VDD)이 전원선(52)에 인가되는 고전원 전압(VCC)보다 높게 설정됨으로써, 트랜지스터의 동작에 악영향을 주지 않고 트랜지스터의 게이트에 인가되는 전압이 낮아질 수 있고, 트랜지스터의 임계 전압의 시프트가 저감될 수 있으며, 트랜지스터의 열화가 억제될 수 있다.
도 13c 및 도 14a에서, 제1 트랜지스터(31)의 소스 및 드레인 중 하나는 전원선(51)에 전기적으로 접속되고, 제1 트랜지스터(31)의 소스 및 드레인 중 다른 하나는 제9 트랜지스터(39)의 소스 및 드레인 중 하나에 전기적으로 접속되며, 제1 트랜지스터(31)의 게이트는 제4 입력 단자(24)에 전기적으로 접속된다. 제2 트랜지스터(32)의 소스 및 드레인 중 하나는 전원선(53)에 전기적으로 접속되고, 제2 트랜지스터(32)의 소스 및 드레인 중 다른 하나는 제9 트랜지스터(39)의 소스 및 드레인 중 하나에 전기적으로 접속되며, 제2 트랜지스터(32)의 게이트는 제4 트랜지스터(34)의 게이트에 전기적으로 접속된다. 제3 트랜지스터(33)의 소스 및 드레인 중 하나는 제1 입력 단자(21)에 전기적으로 접속되고, 제3 트랜지스터(33)의 소스 및 드레인 중 다른 하나는 제1 출력 단자(26)에 전기적으로 접속된다. 제4 트랜지스터(34)의 소스 및 드레인 중 하나는 전원선(53)에 전기적으로 접속되고, 제4 트랜지스터(34)의 소스 및 드레인 중 다른 하나는 제1 출력 단자(26)에 전기적으로 접속된다. 제5 트랜지스터(35)의 소스 및 드레인 중 하나는 전원선(53)에 전기적으로 접속되고, 제5 트랜지스터(35)의 소스 및 드레인 중 다른 하나는 제2 트랜지스터(32)의 게이트 및 제4 트랜지스터(34)의 게이트에 전기적으로 접속되고, 제5 트랜지스터(35)의 게이트는 제4 입력 단자(24)에 전기적으로 접속된다. 제6 트랜지스터(36)의 소스 및 드레인 중 하나는 전원선(52)에 전기적으로 접속되고, 제6 트랜지스터(36)의 소스 및 드레인 중 다른 하나는 제2 트랜지스터(32)의 게이트 및 제4 트랜지스터(34)의 게이트에 전기적으로 접속되고, 제6 트랜지스터(36)의 게이트는 제5 입력 단자(25)에 전기적으로 접속된다. 제7 트랜지스터(37)의 소스 및 드레인 중 하나는 전원선(52)에 전기적으로 접속되고, 제7 트랜지스터(37)의 소스 및 드레인 중 다른 하나는 제8 트랜지스터(38)의 소스 및 드레인 중 하나에 전기적으로 접속되며, 제7 트랜지스터(37)의 게이트는 제3 입력 단자(23)에 전기적으로 접속된다. 제8 트랜지스터(38)의 소스 및 드레인 중 다른 하나는 제2 트랜지스터(32)의 게이트 및 제4 트랜지스터(34)의 게이트에 전기적으로 접속되고, 제8 트랜지스터(38)의 게이트는 제2 입력 단자(22)에 전기적으로 접속된다. 제9 트랜지스터(39)의 소스 및 드레인 중 하나는 제1 트랜지스터(31)의 소스 및 드레인 중 다른 하나 및 제2 트랜지스터(32)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 제9 트랜지스터(39)의 소스 및 드레인 중 다른 하나는 제3 트랜지스터(33)의 게이트 및 제10 트랜지스터(40)의 게이트에 전기적으로 접속되며, 제9 트랜지스터(39)의 게이트는 전원선(52)에 전기적으로 접속된다. 제10 트랜지스터(40)의 소스 및 드레인 중 하나는 제1 입력 단자(21)에 전기적으로 접속되고, 제10 트랜지스터(40)의 소스 및 드레인 중 다른 하나는 제2 출력 단자(27)에 전기적으로 접속되며, 제10 트랜지스터(40)의 게이트는 제9 트랜지스터(39)의 소스 및 드레인 중 다른 하나에 전기적으로 접속된다. 제11 트랜지스터(41)의 소스 및 드레인 중 하나는 전원선(53)에 전기적으로 접속되고, 제11 트랜지스터(41)의 소스 및 드레인 중 다른 하나는 제2 출력 단자(27)에 전기적으로 접속되고, 제11 트랜지스터(41)의 게이트는 제2 트랜지스터(32)의 게이트 및 제4 트랜지스터(34)의 게이트에 전기적으로 접속된다.
도 13c에서, 제3 트랜지스터(33)의 게이트, 제10 트랜지스터(40)의 게이트, 및 제9 트랜지스터(39)의 소스 및 드레인 중 다른 하나가 서로 접속되어 있는 부분을 노드 A라 부른다. 또한, 제2 트랜지스터(32)의 게이트, 제4 트랜지스터(34)의 게이트, 제5 트랜지스터(35)의 소스 및 드레인 중 다른 하나, 제6 트랜지스터(36)의 소스 및 드레인 중 다른 하나, 제8 트랜지스터(38)의 소스 및 드레인 중 다른 하나, 및 제11 트랜지스터(41)의 게이트가 서로 접속되어 있는 부분을 노드 B라 부른다.
여기서, 도 14b는 도 14a에 나타낸 복수의 플립플롭을 포함하는 시프트 레지스터의 타이밍도를 나타낸다.
도 14b에 나타낸 바와 같이, 입력 단자(21)를 통해 입력되는 클록 신호가 하이 레벨인 기간에, 그 클록 신호가 입력된 플립플롭으로부터의 출력 신호는 하이 레벨이다. 또한, 플립플롭의 출력 신호가 하이 레벨이 되는 타이밍은 순차적으로 1/4 주기만큼 지연된다.
도 14a에 나타낸 바와 같이, 게이트에 고전원 전압(VCC)이 공급되는 제9 트랜지스터(39)를 제공함으로써, 부트스트랩 동작의 전과 후에, 이하에서 설명되는 이점이 얻어진다는 점에 유의한다.
게이트에 고전원 전압(VCC)이 공급되는 제9 트랜지스터(39)가 없다면, 부트스트랩 동작에 의해 노드 A의 전압이 상승하면, 제1 트랜지스터(31)의 소스 및 드레인 중 다른 하나의 전압은 고전원 전압(VDD)보다 높은 값까지 상승한다. 그 다음, 제1 트랜지스터(31)의 소스가 전원선(51) 측으로 전환된다. 따라서, 제1 트랜지스터(31)에서, 게이트와 소스의 사이, 및 게이트와 드레인 사이에는 높은 바이어스 전압이 인가된다. 따라서, 큰 스트레스 및 전력 소비의 증가가 야기되고, 이것은 트랜지스터의 열화를 야기할 수도 있다. 한편, 게이트에 고전원 전압(VCC)이 공급되는 제9 트랜지스터(39)를 제공하면, 부트스트랩 동작에 의해 노드 A의 전압이 상승하더라도, 제1 트랜지스터(31)의 소스 및 드레인 중 다른 하나의 전압 상승이 방지될 수 있다. 즉, 제9 트랜지스터(39)를 제공함으로써, 제1 트랜지스터(31)의 게이트와 소스 사이에 인가되는 음의 바이어스 전압이 저감될 수 있다. 따라서, 본 실시예의 회로 구조에서는, 제1 트랜지스터(31)의 게이트와 소스 사이에 인가되는 음의 바이어스 전압이 저감될 수 있어서, 스트레스에 기인한 제1 트랜지스터(31)의 열화가 억제될 수 있다.
제9 트랜지스터(39)의 드레인 및 소스가 제1 트랜지스터(31)의 소스 및 드레인 중 다른 하나와 제3 트랜지스터(33)의 게이트 사이에 접속되는 한, 제9 트랜지스터(39)는 임의의 위치에 제공될 수 있다는 점에 유의한다. 본 실시예의 복수의 플립플롭을 포함하는 시프트 레지스터가, 주사선 구동 회로보다 많은 단수를 갖는 신호선 구동 회로에 포함될 때, 제9 트랜지스터(39)는 생략될 수 있으며, 이것은 트랜지스터 개수를 저감시키는 데 있어서 이점이 된다는 점에 유의한다.
제1 내지 제11 트랜지스터(31 내지 41)의 반도체층에 대해 산화물 반도체가 이용될 때, 박막 트랜지스터의 오프 전류가 저감될 수 있고, 온 전류 및 전계 효과 이동도가 증가될 수 있으며, 열화의 정도가 저감될 수 있다; 따라서, 회로의 오동작이 저감될 수 있다. 게다가, 게이트에 고전압이 인가될 때, 산화물 반도체를 포함하는 트랜지스터의 열화의 정도는 비정질 실리콘을 포함하는 트랜지스터에 비해 작다. 결과적으로, 예를 들어 고전원 전압(VCC)이 공급되는 전원선에 고전원 전압(VDD)이 공급되더라도 유사한 동작이 얻어질 수 있고, 회로들 사이에 놓이는 전원선의 수가 저감될 수 있다; 따라서, 회로의 크기가 작아질 수 있다.
제2 입력 단자(22)로부터 제7 트랜지스터(37)의 게이트에 클록 신호(CK62)가 공급되고, 제3 입력 단자(23)로부터 제8 트랜지스터(38)의 게이트에 클록 신호(CK63)가 공급되도록 접속 관계가 변하더라도 유사한 효과가 얻어진다는 점에 유의한다. 도 14a에 나타낸 시프트 레지스터에서, 제7 트랜지스터(37) 및 제8 트랜지스터(38) 양쪽 모두가 온이고, 그 다음, 제7 트랜지스터(37)가 오프이고 제8 트랜지스터(38)가 온인 다음, 제7 트랜지스터(37)와 제8 트랜지스터(38)가 오프이도록 제7 트랜지스터(37) 및 제8 트랜지스터(38)의 상태가 변한다; 따라서, 제2 입력 단자(22) 및 제3 입력 단자(23)의 전압 저하로 인한 노드 B의 전위 저하는, 제7 트랜지스터(37)의 게이트의 전압 저하 및 제8 트랜지스터(38)의 게이트의 전압 저하에 의해 두 번 유발된다. 반면, 도 14a에 나타낸 시프트 레지스터에서, 제7 트랜지스터(37) 및 제8 트랜지스터(38) 양자 모두가 온이고, 그 다음, 제7 트랜지스터(37)가 온이고 제8 트랜지스터(38)가 오프인 다음, 제7 트랜지스터(37)와 제8 트랜지스터(38)가 오프이도록 제7 트랜지스터(37) 및 제8 트랜지스터(38)의 상태가 변한다; 따라서, 제2 입력 단자(22) 및 제3 입력 단자(23)의 전압 저하로 인한 노드 B의 전압 저하는, 제8 트랜지스터(38)의 게이트의 전압 저하에 의해 1회 유발된다. 결과적으로, 노드 B의 전압의 변동을 줄이기 위하여 제3 입력 단자(23)로부터 제7 트랜지스터(37)의 게이트에 공급되는 클록 신호와, 제2 입력 단자(22)로부터 제8 트랜지스터(38)의 게이트에 공급되는 클록 신호를 이용하는 것이, 노이즈를 저감할 수 있기 때문에 바람직하다.
이런 방식으로, 제1 출력 단자(26) 및 제2 출력 단자(27)의 전압이 로우 레벨로 유지되는 기간에 노드 B에 정기적으로 하이 레벨의 신호가 공급된다; 따라서, 플립플롭의 오동작이 억제될 수 있다.
(실시예 7)
본 실시예에서는, 실시예 6에서 설명된 표시 장치의 예로서 액정 표시 장치를 설명한다.
도 15를 참조하여 본 실시예의 표시 장치의 화소의 회로 구조의 예를 설명한다. 도 15는 본 실시예의 표시 장치의 화소의 회로 구조를 나타내는 회로도이다.
도 15에 나타낸 바와 같이, 화소는 트랜지스터(821), 액정 소자(822), 및 용량 소자(823)를 포함한다.
트랜지스터(821)는 선택 스위치로서 기능한다. 트랜지스터(821)의 게이트는 주사선(804)에 전기적으로 접속되고, 그 소스 및 드레인 중 하나는 신호선(805)에 전기적으로 접속된다.
액정 소자(822)는 제1 단자 및 제2 단자를 갖는다. 제1 단자는 트랜지스터(821)의 소스 및 드레인 중 다른 하나에 전기적으로 접속된다. 제2 단자에는 접지 전위 또는 소정 값의 전압이 인가된다. 액정 소자(822)는, 제1 단자의 일부 또는 전부로서 기능하는 제1 전극, 제2 단자의 일부 또는 전부로서 기능하는 제2 전극, 제1 전극과 제2 전극 사이에 전압을 인가함으로써 투과율이 변화하는 액정 분자를 포함하는 층(이러한 층을 액정층이라 함)을 포함한다.
용량 소자(823)는 제1 단자 및 제2 단자를 갖는다. 제1 단자는 트랜지스터(821)의 소스 및 드레인 중 다른 하나에 전기적으로 접속된다. 제2 단자에는 접지 전위 또는 소정 값의 전압이 인가된다. 용량 소자(823)는 제1 단자의 일부 또는 전부로서 기능하는 제1 전극, 제2 단자의 일부 또는 전부로서 기능하는 제2 전극, 및 유전체층을 포함한다. 용량 소자(823)는 화소의 축적 용량 소자(storage capacitor)로서 기능한다. 용량 소자(823)는 반드시 제공될 필요는 없지만, 용량 소자(823)의 제공은 트랜지스터(821)의 누설 전류로 인한 악영향을 저감할 수 있다.
본 실시예의 표시 장치를 위해, TN(twisted nematic) 모드, IPS(in-plane-switching) 모드, FFS(fringe field switching) 모드, MVA(multi-domain vertical alignment) 모드, PVA(patterned vertical alignment) 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optically compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, AFLC(antiferroelectric liquid crystal) 모드 등이 이용될 수 있다.
대안으로서, 배향막이 필요하지 않은 블루상(blue phase)을 나타내는 액정이 이용될 수도 있다. 블루상은 일종의 액정상이며 콜레스테릭 액정의 온도가 상승할 때 콜레스테릭상으로부터 등방상으로 전이하기 직전에 나타난다. 블루상은 좁은 온도 범위에서만 나타나기 때문에, 온도 범위를 개선하기 위하여 5 중량% 이상의 카이럴제를 포함하는 액정 조성물이 액정층에 대해 이용된다. 블루상을 나타내는 액정과 카이럴제를 포함하는 액정 조성물은, 10 μs 내지 100 μs의 짧은 응답 시간을 갖고, 광학적 등방성을 갖고, 작은 시야각 의존성을 갖는다.
그 다음, 도 15에 나타낸 화소의 동작을 설명한다.
우선, 데이터가 기입되는 화소가 선택되고, 선택된 화소 내의 트랜지스터(821)는 주사선(804)으로부터 입력되는 신호에 의해 온으로 된다.
이때, 신호선(805)으로부터의 데이터 신호가 트랜지스터(821)를 통해 입력되어, 액정 소자(822)의 제1 단자가 데이터 신호와 동일한 전압을 갖고, 액정 소자(822)의 투과율은 제1 단자와 제2 단자의 사이에 인가되는 전압에 따라 설정된다. 데이터 기입 후, 주사선(804)으로부터 입력되는 신호에 의해 트랜지스터(821)가 오프로 되고, 액정 소자(822)의 투과율은 표시 기간 동안에 유지되고, 화소는 표시 상태로 진입한다. 상기 동작은 주사선(804)마다 순차적으로 실시되고, 모든 화소에서 상기 동작이 실시된다. 이상이 화소의 동작이다.
액정 표시 장치의 동영상 표시에서, 액정 분자 자체의 늦은 응답 때문에, 잔상 또는 모션 블러(motion blur)가 발생한다. 액정 표시 장치의 동영상 특성을 개선하기 위하여, 한 프레임 걸러 한 프레임마다 전체 화면이 흑색으로 표시되는, 흑색 삽입(black insertion)이라 불리는 구동 기술이 있다.
또한, 수직 동기 주파수가 통상의 수직 동기 주파수보다 1.5배 이상, 바람직하게는 2배 이상 높은, 배속 구동이라 불리는 구동 기술을 이용할 수 있으며, 이에 의해 응답 속도를 개선한다.
또한, 액정 표시 장치의 동영상 특성을 개선하기 위하여, 백라이트로서 복수의 LED(발광 다이오드) 광원 또는 복수의 EL 광원 등을 이용해 면광원을 형성하고, 면광원을 형성하는 광원들이 1 프레임 기간 내에 독립적으로 간헐 점등되는 구동 기술도 있다. 면광원에 대해, 3 종류 이상의 LED, 또는 백색광을 방출하는 LED가 이용될 수도 있다. 복수의 LED가 독립적으로 제어될 수 있기 때문에, LED가 발광하는 타이밍이 액정층의 광학 변조가 변하는 타이밍에 동기화될 수 있다. 이 구동 기술에서는 LED들의 일부가 소등될 수 있어서, 특히 한 화면에서 흑색 표시 영역이 많은 면적을 차지하는 화상을 표시하는 경우, 전력 소비가 저감될 수 있다.
이들 구동 기술을 조합함으로써, 액정 표시 장치의 동영상 특성 등의 표시 특성이 종래의 액정 표시 장치의 표시 특성보다 개선될 수 있다.
그 다음, 상기 화소를 포함하는 본 실시예에서의 표시 장치의 구조를 도 16a 및 도 16b를 참조하여 설명한다. 도 16a 및 도 16b는 본 실시예의 표시 장치의 화소의 구조를 나타낸다. 도 16a는 상면도이고, 도 16b는 단면도이다. 도 16a의 점선 A1－A2 및 B1－B2는, 도 16b의 단면 A1－A2 및 단면 B1－B2에 대응한다는 점에 유의한다.
도 16a 및 도 16b에 나타낸 바와 같이, 본 실시예의 표시 장치는, 단면 A1－A2에서, 기판(2000) 위의 게이트 전극(2001), 게이트 전극(2001) 위에 제공된 절연막(2002), 절연막(2002) 위에 제공된 산화물 반도체층(2003), 산화물 반도체층(2003) 위에 제공된 한 쌍의 전극(2005a 및 2005b), 전극(2005a, 2005b)과 산화물 반도체층(2003) 위에 제공된 산화물 절연층(2007), 및 산화물 절연층(2007)에 제공된 개구부를 통해 전극(2005b)에 접하는 전극(2020)을 포함한다.
게다가, 표시 장치는, 단면 B1－B2에서, 기판(2000) 위의 전극(2008), 전극(2008) 위의 절연막(2002), 절연막(2002) 위에 제공된 산화물 절연층(2007), 및 산화물 절연층(2007) 위에 제공된 전극(2020)을 포함한다.
전극(2022 및 2029)과 전극(2023, 2024, 및 2028)은 FPC에 접속하기 위한 전극 또는 배선으로서 기능한다.
예를 들어, 실시예 3 내지 실시예 5에서 설명된 트랜지스터는 본 실시예의 트랜지스터에 대해 이용될 수 있다; 따라서, 여기서는 상세한 설명은 생략된다.
전극(2020, 2029, 및 2028)은, 스퍼터링법이나 진공 증착법 등에 의해, 산화 인듐(In2O3), 산화 인듐 및 산화 주석의 합금(In2O3-SnO2, ITO라 부름) 등을 이용하여 형성된다. 이러한 재료는 염산계의 용액에 의해 에칭된다. 그러나, 특히 ITO의 에칭시에는 찌꺼기가 발생하기 쉽기 때문에, 에칭 가공성을 개선하기 위해 산화 인듐 및 산화 아연의 합금(In2O3-ZnO)이 이용될 수도 있다.
또한, 도 17의 (a1) 및 도 17의 (a2)는 이 단계에서의 게이트 배선 단자부의 단면도 및 상면도이다. 도 17의 (a1)은 도 17의 (a2)의 라인 C1-C2를 따라 취해진 단면도이다. 도 17의 (a1)에서, 보호 절연막(2054) 위에 형성되는 투명 도전막(2055)은 입력 단자로서 기능하는 접속용의 단자 전극이다. 또한, 도 17의 (a1)에서, 단자부에서는, 게이트 배선과 동일한 재료로 형성되는 제1 단자(2051)와 소스 배선과 동일한 재료로 형성되는 접속 전극(2053)이, 게이트 절연층(2052)을 개재하여 서로 중첩하며, 제1 단자(2051)와 투명 도전막(2055)은 게이트 절연층(2052)에 제공된 컨택트홀에서 서로 직접 접하여 도통되고 있다. 게다가, 접속 전극(2053)과 투명 도전막(2055)은 보호 절연막(2054)에 제공된 컨택트홀에서 서로 직접 접하여 도통되고 있다.
또한, 도 17의 (b1) 및 도 17의 (b2)는 소스 배선 단자부의 단면도 및 상면도이다. 도 17의 (b1)은 도 17의 (b2)의 라인 C3-C4를 따른 단면도이다. 도 17의 (b1)에서, 보호 절연막(2054) 위에 형성되는 투명 도전막(2055)은 입력 단자로서 기능하는 접속용의 단자 전극이다. 게다가, 도 17의 (b1)에서, 단자부에서는, 게이트 배선과 동일한 재료로 형성되는 전극(2056)이, 게이트 절연층(2052)을 개재하여 제2 단자(2050)와 중첩되도록, 소스 배선에 전기적으로 접속된 제2 단자(2050)의 아래에 놓여 있다. 전극(2056)은 제2 단자(2050)에 전기적으로 접속되지 않는다. 전극(2056)이 제2 단자(2050)와 상이한 전압, 예를 들어, 플로팅 전압, GND, 또는 0 V를 갖도록 설정되면, 노이즈 또는 정전기를 방지하기 위한 용량이 형성될 수 있다. 또한, 제2 단자(2050)는 보호 절연막(2054)을 통해 투명 도전막(2055)에 전기적으로 접속된다.
화소 밀도에 따라 복수의 게이트 배선, 소스 배선, 및 용량 소자 배선이 제공된다. 단자부에서, 게이트 배선과 동일한 전압의 복수의 제1 단자, 소스 배선과 동일한 전압의 복수의 제2 단자, 용량 소자 배선과 동일한 전압의 복수의 제3 단자 등이 배치된다. 단자들 각각의 수는 임의의 개수일 수 있으며, 실시자에 의해 적절하게 결정될 수 있다.
따라서, 보텀-게이트 n채널형 TFT를 포함하는 화소 TFT부, 및 축적 용량 소자가 완성될 수 있다. 화소들이 매트릭스로 배치되어 있는 화소부의 각 화소에 TFT 및 축적 용량 소자를 배치함으로써, 액티브 매트릭스 표시 장치를 제조하기 위한 기판들 중 하나를 얻을 수 있다. 본 명세서에서는, 이러한 기판을 편의상 액티브 매트릭스 기판이라고 부른다.
액티브 매트릭스 액정 표시 장치를 제조하는 경우, 액티브 매트릭스 기판과 대향 전극을 갖춘 대향 기판이 서로 접합되며, 그 사이에 액정층이 개재된다. 대향 기판 위의 대향 전극에 전기적으로 접속된 공통 전극은 액티브 매트릭스 기판 위에 제공되며, 공통 전극에 전기적으로 접속된 제4 단자가 단자부에 제공된다는 점에 유의한다. 제4 단자는, 공통 전극이 GND 또는 0V 등의 고정 전위로 설정되도록 제공된다.
본 실시예에서 얻어지는 n채널형의 트랜지스터는, 채널 형성 영역에 대해 In-Ga-Zn-O계 비단결정막을 이용하고 있고, 양호한 동적 특성을 갖는다. 따라서, 이러한 구동 기술들은 조합하여 적용될 수 있다.
또한, 발광 표시 장치가 제조되는 경우, 유기 발광 소자의 한 전극(캐소드라고도 부름)을 저전원 전압(VSS), 예를 들어 GND 또는 0 V로 설정하기 위해, 캐소드가 GND 또는 0 V 등의 저전원 전압(VSS)을 갖도록 하기 위한 제4 단자가 단자부에 제공된다. 또한, 발광 표시 장치의 제조시, 소스 배선 및 게이트 배선 외에도 전원선이 제공된다. 따라서, 전원선에 전기적으로 접속된 제5 단자가 단자부에 제공된다.
산화물 반도체를 포함하는 TFT를 이용하여 게이트선 구동 회로 또는 소스선 구동 회로가 형성됨으로써, 제조 비용이 저감된다. 게다가, 구동 회로에 포함된 TFT의 게이트 전극이 소스 배선 또는 드레인 배선에 직접 접속되어 컨택트 홀의 수가 저감됨으로써, 구동 회로에 의해 점유되는 면적이 저감된 표시 장치가 제공될 수 있다.
따라서, 본 실시예에 따르면, 높은 전기적 특성과 높은 신뢰성을 갖는 표시 장치가 저비용으로 제공될 수 있다.
본 실시예는 다른 실시예들 중 임의의 실시예와 적절히 조합되거나 치환될 수 있다는 점에 유의한다.
(실시예 8)
본 실시예에서는, 실시예 6에서 설명된 표시 장치의 예로서 발광 표시 장치를 설명한다. 본 실시예에서는, 예로서 발광 소자에 대해 전계발광(electroluminescence)이 이용되는 발광 표시 장치를 설명한다.
전계발광을 이용하는 발광 소자는 발광 재료가 유기 화합물인지 또는 무기 화합물인지에 따라 분류된다. 일반적으로, 전자는 유기 EL 소자라 불리고, 후자는 무기 EL 소자라 불린다.
유기 EL 소자에서는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 발광 유기 화합물을 포함하는 층 내로 전자 및 정공이 별도로 주입되어, 전류가 흐른다. 그 다음, 캐리어들(전자 및 정공)이 재결합하여, 광을 방출한다. 이러한 메커니즘에 기초하여, 이러한 발광 소자는 전류 여기형 발광 소자라 불린다.
무기 EL 소자는, 소자 구조에 따라, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자가 바인더(binder) 내에 분산된 발광층을 포함하며, 그 발광 메커니즘은 도너 준위와 억셉터-준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 유전체층들 사이에 발광층을 끼우고 이를 다시 전극들 사이에 끼운 구조를 갖고, 그 발광 메커니즘은 금속 이온들의 내측-쉘 전자 천이(inner-shell electron transition)를 이용하는 국부형 발광이다. 여기서 발광 소자로서 유기 EL 소자를 설명한다는 점에 유의한다.
도 18을 참조하여 본 실시예의 표시 장치의 화소의 회로 구조를 설명한다. 도 18은 본 실시예의 표시 장치의 화소의 회로 구조를 나타내는 회로도이다.
도 18에 나타낸 바와 같이, 본 실시예의 표시 장치의 화소는, 트랜지스터(851), 화소의 축적 용량 소자로서 기능하는 용량 소자(852), 트랜지스터(853), 및 발광 소자(854)를 포함한다.
트랜지스터(851)의 게이트는 주사선(855)에 전기적으로 접속되고, 그 소스 및 드레인 중 하나는 신호선(856)에 전기적으로 접속된다. 트랜지스터(851)의 소스 및 드레인 중 다른 하나에는 용량 소자(852)를 통해 고전원 전압(VDD)이 인가된다.
트랜지스터(853)의 게이트는 트랜지스터(851)의 소스 및 드레인 중 다른 하나에 전기적으로 접속된다. 트랜지스터(853)의 소스 및 드레인 중 하나에는 고전원 전압(VDD)이 인가된다.
발광 소자(854)는 제1 단자 및 제2 단자를 갖는다. 제1 단자는 트랜지스터(853)의 소스 및 드레인 중 다른 하나에 전기적으로 접속된다. 제2 단자에는 저전원 전압(VSS)이 인가된다.
그 다음, 도 18에 나타낸 화소의 동작을 설명한다.
우선, 데이터가 기입되는 화소가 선택된다. 선택된 화소에서, 주사선(855)으로부터 입력되는 주사 신호에 의해 트랜지스터(851)가 온으로 되고, 고정된 전압인 비디오 신호(데이터 신호라고도 함)가 신호선(856)으로부터 트랜지스터(853)의 게이트에 입력된다.
트랜지스터(853)는 게이트에 입력되는 데이터 신호에 응답하여 전압에 의해 온으로 되거나 오프로 된다. 트랜지스터(853)가 온일 때, 발광 소자(854)의 전압은 트랜지스터(853)의 게이트 전압 및 제1 전압에 의존한다. 이때, 제1 단자와 제2 단자 사이에 인가된 전압에 따라 발광 소자(854)를 통해 전류가 흐르고, 발광 소자(854)는 흐르는 전류의 양에 응답하는 휘도로 발광한다. 또한, 트랜지스터(853)의 게이트 전압은 용량 소자(852)에 의해 소정 기간 동안 유지되기 때문에, 발광 소자(854)는 소정 기간 동안 발광 상태를 유지한다.
신호선(856)으로부터 화소에 입력되는 데이터 신호가 디지털인 경우, 화소는 트랜지스터(851)의 온 및 오프 전환에 의해 발광 상태 또는 비발광 상태로 진입한다. 따라서, 면적비 계조법(area ratio grayscale method) 또는 시간비 계조법(time ratio grayscale method)에 의해 계조가 표시될 수 있다. 면적비 계조법이란, 한 개 화소가 복수의 부화소로 분할되고 도 18에 나타낸 구조를 갖는 각 부화소가 데이터 신호에 기초하여 독립적으로 구동되어 계조가 표시되는 구동 방법을 말한다. 또한, 시간비 계조법이란, 화소가 발광하는 기간이 제어되어 계조가 표시되는 구동 방법을 말한다.
발광 소자의 응답 시간은 액정 소자 등에 비해 높기 때문에, 발광 소자는 액정 소자에 비해 시간비 계조법에 더 적합하다. 구체적으로, 시간비 계조법에 의해 표시를 행하는 경우, 1 프레임 기간이 복수의 서브프레임 기간으로 분할된다. 그 다음, 비디오 신호에 따라, 화소의 발광 소자가 각 서브프레임 기간 동안에 발광 상태 또는 비발광 상태로 설정된다. 1 프레임 기간을 복수의 서브 프레임 기간으로 분할함으로써, 1 프레임 기간에서 화소가 실제로 발광하는 시간의 총 길이가 비디오 신호에 의해 제어될 수가 있어서, 계조가 표시될 수 있다.
발광 표시 장치의 구동 회로들 중에서, n채널형 TFT를 이용하여 형성될 수 있는 구동 회로의 일부는 화소부의 TFT가 형성되는 기판 위에 형성될 수 있다. 게다가, 신호선 구동 회로 및 주사선 구동 회로는 n채널형 TFT만을 이용하여 형성될 수 있다.
그 다음, 발광 소자의 구조를 도 19a 내지 19c를 참조하여 설명한다. 여기서는, 예로서 n채널형 구동용 TFT를 예로서 취한 경우의 화소의 단면 구조를 설명한다. 도 19a, 도 19b 및 도 19c의 표시 장치에 이용되는 구동용 TFT인 TFT(7001, 7011, 및 7021)는, 상기 실시예들에서 설명된 TFT와 마찬가지 방식으로 형성될 수 있고, 산화물 반도체층을 반도체층으로서 포함하며, 높은 신뢰성을 갖는다.
발광 소자로부터 방출된 광을 추출하기 위하여, 애노드(anode)와 캐소드(cathode) 중 적어도 하나가 투명할 것이 요구된다. 기판 위에 TFT 및 발광 소자가 형성된다. 기판의 반대 면을 통해 광이 추출되는 상면 방출 구조를 갖는 발광 소자, 기판측의 면을 통해 광이 추출되는 하면 방출 구조를 갖는 발광 소자, 및 기판측 및 기판과는 반대측의 면을 통해 광이 추출되는 양면 방출 구조를 갖는 발광 소자가 있다. 본 발명의 화소 구조는, 이러한 방출 구조들 중 임의의 구조를 갖는 발광 소자에 적용될 수 있다.
도 19a를 참조하여 상면 방출 구조를 갖는 발광 소자를 설명한다.
도 19a는, 구동용 TFT(7001)가 n채널형 TFT이고 발광 소자(7002)로부터 애노드(7005) 측으로 광이 방출되는 화소의 단면도이다. 도 19a에서, 발광 소자(7002)의 캐소드(7003)는 구동용 TFT(7001)에 전기적으로 접속되고, 발광층(7004) 및 애노드(7005)가 이 순서로 캐소드(7003) 위에 적층되어 있다. 캐소드(7003)는, 일 함수가 작고 광을 반사하는 한 다양한 도전 재료를 이용하여 형성될 수 있다. 예를 들어, 바람직하게는 Ca, Al, MgAg, AlLi 등이 사용된다. 발광층(7004)은 단층 또는 적층된 복수의 층을 이용하여 형성될 수도 있다. 발광층(7004)이 복수의 층을 이용하여 형성되는 경우, 발광층(7004)은 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 및 홀 주입층을 이 순서로 캐소드(7003) 위에 적층함으로써 형성된다. 이러한 층들 모두를 형성할 필요는 없다. 애노드(7005)는, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라 언급됨), 인듐 아연 산화물, 또는 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성 도전 재료로부터 형성된 투광성 도전막을 이용하여 형성된다.
발광 소자(7002)는, 캐소드(7003)와 애노드(7005) 사이에 발광층(7004)이 개재된 영역에 대응한다. 도 19a에 나타낸 화소의 경우, 화살표로 표시된 바와 같이 발광 소자(7002)로부터 애노드(7005) 측으로 광이 방출된다.
그 다음, 하면 방출 구조를 갖는 발광 소자를 도 19b를 참조하여 설명한다. 도 19b는 구동용 TFT(7011)가 n채널형 TFT이고 발광 소자(7012)로부터 캐소드(7013) 측으로 광이 방출되는 경우의 화소의 단면도이다. 도 19b에서, 구동용 TFT(7011)에 전기적으로 접속된 투광성 도전막(7017) 위에 발광 소자(7012)의 캐소드(7013)가 형성되고, 발광층(7014) 및 애노드(7015)가 이 순서로 캐소드(7013) 위에 적층되어 있다. 애노드(7015)가 투광성을 가질 때 애노드(7015)를 덮도록 광을 반사 또는 차단하기 위한 차광막(7016)이 형성될 수도 있다는 점에 유의한다. 캐소드(7013)에 대해, 도 19a의 경우와 같이, 일 함수가 작은 도전성 재료이기만 하면 다양한 재료가 이용될 수 있다. 캐소드(7013)는 광 투과를 허용하는 두께(바람직하게는, 약 5 nm 내지 30 nm)를 갖도록 형성된다는 점에 유의한다. 예를 들어, 캐소드(7013)에 대해 20 nm의 두께를 갖는 알루미늄막이 이용될 수 있다. 도 19a의 경우에서와 같이, 발광층(7014)은 단층을 이용하여 형성되거나 또는 적층된 복수의 층을 이용하여 형성될 수도 있다. 애노드(7015)는 광을 투과시킬 필요는 없지만, 도 19a의 경우와 같이, 투광성 도전 재료를 이용하여 형성될 수 있다. 차광막(7016)은, 예를 들어, 광을 반사하는 금속 등을 이용하여 형성될 수 있다; 그러나, 이는 금속막으로 한정되지 않는다. 예를 들어, 흑색 색소를 첨가한 수지가 이용될 수 있다.
발광 소자(7012)는, 캐소드(7013)와 애노드(7015) 사이에 발광층(7014)이 개재된 영역에 대응한다. 도 19b에 나타낸 화소의 경우, 화살표로 표시된 바와 같이 발광 소자(7012)로부터 캐소드(7013) 측으로 광이 방출된다.
그 다음, 양면 방출 구조를 갖는 발광 소자를 도 19c를 참조하여 설명한다. 도 19c에서, 구동용 TFT(7021)에 전기적으로 접속된 투광성 도전막(7027) 위에 발광 소자(7022)의 캐소드(7023)가 형성되고, 발광층(7024) 및 애노드(7025)는 이 순서로 캐소드(7023) 위에 적층되고 있다. 도 19a의 경우와 같이, 일 함수가 작기만 하면 다양한 도전 재료를 이용하여 캐소드(7023)가 형성될 수 있다. 캐소드(7023)는 광 투과를 허용하는 두께를 갖도록 형성된다는 점에 유의한다. 예를 들어, 캐소드(7023)에 대해 20 nm의 두께를 갖는 Al막이 이용될 수 있다. 도 19a의 경우와 같이, 발광층(7024)은 단층을 이용하여 형성하거나 또는 적층된 복수의 층을 이용하여 형성될 수도 있다. 도 19a의 경우와 같이 애노드(7025)는 투광성 도전 재료를 이용하여 형성될 수 있다.
발광 소자(7022)는, 캐소드(7023), 발광층(7024), 및 애노드(7025)가 서로 중첩하고 있는 영역에 대응한다. 도 19c에 도시된 화소의 경우, 화살표로 표시된 바와 같이 발광 소자(7022)로부터 애노드(7025) 측 및 캐소드(7023) 측으로 광이 방출된다.
여기서는 발광 소자로서 유기 EL 소자를 설명하였지만, 발광 소자로서 무기 EL 소자가 제공될 수 있다는 점에 유의한다.
본 실시예에서는, 발광 소자의 구동을 제어하는 TFT(구동용 TFT라고도 함)가 발광 소자에 전기적으로 접속되어 있는 예를 설명하고 있다; 대안으로서, 구동용 TFT와 발광 소자 사이에 전류 제어용 TFT가 접속되어 있는 구조가 이용될 수도 있다는 점에 유의한다.
그 다음, 본 실시예의 표시 장치(발광 패널이라고도 함)의 외관 및 단면을 도 20a 및 도 20b를 참조하여 설명한다. 도 20a는, 제1 기판 위에 형성된 TFT 및 발광 소자가 밀봉재에 의해 제1 기판과 제2 기판 사이에 밀봉되어 있는, 본 실시예의 표시 장치의 상면도이다. 도 20b는 도 20a의 라인 H-I를 따라 취해진 단면도이다.
제1 기판(4501) 위에 제공된 화소부(4502), 신호선 구동 회로(4503a 및 4503b), 및 주사선 구동 회로(4504a 및 4504b)를 둘러싸도록 밀봉재(4505)가 제공된다. 또한, 화소부(4502), 신호선 구동 회로(4503a 및 4503b), 및 주사선 구동 회로(4504a 및 4504b) 위에 제2 기판(4506)이 제공된다. 따라서, 화소부(4502), 신호선 구동 회로(4503a 및 4503b), 및 주사선 구동 회로(4504a 및 4504b)는, 제1 기판(4501), 밀봉재(4505), 및 제2 기판(4506)에 의해 충전재(4507)와 함께 밀봉되고 있다. 이러한 방식으로, 화소부(4502), 신호선 구동 회로(4503a 및 4503b), 및 주사선 구동 회로(4504a 및 4504b)가 외부 공기에 노출되지 않도록 기밀성(air-tightness)이 높고 탈가스(degasification)가 적은 (부착 필름 또는 자외선 경화 수지 필름 등의) 보호 필름이나 커버재로 화소부(4502), 신호선 구동 회로(4503a 및 4503b), 및 주사선 구동 회로(4504a 및 4504b)를 패키징(밀봉)하는 것이 바람직하다.
제1 기판(4501) 위에 형성되는 화소부(4502), 신호선 구동 회로(4503a 및 4503b), 및 주사선 구동 회로(4504a 및 4504b) 각각은 복수의 TFT를 포함한다. 도 20b에는, 화소부(4502)에 포함된 TFT(4510)와 신호선 구동 회로(4503a)에 포함된 TFT(4509)가 예로서 나타나 있다.
TFT(4509 및 4510)로서, 산화물 반도체층을 반도체층으로서 포함하는, 실시예 3 내지 실시예 5 중 임의의 실시예에 설명된 신뢰성이 높은 TFT가 이용될 수 있다. 본 실시예에서, TFT(4509 및 4510)는 n채널형 TFT이다. TFT(4509 및 4510) 위에는 절연층(4542)이 형성되고, 절연층(4542) 위에는 절연층(4544)이 형성된다.
게다가, 참조 번호(4511)는 발광 소자를 가리킨다. 발광 소자(4511)에 포함된 화소 전극인 제1 전극(4517)은 TFT(4510)의 소스 전극 또는 드레인 전극에 전기적으로 접속된다. 발광 소자(4511)는 제1 전극(4517), 전계 발광층(4512), 및 제2 전극(4513)의 적층 구조를 갖는다; 그러나, 발광 소자의 구조는 본 실시예에서 도시된 구조로 한정되지 않는다는 점에 유의한다. 발광 소자(4511)로부터 광이 추출되는 방향 등에 따라 발광 소자(4511)의 구조는 적절하게 변경될 수 있다.
뱅크(4520)는 유기 수지막, 무기 절연막, 또는 유기 폴리실록산을 이용하여 형성된다. 특히, 감광성 재료를 이용하여 뱅크(4520)가 형성되어 제1 전극(4517) 위에 개구부를 갖고, 그 개구부의 측벽이 연속 곡률을 갖는 경사면으로서 형성되도록 하는 것이 바람직하다.
전계발광층(4512)은 단층 또는 적층된 복수의 층을 이용하여 형성될 수도 있다.
산소, 수소, 수분, 이산화탄소 등이 발광 소자(4511)에 침입하는 것을 방지하기 위하여, 제2 전극(4513) 및 뱅크(4520) 위에 보호층이 형성될 수도 있다. 보호층으로서, 질화 실리콘막, 질화 산화 실리콘막, DLC막 등이 형성될 수 있다.
신호선 구동 회로(4503a 및 4503b), 주사선 구동 회로(4504a 및 4504b), 또는 화소부(4502)에는, FPC(4518a 및 4518b)로부터 다양한 신호와 전압이 공급된다.
본 실시예에서, 접속 단자 전극(4515)은 발광 소자(4511)에 포함된 제1 전극(4517)과 동일한 도전막을 이용하여 형성된다. 단자 전극(4516)은 TFT(4509 및 4510)의 소스 전극 및 드레인 전극과 동일한 도전막을 이용하여 형성된다.
접속 단자 전극(4515)은 이방성 도전막(4519)을 통해 FPC(4518a)에 포함된 단자에 전기적으로 접속된다.
발광 소자(4511)로부터 광이 추출되는 방향에 위치하는 제2 기판(4506)은 투광성을 가질 필요가 있다. 그 경우, 유리판, 플라스틱판, 폴리에스테르 필름, 또는 아크릴 필름 등의 투광성 재료가 그 기판에 대해 이용된다.
충전재(4507)로서, 질소나 아르곤 등의 불활성 가스 외에도, 자외선 경화 수지 또는 열경화 수지가 이용될 수 있다. 예를 들어, PVC(polyvinyl chloride; 폴리비닐 클로라이드), 아크릴, 폴리이미드(polyimide), 에폭시 수지(epoxy resin), 실리콘 수지, PVB(polyvinyl butyral; 폴리비닐 부티랄) 또는 EVA(ethylene vinyl acetate; 에틸렌 비닐 아세테이트)가 이용될 수 있다. 본 실시예에서는, 충전재(filler)에 대해 질소가 이용된다.
또한, 필요하다면, 편광판, 원 편광판(타원 편광판을 포함), 위상차판(1/4파장 판 또는 1/2파장 판), 또는 컬러 필터 등의 광학 필름이 발광 소자의 발광면 위에 적절하게 제공될 수도 있다. 또한, 편광판 또는 원 편광판에 반사 방지막이 제공될 수도 있다. 예를 들어, 눈부심을 저감하도록 표면 위의 요철에 의해 반사광이 확산될 수 있게 하는 안티-글래어 처리(anti-glare treatment)가 실시될 수 있다.
신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b)는, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막을 이용하여 형성된 구동 회로로서 탑재될 수도 있다. 또한, 신호선 구동 회로 단독 또는 그 일부, 또는 주사선 구동 회로 단독 또는 그 일부만이 별도로 형성되어 탑재될 수도 있다. 본 실시예는 도 20a 및 도 20b에 나타낸 구조로 한정되지 않는다.
이상의 단계들을 통해, 신뢰성이 높은 발광 표시 장치(표시 패널)가 제조될 수 있다.
본 실시예는 다른 실시예들 중 임의의 실시예와 적절히 조합되거나 치환될 수 있다는 점에 유의한다.
(실시예 9)
본 실시예에서는, 실시예 6에서 설명된 표시 장치의 예로서 전자 페이퍼를 설명한다.
상기 실시예들에서 설명된 시프트 레지스터가 전자 페이퍼에 이용될 수 있다. 전자 페이퍼는 전기영동(electrophoretic) 표시 장치(전기영동 디스플레이)라고도 불리며, 통상의 종이와 동등한 높은 가독성을 갖고, 다른 표시 장치들에 비해 낮은 전력 소비를 갖고, 얇고 가볍게 만들 수 있다는 점에서 이점을 갖고 있다.
전기영동 디스플레이는 다양한 형태(mode)를 가질 수 있다. 전기영동 디스플레이는 용매 또는 용질에 분산된 복수의 마이크로캡슐(microcapsule)을 포함하고, 각각의 마이크로캡슐은 양으로 대전된 제1 입자와 음으로 대전된 제2 입자를 포함한다. 마이크로캡슐에 전계를 인가함으로써, 마이크로캡슐 내의 입자들이 서로 반대 방향으로 이동하고, 한 측에 집합한 입자들의 색상만이 표시된다. 제1 입자 및 제2 입자 각각이 색소(pigment)를 포함하고, 전계가 없다면 이동하지 않는다는 점에 유의한다. 게다가, 제1 입자와 제2 입자는 상이한 색상(색상이 없을 수도 있음)을 갖는다.
따라서, 전기영동 디스플레이는, 높은 유전 상수를 갖는 물질이 높은 전계 영역쪽으로 이동하는 소위 유전체전기영동 효과(dielectrophoretic effect)를 이용하는 디스플레이이다. 전기영동 디스플레이는, 액정 표시 장치에서 요구되는 편광판 및 대향 기판을 필요로 하지 않기 때문에, 전기영동 디스플레이의 두께 및 무게가 저감될 수 있다.
상기 마이크로캡슐을 용매에 분산시킨 용액을 전자 잉크라 부른다. 이 전자 잉크는, 유리, 플라스틱, 옷감, 종이 등의 표면에 인쇄될 수 있다. 또한, 컬러 필터 또는 색소를 갖는 입자를 이용함으로써, 컬러 표시도 달성될 수 있다.
또한, 액티브 매트릭스 기판 위에서 2개의 전극 사이에 개재되도록 복수의 마이크로캡슐을 적절하게 배치하면, 액티브 매트릭스 표시 장치가 완성되고, 마이크로캡슐에 전계를 인가하여 표시를 수행할 수 있다. 예를 들어, 상기 실시예들 중 임의의 실시예에 설명된 TFT를 이용하여 형성된 액티브 매트릭스 기판이 이용될 수 있다.
마이크로캡슐 내의 제1 입자 및 제2 입자는, 도전 재료, 절연 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료(ferroelectric material), 전자발광 재료(electroluminescent material), 전기변색 재료(electrochromic material), 및 자기영동 재료(magnetophoretic material) 중 하나, 또는 이들 중 임의의 재료들로 된 복합 재료로부터 형성될 수도 있다는 점에 유의한다.
그 다음, 도 21을 참조하여 본 실시예의 전자 페이퍼의 구조의 예를 설명한다. 도 21은 본 실시예의 전자 페이퍼의 구조를 나타내는 단면도이다.
도 21에 나타낸 전자 페이퍼는, 기판(580) 위의 TFT(581), TFT(581) 위에 적층된 절연층(583, 584, 및 585), 절연층(583 내지 585)에 제공된 개구부를 통해 TFT(581)의 소스 전극 또는 드레인 전극에 접하는 전극(587)을 포함한다. 또한, 전자 페이퍼는, 기판(596) 위에 제공된 전극(587)과 전극(588) 사이에, 구형 입자(589)와 구형 입자(589)의 주위에 제공된 충전재(595)를 포함하고, 구형 입자 각각은, 흑색 영역(590a), 백색 영역(590b), 및 흑색 영역(590a)과 백색 영역(590b)을 둘러싸며 액체로 채워지고 있는 공동(cavity, 594)을 포함한다.
TFT(581)는 산화물 반도체층을 반도체층으로서 포함하는 신뢰성이 높은 TFT이며, 예를 들어, 상기 실시예들 중 임의의 실시예에서 설명된 TFT와 마찬가지 방식으로 제조될 수 있다.
구형 입자(589)가 이용되는 방법은 트위스트 볼 표시 방법이라고 불린다. 트위스트 볼 표시 방법에서는, 표시 소자에 이용되는 전극들인 제1 전극과 제2 전극 사이에 흑색과 백색으로 각각 착색된 구형 입자들이 배치되고, 제1 전극과 제2 전극 사이에 전위차가 생성되어 구형 입자들의 배향을 제어한다; 따라서, 표시가 실시된다.
또, 구형 입자를 포함하는 소자 대신에, 전기영동 소자가 이용될 수도 있다. 투명한 액체와, 양으로 대전된 백색 미립자와, 음으로 대전된 흑색 미립자가 봉입된 약 10 μm 내지 200 μm의 직경을 갖는 마이크로캡슐이 이용된다. 제1 전극과 제2 전극 사이에 제공된 마이크로캡슐에서, 제1 전극과 제2 전극에 의해 전계가 인가될 때, 백색 미립자와 흑색 미립자가 서로 반대 방향으로 이동하여, 백색 또는 흑색이 표시될 수가 있다. 이러한 원리를 이용한 표시 소자가 전기영동 표시 소자이다. 전기영동 표시 소자는 액정 표시 소자에 비해 높은 반사율을 갖기 때문에, 보조 광이 불필요하고, 전력 소비가 낮으며, 어슴푸레한 장소에서도 표시부를 인식할 수 있다. 또한, 표시부에 전력이 공급되지 않더라도, 한 번 표시된 화상이 유지될 수 있다. 따라서, 표시 기능을 갖는 반도체 장치(간단히, 표시 장치 또는 표시 장치를 갖춘 반도체 장치라고도 함)가 전파 발신원으로부터 멀리 있더라도, 표시된 화상이 유지될 수 있다.
실시예 1의 시프트 레지스터는, 예를 들어, 본 실시예의 전자 페이퍼의 구동 회로에 이용될 수가 있다. 또한, 산화물 반도체층을 이용한 트랜지스터는 표시부의 트랜지스터에 적용될 수 있기 때문에, 예를 들어, 하나의 기판 위에 구동 회로 및 표시부가 제공될 수 있다.
전자 페이퍼는, 정보를 표시하는 다양한 분야의 전자 장치에 이용될 수 있다. 예를 들어, 전자 페이퍼는, 전자서적 리더(전자 북), 포스터, 열차 등의 운송 수단 내의 광고, 신용 카드 등의 각종 카드의 표시에 적용될 수 있다. 이러한 전자 장치의 예가 도 22에 나타나 있다. 도 22는 전자 서적 리더의 예를 나타낸다.
도 22에 나타낸 바와 같이, 전자서적 리더(2700)는 2개의 하우징(2701 및 2703)을 갖는다. 하우징(2701 및 2703)은 축부(2711)에 의해 서로 결합되고, 전자서적 리더(2700)는 축부를 따라 개방 및 폐쇄된다. 이와 같은 구조에 의해, 전자서적 리더(2700)가 종이 서적처럼 동작할 수 있다.
표시부(2705) 및 표시부(2707)는 각각 하우징(2701) 및 하우징(2703)에 통합된다. 표시부(2705) 및 표시부(2707)는 하나의 화상 또는 상이한 화상들을 표시할 수도 있다. 표시부(2705) 및 표시부(2707)가 상이한 화상들을 표시하는 경우, 예를 들어, 우측의 표시부(도 22에서는 표시부(2705))는 텍스트 화상을 표시할 수 있고, 좌측의 표시부(도 22에서는 표시부(2707))는 상이한 타입의 화상을 표시할 수 있다.
도 22는 하우징(2701)에 조작부 등이 제공되어 있는 예를 나타내고 있다. 예를 들어, 하우징(2701)에는 전원 스위치(2721), 조작 키(2723), 스피커(2725) 등이 제공되고 있다. 조작 키(2723)에 의해, 페이지를 넘길 수 있다. 하우징의 표시부와 동일한 면에는, 키보드, 포인팅 장치 등이 제공될 수 있다는 점에 유의한다. 또한, 하우징의 이면이나 측면에는, 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블에 접속가능한 단자 등), 기록 매체 삽입부 등이 제공될 수도 있다. 게다가, 전자서적 리더(2700)는 전자 사전의 기능을 가질 수도 있다.
전자서적 리더(2700)는 무선으로 데이터를 송수신할 수 있는 구조를 가질 수도 있다. 무선 통신을 통해, 전자서적 서버로부터 원하는 서적 데이터 등을 구입하여 다운로드할 수 있다.
본 실시예는 다른 실시예들 중 임의의 실시예와 적절히 조합되거나 치환될 수 있다는 점에 유의한다.
(실시예 10)
본 실시예에서는, 실시예 6의 표시 장치의 한 실시예로서 시스템-온-패널(system-on-panel) 표시 장치를 설명한다.
본 발명의 한 실시예인 시프트 레지스터는, 하나의 기판 위에 표시부와 구동 회로가 제공된 시스템 온 패널형의 표시 장치에 적용될 수 있다. 그 표시 장치의 구체적인 구성을 이하에서 설명한다.
본 실시예의 표시 장치는 표시 소자를 포함한다. 표시 소자로서, 액정 소자(액정 표시 소자라고도 함) 또는 발광 소자(발광 표시 소자라고도 함)가 이용될 수 있다. 발광 소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하며, 구체적으로는 무기 EL(electroluminescent) 소자, 유기 EL 소자 등을 포함한다. 또한, 전자 잉크 등의, 전기적 효과에 의해 콘트라스트가 변하는 표시 매체도 이용할 수 있다.
또한, 본 실시예의 표시 장치는, 표시 소자가 밀봉되어 있는 패널과, 그 패널 위에 콘트롤러를 포함한 IC 등이 탑재되어 있는 모듈을 포함한다. 게다가, 표시 장치의 제조 과정에서 표시 소자가 완성되기 이전의 소자 기판의 한 실시예에 관하여, 이 소자 기판에는 복수의 화소들 각각의 표시 소자에 전류를 공급하기 위한 수단이 제공된다. 구체적으로는, 소자 기판은, 표시 소자의 화소 전극만이 형성된 이후의 상태, 화소 전극으로서 기능하는 도전막이 형성된 후 도전막이 에칭되어 화소 전극을 형성하기 이전의 상태, 또는 기타의 상태에 있을 수도 있다.
본 명세서에서 표시 장치란, 화상 표시 장치, 표시 장치, 또는 광원(조명 장치를 포함)을 의미한다는 점에 유의한다. 또한, 표시 장치는 또한 커넥터를 갖춘 모듈을 포함한다. 예를 들어, 표시 장치는 그 범주 내에 다음과 같은 모듈들을 포함한다: FPC(flexible printed circuit), TAB(tape automated bonding) 테이프, 또는 TCP(tape carrier package)가 부착된 모듈; TAB 테이프나 TCP의 끝에 인쇄 배선판이 제공된 모듈; 및 COG(chip on glass) 방법에 의해 표시 소자에 직접 탑재된 집적 회로(IC)를 갖는 모듈.
그 다음, 본 실시예의 표시 장치의 한 실시예인 액정 표시 패널의 외관 및 단면을 도 23의 (a1) 내지 도 23의 (b)를 참조하여 설명한다.
도 23의 (a1) 및 도 23의 (a2)는 제1 기판(4001) 위에 형성된 TFT(4010 및 4011)와 액정 소자(4013)가 제1 기판(4001)과 제2 기판(4006) 사이에서 밀봉재(4005)에 의해 밀봉되어 있는, 본 실시예의 표시 장치의 상면도이다. TFT(4010 및 4011)는 실시예 4에 도시된 In-Ga-Zn-O계 막을 반도체층으로서 포함한다. 도 23의 (b)는 도 23의 (a1) 및 (a2)의 라인 M-N을 따른 단면도이다.
본 실시예의 표시 장치에서, 제1 기판(4001) 위에 제공된 화소부(4002)와 주사선 구동 회로(4004)를 둘러싸도록 밀봉재(4005)가 제공된다. 화소부(4002)와 주사선 구동 회로(4004) 위에 제2 기판(4006)이 제공된다. 따라서, 화소부(4002)와 주사선 구동 회로(4004)는, 제1 기판(4001)과 밀봉재(4005)와 제2 기판(4006)에 의해, 액정층(4008)과 함께 밀봉된다. 또한, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막을 이용하여 형성된 신호선 구동 회로(4003)가, 제1 기판(4001) 위의 밀봉재(4005)에 의해 둘러싸여진 영역과는 상이한 영역에 탑재된다.
별도로 형성된 구동 회로의 접속 방법에 특별한 제한이 있는 것은 아니고, COG 방법, 와이어 본딩 방법, TAB 방법 등이 이용될 수 있다는 점에 유의한다. 도 23의 (a1)은 COG 방법에 의해 신호선 구동 회로(4003)를 탑재하는 예를 나타내며, 도 23의 (a2)는 TAB 방법에 의해 신호선 구동 회로(4003)를 탑재하는 예를 나타낸다.
제1 기판(4001) 위에 제공된 화소부(4002)와 주사선 구동 회로(4004) 각각은 복수의 TFT를 포함한다. 도 23의 (b)는 화소부(4002)에 포함되는 TFT(4010)와 주사선 구동 회로(4004)에 포함되는 TFT(4011)를 나타낸다. TFT(4010 및 4011) 위에는 절연층(4020, 4021, 및 4042)이 제공된다.
TFT(4010 및 4011)로서, 산화물 반도체층을 반도체층으로서 포함하는 TFT가 이용될 수 있다. 본 실시예에서, TFT(4010 및 4011)는 n채널형 TFT이다.
액정 소자(4013)에 포함된 화소 전극(4030)은 TFT(4010)에 전기적으로 접속된다. 액정 소자(4013)의 대향 전극(4031)은 제2 기판(4006) 위에 형성된다. 액정 소자(4013)는, 화소 전극(4030), 대향 전극(4031), 및 액정층(4008)이 서로 중첩하고 있는 영역에 대응한다. 화소 전극(4030) 및 대향 전극(4031)에는 각각 배향막으로서 기능하는 절연층(4032 및 4033)이 제공된다. 액정층(4008)은 화소 전극(4030)과 대향 전극(4031) 사이에 개재되고, 이러한 전극들 사이에는 절연층(4032 및 4033)이 개재되어 있다.
상기 실시예들의 기판(201)에 대해 이용될 수 있는 재료와 제조 방법은 제1 기판(4001)과 제2 기판(4006)에 적용될 수 있다.
스페이서(4035)는 절연막의 선택적 에칭에 의해 얻어지는 기둥 모양의 격벽(columnar partition)이며, 화소 전극(4030)과 대향 전극(4031) 사이의 거리(셀 갭)를 제어하기 위해 제공된다. 구형 스페이서(spherical spacer)가 이용될 수도 있다는 점에 유의한다. 또한, 대향 전극(4031)은 TFT(4010)와 동일한 기판 위에 제공된 공통 전위선에 전기적으로 접속된다. 공통 접속부를 이용하여, 한 쌍의 기판 사이에 배치된 도전성 입자를 통해 대향 전극(4031)과 공통 전위선이 서로 전기적으로 접속될 수 있다. 도전성 입자는 밀봉재(4005)에 포함된다는 점에 유의한다.
본 실시예가 투과형 액정 표시 장치의 예를 도시하고 있지만, 본 발명은 반사형 액정 표시장치 또는 반투과형 액정 표시 장치에도 적용될 수 있다는 점에 유의한다.
본 실시예의 액정 표시 장치로서, 기판의 외측(관찰자측)에 편광판이 제공되고 내측에 착색층과 표시 소자에 이용되는 전극이 순차적으로 제공된 예가 도시되어 있다; 대안으로서, 편광판은 기판의 내측에 제공될 수도 있다. 편광판과 착색층의 적층 구조는 본 실시예로 한정되지 않고, 편광판 및 착색층의 재료와 제조 공정의 조건에 따라 적절하게 설정될 수도 있다. 또한, 블랙 매트릭스(black matrix)로서 기능하는 차광막이 제공될 수도 있다.
본 실시예에서는, TFT의 표면 요철을 저감하고 TFT의 신뢰성을 향상시키기 위해, 보호층이나 평탄화 절연막으로서 기능하는 절연층(절연층: 4020, 4021, 및 4042)으로 TFT를 덮는다. 보호층은 대기에 포함된 유기물, 금속, 또는 수증기 등의 오염 불순물의 침투를 방지하며, 바람직하게는 치밀한 막이라는 점에 유의한다. 보호층은, 스퍼터링법에 의해, 산화 실리콘막, 질화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 산화 알루미늄막, 질화 알루미늄막, 산화 질화 알루미늄막, 및/또는 질화 산화 알루미늄막의 단층 또는 적층이 되도록 형성될 수 있다. 본 실시예는 보호층을 스퍼터링법에 의해 형성하는 예를 도시하지만, 이것으로 한정되는 것은 아니며 다양한 방법이 이용될 수도 있다. 또한, 비환원막(non-reducible film)을 이용하여, 보호층이 환원 방지층으로서 기능할 수도 있다.
여기서는, 적층 구조를 갖는 절연층이 보호층으로서 형성된다. 스퍼터링법에 의해 보호층의 제1 층인 산화 실리콘막이 절연층(4042)으로서 형성된다. 보호층으로서 산화 실리콘막을 이용하는 것은, 소스 전극 및 드레인 전극에 이용되는 알루미늄막의 힐록(hillock)을 방지하는 데 효과적이다.
스퍼터링법에 의해 보호층의 제2 층인 질화 실리콘막이 절연층(4020)으로서 형성된다. 보호층으로서 질화 실리콘막을 이용하는 것은, 나트륨 등의 이동성 이온이 반도체 영역에 침입하여 TFT의 전기적 특성을 변화시키는 것을 방지할 수 있다.
또한, 보호층의 형성 후에 반도체층을 열 처리할 수도 있다.
평탄화 절연막으로서 절연층(4021)이 형성된다. 절연층(4021)에 대해, 폴리이미드(polyimide), 아크릴(acrylic), 폴리이미드아미드(polyimideamide), 벤조시클로부텐(benzocyclobutene), 폴리아미드(polyamide), 또는 에폭시(epoxy) 등의, 내열성을 갖는 유기 재료가 이용될 수 있다. 이러한 유기 재료 외에도, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 등도 이용될 수 있다. 이러한 재료들로 형성된 복수의 절연막을 적층함으로써 절연층(4021)이 형성될 수도 있다는 점에 유의한다.
실록산계 수지는, 출발 재료로서 실록산계 재료를 이용하여 형성된 Si-O-Si 결합을 포함한 수지에 해당한다는 점에 유의한다. 실록산계 수지는 치환기로서 유기기(예를 들어, 알킬기나 아릴기)나 플루오르기를 포함할 수도 있다. 게다가, 유기기는 플루오르기를 포함할 수도 있다.
절연층(4021)의 형성 방법에는 특별한 제한이 없다. 그 재료에 따라, 절연층(4021)은, 스퍼터링법, SOG법, 스핀 코팅법, 디핑 방법, 스프레이 도포법, 또는 액적 토출법(예를 들어, 잉크젯법, 스크린 인쇄, 또는 오프셋 인쇄) 등의 방법에 의해, 또는 닥터 나이프(doctor knife), 롤 코터(roll coater), 커튼 코터(curtain coater), 나이프 코터(knife coater) 등의 툴을 이용하여 형성될 수 있다. 재료액을 이용하여 절연층(4021)이 형성되는 경우, 반도체층의 어닐링은 소성 단계에서 동시에 실시될 수도 있다. 절연층(4021)의 소성 단계가 반도체층을 어닐링하는 역할을 함으로써, 표시 장치가 효율적으로 제조될 수 있다.
화소 전극(4030) 및 대향 전극(4031)은, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라 언급함), 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성 도전 재료를 이용하여 형성될 수 있다.
화소 전극(4030) 및 대향 전극(4031)은 또한, 도전성 고분자(도전성 폴리머라고도 함)를 포함한 도전성 조성물을 이용하여 형성될 수 있다. 도전성 조성물을 이용하여 형성된 화소 전극은 바람직하게는 10000 ohm/square 이하의 시트 저항(sheet resistance)과 파장 550 nm에서 70% 이상의 투광율을 갖는다. 또한, 도전성 조성물에 포함된 도전성 고분자의 저항율이 0.1Ωㆍcm이하인 것이 바람직하다.
도전성 고분자로서, 이른바 π-전자 공액(π-electron conjugated) 도전성 고분자가 이용될 수 있다. 그 예로서, 폴리아닐린(polyaniline) 또는 그 유도체, 폴리피롤(polypyrrole) 또는 그 유도체, 폴리티오펜(polythiophene) 또는 그 유도체, 및 이들 재료의 2종 이상의 공중합체가 있다.
또한, 다양한 신호 및 전위가, FPC(4018)로부터, 별도 형성된 신호선 구동 회로(4003), 주사선 구동 회로(4004), 또는 화소부(4002)에 공급된다.
본 실시예에서, 접속 단자 전극(4015)은 액정 소자(4013)에 포함된 화소 전극(4030)과 동일한 도전막을 이용하여 형성되고, 단자 전극(4016)은 TFT(4010 및 4011)의 소스 전극 및 드레인 전극과 동일한 도전막을 이용하여 형성된다.
접속 단자 전극(4015)은 이방성 도전막(4019)을 통해 FPC(4018)에 포함된 단자에 전기적으로 접속된다.
도 23의 (a1) 내지 도 23의 (b)는, 신호선 구동 회로(4003)가 별도로 형성되고 제1 기판(4001) 위에 탑재된 예를 나타내지만, 본 실시예는 이 구조로 한정되는 것이 아니다. 주사선 구동 회로가 별도로 형성된 다음 탑재되거나, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만이 별도로 형성된 다음 탑재될 수도 있다.
전술된 바와 같이, 시스템-온-패널 표시 장치가 제조될 수 있다. 본 실시예의 표시 장치의 경우, 상기 실시예들의 시프트 레지스터는, 예를 들어, 구동 회로에 이용될 수 있고, 표시부의 TFT와 동일한 공정으로 시프트 레지스터가 형성될 수 있다.
본 실시예는 다른 실시예들 중 임의의 실시예와 적절히 조합되거나 치환될 수 있다는 점에 유의한다.
(실시예 11)
실시예 6 내지 실시예 10에 설명된 표시 장치는, (오락 기기를 포함한) 다양한 전자 장치에 적용될 수 있다. 전자 장치의 예로서는, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함), 컴퓨터 등의 모니터, 디지털 카메라나 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말기, 오디오 재생 장치, 파칭코기 등의 대형 게임기 등이 있다.
도 24a는 텔레비전 장치의 예를 나타낸다. 텔레비전 장치(9600)에서, 표시부(9603)는 하우징(9601)에 통합된다. 표시부(9603)는 화상을 표시할 수 있다. 여기서, 하우징(9601)은 스탠드(9605)에 의해 지지된다.
텔레비전 장치(9600)는 하우징(9601)의 조작 스위치 또는 별개의 리모콘(9610)에 의해 작동될 수 있다. 리모콘(9610)의 조작 키(9609)에 의해 채널과 음량을 제어하여 표시부(9603)에 표시되는 화상을 제어할 수 있다. 또한, 리모콘(9610)에는, 리모콘(9610)으로부터 출력되는 데이터를 표시하기 위한 표시부(9607)가 제공될 수도 있다.
텔레비전 장치(9600)에는 수신기, 모뎀 등이 제공될 수 있다는 점에 유의한다. 수신기를 사용하여, 일반적인 텔레비전 방송이 수신될 수 있다. 또한, 텔레비전 장치(9600)가 모뎀을 통해 유선 또는 무선에 의해 통신 네트워크에 접속될 때, 단방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또한 수신자들간 등)의 데이터 통신이 행해질 수 있다.
도 24의 (b)는 디지털 포토 프레임의 예를 나타내고 있다. 예를 들어, 디지털 포토 프레임(9700)에서, 표시부(9703)는 하우징(9701)에 통합된다. 표시부(9703)는 다양한 화상을 표시할 수 있다. 예를 들어, 표시부(9703)는 디지털 카메라 등으로 촬영한 화상 데이터를 표시하고 통상의 포토 프레임으로서 기능할 수 있다.
디지털 포토 프레임(9700)에는, 조작부, 외부 접속부(USB 단자, USB 케이블 등의 다양한 케이블에 접속 가능한 단자 등), 기록 매체 삽입부 등이 제공된다는 점에 유의한다. 이러한 구성 요소들은 표시부가 제공되는 면 위에 제공될 수도 있지만, 디지털 포토 프레임(9700)의 설계를 위해 측면이나 배면에 제공하는 것이 바람직하다. 예를 들어, 디지털 카메라로 촬영한 화상의 데이터를 저장하는 메모리를 디지털 포토 프레임의 기록 매체 삽입부 내에 삽입함으로써, 화상 데이터를 전송한 다음 표시부(9703)에 표시할 수 있다.
디지털 포토 프레임(9700)은 무선으로 정보를 송신 및 수신할 수도 있다. 원하는 화상 데이터를 무선으로 송신하여 표시되도록 하는 구조가 이용될 수도 있다.
도 25a는, 커넥터(9893)에 의해 개방 및 폐쇄 가능하도록 결합된 하우징(9881)과 하우징(9891)을 포함하는 휴대형 오락 기기를 나타낸다. 표시부(9882) 및 표시부(9883)는 각각 하우징(9881) 및 하우징(9891)에 통합된다. 도 25a에 나타낸 휴대형 오락 기기는, 추가적으로, 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작 키(9885)), 접속 단자(9887), (힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 향기 또는 적외선을 측정하는 기능을 포함하는) 센서(9888), 마이크로폰(9889) 등을 포함한다. 물론, 휴대형 오락 기기의 구조는 전술된 것으로 한정되지 않는다. 휴대형 오락 기기는, 적어도 표시 장치가 제공되는 한 추가 부속 장비가 적절히 제공된 구조를 가질 수도 있다. 도 25a에 나타낸 휴대형 게임 기기는, 기록 매체에 저장된 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능, 및 무선 통신에 의해 다른 휴대형 게임기와 정보를 공유하는 기능을 갖는다. 도 25a에 나타낸 휴대형 게임 기기는 상기한 바로 한정되지 않고 다양한 기능을 가질 수 있다.
도 25b는 대형 게임 기기인 슬롯 머신의 예를 나타낸다. 슬롯 머신(9900)에서, 표시부(9903)는 하우징(9901)에 통합된다. 또한, 슬롯 머신(9900)은, 스타트 레바(start lever)나 스톱 스위치(stop switch) 등의 조작 수단, 코인 투입구, 스피커 등을 포함한다. 물론, 슬롯 머신(9900)의 구조는 상기 구조로 한정되지 않는다. 슬롯 머신은, 적어도 본 발명에 따른 표시 장치가 제공되는 한 추가 부속 장비가 적절히 제공된 구조를 가질 수도 있다.
도 26a는 휴대 전화기의 예를 나타낸다. 휴대 전화기(9000)에는, 하우징(9001)에 통합된 표시부(9002), 조작 버튼(9003), 외부 접속 포트(9004), 스피커(9005), 마이크로폰(9006) 등이 제공된다.
도 26a에 도시된 휴대 전화기(9000)의 표시부(9002)를 손가락 등으로 터치하면, 휴대 전화기(9000)에 정보를 입력할 수 있다. 사용자는 표시부(9002)를 손가락 등으로 터치함으로써 전화를 걸거나 텍스트 메시징을 행할 수 있다.
표시부(9002)에는 주로 3개의 화면 모드가 있다. 제1 모드는 주로 화상을 표시하기 위한 표시 모드이다. 제2 모드는 주로 텍스트 등의 데이터를 입력하기 위한 입력 모드이다. 제3 모드는 표시 모드와 입력 모드인 2개의 모드가 결합된 표시-및-입력 모드이다.
예를 들어, 전화를 걸거나 텍스트를 작성하는 경우, 표시부(9002)에 대해 주로 텍스트를 입력하기 위한 텍스트 입력 모드가 선택되어, 화면 위에 표시된 문자가 입력될 수 있다. 이 경우, 표시부(9002)의 화면의 대부분의 영역에 키보드 또는 숫자 버튼을 표시하는 것이 바람직하다.
휴대 전화기(9000) 내부에, 자이로스코프 또는 가속도 센서 등의 기울기를 검출하는 센서를 포함하는 검출 장치가 제공되면, 휴대 전화기(9000)의 방향(휴대 전화기(9000)가 똑바로 서 있는지 또는 옆으로 누워 있는지)을 판단함으로써 표시부(9002)의 화면 위의 표시가 자동으로 변경될 수 있다.
화면 모드는 표시부(9002)를 터치하거나 하우징(9001)의 조작 버튼(9003)을 사용함으로써 변경된다. 대안으로서, 표시부(9002)에 표시되는 화상의 종류에 따라 화면 모드가 변경될 수도 있다. 예를 들어, 표시부에 표시되는 화상의 신호가 동영상 데이터의 신호이면, 화면 모드는 표시 모드로 전환된다. 그 신호가 텍스트 데이터의 신호이면, 화면 모드는 입력 모드로 전환된다.
또한, 입력 모드에서, 표시부(9002)에서 광 센서에 의해 검출되는 신호가 검출되는 동안 표시부(9002)의 터치에 의한 입력이 소정 기간 동안 행해지지 않는 때에는, 입력 모드로부터 표시 모드로 전환하도록 화면 모드가 제어될 수도 있다.
표시부(9002)는 이미지 센서로서 기능할 수 있다. 예를 들어, 표시부(9002)를 손바닥이나 손가락으로 터치할 때, 장문(palm print), 지문 등을 취하여, 개인 인증을 수행할 수 있다. 또한, 근적외선을 방출하는 백 라이트 또는 센싱용 광원을 표시부에 제공함으로써, 손가락 정맥, 손바닥 정맥 등을 촬상할 수 있다.
도 26b는 휴대 전화기의 또 다른 예를 나타낸다. 도 26b의 휴대 전화기는, 표시부(9412) 및 조작 버튼(9413)이 하우징(9411)에 포함되어 있는 표시 장치(9410)와; 조작 버튼(9402), 외부 입력 단자(9403), 마이크로폰(9404), 스피커(9405), 및 착신시에 광을 방출하는 발광부(9406)가 하우징(9401)에 포함되어 있는 통신 장치(9400)를 포함한다. 표시 기능을 갖는 표시 장치(9410)는 전화 기능을 갖는 통신 장치(9400)에 화살표로 표시된 2개 방향으로 분리 및 부착될 수 있다. 따라서, 표시 장치(9410) 및 통신 장치(9400)는 그들의 짧은 변 또는 긴 변을 따라 서로 부착될 수 있다. 또한, 표시 기능만이 필요한 경우, 통신 장치(9400)로부터 표시 장치(9410)가 분리되어 단독으로 이용될 수 있다. 각각 충전가능한 배터리를 갖는 통신 장치(9400)와 표시 장치(9410) 사이의 유선 또는 무선 통신에 의해 화상 또는 입력 정보가 송신 또는 수신될 수 있다.
본 실시예는, 다른 실시예들에서 설명한 구조와 적절하게 조합하여 구현될 수 있다.
[예 1]
본 예에서는, 주사선 구동 회로 및 신호선 구동 회로가 하나의 기판 위에 형성되는 발광 표시 장치를 설명한다. 예로서, 본 예의 발광 표시 장치에서는, 신호선 구동 회로가 도 12a에 나타낸 구조를 갖고, 신호선 구동 회로에 포함된 시프트 레지스터가 도 13c에 나타낸 구조를 갖고, 화소가 도 18에 나타낸 회로 구조를 갖는다는 점에 유의한다.
도 27을 참조하여 본 예의 발광 표시 장치의 화소부의 레이아웃을 설명한다. 도 27은 본 예의 발광 표시 장치의 화소부의 레이아웃을 나타낸다.
도 27의 발광 표시 장치의 화소부는 복수의 화소를 포함한다. 각 화소는 트랜지스터(3001), 용량 소자(3002), 트랜지스터(3003), 주사선(3011), 신호선(3012), 및 전원선(3013)을 포함한다. 트랜지스터(3001)는 도 18의 트랜지스터(851)에 대응한다. 용량 소자(3002)는 도 18의 용량 소자(852)에 대응한다. 트랜지스터(3003)는 도 18의 트랜지스터(853)에 대응한다. 주사선(3011)은 도 18의 주사선(855)에 대응한다. 신호선(3012)은 도 18의 주사선(856)에 대응한다. 트랜지스터(3001 및 3003) 각각은 채널 형성 영역으로서 In-Ga-Zn-O계 산화물 반도체층을 포함한다. 본 예의 발광 표시 장치의 화소에 관하여, 화소 수는 540×960×3이고, 화소 피치는 0.026mm×0.078mm×3이며, 해상도는 326 ppi이고, 개구비는 40%이다.
도 27의 발광 표시 장치의 화소는 하부-방출형 구조를 갖고, 트랜지스터 등의 소자가 형성되는 기판(소자 기판) 측에 R(적색), G(녹색), 및 B(청색)의 컬러 필터가 제공된다(이러한 구조를 컬러 필터 온 어레이 구조라고 함). 발광 소자는 백색의 유기 EL 소자이다.
본 예의 발광 표시 장치의 전력 소비가 측정되었다. 도 28은 측정 결과를 도시한다. 도 28은 본 예의 발광 표시 장치의 전원 전압과 표시 장치의 전력 소비 사이의 관계를 도시한다. 횡축은 전원 전압 Vpp를 나타내고, 종축은 전력 소비를 나타낸다. 도 28은, 8상 클록 신호가 이용되는 본 실시예의 발광 표시 장치의 전력 소비의 측정 결과에 추가하여 4상 클록 신호가 이용되는 종래의 발광 표시 장치의 전력 소비를 도시한다.
도 28에 도시된 바와 같이, 본 예의 발광 표시 장치는 종래의 발광 표시 장치보다 적은 전력을 소비한다. 전력 소비간의 간격은 전원 전압이 높아짐에 따라 넓어졌다.
따라서, 클록 신호의 수가 증가되고 각 클록 신호에 따라 동작하는 플립플롭의 수가 줄어드는 방식으로 전력 소비가 줄어들 수 있다는 것을 알 수 있다.
본 출원은, 2009년 10월 9일 일본 특허청에 출원된 일본 특허 출원번호 제2009-235109호와, 2009년 12월 1일 일본 특허청에 출원된 일본 특허 출원번호 제2009-273914호에 기초하고 있으며, 그 전체 내용이 본 명세서에서 참조로 원용된다.
11: 배선, 12: 배선, 13: 배선, 14: 배선, 15: 배선, 16: 배선, 17: 배선, 18: 배선, 19: 배선, 20: 배선, 21: 입력 단자, 22: 입력 단자, 23: 입력 단자, 24: 입력 단자, 25: 입력 단자, 26: 출력 단자, 27: 출력 단자, 31: 트랜지스터, 32: 트랜지스터, 33: 트랜지스터, 34: 트랜지스터, 35: 트랜지스터, 36: 트랜지스터, 37: 트랜지스터, 38: 트랜지스터, 39: 트랜지스터, 40: 트랜지스터, 41: 트랜지스터, 51: 전원선, 52: 전원선, 53: 전원선, 91: 배선, 101: 클록 신호선, 102: 클록 신호선, 103: 클록 신호선, 104: 클록 신호선, 105: 플립플롭, 111: 기간, 112: 기간, 113: 기간, 114: 기간, 115: 기간, 201: 기판, 202: 게이트 절연층, 211: 게이트 전극, 213: 산화물 반도체층, 214a: 산화물 도전층, 214b: 산화물 도전층, 215a: 도전층, 215b: 도전층, 215c: 도전층, 217: 도전층, 218: 산화물 절연층, 233a: 레지스트 마스크, 233b: 레지스트 마스크, 251: 트랜지스터, 252: 트랜지스터, 311: 트랜지스터, 312: 트랜지스터, 313: 트랜지스터, 314: 트랜지스터, 315: 트랜지스터, 316: 트랜지스터, 317: 노드, 318: 노드, 351: 기간, 352: 기간, 353: 기간, 580: 기판, 581: TFT, 583: 절연층, 584: 절연층, 585: 절연층, 587: 전극, 588: 전극, 589: 구형 입자, 590a: 흑색 영역, 590b: 백색 영역, 594: 공동, 595: 충전재, 596: 기판, 804: 주사선, 805: 신호선, 821: 트랜지스터, 822: 액정소자, 823: 용량 소자, 851: 트랜지스터, 852: 용량 소자, 853: 트랜지스터, 854: 발광 소자, 855: 주사선, 856: 신호선, 2000: 기판, 2001: 게이트 전극, 2002: 절연막, 2003: 산화물 반도체층, 2005a: 전극, 2005b: 전극, 2007: 산화물 절연층, 2008: 전극, 2020: 전극, 2022: 전극, 2023: 전극, 2024: 전극, 2028: 전극, 2029: 전극, 2050: 단자, 2051: 단자, 2052: 게이트 절연층, 2053: 접속 전극, 2054: 보호 절연막, 2055: 투명 도전막, 2056: 전극, 2112: 게이트 전극, 2132: 산화물 반도체층, 2142a: 산화물 도전층, 2142b: 산화물 도전층, 2700: 전자서적 리더, 2701: 하우징, 2703: 하우징, 2705: 표시부, 2707: 표시부, 2711: 축부, 2721: 전원 스위치, 2723: 조작키, 2725: 스피커, 3001: 트랜지스터, 3002: 용량 소자, 3003: 트랜지스터, 3011: 주사선, 3012: 신호선, 3013: 전원선, 4001: 기판, 4002: 화소부, 4003: 신호선 구동 회로, 4004: 주사선 구동 회로, 4005: 밀봉재, 4006: 기판, 4008: 액정층, 4010: TFT, 4011: TFT, 4013: 액정소자, 4015: 접속 단자 전극, 4016: 단자 전극, 4018: FPC, 4019: 이방성 도전막, 4020: 절연층, 4021: 절연층, 4030: 화소 전극, 4031: 대향 전극, 4032: 절연층, 4035: 스페이서, 4042: 절연층, 4501: 기판, 4502: 화소부, 4503a: 신호선 구동 회로, 4504a: 주사선 구동 회로, 4518a: FPC, 4505: 밀봉재, 4506: 기판, 4507: 충전재, 4509: TFT, 4510: TFT, 4511: 발광 소자, 4512: 전계발광층, 4513: 전극, 4515: 접속 단자 전극, 4516: 단자 전극, 4517: 전극, 4519: 이방성 도전막, 4520: 뱅크, 4542: 절연층, 4544: 절연층, 5300: 기판, 5301: 화소부, 5302: 주사선 구동 회로, 5303: 주사선 구동 회로, 5304: 신호선 구동 회로, 5305: 타이밍 제어 회로, 5601: 시프트 레지스터, 5602: 스위칭 회로, 5603: 박막 트랜지스터, 5604: 배선, 5605: 배선, 7001: TFT, 7002: 발광 소자, 7003: 캐소드, 7004: 발광층, 7005: 애노드, 7011: 구동용 TFT, 7012: 발광 소자, 7013: 캐소드, 7014: 발광층, 7015: 애노드, 7016: 차광막, 7017: 도전막, 7021: 구동용 TFT, 7022: 발광 소자, 7023: 캐소드, 7024: 발광층, 7025: 애노드, 7027: 도전막, 9000: 휴대 전화기, 9001: 하우징, 9002: 표시부, 9003: 조작 버튼, 9004: 외부 접속 포트, 9005: 스피커, 9006: 마이크로폰, 9400: 통신 장치, 9401: 하우징, 9402: 조작 버튼, 9403: 외부 입력 단자, 9404: 마이크로폰, 9405: 스피커, 9406: 발광부, 9410: 표시 장치, 9411: 하우징, 9412: 표시부, 9413: 조작 버튼, 9600: 텔레비전 세트, 9601: 하우징, 9603: 표시부, 9605: 스탠드, 9607: 표시부, 9609: 조작 키, 9610: 리모콘, 9700: 디지털 포토 프레임, 9701: 하우징, 9703: 표시부, 9881: 하우징, 9882: 표시부, 9883: 표시부, 9884: 스피커부, 9885: 입력 수단 (조작키), 9886: 기록 매체 삽입부, 9887: 접속 단자, 9888: 센서, 9889: 마이크로폰, 9890: LED 램프, 9891: 하우징, 9893: 커넥터, 9900: 슬롯 머신, 9901: 하우징, 및 9903: 표시부.

Claims (7)

  1. 반도체 장치로서,
    게이트, 소스, 및 드레인을 각각 포함하는 제1 트랜지스터 내지 제11 트랜지스터를 포함하고,
    상기 제1 트랜지스터의 게이트는, 상기 제2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제1 트랜지스터의 소스 및 드레인 중 하나는, 상기 제3 트랜지스터의 소스 및 드레인 중 하나, 및 상기 제4 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
    상기 제3 트랜지스터의 게이트는, 상기 제5 트랜지스터의 소스 및 드레인 중 하나, 상기 제6 트랜지스터의 게이트, 및 상기 제7 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제5 트랜지스터의 소스 및 드레인 중 다른 하나는, 상기 제8 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 하나는, 상기 제9 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
    상기 제4 트랜지스터의 소스 및 드레인 중 다른 하나는, 상기 제10 트랜지스터의 게이트 및 상기 제11 트랜지스터의 게이트에 전기적으로 접속되는 반도체 장치.
  2. 반도체 장치로서,
    제1 클록 신호선 내지 제3 클록 신호선; 및
    게이트, 소스, 및 드레인을 각각 포함하는 제1 트랜지스터 내지 제11 트랜지스터를 포함하고,
    상기 제1 트랜지스터의 게이트는, 상기 제2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제1 트랜지스터의 소스 및 드레인 중 하나는, 상기 제3 트랜지스터의 소스 및 드레인 중 하나, 및 상기 제4 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
    상기 제3 트랜지스터의 게이트는, 상기 제5 트랜지스터의 소스 및 드레인 중 하나, 상기 제6 트랜지스터의 게이트, 및 상기 제7 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제5 트랜지스터의 소스 및 드레인 중 다른 하나는, 상기 제8 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 하나는, 상기 제9 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
    상기 제4 트랜지스터의 소스 및 드레인 중 다른 하나는, 상기 제10 트랜지스터의 게이트 및 상기 제11 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제1 클록 신호선은 상기 제10 트랜지스터의 소스 및 드레인 중 하나, 및 상기 제11 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
    상기 제2 클록 신호선은, 상기 제5 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제3 클록 신호선은, 상기 제8 트랜지스터의 게이트에 전기적으로 접속되는, 반도체 장치.
  3. 반도체 장치로서,
    제1 플립플롭 내지 제8 플립플롭; 및
    제1 클록 신호선 내지 제8 클록 신호선을 포함하고,
    상기 제1 클록 신호선 내지 제3 클록 신호선은, 상기 제1 플립플롭에 전기적으로 접속되고,
    상기 제2 클록 신호선 내지 제4 클록 신호선은, 상기 제2 플립플롭에 전기적으로 접속되고,
    상기 제3 클록 신호선 내지 제5 클록 신호선은, 상기 제3 플립플롭에 전기적으로 접속되고,
    상기 제4 클록 신호선 내지 제6 클록 신호선은, 상기 제4 플립플롭에 전기적으로 접속되고,
    상기 제5 클록 신호선 내지 제7 클록 신호선은, 상기 제5 플립플롭에 전기적으로 접속되고,
    상기 제6 클록 신호선 내지 제8 클록 신호선은, 상기 제6 플립플롭에 전기적으로 접속되고,
    상기 제7 클록 신호선, 상기 제8 클록 신호선, 및 상기 제1 클록 신호선은, 상기 제7 플립플롭에 전기적으로 접속되고,
    상기 제8 클록 신호선, 상기 제1 클록 신호선, 및 상기 제2 클록 신호선은 상기 제8 플립플롭에 전기적으로 접속되고,
    상기 제1 플립플롭은, 게이트, 소스, 및 드레인을 각각 포함하는 제1 트랜지스터 내지 제11 트랜지스터를 포함하고,
    상기 제1 트랜지스터의 게이트는, 상기 제2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제1 트랜지스터의 소스 및 드레인 중 하나는, 상기 제3 트랜지스터의 소스 및 드레인 중 하나, 및 상기 제4 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
    상기 제3 트랜지스터의 게이트는, 상기 제5 트랜지스터의 소스 및 드레인 중 하나, 상기 제6 트랜지스터의 게이트, 및 상기 제7 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제5 트랜지스터의 소스 및 드레인 중 다른 하나는, 상기 제8 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 하나는, 상기 제9 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
    상기 제4 트랜지스터의 소스 및 드레인 중 다른 하나는, 상기 제10 트랜지스터의 게이트 및 상기 제11 트랜지스터의 게이트에 전기적으로 접속되는, 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제3 트랜지스터의 게이트는, 상기 제2 트랜지스터의 소스 및 드레인 중 상기 하나에 전기적으로 접속되는, 반도체 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제3 트랜지스터의 소스 및 드레인 중 다른 하나는, 상기 제2 트랜지스터의 소스 및 드레인 중 다른 하나, 상기 제6 트랜지스터의 소스 및 드레인 중 하나, 및 상기 제7 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되는, 반도체 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제4 트랜지스터의 게이트는, 상기 제8 트랜지스터의 소스 및 드레인 중 다른 하나, 및 상기 제9 트랜지스터의 소스 및 드레인 중 다른 하나에 전기적으로 접속되는, 반도체 장치.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 트랜지스터 내지 제11 트랜지스터 중 적어도 하나는, 채널 형성층으로서 기능하는 산화물 반도체층을 포함하는, 반도체 장치.

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