KR20170005124A - 반도체 장치, 모듈, 및 전자 기기 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 제 1 절연체, 제 2 절연체, 제 1 산화물 반도체, 제 2 산화물 반도체, 제 1 도전체, 및 제 2 도전체를 포함하는 반도체 장치를 제공하는 것이다. 제 1 산화물 반도체는 제 1 절연체 위에 있다. 제 2 산화물 반도체는 제 1 산화물 반도체 위에 있다. 제 1 도전체는 제 2 산화물 반도체의 상면과 접촉하는 영역을 포함한다. 제 2 절연체는 제 2 산화물 반도체의 상면과 접촉하는 영역을 포함한다. 제 2 도전체는 제 2 절연체를 개재하여 제 2 산화물 반도체 위에 있다. 제 2 산화물 반도체는 제 1 층 및 제 2 층을 포함한다. 제 1 층은 제 1 산화물 반도체와 접촉하는 영역을 포함한다. 제 2 층은 제 2 절연체와 접촉하는 영역을 포함한다. 제 1 층은 제 2 층보다 산소 결손의 비율이 낮다.

Description

반도체 장치, 모듈, 및 전자 기기{SEMICONDUCTOR DEVICE, MODULE, AND ELECTRONIC DEVICE}
본 발명은, 예를 들어, 트랜지스터, 반도체 장치, 및 이들의 제작 방법에 관한 것이다. 본 발명은, 예를 들어, 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 프로세서, 및 전자 기기에 관한 것이다. 본 발명은, 표시 장치, 액정 표시 장치, 발광 장치, 기억 장치, 및 전자 기기의 제작 방법에 관한 것이다. 본 발명은, 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 기억 장치, 및 전자 기기의 구동 방법에 관한 것이다.
또한, 본 발명의 일 실시예는 상술한 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 일 실시예의 기술분야는, 물건, 방법, 또는 제작 방법에 관한 것이다. 또한, 본 발명의 일 실시예는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
본 명세서 등에서, 반도체 장치란 일반적으로 반도체 특성을 이용함으로써 기능할 수 있는 장치를 뜻한다. 표시 장치, 발광 장치, 조명 장치, 전기 광학 장치, 반도체 회로, 및 전자 기기는 반도체 장치를 포함하는 경우가 있다.
절연 표면을 갖는 기판 위의 반도체를 사용함으로써 트랜지스터를 형성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로 및 표시 장치와 같은 넓은 범위의 반도체 장치에 적용된다. 트랜지스터에 적용할 수 있는 반도체로서 실리콘이 알려져 있다.
트랜지스터의 반도체로서 사용되는 실리콘으로서는, 목적에 따라 비정질 실리콘 또는 다결정 실리콘이 사용된다. 예를 들어, 대형 표시 장치에 포함되는 트랜지스터의 경우에는, 확립된 기술에 의하여 대형 기판에 막을 형성하기 위하여 사용될 수 있는 비정질 실리콘을 사용하는 것이 바람직하다. 한편, 구동 회로 및 화소 회로가 같은 기판 위에 형성되는 고성능의 표시 장치에 포함되는 트랜지스터의 경우에는, 전계 효과 이동도가 높은 트랜지스터를 형성하기 위하여 사용될 수 있는 다결정 실리콘을 사용하는 것이 바람직하다. 다결정 실리콘을 형성하는 방법으로서는, 비정질 실리콘에 수행되는 고온도 가열 처리 또는 레이저 광 처리가 알려져 있다.
최근에, 비정질 산화물 반도체를 포함하는 트랜지스터, 및 미결정을 포함한 비정질 산화물 반도체를 포함하는 트랜지스터가 개시되어 있다(특허문헌 1 참조). 산화물 반도체는 스퍼터링법 등에 의하여 형성될 수 있기 때문에, 대형 표시 장치에서의 트랜지스터의 반도체에 사용될 수 있다. 산화물 반도체를 포함하는 트랜지스터는 전계 효과 이동도가 높기 때문에, 예를 들어, 구동 회로 및 화소 회로가 같은 기판 위에 형성되는 고성능의 표시 장치를 얻을 수 있다. 또한, 비정질 실리콘을 포함하는 트랜지스터를 위한 생산 설비의 일부를 개량하여 이용할 수 있기 때문에, 설비 투자를 저감할 수 있다는 장점이 있다.
2014년에는, 결정성 In-Ga-Zn 산화물을 포함하는 트랜지스터가 비정질 In-Ga-Zn 산화물을 포함하는 트랜지스터보다 우수한 전기적 특성 및 높은 신뢰성을 갖고 있다고 보고되었다(비특허문헌 1 참조). 비특허문헌 1에 의하여 CAAC-OS(c-axis aligned crystalline oxide semiconductor)를 포함하는 In-Ga-Zn 산화물에서는 결정립계가 명확히 관찰되지 않는 것이 보고되어 있다.
산화물 반도체를 포함하는 트랜지스터는 오프 상태에서 누설 전류가 매우 낮다는 것이 알려져 있다. 예를 들어, 특허문헌 2에는 산화물 반도체를 포함하는 트랜지스터의 누설 전류가 낮은 특성을 이용한 저전력 CPU가 개시되어 있다. 특허문헌 3에는 산화물 반도체로 형성되는 활성층을 사용하여 형성되는 우물 퍼텐셜(well potential)에 의하여 전계 효과 이동도가 높은 트랜지스터를 얻을 수 있다고 개시되어 있다.
일본 특허공개공보 제 2006-165528호 공보 일본 특허공개공보 제 2012-257187호 공보 일본 특허공개공보 제 2012-59860호 공보
S. Yamazaki, H. Suzawa, K. Inoue, K. Kato, T. Hirohashi, K. Okazaki, and N. Kimizuka, Japanese Journal of Applied Physics, Vol. 53, 2014, 04ED18
목적은 전기적 특성이 우수한 반도체 장치를 제공하는 것이다. 다른 목적은 전기적 특성이 안정적인 반도체 장치를 제공하는 것이다. 다른 목적은 전기적 특성의 편차가 작은 반도체 장치를 제공하는 것이다. 다른 목적은 집적도가 높은 반도체 장치를 제공하는 것이다. 다른 목적은 상술한 반도체 장치 중 어느 것을 포함하는 모듈을 제공하는 것이다. 다른 목적은 상술한 반도체 장치 또는 모듈 중 어느 것을 포함하는 전자 기기를 제공하는 것이다.
다른 목적은 신규 반도체 장치를 제공하는 것이다. 다른 목적은 신규 모듈을 제공하는 것이다. 다른 목적은 신규 전자 기기를 제공하는 것이다.
또한, 이들 목적의 기재는 다른 목적의 존재를 방해하지 않는다. 본 발명의 일 실시예에서는, 이들 목적 모두를 달성할 필요는 없다. 다른 목적은 명세서, 도면, 청구항 등의 기재로부터 명백해질 것이고, 명세서, 도면, 청구항 등의 기재로부터 추출될 수 있다.
(1)본 발명의 일 실시예는 제 1 절연체, 제 2 절연체, 제 1 산화물 반도체, 제 2 산화물 반도체, 제 1 도전체, 및 제 2 도전체를 포함하는 반도체 장치이다. 제 1 산화물 반도체는 제 1 절연체 위에 있다. 제 2 산화물 반도체는 제 1 산화물 반도체 위에 있다. 제 1 도전체는 제 2 산화물 반도체의 상면과 접촉하는 영역을 포함한다. 제 2 절연체는 제 2 산화물 반도체의 상면과 접촉하는 영역을 포함한다. 제 2 도전체는 제 2 절연체를 개재(介在)하여 제 2 산화물 반도체 위에 있다. 제 2 산화물 반도체는 제 1 층 및 제 2 층을 포함한다. 제 1 층은 제 1 산화물 반도체와 접촉하는 영역을 포함한다. 제 2 층은 제 2 절연체와 접촉하는 영역을 포함한다. 제 1 층은 제 2 층보다 산소 결손의 비율이 낮다.
(2)본 발명의 다른 일 실시예는, 제 3 산화물 반도체가 제 2 산화물 반도체와 제 2 절연체 사이에 있는, (1)에 따른 반도체 장치이다.
(3)본 발명의 다른 일 실시예는, 제 2 층이 제 2 절연체와 접촉하는 제 1 영역 및 제 1 도전체와 접촉하는 제 2 영역을 포함하고, 제 1 영역의 두께는 제 2 영역보다 작은, (1) 또는 (2)에 따른 반도체 장치이다.
(4)본 발명의 다른 일 실시예는, 제 1 영역의 두께가 1nm 이상 10nm 이하인, (1)~(3) 중 어느 하나에 따른 반도체 장치이다.
(5)본 발명의 다른 일 실시예는, 제 2 영역이 제 1 영역보다 저항이 낮은 영역을 포함하는, (1)~(4) 중 어느 하나에 따른 반도체 장치이다.
(6)본 발명의 다른 일 실시예는, 제 3 절연체가 제 1 도전체와 제 2 절연체 사이에 있는, (1)~(5) 중 어느 하나에 따른 반도체 장치이다.
(7)본 발명의 다른 일 실시예는, 제 2 산화물 반도체가 인듐, 원소 M(M은 알루미늄, 갈륨, 이트륨, 또는 주석), 및 아연을 포함한 산화물인, (1)~(6) 중 어느 하나에 따른 반도체 장치이다.
(8)본 발명의 다른 일 실시예는 (1)~(7) 중 어느 하나에 따른 반도체 장치, 및 프린트 기판을 포함하는 모듈이다.
(9)본 발명의 다른 일 실시예는 (1)~(7) 중 어느 하나에 따른 반도체 장치 또는 (8)에 따른 모듈 중 어느 한쪽, 및 스피커, 조작 키, 및 배터리 중 적어도 하나를 포함하는 전자 기기이다.
여기서는 산화물 반도체를 사용하는 예를 설명하였지만, 본 발명의 일 실시예는 산화물 반도체를 포함하는 반도체 장치 등에 한정되지 않는다. 예를 들어, 실리콘(변형 실리콘을 포함함), 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화 갈륨, 유기 반도체 등을 사용할 수 있는 경우가 있다.
전기적 특성이 우수한 반도체 장치를 제공할 수 있다. 전기적 특성이 안정적인 반도체 장치를 제공할 수 있다. 전기적 특성의 편차가 작은 반도체 장치를 제공할 수 있다. 집적도가 높은 반도체 장치를 제공할 수 있다. 상술한 반도체 장치 중 어느 것을 포함하는 모듈을 제공할 수 있다. 상술한 반도체 장치 또는 모듈 중 어느 것을 포함하는 전자 기기를 제공할 수 있다.
신규 반도체 장치를 제공할 수 있다. 신규 모듈을 제공할 수 있다. 신규 전자 기기를 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 실시예는 이들 효과 모두를 가질 필요는 없다. 다른 효과는 명세서, 도면, 청구항 등의 기재로부터 명백해질 것이고, 명세서, 도면, 청구항 등의 기재로부터 추출될 수 있다.
도 1의 (A)~(C)는 본 발명의 일 실시예에 따른 트랜지스터의 상면도, 단면도, 및 밴드 다이어그램.
도 2의 (A) 및 (B)는 본 발명의 일 실시예에 따른 산화물 반도체를 도시한 단면도.
도 3의 (A)~(C)는 본 발명의 일 실시예에 따른 트랜지스터를 각각 도시한 단면도.
도 4의 (A) 및 (B)는 본 발명의 일 실시예에 따른 트랜지스터의 상면도 및 단면도.
도 5의 (A)~(C)는 본 발명의 일 실시예에 따른 트랜지스터를 각각 도시한 단면도.
도 6의 (A)~(C)는 본 발명의 일 실시예에 따른 트랜지스터를 도시한 단면도.
도 7의 (A)~(C)는 본 발명의 일 실시예에 따른 트랜지스터를 도시한 단면도.
도 8의 (A) 및 (B)는 본 발명의 일 실시예에 따른 반도체 장치의 회로도.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 단면도.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 단면도.
도 11은 본 발명의 일 실시예에 따른 반도체 장치의 단면도.
도 12의 (A) 및 (B)는 본 발명의 일 실시예에 따른 기억 장치의 회로도.
도 13은 본 발명의 일 실시예에 따른 반도체 장치의 단면도.
도 14는 본 발명의 일 실시예에 따른 반도체 장치의 단면도.
도 15는 본 발명의 일 실시예에 따른 반도체 장치의 단면도.
도 16은 본 발명의 일 실시예의 CPU를 도시한 블록 다이어그램.
도 17은 본 발명의 일 실시예에 따른 기억 소자의 회로도.
도 18의 (A)~(C)는 본 발명의 일 실시예에 따른 표시 장치의 회로도.
도 19의 (A)~(F)는 본 발명의 일 실시예의 전자 기기를 도시한 도면.
도 20의 (A) 및 (B)는 본 발명의 일 실시예에 따른 트랜지스터의 단면도 및 밴드 다이어그램.
도 21의 (A)~(D)는 CAAC-OS의 단면의 Cs 보정 고분해능 TEM 이미지 및 CAAC-OS의 단면 모식도.
도 22의 (A)~(D)는 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지.
도 23의 (A)~(C)는 CAAC-OS 및 단결정 산화물 반도체의 XRD에 의한 구조 분석을 나타낸 것.
도 24의 (A) 및 (B)는 CAAC-OS의 전자 회절 패턴을 나타낸 것.
도 25는 전자 조사에 의하여 유발된 In-Ga-Zn 산화물의 결정부의 변화를 나타낸 것.
이하에, 본 발명의 실시예를 도면을 참조하여 자세히 설명한다. 그러나, 본 발명은 이하의 기재에 한정되지 않고, 여기에 개시되는 실시예 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자에 의하여 쉽게 이해된다. 또한, 본 발명은 실시형태 및 실시예의 기재에 한정하여 해석되지 않는다. 본 발명의 구조를 도면을 참조하여 설명하는 데 있어서, 공통의 부호를 상이한 도면에서의 같은 부분에 사용한다. 또한, 같은 해치 패턴이 비슷한 부분에 적용되고, 그 비슷한 부분은 부호로 특별히 나타내어지지 않는 경우가 있다.
또한, 도면에서의 크기, 막(층) 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다.
본 명세서에서는, "막" 및 "층"이라는 용어를 서로 교체할 수 있다.
2개의 마주 보는 측면 사이에 만곡이 있을 때, 이 만곡된 부분을 모서리라고 한다. 2개의 마주 보는 측면 사이에 만곡이 있을 때, 이 2개의 마주 보는 측면을 곡면이라고 할 수도 있다.
전압이란 어떠한 전위와 기준의 전위(예를 들어, 소스 전위 또는 접지 전위(GND))의 전위 차이를 보통 말한다. 전압은 전위라고 말할 수 있고, 그 반대도 마찬가지이다.
또한, 본 명세서에서 "제 1" 및 "제 2"와 같은 서수사는 편의상 사용되고, 공정 순서 또는 층의 적층 순서를 나타내지 않는다. 따라서, 예를 들어, "제 1"이라는 용어를 "제 2", "제 3" 등의 용어로 적절히 바꿀 수 있다. 또한, 본 명세서 등에서의 서수사는 본 발명의 일 실시예를 특정하는 서수사와 일치하지 않는 경우가 있다.
또한, "반도체"는 예를 들어, 도전성이 충분히 낮을 때, "절연체"의 특성을 포함하는 경우가 있다. 또한, "반도체" 및 "절연체"는, "반도체"와 "절연체"의 경계가 명백하지 않기 때문에, 서로를 엄격히 구별할 수 없는 경우가 있다. 따라서, 본 명세서에서의 "반도체"를 "절연체"라고 부를 수 있는 경우가 있다. 마찬가지로, 본 명세서에서의 "절연체"를 "반도체"라고 부를 수 있는 경우가 있다.
또한, "반도체"는 예를 들어, 도전성이 충분히 높을 때, "도전체"의 특성을 포함하는 경우가 있다. 또한, "반도체" 및 "도전체"는, "반도체"와 "도전체"의 경계가 명백하지 않기 때문에, 서로를 엄격히 구별할 수 없는 경우가 있다. 따라서, 본 명세서에서의 "반도체"를 "도전체"라고 부를 수 있는 경우가 있다. 마찬가지로, 본 명세서에서의 "도전체"를 "반도체"라고 부를 수 있는 경우가 있다.
또한, 반도체의 불순물이란, 예를 들어, 반도체의 주성분 외의 원소를 말한다. 예를 들어, 농도가 0.1atomic% 미만의 원소는 불순물이다. 불순물이 포함되면, 예를 들어, DOS(density of states)가 반도체에 형성되거나, 캐리어 이동도가 저하되거나, 또는 결정성이 저하되는 경우가 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물의 예에는, 1족 원소, 2족 원소, 14족 원소, 15족 원소, 및 주성분 외의 전이 금속이 포함되고, 구체적으로는 예를 들어, 수소(물에 포함됨), 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 및 질소가 있다. 반도체가 산화물 반도체인 경우, 예를 들어, 수소 등의 불순물이 들어감으로써 산소 결손이 형성될 수 있다. 또한, 반도체가 실리콘인 경우에는, 반도체의 특성을 변화시키는 불순물의 예에는, 산소, 수소를 제외한 1족 원소, 2족 원소, 13족 원소, 및 15족 원소가 포함된다.
본 명세서에서, "A가 농도 B의 영역을 갖는다"라는 구(句)는, 예를 들어, "깊이 방향에서의 A의 어떤 영역의 전체 영역의 농도가 B", "깊이 방향에서의 A의 영역의 평균 농도가 B", "깊이 방향에서의 A의 영역의 농도의 중앙값이 B", "깊이 방향에서의 A의 영역의 농도의 최대값이 B", "깊이 방향에서의 A의 영역의 농도의 최소값이 B", "깊이 방향에서의 A의 영역의 농도의 수렴값이 B", 및 "확실할 것 같은 값이 측정에서 얻어지는 A의 영역의 농도가 B"인 경우를 포함한다.
본 명세서에서, "A가 크기 B, 길이 B, 두께 B, 폭 B, 또는 거리 B의 영역을 갖는다"라는 구는, 예를 들어, "A의 영역의 전체 영역의 크기, 길이, 두께, 폭, 또는 거리가 B", "A의 영역의 크기, 길이, 두께, 폭, 또는 거리의 평균값이 B", "A의 영역의 크기, 길이, 두께, 폭, 또는 거리의 중앙값이 B", "A의 영역의 크기, 길이, 두께, 폭, 또는 거리의 최대값이 B", "A의 영역의 크기, 길이, 두께, 폭, 또는 거리의 최소값이 B", "A의 영역의 크기, 길이, 두께, 폭, 또는 거리의 수렴값이 B", 및 "확실할 것 같은 값이 측정에서 얻어지는 A의 영역의 크기, 길이, 두께, 폭, 또는 거리가 B"임을 포함한다.
또한, 채널 길이란, 예를 들어, 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온일 때 전류가 반도체를 흐르는 부분)와 게이트 전극이 서로 중첩하는 영역, 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 하나의 트랜지스터에서, 모든 영역의 채널 길이가 같을 필요는 없다. 바꿔 말하면, 하나의 트랜지스터의 채널 길이는 하나의 값에 한정되지 않는 경우가 있다. 따라서, 본 명세서에서는, 채널 길이는 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값이다.
채널 폭이란, 예를 들어, 반도체(또는 트랜지스터가 온일 때 전류가 반도체를 흐르는 부분)와 게이트 전극이 서로 중첩하는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인이 서로 마주 보는 부분의 길이를 말한다. 하나의 트랜지스터에서, 모든 영역에서의 채널 폭이 같은 값을 가질 필요는 없다. 바꿔 말하면, 하나의 트랜지스터의 채널 폭은 하나의 값에 고정되지 않는 경우가 있다. 따라서, 본 명세서에서는, 채널 폭은 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값이다.
또한, 트랜지스터의 구조에 따라서는, 채널이 실제로 형성되는 영역에서의 채널 폭(이하, 실효적인 채널 폭이라고 함)이 트랜지스터의 상면도에 나타내어지는 채널 폭(이하, 외견상의 채널 폭이라고 함)과 상이한 경우가 있다. 예를 들어, 입체적인 구조를 갖는 트랜지스터에서는, 실효적인 채널 폭이 트랜지스터의 상면도에 나타내어지는 외견상의 채널 폭보다 크고, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어, 입체적인 구조를 갖는 소형화된 트랜지스터에서는, 반도체의 측면에 형성되는 채널 영역의 비율이 반도체의 상면에 형성되는 채널 영역의 비율보다 높은 경우가 있다. 이 경우에는, 채널이 실제로 형성될 때 얻어지는 실효적인 채널 폭이 상면도에 나타내어지는 외견상의 채널 폭보다 크다.
입체적인 구조를 갖는 트랜지스터에서는, 실효적인 채널 폭을 측정하기가 어려운 경우가 있다. 예를 들어, 설계값으로부터의 실효적인 채널 폭의 추산에는, 반도체의 형상이 알려져 있다는 상정이 필요하다. 따라서, 반도체의 형상을 정확하게 알지 않는 경우에는, 실효적인 채널 폭을 정확하게 측정하기 어렵다.
따라서, 본 명세서에서는, 트랜지스터의 상면도에서, 반도체와 게이트 전극이 서로 중첩하는 영역에서, 소스와 드레인이 서로 마주 보는 부분의 길이인 외견상의 채널 폭을 SCW(surrounded channel width)라고 말하는 경우가 있다. 또한, 본 명세서에서, "채널 폭"이라는 용어를 단순히 사용하는 경우에는, SCW 또는 외견상의 채널 폭을 나타낼 수 있다. 또는, 본 명세서에서 "채널 폭"이라는 용어를 단순히 사용하는 경우에는, 실효적인 채널 폭을 나타내는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상의 채널 폭, SCW 등의 값은 단면 TEM 이미지 등을 얻고 분석함으로써 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도, 채널 폭당 전류값 등을 계산에 의하여 얻는 경우, SCW가 계산에 사용될 수 있다. 이 경우, 실효적인 채널 폭을 계산에 사용하는 경우와 상이한 값이 얻어지는 경우가 있다.
또한, 본 명세서에서, "A는 단부가 B의 단부를 넘어 연장되는 형상을 갖는다"라는 기재는, 예를 들어, 상면도 또는 단면도에서 A의 단부들 중 적어도 하나가 B의 단부들 중 적어도 하나보다 외측에 위치하는 경우를 나타낼 수 있다. 따라서, "A는 단부가 B의 단부를 넘어 연장되는 형상을 갖는다"라는 기재를 "A의 단부들 중 하나는 B의 단부들 중 하나보다 외측에 위치한다"라는 기재로 바꿔 말할 수 있다.
본 명세서에서, "평행"이라는 용어는 두 개의 직선 사이에 형성되는 각도가 -10° 이상 10° 이하임을 나타내기 때문에, 각도가 -5° 이상 5° 이하인 경우도 포함한다. "실질적으로 평행"이라는 용어는 두 개의 직선 사이에 형성되는 각도가 -30° 이상 30° 이하임을 나타낸다. "수직"이라는 용어는 두 개의 직선 사이에 형성되는 각도가 80° 이상 100° 이하임을 나타내기 때문에, 각도가 85° 이상 95° 이하인 경우를 포함한다. "실질적으로 수직"이라는 용어는 두 개의 직선 사이에 형성되는 각도가 60° 이상 120° 이하임을 나타낸다.
본 명세서에서, 삼방정계 및 능면체정계(rhombohedral crystal system)는 육방정계에 포함된다.
<트랜지스터>
본 발명의 일 실시예의 트랜지스터를 이하에 설명한다. 또한, 트랜지스터의 구조는 상이한 도면에서 서로 적절히 조합될 수 있다.
<트랜지스터의 구조 1>
도 1의 (A)~(C)는 본 발명의 일 실시예의 트랜지스터를 도시한 것이다. 도 1의 (A)는 트랜지스터의 상면도이다. 도 1의 (B)는 도 1의 (A)에서의 일점쇄선 A1-A2 및 일점쇄선 A3-A4를 따라 자른 단면도이다. 도 1의 (C)는 도 1의 (B)에서의 일점쇄선 E1-E2를 따라 자른 밴드 다이어그램이다.
도 1의 (B)에서의 트랜지스터는 기판(400) 위의 절연체(402), 절연체(402) 위의 반도체(406a), 반도체(406a) 위의 반도체(406b), 반도체(406b) 위의 도전체(416a), 반도체(406b) 위의 도전체(416b), 도전체(416a) 위의 절연체(410a), 도전체(416b) 위의 절연체(410b), 반도체(406b) 위의 반도체(406c), 반도체(406c) 위의 절연체(412), 및 절연체(412) 위의 도전체(404)를 포함한다. 절연체(408)는 트랜지스터를 덮도록 제공되어도 좋다. 절연체(402)는 제공할 필요는 없다. 절연체(410a)는 제공할 필요는 없다. 절연체(410b)는 제공할 필요는 없다. 반도체(406a)는 제공할 필요는 없다. 반도체(406c)는 제공할 필요는 없다.
반도체(406b)는 트랜지스터의 채널 형성 영역으로서 기능하는 영역을 가질 수 있다. 도전체(416a 및 416b)는 트랜지스터의 소스 전극 및 드레인 전극으로서 기능하는 영역을 포함한다. 절연체(412)는 트랜지스터의 게이트 절연체로서 기능하는 영역을 포함한다. 도전체(404)는 트랜지스터의 게이트 전극으로서 기능하는 영역을 갖는다. 절연체(408)는 불순물이 트랜지스터에 들어가는 것을 방지하는 기능을 갖는다.
반도체(406a) 등을 형성하는 데 있어서, 절연체(402)의 일부가 에칭되어도 좋다. 즉, 절연체(402)의 상면이 요철을 가져도 좋다. 예를 들어, 도 1의 (B)에 나타낸 바와 같이, 절연체(402)는 반도체(406a)와 접촉하는 영역에 볼록부를 가져도 좋고, 절연체(402)의 다른 영역이 오목부를 가져도 좋다.
반도체(406c)는 반도체(406b)의 상면과 접촉하는 영역, 도전체(416a 및 416b)의 측면과 접촉하는 영역, 절연체(410a 및 410b)의 상면 및 측면과 접촉하는 영역을 포함한다.
도전체(416b)의 하면 전체는 반도체(406b)의 상면과 접촉한다. 즉, 도전체(416a)는 반도체(406b)의 상면 외의 면(측면 등)과 접촉하는 영역을 갖지 않는다. 또한, 도전체(416b)의 하면 전체는 반도체(406b)의 상면과 접촉한다. 즉, 도전체(416b)는 반도체(406b)의 상면 외의 면(측면 등)과 접촉하는 영역을 갖지 않는다. 따라서, 도전체(416a 및 416b)와 도전체(404) 등 사이의 기생 용량이 작다. 도전체(416a 및 416b)의 종류에 따라서는, 반도체(406b)에 포함되는 산소가, 도전체(416a 및 416b)가 반도체(406b)와 접촉하는 영역에서 방출되는 경우가 있다. 따라서, 반도체(406b) 내의 산소가 방출되기 어려운 도전체를 도전체(416a 및 416b)로서 사용하는 것이 바람직하다. 예를 들어, 질소를 포함하는 금속, 금속 질화물 등을 도전체(416a 및 416b)로서 사용할 수 있다.
도전체(404)는 도전체(416a)와 중첩되는 영역 및 도전체(416b)와 중첩되는 영역을 갖는다. 이때, 절연체(410a) 등이 도전체(404)와 도전체(416a) 사이에 제공되고, 절연체(410b) 등이 도전체(404)와 도전체(416b) 사이에 제공되면, 기생 용량을 더 저감할 수 있다.
또한, 도전체(404)는 반도체(406b)의 측면과 접촉하는 영역도 갖는다. 따라서, 반도체(406b)를 도전체(404)의 전기장에 의하여 전기적으로 둘러쌀 수 있다. 도전체로부터 발생하는 전기장에 의하여 반도체가 전기적으로 둘러싸인 트랜지스터의 이러한 구조를 s-channel(surrounded channel) 구조라고 한다. 따라서, 반도체(406b) 전체(벌크)에 채널이 형성되는 경우가 있다. s-channel 구조에서는, 많은 양의 전류를 트랜지스터의 소스와 드레인 사이에 흘릴 수 있기 때문에, 높은 온 상태 전류를 얻을 수 있다. 또한, s-channel 구조에서는, 침식 현상(punch-through)을 억제할 수 있기 때문에, 트랜지스터의 포화 영역에서의 전기적 특성을 안정적으로 할 수 있다.
또한, 도전체(416a 및 416b)는 반도체(406b)의 측면과 접촉하는 영역을 갖지 않기 때문에, 도전체(404)의 전기장이 도전체(416a 및 416b)에 의하여 차단되기 어렵다. 따라서, s-channel 구조의 장점을 더 쉽게 얻을 수 있다.
<반도체>
다음에, 반도체(406a), 반도체(406b), 반도체(406c) 등으로서 사용할 수 있는 반도체를 이하에 설명한다.
반도체(406b)는, 예를 들어, 인듐을 포함하는 산화물 반도체이다. 반도체(406b)는, 예를 들어, 인듐을 포함함으로써 높은 캐리어 이동도(전자 이동도)를 가질 수 있다. 반도체(406b)는 원소 M을 포함하는 것이 바람직하다. 원소 M은 알루미늄, 갈륨, 이트륨, 주석 등이면 바람직하다. 원소 M으로서 사용할 수 있는 기타 원소는 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 이트륨, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐 등이다. 또한, 상술한 원소의 2개 이상을 조합하여 원소 M으로서 사용하여도 좋다. 원소 M은, 예를 들어, 산소와의 결합 에너지가 높은 원소이다. 원소 M은 산소와의 결합 에너지가 인듐보다 높은 원소이다. 원소 M은, 예를 들어, 산화물 반도체의 에너지 갭을 증가시킬 수 있는 원소이다. 또한, 반도체(406b)는 아연을 포함하는 것이 바람직하다. 산화물 반도체가 아연을 포함하면, 예를 들어, 산화물 반도체가 쉽게 결정화된다.
또한, 반도체(406b)는 인듐을 포함하는 산화물 반도체에 한정되지 않는다. 반도체(406b)는, 예를 들어, 아연 주석 산화물 또는 갈륨 주석 산화물 등의 인듐을 포함하지 않고 아연을 포함하는 산화물 반도체, 인듐을 포함하지 않고 갈륨을 포함하는 산화물 반도체, 또는 인듐을 포함하지 않고 주석을 포함하는 산화물 반도체이어도 좋다.
반도체(406b)에는, 에너지 갭이 넓은 산화물을 사용할 수 있다. 예를 들어, 반도체(406b)의 에너지 갭은 2.5eV 이상 4.2eV 이하이고, 바람직하게는 2.8eV 이상 3.8eV 이하이고, 더 바람직하게는 3eV 이상 3.5eV 이하이다.
예를 들어, 반도체(406a) 및 반도체(406c)는 반도체(406b)에 포함되는 산소 외의 원소를 하나 이상 포함하는 산화물 반도체이다. 반도체(406a) 및 반도체(406c) 각각은 반도체(406b)에 포함되는 산소 외의 원소를 하나 이상 포함하기 때문에, 계면 준위가 반도체(406a)와 반도체(406b)의 계면 및 반도체(406b)와 반도체(406c)의 계면에 형성되기 어렵다.
반도체(406a), 반도체(406b), 및 반도체(406c)는 적어도 인듐을 포함하는 것이 바람직하다. 반도체(406a)로서 In-M-Zn 산화물을 사용하는 경우, In과 M의 합을 100atomic%로 상정할 때, In의 비율을 50atomic% 미만, M의 비율을 50atomic%보다 높게 설정하는 것이 바람직하고, In의 비율을 25atomic% 미만, M의 비율을 75atomic%보다 높게 설정하는 것이 더 바람직하다. 반도체(406b)로서 In-M-Zn 산화물을 사용하는 경우, In과 M의 합을 100atomic%로 상정할 때, In의 비율을 25atomic%보다 높게, M의 비율을 75atomic% 미만으로 설정하는 것이 바람직하고, In의 비율을 34atomic%보다 높게, M의 비율을 66atomic% 미만으로 설정하는 것이 더 바람직하다. 반도체(406c)로서 In-M-Zn 산화물을 사용하는 경우, In과 M의 합을 100atomic%로 상정할 때, In의 비율을 50atomic% 미만, M의 비율을 50atomic%보다 높게 설정하는 것이 바람직하고, In의 비율을 25atomic% 미만, M의 비율을 75atomic%보다 높게 설정하는 것이 더 바람직하다. 또한, 반도체(406c)는 반도체(406a)와 같은 종류의 산화물이어도 좋다. 또한, 반도체(406a) 및/또는 반도체(406c)는 인듐을 포함하지 않아도 되는 경우가 있다. 예를 들어, 반도체(406a) 및/또는 반도체(406c)는 산화 갈륨이어도 좋다.
반도체(406b)로서는, 반도체(406a 및 406c)보다 전자 친화력이 높은 산화물을 사용한다. 예를 들어, 반도체(406b)로서 반도체(406a 및 406c)보다 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하 높은 산화물을 사용한다. 또한, 전자 친화력이란 진공 준위와 전도대 하단의 에너지 차이를 말한다.
인듐 갈륨 산화물은 전자 친화력이 작고 산소 차단성이 높다. 따라서, 반도체(406c)는 인듐 갈륨 산화물을 포함하는 것이 바람직하다. 갈륨 원자 비율[Ga/(In+Ga)]은, 예를 들어, 70% 이상이고, 바람직하게는 80% 이상이고, 더 바람직하게는 90% 이상이다.
산화물 반도체의 일종인 In-M-Zn 산화물의 조성을 이하에 설명한다. 원소 M은 알루미늄, 갈륨, 이트륨, 주석 등이다. 원소 M으로서 사용할 수 있는 기타 원소는 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 이트륨, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐 등이다. 도면에서, [In]은 In의 원자 농도를 의미하고, [M]은 원소 M의 원자 농도를 의미하고, [Zn]은 Zn의 원자 농도를 의미한다.
In-M-Zn 산화물의 결정은 호말러거스(homologous) 구조를 갖는 것이 알려져 있고, InMO3(ZnO) m (m은 자연수)에 의하여 나타내어진다. In과 M은 교체할 수 있기 때문에, 결정을 In1 + αM1 - αO3(ZnO) m 으로 나타낼 수도 있다. 이 조성은 [In]:[M]:[Zn]=1+α:1-α:1, [In]:[M]:[Zn]=1+α:1-α:2, [In]:[M]:[Zn]=1+α:1-α:3, [In]:[M]:[Zn]=1+α:1-α:4, 및 [In]:[M]:[Zn]=1+α:1-α:5 중 어느 것에 의하여 나타내어진다. 이것은, 원료로서의 산화물을 혼합하고, 1350℃로 소성을 수행할 때에 고용체가 될 수 있는 조성이다.
따라서, 산화물이 고용체가 될 수 있는 상술한 조성과 가까운 조성을 가지면, 결정성이 높은 CAAC-OS를 얻을 수 있다.
CAAC-OS가 퇴적될 때, 기판 표면(CAAC-OS가 퇴적되는 표면)의 가열, 공간 가열 등 때문에, 막의 조성이 소스로서의 타깃 등의 조성과 상이한 경우가 있다. 예를 들어, 산화 아연은 산화 인듐, 산화 갈륨 등보다 승화되기 쉽기 때문에, 소스 및 막이 상이한 조성을 갖기 쉽다. 따라서, 소스는 조성의 변화를 미리 고려하여 선택되는 것이 바람직하다. 또한, 소스와 막의 조성의 차이는 온도에 더하여 압력 또는 퇴적에 사용되는 가스에 의해서도 영향을 받는다.
대표적인 산화물 타깃의 조성 및 상기 산화물 타깃을 사용하여 스퍼터링법에 의하여 형성되는 산화물의 조성을 이하에 설명한다. 예를 들어, In:Ga:Zn=1:1:1[원자수비]의 산화물 타깃이 퇴적에 사용되는 경우, In-Ga-Zn 산화물의 조성은 In:Ga:Zn=1:(0.8~1.1):(0.5~0.9)[원자수비]이다. In:Ga:Zn=3:1:2[원자수비]의 산화물 타깃이 퇴적에 사용되는 경우, In-Ga-Zn 산화물의 조성은 In:Ga:Zn=3:(0.8~1.1):(1.0~1.8)[원자수비]이다. In:Ga:Zn=4:2:4.1[원자수비]의 산화물 타깃이 퇴적에 사용되는 경우, In-Ga-Zn 산화물의 조성은 In:Ga:Zn=4:(2.6~3.2):(2.2~3.4)[원자수비]이다.
또한, 반도체(406a)는 과잉 산소를 포함하는 반도체인 것이 바람직하다. 과잉 산소를 포함하는 반도체는 가열 처리에 의하여 산소가 방출되는 반도체를 의미한다. 따라서, 반도체(406a)는 산소가 이동할 수 있는 반도체이다.
과잉 산소를 포함하는 반도체(406a)는, 반도체(406b) 내의 산소 결손을 저감시키는 기능을 갖는 경우가 있다. 이러한 산소 결손은 반도체(406b)에서 DOS를 형성하고, 정공 트랩 등으로서 기능한다. 또한, 수소가 이러한 산소 결손의 사이트에 들어가고 캐리어로서 기능하는 전자를 형성한다. 따라서, 반도체(406b) 내의 산소 결손을 저감함으로써, 트랜지스터는 안정적인 전기적 특성을 가질 수 있다.
도 2의 (A) 및 (B)는, 반도체(406a) 내의 과잉 산소(exO라고도 표기함)에 의하여 반도체(406b) 내의 산소 결손(Vo라고도 표기함)이 저감되는 상태를 도시한 단면도이다. 도 2의 (A)에 도시된 바와 같이, 반도체(406a)는 과잉 산소를 포함하고, 반도체(406b)는 산소 결손을 갖는다.
가열 처리가 수행되면, 반도체(406a) 내의 과잉 산소가 이동한다. 이동한 과잉 산소의 일부가 반도체(406b) 내의 산소 결손에 도달하면, 산소 결손은 없어진다. 이런 방식으로, 반도체(406b) 내의 산소 결손은 반도체(406a) 측으로부터 저감된다. 따라서, 반도체(406b)는 산소 결손의 비율이 낮은 층(406b1)과, 산소 결손의 비율이 높은 층(406b2)으로 나누어진다(도 2의 (B) 참조). 또한, 반도체(406b)가 층(406b1)과 층(406b2)으로 나누어지는 것은, 이러한 메커니즘에 한정되지 않는다. 예를 들어, 반도체(406b)의 상면에 어떠한 처리를 수행함으로써 반도체(406b)의 상면 근방에 산소 결손을 형성하는 경우, 상술한 것과 비슷한 층 구조가 얻어진다.
산화물 반도체가 산소 결손을 포함하는 경우, 산소 결손의 사이트에 수소가 들어감으로써 도너 준위가 형성될 수 있다. 즉, 층(406b2)은 층(406b1)보다 캐리어 밀도가 높을 수 있다. 따라서, 도 1의 (B)에서의 일점쇄선 E1-E2를 따라 자른 밴드 구조는 도 1의 (C)에 도시된 밴드 다이어그램과 일치한다. 도 1의 (C)에서는, 가전자대 상단의 에너지를 Ev로 표시하고, 전도대 하단의 에너지를 Ec로 표시하고, 페르미 준위를 EF로 표시하였다.
이때, 게이트 전압이 인가되면, 반도체(406a), 반도체(406b), 및 반도체(406c)에서 전자 친화력이 가장 높은 반도체(406b)에 포함되는 층(406b2)에 채널이 형성된다.
여기서, 층(406b1) 및 층(406b2)은, 페르미 준위의 상대적인 위치만이 상이하고, 같은 반도체(406b)에 포함된다. 층(406b1)과 층(406b2)의 계면은 명확하지 않을 가능성이 있다. 따라서, 가전자대 상단의 에너지 및 전도대 하단의 에너지는 층(406b1)과 층(406b2) 사이에서 연속적으로 변화된다. 여기서, 반도체(406a)와 반도체(406b) 사이에 반도체(406a)와 반도체(406b)의 혼합 영역이 있는 경우가 있다. 또한, 반도체(406b)와 반도체(406c) 사이에 반도체(406b)와 반도체(406c)의 혼합 영역이 있는 경우가 있다. 혼합 영역은 계면 준위의 밀도가 낮다. 이러한 이유로, 반도체(406a), 반도체(406b), 및 반도체(406c)의 적층은 각 계면 및 계면 근방의 에너지가 연속적으로 변화되는(연속 접합) 밴드 다이어그램을 갖는다.
이때, 전자는 반도체(406a) 및 반도체(406c)에서가 아니라, 반도체(406b)에 포함되는 층(406b2)에서 주로 이동한다. 상술한 바와 같이, 반도체(406a)와 반도체(406b)의 계면에서의 계면 준위 밀도와, 반도체(406b)와 반도체(406c)의 계면에서의 계면 준위 밀도가 저하되면, 반도체(406b) 내의 전자 이동이 억제되기 어렵고, 트랜지스터의 온 상태 전류가 증가될 수 있다.
전자 이동을 억제하는 요인을 저감시킬수록, 트랜지스터의 온 상태 전류를 증가시킬 수 있다. 예를 들어, 전자 이동을 억제하는 요인이 없는 경우에는, 전자는 효율적으로 이동한다고 상정된다. 전자의 이동은, 예를 들어, 채널 형성 영역의 물리적인 요철이 큰 경우에 억제된다.
트랜지스터의 온 상태 전류를 증가시키기 위해서는, 예를 들어, 반도체(406b)의 상면 또는 하면(형성면; 여기서는 반도체(406a))의 1μm×1μm의 측정 면적에서의 실효값(RMS: root mean square) 거칠기가 1nm 미만, 바람직하게는 0.6nm 미만, 더 바람직하게는 0.5nm 미만, 더욱 바람직하게는 0.4nm 미만이다. 1μm×1μm의 측정 면적에서의 평균 표면 거칠기(Ra라고도 함)가 1nm 미만, 바람직하게는 0.6nm 미만, 더 바람직하게는 0.5nm 미만, 더욱 바람직하게는 0.4nm 미만이다. 1μm×1μm의 측정 면적에서의 최대 차이(P-V)이 10nm 미만, 바람직하게는 9nm 미만, 더 바람직하게는 8nm 미만, 더욱 바람직하게는 7nm 미만이다. RMS 거칠기, Ra, 및 P-V는 주사형 프로브 현미경 SPA-500(SII Nano Technology Inc.제)을 사용하여 측정될 수 있다.
또한, 트랜지스터의 온 상태 전류를 증가시키기 위해서는, 반도체(406c)의 두께를 가능한 한 작게 하는 것이 바람직하다. 예를 들어, 반도체층(406c)은 두께가 10nm 미만, 바람직하게는 5nm 이하, 더 바람직하게는 3nm 이하인 영역을 포함할 수 있다. 한편, 반도체(406c)는 인접한 절연체에 포함되는 산소 외의 원소(수소 및 실리콘 등)가 채널이 형성되는 반도체(406b)에 들어가는 것을 차단하는 기능을 갖는다. 이러한 이유로, 반도체(406c)는 일정한 두께를 갖는 것이 바람직하다. 예를 들어, 반도체층(406c)은 두께가 0.3nm 이상, 바람직하게는 1nm 이상, 더 바람직하게는 2nm 이상인 영역을 포함할 수 있다. 반도체(406c)는 절연체(402) 등으로부터 방출되는 산소의 외부 확산을 억제하기 위하여 산소 차단성을 갖는 것이 바람직하다.
신뢰성을 향상시키기 위해서는, 반도체(406a)의 두께는 크고 반도체(406c)의 두께는 작은 것이 바람직하다. 예를 들어, 반도체(406a)는, 예를 들어, 두께가 10nm 이상, 바람직하게는 20nm 이상, 더 바람직하게는 40nm 이상, 더욱 바람직하게는 60nm 이상인 영역을 포함할 수 있다. 반도체(406a)의 두께를 크게 하면, 인접한 절연체와 반도체(406a)의 계면으로부터 채널이 형성되는 반도체(406b)까지의 거리를 크게 할 수 있다. 반도체 장치의 생산성이 저하될 수 있기 때문에, 반도체(406a)는 예를 들어, 두께가 200nm 이하, 바람직하게는 120nm 이하, 더 바람직하게는 80nm 이하인 영역을 포함할 수 있다.
예를 들어, SIMS(secondary ion mass spectrometry)에 의하여 측정되는 실리콘 농도가 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 2×1018atoms/cm3 미만인 영역이 반도체(406b)와 반도체(406a) 사이에 제공된다. SIMS에 의하여 측정되는 실리콘 농도가 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 2×1018atoms/cm3 미만인 영역이 반도체(406b)와 반도체(406c) 사이에 제공된다.
반도체(406b)는 SIMS에 의하여 측정되는 수소 농도가 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하인 영역을 갖는다. 반도체(406b)의 수소 농도를 저감시키기 위하여, 반도체(406a) 및 반도체(406c)의 수소 농도를 저감시키는 것이 바람직하다. 반도체(406a) 및 반도체(406c) 각각은, SIMS에 의하여 측정되는 수소 농도가 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하인 영역을 갖는다. 반도체(406b)는 SIMS에 의하여 측정되는 질소의 농도가 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하인 영역을 갖는다. 반도체(406b)의 질소 농도를 저감시키기 위하여, 반도체(406a) 및 반도체(406c)의 질소 농도를 저감시키는 것이 바람직하다. 반도체(406a) 및 반도체(406c) 각각은, SIMS에 의하여 측정되는 질소 농도가, 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하인 영역을 갖는다.
상술한 3층 구조는 일례이다. 예를 들어, 반도체(406a) 또는 반도체(406c)가 없는 2층 구조를 채용하여도 좋다. 반도체(406a) 아래 또는 위, 또는 반도체(406c) 아래 또는 위에, 반도체(406a), 반도체(406b), 및 반도체(406c)의 예로서 기재된 반도체 중 어느 하나가 제공되는 4층 구조를 채용하여도 좋다. 반도체(406a) 위, 반도체(406a) 아래, 반도체(406c) 위, 및 반도체(406c) 아래 중 2군데 이상의 위치에 반도체(406a), 반도체(406b), 및 반도체(406c)의 예로서 기재된 반도체 중 어느 하나가 제공되는 n층 구조(n은 5 이상의 정수(整數))를 채용하여도 좋다.
산화물 반도체를 반도체(406a, 406b, 및 406c)로서 사용하는 것이 바람직하다. 그러나, 실리콘(변형 실리콘을 포함함), 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화 갈륨, 유기 반도체 등을 사용할 수 있는 경우가 있다.
<산화물 반도체의 구조>
산화물 반도체의 구조를 이하에 설명한다.
산화물 반도체는 단결정 산화물 반도체 및 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체의 예에는 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체가 포함된다.
다른 관점에서는, 산화물 반도체는 비정질 산화물 반도체 및 결정성 산화물 반도체로 분류된다. 결정성 산화물 반도체의 예에는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS가 포함된다.
비정질 구조는 일반적으로 준안정이며 고정되어 있지 않고, 등방성이며 불균일 구조를 갖지 않는다고 정의되는 것으로 알려져 있다. 바꿔 말하면, 비정질 구조는 플렉시블한 결합 각도 및 단거리 질서를 갖지만, 장거리 질서를 갖지 않는다.
이것은 본질적으로 안정적인 산화물 반도체는 완전한 비정질 산화물 반도체로 간주할 수 없다는 것을 의미한다. 또한, 등방적이지 않은 산화물 반도체(예를 들어, 미세한 영역에서 주기적인 구조를 갖는 산화물 반도체)를 완전한 비정질 산화물 반도체로 간주할 수 없다. 또한, a-like OS는 미세한 영역에 주기적인 구조를 갖지만, 동시에 공동(void)을 갖고 불안정적인 구조를 갖는다. 이 때문에, a-like OS는 비정질 산화물 반도체와 비슷한 물성을 갖는다.
<CAAC-OS>
먼저, CAAC-OS를 설명한다.
CAAC-OS는 복수의 c축 배향된 결정부(펠릿이라고도 함)를 갖는 산화물 반도체의 하나이다.
TEM(transmission electron microscope)을 사용하여 얻어지는, CAAC-OS의 명시야상 및 회절 패턴의 복합 분석 이미지(고분해능 TEM 이미지라고도 함)에서는, 복수의 펠릿이 관찰될 수 있다. 그러나, 고분해능 TEM 이미지에서는, 펠릿들 사이의 경계, 즉 결정입계(grain boundary)는 명확하게 관찰되지 않는다. 따라서, CAAC-OS에서는, 결정입계로 인한 전자 이동도의 감소는 일어나기 어렵다.
TEM에 의하여 관찰한 CAAC-OS를 이하에 설명한다. 도 21의 (A)는 시료면에 실질적으로 평행한 방향으로부터 관찰한 CAAC-OS층의 단면의 고분해능 TEM 이미지를 나타낸 것이다. 고분해능 TEM 이미지는 구면 수차 보정 기능(spherical aberration corrector function)에 의하여 얻어진다. 구면 수차 보정 기능에 의하여 얻어진 고분해능 TEM 이미지를 특히 Cs 보정 고분해능 TEM 이미지라고 한다. Cs 보정 고분해능 TEM 이미지는, 예를 들어, 원자 분해능 분석 전자 현미경 JEM-ARM200F(JEOL Ltd.제)에 의하여 얻어질 수 있다.
도 21의 (B)는 도 21의 (A)에서의 영역(1)의 확대된 Cs 보정 고분해능 TEM 이미지이다. 도 21의 (B)는 펠릿에서 금속 원자가 층상으로 배열된 것을 나타낸 것이다. 각 금속 원자의 층은, CAAC-OS가 형성되는 면(이하, 이 면을 형성면이라고 함) 또는 CAAC-OS의 상면의 요철을 반영한 구성을 갖고, CAAC-OS의 형성면 또는 상면에 평행하게 배열된다.
도 21의 (B)에 나타낸 바와 같이, CAAC-OS막은 특징적인 원자 배열을 갖는다. 특징적인 원자 배열은 도 21의 (C)에서의 보조선에 의하여 나타내어진다. 도 21의 (B) 및 (C)는 펠릿의 크기가 1nm 이상 또는 3nm 이상이고, 펠릿의 기울기로 초래된 공간의 크기가 약 0.8nm임을 증명한다. 따라서, 펠릿은 nc(nanocrystal)이라고 할 수도 있다. 또한, CAAC-OS는 CANC(c-axis aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다.
여기서, Cs 보정 고분해능 TEM 이미지에 따라, 기판(5120) 위의 CAAC-OS층의 펠릿(5100)의 모식적인 배열을, 벽돌 또는 블록이 쌓인 것과 같은 구조에 의하여 도시하였다(도 21의 (D) 참조). 도 21의 (C)에서 관찰된 바와 같이 펠릿이 기울어져 있는 부분은 도 21의 (D)에 나타낸 영역(5161)에 상당한다.
도 22의 (A)는 시료면에 실질적으로 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지를 나타낸 것이다. 도 22의 (B), (C), 및 (D)는 각각 도 22의 (A)에서의 영역(1), 영역(2), 및 영역(3)의 확대된 Cs 보정 고분해능 TEM 이미지이다. 도 22의 (B), (C), 및 (D)는 펠릿에서 금속 원자가 삼각형, 사각형, 또는 육각형으로 배열되어 있는 것을 가리킨다. 그러나, 상이한 펠릿들 사이에서 금속 원자의 배열에 규칙성은 없다.
다음에, XRD(X-ray diffraction)에 의하여 분석한 CAAC-OS를 설명한다. 예를 들어, InGaZnO4 결정을 포함하는 CAAC-OS의 구조를 out-of-plane법에 의하여 분석하면, 도 23의 (A)에 나타낸 바와 같이 회절각(2θ)이 31° 근방에서 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (009)면에서 유래하는 것이며, CAAC-OS의 결정이 c축 배향을 갖고, CAAC-OS의 형성면 또는 상면에 실질적으로 수직인 방향으로 c축이 배향되어 있는 것을 가리킨다.
또한, out-of-plane법에 의한 CAAC-OS의 구조 분석에서는, 31° 근방의 2θ의 피크에 더하여 2θ가 36° 근방일 때 다른 피크가 나타날 수 있다. 36° 근방의 2θ의 피크는 c축 배향을 갖지 않는 결정이 CAAC-OS의 일부에 포함되는 것을 가리킨다. out-of-plane법에 의하여 분석된 CAAC-OS에서는 2θ가 31° 근방일 때 피크가 나타나고 2θ가 36° 근방일 때 피크가 나타나지 않는 것이 바람직하다.
한편, c축에 실질적으로 수직인 방향으로 시료에 X선을 입사시키는 in-plane법에 의한 CAAC-OS의 구조 분석에서는, 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (110)면에서 유래한다. CAAC-OS의 경우에는, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로서 사용하여 시료를 회전시켜 분석(φ 스캔)을 수행하면, 도 23의 (B)에 나타낸 바와 같이 피크가 명확하게 관찰되지 않는다. 한편, InGaZnO4의 단결정 산화물 반도체의 경우, 2θ를 56° 근방에 고정하여 ｆ스캔을 수행하면, 도 23의 (C)에 나타낸 바와 같이 (110)면과 등가인 결정면에서 유래하는 6개의 피크가 관찰된다. 따라서, XRD를 사용한 구조 분석은, CAAC-OS에서 a축 및 b축의 방향이 불규칙하게 배향되는 것을 나타낸다.
다음에, 전자 회절에 의하여 분석한 CAAC-OS를 설명한다. 예를 들어, 프로브 직경이 300nm인 전자빔을 InGaZnO4 결정을 포함하는 CAAC-OS에 대하여 시료면에 평행한 방향으로 입사하면, 도 24의 (A)에 나타낸 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함)이 얻어질 수 있다. 이 회절 패턴에는 InGaZnO4 결정의 (009)면에서 유래하는 스폿이 포함된다. 따라서, 전자 회절은, CAAC-OS에 포함되는 펠릿이 c축 배향을 갖고 CAAC-OS의 형성면 또는 상면에 실질적으로 수직인 방향으로 c축이 배향되는 것도 가리킨다. 한편, 도 24의 (B)는, 프로브 직경이 300nm인 전자빔을 같은 시료에 대하여 시료면에 수직인 방향으로 입사함으로써 얻어지는 회절 패턴을 나타낸 것이다. 도 24의 (B)에 나타낸 바와 같이 고리형의 회절 패턴이 관찰된다. 따라서, 전자 회절은, CAAC-OS에 포함되는 펠릿의 a축 및 b축이 규칙적인 배향을 갖지 않는다는 것도 가리킨다. 도 24의 (B)에서의 제 1 고리는 InGaZnO4 결정의 (010)면, (100)면 등에서 유래하는 것으로 생각된다. 또한, 도 24의 (B)에서의 제 2 고리는 (110)면 등에서 유래하는 것으로 추정된다.
상술한 바와 같이, CAAC-OS는 결정성이 높은 산화물 반도체이다. 불순물의 진입, 결함의 형성 등은 산화물 반도체의 결정성을 저하시킬 수 있다. 이것은 CAAC-OS는 불순물의 양 및 결함(예를 들어, 산소 결손)의 양이 적은 것을 의미한다.
또한, 불순물이란 수소, 탄소, 실리콘, 또는 전이 금속 원소 등의, 산화물 반도체의 주성분 외의 원소를 의미한다. 예를 들어, 산화물 반도체에 포함되는 금속 원소보다 산소와의 결합력이 높은 원소(구체적으로는, 실리콘 등)는 산화물 반도체로부터 산소를 추출한 결과, 산화물 반도체의 원자 배열을 무질서하게 하고 결정성을 저하시킨다. 철 또는 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시킨다.
불순물 또는 결함을 갖는 산화물 반도체의 특성은 광, 열 등에 의하여 변화될 수 있다. 산화물 반도체에 포함되는 불순물은, 예를 들어, 캐리어 트랩 또는 캐리어 발생원으로서 기능할 수 있다. 또한, 산화물 반도체에서의 산소 결손은, 캐리어 트랩으로서 기능하거나, 또는 수소를 포획한 경우에는 캐리어 발생원으로서 기능한다.
불순물 및 산소 결손의 양이 적은 CAAC-OS는 캐리어 밀도가 낮은(구체적으로는, 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만, 및 1×10-9/cm3 이상) 산화물 반도체막이다. 이러한 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 한다. CAAC-OS는 불순물 농도가 낮고 결함 준위의 밀도가 낮다. 따라서, CAAC-OS는 안정적인 특성을 갖는 산화물 반도체라고 할 수 있다.
<nc-OS>
다음에, nc-OS를 설명한다.
nc-OS는 고분해능 TEM 이미지에서 결정부가 관찰되는 영역 및 결정부가 명확히 관찰되지 않는 영역을 갖는다. 대부분의 경우, nc-OS에 포함되는 결정부의 크기는 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하이다. 또한, 크기가 10nm보다 크고 100nm 이하인 결정부를 포함하는 산화물 반도체를 미결정 산화물 반도체라고 하는 경우가 있다. nc-OS의 고분해능 TEM 이미지에서는, 예를 들어, 결정입계가 명확히 관찰되지 않는 경우가 있다. 또한, 나노 결정의 기원은 CAAC-OS에서의 펠릿과 동일할 가능성이 있다. 따라서, 이하의 설명에서는 nc-OS의 결정부를 펠릿이라고 할 수 있다.
nc-OS에서는, 미세한 영역(예를 들어, 크기가 1nm 이상 10nm 이하, 특히 크기가 1nm 이상 3nm 이하의 영역)은 주기적인 원자 배열을 갖는다. nc-OS에서는 상이한 펠릿들 사이에 결정 배향의 규칙성은 없다. 그러므로, 막 전체의 배향이 관찰되지 않는다. 따라서, 분석 방법에 따라서는 nc-OS를 a-like OS 및 비정질 산화물 반도체와 구별할 수 없다. 예를 들어, 펠릿의 크기보다 직경이 큰 X선을 사용하여 out-of-plane법에 의하여 nc-OS를 분석하면, 결정면을 나타내는 피크가 나타나지 않는다. 또한, 펠릿의 크기보다 큰 프로브 직경(예를 들어, 50nm 이상)의 전자빔을 사용하여 nc-OS에 전자 회절을 수행하면, 헤일로(halo) 패턴과 같은 회절 패턴이 관찰된다. 한편, 펠릿의 크기와 가깝거나 펠릿의 크기보다 작은 프로브 직경의 전자빔을 적용하면, nc-OS의 나노빔 전자 회절 패턴에 스폿이 나타난다. 또한, nc-OS의 나노빔 전자 회절 패턴에서는, 휘도가 높은 원(고리)형 패턴을 갖는 영역이 나타나는 경우가 있다. nc-OS층의 나노빔 전자 회절 패턴에서도 고리형 영역에 복수의 스폿이 나타나는 경우가 있다.
상술한 바와 같이, 펠릿들(나노 결정들) 사이에는 결정 배향의 규칙성이 없기 때문에, nc-OS를 RANC(random aligned nanocrystals)를 포함하는 산화물 반도체 또는 NANC(non-aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다.
nc-OS는 비정질 산화물 반도체에 비하여 규칙성이 높은 산화물 반도체이다. 따라서, nc-OS는 a-like OS 및 비정질 산화물 반도체보다 결함 준위의 밀도가 낮은 경향이 있다. 또한, nc-OS에서는 상이한 펠릿들 사이에 결정 배향의 규칙성은 없다. 그러므로, nc-OS는 CAAC-OS보다 결함 준위의 밀도가 높다.
<a-like OS>
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는 산화물 반도체이다.
a-like OS의 고분해능 TEM 이미지에서는, 공동이 관찰될 수 있다. 또한, 고분해능 TEM 이미지에서는, 결정부가 명확히 관찰되는 영역 및 결정부가 관찰되지 않는 영역이 있다.
a-like OS는 공동을 포함하기 때문에 불안정적인 구조를 갖는다. a-like OS가 CAAC-OS 및 nc-OS에 비하여 불안정적인 구조를 갖는다는 것을 증명하기 위하여, 전자 조사에 의하여 일어나는 구조의 변화를 이하에 설명한다.
전자 조사를 수행하는 시료로서 a-like OS(시료 A), nc-OS(시료 B), 및 CAAC-OS(시료 C)를 준비한다. 각 시료는 In-Ga-Zn 산화물이다.
먼저, 각 시료의 고분해능 단면 TEM 이미지를 얻는다. 고분해능 단면 TEM 이미지는, 모든 시료가 결정부를 갖는 것을 나타낸다.
또한, 어느 부분을 결정부로 간주하는지는 이하와 같이 결정된다. InGaZnO4 결정의 단위 격자는, 3개의 In-O층과 6개의 Ga-Zn-O층을 포함하는 9개의 층이 c축 방향으로 적층된 구조를 갖는 것이 알려져 있다. 이 인접한 층들 사이의 거리는 (009)면의 격자 간격(d값이라고도 함)과 동등하다. 이 값은 결정 구조 분석으로부터 0.29nm로 계산된다. 따라서, 격자 줄무늬(lattice fringe)들 사이의 격자 간격이 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부로 간주한다. 각 격자 줄무늬는 InGaZnO4 결정의 a-b면에 상당한다.
도 25는 각 시료의 결정부(22군데~45군데)의 평균 크기의 변화를 나타낸 것이다. 또한, 결정부 크기는 격자 줄무늬의 길이에 상당한다. 도 25는, a-like OS에서의 결정부 크기가 누적 전자 선량의 증가에 따라 증대되는 것을 가리킨 것이다. 구체적으로는, 도 25에서 (1)로 나타낸 바와 같이, TEM 관찰의 시작에서 1.2nm 정도의 결정부(이 결정부를 초기 핵이라고도 함)는, 누적 전자 선량이 4.2×108e-/nm2에서 2.6nm 정도의 크기로 성장한다. 한편, nc-OS 및 CAAC-OS의 결정부 크기는 전자 조사의 시작으로부터 누적 전자 선량이 4.2×108e-/nm2까지의 변화가 거의 없는 것을 나타낸다. 구체적으로는, 도 25에서 (2) 및 (3)으로 나타낸 바와 같이, 누적 전자 선량에 상관없이 nc-OS 및 CAAC-OS의 평균 결정 크기는 각각 1.4nm 정도 및 2.1nm 정도이다.
이와 같이, a-like OS에서의 결정부의 성장은 전자 조사에 의하여 유발된다. 한편, nc-OS 및 CAAC-OS에서는, 결정부의 성장은 전자 조사에 의하여 유발되기 어렵다. 따라서, a-like OS는 nc-OS 및 CAAC-OS에 비하여 불안정적인 구조를 갖는다.
a-like OS는 공동을 포함하기 때문에 nc-OS 및 CAAC-OS보다 밀도가 낮다. 구체적으로는, a-like OS의 밀도는 동일한 조성을 갖는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. nc-OS 및 CAAC-OS 각각의 밀도는 동일한 조성을 갖는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 또한, 밀도가 단결정 산화물 반도체의 밀도의 78% 미만인 산화물 반도체는 퇴적되기 어렵다.
예를 들어, 원자 비율이 In:Ga:Zn=1:1:1인 산화물 반도체의 경우, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서, 원자 비율이 In:Ga:Zn=1:1:1인 산화물 반도체의 경우, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 예를 들어, 원자 비율이 In:Ga:Zn=1:1:1인 산화물 반도체의 경우, nc-OS 및 CAAC-OS 각각의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 특정한 조성을 갖는 산화물 반도체가 단결정 구조로 존재할 수 없을 가능성이 있다. 이 경우, 조성이 상이한 단결정 산화물 반도체를 적절한 비율로 조합함으로써, 원하는 조성을 갖는 단결정 산화물 반도체의 밀도와 동등한 밀도를 계산할 수 있다. 원하는 조성을 갖는 단결정 산화물 반도체의 밀도는, 조성이 상이한 단결정 산화물 반도체의 조합비에 따라 가중 평균을 사용하여 계산할 수 있다. 또한, 밀도를 계산하기 위해서는 가능한 한 적은 종류의 단결정 산화물 반도체를 사용하는 것이 바람직하다.
상술한 바와 같이, 산화물 반도체는 다양한 구조와 다양한 특성을 갖는다. 또한, 산화물 반도체는 예를 들어, 비정질 산화물 반도체, a-like OS, nc-OS, 및 CAAC-OS 중 2개 이상을 포함하는 적층이어도 좋다.
<트랜지스터의 구성 요소>
본 발명의 일 실시예의 트랜지스터의 다른 구성 요소를 이하에 설명한다.
기판(400)으로서, 예를 들어, 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용할 수 있다. 절연체 기판으로서는, 예를 들어, 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(예를 들어, 이트리아 안정화 지르코니아 기판), 또는 수지 기판을 사용한다. 반도체 기판으로서는, 예를 들어, 실리콘, 저마늄 등의 단체(單體) 재료 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 갈륨 비소, 인듐 인, 산화 아연, 산화 갈륨 등의 화합물 반도체 기판을 사용한다. 절연체 영역이 상술한 반도체 기판에 제공된 반도체 기판, 예를 들어 SOI(silicon on insulator) 기판을 사용할 수도 있다. 도전체 기판으로서는, 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등을 사용한다. 금속 질화물을 포함하는 기판, 금속 산화물을 포함하는 기판 등을 사용한다. 도전체 또는 반도체가 제공된 절연체 기판, 도전체 또는 절연체가 제공된 반도체 기판, 반도체 또는 절연체가 제공된 도전체 기판 등을 사용할 수도 있다. 또는, 소자가 제공된 이들 기판 중 어느 것을 사용하여도 좋다. 기판 위에 제공되는 소자로서는, 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 기억 소자 등이 사용된다.
또는, 가요성 기판을 기판(400)으로서 사용하여도 좋다. 가요성 기판 위에 트랜지스터를 제공하는 방법으로서는, 트랜지스터를 비가요성 기판 위에 형성하고 나서, 트랜지스터를 분리하여 가요성 기판인 기판(400)으로 옮기는 방법이 있다. 이 경우, 분리층을 비가요성 기판과 트랜지스터 사이에 제공하는 것이 바람직하다. 기판(400)으로서는, 섬유를 포함하는 시트, 필름, 또는 포일을 사용하여도 좋다. 기판(400)은 탄성을 가져도 좋다. 기판(400)은, 구부리거나 또는 잡아당기는 것을 멈췄을 때에 원래의 형상으로 되돌아가는 성질을 가져도 좋다. 또는, 기판(400)은 원래의 형상으로 되돌아가지 않는 성질을 가져도 좋다. 기판(400)의 두께는, 예를 들어, 5μm 이상 700μm 이하, 바람직하게는 10μm 이상 500μm 이하, 더 바람직하게는 15μm 이상 300μm 이하이다. 기판(400)의 두께가 작으면, 반도체 장치의 중량을 저감시킬 수 있다. 기판(400)의 두께가 작으면, 유리 등을 사용한 경우에도, 탄성 또는 구부리거나 또는 잡아당기는 것을 멈췄을 때에 원래의 형상으로 되돌아가는 성질을 기판(400)이 가질 수 있다. 따라서, 떨어뜨리는 것 등에 의하여 기판(400) 위의 반도체 장치에 미치는 충격을 저감시킬 수 있다. 즉, 내구성이 있는 반도체 장치를 제공할 수 있다.
가요성 기판인 기판(400)에는, 예를 들어, 금속, 합금, 수지, 유리, 또는 이들의 섬유를 사용할 수 있다. 환경으로 인한 변형이 억제되기 때문에, 가요성 기판(400)은 선 팽창계수가 낮은 것이 바람직하다. 가요성 기판(400)은, 예를 들어, 선 팽창계수가 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재료를 사용하여 형성된다. 수지의 예에는, 폴리에스터, 폴리올레핀, 폴리아마이드(예를 들어, 나일론 또는 아라미드), 폴리이미드, 폴리카보네이트, 및 아크릴이 포함된다. 특히, 아라미드는 선 팽창계수가 낮기 때문에 가요성 기판(400)에 사용되는 것이 바람직하다.
절연체(402)는, 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체의 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 절연체(402)는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼을 사용하여 형성될 수 있다.
절연체(402)는 불순물이 기판(400) 등으로부터 확산되는 것을 방지하는 기능을 가져도 좋다. 반도체(406b)가 산화물 반도체인 경우, 절연체(402)는 산소를 반도체(406b)에 공급하는 기능을 가질 수 있다.
절연체(402)는 과잉 산소를 포함하는 절연체인 것이 바람직하다.
예를 들어, 과잉 산소를 포함하는 절연체란 산소가 가열 처리에 의하여 방출되는 절연체를 말한다. 예를 들어, 과잉 산소를 포함하는 산화 실리콘이란 가열 처리 등에 의하여 산소가 방출될 수 있는 산화 실리콘을 말한다. 따라서, 절연체(402)는 산소가 이동할 수 있는 절연체이다. 바꿔 말하면, 절연체(402)는 산소 투과성을 갖는 절연체일 수 있다. 예를 들어, 절연체(402)는 반도체(406b)보다 산소 투과성이 더 높은 절연체일 수 있다.
과잉 산소를 포함하는 절연체는 반도체(406) 내의 산소 결손을 저감시키는 기능을 갖는 경우가 있다. 이런 산소 결손은 반도체(406) 내에서 DOS를 형성하고, 정공 트랩 등으로서 기능한다. 또한, 수소는 이러한 산소 결손의 사이트에 들어가고 캐리어로서 기능하는 전자를 형성한다. 따라서, 반도체(406) 내의 산소 결손을 저감시킴으로써, 트랜지스터는 안정적인 전기적 특성을 가질 수 있다.
여기서, 가열 처리에 의하여 산소를 방출하는 절연체는 TDS 분석에서 100℃~700℃ 또는 100℃~500℃의 표면 온도의 범위에서 1×1018atoms/cm3 이상, 1×1019atoms/cm3 이상, 또는 1×1020atoms/cm3 이상의 양의 산소(산소 원자수로 환산)를 방출할 수 있다.
여기서, TDS 분석을 사용한 산소 방출량의 측정 방법을 이하에 설명한다.
TDS 분석에서의 측정 시료로부터의 방출 가스의 총량은 방출 가스의 이온 강도의 적분값에 비례한다. 그리고, 표준 시료와 비교함으로써, 방출 가스의 총량을 계산할 수 있다.
예를 들어, 표준 시료인 소정의 밀도로 수소를 포함하는 실리콘 기판의 TDS 결과, 및 측정 시료의 TDS 결과를 사용함으로써, 측정 시료로부터의 산소 분자의 방출량(NO2)을 이하의 식에 따라 계산할 수 있다. 여기서, TDS 분석에서 얻어진 질량 전하 비율이 32인 모든 가스는 산소 분자에서 유래한다고 상정된다. 또한, 질량 전하 비율이 32인 가스인 CH3OH는 존재할 가능성이 낮기 때문에 고려되지 않는다. 또한, 산소 원자의 동위 원소인 17 또는 18의 질량수를 갖는 산소 원자를 포함하는 산소 분자에 대해서도, 자연계에서의 이러한 분자의 비율이 매우 적기 때문에 고려되지 않는다.
[식 1]NO2=NH2/SH2×SO2×α
값 NH2는 표준 시료로부터 이탈된 수소 분자의 양을 밀도로 환산하여 얻는다. 값 SH2는 표준 시료에 TDS 분석을 수행하는 경우의 이온 강도의 적분값이다. 여기서, 표준 시료의 기준값은 NH2/SH2로 설정된다. SO2는 측정 시료를 TDS에 의하여 분석할 때의 이온 강도의 적분값이다. 값 α는 TDS 분석에서의 이온 강도에 영향을 미치는 계수이다. 상기 식의 자세한 사항은 일본 특허 출원 공개 제H6-275697호를 참조한다. 산소의 방출량은, 표준 시료로서 1×1016atoms/cm2의 수소 원자를 포함하는 실리콘 기판을 사용하여, ESCO Ltd.,제 TDS 장치 EMD-WA1000S/W에 의하여 측정되었다.
또한, TDS 분석에서, 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은 산소 분자의 이온화율로부터 계산할 수 있다. 또한, 상술한 α는 산소 분자의 이온화율을 포함하기 때문에, 산소 분자의 방출량을 평가하는 것을 통하여 산소 원자의 방출량도 추정할 수 있다.
또한, NO2는 산소 분자의 방출량이다. 산소 원자로 환산한 경우의 산소의 방출량은 산소 분자의 방출량의 2배이다.
또한, 가열 처리에 의하여 산소를 방출하는 절연체는, 과산화 라디칼을 포함할 수 있다. 구체적으로는, 과산화 라디칼에 기인하는 스핀 밀도는 5×1017spins/cm3 이상이다. 또한, 과산화 라디칼을 포함하는 절연체는 ESR에서 g인자가 약 2.01인 비대칭 신호를 가질 수 있다.
과잉 산소를 포함하는 절연체는 산소 과잉 산화 실리콘(SiO X (X>2))을 사용하여 형성되어도 좋다. 산소 과잉 산화 실리콘(SiO X (X>2))에서, 단위 체적당 산소 원자수는 단위 체적당 실리콘 원자수의 2배보다 많다. 단위 체적당 실리콘 원자수 및 산소 원자수는 RBS(Rutherford backscattering spectrometry)에 의하여 측정된다.
도전체(416a) 및 도전체(416b) 각각은 예를 들어, 붕소, 질소, 산소, 플루오린, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 1종 이상을 포함하는 도전체의 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 예를 들어, 상술한 원소의 합금 또는 화합물이 사용되어도 좋고, 알루미늄을 포함하는 도전체, 구리 및 타이타늄을 포함하는 도전체, 구리 및 망가니즈를 포함하는 도전체, 인듐, 주석, 및 산소를 포함하는 도전체, 타이타늄 및 질소를 포함하는 도전체 등을 사용하여도 좋다.
절연체(412)는 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체의 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 절연체(412)는, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼을 사용하여 형성될 수 있다.
도전체(404)는, 예를 들어, 붕소, 질소, 산소, 플루오린, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 1종 이상을 포함하는 도전체의 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 예를 들어, 상술한 원소의 합금 또는 화합물이 사용되어도 좋고, 알루미늄을 포함하는 도전체, 구리 및 타이타늄을 포함하는 도전체, 구리 및 망가니즈를 포함하는 도전체, 인듐, 주석, 및 산소를 포함하는 도전체, 타이타늄 및 질소를 포함하는 도전체 등을 사용하여도 좋다.
절연체(408)는, 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체의 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 절연체(408)는 바람직하게는, 예를 들어, 산화 알루미늄, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼을 포함하는 절연체의 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다.
<트랜지스터 구조 1의 변형예>
도 1의 (A)~(C)에서의 트랜지스터는 다양한 방식으로 변경할 수 있다.
예를 들어, 도 3의 (A)에서의 트랜지스터는, 절연체(410a 및 410b)가 포함되지 않고, 영역(409a 및 409b)이 반도체(406a)의 측면의 일부, 및 반도체(406b)의 상면 및 측면의 일부 위에 형성되는 점에서 도 1에서의 트랜지스터와 상이하다. 또한, 영역(409a 및 409b)은 채널 형성 영역에 형성되지 않는다. 영역(409a 및 409b)은, 예를 들어, 도전체(416a) 및/또는 도전체(416b)보다 저항률이 높고, 반도체(406b)의 다른 영역보다 저항률이 낮은 영역이다. 또한, 영역(409a 및 409b)은 도전체(416a 및 416b)와 반도체(406b) 사이의 접촉 저항을 저감시키는 기능을 갖는다. 결과적으로, 트랜지스터의 포화 영역에서의 전기적 특성이 안정적으로 될 수 있는 경우가 있다. 또한, 트랜지스터의 온 상태 전류를 증가시킬 수 있는 경우가 있다. 영역(409a 및 409b)은, 예를 들어, 수소, 붕소, 질소, 인, 및 아르곤으로부터 선택된 하나 이상의 원소를 반도체(406a 및 406b)의 일부에 첨가함으로써 형성될 수 있다. 구체적으로는, 3가 원소 또는 5가 원소를 첨가하는 것이 바람직하다. 원소의 첨가는, 플라스마 처리 또는 이온 주입 처리에 의하여 수행된다.
또한, 도 3의 (B)에 도시된 트랜지스터는, 절연체(410a 및 410b)가 포함되지 않고, 도전체(413)가 절연체(402)를 개재하여 반도체(406b) 아래에 제공되는 점에서 도 1의 (A)~(C)에 도시된 트랜지스터와 상이하다. 도전체(413)는 트랜지스터의 채널 형성 영역과 중첩하도록 배치되고, 제 2 게이트 전극으로서의 기능 또는 트랜지스터의 문턱 전압을 제어하는 기능을 갖는다. 트랜지스터의 문턱 전압을 제어하기 위해서는, 예를 들어, 정전위를 도전체(413)에 인가하면 좋다. 예를 들어, 트랜지스터의 온 상태 전류는, 트랜지스터의 소스 전극보다 높은 전위를 도전체(413)에 인가함으로써 증가될 수 있다. 또한, 예를 들어, 트랜지스터의 오프 상태 전류는, 트랜지스터의 소스 전극보다 낮은 전위를 도전체(413)에 인가함으로써 감소될 수 있다. 따라서, 특정한 전위를 도전체(413)에 인가함으로써 트랜지스터의 온 상태 전류는 증가될 수 있고, 트랜지스터의 오프 상태 전류는 감소될 수 있다. 도전체(413)에 대해서는, 예를 들어, 도전체(404)의 기재를 참조한다.
도 3의 (C)에 도시된 트랜지스터는, 절연체(410a 및 410b)가 포함되지 않고, 도전체(413)가 절연체(402)를 개재하여 반도체(406b) 아래에 제공되고, 반도체(406c)가 도전체(416a 및 416b) 및 반도체(406a 및 406b)를 덮는 점에서 도 1의 (A)~(C)에 도시된 트랜지스터와 상이하다. 또한, 도 3의 (C)에 도시된 트랜지스터는, 도전체(404)와 도전체(413)가 전기적으로 서로 접속되는 점에서 도 3의 (B)에 도시된 트랜지스터와 상이하다. 도 3의 (C)에 도시된 트랜지스터는, 트랜지스터의 채널 형성 영역이 도전체(413)에 의해서도 둘러싸여 있는 구조를 갖는다. 따라서, 도 3의 (C)에 도시된 트랜지스터는 s-channel 구조의 장점을 더 가질 수 있다. 또한, 반도체(406c)가 도전체(416a 및 416b) 및 반도체(406a 및 406b)를 덮는 결과, 도전체(416a 및 416b)와 도전체(404) 사이에 발생되는 누설 전류를 저감시킬 수 있다.
<트랜지스터 구조 2>
도 4의 (A) 및 (B)는 본 발명의 일 실시예에 따른 트랜지스터를 도시한 것이다. 도 4의 (A)는 트랜지스터의 상면도이다. 도 4의 (B)는 도 4의 (A)에서의 일점쇄선 B1-B2 및 일점쇄선 B3-B4를 따라 자른 단면도이다.
도 4의 (B)에서의 트랜지스터는 기판(400) 위의 절연체(402), 절연체(402) 위의 반도체(406a), 반도체(406a) 위의 반도체(406b), 반도체(406b) 위의 도전체(416a), 반도체(406b) 위의 도전체(416b), 도전체(416a) 위의 절연체(410a), 도전체(416b) 위의 절연체(410b), 반도체(406b) 위의 반도체(406c), 반도체(406c) 위의 절연체(412), 및 절연체(412) 위의 도전체(404)를 포함한다. 절연체(408)는 트랜지스터를 덮도록 배치되어도 좋다. 절연체(402)는 제공할 필요는 없다. 절연체(410a)는 제공할 필요는 없다. 절연체(410b)는 제공할 필요는 없다. 반도체(406a)는 제공할 필요는 없다. 반도체(406c)는 제공할 필요는 없다.
도전체(416a)의 하면은, 반도체(406a)의 측면, 및 반도체(406b)의 상면 및 측면과 접촉한다. 즉, 도전체(416a)는 반도체(406b)의 상면 외의 면(예를 들어, 반도체(406b)의 측면)과 접촉하는 영역을 갖는다. 또한, 도전체(416b)의 하면은 반도체(406a)의 측면, 및 반도체(406b)의 상면 및 측면과 접촉한다. 즉, 도전체(416b)는 반도체(406b)의 상면 외의 면(예를 들어, 반도체(406b)의 측면)과 접촉하는 영역을 갖는다. 따라서, 도전체(416a 및 416b)와 반도체(406b) 사이의 접촉 저항은 낮다. 즉, 트랜지스터는 온 상태 전류가 높다.
또한, 도 1의 (A)~(C)에 도시된 트랜지스터의 기재는 다른 구성의 구조에 대해서 참조할 수 있다.
<트랜지스터 구조 2의 변형예>
도 4의 (A) 및 (B)에서의 트랜지스터는 다양한 방식으로 변형할 수 있다.
예를 들어, 도 5의 (A)에서의 트랜지스터는, 절연체(410a 및 410b)가 포함되지 않고, 영역(409a 및 409b)이 반도체(406a)의 측면의 일부, 및 반도체(406b)의 상면 및 측면의 일부 위에 형성되는 점에서 도 4의 (A) 및 (B)에서의 트랜지스터와 상이하다. 또한, 영역(409a 및 409b)은 채널 형성 영역에 형성되지 않는다. 영역(409a 및 409b)은, 예를 들어, 도전체(416a) 및/또는 도전체(416b)보다 저항률이 높고, 반도체(406b)의 다른 영역보다 저항률이 낮은 영역이다. 또한, 영역(409a 및 409b)은 도전체(416a 및 416b)와 반도체(406b) 사이의 접촉 저항을 저감시키는 기능을 갖는다. 결과적으로, 트랜지스터의 포화 영역에서의 안정적인 전기적 특성을 얻을 수 있는 경우가 있다. 또한, 트랜지스터의 온 상태 전류를 증가시킬 수 있는 경우가 있다. 영역(409a 및 409b)은, 예를 들어, 수소, 붕소, 질소, 인, 및 아르곤으로부터 선택된 하나 이상의 원소를 반도체(406a 및 406b)의 일부에 첨가함으로써 형성될 수 있다. 구체적으로는, 3가 원소 또는 5가 원소를 첨가하는 것이 바람직하다. 원소의 첨가는, 플라스마 처리 또는 이온 주입 처리에 의하여 수행된다.
또한, 도 5의 (B)에 도시된 트랜지스터는, 절연체(410a 및 410b)가 포함되지 않고, 도전체(413)가 절연체(402)를 개재하여 반도체(406b) 아래에 제공되는 점에서 도 4의 (A) 및 (B)에 도시된 트랜지스터와 상이하다. 도전체(413)는 트랜지스터의 채널 형성 영역과 중첩하도록 배치되고, 제 2 게이트 전극으로서의 기능 또는 트랜지스터의 문턱 전압을 제어하는 기능을 갖는다. 트랜지스터의 문턱 전압을 제어하기 위해서는, 예를 들어, 정전위를 도전체(413)에 인가하면 좋다. 예를 들어, 트랜지스터의 온 상태 전류는, 트랜지스터의 소스 전극보다 높은 전위를 도전체(413)에 인가함으로써 증가될 수 있다. 또한, 예를 들어, 트랜지스터의 오프 상태 전류는, 트랜지스터의 소스 전극보다 낮은 전위를 도전체(413)에 인가함으로써 감소될 수 있다. 따라서, 특정한 전위를 도전체(413)에 인가함으로써 트랜지스터의 온 상태 전류는 증가될 수 있고, 트랜지스터의 오프 상태 전류는 감소될 수 있다. 도전체(413)에 대해서는, 예를 들어, 도전체(404)의 기재를 참조한다.
도 5의 (C)에 도시된 트랜지스터는, 절연체(410a 및 410b)가 포함되지 않고, 도전체(413)가 절연체(402)를 개재하여 반도체(406b) 아래에 제공되고, 반도체(406c)가 도전체(416a 및 416b) 및 반도체(406a 및 406b)를 덮는 점에서 도 4의 (A) 및 (B)에 도시된 트랜지스터와 상이하다. 또한, 도 5의 (C)에 도시된 트랜지스터는, 도전체(404)와 도전체(413)가 전기적으로 서로 접속되는 점에서 도 5의 (B)에 도시된 트랜지스터와 상이하다. 도 5의 (C)에 도시된 트랜지스터는, 트랜지스터의 채널 형성 영역이 도전체(413)에 의해서도 둘러싸여 있는 구조를 갖는다. 따라서, 도 5의 (C)에 도시된 트랜지스터는 s-channel 구조의 장점이 더 제공된 구조를 갖는다. 또한, 반도체(406c)가 도전체(416a 및 416b) 및 반도체(406a 및 406b)를 덮는 결과, 도전체(416a 및 416b)와 도전체(404) 사이에 발생되는 누설 전류를 저감시킬 수 있다.
<트랜지스터를 제작하는 방법>
본 발명의 일 실시예의 트랜지스터를 제작하는 방법을 이하에 설명한다.
여기서, 본 발명의 일 실시예의 트랜지스터를 제작하기 위하여 사용되는 레지스트를 형성하는 예를 설명한다. 먼저, 감광성의 유기물 또는 무기물의 층을 스핀 코팅법 등에 의하여 형성한다. 그리고, 포토마스크를 사용하여 감광성의 유기물 또는 무기물의 층에 광을 조사한다. 이러한 광으로서는 KrF 엑시머 레이저 광, ArF 엑시머 레이저 광, EUV(extreme ultraviolet)광 등이 사용될 수 있다. 또는, 기판과 투영 렌즈 사이의 부분을 액체(예를 들어, 물)로 채워서 노광을 수행하는 액침 기술을 채용하여도 좋다. 또는, 감광성의 유기물 또는 무기물의 층에 대한 광 조사 대신에 전자빔 또는 이온빔이 사용되어도 좋다. 또한, 전자빔 또는 이온빔을 사용하는 경우에는, 포토마스크는 불필요하다. 다음에, 현상액을 사용하여 감광성의 유기물 또는 무기물의 층의 노출된 영역을 제거하거나 또는 남겨서, 레지스트를 형성한다.
또한, 본 명세서에서는, 레지스트가 형성되는 경우에는 BARC(bottom antireflective coating)층이 레지스트 아래에 형성되는 경우도 포함된다. BARC층이 사용되는 경우, 먼저 레지스트를 사용하여 BARC층을 에칭한다. 그리고, 레지스트 및 BARC층을 사용하여 가공될 물체를 에칭한다. BARC층 대신에, BARC층으로서의 기능을 갖지 않는 유기물 또는 무기물을 사용하여도 좋다.
본 명세서에서는, 레지스트를 제공하는 경우에, 플라스마 처리 및/또는 웨트 에칭을 사용한다. 또한, 플라스마 처리로서는, 플라스마 애싱이 바람직하다. 레지스트 등의 제거가 충분하지 않은 경우에는, 오존수 및/또는 농도가 0.001volume% 이상 1volume% 이하의 플루오린화수소산 등을 사용하여, 남아있는 레지스트 등을 제거하여도 좋다.
본 명세서에서는, 도전체, 절연체, 및 반도체는 스퍼터링법, CVD(chemical vapor deposition)법, MBE(molecular beam epitaxy)법, PLD(pulsed laser deposition)법, ALD(atomic layer deposition)법, 열 산화법, 플라스마 산화법 등에 의하여 퇴적될 수 있다.
CVD법에는 플라스마를 사용하는 PECVD(plasma enhanced CVD)법, 열을 사용하는 TCVD(thermal CVD, 열 CVD)법, 광을 사용하는 포토 CVD(photo CVD)법 등이 포함된다. 또한, CVD법에는 원료 가스에 따라 MCVD(metal CVD, 금속 CVD)법 및 MOCVD(metal organic CVD, 유기 금속 CVD)법이 포함될 수 있다.
PECVD법을 사용함으로써, 비교적 낮은 온도로 고품질의 막을 형성할 수 있다. 플라스마를 사용하지 않는 열 CVD법은 처리하는 물체에 대한 플라스마 대미지가 적은 막 형성 방법이다. 예를 들어, 반도체 장치에 포함되는 배선, 전극, 소자(예를 들어, 트랜지스터 또는 용량 소자) 등은 플라스마로부터 전하를 받아, 전하의 축적이 일어나는 경우가 있다. 이 경우, 축적된 전하에 의하여, 반도체 장치의 배선, 전극, 소자 등이 파괴될 수 있다. 플라스마를 사용하지 않는 열 CVD법을 사용하는 경우에는, 이러한 플라스마 대미지가 일어나지 않기 때문에, 반도체 장치의 수율을 높일 수 있다. 또한, 열 CVD법에 의한 막 형성에서는 플라스마 대미지가 일어나지 않기 때문에, 결합이 적은 막을 얻을 수 있다.
또한, ALD법도 처리하는 물체에 대한 플라스마 대미지가 적은 막 형성 방법이다. ALD법을 사용하면, 플라스마 대미지가 일어나지 않기 때문에, 결함이 적은 막을 얻을 수 있다.
타깃 등으로부터 방출되는 입자가 퇴적되는 퇴적 방법과 달리, CVD법 및 ALD법에서는, 물체의 표면에서의 반응에 의하여 막이 형성된다. 따라서, 이들은, 상기 물체의 형상의 영향을 크게 받을 일 없이, 피복성이 양호한 막을 형성하는 막 형성 방법이다. 특히, ALD법에 의하여 형성된 막은 피복성이 양호하고, 두께의 균일성이 우수하다. 따라서, ALD법은 종횡비가 높은 개구의 표면을 덮는 막을 형성하기에 바람직하다. 그러나, ALD법의 막 형성 속도는 비교적 느리기 때문에, CVD법과 같은 막 형성 속도가 빠른 다른 막 형성 방법과 조합하여 ALD법을 사용하는 것이 바람직한 경우가 있다.
CVD법 또는 ALD법이 사용되는 경우, 형성될 막의 조성은 원료 가스의 유량비에 의하여 제어될 수 있다. 예를 들어, CVD법 또는 ALD법에 의하여, 원료 가스의 유량비에 따라 특정한 조성을 갖는 막을 형성할 수 있다. 또한, CVD법 또는 ALD법을 사용하여, 막을 형성하는 동안에 원료 가스의 유량비를 바꿈으로써, 조성이 연속적으로 변화하는 막을 형성할 수 있다. 복수의 퇴적 체임버를 사용하여 막을 형성하는 경우와 비교하여, 원료 가스의 유량비를 바꾸면서 막을 형성하는 경우에는, 반송 및 압력 조정에 걸리는 시간이 생략되기 때문에, 막 형성에 걸리는 시간을 저감시킬 수 있다. 따라서, 향상된 생산성으로 반도체 장치를 제작할 수 있다.
여기서, 도 1의 (A)~(C)에 도시된 트랜지스터를 제작하는 방법을 도 6의 (A)~(C) 및 도 7의 (A) 및 (B)를 참조하여 설명한다.
먼저, 기판(400)을 준비한다. 그리고, 절연체(402)를 형성한다. 다음에, 반도체(406a)가 될 반도체(436a)를 형성한다.
또한, 반도체(436a)는 과잉 산소를 포함하도록 형성되는 것이 바람직하다. 또는, 반도체(436a)가 형성된 후에, 반도체에 산소를 첨가하는 처리를 수행하여도 좋다. 플라스마 처리, 이온 주입법 등이 산소를 첨가하는 처리에 사용될 수 있다.
산소를 플라스마 처리에 의하여 반도체(436a)에 첨가하는 경우, 예를 들어, 플라스마를 산소, 오존, 또는 아산화질소 등의 산화성 가스를 사용하여 생성하고, 반도체(436a)를 플라스마에 노출시킨다. 또는, 도전체를 반도체(436a) 위에 형성하고, 반도체(436a)를 도전체를 통하여 플라스마에 노출시킨다. 플라스마 처리를 수행할 때, 산소가 기판(400) 측에 끌리도록 바이어스 전압을 인가하는 것이 바람직하다. 바이어스 전압의 인가에 의하여, 더 많은 양의 산소를 반도체(436a)에 첨가할 수 있다. 바이어스 전압은 셀프 바이어스 전압이어도 좋다. 기판(400)이 가열된 상태에서 플라스마 처리를 수행하는 것이 바람직하다. 기판(400)을 가열하면, 반도체(436a)에 많은 양의 산소를 첨가할 수 있게 된다. 도전체로서는, 예를 들어, 금속, 투명 도전체 등을 사용한다. 구체적으로는, 질화 타이타늄, 질화 탄탈럼, In-Sn 산화물, In-Sn-Si 산화물, 또는 In-M-Zn 산화물을 사용하는 것이 바람직하다. 구체적으로는, 산화물을 사용하면 산화성 가스와의 화학적 반응이 일어나기 어렵기 때문에, 더 많은 산소를 첨가할 수 있다.
다음에, 반도체(406b)가 될 반도체(436b)를 형성한다(도 6의 (A) 참조).
다음에, 가열 처리를 수행한다. 가열 처리에 의하여, 반도체(436a)에서의 과잉 산소의 일부가 반도체(436b)로 이동한다. 따라서, 반도체(436b)는 도 2의 (A) 및 (B) 등에 도시된 메커니즘에 의하여 층(436b1)과 층(436b2)으로 나누어진다(도 6의 (B) 참조). 층(436b1)은 나중의 공정에서 층(406b1)이 된다. 층(436b2)은 나중의 공정에서 층(406b2)이 된다.
다음에, 도전체(416a) 및 도전체(416b)가 될 도전체(446)를 형성한다. 그리고, 절연체(410a) 및 절연체(410b)가 될 절연체(440)를 형성한다(도 6의 (C) 참조).
다음에, 레지스트를 형성한다. 마스크로서 레지스트를 사용하여 절연체(440)를 에칭함으로써, 절연체(410)를 형성한다. 마스크로서 레지스트 및 절연체(410)를 사용하여 도전체(446)를 에칭함으로써, 도전체(416)를 형성한다. 마스크로서 레지스트, 절연체(410), 및 도전체(416)를 사용하여 반도체(436b)를 에칭함으로써, 반도체(406b)를 형성한다. 반도체(406b)가 형성되면, 층(436b1)은 층(406b1)이 되고, 층(436b2)은 층(406b2)이 된다. 또한, 마스크로서 레지스트, 절연체(410), 도전체(416), 및 반도체(406b)를 사용하여 반도체(436a)를 에칭함으로써, 반도체(406a)를 형성한다. 그 후, 레지스트를 제거한다(도 7의 (A) 참조).
다음에, 레지스트를 형성한다. 마스크로서 레지스트를 사용하여 절연체(410)를 에칭함으로써, 절연체(410a 및 410b)를 형성한다. 마스크로서 레지스트, 절연체(410a 및 410b)를 사용하여 도전체(416)를 에칭함으로써, 도전체(416a 및 416b)를 형성한다. 또한, 마스크로서 레지스트, 절연체(410a 및 410b), 및 도전체(416a 및 416b)를 사용하여 반도체(406b)의 일부를 에칭함으로써, 반도체(406b)의 일부를 얇게 한다. 이때, 채널 형성 영역에서의 층(406b2)의 두께가 1nm 이상 10nm 이하, 바람직하게는 1nm 이상 5nm 이하가 되도록 이를 에칭한다. 층(406b2)은 트랜지스터의 채널 형성 영역으로서 기능하는 영역을 갖기 때문에, 층(406b2)이 상술한 두께를 갖는 경우에 트랜지스터의 게이트 전극으로부터의 전기장에 의한 제어성이 증가된다. 다음에, 레지스트를 제거한다(도 7의 (B) 참조). 또한, 채널 형성 영역에서의 층(406b2)은 완전히 에칭되어도 좋다. 이 경우, 제작될 트랜지스터는 도 20의 (A)에 도시된 단면 형상을 갖는다. 도 20의 (B)는 도 20의 (A)에서의 일점쇄선 E1-E2를 따라 자른 밴드 다이어그램이다. 층(406b2)은 채널 형성 영역에 포함되지 않기 때문에, 트랜지스터의 문턱 전압이 양이 될 경향이 있다.
다음에, 반도체(406c)가 될 반도체를 형성한다. 다음에, 절연체(412)가 될 절연체를 형성한다. 다음에, 도전체(404)가 될 도전체를 형성한다. 다음에, 도전체(404)가 될 도전체 위에 레지스트를 형성한다. 그리고, 마스크로서 레지스트를 사용하여 도전체(404)가 될 도전체를 에칭함으로써, 도전체(404)를 형성한다. 마스크로서 레지스트 및 도전체(404)를 사용하여 절연체(412)가 될 절연체를 에칭함으로써, 절연체(412)를 형성한다. 마스크로서 레지스트, 도전체(404), 및 절연체(412)를 사용하여 반도체(406c)가 될 반도체를 에칭함으로써, 반도체(406c)를 형성한다. 다음에, 레지스트를 제거한다. 그리고, 절연체(408)를 형성하면, 트랜지스터를 형성할 수 있다(도 7의 (C) 참조). 또한, 하드 마스크를 도전체(404)가 될 도전체와 레지스트 사이에 형성하여도 좋다. 하드 마스크로서는, 예를 들어, 텅스텐, 타이타늄, 탄탈럼, 질화 텅스텐, 질화 탄탈럼, 질화 타이타늄, 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄 등의 단층 구조 또는 적층 구조를 사용할 수 있다.
상술한 단계를 거쳐, 도 1의 (A)~(C)에 도시된 트랜지스터를 제작할 수 있다.
<반도체 장치>
본 발명의 일 실시예의 반도체 장치의 예를 이하에 설명한다.
<회로>
본 발명의 일 실시예의 트랜지스터를 포함하는 회로의 예를 이하에 설명한다.
<CMOS 인버터>
도 8의 (A)에서의 회로도는 p채널형 트랜지스터(2200) 및 n채널형 트랜지스터(2100)가 서로 직렬로 접속되고, 이들의 게이트가 서로 접속되는, 소위 CMOS 인버터의 구성을 나타낸 것이다.
<반도체 장치의 구조 1>
도 9는 도 8의 (A)의 반도체 장치의 단면도이다. 도 9에서의 반도체 장치는 트랜지스터(2200) 및 트랜지스터(2100)를 포함한다. 트랜지스터(2100)는 트랜지스터(2200) 위에 제공된다. 도 1의 (A) 및 (B)에 도시된 트랜지스터를 트랜지스터(2100)로서 사용한 예를 나타내지만, 본 발명의 일 실시예의 반도체 장치는 이에 한정되지 않는다. 예를 들어, 도 3의 (A)~(C), 도 4의 (A) 및 (B), 및 도 5의 (A)~(C)에 도시된 트랜지스터를 트랜지스터(2100)로서 사용하여도 좋다. 따라서, 상술한 트랜지스터에 대한 기재를 트랜지스터(2100)에 대해서 적절히 참조한다.
도 9에 도시된 트랜지스터(2200)는 반도체 기판(450)을 사용한 트랜지스터이다. 트랜지스터(2200)는 반도체 기판(450)의 영역(472a), 반도체 기판(450)의 영역(472b), 절연체(462), 및 도전체(454)를 포함한다.
트랜지스터(2200)에서는, 영역(472a 및 472b)은 소스 영역 및 드레인 영역으로서의 기능을 갖는다. 절연체(462)는 게이트 절연체로서의 기능을 갖는다. 도전체(454)는 게이트 전극으로서의 기능을 갖는다. 따라서, 채널 형성 영역의 저항을 도전체(454)에 인가하는 전위에 의하여 제어할 수 있다. 바꿔 말하면, 영역(472a)과 영역(472b) 사이의 도통 또는 비도통을 도전체(454)에 인가하는 전위에 의하여 제어할 수 있다.
반도체 기판(450)에는, 예를 들어, 실리콘, 저마늄 등의 단체 재료 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 갈륨 비소, 인듐 인, 산화 아연, 산화 갈륨 등의 화합물 반도체 기판을 사용할 수 있다. 단결정 실리콘 기판은 반도체 기판(450)으로서 사용되는 것이 바람직하다.
반도체 기판(450)에는, n형 도전형을 부여하는 불순물을 포함하는 반도체 기판을 사용한다. 그러나, p형 도전형을 부여하는 불순물을 포함하는 반도체 기판을 반도체 기판(450)으로서 사용하여도 좋다. 이 경우, n형 도전형을 부여하는 불순물을 포함하는 웰(well)을 트랜지스터(2200)가 형성되는 영역에 제공한다. 또는, 반도체 기판(450)은 i형 반도체 기판이어도 좋다.
반도체 기판(450)의 상면은 (110)면을 갖는 것이 바람직하다. 그러면, 트랜지스터(2200)의 온 상태 특성을 향상시킬 수 있다.
영역(472a 및 472b)은 p형 도전형을 부여하는 불순물을 포함하는 영역이다. 따라서, 트랜지스터(2200)는 p채널형 트랜지스터의 구조를 갖는다.
또한, 트랜지스터(2200)는 영역(460) 등에 의하여, 인접한 트랜지스터와 분리된다. 영역(460)은 절연성 영역이다.
도 9에 도시된 반도체 장치는 절연체(464, 466, 및 468), 도전체(480a, 480b 480c, 478a, 478b, 478c, 476a, 476b, 474a, 474b, 474c, 496a, 496b, 496c, 496d, 498a, 498b, 및 498c), 및 절연체(490, 492, 및 494)를 포함한다.
절연체(464)는 트랜지스터(2200) 위에 제공된다. 절연체(466)는 절연체(464) 위에 제공된다. 절연체(468)는 절연체(466) 위에 제공된다. 절연체(490)는 절연체(468) 위에 제공된다. 트랜지스터(2100)는 절연체(490) 위에 제공된다. 절연체(492)는 트랜지스터(2100) 위에 제공된다. 절연체(494)는 절연체(492) 위에 제공된다. 절연체(466)는 절연체(464) 위에 있다.
절연체(464)는 영역(472a)에 도달하며 도전체(480a)가 매립된 개구, 영역(472b)에 도달하며 도전체(480b)가 매립된 개구, 및 도전체(454)에 도달하며 도전체(480c)가 매립된 개구를 갖는다.
또한, 절연체(466)는 도전체(480a)에 도달하며 도전체(478a)가 매립된 개구, 도전체(480b)에 도달하며 도전체(478b)가 매립된 개구, 및 도전체(480c)에 도달하며 도전체(478c)가 매립된 개구를 포함한다.
또한, 절연체(468)는 도전체(478b)에 도달하며 도전체(476a)가 매립된 개구 및 도전체(478c)에 도달하며 도전체(476b)가 매립된 개구를 포함한다.
또한, 절연체(490)는 트랜지스터(2100)의 채널 형성 영역과 중첩하며 도전체(474a)가 매립된 개구, 도전체(476a)에 도달하며 도전체(474b)가 매립된 개구, 및 도전체(476b)에 도달하며 도전체(474c)가 매립된 개구를 포함한다.
도전체(474a)는 트랜지스터(2100)의 게이트 전극으로서의 기능을 가져도 좋다. 또는, 예를 들어, 정전위를 도전체(474a)에 인가함으로써 트랜지스터(2100)의 문턱 전압 등의 전기적 특성을 제어하여도 좋다. 또는, 예를 들어, 트랜지스터(2100)의 게이트 전극으로서 기능하는 도전체(474a) 및 도전체(404)는 전기적으로 서로 접속되어도 좋다. 그러면, 트랜지스터(2100)의 온 상태 전류를 증가시킬 수 있다. 침식 현상을 억제할 수 있기 때문에, 트랜지스터(2100)의 포화 영역에서의 안정적인 전기적 특성을 얻을 수 있다.
절연체(492)는 트랜지스터(2100)의 소스 전극 및 드레인 전극 중 한쪽인 도전체(416b)를 통하여 도전체(474b)에 도달하며 도전체(496a)가 매립된 개구, 트랜지스터(2100)의 소스 전극 및 드레인 전극 중 다른 쪽인 도전체(416a)에 도달하며 도전체(496b)가 매립된 개구, 트랜지스터(2100)의 게이트 전극인 도전체(404)에 도달하며 도전체(496c)가 매립된 개구, 및 도전체(474c)에 도달하며 도전체(496d)가 매립된 개구를 포함한다. 또한, 트랜지스터(2100) 등의 구성 요소에 제공되는 개구는 다른 구성 요소를 통과하는 경우가 있다.
절연체(494)는 도전체(496a)에 도달하며 도전체(498a)가 매립된 개구, 도전체(496b 및 496d)에 도달하며 도전체(498b)가 매립된 개구, 및 도전체(496c)에 도달하며 도전체(498c)가 매립된 개구를 포함한다.
절연체(464, 466, 468, 490, 492, 및 494)는, 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체의 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 절연체(401)는, 예를 들어, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼을 사용하여 형성될 수 있다.
절연체(464, 466, 468, 490, 492, 및 494) 중 적어도 하나는 산소, 및 수소 등의 불순물을 차단하는 기능을 갖는 것이 바람직하다. 산소, 및 수소 등의 불순물을 차단하는 기능을 갖는 절연체가 트랜지스터(2100) 근방에 배치되면, 트랜지스터(2100)의 전기적 특성이 안정적으로 될 수 있다.
산소, 및 수소 등의 불순물을 차단하는 기능을 갖는 절연체는, 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체의 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다.
도전체(480a, 480b, 480c, 478a, 478b, 478c, 476a, 476b, 474a, 474b, 474c, 496a, 496b, 496c, 496d, 498a, 498b, 및 498c)는, 예를 들어, 붕소, 질소, 산소, 플루오린, 실리콘, 인, 알루미늄, 타이타늄, 염소, 마그네슘, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 1종류 이상을 포함하는 도전체의 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 상술한 원소의 합금 또는 화합물이 사용되어도 좋고, 예를 들어, 알루미늄을 포함하는 도전체, 구리 및 타이타늄을 포함하는 도전체, 구리 및 망가니즈를 포함하는 도전체, 인듐, 주석, 및 산소를 포함하는 도전체, 타이타늄 및 질소를 포함하는 도전체 등이 사용되어도 좋다.
또한, 도 10의 반도체 장치는 트랜지스터(2200)의 구조를 제외하면 도 9의 반도체 장치와 같다. 따라서, 도 9의 반도체 장치의 기재를 도 10의 반도체 장치에 대해서 참조한다. 도 10의 반도체 장치에서는, 트랜지스터(2200)는 FIN형 트랜지스터이다. FIN형 트랜지스터(2200)에서는 실효적인 채널 폭이 증가하기 때문에, 트랜지스터(2200)의 온 상태 특성을 향상시킬 수 있다. 또한, 게이트 전극의 전기장의 기여가 증가될 수 있기 때문에, 트랜지스터(2200)의 오프 상태 특성을 향상시킬 수 있다.
또한, 도 11의 반도체 장치는 트랜지스터(2200)의 구조를 제외하면 도 9의 반도체 장치와 같다. 따라서, 도 11의 반도체 장치의 기재를 도 9의 반도체 장치에 대해서 참조한다. 도 11의 반도체 장치에서는, 트랜지스터(2200)는 SOI 기판을 사용하여 형성된다. 도 11의 구조에서는, 영역(456)이 절연체(452)를 사이에 개재하여 반도체 기판(450)과 분리된다. SOI 기판을 사용하기 때문에, 침식 현상이 억제될 수 있어, 트랜지스터(2200)의 오프 상태 특성을 향상시킬 수 있다. 또한, 절연체(452)는 반도체 기판(450)의 일부를 절연체로 함으로써 형성될 수 있다. 예를 들어, 산화 실리콘을 절연체(452)로서 사용할 수 있다.
도 9, 도 10, 및 도 11에 나타낸 반도체 장치 각각에서는, p채널형 트랜지스터를 반도체 기판을 이용하여 형성하고, 그 위에 n채널형 트랜지스터를 형성하기 때문에, 소자의 점유 면적을 저감시킬 수 있다. 즉, 반도체 장치의 집적도를 향상시킬 수 있다. 또한, n채널형 트랜지스터 및 p채널형 트랜지스터가 같은 반도체 기판을 이용하여 형성되는 경우에 비하여 제작 공정을 단순화할 수 있기 때문에, 반도체 장치의 생산성을 높일 수 있다. 또한, 반도체 장치의 수율을 향상시킬 수 있다. p채널형 트랜지스터에는, LDD(lightly doped drain) 영역의 형성, 얕은 트렌치(shallow trench) 구조의 형성, 또는 변형 설계(distortion design) 등의 복잡한 몇 가지 공정을 생략할 수 있는 경우가 있다. 따라서, 반도체 기판을 이용하여 n채널형 트랜지스터를 형성하는 반도체 장치에 비하여, 도 9, 도 10, 또는 도 11의 반도체 장치의 생산성 및 수율을 높일 수 있는 경우가 있다.
<CMOS 아날로그 스위치>
도 8의 (B)의 회로도는 트랜지스터(2100 및 2200)의 소스들이 서로 접속되고, 트랜지스터(2100 및 2200)의 드레인들이 서로 접속된 형태를 나타낸 것이다. 이러한 형태를 가지면, 트랜지스터는 소위 CMOS 아날로그 스위치로서 기능할 수 있다.
<기억 장치 1>
전력이 공급되지 않아도 저장된 데이터를 유지할 수 있고, 기록 사이클의 수가 제한되지 않는 본 발명의 일 실시예의 트랜지스터를 포함하는 반도체 장치(기억 장치)의 예를 도 12의 (A) 및 (B)에 나타낸다.
도 12의 (A)에 도시된 반도체 장치는 제 1 반도체를 사용한 트랜지스터(3200), 제 2 반도체를 사용한 트랜지스터(3300), 및 용량 소자(3400)를 포함한다. 또한, 상술한 트랜지스터의 어느 것을 트랜지스터(3300)로서 사용할 수 있다.
트랜지스터(3300)는 오프 상태 전류가 낮은 트랜지스터인 것이 바람직하다. 예를 들어, 산화물 반도체를 포함하는 트랜지스터를 트랜지스터(3300)로서 사용할 수 있다. 트랜지스터(3300)의 오프 상태 전류가 낮기 때문에, 반도체 장치의 소정의 노드에서, 저장된 데이터를 오랫동안 유지할 수 있다. 바꿔 말하면, 리프레시 동작이 불필요해지거나 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있기 때문에, 반도체 장치의 소비 전력을 저감시킬 수 있다.
도 12의 (A)에서는, 제 1 배선(3001)이 트랜지스터(3200)의 소스에 전기적으로 접속된다. 제 2 배선(3002)은 트랜지스터(3200)의 드레인에 전기적으로 접속된다. 제 3 배선(3003)은 트랜지스터(3300)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 제 4 배선(3004)은 트랜지스터(3300)의 게이트에 전기적으로 접속된다. 트랜지스터(3200)의 게이트 및 트랜지스터(3300)의 소스 및 드레인 중 다른 쪽은 용량 소자(3400)의 한쪽 전극에 전기적으로 접속된다. 제 5 배선(3005)은 용량 소자(3400)의 다른 쪽 전극에 전기적으로 접속된다.
도 12의 (A)의 반도체 장치는 트랜지스터(3200)의 게이트의 전위를 유지할 수 있기 때문에, 이하와 같이 데이터의 기록, 유지, 및 판독이 가능하다.
데이터의 기록 및 유지에 대하여 설명한다. 먼저, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 온이 되는 전위로 설정하여, 트랜지스터(3300)를 온으로 한다. 이에 따라, 제 3 배선(3003)의 전위가 트랜지스터(3200)의 게이트 및 용량 소자(3400)의 한쪽 전극이 전기적으로 서로 접속되는 노드 FG에 공급된다. 즉, 소정의 전하가 트랜지스터(3200)의 게이트에 공급된다(기록). 여기서, 상이한 전위 레벨을 제공하는 2종류의 전하(이하, 로우 레벨 전하 및 하이 레벨 전하라고 함)의 하나가 공급된다. 그 후, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 오프가 되는 전위로 설정하여, 트랜지스터(3300)를 오프로 한다. 이에 따라, 전하가 노드 FG에 유지된다(유지).
트랜지스터(3300)의 오프 상태 전류가 매우 낮기 때문에, 노드 FG의 전하가 오랫동안 유지된다.
다음에, 데이터의 판독에 대하여 설명한다. 소정의 전위(정전위)가 제 1 배선(3001)에 공급되는 동안에 적절한 전위(판독 전위)가 제 5 배선(3005)에 공급됨으로써, 제 2 배선(3002)의 전위는 노드 FG에 유지된 전하의 양에 따라 변동된다. 이것은 n채널형 트랜지스터를 트랜지스터(3200)로서 사용하는 경우에, 트랜지스터(3200)의 게이트에 하이 레벨 전하가 주어질 때의 외견상 문턱 전압 V th_H가, 트랜지스터(3200)의 게이트에 로우 레벨 전하가 주어질 때의 외견상 문턱 전압 V th _L보다 낮기 때문이다. 여기서, 외견상 문턱 전압이란, 트랜지스터(3200)를 온으로 하기에 필요한 제 5 배선(3005)의 전위를 말한다. 따라서, 제 5 배선(3005)의 전위를 V th _H와 V th _L 사이의 전위 V 0으로 설정함으로써, 노드 FG에 공급된 전하를 판정할 수 있다. 예를 들어, 기록에서 하이 레벨 전하가 노드 FG에 공급된 경우, 제 5 배선(3005)의 전위가 V 0(>V th _H)이면, 트랜지스터(3200)가 온이 된다. 한편, 기록에서 로우 레벨 전하가 노드 FG에 공급된 경우에는, 제 5 배선(3005)의 전위가 V 0(<V th _L)이어도 트랜지스터(3200)는 오프를 유지한다. 따라서, 노드 FG에 유지된 데이터를 제 2 배선(3002)의 전위를 판정함으로써 판독할 수 있다.
또한, 메모리 셀이 배열되는 경우, 원하는 메모리 셀의 데이터를 판독 동작에서 판독할 필요가 있다. 다른 메모리 셀의 데이터를 판독하지 않는 경우에는, 노드 FG에 공급되는 전하에 상관없이 트랜지스터(3200)가 오프가 되는 전위, 즉 Vth _H보다 낮은 전위가 제 5 배선(3005)에 공급될 수 있다. 또는, 노드 FG에 공급되는 전하에 상관없이 트랜지스터(3200)가 온이 되는 전위, 즉 Vth _L보다 높은 전위가 제 5 배선(3005)에 공급될 수 있다.
<반도체 장치의 구조 2>
도 13은 도 12의 (A)의 반도체 장치의 단면도이다. 도 13에서의 반도체 장치는 트랜지스터(3200), 트랜지스터(3300), 및 용량 소자(3400)를 포함한다. 트랜지스터(3300) 및 용량 소자(3400)는 트랜지스터(3200) 위에 제공된다. 트랜지스터(3300)에 대해서는 트랜지스터(2100)의 기재를 참조한다. 트랜지스터(3200)에 대해서는 도 9의 트랜지스터(2200)의 기재를 참조한다. 도 9에는 트랜지스터(2200)가 p채널형 트랜지스터인 경우를 도시하였지만, 트랜지스터(3200)는 n채널형 트랜지스터이어도 좋다.
도 13에 나타낸 트랜지스터(3200)는 반도체 기판(450)을 사용한 트랜지스터이다. 트랜지스터(3200)는 반도체 기판(450)에서의 영역(472a), 반도체 기판(450)에서의 영역(472b), 절연체(462), 및 도전체(454)를 포함한다.
도 13에 도시된 반도체 장치는 절연체(464, 466, 및 468), 도전체(480a, 480b, 480c, 478a, 478b, 478c, 476a, 476b, 474a, 474b, 474c, 496a, 496b, 496c, 496d, 498a, 498b, 498c, 및 498d), 및 절연체(490, 492, 및 494)를 포함한다.
절연체(464)는 트랜지스터(3200) 위에 제공된다. 절연체(466)는 절연체(464) 위에 제공된다. 절연체(468)는 절연체(466) 위에 제공된다. 절연체(490)는 절연체(468) 위에 제공된다. 트랜지스터(3300)는 절연체(490) 위에 제공된다. 절연체(492)는 트랜지스터(3300) 위에 제공된다. 절연체(494)는 절연체(492) 위에 제공된다.
절연체(464)는 영역(472a)에 도달하며 도전체(480a)가 매립된 개구, 영역(472b)에 도달하며 도전체(480b)가 매립된 개구, 및 도전체(454)에 도달하며 도전체(480c)가 매립된 개구를 포함한다.
절연체(466)는 도전체(480a)에 도달하며 도전체(478a)가 매립된 개구, 도전체(480b)에 도달하며 도전체(478b)가 매립된 개구, 및 도전체(480c)에 도달하며 도전체(478c)가 매립된 개구를 포함한다.
또한, 절연체(468)는 도전체(478b)에 도달하며 도전체(476a)가 매립된 개구 및 도전체(478c)에 도달하며 도전체(476b)가 매립된 개구를 포함한다.
또한, 절연체(490)는 트랜지스터(3300)의 채널 형성 영역과 중첩하며 도전체(474a)가 매립된 개구, 도전체(476a)에 도달하며 도전체(474b)가 매립된 개구, 및 도전체(476b)에 도달하며 도전체(474c)가 매립된 개구를 포함한다.
도전체(474a)는 트랜지스터(3300)의 보텀 게이트 전극으로서의 기능을 가져도 좋다. 또는, 예를 들어, 정전위를 도전체(474a)에 인가함으로써 트랜지스터(3300)의 문턱 전압 등의 전기적 특성을 제어하여도 좋다. 또는, 예를 들어, 트랜지스터(3300)의 톱 게이트 전극으로서 기능하는 도전체(474a) 및 도전체(404)는 서로 전기적으로 접속되어도 좋다. 그러면, 트랜지스터(3300)의 온 상태 전류를 증가시킬 수 있다. 침식 현상을 억제할 수 있기 때문에, 트랜지스터(3300)의 포화 영역에서의 안정적인 전기적 특성을 얻을 수 있다.
절연체(492)는 트랜지스터(3300)의 소스 전극 및 드레인 전극 중 한쪽인 도전체(416b)를 통하여 도전체(474b)에 도달하며 도전체(496a)가 매립된 개구, 절연체(412)를 사이에 개재하여 트랜지스터(3300)의 소스 전극 및 드레인 전극 중 다른 쪽인 도전체(416a)와 중첩되는 도전체(414)에 도달하며 도전체(496b)가 매립된 개구, 트랜지스터(3300)의 게이트 전극인 도전체(404)에 도달하며 도전체(496c)가 매립된 개구, 및 트랜지스터(3300)의 소스 전극 및 드레인 전극 중 다른 쪽인 도전체(416a)를 통하여 도전체(474c)에 도달하며 도전체(496d)가 매립된 개구를 포함한다. 또한, 트랜지스터(3300) 등의 구성 요소에 제공되는 개구는 다른 구성 요소를 통과하여 위치되는 경우가 있다.
절연체(494)는 도전체(496a)에 도달하며 도전체(498a)가 매립된 개구, 도전체(496b)에 도달하며 도전체(498b)가 매립된 개구, 도전체(496c)에 도달하며 도전체(498c)가 매립된 개구, 및 도전체(496d)에 도달하며 도전체(498d)가 매립된 개구를 포함한다.
절연체(464, 466, 468, 490, 492, 및 494) 중 적어도 하나는 산소, 및 수소 등의 불순물을 차단하는 기능을 갖는 것이 바람직하다. 산소, 및 수소 등의 불순물을 차단하는 기능을 갖는 절연체가 트랜지스터(3300) 근방에 배치되면, 트랜지스터(3300)의 전기적 특성이 안정적으로 될 수 있다.
도전체(498d)는, 예를 들어, 붕소, 질소, 산소, 플루오린, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐을 1종 이상 포함하는 도전체를 포함하는 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 예를 들어, 상술한 원소의 합금 또는 화합물이 사용되어도 좋고, 알루미늄을 포함하는 도전체, 구리 및 타이타늄을 포함하는 도전체, 구리 및 망가니즈를 포함하는 도전체, 인듐, 주석, 및 산소를 포함하는 도전체, 타이타늄 및 질소를 포함하는 도전체 등을 사용하여도 좋다.
트랜지스터(3200)의 소스 및 드레인 중 한쪽은 도전체(480b, 478b, 476a, 474b, 및 496c)를 통하여 트랜지스터(3300)의 소스 전극 및 드레인 전극 중 한쪽인 도전체(416b)와 전기적으로 접속된다. 또한, 트랜지스터(3200)의 게이트 전극인 도전체(454)는 도전체(480c, 478c, 476b, 474c, 및 496d)를 통하여 트랜지스터(3300)의 소스 전극 및 드레인 전극 중 다른 쪽인 도전체(416b)와 전기적으로 접속된다.
용량 소자(3400)는 트랜지스터(3300)의 소스 전극 및 드레인 전극 중 다른 쪽과 전기적으로 접속되는 전극, 도전체(414), 및 절연체(412)를 포함한다. 또한, 절연체(412)는 트랜지스터(3300)의 게이트 절연체와 같은 공정을 거쳐 형성될 수 있기 때문에, 생산성이 향상될 수 있어 바람직한 경우가 있다. 또한, 트랜지스터(3300)의 게이트 전극과 같은 공정에서 형성되는 층이 도전체(414)로서 사용되면, 생산성이 향상될 수 있어 바람직한 경우가 있다.
또한, 도 9에 도시된 트랜지스터의 기재를 다른 구성 요소의 구조에 대해서 참조할 수 있다.
또한, 도 14의 반도체 장치는 트랜지스터(3200)의 구조를 제외하면 도 13의 반도체 장치와 같다. 따라서, 도 13의 반도체 장치의 기재를 도 14의 반도체 장치에 대해서 참조한다. 도 14의 반도체 장치에서는, 트랜지스터(3200)는 FIN형 트랜지스터이다. 도 10의 트랜지스터(2200)의 기재를 FIN형 트랜지스터인 트랜지스터(3200)에 대해서 참조한다. 도 10에는 트랜지스터(2200)가 p채널형 트랜지스터인 경우를 도시하였지만, 제 1 트랜지스터(3200)는 n채널형 트랜지스터이어도 좋다.
또한, 도 15의 반도체 장치는 트랜지스터(3200)의 구조를 제외하면 도 13의 반도체 장치와 같다. 따라서, 도 13의 반도체 장치의 기재를 도 15의 반도체 장치에 대해서 참조한다. 구체적으로는, 도 15의 반도체 장치에서는, 트랜지스터(3200)는 SOI 기판인 반도체 기판(450) 위에 제공된다. 도 11의 트랜지스터(2200)의 기재는 SOI 기판인 반도체 기판(450) 위에 제공되는 트랜지스터(3200)에 대해서 참조한다. 도 11에는 트랜지스터(2200)가 p채널형 트랜지스터인 경우를 도시하였지만, 제 1 트랜지스터(3200)는 n채널형 트랜지스터이어도 좋다.
<기억 장치 2>
도 12의 (B)의 반도체 장치는 트랜지스터(3200)가 제공되지 않는 점에서 도 12의 (A)의 반도체 장치와 상이하다. 이 경우에도, 데이터의 기록 및 유지 동작이 도 12의 (A)의 반도체 장치와 비슷한 방식으로 수행될 수 있다.
도 12의 (B)의 반도체 장치의 데이터의 판독에 대하여 설명한다. 트랜지스터(3300)가 온이 되면, 부유 상태에 있는 제 3 배선(3003)과, 용량 소자(3400)가 서로 전기적으로 접속되고, 제 3 배선(3003)과 용량 소자(3400) 사이에서 전하가 재분배된다. 결과적으로, 제 3 배선(3003)의 전위가 변화된다. 제 3 배선(3003)의 전위의 변화량은 용량 소자(3400)의 한쪽 전극의 전위(또는 용량 소자(3400)에 축적된 전하)에 따라 달라진다.
예를 들어, 전하 재분배 후의 제 3 배선(3003)의 전위는 (C B×V B0+C×V)/(C B+C)이고, V는 용량 소자(3400)의 한쪽 전극의 전위, C는 용량 소자(3400)의 용량, C B는 제 3 배선(3003)의 용량 성분, 그리고 V B0은 전하가 재분배되기 전의 제 3 배선(3003)의 전위이다. 따라서, 메모리 셀이, 용량 소자(3400)의 한쪽 전극의 전위가 V 1 및 V 0(V 1>V 0)인 2가지 상태 중 어느 상태에 있다고 상정하면, 전위 V 1을 유지하는 경우의 제 3 배선(3003)의 전위(=(C B×V B0+C×V 1)/(C B+C))가, 전위 V 0을 유지하는 경우의 제 3 배선(3003)의 전위(=(C B×V B0+C×V 0)/(C B+C))보다 높다는 것을 알 수 있다.
그리고, 제 3 배선(3003)의 전위를 소정의 전위와 비교함으로써, 데이터를 판독할 수 있다.
이 경우, 제 1 반도체를 포함하는 트랜지스터를 메모리 셀을 구동하기 위한 구동 회로에 사용할 수 있고, 제 2 반도체를 포함하는 트랜지스터를 트랜지스터(3300)로서 구동 회로 위에 적층할 수 있다.
산화물 반도체를 사용하며, 오프 상태 전류가 낮은 트랜지스터를 포함하는 경우, 상술한 반도체 장치는 저장된 데이터를 오랫동안 유지할 수 있다. 바꿔 말하면, 리프레시 동작이 불필요해지거나 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있기 때문에, 소비 전력이 충분히 저감된다. 또한, 전력이 공급되지 않는 경우(또한, 전위는 바람직하게는 고정됨)에도, 저장된 데이터를 오랫동안 유지할 수 있다.
또한, 상술한 반도체 장치에서는, 데이터의 기록에 높은 전압이 불필요하기 때문에, 소자의 열화가 일어나기 어렵다. 예를 들어, 종래의 불휘발성 메모리와 달리, 플로팅 게이트에 대한 전자의 주입 및 플로팅 게이트로부터의 전자의 추출이 불필요하기 때문에, 절연체의 열화 등의 문제가 일어나지 않는다. 즉, 본 발명의 일 실시예의 반도체 장치는 종래의 불휘발성 메모리의 문제인 데이터를 재기록할 수 있는 횟수의 제한이 없고, 이의 신뢰성이 대폭 향상된다. 또한, 트랜지스터의 상태(온 또는 오프)에 따라 데이터가 기록되기 때문에, 고속 동작을 쉽게 달성할 수 있다.
<CPU>
상술한 트랜지스터 또는 상술한 기억 장치의 어느 것 등의 반도체 장치를 포함하는 CPU에 대하여 이하에 설명한다.
도 16은 상술한 트랜지스터의 어느 것을 요소로서 포함하는 CPU의 구성예를 도시한 블록 다이어그램이다.
도 16에 도시된 CPU는, 기판(1190) 위에, ALU(arithmetic logic unit)(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(1189)를 포함한다. 반도체 기판, SOI 기판, 유리 기판 등을 기판(1190)으로서 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 별도의 칩 위에 제공되어도 좋다. 물론, 도 16에 도시된 CPU는 단지 구조가 단순화된 예이고, 실제의 CPU에는 응용에 따라 다양한 구조가 적용될 수 있다. 예를 들어, CPU는 연산 회로 또는 도 16에 도시된 CPU를 포함하는 구조가 하나의 코어로서 고려되고; 복수의 코어가 포함되고; 코어들이 병렬로 동작하는 구성을 가져도 좋다. CPU가 내부 연산 회로 또는 데이터 버스에서 처리할 수 있는 비트의 수는 예를 들어, 8, 16, 32 또는 64이다.
버스 인터페이스(1198)를 통하여 CPU에 입력되는 명령이 인스트럭션 디코더(1193)에 입력되고, 거기에서 디코딩되고 나서, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)는 디코딩된 명령에 따라 다양한 제어를 수행한다. 구체적으로는, ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하는 신호를 생성한다. CPU가 프로그램을 실행하는 동안, 인터럽트 컨트롤러(1194)는 외부 입력/출력 장치 또는 주변 회로로부터의 인터럽트 요구를, 그것의 우선도 또는 마스크 상태에 따라 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)로부터 데이터를 판독하거나 레지스터(1196)에 데이터를 기록한다.
타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 컨트롤러(1195)는 기준 클록 신호에 기초하여 내부 클록 신호를 생성하기 위한 내부 클록 생성기를 포함하고, 내부 클록 신호를 상술한 회로에 공급한다.
도 16의 CPU에서는, 메모리 셀이 레지스터(1196)에 제공된다. 레지스터(1196)의 메모리 셀에는, 상술한 트랜지스터, 상술한 기억 장치 등의 어느 것을 사용할 수 있다.
도 16의 (A)에 도시된 CPU에서는, 레지스터 컨트롤러(1197)가, ALU(1191)로부터의 명령에 따라 레지스터(1196)에 데이터의 유지 동작을 선택한다. 즉, 레지스터 컨트롤러(1197)는, 데이터를 레지스터(1196)에 포함되는 메모리 셀의 플립플롭에 의하여 유지할지 또는 용량 소자에 의하여 유지할지를 선택한다. 플립플롭에 의한 데이터 유지가 선택된 경우, 전원 전압이 레지스터(1196)의 메모리 셀에 공급된다. 용량 소자에 의한 데이터 유지가 선택된 경우, 용량 소자에서 데이터가 재기록되고, 레지스터(1196)의 메모리 셀에 대한 전원 전압의 공급을 정지할 수 있다.
도 17은 레지스터(1196)로서 사용할 수 있는 기억 소자(1200)의 회로도의 예이다. 기억 소자(1200)는, 저장된 데이터가 전력의 공급이 정지될 때에 휘발성인 회로(1201), 저장된 데이터가 전력의 공급이 정지될 때에도 불휘발성인 회로(1202), 스위치(1203), 스위치(1204), 논리 소자(1206), 용량 소자(1207), 및 선택 기능을 갖는 회로(1220)를 포함한다. 회로(1202)는 용량 소자(1208), 트랜지스터(1209), 및 트랜지스터(1210)를 포함한다. 또한, 기억 소자(1200)는 필요에 따라 다이오드, 저항 소자, 또는 인덕터 등의 다른 소자를 더 포함하여도 좋다.
여기서, 상술한 기억 장치를 회로(1202)에 사용할 수 있다. 기억 소자(1200)에 대한 전원 전압의 공급이 정지될 때, GND(0V) 또는 회로(1202) 내의 트랜지스터(1209)가 오프가 되는 전위를 트랜지스터(1209)의 게이트에 연속적으로 입력한다. 예를 들어, 트랜지스터(1209)의 게이트가 저항 소자 등의 부하를 통하여 접지된다.
여기에 나타낸 것은, 스위치(1203)가 하나의 도전형을 갖는 트랜지스터(1213)(예를 들어, n채널형 트랜지스터)이고, 스위치(1204)가 상기 하나의 도전형과 반대의 도전형을 갖는 트랜지스터(1214)(예를 들어, p채널형 트랜지스터)인 예이다. 스위치(1203)의 제 1 단자는 트랜지스터(1213)의 소스 및 드레인 중 한쪽에 대응하고, 스위치(1203)의 제 2 단자는 트랜지스터(1213)의 소스 및 드레인 중 다른 쪽에 대응하고, 스위치(1203)의 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(1213)의 온/오프 상태)은 트랜지스터(1213)의 게이트에 입력되는 제어 신호 RD에 의하여 선택된다. 스위치(1204)의 제 1 단자는 트랜지스터(1214)의 소스 및 드레인 중 한쪽에 대응하고, 스위치(1204)의 제 2 단자는 트랜지스터(1214)의 소스 및 드레인 중 다른 쪽에 대응하고, 스위치(1204)의 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(1214)의 온/오프 상태)은 트랜지스터(1214)의 게이트에 입력되는 제어 신호 RD에 의하여 선택된다.
트랜지스터(1209)의 소스 및 드레인 중 한쪽은 용량 소자(1208)의 한 쌍의 전극 중 한쪽 및 트랜지스터(1210)의 게이트에 전기적으로 접속된다. 여기서, 접속 부분을 노드 M2라고 한다. 트랜지스터(1210)의 소스 및 드레인 중 한쪽은 저전원 전위를 공급할 수 있는 배선(예를 들어, GND 배선)에 전기적으로 접속되고, 이들의 다른 쪽은 스위치(1203)의 제 1 단자(트랜지스터(1213)의 소스 및 드레인 중 한쪽)에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)는 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 한쪽)에 전기적으로 접속된다. 스위치(1204)의 제 2 단자(트랜지스터(1214)의 소스 및 드레인 중 다른 쪽)는 전원 전위 VDD를 공급할 수 있는 배선에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽), 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 한쪽), 논리 소자(1206)의 입력 단자, 및 용량 소자(1207)의 한 쌍의 전극 중 한쪽은 서로 전기적으로 접속된다. 여기서, 접속 부분을 노드 M1이라고 한다. 용량 소자(1207)의 한 쌍의 전극 중 다른 쪽에는 정전위가 공급될 수 있다. 예를 들어, 용량 소자(1207)의 한 쌍의 전극 중 다른 쪽에는 저전원 전위(예를 들어, GND) 또는 고전원 전위(예를 들어, VDD)가 공급될 수 있다. 용량 소자(1207)의 한 쌍의 전극 중 다른 쪽은 저전원 전위를 공급할 수 있는 배선(예를 들어, GND 배선)에 전기적으로 접속된다. 용량 소자(1208)의 한 쌍의 전극 중 다른 쪽에는 정전위가 공급될 수 있다. 예를 들어, 용량 소자(1208)의 한 쌍의 전극 중 다른 쪽에는 저전원 전위(예를 들어, GND) 또는 고전원 전위(예를 들어, VDD)가 공급될 수 있다. 용량 소자(1208)의 한 쌍의 전극 중 다른 쪽은 저전원 전위를 공급할 수 있는 배선(예를 들어, GND 배선)에 전기적으로 접속된다.
용량 소자(1207) 및 용량 소자(1208)는 트랜지스터, 배선 등의 기생 용량을 적극적으로 이용하기만 하면, 제공할 필요는 없다.
제어 신호 WE가 트랜지스터(1209)의 게이트에 입력된다. 스위치(1203) 및 스위치(1204) 각각에 관해서는, 제 1 단자와 제 2 단자 사이의 도통 상태 또는 비도통 상태가 제어 신호 WE와 다른 제어 신호 RD에 의하여 선택된다. 스위치들 중 한쪽인 제 1 단자 및 제 2 단자가 도통 상태에 있으면, 스위치들 중 다른 쪽인 제 1 단자 및 제 2 단자는 비도통 상태에 있다.
회로(1201)에서 유지되는 데이터에 대응하는 신호가 트랜지스터(1209)의 소스 및 드레인 중 다른 쪽에 입력된다. 도 17은 회로(1201)로부터 출력된 신호가 트랜지스터(1209)의 소스 및 드레인 중 다른 쪽에 입력된 예를 도시한 것이다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력된 신호의 논리값은 논리 소자(1206)에 의하여 반전되고, 반전된 신호는 회로(1220)를 통하여 회로(1201)에 입력된다.
도 17의 예에서는, 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력된 신호가 논리 소자(1206) 및 회로(1220)를 통하여 회로(1201)에 입력되지만, 본 발명의 일 실시예는 이에 한정되지 않는다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호는 그 논리값이 반전되지 않고 회로(1201)에 입력되어도 좋다. 예를 들어, 입력 단자로부터 입력된 신호의 논리값의 반전에 의하여 얻어지는 신호가 유지되는 노드가 회로(1201)에 포함되면, 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력된 신호를 노드에 입력할 수 있다.
도 17에서는, 트랜지스터(1209)를 제외한 기억 소자(1200)에 포함되는 트랜지스터 각각은, 산화물 반도체 외의 반도체를 사용하여 형성되는 막 또는 기판(1190)에 채널이 형성되는 트랜지스터가 될 수 있다. 예를 들어, 트랜지스터는 실리콘막 또는 실리콘 기판에 채널이 형성되는 트랜지스터가 될 수 있다. 또는, 기억 소자(1200)의 트랜지스터는 모두 채널이 산화물 반도체에 형성되는 트랜지스터가 될 수 있다. 또는, 기억 소자(1200)에는, 트랜지스터(1209) 외에도, 산화물 반도체에 채널이 형성되는 트랜지스터가 포함될 수 있고, 산화물 반도체 외의 반도체를 포함하는 층 또는 기판(1190)에 채널이 형성되는 트랜지스터를 나머지 트랜지스터에 사용할 수 있다.
도 17의 회로(1201)로서, 예를 들어, 플립플롭 회로를 사용할 수 있다. 논리 소자(1206)로서, 예를 들어, 인버터 또는 클록드 인버터를 사용할 수 있다.
기억 소자(1200)에 전원 전압이 공급되지 않는 동안에는, 본 발명의 일 실시예의 반도체 장치는, 회로(1201)에 저장된 데이터를 회로(1202)에 제공된 용량 소자(1208)에 의하여 유지할 수 있다.
채널이 산화물 반도체에 형성되는 트랜지스터의 오프 상태 전류는 매우 낮다. 예를 들어, 채널이 산화물 반도체에 형성되는 트랜지스터의 오프 상태 전류는 채널이 결정성을 갖는 실리콘에 형성되는 트랜지스터의 오프 상태 전류보다 상당히 낮다. 따라서, 상기 트랜지스터가 트랜지스터(1209)로서 사용되는 경우, 용량 소자(1208)에 유지되는 신호는 전원 전압이 기억 소자(1200)에 공급되지 않는 동안에도 오랫동안 유지된다. 따라서, 기억 소자(1200)는 전원 전압의 공급이 정지되어 있는 동안에도 저장된 내용(데이터)을 오랫동안 유지할 수 있다.
상술한 기억 소자는 스위치(1203) 및 스위치(1204)에 의하여 프리차지 동작을 수행하기 때문에, 전원 전압의 공급이 다시 시작된 후에, 회로(1201)가 원래의 데이터를 다시 유지하기에 요하는 시간을 단축할 수 있다.
회로(1202)에서는, 용량 소자(1208)에 의하여 유지된 신호가 트랜지스터(1210)의 게이트에 입력된다. 따라서, 기억 소자(1200)에 대한 전원 전압의 공급이 다시 시작된 후에, 용량 소자(1208)에 의하여 유지된 신호를 트랜지스터(1210)의 상태(온 상태 또는 오프 상태)에 대응하는 신호로 변환하여 회로(1202)로부터 판독할 수 있다. 결과적으로, 용량 소자(1208)에 의하여 유지된 신호에 대응하는 전위가 어느 정도 달라지더라도, 원래의 신호를 정확하게 판독할 수 있다.
프로세서에 포함되는 레지스터 또는 캐시 메모리 등의 기억 장치에 상술한 기억 소자(1200)를 적용함으로써, 기억 장치 내의 데이터가 전원 전압의 공급이 정지되는 것으로 인하여 손실되는 것을 방지할 수 있다. 또한, 전원 전압의 공급이 다시 시작된 직후에, 기억 소자는 전력의 공급이 정지되기 전의 상태와 같은 상태로 돌아갈 수 있다. 따라서, 프로세서 또는 프로세서에 포함되는 하나 또는 복수의 논리 회로에서, 짧은 시간이더라도 전력의 공급을 정지할 수 있다. 따라서, 소비 전력을 억제할 수 있다.
기억 소자(1200)를 CPU에 사용하였지만, 기억 소자(1200)는 DSP(digital signal processor), 커스텀 LSI, 또는 PLD(programmable logic device) 등의 LSI, 및 RF-ID(radio frequency identification)에도 사용할 수 있다.
<표시 장치>
이하에서는, 본 발명의 일 실시예의 표시 장치의 구성예를 나타낸다.
[구성예]
도 18의 (A)는 본 발명의 일 실시예의 표시 장치의 상면도이다. 도 18의 (B)는 액정 소자가 본 발명의 일 실시예의 표시 장치의 화소에 사용된 화소 회로를 도시한 것이다. 도 18의 (C)는 유기 EL 소자가 본 발명의 일 실시예의 표시 장치의 화소에 사용된 화소 회로를 도시한 것이다.
화소에 사용하는 트랜지스터로서 상술한 트랜지스터의 어느 것을 사용할 수 있다. 여기서, n채널형 트랜지스터를 사용하는 예를 나타낸다. 또한, 화소에 사용하는 트랜지스터와 같은 공정을 통하여 제작되는 트랜지스터를 구동 회로에 사용하여도 좋다. 따라서, 상술한 트랜지스터의 어느 것을 화소 또는 구동 회로에 사용함으로써, 표시 장치는 높은 표시 품질 및/또는 높은 신뢰성을 가질 수 있다.
도 18의 (A)는 액티브 매트릭스형 표시 장치의 예를 도시한 것이다. 화소부(5001), 제 1 주사선 구동 회로(5002), 제 2 주사선 구동 회로(5003), 및 신호선 구동 회로(5004)는 표시 장치의 기판(5000) 위에 제공된다. 화소부(5001)는 복수의 신호선을 통하여 신호선 구동 회로(5004)에 전기적으로 접속되고, 복수의 주사선을 통하여 제 1 주사선 구동 회로(5002) 및 제 2 주사선 구동 회로(5003)에 전기적으로 접속된다. 표시 소자를 포함하는 화소는, 주사선 및 신호선에 의하여 나누어지는 각 영역에 제공된다. 표시 장치의 기판(5000)은, FPC(flexible printed circuit) 등의 접속부를 통하여 타이밍 컨트롤 회로(컨트롤러 또는 컨트롤 IC라고도 함)에 전기적으로 접속된다.
제 1 주사선 구동 회로(5002), 제 2 주사선 구동 회로(5003), 및 신호선 구동 회로(5004)는 화소부(5001)가 형성되는 기판(5000) 위에 형성된다. 따라서, 표시 장치는 구동 회로가 따로따로 형성되는 경우에 비하여 낮은 비용으로 제작될 수 있다. 또한, 구동 회로가 따로따로 형성되는 경우, 배선 접속의 수가 증가된다. 구동 회로를 기판(5000) 위에 제공함으로써, 배선 접속의 수를 저감시킬 수 있다. 따라서, 신뢰성 및/또는 수율을 향상시킬 수 있다.
[액정 표시 장치]
도 18의 (B)는 화소의 회로 구성의 예를 도시한 것이다. 여기서는, VA 액정 표시 장치의 화소 등에 적용할 수 있는 화소 회로를 도시하였다.
이 화소 회로는 하나의 화소가 복수의 화소 전극을 포함하는 구조에 사용될 수 있다. 상기 화소 전극은 상이한 트랜지스터에 접속되고, 상기 트랜지스터는 상이한 게이트 신호에 의하여 구동될 수 있다. 따라서, 멀티 도메인 화소의 화소 전극 각각에 인가하는 신호를 독립적으로 제어할 수 있다.
트랜지스터(5016)의 주사선(5012) 및 트랜지스터(5017)의 주사선(5013)에 상이한 게이트 신호가 공급될 수 있도록 이들을 분리한다. 한편, 데이터선으로서 기능하는 신호선(5014)은 트랜지스터(5016 및 5017)에 의하여 공유된다. 상술한 트랜지스터의 어느 것은 트랜지스터(5016 및 5017) 각각으로서 적절히 사용될 수 있다. 따라서, 액정 표시 장치는 높은 표시 품질 및/또는 높은 신뢰성을 가질 수 있다.
제 1 화소 전극은 트랜지스터(5016)에 전기적으로 접속되고, 제 2 화소 전극은 트랜지스터(5017)에 전기적으로 접속된다. 제 1 화소 전극 및 제 2 화소 전극은 분리된다. 제 1 전극 및 제 2 전극의 형상에는 특정한 한정은 없다. 예를 들어, 제 1 화소 전극은 V형상을 갖는다.
트랜지스터(5016)의 게이트 전극은 주사선(5012)에 전기적으로 접속되고, 트랜지스터(5017)의 게이트 전극은 주사선(5013)에 전기적으로 접속된다. 상이한 게이트 신호가 주사선(5012) 및 주사선(5013)에 공급되면, 트랜지스터(5016) 및 트랜지스터(5017)의 동작 타이밍이 달라질 수 있다. 결과적으로, 액정의 배향을 제어할 수 있다.
또한, 용량 소자는 용량선(5010), 유전체로서 기능하는 게이트 절연체, 및 제 1 화소 전극 또는 제 2 화소 전극에 전기적으로 접속되는 용량 전극을 사용하여 형성되어도 좋다.
화소 구조는 제 1 액정 소자(5018) 및 제 2 액정 소자(5019)가 하나의 화소에 제공되는 멀티 도메인 구조이다. 제 1 액정 소자(5018)는 제 1 화소 전극, 대향 전극, 및 이들 사이의 액정층을 포함한다. 제 2 액정 소자(5019)는 제 2 화소 전극, 대향 전극, 및 이들 사이의 액정층을 포함한다.
또한, 본 발명의 일 실시예의 표시 장치의 화소 회로는 도 18의 (B)에 나타낸 것에 한정되지 않는다. 예를 들어, 스위치, 저항 소자, 용량 소자, 트랜지스터, 센서, 논리 회로 등이 도 18의 (B)에 나타낸 화소 회로에 추가되어도 좋다.
[유기 EL 표시 장치]
도 18의 (C)는 화소의 회로 구성의 다른 예를 도시한 것이다. 여기서는, 유기 EL 소자를 사용한 표시 장치의 화소 구조를 나타낸다.
유기 EL 소자에서는, 발광 소자에 전압을 인가함으로써, 발광성 유기 화합물을 포함하는 층으로, 유기 EL 소자에 포함되는 한 쌍의 전극 중 한쪽으로부터 전자가 주입되고, 한 쌍의 전극 중 다른 쪽으로부터 정공이 주입되기 때문에, 전류가 흐른다. 전자 및 정공이 재결합되기 때문에, 발광성 유기 화합물이 여기(勵起)된다. 발광성 유기 화합물이 여기 상태로부터 기저(基底) 상태로 되돌아감으로써 광을 발한다. 이러한 메커니즘에 기초하여 이와 같은 발광 소자를 전류 여기형 발광 소자라고 한다.
도 18의 (C)는 적용 가능한 화소 회로의 일례를 도시한 것이다. 여기서, 하나의 화소는 두 개의 n채널형 트랜지스터를 포함한다. 또한, 상술한 트랜지스터의 어느 것을 n채널형 트랜지스터로서 사용할 수 있다. 또한, 화소 회로에 디지털 시간 계조 구동을 채용할 수 있다.
적용 가능한 화소 회로의 구성 및 디지털 시간 계조 구동을 채용하는 화소의 동작에 대하여 설명한다.
화소(5020)는 스위칭 트랜지스터(5021), 구동 트랜지스터(5022), 발광 소자(5024), 및 용량 소자(5023)를 포함한다. 스위칭 트랜지스터(5021)의 게이트 전극은 주사선(5026)과 접속되고, 스위칭 트랜지스터(5021)의 제 1 전극(소스 전극 및 드레인 전극 중 한쪽)은 신호선(5025)과 접속되고, 스위칭 트랜지스터(5021)의 제 2 전극(소스 전극 및 드레인 전극 중 다른 쪽)은 구동 트랜지스터(5022)의 게이트 전극과 접속된다. 구동 트랜지스터(5022)의 게이트 전극은 용량 소자(5023)를 통하여 전원선(5027)과 접속되고, 구동 트랜지스터(5022)의 제 1 전극은 전원선(5027)과 접속되고, 구동 트랜지스터(5022)의 제 2 전극은 발광 소자(5024)의 제 1 전극(화소 전극)과 접속된다. 발광 소자(5024)의 제 2 전극은 공통 전극(5028)에 대응한다. 공통 전극(5028)은 같은 기판 위에 제공되는 공통 전위선에 전기적으로 접속된다.
스위칭 트랜지스터(5021) 및 구동 트랜지스터(5022) 각각으로서, 상술한 트랜지스터의 어느 것을 적절히 사용할 수 있다. 이런 방식으로, 표시 품질 및/또는 신뢰성이 높은 유기 EL 표시 장치를 제공할 수 있다.
발광 소자(5024)의 제 2 전극(공통 전극(5028))의 전위는 저전원 전위로 설정한다. 또한, 저전원 전위는 전원선(5027)에 공급되는 고전원 전위보다 낮다. 예를 들어, 저전원 전위는 GND, 0V 등이 될 수 있다. 고전원 전위와 저전원 전위를 발광 소자(5024)의 순방향의 문턱 전압 이상으로 설정하고, 이 전위들의 차이를 발광 소자(5024)에 인가함으로써, 전류가 발광 소자(5024)에 공급되어 발광된다. 발광 소자(5024)의 순방향 전압이란, 원하는 휘도가 얻어지는 전압을 말하며, 적어도 순방향의 문턱 전압을 포함한다.
또한, 구동 트랜지스터(5022)의 게이트 용량이 용량 소자(5023) 대신에 사용될 수 있는 경우가 있고, 이로써 용량 소자(5023)를 생략할 수 있다. 구동 트랜지스터(5022)의 게이트 용량은 채널 형성 영역과 게이트 전극 사이에 형성되어도 좋다.
다음에, 구동 트랜지스터(5022)에 대한 신호 입력에 대하여 설명한다. 전압 입력 전압 구동 방식의 경우, 구동 트랜지스터(5022)를 온 또는 오프로 하기 위한 비디오 신호를 구동 트랜지스터(5022)에 입력한다. 구동 트랜지스터(5022)를 선형 영역에서 동작시키기 위해서는, 전원선(5027)의 전압보다 높은 전압을 구동 트랜지스터(5022)의 게이트 전극에 인가한다. 또한, 전원선 전압과 구동 트랜지스터(5022)의 문턱 전압(V th)의 합인 전압 이상의 전압을 신호선(5025)에 인가한다.
아날로그 계조 구동을 수행하는 경우, 발광 소자(5024)의 순방향 전압과 구동 트랜지스터(5022)의 문턱 전압(V th)의 합인 전압 이상의 전압을 구동 트랜지스터(5022)의 게이트 전극에 인가한다. 구동 트랜지스터(5022)를 포화 영역에서 동작시키는 비디오 신호를 입력함으로써 발광 소자(5024)에 전류를 공급한다. 구동 트랜지스터(5022)를 포화 영역에서 동작시키기 위해서는, 전원선(5027)의 전위를 구동 트랜지스터(5022)의 게이트 전위보다 높게 설정한다. 아날로그 비디오 신호를 사용하면, 비디오 신호에 따라 전류를 발광 소자(5024)에 공급할 수 있고, 아날로그 계조 구동을 수행할 수 있다.
또한, 본 발명의 일 실시예의 표시 장치에서, 화소의 구성은 도 18의 (C)에 나타낸 것에 한정되지 않는다. 예를 들어, 도 18의 (C)에 나타낸 화소 회로에 스위치, 저항 소자, 용량 소자, 센서, 트랜지스터, 논리 회로 등을 추가하여도 좋다.
상술한 트랜지스터의 어느 것을 도 18의 (A)~(C)에 나타낸 회로에 사용하는 경우, 소스 전극(제 1 전극)은 저전위 측과 전기적으로 접속되고, 드레인 전극(제 2 전극)은 고전위 측과 전기적으로 접속된다. 또한, 제어 회로 등에 의하여 제 1 게이트 전극의 전위를 제어하고, 위에서 예시한 전위, 예를 들어 소스 전극에 인가되는 전위보다 낮은 전위를 제 2 게이트 전극에 입력할 수 있다.
<전자 기기>
본 발명의 일 실시예의 반도체 장치는 표시 장치, 퍼스널 컴퓨터, 기록 매체가 제공된 화상 재생 장치(대표적으로 DVD(digital versatile disc) 등의 기록 매체의 내용을 재생하고, 재생되는 화상을 표시하기 위한 디스플레이를 갖는 장치) 등에 사용할 수 있다. 본 발명의 일 실시예의 반도체 장치를 갖출 수 있는 전자 기기의 다른 예로서는 휴대 전화, 휴대용 게임기를 포함하는 게임기, 휴대 데이터 기기, 전자 서적 리더(e-book reader), 비디오 카메라 및 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운티드 디스플레이), 내비게이션 시스템, 음향 재생 장치(예를 들어, 카 오디오 시스템 및 디지털 오디오 플레이어), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 및 자동 판매기가 있다. 이러한 전자 기기의 구체적인 예를 도 19의 (A)~(F)에 나타내었다.
도 19의 (A)는, 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 스타일러스(908) 등을 포함하는 휴대용 게임기를 도시한 것이다. 도 19의 (A)의 휴대용 게임기는 2개의 표시부(903 및 904)를 갖고 있지만, 휴대용 게임기에 포함되는 표시부의 수는 이에 한정되지 않는다.
도 19의 (B)는 제 1 하우징(911), 제 2 하우징(912), 제 1 표시부(913), 제 2 표시부(914), 연결부(915), 조작 키(916) 등을 포함하는 휴대 데이터 단말을 도시한 것이다. 제 1 표시부(913)는 제 1 하우징(911)에 제공되고, 제 2 표시부(914)는 제 2 하우징(912)에 제공된다. 제 1 하우징(911)과 제 2 하우징(912)은 연결부(915)로 서로 접속되고, 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도는 연결부(915)로 변경 가능하다. 제 1 표시부(913)의 화상은 연결부(915)에서의 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도에 따라 전환되어도 좋다. 제 1 표시부(913) 및 제 2 표시부(914) 중 적어도 하나로서 위치 입력 기능을 갖는 표시 장치를 사용하여도 좋다. 또한, 표시 장치에 터치 패널을 제공함으로써 위치 입력 기능을 추가할 수 있다. 또는, 포토센서라고 불리는 광전 변환 소자를 표시 장치의 화소부에 제공함으로써 위치 입력 기능을 추가할 수 있다.
도 19의 (C)는 하우징(921), 표시부(922), 키보드(923), 포인팅 디바이스(924) 등을 포함하는 노트북 퍼스널 컴퓨터를 도시한 것이다.
도 19의 (D)는 하우징(931), 냉장고용 도어(932), 냉동고용 도어(933) 등을 포함하는 전기 냉장 냉동고를 도시한 것이다.
도 19의 (E)는 제 1 하우징(941), 제 2 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 연결부(946) 등을 포함하는 비디오 카메라를 도시한 것이다. 조작 키(944) 및 렌즈(945)는 제 1 하우징(941)에 제공되고, 표시부(943)는 제 2 하우징(942)에 제공된다. 제 1 하우징(941)과 제 2 하우징(942)은 연결부(946)로 서로 접속되고, 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도는 연결부(946)로 변경 가능하다. 표시부(943)에 표시되는 화상은 연결부(946)에서의 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도에 따라 전환되어도 좋다.
도 19의 (F)는 차체(951), 차륜(952), 계기판(953), 라이트(954) 등을 포함하는 보통 자동차를 도시한 것이다.
400: 기판, 401: 절연체, 402: 절연체, 404: 도전체, 406a: 반도체, 406b: 반도체, 406b1: 층, 406b2: 층, 406c: 반도체, 408: 절연체, 409a: 영역, 409b: 영역, 410: 절연체, 410a: 절연체, 410b: 절연체, 412: 절연체, 413: 도전체, 414: 도전체, 416: 도전체, 416a: 도전체, 416b: 도전체, 436a: 반도체, 436b: 반도체, 436b1: 층, 436b2: 층, 440: 절연체, 446: 도전체, 450: 반도체 기판, 452: 절연체, 454: 도전체, 456: 영역, 460: 영역 462: 절연체, 464: 절연체, 466: 절연체, 468: 절연체, 472a: 영역, 472b: 영역, 474a: 도전체, 474b: 도전체, 474c: 도전체, 476a: 도전체, 476b: 도전체, 478a: 도전체, 478b: 도전체, 478c: 도전체, 480a: 도전체, 480b: 도전체, 480c: 도전체, 490: 절연체, 492: 절연체, 494: 절연체, 496a: 도전체, 496b: 도전체, 496c: 도전체, 496d: 도전체, 498a: 도전체, 498b: 도전체, 498c: 도전체, 498d: 도전체, 901: 하우징, 902: 하우징, 903: 표시부, 904: 표시부, 905: 마이크로폰, 906: 스피커, 907: 조작 키, 908: 스타일러스, 911: 하우징, 912: 하우징, 913: 표시부, 914: 표시부, 915: 연결부, 916: 조작 키, 921: 하우징, 922: 표시부, 923: 키보드, 924: 포인팅 디바이스, 931: 하우징, 932: 냉장고용 도어, 933: 냉동고용 도어, 941: 하우징, 942: 하우징, 943: 표시부, 944: 조작 키, 945: 렌즈, 946: 연결부, 951: 차체, 952: 차륜, 953: 계기판, 954: 라이트, 1189: ROM 인터페이스, 1190: 기판, 1191: ALU, 1192: ALU 컨트롤러, 1193: 인스트럭션 디코더, 1194: 인터럽트 컨트롤러, 1195: 타이밍 컨트롤러, 1196: 레지스터, 1197: 레지스터 컨트롤러, 1198: 버스 인터페이스, 1199: ROM, 1200: 기억 소자, 1201: 회로, 1202: 회로, 1203: 스위치, 1204: 스위치, 1206: 논리 소자, 1207: 용량 소자, 1208: 용량 소자, 1209: 트랜지스터, 1210: 트랜지스터, 1213: 트랜지스터, 1214: 트랜지스터, 1220: 회로, 2100: 트랜지스터, 2200: 트랜지스터, 3001: 배선, 3002: 배선, 3003: 배선, 3004: 배선, 3005: 배선, 3200: 트랜지스터, 3300: 트랜지스터, 3400: 용량 소자, 5000: 기판, 5001: 화소부, 5002: 주사선 구동 회로, 5003: 주사선 구동 회로, 5004: 신호선 구동 회로, 5010: 용량선, 5012: 주사선, 5013: 주사선, 5014: 신호선, 5016: 트랜지스터, 5017: 트랜지스터, 5018: 액정 소자, 5019: 액정 소자, 5020: 화소, 5021: 스위칭 트랜지스터, 5022: 구동 트랜지스터, 5023: 용량 소자, 5024: 발광 소자, 5025: 신호선, 5026: 주사선, 5027: 전원선, 5028: 공통 전극, 5100: 펠릿, 5120: 기판, 5161: 영역.
본 출원은 2014년 5월 30일에 일본 특허청에 출원된 일련 번호 2014-112242의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (18)

  1. 반도체 장치에 있어서,
    제 1 절연체;
    제 2 절연체;
    제 1 산화물 반도체;
    제 2 산화물 반도체;
    제 1 도전체; 및
    제 2 도전체를 포함하고,
    상기 제 1 산화물 반도체는 상기 제 1 절연체 위에 있고,
    상기 제 2 산화물 반도체는 상기 제 1 산화물 반도체 위에 있고,
    상기 제 1 도전체는 상기 제 2 산화물 반도체의 상면과 접촉하는 영역을 포함하고,
    상기 제 2 절연체는 상기 제 2 산화물 반도체의 상면과 접촉하는 영역을 포함하고,
    상기 제 2 도전체는 상기 제 2 절연체를 개재(介在)하여 상기 제 2 산화물 반도체 위에 있고,
    상기 제 2 산화물 반도체는 제 1 층 및 제 2 층을 포함하고,
    상기 제 1 층은 상기 제 1 산화물 반도체와 접촉하는 영역을 포함하고,
    상기 제 2 층은 상기 제 2 절연체와 접촉하는 영역을 포함하고,
    상기 제 1 층은 상기 제 2 층보다 산소 결손의 비율이 낮은, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 산화물 반도체와 상기 제 2 절연체 사이의 제 3 산화물 반도체를 더 포함하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 2 층은 상기 제 2 절연체와 접촉하는 제 1 영역 및 상기 제 1 도전체와 접촉하는 제 2 영역을 포함하고,
    상기 제 1 영역의 두께는 상기 제 2 영역보다 작은, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 영역의 두께는 1nm 이상 10nm 이하인, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 2 영역은 상기 제 1 영역보다 저항이 낮은 영역을 포함하는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 도전체와 상기 제 2 절연체 사이의 제 3 절연체를 더 포함하는, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 2 산화물 반도체는 인듐, 원소 M(M은 알루미늄, 갈륨, 이트륨, 또는 주석), 및 아연을 포함한 산화물인, 반도체 장치.
  8. 프린트 기판 및 제 1 항에 따른 반도체 장치를 포함하는, 모듈.
  9. 스피커, 조작 키, 배터리, 및 제 8 항에 따른 모듈 중 적어도 하나를 포함하는, 전자 기기.
  10. 반도체 장치에 있어서,
    제 1 절연체;
    제 2 절연체;
    제 1 산화물 반도체;
    제 2 산화물 반도체;
    제 1 도전체; 및
    제 2 도전체를 포함하고,
    상기 제 1 산화물 반도체는 상기 제 1 절연체 위에 있고,
    상기 제 2 산화물 반도체는 상기 제 1 산화물 반도체 위에 있고,
    상기 제 1 도전체는 상기 제 2 산화물 반도체의 상면과 접촉하는 영역을 포함하고,
    상기 제 1 도전체는 상기 제 1 산화물 반도체의 측면을 덮고,
    상기 제 2 절연체는 상기 제 2 산화물 반도체의 상면과 접촉하는 영역을 포함하고,
    상기 제 2 도전체는 상기 제 2 절연체를 개재하여 상기 제 2 산화물 반도체 위에 있고,
    상기 제 2 산화물 반도체는 제 1 층 및 제 2 층을 포함하고,
    상기 제 1 층은 상기 제 1 산화물 반도체와 접촉하는 영역을 포함하고,
    상기 제 2 층은 상기 제 2 절연체와 접촉하는 영역을 포함하고,
    상기 제 1 층은 상기 제 2 층보다 산소 결손의 비율이 낮은, 반도체 장치.
  11. 제 10 항에 있어서,
    상기 제 2 산화물 반도체와 상기 제 2 절연체 사이의 제 3 산화물 반도체를 더 포함하는, 반도체 장치.
  12. 제 10 항에 있어서,
    상기 제 2 층은 상기 제 2 절연체와 접촉하는 제 1 영역 및 상기 제 1 도전체와 접촉하는 제 2 영역을 포함하고,
    상기 제 1 영역의 두께는 상기 제 2 영역보다 작은, 반도체 장치.
  13. 제 10 항에 있어서,
    상기 제 1 영역의 두께는 1nm 이상 10nm 이하인, 반도체 장치.
  14. 제 10 항에 있어서,
    상기 제 2 영역은 상기 제 1 영역보다 저항이 낮은 영역을 포함하는, 반도체 장치.
  15. 제 10 항에 있어서,
    상기 제 1 도전체와 상기 제 2 절연체 사이의 제 3 절연체를 더 포함하는, 반도체 장치.
  16. 제 10 항에 있어서,
    상기 제 2 산화물 반도체는 인듐, 원소 M(M은 알루미늄, 갈륨, 이트륨, 또는 주석), 및 아연을 포함한 산화물인, 반도체 장치.
  17. 프린트 기판 및 제 10 항에 따른 반도체 장치를 포함하는, 모듈.
  18. 스피커, 조작 키, 배터리, 및 제 17 항에 따른 모듈 중 적어도 하나를 포함하는, 전자 기기.
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