KR20150048084A - 기판 표면들 상에 유동성 유전체 디포지션 처리 - Google Patents

기판 표면들 상에 유동성 유전체 디포지션 처리 Download PDF

Info

Publication number
KR20150048084A
KR20150048084A KR1020140146464A KR20140146464A KR20150048084A KR 20150048084 A KR20150048084 A KR 20150048084A KR 1020140146464 A KR1020140146464 A KR 1020140146464A KR 20140146464 A KR20140146464 A KR 20140146464A KR 20150048084 A KR20150048084 A KR 20150048084A
Authority
KR
South Korea
Prior art keywords
deposition
hydrogen
plasma
chamber
substrate
Prior art date
Application number
KR1020140146464A
Other languages
English (en)
Other versions
KR102345229B1 (ko
Inventor
패트릭 라일리
에인허쉬 하랄드 티
네리사 수 드래거
슈라벤디크 바트 제이. 반
니콜라스 무가 은디에게
Original Assignee
램 리써치 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 램 리써치 코포레이션 filed Critical 램 리써치 코포레이션
Publication of KR20150048084A publication Critical patent/KR20150048084A/ko
Priority to KR1020210188050A priority Critical patent/KR102427218B1/ko
Application granted granted Critical
Publication of KR102345229B1 publication Critical patent/KR102345229B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02Pretreatment of the material to be coated
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40Oxides
    • C23C16/401Oxides containing silicon
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/448Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for generating reactive gas streams, e.g. by evaporation or sublimation of precursor materials
    • C23C16/452Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for generating reactive gas streams, e.g. by evaporation or sublimation of precursor materials by activating reactive gas streams before their introduction into the reaction chamber, e.g. by ionisation or addition of reactive species
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45512Premixing before introduction in the reaction chamber
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C23C16/505Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using radio frequency discharges
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56After-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • H01L21/02315Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67155Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Materials Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Formation Of Insulating Films (AREA)
  • Analytical Chemistry (AREA)
  • Inorganic Insulating Materials (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

기판 표면들 상에 향상된 유동성 유전체 디포지션을 위한 방법들 및 장치들이 본 명세서에 제공된다. 방법들은 핵생성을 향상시키고 두꺼운 고 습윤 에칭 레이트 계면층을 형성함이 없이 상기 기판 상을 습윤하는 단계를 수반한다. 다양한 실시예들에 따라, 방법들은 디포지션 표면의 단일 또는 다단계 원격 플라즈마 처리들을 포함할 수도 있다. 일부 실시예들에서, 처리는 환원 화학물 및 수소-함유 산화 화학물 양자로의 노출을 포함할 수도 있다. 이 방법들을 수행하기 위한 장치가 또한 제공된다.

Description

기판 표면들 상에 유동성 유전체 디포지션 처리{TREATMENT FOR FLOWABLE DIELECTRIC DEPOSITION ON SUBSTRATE SURFACES}
반도체 프로세싱에서 종종 고 애스팩트 비 갭들을 절연 재료로 충진할 필요가 있다. 이는 STI (shallow trench isolation), IMD (inter-metal dielectric) 층들, ILD (inter-layer dielectric) 층들, PMD (pre-metal dielectric) 층들, 패시베이션 층들, 등에 관한 경우이다. 디바이스 기하 구조가 줄어들고 열 예산들이 감소됨에 따라, 기존의 디포지션 프로세스들의 제한들로 인해 좁은 폭, 고 애스팩트 비 (AR) (예를 들어, AR>6:1) 피처들의 무보이드 (void-free) 충진이 점점 어려워지고 있다.
본 명세서에 개시된 주제의 일 양태는 기판 표면을 처리하는 방법으로 구현될 수도 있다. 이 방법은 표면 상에 유동성 유전체 막 (flowable dielectric film) 을 디포지션하기 전에 수행될 수도 있다. 이 방법은 다단계 처리 (multi-step treatment) 를 수행하는 단계들을 수반할 수도 있고, 다단계 처리는 수소-함유 환원 프로세스 가스로부터 원격으로 생성된 플라즈마 종들에 기판 표면을 노출시키는 제 1 동작 및 산소-함유 산화 프로세스 가스로부터 원격으로 생성된 플라즈마 종들에 기판 표면을 노출시키는 제 2 동작을 포함한다. 제 2 동작은 제 1 동작 이후에 수행될 수도 있다.
일부 실시예들에서, 이 방법들은 처리 동안 기판 온도를 약 -20 ℃ 내지 300 ℃ 또는 약 -20 ℃ 내지 100 ℃로 유지하는 단계를 수반한다. 수소-함유 환원 프로세스 가스들의 예들은 수소 (H2), 암모니아 (NH3), 및 히드라진 (N2H2) 중 하나 이상을 포함한다. 동일하거나 다른 실시예들에서, 수소-함유 산화 프로세스 가스들의 예들은 물 (H2O) 및 과산화수소 (H2O2) 중 하나 이상을 포함한다.
일부 실시예들에서, 수소-함유 산화 프로세스 가스는 수소-함유 화합물 및 산소-함유 화합물의 혼합물을 포함한다. 일부 실시예들에서, 수소-함유 산화 프로세스 가스는 하나 이상의 히드록실기 (-OH) 를 갖는 화합물을 포함한다. 일부 실시예들에서, 수소-함유 산화 프로세스 가스는 H2, NH3, N2H2 중 하나 이상과 산소 (O2), 오존 (O3), H2O, H2O2, 이산화탄소 (CO2), 및 일산화탄소 (CO) 중 하나 이상의 혼합물이다. 일부 실시예들에서, 수소-함유 환원 프로세스 가스는 실질적으로 산소를 포함하지 않는다. 일부 실시예들에서, 제 1 동작의 주 반응 종들은 수소 (H) 라디칼이다.
이 방법은 실리콘-함유 증기 상 프리커서 (vapor phase precursor) 및 공반응물 (co-reactant) 에 기판 표면을 노출시켜 기판 표면 상에 유동성 유전체 막을 디포지션하는 단계를 더 포함할 수도 있다. 일부 실시예들에서, 실리콘-함유 증기 상 프리커서는 실리콘 (Si) - 탄소 (C) 결합을 포함한다. 일부 실시예들에서, 실리콘-함유 증기 상 프리커서는 실리콘-알킬 결합을 포함한다. 디포지션은 다단계 처리와 같거나 상이한 챔버에서 발생할 수도 있다. 일부 실시예들에서, 기판은 다단계 처리와 디포지션 사이에 대기에 노출된다.
본 명세서에 개시된 주제의 다른 양태는 기판 표면을 처리하는 방법으로 구현될 수도 있다. 이 방법은 표면 상에 유동성 유전체 막을 디포지션하기 전에 수행될 수도 있다. 이 방법은 기판 표면을 환원 분위기에 노출시키는 제 1 동작 및 산화 분위기에 기판 표면을 노출시키는 제 2 동작을 수반할 수도 있다.
본 명세서에 개시된 주제의 다른 양태는 기판 표면을 처리하는 방법으로 구현될 수도 있다. 이 방법은 표면 상에 유동성 유전체 막을 디포지션하기 전에 수행될 수도 있다. 이 방법은 기판 표면을 수소-함유 산화 분위기에 노출시키고, 수소-함유 산화 분위기는 물 (H2O) 의 산화 전위보다 큰 산화 전위를 갖는 산소-함유 산화제로부터 생성된다.
본 명세서에 개시된 주제의 다른 양태는 실리콘-함유 표면을 처리하는 방법으로 구현될 수도 있다. 이 방법은 표면 상에 유동성 유전체 막을 디포지션하기 전에 수행될 수도 있다. 이 방법은 실리콘-함유 표면을 처리하여 20 Å 보다 큰 두께의 산화물 계면층을 형성함이 없이 20 °보다 작게 습윤 접촉 각 (wetting contact angle) 을 감소시키는 단계를 수반한다.
본 명세서에 개시된 주제의 다른 양태는 기판 지지부를 포함하는 챔버, 챔버에 대해 원격인 플라즈마 생성기, 플라즈마 생성기로의 하나 이상의 유입구들, 플라즈마 생성기에서 생성된 플라즈마 종들을 챔버로 지향시킬 수 있는 플라즈마 생성기와 챔버 사이의 라인, 및 수소-함유 환원 프로세스 가스를 플라즈마 생성기에 도입하고 생성된 플라즈마 종들을 챔버로 지향시키는 제 1 동작; 및 제 1 동작 후에 수행되는, 수소-함유 산화 프로세스 가스를 플라즈마 생성기에 도입하고 플라즈마 종들을 챔버로 지향시키는 제 2 동작을 위한 인스트럭션들을 포함하는 제어기를 포함하는 장치로 구현될 수도 있다.
이들 및 다른 양태들은 도면들을 참조하여 이하에 더 논의된다.
도 1은 전처리 동작을 수반하는 유동성 유전체 막을 형성하기 위한 프로세스의 예를 예시하는 흐름도이다.
도 2a 내지 도 2c는 갭들을 포함하고 유동성 유전체 막으로 갭을 충진하기 전에 처리될 수도 있는 기판들의 개략적인 단면 예시들의 예들을 도시한다.
도 3은 전처리 동작을 수반하는 유동성 유전체 막을 형성하기 위한 멀티사이클 프로세스의 예를 예시하는 흐름도이다.
도 4는 디포지션 전에 표면 처리하는/하지 않는 기판 표면들 상에 디포지션된 블랭킷 유동성 산화물 막들의 광학 현미경 이미지들을 도시한다.
도 5는 다수의 플라즈마 노출 동작들을 포함하는 기판 표면 처리 프로세스를 예시하는 흐름도이다.
도 6은 단일 플라즈마 화학물로의 노출을 포함하는 기판 표면 처리 프로세스의 예를 예시하는 흐름도이다.
도 7은 디포지션 전에 표면 처리하는/하지 않는 베어 (bare) 실리콘 (Si), 실리콘 질화물 (SiN), 및 열 실리콘 산화물 (thermal SiO2) 상에 디포지션된 블랭킷 유동성 산화물 막들의 광학 현미경 이미지들이다.
도 8은 디포지션된 막 균일성에 대한 디포지션 전 표면 처리 온도의 영향을 도시하는 그래프이다.
도 9는 직접적인 플라즈마 표면 처리 및 원격 플라즈마 표면 처리 후에 SiN 라이너들을 갖는 갭들 내에 디포지션된 유동성 산화물 막들의 주사형 전자 현미경 (SEM: scanning electron microscope) 이미지들을 도시한다.
도 10a, 도 10b, 및 도 11은 본 명세서에 개시된 방법들을 실시하기에 적합한 장치의 개략적인 예시들이다.
도입
본 발명의 양태들은 기판들 상이 유동성 유전체 막들을 형성하는 것에 관한 것이다. 일부 실시예들은 절연 재료로 고 애스팩트 비 갭들을 충진하는 것을 포함한다. 논의를 용이하게 하기 위해, 이하의 기술은 주로 유동성 실리콘 산화물 막을 참조하지만, 본 명세서에 기술된 프로세스들은 또한 다른 타입들의 유동성 유전체 막들에 사용될 수도 있다. 예를 들어, 유전체 막은 주로 Si-N 및 N-H 결합들을 갖는 실리콘 질화물 막, 주로 실리콘 산질화물 막, 주로 실리콘 카바이드 막 또는 주로 실리콘 옥시카바이드 막들일 수도 있다.
반도체 프로세싱에서 종종 고 애스팩트 비 갭들을 절연 재료로 충진할 필요가 있다. 이는 STI (shallow trench isolation), IMD (inter-metal dielectric) 층들, ILD (inter-layer dielectric) 층들, PMD (pre-metal dielectric) 층들, 패시베이션 층들, 등에 관한 경우이다. 디바이스 기하 구조가 줄어들고 열 예산들이 감소됨에 따라, 기존의 디포지션 프로세스들의 제한들로 인해 좁은 폭, 고 애스팩트 비 (AR) 피처들의 무보이드 충진이 점점 어려워지고 있다. 특정한 실시예들에서, 이 방법들은 고 애스팩트 비 (AR) (통상적으로 적어도 6:1, 예를 들어 7:1 이상), 좁은 폭 (예를 들어, 50 ㎚ 이하) 의 갭들을 충진하는 것을 포함한다. 특정한 실시예들에서, 이 방법들은 저 AR 갭들 (예를 들어, 넓은 트렌치들) 을 충진하는 것을 포함한다. 또한 특정한 실시예들에서, 저 AR 갭 및 고 AR 갭 충진으로 지향된 실시예들을 사용하는 가변 AR 갭들이 기판 상에 있을 수 있다.
특정한 예에서, PMD 층이 부분적으로 제조된 상호접속 레벨의 금속의 제 1 층과 디바이스 레벨 사이에 제공된다. 본 명세서에 기술된 방법들은 갭들 (예를 들어, 게이트 도전체 스택들 사이의 갭들) 이 유전체 재료로 충진되는 유전체 디포지션을 포함한다. 다른 예에서, 이 방법들은 트렌치들이 디바이스들을 격리시키기 위해 반도체 기판들 내에 형성되는 얕은 트렌치 격리를 위해 사용된다. 본 명세서에 기술된 방법들은 이들 트렌치들에서 유전체 디포지션을 포함한다. 방법들은 또한 FEOL (front end of line) 애플리케이션들에 더하여, BEOL (back end of line) 애플리케이션들에 사용될 수 있다. 이들은 상호접속 레벨에서 갭들을 충진하는 것을 포함할 수 있다.
증기 상 반응물들이 유동성 유전체 막들을 디포지션하기 위해 디포지션 챔버에 도입된다. 디포지션시, 유동성 유전체 막들은 갭의 일관된 충진을 제공할 수 있는 유동 특성들을 갖지만, 다양한 실시예들에 따라, 오버버든 (overburden) 층들, 블랭킷 층들을 디포지션하기 위해, 그리고 갭 충진 및 다른 비-갭 충진 프로세스들에 사용될 수 있다. 용어 “디포지션시 (as-deposited) 유동성 유전체 막” 은 임의의 디포지션 후 처리들, 치밀화 (densification), 또는 고체화 (solidification) 전의 유동성 유전체 막을 지칭한다. 디포지션시 유동성 유전체 막은 소프트 젤리-형 막, 액체 유동 특성들을 갖는 겔, 액체 막, 또는 유동성 막을 특징으로 할 수도 있다.
본 명세서에 기술된 유동성 유전체 디포지션 방법들은 특정한 반응 메커니즘으로 제한되지 않고; 반응 메커니즘은 흡착 반응, 가수 분해 반응, 응결 반응, 폴리머화 반응, 응결하는 증기 상 생성물을 생성하는 증기 상 반응, 반응 전 하나 이상의 반응물들의 응결, 또는 이들의 조합을 수반할 수도 있다. 용어 유동성 유전체 막은 증기 상 반응물들로부터 형성되고, 더이상 유동하지 않도록 처리된 막들을 포함하는, 디포지션시 유동성이고, 임의의 유전체 막을 포함할 수 있다. 일부 실시예들에서, 막들은 디포지션 자체 동안, 특정한 양의 치밀화를 겪을 수도 있다.
디포지션시 막들이 물리적으로 치밀화 및/또는 디포지션시 막을 목표된 유전체 재료로 화학적으로 변환하도록 처리될 수 있다. 본 명세서에 사용된 바와 같이, 용어 “치밀화된 유동성 유전체 막”은 이의 유동성을 감소시키기 위해 물리적으로 치밀화된 및/또는 화학적으로 변환된 유동성 유전체 막을 지칭한다. 일부 실시예들에서, 치밀화된 유동성 유전체 막은 고체화된 것으로 간주될 수도 있다. 일부 실시예들에서, 막을 물리적으로 치밀화하는 것은 막을 수축 (shrink) 시키는 것을 수반할 수 있다; 다양한 실시예들에 따라, 치밀화된 유동성 유전체 막은 디포지션시 유전체 막에 비해 수축될 수도 있고 수축되지 않을 수도 있다. 일부 경우들에서, 막을 물리적으로 치밀화하는 것은 보다 조밀하고, 보다 높은 볼륨의 막들을 유발할 수도 있는 막 내의 화학물들을 치환하는 것을 수반할 수 있다.
디포지션 후 처리의 예는 막을 Si-O 네트워크로 변환하고 막을 물리적으로 치밀화하는 산화 플라즈마이다. 일부 실시예들에서, 상이한 동작들이 변환 및 물리적 치밀화를 위해 수행될 수도 있다. 치밀화 처리들은 또한 경화 또는 어닐링으로 지칭될 수도 있다. 디포지션 후 처리는 디포지션 모듈에서 인 시츄, 또는 다른 모듈에서 익스-시츄 (ex-situ), 또는 이 둘의 조합으로 수행될 수도 있다. 또한 디포지션 후 처리 동작들의 기술은 이하에 제공된다.
본 발명의 양태들은 유동성 유전체 디포지션 전에 기판 표면의 처리에 관한 것이다. 이하의 기술은 처리 방법들이 채택될 수도 있는 프로세스 시퀀스들의 예들을 제공한다. 방법들은 또한 모두가 본 명세서에 참조로서 통합된, 미국 특허 7,074,690; 7,524,735; 7,582,555; 7,629,227; 7,888,273; 8,278,224 및 미국 특허 출원 번호 12/334,726; 12/964,110; 13/315,123; 및 13/493,936에 기술된 유동성 디포지션 프로세스들에 따라 채택될 수도 있다. 본 명세서에 기술된 처리들은 향상된 핵생성 (nucleation) 과 함께 양호한 유동성 유전체 디포지션을 인에이블한다.
프로세스 개요
도 1은 전처리 동작을 수반하는 유동성 유전체 막을 형성하기 위한 프로세스의 일 예를 예시하는 프로세스 흐름도이다. 프로세스는 반도체 디바이스들, 디스플레이들, LED들, 광전지 패널 (photovoltaic panel) 들 등의 제조에 사용될 수 있다. 상기에 주지된 바와 같이, 반도체 디바이스 제조 시, 프로세스는 BEOL 애플리케이션들 및 FEOL 애플리케이션들에 사용될 수 있다. 일부 실시예들에서, 프로세스는 고 애스팩트비 갭들이 절연 재료로 충진되는 애플리케이션들을 포함할 수 있다. 예들은 STI (shallow trench isolation) 및 IMD (inter-metal dielectric) 층들, ILD (inter-layer dielectric) 층들, PMD (pre-metal dielectric) 층들, 패시베이션 층들의 형성 및 상호접속 레벨에서의 갭 충진을 포함한다. 또한 예들은 대기 갭 형성 또는 리프트-오프 층들을 위한 희생 층들의 형성을 포함한다.
먼저, 기판이 처리 챔버에 제공된다 (블록 101). 기판들의 예들은 유리 및 플라스틱 기판들 뿐만 아니라, 실리콘, SOI (silicon-on-insulator), 비화 갈륨 (arsenide) 등과 같은 반도체 기판들을 포함한다. 많은 실시예들에서, 기판은 트렌치들, 홀들, 비아들, 등일 수도 있는 하나 이상의 갭들을 포함한다. 도 2a 내지 도 2c는 갭들 (203) 을 포함하는 기판들 (201) 의 개략적인 단면 예시의 예들을 도시한다. 먼저 도 2a로 돌아가서, 갭 (203) 은 측벽들 (205) 및 하단부 (207) 에 의해 구획된다. 이는 기판 상의 블랭킷 (평면) 층들의 패터닝 및 에칭을 포함하는 특정한 집적 프로세스에 따른 다양한 기법들에 의해, 또는 기판 상에 갭들을 개재하여 구조체들을 구축함으로써 형성될 수도 있다. 특정한 실시예들에서 갭 (203) 의 상단은 평면 표면 (209) 의 레벨로서 규정될 수 있다. 갭들의 구체적인 예들은 도 2b 및 도 2c에 제공된다. 도 2b에서, 갭 (203) 은 기판 (201) 상의 2개의 게이트 구조체들 (202) 사이에 도시된다. 기판 (201) 은 반도체 기판일 수도 있고 n-도핑된 영역 및 p-도핑된 영역 (미도시) 을 포함할 수도 있다. 게이트 구조체들 (202) 은 게이트들 (204) 그리고 실리콘 질화물 또는 실리콘 산질화물 층 (211) 을 포함한다. 특정한 실시예들에서, 갭 (203) 은 재차 들어간 (re-entrant), 즉, 측벽들이 이들이 갭의 하단부 (207) 로부터 위로 연장함에 따라 내부로 테이퍼되고; 도 2b의 갭 (203) 은 재차 들어간 갭의 예이다.
도 2c는 충진될 갭의 다른 예를 도시한다. 이 예에서, 갭 (203) 은 실리콘 기판 (201) 내에 형성된 트렌치이다. 갭의 측벽들 및 하단부는 라이너 층 (216), 예를 들어, 실리콘 질화물 또는 실리콘 산질화물 층에 의해 구획된다. 구조체는 또는 패드 실리콘 산화물 층 (215) 및 패드 실리콘 질화물 층 (213) 을 포함한다. 도 2c는 STI 프로세스 동안 충진될 수도 있는 갭의 예이다. 특정한 경우들에서, 라이너 층 (216) 은 존재하지 않는다. 특정한 실시예들에서, 실리콘 기판 (201) 의 측벽들은 산화된다.
도 2b 및 도 2c는 반도체 제조 프로세스에서 유전체 재료로 충진될 수도 있는 갭들의 예들을 제공한다. 본 명세서에 기술된 프로세스들은 유전체 충진을 필요로 하는 임의의 갭을 충진하기 위해 사용될 수도 있다. 특정한 실시예들에서, 갭 임계 치수는 약 1 - 50 ㎚의 차수, 일부 경우들에서 약 2 - 30 ㎚ 또는 4 - 20 ㎚, 예를 들어, 13 ㎚이다. 임계 치수는 가장 좁은 지점에서의 갭 개구의 폭을 지칭한다. 특정한 실시예들에서, 갭의 애스팩트비는 3:1 내지 60:1이다. 다양한 실시예들에 따라, 갭의 임계 치수는 32 ㎚ 이하이고 그리고/또는 애스팩트비가 적어도 약 6:1이다.
상기된 바와 같이, 갭은 통상적으로 하단 표면과 측벽들로 구획된다. 용어 측벽 또는 측벽들은, 원형 홀, 길고 좁은 트렌치 등을 포함하는 임의의 형상의 갭의 측벽 또는 측벽들을 지칭하기 위해 상호교환가능하게 사용될 수도 있다. 또한 상기에 주지된 바와 같이, 본 명세서에 기술된 프로세스들은 갭들에 더하여 또는 대신 평면 표면들 상에 유동성 막들을 형성하기 위해 사용될 수도 있다.
도 1로 돌아가서, 디포지션 표면이 처리된다 (블록 103). 처리 동작들은 이하에 더 기술되고; 특정한 실시예들에서, 이들은 하나 이상의 디포지션 표면들을 원격으로 생성된 플라즈마에 노출시키는 단계를 수반한다. 이하에 더 논의되는 바와 같이, 본 명세서에 기술된 특정한 처리 동작들은 핵생성 균일성을 향상시키고 핵생성 결함들을 감소시키거나 제거한다.
다양한 실시예들에 따라, 기판의 모든 디포지션 표면들은 처리에 노출된다. 특정한 실시예들에서, 기판 표면들은 우선적으로 노출될 수도 있다. 디포지션 표면은 하나 이상의 다수의 재료들일 수도 있다. 예를 들어, 갭충진을 위해, 갭을 구획하는 측벽 및 하단 표면들은 하나의 재료일 수도 있고 또는 처리에 노출될 수 있는 다수의 재료들을 포함한다. 도 2c를 참조하면, 예를 들어, 라이너 층 (216) 이 존재하면, 이는 유일한 디포지션 표면일 수도 있다. 그러나, 라이너 층 (216) 이 존재하지 않으면, 디포지션 표면은 실리콘 기판 (201), 패드 실리콘 산화물 층 (215) 및 패드 실리콘 질화물 층 (213) 을 포함할 수 있다. 갭 측벽 및/또는 하단 재료들의 예들은 실리콘 질화물들, 실리콘 산화물들, 실리콘 카바이드들, 실리콘 산질화물들, 실리콘 옥시카바이드들, 실리사이드들, 실리콘 게르마늄, 뿐만 아니라, 베어 실리콘 또는 다른 반도체 재료를 포함한다. 특정한 예들은 SiN, SiO2, SiC, SiON, NiSi, 및 폴리실리콘을 포함한다. BEOL 프로세싱에 사용된 또한 갭 측벽 및/또는 하단 재료들의 예들은 구리, 탄탈, 질화 탄탈, 티타늄, 질화 티타늄, 루테늄 및 코발트를 포함한다. 특정한 실시예들에서, 유동성 유전체 디포지션 전에, 블록 103에서 처리된 디포지션 표면들이 컨포멀 층을 포함하도록, 라이너, 배리어 또는 갭 내에 형성된 임의의 타입의 컨포멀 층이 갭에 제공된다.
도 1로 돌아가서, 다양한 실시예들에 따라, 블록 103에서의 처리는 후속 디포지션과 같거나 상이한 챔버에서 수행될 수도 있다. 후자의 경우에서, 기판은 블록 103 후에 디포지션 챔버로 이송된다. 일부 실시예들에서, 본 명세서에 기술된 처리는 대기 브레이크 (air break) 하거나 하지 않고 채택될 수도 있다는 것을 주의해야 한다. 이하에 더 논의되는 바와 같이, 본 명세서에 개시된 실시예들은 긴 큐 시간 (큐 시간) 을 갖는 주변 분위기에 노출된 후에도 유효한 것으로 도시되었다. 따라서, 처리 및 후속 디포지션은 진공 하의 동일한 챔버 또는 클러스터 툴 내에서 수행될 수도 있고, 이렇게 해야 하는 요건들은 없다. 이 특징은 프로세스 유연성을 제공한다.
이어서, 유동성 유전체 막은 처리된 표면들 상에 디포지션된다 (블록 105). 많은 실시예들에서, 이는 응결된 유동성 막을 갭 내에 형성하도록 유전체 프리커서 및 공반응물을 포함하는 가스성 반응물에 기판을 노출시키는 것을 수반한다. 다양한 실시예들에 따라, 다양한 반응 메커니즘들이 갭 내에서 발생하는 하나 이상의 반응(들) 및 갭으로 유동하는 적어도 일부의 막을 갖는 필드 영역들 상에서 발생하는 반응(들) 중 하나 이상을 포함하여 발생할 수도 있다. 다양한 실시예들에 따른 디포지션 화학물 및 반응 메커니즘들의 예들은 이하에 기술되지만, 이 방법들은 특정한 화학물 또는 메커니즘으로 한정되지 않는다. 실리콘 산화물을 디포지션하면, 유전체 프리커서는 실리콘 산화물을 디포지션하고, 유전체 프리커서는 실리콘-함유 화합물 및 공반응물 및 과산화물, 오존, 산소, 스팀, 등과 같은 산화 화합물일 수 있다. 이하에 또한 기술되는 바와 같이, 디포지션 화학물은 하나 이상의 용매 및 촉매도 포함할 수도 있다.
실리콘 프리커서들의 예들이 이하에 주어진다. 본 명세서에 기술된 표면 처리들은 보다 소수성 (hydrophobic) 인 프리커서들에 특히 유용할 수도 있다. 예를 들어, 일부 실시예들에서, 실리콘-함유 프리커서는 하나 이상의 Si-C 결합들을 포함한다.
프로세스 가스들은 반응기에 동시에 도입될 수도 있고, 또는 하나 이상의 컴포넌트 가스들이 다른 것들 전에 도입될 수도 있다. 반응은 비-플라즈마 (화학) 반응일 수도 있고 또는 플라즈마-보조 반응일 수도 있다. 상기에 참조로서 통합된, 미국 특허 출원 번호 12/334,726은 PECVD (plasma-enhanced chemical vapor deposition) 프로세스에 의해 유동성 유전체 막들을 디포지션하는 것을 기술한다.
기판이 충진될 적어도 하나의 갭을 포함하는 경우들에서, 디포지션 동작은 갭이 유동성 유전체 재료를 사용하여, 단지 부분적으로 충진될 때까지, 또는 적어도 갭이 전체적으로 충진될 때까지 디포지션 동작을 진행할 수도 있다. 특정한 실시예들에서, 전처리 동작 및 디포지션 동작, 그리고 수행된다면, 디포지션 후 처리 동작을 포함하는 사이클의 단일 사이클을 통해 갭이 충진된다. 다른 실시예들에서, 멀티사이클 반응이 수행되고, 동작 (105) 은 단지 부분적으로 갭을 충진한다.
디포지션 동작 후에, 선택적인 디포지션 후 처리 동작이 수행될 수도 있다 (블록 107). 디포지션 후 처리 동작은 디포지션시 막을 치밀하게 하고 그리고/또는 디포지션시 막을 목표된 유전체 재료로 화학적으로 변환하는 동작을 하나 이상 포함할 수도 있다. 예를 들어, 디포지션 후 처리는 Si-O 네트워크로 막을 변환하고 막을 치밀하게 하는 산화 플라즈마를 수반할 수도 있다. 다른 실시예들에서, 상이한 동작들이 변환 및 치밀화를 위해 수행될 수도 있다. 치밀화 처리들은 또한 경화 또는 어닐링으로 지칭될 수도 있다. 디포지션 후 처리는 인 시츄 수행될 수도 있고, 즉, 디포지션 모듈에서, 또는 다른 모듈에서 익스-시츄 수행될 수도 있고, 또는 이 둘이 조합하여 수행될 수도 있다. 디포지션 후 처리 동작들의 추가 기술은 이하에 제공된다. 다양한 실시예들에 따라, 후처리 동작은 디포지션된 막의 전체 또는 상단에만 영향을 줄 수도 있다. 예를 들어, 특정한 실시예들에서, 산화 플라즈마로의 노출은 디포지션된 막의 전체 깊이를 산화시키지만, 상단 부분만을 치밀화한다. 다른 실시예들에서, 선행 동작에서 디포지션된 전체 두께는 치밀화된다.
도 3은 유동성 유전체 디포지션 전에 별도의 모듈에서 기판이 전처리된 멀티사이클 프로세스의 예를 예시하는 흐름도이다. 이 프로세스는 하나 이상의 디포지션 표면들의 처리로 시작한다 (블록 301). 이어서 기판은 유동성 유전체 디포지션 모듈로 이송된다 (블록 303). 일부 실시예들에서, 이송은 진공 또는 불활성 분위기 하에서 이루어질 수도 있다. 불활성 분위기들의 예들은 헬륨 (He), 아르곤 (Ar), 및 질소 (N2) 를 포함한다. 다른 실시예들에서 (미도시), 전처리는 디포지션 모듈에서 인 시츄 수행될 수 있고 이송 동작은 필요하지 않다. 일단 디포지션 모듈에서, 유동성 유전체 막이 기판 상의 하나 이상의 갭들을 부분적으로 충진하기 위해 디포지션된다 (블록 305). 선택적인 디포지션 후 처리가 수행될 수 있다 (블록 307). 목표된 두께가 디포지션되고 디포지션 후 처리가 요구되지 않으면, 프로세스는 종료한다. 익스-시츄 경화가 수행되면 웨이퍼는 경화 모듈 (미도시) 로 이송된다. 경화 모듈은 동작 (301) 에서 사용된 것과 같거나 상이한 모듈일 수도 있다. 또한, 프로세스 조건들 (예를 들어, 처리 타입, 프로세스 가스 조성, 상대적인 플로우 레이트, 전력, 등) 은 동작 (301) 과 같거나 상이할 수도 있다. 보다 많은 디포지션이 요구되면, 프로세스는 디포지션 표면이 처리되는지 여부에 따라, 동작 (301) 또는 (305) 으로 돌아갈 수 있다. 디포지션 표면들은 이제 이전 사이클에서 디포지션되거나 처리되었을 수 있는 재료를 포함할 수도 있다. 그리고, 디포지션 후 동작을 위해 기판이 디포지션 모듈로부터 이송되었으면, 프로세스는 동작 (303) 으로 돌아갈 수도 있다.
상기 도 1 및 도 3은 다양한 실시예들에 따른 프로세스 플로우들의 예들을 제공한다. 당업자는 본 명세서에 기술된 유동성 유전체 디포지션 방법들이 다른 프로세스 플로우들과 함께 사용될 수도 있고, 및 구체적인 시퀀스들뿐만 아니라 다양한 동작들의 존재 또는 부재가 구현예에 따라 변할 것이라는 것을 이해할 것이다.
일부 실시예들에서, 본 명세서에 개시된 디포지션 전 처리 동작들은 다공성 유전체들 상에서 수행될 수도 있다. 이러한 일부 실시예들에서, 도 1의 동작 (105) 은 다공성 유전체에서 구멍들 (pores) 을 씰링하기 위한 구멍 씰링 동작일 수도 있다. 예를 들어, 본 명세서에 참조로서 통합된 미국 특허 출원 14/464,071에 기술된 바와 같이, 에칭된 초-저 k (ULK; ultra-low k) 막 상의 유동성 막의 디포지션이 금속화 전에 ULK 막의 구멍들을 씰링하기 위해 사용될 수도 있다. 이 애플리케이션의 프로세스들에서, 유동성 유전체 막은 구멍들 내에서의 모세관 응결 (capillary condensation) 에 의해 디포지션될 수도 있다. 본 명세서에 개시된 방법들은 또한 구멍 씰링 또는 스핀-온 유리 디포지션 기법들에 의해 수행된 다른 동작들 전에 다공성 유전체 표면들을 전처리하기 전에 사용될 수도 있다.
표면 처리
다양한 실시예들에 따라, 핵생성을 향상시키는 디포지션 전 처리 동작이 제공된다. 상기에 기술된 바와 같이, 디포지션 전 처리 동작은 임의의 유전체 디포지션이 발생하기 전에 발생할 수도 있다. 멀티사이클 동작들에서, 전처리는 후속 디포지션 동작들 전에 수행되거나 수행되지 않을 수도 있다.
본 명세서에 기술된 방법들의 실시예들은 디포지션 동안 습윤이고 고르게 핵생성할 수 있는 친수성 (hydrophilic) 표면들을 제공한다. 친수성 표면은 약 15° 이하의 습윤 접촉 각을 갖는 것을 특징으로 할 수도 있다. 본 명세서에 기술된 방법들은 표면에 걸쳐 성장 레이트가 균일하도록 균일한 표면을 제공한다. 이러한 표면을 갖지 않고, 디포지션된 막은 불량한 두께 균일성, 보이드, 및 표면 결함들을 포함할 수 있는 핵생성 결함들을 포함할 수도 있다. 도 4는 기판 상에 디포지션된 블랭킷 유동성 산화물 막들의 광학 현미경 이미지들을 도시한다. 이미지 (401) 는 전처리없이 산화물 상에 디포지션된 2 kÅ 막의 5배 확대된 이미지이고 이미지 (403) 는 친수성 표면을 생성하기 위해 전처리한 산화물 상에 디포지션된 2 kÅ 막의 5배 확대된 이미지이다. 막 내의 피크 또는 밸리 (valley) 와 같은 핵생성 결함들이 이미지 (401) 에서 분명하다. 피크들 및 밸리들은 불량한 습윤 및 섬 성장으로 인한 불균일한 막 두께를 나타낸다. 이미지 (403) 는 양호한 습윤 및 층 성장으로 인해 결함이 없는, 균일하고 고른 막을 도시한다.
친수성 표면 생성에 효과적이고, 기판과 유전체 막 사이에 고 습식 에칭 레이트 (WER) 계면 층을 생성하는, 특정한 표면 처리들을 발견하였다. 이러한 층은 다운스트림 집적 시 문제들을 야기할 수 있다. 예를 들어, 기판 표면의 직접 수소 (H2) 플라즈마 처리는 고 WER 산화물-형 계면 층을 유발하는 것을 발견하였다. 본 명세서에 기술된 표면 처리 방법들은 두꺼운 고 WER 계면 층의 생성 없이, 후속 디포지션 동작들의 양호한 습윤을 허용하도록 친수성 표면을 생성한다. 일부 구현예들에서, 이 처리는 실리콘-함유 표면을 사용하여 히드록실기 (-OH) 종단 표면을 유발하고, 이 처리는 실란올 (Si-OH) 종단 표면들을 유발할 수도 있다. 형성된다면, 계면 층은 매우 박형, 예를 들어, 약 20 Å 이하이다.
특정한 이론으로 한정되지 않고, 디포지션 챔버 내에서 직접 플라즈마를 채택하는 플라즈마 처리들은 이전의 디포지션들로부터 제공될 수도 있고, 수소 가스와 같은 환원 프로세스 가스로부터 형성된 플라즈마가 존재하는 경우에도 산화물-형 계면 층의 형성으로 이끄는 디포지션 챔버 내의 남아 있는 물로 인해 기판 표면을 산화시킬 수도 있다. 기판 표면에 대한 산화 대미지가 또한 발생할 수도 있다. 따라서, 표면 처리가 플라즈마 처리인 실시예들에서, 원격으로 발생된 플라즈마가 채택된다.
일부 구현예들에서, 처리는 상이한 화학물을 사용하는 다수의 플라즈마 노출 동작들을 수반한다. 도 5는 다수의 플라즈마 노출 동작들을 포함하는 기판 표면 처리 프로세스의 예를 예시하는 흐름도이다. 먼저, 원격 플라즈마는 환원 화학물을 갖는 프로세스 가스로부터 생성된다 (블록 501). 일부 실시예들에서, 프로세스 가스는 H-함유 환원 화학물을 갖는다. 예들은 수소 (H2), 질소 (N2) 와 혼합된 H2, 암모니아 (NH3), 히드라진 (N2H2), 및 이들의 조합으로부터 생성된 원격 플라즈마들을 포함한다. 일부 실시예들에서, 아르곤 (Ar) 또는 헬륨 (He) 과 같은 불활성 캐리어 가스가 플라즈마가 생성되는 가스에 포함될 수도 있다. 플라즈마 생성기는 기판이 생성된 플라즈마에 바로 노출되지 않지만, 활성화된 종들이 플라즈마 생성기로부터 처리 챔버로 공급되도록 처리 챔버로부터 떨어져 있다. 일부 실시예들에서, 활성화된 종들은 기판 노출 영역에 도달하기 전에 재결합된 대부분의 또는 실질적으로 모든 이온들을 갖는 주로 비-이온 라디컬 종들이다. 일부 실시예들에서, 처리 챔버는 원격으로 생성된 플라즈마가 챔버로 들어가는 샤워헤드를 포함할 수도 있고, 샤워헤드는 이온 재결합을 용이하게 할 수도 있다. 원격 플라즈마는 산소-함유 컴포넌트를 갖지 않는 프로세스 가스로부터 생성될 수도 있다. (당업자는 미량의 산소-함유 컴포넌트들이 존재할 수도 있다는 것을 이해할 것이다).
이어서 기판이 원격 플라즈마에 노출된다 (블록 503). 일부 실시예들에서, 기판이 노출되는 주 반응 종들은 H 라디컬들이다. 프로세스 가스에 H2와 N2를 포함하는 것은 일부 실시예들에서 H 라디칼 형성을 도울 수 있다. 기판이 N 라디컬 및/또는 다른 종들에 노출될 수 있지만, H 라디컬이 주 반응 종들이다.
노출 후에, 처리 챔버는 예를 들어 각 동작에 사용된 H2 및 산소 (O2) 및 이들의 플라즈마 종들과 같은 화학물들의 혼합을 방지하기 위해 선택적으로 배기될 수도 있다 (블록 505).
이어서, 원격 플라즈마가 수소-함유 산화 프로세스 가스로부터 생성된다 (블록 507). 예들은 물 (H2O), 과산화 수소 (H2O2), 알코올들, H2, H2/N2, NH3, N2H2 중 하나 이상과 O2, 오존 (O3), H2O, H2O2, CO2, CO, 중 하나 이상의 혼합물들 등으로부터 생성된 원격 플라즈마들을 포함한다. 프로세스 가스들의 예들은 H2O, H2O2, H2/O3, H2/O2, H2O/O2, NH3/O2, NH3/H2O, H2/N2/O2, H2/CO2, H2/CO, H2/N2/CO2, H2/N2/CO 및 H2/N2/O3을 포함한다. 수소-함유 및 산화 화합물(들)에 더하여, 원격 플라즈마 생성기에 도입된 프로세스 가스는 플라즈마 생성을 용이하게 하는 하나 이상의 가스들을 포함할 수도 있다. 예를 들어, H2O가 사용되면, 이는 O2, 또는 Ar 또는 He와 같은 다른 가스에 의해 반송될 수도 있다. 특정한 예에서, 10:1의 O2:H2O 체적비가 채택될 수도 있다. 이어서 기판은 산화 화학물을 갖는 수소-함유 원격 플라즈마에 노출된다 (블록 507). 상기에 기술된 바와 같이 블록 503에 대해, 기판은 비교적 적거나 실질적으로 이온 종들이 존재하지 않는 라디칼 플라즈마 종들에 주로 노출될 수도 있다.
일부 실시예들에서, 처리는 단일 플라즈마 화학물로의 노출을 수반할 수도 있다. 도 6은 이러한 처리의 예의 프로세스 플로우를 도시한다. 먼저, 원격 플라즈마는 하나 이상의 환원 화합물들 (예를 들어, H2, NH3, 및 N2H2) 및 하나 이상의 산화 화합물들 (예를 들어, O2, O3, H2O, H2O2, CO2, 및 CO) 을 포함하는 프로세스 가스로부터 생성된다. 프로세스 가스들의 예들은 H2/O3, H2/O2, H2/H2O/O3, NH3/O2, NH3/H2O, NH3/H2O/O2, H2/N2/O2, H2/CO2, H2/CO, H2/N2/CO2, H2/N2/CO 및 H2/N2/O3을 포함한다. 다음에, 기판이 원격 플라즈마에 노출된다 (블록 603). 도 5에 대하여 상기에 기술된 바와 같이, 기판은 주로 상대적으로 적거나 실질적으로 이온 종들이 존재하지 않는 라디컬 플라즈마 종들에 주로 노출될 수도 있다. 일부 실시예들에서, 기판은 노출된 H 라디칼들, 산소 (O) 라디칼들, 및/또는 히드록실 (OH) 라디컬들에 노출될 수도 있다. 일부 실시예들에서, 산화 화합물은 H2O의 산화 전위보다 높은 산화 전위를 갖는다.
일부 실시예들에서 이하의 반응 메커니즘이 Si-X 표면을 화학적으로 수정하기 위해 블록들 503/507 또는 603에서 채택될 수도 있고, 여기서 X는 산소 (O), 탄소 (C), 질소 (N) 등일 수도 있다:
Figure pat00001
상기 메커니즘에서, H-함유 환원 화학물은 표면 오염물들을 감소시키고, 탄소계 재료를 제거하고, Si-H 결합을 생성한다. H-함유 산화 화학물은 Si-O 종단 표면들을 형성하기 위해 산화 없이 Si-OH 결합을 형성하기 위해 표면 결합들을 산화시킨다. 일부 실시예들에서, 기판 상의 실리콘-함유 재료에 대한 산화는 고 WER 계면 층의 형성을 최소화하는, 20 Å보다 작다.
적어도 상대적으로 낮은 온도들에서, 이어지는 프로세스 가스들로부터 생성된 원격 플라즈마로의 노출은 양호한 핵생성: H2 (일 단계)(single stage), H2O (일 단계), 및 H2에 이어서 O2 (2 단계) 을 위해 표면을 적절하게 준비하지 않는다는 것을 발견하였다. 후자의 경우, 특정한 이론으로 한정되지 않고, 비-H 함유 산화 분위기가 Si-O 종단 표면들로 이끌 수도 있다는 것이 믿어진다. 일 단계 H2 는 산화제가 존재하지 않는 것으로 작용하지 않고 일 단계 H2O는 충분히 강하지 않은 산화제라고 더 이론화되었다.
일부 실시예들에서, 표면 처리 화학물은 기판 표면의 열화를 최소화시키면서 디포지션을 용이하게 하는 -OH 또는 다른 친수성 결합들이 형성되도록 아래에 놓인 기판에 맞춰질 수 있다. 임의의 동작들 (501 및/또는 505 또는 603) 에서 플라즈마를 생성하는 프로세스 가스는 디포지션 표면의 조합에 따라 변할 수도 있다. 예를 들어, 유동성 유전체가 SiN 표면 상에 디포지션되는 실시예들에서, 프로세스 가스는 질소 공핍을 최소화하기 위해 N-함유 화합물을 포함할 수도 있다. 유사하게, 표면이 탄소를 포함하면, 프로세스 가스는 탄소 함유 화합물을 포함할 수도 있다. 이는 처리되는 표면이 라이너와 같은 매우 박층의 표면이면, 특히 중요할 수 있다.
예시적인 표면 처리 프로세스 조건들이 이하에 주어진다:
처리 챔버 압력: 30 mTorr - 10 Torr
원격 플라즈마 생성기 전력: 25 W - 5000 W
기판-샤워헤드 간격: 8 ㎜ - 45 ㎜
처리 시간: 1 초 - 240 초
온도: -20 ℃ - 300 ℃
상대적으로 낮은 온도 (150 ℃ 이하) 는 처리가 유동성 유전체 막이 디포지션될 수 있는 온도에서 수행되게 할 수도 있다.
도 5 및 도 6을 참조하여 상기에 기술된 처리들은 기판의 조성과 무관한 등가의 디포지션 표면들을 제공하도록 사용될 수 있다. 이하의 표 1은 표면 처리하는/하지 않는 베어 Si (네이티브 산화물), SiN 및 열적 SiO2에 대한 접촉 각들을 나타낸다.
처리된/처리되지 않은 베어 Si, SiN, 및 열 산화물 기판들 상의 접촉 각들
배어 Si (열 산화물) SiN 열 SiO2
문헌 값 5o 27.5o 45o
측정된 접촉 각-무 표면처리 5o 26o 45o
측정된 접촉 각 - 2 단계 (H2/N2 + H2O/O2) 원격 플라즈마 표면 처리 5o <16o <16o
표면들 상에 디포지션된 2 kÅ의 유동성 산화물 막들의 이미지들 (5배 확대) 이 도 7에 제공된다. 이미지들 (701 및 702) 은 처리되지 않은 베어 실리콘 기판 및 처리된 베어 실리콘 기판 상에 각각 디포지션된 유동성 산화물 막들의 균일한 막 두께를 도시한다. 표 1에 나타낸 바와 같이, 베어 Si 기판들은 처리 전에도 친수성이다. 표면 처리는 소수성 SiN 표면들을 친수성이 되게 한다. 이미지 (703) 는 처리되지 않은 SiN 기판 상의 불균일한 막 두께와 연관된 피크들 및 밸리들을 나타낸다. 처리된 SiN 상에 디포지션된 유동성 산화물 막은 이미지 (704) 에 도시된 바와 같이 균일하다. 표면 처리는 또한 소수성 열적 산화물 표면들을 친수성이 되게 한다. 열적 산화물 기판들은 처리 없는 핵생성에 가장 나쁜 표면을 제공한다 (이미지 705). 그러나, 열적 산화물의 처리 후에 디포지션된 유동성 산화물 (이미지 706) 은 핵생성 결함들을 나타내지 않는다. 유동성 유전체 습윤은 소수성 표면들에 대해 보다 어려울 수 있지만, 표면 처리는 예를 들어, 열적 산화물 막 상에서의 핵생성 및 습윤이 베어 실리콘 기판 또는 처리된 SiN 기판 상에서만큼 양호하도록 등가의 친수성 종단을 제공할 수 있다.
상기에 주지된 바와 같이, 일부 실시예들에서, 처리가 상대적으로 낮은 온도들에서 수행될 수 있다. 저온 디포지션 프로세스들을 위한 디포지션 온도에서 또는 근방에서 수행되게 하는 것에 더하여, 막 균일성이 감소된 온도와 함께 향상될 수도 있다. 도 8은 디포지션된 50 ℃, 150 ℃, 및 375 ℃에서 처리된 기판들 상의 다양한 지점들에서 측정된 유동성 산화물 두께를 도시한다. 그래프는 두께 균일성이 보다 낮은 온도들에서 향상된다는 것을 증명한다. 따라서, 일부 실시예들에서, 처리는 약 150 ℃보다 낮은, 또는 약 100 ℃보다 낮은, 또는 약 50 ℃보다 낮은 온도들에서 수행된다.
도 9는 본 명세서에 기술된 바와 같이 인 시츄 플라즈마 표면 처리와 원격 플라즈마 표면 처리의 비교를 도시한다. 상기에 주지된 바와 같이, 직접 H2 플라즈마 처리는 핵생성을 위해 양호한 표면을 제공할 수도 있지만, 이는 또한 원치 않는 두께의 산화물 계면 층을 생성할 수 있다. 도 9는 직접 플라즈마 처리 후 (이미지 901) 및 원격 플라즈마 처리 후 (이미지 902) 에 SiN 라이너 상에 디포지션된 유동성 산화물 막의 SEM 이미지들 (901 및 902) 을 도시한다. 직접 플라즈마 처리는 유동성 산화물 디포지션 챔버 내에서 직접 H2 플라즈마로의 노출을 수반한다. 이미지 901의 고 WER 계면 층은 903로 지시된다. 이는 고 WER을 갖는 도핑되지 않은 산화물 층 (SiCOH 가 아님) 이라고 믿어진다. 상기 논의된 바와 같이, 이는 집적 동안의 문제들을 제공할 수 있다. 이미지 902는 904에서 SiN 라이너와 직접적으로 접하는 유동성 산화물 충진과 함께, 가시적인 계면 층은 없는 것을 도시한다. 원격 플라즈마 표면 처리는 2 단계 (H2/N2 + H2O/O2) 원격 플라즈마 처리이다.
직접 플라즈마 처리와 원격 플라즈마 처리가 또한 SiO2 라이너 표면을 포함하는 갭들 상에서 수행되었다. 산화물 표면들은 도 9에 도시된 SiN 표면들보다 공격적인 디포지션 전 표면 처리의 테스트를 제공한다. 직접 H2 플라즈마 처리는 디포지션된 유동성 산화물 내의 측벽 다공성 (porosity) 충진을 유발하는 것으로 발견되었다. 원격 플라즈마 (H2/N2 + H2O/O2) 처리 후의 유동성 산화물 디포지션은 측벽 다공성을 나타내지 않는다.
전처리와 디포지션 사이의 큐 시간의 영향은 열적 산화물 표면들을 갖는 기판들 상에 디포지션 전 처리를 수행한 후, 처리된 기판이 유동성 산화물 디포지션 전에 대기 또는 N2 분위기에서 대기하게 함으로써 결정된다. 디포지션의 결과들은 광학 현미경 관찰에 의해 결정된 바와 같이, 아래 표 2에 나타낸다.
후처리 큐 시간의 디포지션 품질에 대한 영향
큐 시간 / 분위기 디포지션 품질(열적 산화물 상의 2 kÅ의 유동성 산화물)
2 시간 / 대기 양호한 습윤 성능, 무결함
17 시간 / 대기 양호한 습윤 성능, 무결함
3 일 / 대기 양호한 습윤 성능, 무결함
7 일 / 대기 양호한 습윤 성능, 무결함
7 일 / N2 양호한 습윤 성능, 무결함
표 2의 결과들은 처리가 유동성 유전체 디포지션 전에 대기 중단 (air break) 이 수행될 수도 있다는 것을 나타낸다.
일부 실시예들에서, 표면 처리는 원격으로 생성된 플라즈마에 더하여 또는 대신 자외선 (UV) 방사가 존재하는 종들으로의 노출을 수반할 수도 있다. 또한, 일부 실시예들에서, 반응성 종들은 UV 방사로의 노출에 의해 활성화될 수도 있다.
이하의 기술은 증기 상 반응물로부터 유동성 유전체 막들의 디포지션을 위한 표면 처리들을 주로 참조하지만, 처리들은 그렇게 제한되지 않고 친수성 및/또는 부착이 중요한 임의의 프로세스와 함께 사용될 수도 있다. 예들은 스핀-온 재료, 습윤 화학적 세정 또는 에칭, 전자도금, 종래의 열적 CVD, 및 부압 (sub-atmospheric) CVD를 포함한다. 또한, 처리들은 매우 좁은 그리고/또는 고 애스팩트 비 피처들을 포함하고 모세관 힘들이 구조적 손상으로 이끌기 때문에 이들을 견딜 수 없는 반도체 및 마이크로전기기계 (microelectromechnical) 프로세스들을 위한, 친수성 표면을 생성하기 위해 종래의 습윤 화학물들의 대안으로서 사용될 수도 있다.
디포지션 화학물들 및 디포지션 후 처리들
실리콘 산화물들을 형성하기 위해, 프로세스 가스 반응물들은 일반적으로 실리콘-함유 화합물 및 산화제를 포함할 수도 있고, 또한 촉매, 용매 (및/또는 다른 계면 활성제) 및 다른 첨가제들을 포함할 수도 있다. 가스들은 또한 하나 이상의 도펀트 프리커서들, 예를 들어, 탄소-함유 가스, 질소-함유 가스, 불소-함유 가스, 인-함유 가스 및/또는 붕소-함유 가스를 포함할 수도 있다. 때때로, 필수적인 것은 아니지만, 불활성 캐리어 가스가 제공된다. 특정한 실시예들에서, 가스들이 액체 주입 시스템을 사용하여 도입된다. 특정한 실시예들에서, 실리콘-함유 화합물 및 산화제는 별도의 유입구들을 통해 도입되거나 믹싱 볼 및/또는 샤워헤드 내의 반응기로 도입되기 직전에 결합된다. 촉매 및/또는 선택적 도펀트가 반응물들 중 하나에 통합될 수도 있고, 반응물들 중 하나와 미리 혼합될 수도 있고 또는 별도의 반응물로서 도입될 수도 있다. 이어서 기판은 예를 들어, 도 1의 블록 105 및 도 3의 블록 305에서 프로세스 가스들에 노출된다. 일부 실시예들에서, 반응기 내의 조건들은 기판 상에 응결된 유동성 막을 형성하기 위해 실리콘-함유 화합물 및 산화제가 반응하도록 한다. 막의 형성은 촉매의 존재로 도움을 받을 수도 있다. 이 방법은 특정한 반응 메커니즘으로 제한되지 않고, 예를 들어, 반응 메커니즘은 응결 반응, 응결하는 증기 상 생성물을 생성하는 증기 상 반응, 반응 전에 하나 이상의 반응물들의 응결, 또는 이들의 조합을 수반할 수도 있다. 기판은 목표된 양의 유동성 막을 디포지션하기 위해 충분한 기간 동안 프로세스 가스들에 노출된다. 갭 충진을 위해, 디포지션은 갭의 적어도 일부를 충진하기 위해 또는 원한다면 갭을 과충진하기에 충분히 길게 진행될 수도 있다.
특정한 실시예들에서, 실리콘-함유 프리커서는 알콕시실란이다. 사용될 수 있는 알콕시실란들은 다음을 포함하지만, 이로 제한되는 것은 아니다:
Hx-Si-(OR)y 여기서 x = 0-3, x+y = 4 이고 R 은 치환되거나 치환되지 않은 알킬기;
R’x-Si-(OR)y 여기서 x = 0-3, x+y = 4, R 은 치환되거나 치환되지 않은 알킬기이고, R’은 치환되거나 치환되지 않은 알킬기, 알콕시기 또는 알콕시알칸기; 및
Hx(RO)y-Si-Si-(OR)yHx 여기서 x = 0-2, x+y = 3 이고 R은 치환되거나 치환되지 않은 알킬기
실리콘 함유 프리커서들의 예들은 이로 제한되는 것은 아니지만, 알콕시실란들, 예를 들어, 테트라옥시메틸사이클로테트라실록산 (TOMCTS), 옥타메틸사이클로테트라실록산 (OMCTS), 테트라에톡시실란 (TEOS), 트리에톡시실란 (TES), 트리메톡시실란 (TriMOS), 메틸트리에톡시오르소실리케이트 (MTEOS), 테트라메틸오르소실리케이트 (TMOS), 메틸트리메톡시실란 (MTMOS), 디메틸디메톡시실란 (DMDMOS), 디에톡시실란 (DES), 디메톡시실란 (DMOS), 트리페닐에톡시실란, 1-(트리에톡시실릴)-2-(디에톡시메틸실릴)에탄, 트리-t-부톡시실란올, 헥사메톡시디실란 (HMODS), 헥사에톡시디실란 (HEODS), 테트라이소시아네이트실란 (TICS), 비스-tert-부틸아미노 실란 (BTBAS), 수소 실세스퀴옥산 (hydrogen silsesquioxane), tert-부톡시디실란, T8-하이드리도스페로실록산 (hydridospherosiloxane), OctaHydro POSS™ (Polyhedral Oligomeric Silsesquioxane) 및 1,2-디메톡시-1,1,2,2-테트라메틸디실란을 포함한다. 또한 실리콘 함유 프리커서들의 예들은 이로 제한되는 것은 아니지만, 실란 (SiH4), 디실란, 트리실란, 헥사실란, 사이클로헥사실란, 및 알킬실란들, 예를 들어, 메틸실란, 및 에틸실란을 포함한다.
특정한 실시예들에서, 탄소 도핑된 실리콘 프리커서들이 다른 프리커서 (예를 들어, 도펀트로서) 에 더하여 또는 단독으로 사용된다. 탄소 도핑된 프리커서들은 적어도 하나의 Si-C 결합을 포함할 수 있다. 사용될 수도 있는 탄소 도핑된 프리커서들은 이로 제한되는 것은 아니지만, 다음을 포함한다:
R’x-Si-Ry 여기서 x = 0-3, x+y = 4, R 은 치환되거나 치환되지 않은 알킬기이고 R’은 치환되거나 치환되지 않은 알킬기, 알콕시기 또는 알콕시알칸기이고;
SiHxR’y-Rz 여기서 x = 1-3, y = 0-2, x+y+z = 4, R 은 치환되거나 치환되지 않은 알킬기이고, R’은 치환되거나 치환되지 않은 알킬기, 알콕시기 또는 알콕시알칸기이다.
탄소 도핑된 프리커서들의 예들이 트리메틸실란 (3MS), 테트라메틸실란 (4MS), 디에톡시메틸실란 (DEMS), 디메틸디메톡시실란 (DMDMOS), 메틸-트리에톡시실란 (MTES), 메틸-트리메톡시실란, 메틸-디에톡시실란, 메틸-디메톡시실란, 트리메톡시메틸실란, (TMOMS), 디메톡시메틸실란, 및 비스(트리메틸실릴)카보디이미드를 포함하는 추가의 예들이 상기에 주어졌지만, 이로 제한되는 것은 아니다.
특정한 실시예들에서 아미노실란 프리커서들이 사용된다. 아미노실란 프리커서들은 다음을 포함하지만, 이로 제한되는 것은 아니다:
Hx-Si-(NR)y 여기서 x = 0-3, x + y = 4 이고 R은 유기 수소화기 (hydride group) 이다.
아미노실란 프리커서들의 예들이 -tert-부틸아미노 실란 (BTBAS) 또는 트리스(디메틸아미노)실란을 포함하는 추가의 예들이 상기에 주어졌지만, 이로 제한되는 것은 아니다.
적합한 산화제들의 예들은 오존 (O3), 과산화 수소 (H2O2) 를 포함하는 과산화물, 산소 (O2), 물 (H2O), 메탄올, 에탄올, 및 이소프로판올과 같은 알코올들, 질산 (NO), 이산화질소 (NO2), 산화질소 (N2O), 일산화탄소 (CO) 및 이산화탄소 (CO2) 를 포함하지만, 이로 제한되는 것은 아니다. 특정한 실시예들에서, 원격 플라즈마 생성기는 활성화된 산화제 종들을 공급할 수도 있다.
도펀트 프리커서들, 촉매들, 억제제들, 버퍼들, 계면 활성제들, 용매들 및 다른 화합물들 중 하나 이상이 도입될 수도 있다. 특정한 실시예들에서, 양성자 도너 촉매가 채택된다. 양성자 도너 촉매들의 예들은 1) 질산, 플루오르화 수소, 인산, 황산, 염산 및 브롬산을 포함하는 산들; 2) R-COOH 및 R-C(=O)X 를 포함하는 카르복실산 유도체들, 여기서 R 은 치환되거나 치환되지 않은 알킬, 아릴, 아세틸, 또는 페놀이고 X 는 할라이드 및 R-COOC-R 카르복시 무수물이고; 3) SixXyHz 여기서 x = 1-2, y = 1-3, z = 1-3 이고 X 는 할라이드; 4) RxSi-Xy 여기서 x = 1-3 및 y = 1-3; R 는 알킬, 알콕시, 알콕시알칸, 아세틸 또는 페놀이고, X 는 할라이드; 그리고 5) 암모니아 및 암모늄 히드록사이드, 히드라진, 히드록실아민, 및 R-NH2를 포함하는 유도체들이고, 여기서 R 은 치환되거나 치환되지 않은 알킬, 아릴, 아세틸, 또는 페놀이다.
상기에 주어진 촉매들의 예들에 더하여, 사용될 수도 있는 할로겐-함유 화합물들은 디클로로실란 (SiCl2H2), 트리클로로실란 (SiCl3H), 메틸클로로실란 (SiCH3ClH2), 클로로트리에톡시실란, 클로로트리메톡시실란, 클로로메틸디에톡시실란, 클로로메틸디메톡시실란, 비닐트리클로로실란, 디에톡시디클로로실란, 및 헥사클로로디실록산과 같은, 할로겐화된 유기 분자들을 포함하는, 할로겐화된 분자들을 포함한다. 사용될 수도 있는 산들은 염산 (HCl), 황산 (H2SO4), 및 인산 (H3PO4) 과 같은 무기산들; 포름산 (HCOOH), 아세트산 (CH3COOH), 및 트리플루오로아세트산 (CF3COOH) 과 같은 유기산일 수도 있다. 사용될 수도 있는 염기들은 암모니아 (NH3) 또는 수산화 암모늄 (NH4OH), 포스핀 (PH3); 및 다른 질소-함유 유기 화합물 또는 인-함유 유기 화합물을 포함한다. 부가적인 촉매들의 예들은 클로로-디에톡시실란, 메탄술폰산 (CH3SO3H), 트리플루오로메탄술폰산 ("트리플산", CF3SO3H), 클로로-디메톡시실란, 피리딘, 아세틸 염화물, 클로로아세트산 (CH2ClCO2H), 디클로로아세트산 (CHCl2CO2H), 트리클로로아세트산 (CCl2CO2H), 옥살산 (HO2CCO2H), 벤조산 (C6H5CO2H), 및 트리에틸아민이다.
다양한 실시예들에 따라, 촉매들 및 다른 반응물들은 동시에 또는 특정한 시퀀스들에 도입될 수도 있다. 예를 들어, 일부 실시예들에서, 산성 화합물은 디포지션 프로세스의 시작에서 가수 분해 반응을 촉진시키기 위해 반응기에 도입된 후, 염기성 화합물이 가수 분해 반응을 억제하고 응결 반응을 촉진하기 위해 가수 분해 단계의 끝 무렵에 도입될 수도 있다. 산 및 염기는 정상적인 전달 또는 고속 전달에 의해 또는 디포지션 프로세스 동안 가수 분해 또는 응결 반응을 신속히 촉진하거나 억제하기 위해 "퍼핑 (puffing)"될 수도 있다. 퍼핑에 의해 pH를 조정 및 변경하는 것은 디포지션 프로세스 동안 언제든 발생할 수 있고, 상이한 프로세스 타이밍 및 시퀀스가 상이한 애플리케이션들에 바람직한 특성들을 갖는 상이한 막들을 유발할 수도 있다. 촉매들의 일부 예들은 상기에 주어졌다. 다른 촉매들의 예들은 염산 (HCl), 플루오르화 수소산 (HF), 아세트산, 트리플루오로아세트산, 포름산, 디클로로실란, 트리클로로실란, 메틸트리클로로실란, 에틸트리클로로실란, 트리메톡시클로로실란, 및 트리에톡시클로로실란을 포함한다. 채택될 수도 있는 고속 전달 방법들은 본 명세서에 참조로서 통합된, 미국 특허 8,278,224에 기술된다.
계면 활성제들은 표면 장력을 완화시키고 기판 표면 상의 반응물들의 습윤을 증가시키기 위해 사용될 수도 있다. 이들은 또한 특히, 액체 상으로 응결될 때, 유전체 프리커서의 다른 반응물과의 혼화성 (miscibility) 을 증가시킬 수도 있다. 계면 활성제들의 예들은 용매들, 알코올들, 에틸렌 글리콜 및 폴리에틸렌 글리콜을 포함한다. 상이한 계면 활성제들이 탄소-함유 성분이 종종 프리커서를 보다 소수성으로 만들기 때문에 탄소 도핑된 실리콘 프리커서들에 사용될 수도 있다.
용매들은 비극성 또는 극성이고 양자성 또는 반양자성일 수도 있다. 용매는 산화제 내에서의 혼화성을 향상시키기 위해 유전체 프리커서의 선택으로 매칭될 수도 있다. 비극성 용매들은 알칸들 및 알켄들을 포함하고; 극성 반양자성 용매들은 아세톤들 및 아세테이트들을 포함하고; 극성 양자성 용매들은 알코올들 및 카르복실 화합물들을 포함한다.
도입될 수도 있는 용매들의 예들은 알코올들, 예를 들어, 이소프로필 알코올, 에탄올 및 메탄올, 또는 반응물들과 혼합가능한 에테르들, 카르보닐들, 니트릴들, 다른 화합물들을 포함한다. 용매들은 선택적이고 특정한 실시예들에서 개별적으로 또는 산화제 또는 다른 프로세스 가스들과 함께 도입될 수도 있다. 용매들의 예들은 이로 제한되는 것은 아니지만, 메탄올, 에탄올, 이소프로판올, 아세톤, 디에틸에테르, 아세토니트릴, 디메틸포르마이드, 및 디메틸 술폰산, 테트라하이드로푸란 (THF), 디클로로메탄, 헥산, 벤젠, 톨루엔, 이소헵탄, 및 디에틸에테르를 포함한다. 용매는 특정한 실시예들에서, 퍼핑 또는 정상 전달에 의해 다른 반응물들에 앞서 도입될 수도 있다. 일부 실시예들에서, 용매는 가수 분해를 촉진시키기 위해, 특히 프리커서들 및 산화제가 저 혼화성을 갖는 경우들에서 이를 퍼핑함으로써 반응기 내로 도입될 수도 있다.
때때로, 반드시 그런 것은 아니지만, 불활성 캐리어 가스가 제공된다. 예를 들어, 질소, 헬륨, 및/또는 아르곤이 상기 기술된 화합물들 중 하나와 함께 챔버 내로 도입될 수도 있다.
상기에 나타낸 바와 같이, 임의의 반응물들 (실리콘-함유 프리커서, 산화제, 용매, 촉매, 등) 은 단독으로 또는 하나 이상의 다른 반응물들과 조합하여 나머지 반응물들에 앞서 도입될 수도 있다. 또한 특정한 실시예들에서, 하나 이상의 반응물들이 나머지 반응물 플로우들이 셧오프된 후에 반응 챔버 내로 계속하여 유동될 수도 있다.
반응 조건들은 실리콘-함유 화합물 및 산화제가 유동성 막을 형성하기 위해 기판 표면 상에 응결하는 응결 반응을 겪게 할 수 있다. 특정한 실시예들에서, 반응은 어둡거나 비-플라즈마 조건들에서 발생한다. 다른 실시예들에서, 반응은 디포지션 챔버로부터 원격으로 또는 디포지션 챔버 내에서 생성된 플라즈마의 존재 시 발생한다. PECVD (plasma-enhanced chemical vapor deposition) 반응을 통한 갭 충진을 위해 유동성 막을 디포지션하는 방법들이 본 명세서에 참조로서 통합된, 미국 특허 출원 12/334,726에 기술된다.
챔버 압력은 약 1 내지 200 Torr일 수도 있고, 특정한 실시예들에서, 10 내지 75 Torr이다. 특정한 실시예에서, 챔버 압력은 약 10 Torr이다.
프로세스 가스 컴포넌트들의 부분적인 압력은 반응 온도에서 반응물의 부분 압력 (Pp) 및 반응물의 증기 압력 (PvP) 와 같은 컴포넌트 증기 압력 및 범위를 특징으로 할 수도 있다.
프리커서 부분 압력 비 (Pp/ Pvp) = 0.01 - 1, 예를 들어, 0.01 - 0.5
산화제 부분 압력 비 (Pp / Pvp) = 0.25 - 2, 예를 들어, 0.5 - 1
용매 부분 압력 비 (Pp / Pvp) = 0 - 1, 예를 들어, 0.1 - 1
특정한 실시예들에서, 프로세스 가스는 부분 압력 비가 0.01 내지 0.5이고, 산화제 부분 압력 비가 0.5 내지 1이고, 용매 (존재한다면) 부분 압력 비는 0.1 내지 1인 프리커서를 갖는 것을 특징으로 한다. 동일한 실시예 또는 다른 실시예에서, 프로세스 가스는 다음을 특징으로 한다:
산화제 : 프리커서 부분 압력 비 (Pp산화제/Pp프리커서) = 0.2 - 30, 예를 들어, 5 - 15
용매 : 산화제 부분 압력 비 (Pp용매/Pp산화제) = 0 - 30, 예를 들어, 0.1 - 5
특정한 실시예들에서, 프로세스 가스는 약 5 내지 15의 프리커서 부분 압력 비 및 약 0.1 내지 5의 용매:산화제 부분 압력 비를 갖는 산화제를 특징으로 한다.
특정한 실시예들에서 기판 온도는 약 -20 ℃ 내지 100 ℃이다. 특정한 실시예들에서, 온도는 약 -20 ℃ 내지 30 ℃, 예를 들어, -10 ℃ 내지 10 ℃이다. 압력 및 온도는 디포지션 시간을 조정하기 위해 변할 수도 있고, 고 압력 및 저 온도가 일반적으로 고속 디포지션을 위해 선호된다. 고 온도 및 저 압력은 보다 느린 디포지션 시간을 유발할 것이다. 따라서, 온도를 증가시키는 것은 증가된 압력을 필요로 할 수도 있다. 일 실시예에서, 온도는 약 5 ℃ 및 압력은 10 Torr이다. 노출 시간은 반응 조건들 뿐만 아니라 목표된 막 두께에 따른다. 다양한 실시예들에 따라 디포지션 레이트들은 약 100 Å/분 내지 1 ㎛/분이다. 특정한 실시예들에서, 디포지션 시간은 0.1 - 180 초, 예를 들어, 1 - 90 초이다.
기판은 유동성 막을 디포지션하기에 충분히 긴 기간 동안 이들 조건들 하에서 반응물들에 노출된다. 도 3과 관련하여 상기에 주지된 바와 같이, 전체 목표된 두께의 막은, 단일 사이클 디포지션이라면, 블록 305에서 디포지션될 수 있다. 다수의 디포지션 동작들을 채택하는 다른 실시예들에서, 특정한 사이클에서 목표된 막 두께의 일부만이 디포지션된다. 다양한 실시예들에 따라, 기판은 블록 305동안 반응물들에 연속적으로 노출될 수 있고, 또는 하나 이상의 반응물들이 펄스되거나 간헐적으로 도입될 수도 있다. 또한 상기에 주지된 바와 같이, 특정한 실시예들에서, 유전체 프리커서, 공반응물, 촉매 또는 용매를 포함하는 하나 이상의 반응물들이 나머지 반응물들의 도입 전에 도입될 수도 있다.
상기 논의된 바와 같이, 유동성 막은 선택적으로 디포지션 후 처리에 노출될 수도 있다 (도 1 및 도 3의 블록들 (107 및 307) 참조). 이는 디포지션 챔버 내에서 또는 다른 챔버 내에서 인 시츄 수행될 수도 있다. 디포지션 후 처리 동작은 일부 또는 전부가 디포지션시 막의 물리적 치밀화 및/또는 화학적 변환을 유발할 수도 있는, 하나 이상의 동작들을 수반할 수 있다. 일부 실시예들에서, 물리적 치밀화는 볼륨 확장을 유발할 수도 있는, 보다 작은 종들을 보다 큰 종들으로 대체하는 것을 수반한다. 예를 들어, Si-H 종들은 Si-O 종들으로 대체될 수도 있다. 확장된 막은 통상적으로 훨씬 보다 조밀할 것이다.
일부 실시예들에서, 디포지션 후 처리는 화학적 변환 없이 조밀화할 수도 있다. 특정한 실시예들에서, 일 변환 동작은 개별적으로 수행될 수도 있고 또는 전혀 수행되지 않을 수도 있다. 개별적으로 수행되면, 변환 동작이 치밀화 동작 전 또는 후에 수행될 수도 있다. 일 예에서, 막은 불활성 분위기 내에서의 열적 어닐링에 의한 추가 치밀화가 이어지는 반응성 플라즈마로의 노출에 의해 변환되고 부분적으로 치밀화된다.
다양한 실시예들에 따라, 막은 순수한 열적 어닐링, 다운스트림 또는 직접 플라즈마로의 노출, 자외선 또는 마이크로파 방사로의 노출, 또는 다른 에너지 소스로의 노출에 의해 치밀화될 수도 있다. 열적 어닐링 온도들은 300 ℃ 이상일 수도 있다 (허용가능한 열 예산에 따라). 처리는 불활성 분위기 (Ar, He, 등) 또는 잠재적으로 반응성 분위기 내에서 수행될 수도 있다. 산화 분위기들 (O2, N2O, O3, H2O, H2O2, NO, NO2, CO, CO2 등을 사용하는) 이 사용될 수도 있지만, 특정한 상황에서 막 내에 질소의 통합을 예방하기 위해 질소-함유 화합물들이 방지될 것이다. 다른 실시예들에서, 질화 분위기들 (N2, N2O, NH3, NO, NO2 등을 사용하는) 이 사용될 수 있고 특정한 양의 질소가 막 내에 통합될 수 있다. 일부 실시예들에서, 산화 분위기 및 질화 분위기의 혼합이 사용된다. 탄소-함유 화학물들이 어느 정도의 탄소를 디포지션된 막 내에 통합시키기 위해 사용될 수도 있다. 다양한 실시예들에 따라, 치밀화된 막의 조성은 디포지션시 막 조성 및 처리 화학물에 따른다. 예를 들어, 특정한 실시예들에서, Si(OH)x 디포지션시 겔이 산화 플라즈마 경화를 사용하여 SiO 네트워크로 변환된다. 다른 실시예들에서, Si(OH)x 디포지션시 겔이 SiON 네트워크로 변환된다. 다른 실시예들에서, Si(NH)x 디포지션시 겔이 SiON 네트워크로 변환된다.
특정한 실시예들에서, 막은 원격 또는 직접적으로 플라즈마 (유도성 또는 용량성) 로의 노출에 의해 처리된다. 이는 치밀화된 고체 막으로의 유동성 막의 톱-다운 변환을 유발할 수도 있다. 플라즈마는 불활성이거나 반응성일 수도 있다. 헬륨 및 아르곤 플라즈마가 불활성 플라즈마들의 예들이고; 산소 및 스팀 플라즈마들이 산화 플라즈마들의 예들이다 (목표된 대로 탄소를 제거하기 위해 예를 들어 사용됨). 수소-함유 플라즈마들이 또한 사용될 수도 있다. 수소-함유 플라즈마의 예는 수소 가스 (H2) 및 불활성 가스와 같은 희석액의 혼합물로부터 생성된 플라즈마이다. 플라즈마 노출동안 온도들은 통상적으로 약 25 ℃ 이상이다. 특정한 실시예들에서, 탄소를 제거하기 위해 산소 또는 산소-함유 플라즈마가 사용된다. 일부 실시예들에서, 플라즈마 노출동안 온도는 예를 들어, -15 ℃ 내지 25 ℃보다 낮을 수 있다.
디포지션 후 처리들 동안의 온도들은 특정한 프로세스 단계에서 열 예산에 의해 결정된 온도 범위의 상한을 갖는, 0 - 600 ℃의 범위일 수 있다. 예를 들어, 특정한 실시예들에서, 도 1 또는 도 3에 도시된 전체 프로세스는 약 400 ℃보다 낮은 온도들에서 수행될 수 있다. 이 온도 방식은 NiSi 또는 NiPtSi 컨택트들과 양립할 수 있다. 특정한 실시예들에서, 온도들은 약 200 ℃ - 550 ℃의 범위이다. 압력들은 탄소를 제거하기 위해 사용된 높은 산화제 압력들과 함께, 0.1 - 10 Torr일 수도 있다.
RTP (rapid thermal processing) 를 포함하는 다른 어닐링 프로세스들이 또한 막을 고체화하고 수축시키기 위해 사용될 수도 있다. 엑스-시츄 프로세스를 사용한다면, 보다 높은 온도 및 다른 에너지 소스들이 채택될 수도 있다. 엑스-시츄 처리들은 N2, O2, H2O, Ar 및 He와 같은 분위기에서 고온 (700 - 1000 ℃) 어닐링을 포함한다. 특정한 실시예들에서, 엑스-시츄 처리는 막을 자외선 방사, 예를 들어, UVTP (ultraviolet thermal processing) 프로세싱에 노출하는 것을 수반한다. 예를 들어, UV 노출과 함께 100 ℃ 또는 그 이상의 온도들, 예를 들어, 100 ℃ - 400 ℃가 막을 경화시키기 위해 사용될 수도 있다. RTP 또는 레이저 어닐링을 포함하는 다른 플래시 경화 프로세스들이 또한 엑스-시츄 처리를 위해 사용될 수도 있다.
일부 실시예들에서, 디포지션 후 처리들은 디포지션된 유동성 막의 부분적인 치밀화를 수반할 수 있다. 유동성 유전체 막의 부분적 치밀화를 포함하는 집적 프로세스의 일 예는 본 명세서에 참조로서 통합된, 미국 특허 출원 13/315,123에 기술되었다.
유동성 유전체 디포지션은 특정한 구현예에 따라 다양한 반응 메커니즘들을 수반할 수도 있다. 특정한 실시예들에 따라 유동성 산화물 막을 디포지션하는 방법의 반응 메커니즘들은 이하에 기술된다. 이들 반응 단계들이 본 발명의 다양한 양태들을 기술하기 위한 유용한 프레임워크를 제공하지만, 본 명세서에 기술된 방법들은 특정한 반응 메커니즘으로 제한될 필요는 없다는 것을 주의해야 한다.
일부 실시예들에서, 전체 디포지션 프로세스는 2 단계들: 가수 분해 및 응결의 맥락으로 기술될 수도 있다. 제 1 단계는 산화제에 의한 실리콘-함유 프리커서들의 가수 분해를 수반한다. 예를 들어, 실리콘 함유 프리커서의 알콕시기들 (-OR) 은 히드록실기 (-OH) 로 대체될 수도 있다. -OH 기들 및 잔여 알콕시기들은 물 및 알코올 분자들의 릴리즈 및 Si-O-Si 링크의 형성으로 이끄는 응결 반응들에 참여한다. 메커니즘에서, 디포지션시 막은 알콕시실란 프리커서가 탄소를 함유하여도 뚜렷한 탄소 함량을 갖지 않을 수도 있다. 특정한 실시예들에서, 반응물 부분 압력은 보텀-업 충진을 용이하게 하도록 제어된다. 액체 응결이 좁은 갭들에서 포화 압력 아래에서 발생할 수 있고; 반응물 부분 압력은 모세관 응결을 제어한다. 특정한 실시예들에서, 반응물 부분 압력은 포화 증기 압력보다 약간 낮게 설정된다. 가수분해 매질에서 실리콘-함유 프리커서는 보텀-업 충진 프로세스를 유발하는, 모세관 응결 및 표면 장력으로 인해 트렌치들 내에 디포지션되는 것이 바람직한 웨이퍼 표면 상의 유체-형 막을 형성한다.
본 명세서에 기술된 방법들은 기술된 특정한 반응물들, 생성물들, 및 반응 메커니즘들로 제한되지 않지만, 유동성 유전체 막들을 생성하는 다른 반응물들 및 반응 메커니즘들과 함께 사용될 수도 있다는 것을 주의해야 한다. 디포지션 및 어닐링이 다수의 상이한 동시 또는 동시적인 또는 순차적인 반응 메커니즘들을 수반할 수도 있다는 것이 이해될 것이다.
디포지션 표면 상의 유동성 유전체 막의 반응물 응결, 가수 분해 및 개시의 예가 이어진다. 디포지션 표면은 -15 ℃ 내지 30 ℃, 예를 들어, -5 ℃의 감소된 온도로 홀딩된다. 반응물들은 실리콘-함유 유전체 프리커서, 산화제, 선택적인 촉매 및 선택적인 용매를 포함한다. 유전체 프리커서는 표면 상에 흡착된다. 프리커서와 산화제 간의 액체 상 반응은 프리커서의 가수 분해, 생성물, 예를 들어, 디포지션 표면에 부착된 실란올들 Si(OH)x 형성, 막의 성장 개시이다. 특정한 실시예들에서, 용매의 존재는 혼화성 및 표면 습윤성을 향상시킨다.
예를 들어, Si(OH)x 체인들을 형성하기 위한 생성물의 폴리머화 뿐만 아니라 예를 들어, 가교 (crosslinked) Si-O 체인들을 형성하기 위한 생성물의 응결이 이어질 수 있다. 응결 반응의 결과는 디포지션시 유전체 막이다. 이 단계에서, Si-H기들 및 히드록실기들은 남아 있을 수 있지만, 유기기들은 부산물들로서 릴리즈된 알코올 및 물을 사용하여 막으로부터 실질적으로 제거될 수 있다. 일부 경우들에서, 미소하지만 검출가능한 양의 탄소기들이 남는다. 전체 카본 함량은 1 % (atomic) 보다 작을 수도 있다. 일부 실시예들에서, Si-C기들이 FTIR에 의해 검출되지 않도록, 본질적으로 탄소기들은 남지 않는다. 예를 계속하면, 디포지션시 막은 활성화된 산소 종들, 예를 들어, 산소 라디칼들, 이온들 등의 존재시 어닐링될 수 있다. 특정한 실시예들에서, 어닐링은 2가지 효과들을 갖는다: 1) SiOH 및 SiH를 SiO로 변환하기 위한, 막의 산화, 및 2) 막 치밀화 또는 수축. 산소는 Si-H 결합을 산화하고 실질적으로 Si-H기를 갖지 않는 SiOx 네트워크의 형성을 용이하게 한다. 기판 온도는 막 수축 및 산화를 용이하게 하도록 예를 들어, 375 ℃까지 상승될 수도 있다. 다른 실시예들에서, 산화 및 수축 동작들은 개별적으로 수행된다. 일부 실시예들에서, 산화는 보다 높은 온도 (예를 들어, 375 ℃) 에서 발생하는 추가 치밀화와 함께 제 1 온도 (예를 들어, 200 ℃) 에서 발생할 수도 있다.
일부 실시예들에서, 치밀화는 막 제약들에 의해 제한될 수도 있다: 예를 들어, 갭 내의 막은 갭의 상단부만이 자유로운 표면이고, 갭의 측벽들 및 하단부들에 의해 제약될 수 있다. 임계 치수가 감소함에 따라, 더 적은 자유 표면이 가용해지고, 더 적은 완화가 가능하고 자유 표면에서 형성된 크러스트 또는 고 밀도 영역이 더 박형화된다. 일부 경우들에서, 고 밀도 영역 아래의 막은 치밀화되지 않는다. 측벽들 및 크러스트에 의해 형성된 제약들은 치밀화를 예방하지만, 반응물은 저 밀도 유전체 막을 형성하는 크러스트를 통해 확산할 수 있다. 예를 들어, 상당한 치밀화가 없이도, SiOH기 및 SiH기를 산화하는, 산소 종들이 확산될 수 있다.
상기에 기술된 반응 메커니즘은 특정한 반응물에 따라 본 발명에 따라 사용될 수도 있는 반응 메커니즘의 일예이다. 예를 들어, 특정한 실시예들에서, 과산화물들이 탄소-함유 실란올들을 포함하는 유동성 막들을 형성하기 위해 알킬실란들과 같은 실리콘-함유 프리커서들과 반응한다. 다른 실시예들에서, Si-C 또는 Si-N 함유 유전체 프리커서들이 상기에 기술된 바와 같은 가수 분해 및 응결 반응에 의해 형성된 겔 내에 탄소 또는 질소를 도입하기 위해, 주 유전체 프리커서 또는 도펀트 프리커서로서 사용될 수도 있다. 예를 들어, 트리에톡시실란은 디포지션시 막으로 탄소를 도입하기 위해 메틸-트리에톡시실란 (CH3Si(OCH2)3) 으로 도핑될 수도 있다. 더 추가적으로, 특정한 실시예들에서 디포지션시 막은 주로 N-H 결합을 갖는 Si-N 결합들을 포함하는 실리콘 질화물 막이다.
특정한 실시예들에서, 유동성 유전체 막은 실리콘 및 실리콘 질화물 또는 실리콘 산질화물과 같은 질소-함유 막일 수도 있다. 이는 증기 상 반응물들을 이들이 유동성 막을 형성하기 위해 반응하는 조건에서 디포지션 챔버에 도입함으로써 디포지션될 수도 있다. 증기 상 반응물들은 플라즈마에 의해 생성된 종들을 포함할 수도 있다. 이러한 플라즈마는 디포지션 챔버에 원격으로 또는 디포지션 챔버 내에서 생성될 수도 있다. 막에 통합된 질소는 실리콘 및 질소-함유 프리커서 (예를 들어, 트리실릴아민 (TSA) 또는 디실릴아민 (DSA)), 질소 프리커서 (예를 들어, 암모니아 (NH3) 또는 히드라진 (N2H4)), 또는 플라즈마 내로 공급된 질소-함유 가스 (N2, NH3, NO, NO2, N2O) 와 같은 하나 이상의 소스들로부터 올 수 있다. 디포지션 후에, 유동성 유전체 막은 이하 중 하나 이상을 수행하도록 처리된다: 디포지션시 막의 화학적 변환 및 치밀화. 화학적 변환은 질소 컴포넌트의 일부 또는 전부의 제거, 주로 SiO 네트워크로의 Si(ON)x 막의 변환을 포함할 수도 있다. 이는 또한 막으로부터 하나 이상의 -H, -OH, -CH 및 -NH 종들의 제거를 포함할 수도 있다. 이러한 막은 상기에 기술된 바와 같이 치밀화될 수도 있다. 특정한 실시예들에서, 이는 주로 처리 후의 SiN일 수도 있고; 또는 SiO 네트워크 또는 SiON 네트워크를 형성하기 위해 산화될 수도 있다. 디포지션 후 변환 처리는 질소 및/또는 아민기들을 제거할 수도 있다. 상기에 기술된 바와 같이, 디포지션 후 처리는 열, 화학, 플라즈마, UV, IR 또는 마이크로파 에너지로의 노출을 포함할 수도 있다.
장치
본 발명의 방법들은 넓은 범위의 모듈들에 대해 수행될 수도 있다. 이 방법들은 HDP-CVD 반응기들, PECVD 반응기들, 부압 CVD 반응기들, CVD 반응들을 위해 장착된 임의의 챔버, 및 PDL (pulsed deposition layers) 을 위해 사용된 챔버들을 포함하는 플라즈마 처리 및/또는 유전체 막의 디포지션을 위해 장착된 임의의 장치에 구현될 수도 있다.
이러한 장치는 많은 상이한 형태들을 취할 수도 있다. 일반적으로, 장치는 모듈 각각이 하나 이상의 웨이퍼들을 하우징하고 웨이퍼 프로세싱에 적합한 챔버 또는 반응기 (때때로 다수의 스테이션들을 포함) 를 갖는 하나 이상의 모듈들을 포함할 것이다. 챔버 각각은 프로세싱을 위해 하나 이상의 웨이퍼들을 하우징할 수도 있다. 하나 이상의 챔버들은 규정된 위치 또는 위치들 (이 위치 내에서 운동, 예를 들어, 회전, 진동, 또는 다른 교반 (agitation) 하거나 하지 않으면서) 내에 웨이퍼를 유지한다. 프로세스 동안, 웨이퍼 각각은 페데스탈, 웨이퍼 척 및/또는 다른 웨이퍼 홀딩 장치에 의해 제자리에 홀딩된다. 웨이퍼가 가열되는 특정한 동작들을 위해, 장치는 히팅 플레이트와 같은 히터를 포함할 수도 있다. 적합한 반응기들의 예들은 모두 캘리포니아, 프레몬트의 Lam Research로부터 입수가능한 SequelTM 반응기, VectorTM, SpeedTM 반응기, 및 GammaTM 반응기이다.
상기 논의된 바와 같이, 다양한 실시예들에 따라, 표면 처리는 유동성 유전체 디포지션과 같거나 상이한 모듈 내에서 발생할 수도 있다. 유동성 갭 충진을 위해 하나 이상의 모듈들을 포함하는 반도체 제작 툴들이 본 명세서에 제공된다. 도 10a는 웨이퍼 이송 시스템 (1095) 및 로드록들 (1090), 원격 플라즈마 처리 모듈 (1070), 및 유동성 디포지션 모듈 (1080) 을 포함하는 예시적인 툴 구성 (1060) 을 도시한다. 디포지션 후 경화 모듈 및/또는 하나 이상의 원격 플라즈마 처리 모듈들 (1070) 또는 유동성 디포지션 모듈 (1080) 과 같은 추가적인 모듈들이 또한 포함될 수도 있다.
전처리 또는 후처리를 위해 사용될 수도 있는 다른 모듈들은 SPEED 또는 SPEED Max, INOVA RPM (Reactive Preclean Module), Altus ExtremeFill (EFx) 모듈, Vector Extreme 전처리 모듈 (플라즈마, 자외선 또는 적외선 전처리 용), SOLA (UV 전처리 용), 및 Vector 또는 Vector Extreme 모듈들을 포함한다. 이들 모듈들은 유동성 디포지션 모듈과 동일한 백본에 부착될 수도 있다. 또한, 상기 기술된 바와 같이, 원격 플라즈마 처리 모듈 및 유동성 디포지션 모듈은 상이한 백본들 상에 있을 수도 있다. 시스템 제어기는 툴의 임의의 또는 모든 컴포넌트들에 연결될 수도 있고; 이들의 배치 및 연결성은 특정한 구현에 기초하여 변할 수도 있다. 시스템 제어기의 예는 도 11을 참조하여 이하에 기술된다.
도 10b는 청구된 발명의 표면 처리 방법들을 실시하기에 적합한 장치 (1050) 의 개략적인 예시이다. 장치 (1050) 는 플라즈마 소스 (1001) 및 샤워헤드 어셈블리 (1005) 에 의해 분리된 프로세스 챔버 (1003) 를 갖는다. 플라즈마 소스 (1001) 는 하나 이상의 가스 유입구들 (1101) 에 연결된다. 샤워헤드 (1009) 는 샤워헤드 어셈블리 (1005) 의 하단부를 형성한다. 불활성 가스 유입구 (1013) 는 플라즈마 소스 (1001) 의 다운스트림 및 기판 (1015) 및 샤워헤드 (1009) 의 업스트림에 있다. 프로세스 챔버 (1003) 내부에서, 기판 (1015) 이 플래튼 (platen) (또는 테이지) (1017) 상에 얹혀진다. 플래튼 (1017) 은 가열/냉각 엘리먼트와 피트 (fit) 될 수도 있다. 일부 실시예들에서, 플래튼 (1017) 은 또한 기판 (1015) 에 바이어스를 인가하기 위해 구성되지만, 상기에 기술된 바와 같이, 많은 실시예들에서, 중성종만이 이 처리에서 사용된다. 진공 펌프 및 도관 (1019) 을 통해 저압이 반응 챔버 (1003) 내에서 달성된다.
동작 시, 처리 프로세스 가스가 가스 유입구 (1101) 를 통해 플라즈마 소스 (1001) 에 도입된다. 플라즈마 소스에 도입된 가스는 플라즈마를 형성하기 위해 플라즈마 소스 내에서 활성화될 화학적으로 활성 종들을 함유한다. 가스 유입구 (1101) 는 임의의 타입의 가스 유입구일 수도 있고 다수의 포트들 또는 제트들을 포함할 수도 있다. 프로세스 가스가 다수의 컴포넌트들의 가스들을 포함하면, 이들은 사전에 혼합되거나 플라즈마 소스 (1001) 내로 개별적으로 도입될 수도 있다. 플라즈마 소스 (1001) 에서 플라즈마를 형성하기 위해 소스에 도입된 가스의 활성 종들이 생성된다. 도 10b에서, RF 플라즈마 소스가 유도 코일 (1015) 과 함께 도시된다. 유도 코일들 (1015) 이 에너자이징되고 플라즈마가 생성된다. 장치 (1000) 는 샤워헤드 (1009) 의 업스트림 및 플라즈마 소스 (1001) 의 다운스트림에 가스 유입구들 (1013) 을 포함할 수도 있다. 이들은 선택적으로 예를 들어 불활성 가스를 플라즈마와 혼합하기 위해 사용될 수도 있다. 존재한다면, 가스 유입구들 (1013) 은 임의의 타입의 가스 유입구들일 수도 있고 혼합을 최적화하기 위해 다수의 포트들 또는 제트들을 포함할 수도 있다. 샤워헤드 (1009) 는 플라즈마 혼합물을 샤워헤드 홀들 (1021) 을 통해 프로세스 챔버 (1003) 로 지향시킨다. 프로세스 챔버 (1003) 내의 플라즈마의 균일성을 최대화하기 위해 임의의 수 및 배열의 샤워헤드 홀들 (1021) 이 있을 수도 있다. 샤워헤드 어셈블리 (1005) 는 인가된 전압을 가질 수도 있고 중성 종들의 프로세스 챔버 (1003) 로의 플로우를 허용하면서 일부 또는 실질적으로 모든 이온들의 플로우를 중단시킨다. 언급된 바와 같이, 기판 (1015) 은 온도 제어될 수도 있다. 플라즈마는 상기된 바와 같이 기판을 화학적으로 변경하기 위해 이와 반응할 수도 있다.
도 11은 청구된 발명의 표면 처리 방법들을 실시하기에 적합한 장치 (1100) 의 개략적인 예시이다. 이 예에서, 장치 (1100) 는 또한 유동성 유전체 디포지션을 위해 사용될 수도 있다. 장치 (1100) 는 프로세싱 챔버 (1118) 및 원격 플라즈마 생성기 (1106) 를 포함한다. 프로세싱 챔버 (1118) 는 페데스탈 (1120), 샤워헤드 (1114), 제어 시스템 (1122) 및 이하에 기술된 다른 컴포넌트들을 포함한다. 도 11의 예에서, 장치 (1100) 는 또한 RF 생성기 (1116) 를 포함할 수도 있지만, 이는 일부 실시예들에서 제공되지 않을 수도 있다.
처리 시약들, H2, H2O, O2, 등 및 N2, Ar, He와 같은 불활성 또는 캐리어 가스들이 소스 (1102) 와 같은 다양한 처리 시약 소스들로부터 원격 플라즈마 생성기 (1106) 로 공급된다. 처리 시약 소스는 하나 또는 시약들의 혼합물을 포함하는 저장 탱크일 수도 있다. 게다가, 시약들의 설비 와이드 소스가 사용될 수도 있다.
임의의 적합한 원격 플라즈마 생성기가 사용될 수도 있다. 예를 들어, 모두가 Massachusetts Andover 소재의 MKS Instruments로부터 입수가능한, ASTRON® i Type AX7670, ASTRON® e Type AX7680, ASTRON® ex Type AX7685, ASTRON® hf-s Type AX7645와 같은, RPC (Remote Plasma Cleaning) 유닛들이 사용될 수도 있다. RPC 유닛은 통상적으로 공급된 세정 시약들을 사용하여서 약하게 이온화된 플라즈마를 생성하는 자립적인 디바이스이다. RPC 유닛 내에는 고 전력 RF 생성기가 내장되어서 플라즈마 내의 전자들에 에너지를 제공한다. 이어서, 이 에너지는 중성의 세정 시약 분자들에 전달되어서 대략 2000 K 차수의 온도에 이르며 이로써 이러한 세정 시약들의 열적 해리를 유발한다. RPC 유닛은 그의 높은 RF 에너지 및 세정 시약이 이 에너지의 대부분을 흡수하게 하는 특별한 채널 기하구조로 인해서 유입되는 세정 시약 분자들의 90 %보다 많은 분자를 해리할 수도 있다.
이어서 처리 시약 혼합물은 연결 라인 (1108) 을 통해 프로세싱 챔버 (1118) 로 흐르고, 챔버에서 페데스탈 (1120) 상의 웨이퍼 또는 다른 기판을 처리하기 위해 혼합물이 샤워헤드 (1114) 를 통해 분배된다.
프로세싱 챔버 (1118) 는 다양한 재료들 및 이들 각각의 농도들, 압력, 온도, 및 다른 프로세스 파라미터들을 센싱하고 프로세스 동안 반응기 조건들에 관한 정보를 시스템 제어기 (1122) 에 제공하기 위한 센서들 (1124) 을 포함할 수도 있다. 프로세스 동안 모니터링될 수도 있는 챔버 센서들의 예들은 질량 유량 제어기들, 압력계들과 같은 압력 센서들, 및 페데스탈 내에 위치된 열전대들을 포함한다. 센서들 (1124) 은 또한 챔버 내의 가스들의 존재를 모니터링하기 위한 적외선 검출기 또는 광학 검출기를 포함할 수도 있다. 휘발성 부산물들 및 다른 과도 가스들이 진공 펌프 및 밸브를 포함하는 유출구 (1126) 를 통해 반응기 (1118) 로부터 제거된다.
특정한 실시예들에서, 시스템 제어기 (1122) 는 처리 및/또는 후속하는 디포지션 동안 프로세스 조건들을 제어하도록 채택된다. 시스템 제어기 (1122) 는 통상적으로 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 것이다. 프로세서는 CPU 또는 컴퓨터, 아날로그 및/또는 디지털 입력/출력 접속부들, 스텝퍼 모터 제어기 보드들 등을 포함할 수도 있다. 통상적으로 시스템 제어기 (1122) 와 연관된 사용자 인터페이스가 있을 것이다. 사용자 인터페이스는 디스플레이 스크린, 장치 및/또는 프로세스 조건들의 그래픽 소프트웨어 디스플레이들 및 포인팅 디바이스들, 키보드, 터치 스크린, 마이크로폰, 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다.
특정한 실시예들에서, 시스템 제어기 (1122) 는 또한 프로세스 동안, 가스 플로우 레이트, 챔버 압력, 생성기 프로세스 파라미터들을 포함하는, 모든 액티비티들을 제어할 수도 있다. 시스템 제어기 (1122) 는 타이밍, 가스들의 혼합물, 챔버 압력, 페데스탈 (및 기판) 온도, 및 특정한 프로세스의 다른 파라미터들을 제어하기 위한 인스트럭션들의 세트들을 포함하는 시스템 제어 소프트웨어를 실행한다. 시스템 제어기는 또한 전달 시스템의 밸브들, 액체 전달 제어기들 및 MFC들뿐만 아니라 플로우 한정 밸브들 및 배출 라인을 조절함으로써 챔버 내의 다양한 프로세스 가스들의 농도를 제어할 수도 있다. 시스템 제어기는 타이밍, 가스들 및 액체들의 플로우 레이트들, 챔버 압력, 기판 온도, 및 특정한 프로세스의 다른 파라미터들을 제어하기 위한 인스트럭션들의 세트들을 포함하는 시스템 제어 소프트웨어를 실행한다. 일부 실시예들에서 제어기와 연관된 메모리 디바이스들 상에 저장된 다른 컴퓨터 프로그램들이 채택될 수도 있다. 특정한 실시예들에서, 시스템 제어기는 장치들의 다양한 컴포넌트들로/외부로의 기판의 이송을 제어한다.
프로세스 시퀀스에서의 프로세스를 제어하기 위한 컴퓨터 프로그램 코드는 예를 들어 어셈블리 언어, C, C++, 파스칼, 포트란, 또는 다른 것들과 같은 임의의 통상적인 컴퓨터 판독 가능한 프로그래밍 언어로 기록될 수 있다. 컴파일링된 객체 코드 또는 스크립트가 프로그램 내에서 식별된 태스크들을 수행하도록 프로세서에 의해서 실행된다. 시스템 소프트웨어는 다수의 상이한 방식들로 설계 또는 구성될 수도 있다. 예를 들어, 기술된 다양한 프로세스들을 수행하는데 필요한 챔버 컴포넌트들의 동작을 제어하도록 다양한 챔버 컴포넌트 서브루틴 또는 제어 객체가 기록될 수 있다. 이러한 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 실례들은 가스 제어 코드, 압력 제어 코드 및 플라즈마 제어 코드를 포함한다.
제어기 파라미터들은 예를 들어서, 각 동작 타이밍, 챔버 내 압력, 기판 온도, 프로세스 가스 플로우 레이트, RF 전력, 및 상기 기술된 다른 것들과 같은 프로세스 조건들에 관한 것이다. 이러한 파라미터들은 레시피의 형태로 사용자에게 제공되며 사용자 인터페이스를 사용하여서 입력될 수도 있다. 프로세스를 모니터링하기 위한 신호들이 시스템 제어기의 아날로그 입력 접속부 및/또는 디지털 입력 접속부에 의해서 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 장치의 아날로그 출력 접속부 및 디지털 출력 접속부 상의 출력이다.
일부 구현예들에서, 제어기는 상기 기술된 예들의 일부일 수도 있는 시스템의 일부이다. 이러한 시스템들은 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱을 위한 플랫폼 또는 플랫폼들, 및/또는 구체적인 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 전, 동안, 및 후에 이들의 동작을 제어하기 위한 전자제품들에 집적될 수도 있다. 이 전자제품들은 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부품들 (subpart) 을 제어할 수도 있는 "제어기"로서 지칭될 수도 있다. 프로세싱 요건들 및/또는 시스템의 타입에 따라, 제어기는 프로세싱 가스들의 전달, 온도 설정들 (예를 들어, 가열 및 또는 냉각), 압력 설정들, 진공 설정들, 전력 설정들, 무선 주파수 (RF) 생성기 설정들, RF 매칭 회로 설정들, 주파수 설정들, 플로우 레이트 설정들, 유체 전달 설정들, 위치 및 동작 설정들, 툴로/외부로의 웨이퍼 이송 및 특정한 시스템과 연결되거나 인터페이스된 다른 이송 툴들 및/또는 로드록들을 포함하는 웨이퍼 본 명세서에 개시된 임의의 프로세스들을 제어하도록 프로그램될 수도 있다.
일반적으로, 제어기는 인스트럭션들을 수신, 인스트럭션들을 발행, 동작을 제어, 세정 동작들을 인에이블, 엔드포인트 측정을 인에이블하는 등의 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어 형태의 칩들, DSP (digital signal processor), ASIC (application specific integrated circuit) 으로 규정된 칩들, 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 다양한 개별 설정들 (또는 프로그램 파일들) 의 형태로 제어기로 통신되고, 반도체 웨이퍼 또는 시스템 상/에 대한 특정한 프로세스를 수행하기 위한 동작 파라미터들을 규정하는 인스트럭션들일 수도 있다. 동작 파라미터들은 일부 실시예들에서, 하나 이상의 층들, 재료들, 금속들, 산화물들, 실리콘, 이산화 실리콘, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안 하나 이상의 프로세싱 단계들을 달성하기 위해 프로세스 엔지니어들에 의해 규정된 레시피의 일부일 수도 있다.
일부 구현예들에서, 제어기는 시스템에 집적된, 시스템에 커플링된, 그렇지 않으면 시스템에 네트워크된, 또는 이들의 조합인 컴퓨터의 일부이거나 컴퓨터에 커플링될 수도 있다. 예를 들어, 제어기는 "클라우드 (cloud)" 또는 웨이퍼 프로세싱의 원격 액세스를 허용할 수 있는 제조 호스트 컴퓨터 시스템의 전부 또는 일부 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현재 진행 상태를 모니터링, 과거 제조 동작들의 히스토리 검토, 복수의 제조 동작들로부터의 트렌드 또는 성능 메트릭들 검토, 현재 프로세싱 파라미터들 변경, 현재 프로세싱에 이어지는 프로세싱 단계들 설정, 또는 새로운 프로세스를 시작하기 위해 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는, 네트워크를 통해 시스템으로 프로세스 레시피들을 제공할 수 있다. 원격 컴퓨터는 원격 컴퓨터로부터 시스템으로 나중에 통신되는, 파라미터들 및/또는 설정들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안 수행되는 프로세싱 단계들 각각을 위한 파라미터들을 명시하는 데이터의 형태의 인스트럭션들을 수신한다. 파라미터들은 수행될 프로세스의 타입 및 제어기가 인터페이스하거나 제어하도록 구성된 툴의 타입으로 명시될 수도 있다는 것을 이해해야 한다. 따라서, 상기에 기술된 바와 같이, 제어기는 서로 네트워크되고 본 명세서에 기술된 프로세스들 및 제어들과 같은, 공통의 목표를 향해 작용하는 하나 이상의 개별 제어기들을 포함하는 것으로 분산될 수도 있다. 이러한 목표들을 위한 분산된 제어기의 예는 챔버 상의 프로세스를 제어하도록 결합하는 원격으로 위치된 (플랫폼 레벨로 또는 원격 컴퓨터의 일부로서) 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 것이다.
제한 없이, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 디포지션 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (physical vapor deposition) 챔버 또는 모듈, CVD (chemical vapor deposition) 챔버 또는 모듈, ALD (atomic layer deposition) 챔버 또는 모듈, ALE (atomic layer etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작과 연관되거나 사용될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상기에 주지된 바와 같이, 툴에 의해 수행되는 프로세스 단계 또는 단계들에 따라, 제어기는 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접한 툴들, 이웃 툴들, 공장 전체에 위치된 툴들, 메인 컴퓨터, 다른 제어기 또는 반도체 제작 공장 내의 툴 위치들 및/또는 로딩 포트들로/로부터 웨이퍼들의 컨테이너들을 가져오는 재료 이송에 사용된 툴들 중 하나 이상과 통신할 수도 있다.
개시된 방법들 및 장치들은 또한 반도체 제조를 위한 리소그래피 및/또는 패터닝 하드웨어를 포함하는 시스템들에서 구현될 수도 있다. 또한, 개시된 방법들은 개시된 방법들에 선행하거나 후속하는 리소그래피 및/또는 패터닝 프로세스들로 구현될 수도 있다. 본 명세서에서 상술한 장치/프로세스는 예를 들어 반도체 소자, 디스플레이, LED, 광전 패널 등의 제조 또는 가공을 위한 리소그래피 패터닝 툴 또는 프로세스와 함께 사용될 수 있다. 통상적으로, 이러한 툴들/프로세스들은 반드시 그러한 것은 아니지만 공통 제조 시설 내에서 함께 사용 또는 수행될 수 있다. 막 리소그래피 패터닝은 통상적으로 각각 복수의 가능한 툴을 사용하여 실현되는 다음의 단계들 중 몇몇 또는 모두를 포함하며, 이 단계들은 (1) 스핀 온 또는 스프레이 온 툴을 사용하여 기판과 같은 작업 대상에 포토레지스트를 도포하는 동작, (2) 고온 플레이트 퍼니스 또는 UV 경화 툴을 사용하여서 포토레지스트를 경화하는 동작, (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여서 포토레지스트를 가시광선 또는 자외선 또는 x 선 광에 노출시키는 동작, (4) 습윤 벤치 (wet bench) 와 같은 툴을 사용하여서 레지스트를 선택적으로 제거하여 이를 패터닝하도록 상기 포토레지스트를 현상하는 동작, (5) 건식 또는 플라즈마 보조 에칭 툴을 사용하여 상기 레지스트 패턴을 그 아래의 막 또는 작업 대상에 전사하는 동작 및 (6) RF 또는 마이크로웨이브 플라즈마 레지스트 스트립퍼 (stripper) 와 같은 툴을 사용하여 포토레지스트를 제거하는 동작을 포함할 수 있다.
전술한 발명이 이해의 명확성을 목적으로 다소 상세히 기술되었지만, 특정한 변화들 및 수정들이 첨부된 청구항들의 범위 내에서 실시될 수도 있다는 것이 자명할 것이다. 본 발명의 프로세스들, 시스템들, 및 장치를 구현하는 많은 대안적인 방식들이 있다는 것을 주의해야 한다. 따라서, 제공된 실시예들은 예시적이고 제한적인 것으로 간주되고, 본 발명은 본 명세서에 제공된 상세들로 제한되는 것은 아니다.

Claims (20)

  1. 기판 표면 상의 유동성 유전체 (flowable dielectric) 디포지션 전에, 다단계 처리 (multi-step treatment) 를 수행하는 단계를 포함하고, 상기 다단계 처리는 수소-함유 환원 프로세스 가스로부터 원격으로 생성된 플라즈마 종들에 상기 기판 표면을 노출시키는 제 1 동작 및 산소-함유 산화 프로세스 가스로부터 원격으로 생성된 플라즈마 종들에 상기 기판 표면을 노출시키는 제 2 동작을 포함하고, 상기 제 2 동작은 상기 제 1 동작 이후에 수행되는, 방법.
  2. 제 1 항에 있어서,
    상기 다단계 처리 동안 상기 기판 온도는 약 -20 ℃ 내지 300 ℃인, 방법.
  3. 제 1 항에 있어서,
    상기 다단계 처리 동안 상기 기판 온도는 약 -20 ℃ 내지 100 ℃인, 방법.
  4. 제 1 항에 있어서,
    상기 수소-함유 환원 프로세스 가스는 수소 (H2), 암모니아 (NH3), 및 히드라진 (N2H2) 중 하나 이상을 포함하는, 방법.
  5. 제 4 항에 있어서,
    상기 수소-함유 산화 프로세스 가스는 물 (H2O) 및 과산화수소 (H2O2) 중 하나 이상을 포함하는, 방법.
  6. 제 1 항에 있어서,
    상기 수소-함유 산화 프로세스 가스는 수소-함유 화합물 및 산소-함유 화합물의 혼합물을 포함하는, 방법.
  7. 제 1 항에 있어서,
    상기 수소-함유 산화 프로세스 가스는 하나 이상의 히드록실기 (-OH) 를 갖는 화합물을 포함하는, 방법.
  8. 제 1 항에 있어서,
    상기 수소-함유 산화 프로세스 가스는 H2, NH3, N2H2 중 하나 이상과 산소 (O2), 오존 (O3), H2O, H2O2, 이산화탄소 (CO2), 및 일산화탄소 (CO) 중 하나 이상의 혼합물인, 방법.
  9. 제 1 항에 있어서,
    상기 제 1 동작에서 주 반응성 종들은 수소 (H) 라디칼인, 방법.
  10. 제 1 항에 있어서,
    상기 수소-함유 환원 프로세스 가스는 실질적으로 산소를 포함하지 않는, 방법.
  11. 제 1 항에 있어서,
    실리콘-함유 증기 상 프리커서 (vapor phase precursor) 및 공반응물 (co-reactant) 에 상기 기판 표면을 노출시켜 상기 기판 표면 상에 유동성 유전체 막을 디포지션하는 단계를 더 포함하는, 방법.
  12. 제 11 항에 있어서,
    상기 실리콘-함유 증기 상 프리커서는 실리콘 (Si) - 탄소 (C) 결합을 포함하는, 방법.
  13. 제 11 항에 있어서,
    상기 실리콘-함유 증기 상 프리커서는 실리콘-알킬 결합을 포함하는, 방법.
  14. 제 11 항에 있어서,
    상기 디포지션은 상기 다단계 처리와 동일한 챔버에서 발생하는, 방법.
  15. 제 11 항에 있어서,
    상기 디포지션은 상기 다단계 처리와 상이한 챔버에서 발생하는, 방법.
  16. 제 15 항에 있어서,
    상기 기판은 상기 다단계 처리와 상기 디포지션 사이에 대기에 노출되는, 방법.
  17. 기판 표면 상의 유동성 유전체 디포지션 전에, 다단계 처리를 수행하는 단계를 포함하고,
    상기 다단계 처리는 상기 기판 표면을 환원 분위기에 노출시키는 제 1 동작 및 산화 분위기에 상기 기판 표면을 노출시키는 제 2 동작을 포함하는, 방법.
  18. 기판 표면 상의 유동성 유전체 디포지션 전에,
    상기 기판 표면을 수소-함유 산화 분위기에 노출시키는 단계를 포함하고, 상기 수소-함유 산화 분위기는 물 (H2O) 의 산화 전위보다 큰 산화 전위를 갖는 산소-함유 산화제로부터 생성되는, 방법.
  19. 실리콘-함유 표면을 처리하여 20 Å 보다 큰 두께의 산화물 계면층을 형성함이 없이 20 °보다 작게 습윤 접촉 각 (wetting contact angle) 을 감소시키는 단계를 포함하는, 방법.
  20. 기판 지지부를 포함하는 챔버;
    상기 챔버에 대해 원격인 플라즈마 생성기;
    상기 플라즈마 생성기로의 하나 이상의 유입구들;
    상기 플라즈마 생성기에서 생성된 플라즈마 종들을 상기 챔버로 지향시킬 수 있는 상기 플라즈마 생성기와 상기 챔버 사이의 라인; 및
    인스트럭션들을 포함하는 제어기를 포함하고,
    상기 인스트럭션들은,
    수소-함유 환원 프로세스 가스를 상기 플라즈마 생성기에 도입하고 생성된 플라즈마 종들을 상기 챔버로 지향시키는 제 1 동작; 및
    상기 제 1 동작 후에, 수소-함유 산화 프로세스 가스를 상기 플라즈마 생성기에 도입하고 상기 플라즈마 종들을 상기 챔버로 지향시키는 제 2 동작을 위한 것인, 장치.
KR1020140146464A 2013-10-25 2014-10-27 기판 표면들 상에 유동성 유전체 디포지션 처리 KR102345229B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020210188050A KR102427218B1 (ko) 2013-10-25 2021-12-27 기판 표면들 상에 유동성 유전체 디포지션 처리

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201361895676P 2013-10-25 2013-10-25
US61/895,676 2013-10-25
US14/519,400 2014-10-21
US14/519,400 US9847222B2 (en) 2013-10-25 2014-10-21 Treatment for flowable dielectric deposition on substrate surfaces

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020210188050A Division KR102427218B1 (ko) 2013-10-25 2021-12-27 기판 표면들 상에 유동성 유전체 디포지션 처리

Publications (2)

Publication Number Publication Date
KR20150048084A true KR20150048084A (ko) 2015-05-06
KR102345229B1 KR102345229B1 (ko) 2021-12-29

Family

ID=52995910

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020140146464A KR102345229B1 (ko) 2013-10-25 2014-10-27 기판 표면들 상에 유동성 유전체 디포지션 처리
KR1020210188050A KR102427218B1 (ko) 2013-10-25 2021-12-27 기판 표면들 상에 유동성 유전체 디포지션 처리
KR1020220092400A KR102572641B1 (ko) 2013-10-25 2022-07-26 기판 표면들 상에 유동성 유전체 디포지션 처리

Family Applications After (2)

Application Number Title Priority Date Filing Date
KR1020210188050A KR102427218B1 (ko) 2013-10-25 2021-12-27 기판 표면들 상에 유동성 유전체 디포지션 처리
KR1020220092400A KR102572641B1 (ko) 2013-10-25 2022-07-26 기판 표면들 상에 유동성 유전체 디포지션 처리

Country Status (3)

Country Link
US (1) US9847222B2 (ko)
KR (3) KR102345229B1 (ko)
TW (1) TWI663689B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11476419B2 (en) 2019-08-16 2022-10-18 Samsung Electronics Co., Ltd. Method for manufacturing a semiconductor device including a low-k dielectric material layer
WO2022245641A1 (en) * 2021-05-20 2022-11-24 Applied Materials, Inc. Flowable cvd film defect reduction

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9257302B1 (en) 2004-03-25 2016-02-09 Novellus Systems, Inc. CVD flowable gap fill
US9245739B2 (en) 2006-11-01 2016-01-26 Lam Research Corporation Low-K oxide deposition by hydrolysis and condensation
US9719169B2 (en) 2010-12-20 2017-08-01 Novellus Systems, Inc. System and apparatus for flowable deposition in semiconductor fabrication
US10714436B2 (en) 2012-12-12 2020-07-14 Lam Research Corporation Systems and methods for achieving uniformity across a redistribution layer
US10049921B2 (en) 2014-08-20 2018-08-14 Lam Research Corporation Method for selectively sealing ultra low-k porous dielectric layer using flowable dielectric film formed from vapor phase dielectric precursor
KR102351411B1 (ko) * 2014-09-26 2022-01-17 인텔 코포레이션 포토리소그래피 포이즈닝을 감소시키기 위한 산화 플라즈마 후처리를 위한 기술 및 연관된 구조체들
WO2017027430A1 (en) * 2015-08-07 2017-02-16 Sba Materials, Inc. Plasma damage management
US9916977B2 (en) 2015-11-16 2018-03-13 Lam Research Corporation Low k dielectric deposition via UV driven photopolymerization
US10388546B2 (en) 2015-11-16 2019-08-20 Lam Research Corporation Apparatus for UV flowable dielectric
KR102378021B1 (ko) 2016-05-06 2022-03-23 에이에스엠 아이피 홀딩 비.브이. SiOC 박막의 형성
KR20190011817A (ko) * 2016-06-25 2019-02-07 어플라이드 머티어리얼스, 인코포레이티드 갭충전 애플리케이션들을 위한 유동가능 비정질 실리콘 막들
CN109477214A (zh) * 2016-07-19 2019-03-15 应用材料公司 可流动含硅膜的沉积
US11189487B2 (en) * 2016-09-30 2021-11-30 Intel Corporation Method and apparatus for high pressure cure of flowable dielectric films
US10062561B2 (en) 2016-11-01 2018-08-28 Applied Materials, Inc. High-pressure annealing and reducing wet etch rates
CN110546302B (zh) * 2017-05-05 2022-05-27 Asm Ip 控股有限公司 用于受控形成含氧薄膜的等离子体增强沉积方法
CN115233183A (zh) 2017-05-16 2022-10-25 Asm Ip 控股有限公司 电介质上氧化物的选择性peald
US11201036B2 (en) 2017-06-09 2021-12-14 Beijing E-Town Semiconductor Technology Co., Ltd Plasma strip tool with uniformity control
US10790119B2 (en) * 2017-06-09 2020-09-29 Mattson Technology, Inc Plasma processing apparatus with post plasma gas injection
CN111630203A (zh) 2018-01-19 2020-09-04 Asm Ip私人控股有限公司 通过等离子体辅助沉积来沉积间隙填充层的方法
US10388513B1 (en) * 2018-07-03 2019-08-20 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
TWI792005B (zh) * 2019-07-23 2023-02-11 美商應用材料股份有限公司 可流動cvd薄膜之表面粗糙度
JP7304768B2 (ja) * 2019-08-16 2023-07-07 株式会社Screenホールディングス 熱処理装置および熱処理装置の洗浄方法
CN115004329A (zh) * 2019-11-27 2022-09-02 应用材料公司 用于选择性间隙填充的双等离子体预清洁
KR20220103781A (ko) 2019-11-27 2022-07-22 어플라이드 머티어리얼스, 인코포레이티드 다수의 플라즈마 유닛들을 갖는 프로세싱 챔버
US20210175075A1 (en) * 2019-12-09 2021-06-10 Applied Materials, Inc. Oxygen radical assisted dielectric film densification
US11594401B2 (en) * 2020-02-25 2023-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing semiconductor wafer with wafer chuck having fluid guiding structure
US11615984B2 (en) * 2020-04-14 2023-03-28 Applied Materials, Inc. Method of dielectric material fill and treatment
US11955381B2 (en) 2020-06-22 2024-04-09 Applied Materials, Inc. Low-temperature plasma pre-clean for selective gap fill
US20210395883A1 (en) * 2020-06-22 2021-12-23 Tokyo Electron Limited System and Method for Thermally Cracking Ammonia
TWI749955B (zh) * 2020-09-28 2021-12-11 天虹科技股份有限公司 減少非輻射復合的微發光二極體的製作方法及製作機台
TW202223991A (zh) * 2020-10-21 2022-06-16 荷蘭商Asm Ip私人控股有限公司 用於可流動間隙填充之方法及裝置
US11723293B2 (en) 2021-03-26 2023-08-08 International Business Machines Corporation Reactivation of a deposited metal liner
KR20230013712A (ko) * 2021-07-19 2023-01-27 삼성전자주식회사 반도체 장치
JP2023028517A (ja) * 2021-08-19 2023-03-03 東京エレクトロン株式会社 基板処理方法
US11830728B2 (en) 2021-10-13 2023-11-28 Applied Materials, Inc. Methods for seamless gap filling of dielectric material

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020098627A1 (en) * 2000-11-24 2002-07-25 Pomarede Christophe F. Surface preparation prior to deposition
KR20120089792A (ko) * 2010-12-09 2012-08-13 노벨러스 시스템즈, 인코포레이티드 고 종횡비 트렌치의 바텀 업 충전
US9719169B2 (en) * 2010-12-20 2017-08-01 Novellus Systems, Inc. System and apparatus for flowable deposition in semiconductor fabrication

Family Cites Families (198)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1483144A (en) 1975-04-07 1977-08-17 British Petroleum Co Protective films
JPS618945A (ja) 1984-06-25 1986-01-16 Nec Corp 半導体集積回路装置
US5221556A (en) 1987-06-24 1993-06-22 Epsilon Technology, Inc. Gas injectors for reaction chambers in CVD systems
ATE94782T1 (de) 1987-12-21 1993-10-15 Union Carbide Corp Verwendung von superkritischen fluessigkeiten als verduenner beim aufspruehen von ueberzuegen.
CA2009518C (en) 1990-02-07 2000-10-17 Luc Ouellet Spin-on glass processing technique for the fabrication of semiconductor device
US5225366A (en) 1990-06-22 1993-07-06 The United States Of America As Represented By The Secretary Of The Navy Apparatus for and a method of growing thin films of elemental semiconductors
US5932289A (en) 1991-05-28 1999-08-03 Trikon Technologies Limited Method for filling substrate recesses using pressure and heat treatment
US5387546A (en) 1992-06-22 1995-02-07 Canon Sales Co., Inc. Method for manufacturing a semiconductor device
JP3262334B2 (ja) 1992-07-04 2002-03-04 トリコン ホルディングズ リミテッド 半導体ウエハーを処理する方法
US5382311A (en) 1992-12-17 1995-01-17 Tokyo Electron Limited Stage having electrostatic chuck and plasma processing apparatus using same
JP3165938B2 (ja) 1993-06-24 2001-05-14 東京エレクトロン株式会社 ガス処理装置
CA2131668C (en) 1993-12-23 1999-03-02 Carol Galli Isolation structure using liquid phase oxide deposition
US5858880A (en) 1994-05-14 1999-01-12 Trikon Equipment Limited Method of treating a semi-conductor wafer
US5534731A (en) 1994-10-28 1996-07-09 Advanced Micro Devices, Incorporated Layered low dielectric constant technology
JPH08153784A (ja) 1994-11-28 1996-06-11 Nec Corp 半導体装置の製造方法
US5558717A (en) 1994-11-30 1996-09-24 Applied Materials CVD Processing chamber
US5960300A (en) 1994-12-20 1999-09-28 Matsushita Electric Industrial Co., Ltd. Method of manufacturing semiconductor device
JPH08279495A (ja) 1995-02-07 1996-10-22 Seiko Epson Corp プラズマ処理装置及びその方法
US5796074A (en) 1995-11-28 1998-08-18 Applied Materials, Inc. Wafer heater assembly
US5747381A (en) 1996-02-12 1998-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Technique for the removal of residual spin-on-glass (SOG) after full SOG etchback
US6001183A (en) 1996-06-10 1999-12-14 Emcore Corporation Wafer carriers for epitaxial growth processes
KR0183886B1 (ko) 1996-06-17 1999-04-15 김광호 반도체장치의 트렌치 소자분리 방법
US5775808A (en) 1996-06-19 1998-07-07 Applied Materials, Inc. Apparatus for real-time, in situ measurement of temperature and a method of fabricating and using same
US6170428B1 (en) 1996-07-15 2001-01-09 Applied Materials, Inc. Symmetric tunable inductively coupled HDP-CVD reactor
US5807785A (en) 1996-08-02 1998-09-15 Applied Materials, Inc. Low dielectric constant silicon dioxide sandwich layer
KR100440233B1 (ko) 1996-08-24 2004-07-15 트리콘 이큅먼츠 리미티드 반도체 기판 처리방법
US5879574A (en) 1996-11-13 1999-03-09 Applied Materials, Inc. Systems and methods for detecting end of chamber clean in a thermal (non-plasma) process
FR2756663B1 (fr) 1996-12-04 1999-02-26 Berenguer Marc Procede de traitement d'un substrat semi-conducteur comprenant une etape de traitement de surface
US5911833A (en) 1997-01-15 1999-06-15 Lam Research Corporation Method of in-situ cleaning of a chuck within a plasma chamber
US6114224A (en) 1997-01-21 2000-09-05 Advanced Micro Devices System and method for using N2 O plasma treatment to eliminate defects at an interface between a stop layer and an integral layered dielectric
US6035101A (en) 1997-02-12 2000-03-07 Applied Materials, Inc. High temperature multi-layered alloy heater assembly and related methods
US6077764A (en) 1997-04-21 2000-06-20 Applied Materials, Inc. Process for depositing high deposition rate halogen-doped silicon oxide layer
US5903428A (en) 1997-09-25 1999-05-11 Applied Materials, Inc. Hybrid Johnsen-Rahbek electrostatic chuck having highly resistive mesas separating the chuck from a wafer supported thereupon and method of fabricating same
US5866945A (en) 1997-10-16 1999-02-02 Advanced Micro Devices Borderless vias with HSQ gap filled patterned metal layers
TW354417B (en) 1997-10-18 1999-03-11 United Microelectronics Corp A method for forming a planarized dielectric layer
US6086679A (en) 1997-10-24 2000-07-11 Quester Technology, Inc. Deposition systems and processes for transport polymerization and chemical vapor deposition
US5970383A (en) 1997-12-17 1999-10-19 Advanced Micro Devices Method of manufacturing a semiconductor device with improved control of deposition layer thickness
GB9801359D0 (en) 1998-01-23 1998-03-18 Poulton Limited Methods and apparatus for treating a substrate
GB9801655D0 (en) 1998-01-28 1998-03-25 Trikon Equip Ltd Method and apparatus for treating a substrate
US6287990B1 (en) 1998-02-11 2001-09-11 Applied Materials, Inc. CVD plasma assisted low dielectric constant films
US6593247B1 (en) 1998-02-11 2003-07-15 Applied Materials, Inc. Method of depositing low k films using an oxidizing plasma
US6413583B1 (en) 1998-02-11 2002-07-02 Applied Materials, Inc. Formation of a liquid-like silica layer by reaction of an organosilicon compound and a hydroxyl forming compound
US6054379A (en) 1998-02-11 2000-04-25 Applied Materials, Inc. Method of depositing a low k dielectric with organo silane
US6218268B1 (en) 1998-05-05 2001-04-17 Applied Materials, Inc. Two-step borophosphosilicate glass deposition process and related devices and apparatus
JP3530021B2 (ja) 1998-05-25 2004-05-24 株式会社日立製作所 真空処理装置及びその処理台
TW405223B (en) 1998-07-28 2000-09-11 United Microelectronics Corp Method for avoiding the poisoning at the trench of the dual damascene structure and the dielectric hole
US6316052B1 (en) 1998-08-19 2001-11-13 Anelva Corporation Method for the surface treatment of vacuum materials and surface treated vacuum
US6383951B1 (en) 1998-09-03 2002-05-07 Micron Technology, Inc. Low dielectric constant material for integrated circuit fabrication
US6251759B1 (en) 1998-10-03 2001-06-26 Applied Materials, Inc. Method and apparatus for depositing material upon a semiconductor wafer using a transition chamber of a multiple chamber semiconductor wafer processing system
US6245690B1 (en) 1998-11-04 2001-06-12 Applied Materials, Inc. Method of improving moisture resistance of low dielectric constant films
US6583638B2 (en) 1999-01-26 2003-06-24 Trio-Tech International Temperature-controlled semiconductor wafer chuck system
JP2002538604A (ja) 1999-02-26 2002-11-12 トリコン ホールディングス リミティド ポリマー層の処理方法
ES2261210T3 (es) 1999-06-21 2006-11-16 Kuhnil Pharmaceutical Co., Ltd. Comoposicion anestesica para inyeccion intravenosa que comprende propofol.
GB2354528B (en) 1999-09-25 2004-03-10 Trikon Holdings Ltd Delivery of liquid precursors to semiconductor processing reactors
US6114259A (en) 1999-07-27 2000-09-05 Lsi Logic Corporation Process for treating exposed surfaces of a low dielectric constant carbon doped silicon oxide dielectric material to protect the material from damage
EP1077274A1 (en) 1999-08-17 2001-02-21 Applied Materials, Inc. Lid cooling mechanism and method for optimized deposition of low-k dielectric using tri methylsilane-ozone based processes
EP1077479A1 (en) 1999-08-17 2001-02-21 Applied Materials, Inc. Post-deposition treatment to enchance properties of Si-O-C low K film
US6300219B1 (en) 1999-08-30 2001-10-09 Micron Technology, Inc. Method of forming trench isolation regions
US6740853B1 (en) 1999-09-29 2004-05-25 Tokyo Electron Limited Multi-zone resistance heater
TW439194B (en) 2000-01-24 2001-06-07 United Microelectronics Corp Manufacturing method of shallow trench isolation region
US6776875B2 (en) 2000-02-28 2004-08-17 Applied Materials Inc. Semiconductor substrate support assembly having lobed o-rings therein
EP1139404A1 (en) 2000-03-31 2001-10-04 Applied Materials, Inc. Low thermal budget solution for PMD application using SACVD layer
KR100378180B1 (ko) 2000-05-22 2003-03-29 삼성전자주식회사 화학기계적 연마 공정용 슬러리 및 이를 이용한 반도체소자의 제조방법
US6309933B1 (en) 2000-06-05 2001-10-30 Chartered Semiconductor Manufacturing Ltd. Method of fabricating T-shaped recessed polysilicon gate transistors
KR20010111058A (ko) 2000-06-09 2001-12-15 조셉 제이. 스위니 전체 영역 온도 제어 정전기 척 및 그 제조방법
US6700099B2 (en) 2000-07-10 2004-03-02 Temptronic Corporation Wafer chuck having thermal plate with interleaved heating and cooling elements, interchangeable top surface assemblies and hard coated layer surfaces
JP4654544B2 (ja) 2000-07-12 2011-03-23 日産化学工業株式会社 リソグラフィー用ギャップフィル材形成組成物
US6323123B1 (en) 2000-09-06 2001-11-27 United Microelectronics Corp. Low-K dual damascene integration process
US6439244B1 (en) 2000-10-13 2002-08-27 Promos Technologies, Inc. Pedestal design for a sputter clean chamber to improve aluminum gap filling ability
US6576564B2 (en) 2000-12-07 2003-06-10 Micron Technology, Inc. Photo-assisted remote plasma apparatus and method
KR100354442B1 (ko) 2000-12-11 2002-09-28 삼성전자 주식회사 반도체 장치의 스핀 온 글래스 절연막 형성 방법
US6800173B2 (en) 2000-12-15 2004-10-05 Novellus Systems, Inc. Variable gas conductance control for a process chamber
JP4644943B2 (ja) 2001-01-23 2011-03-09 東京エレクトロン株式会社 処理装置
US6858195B2 (en) 2001-02-23 2005-02-22 Lsi Logic Corporation Process for forming a low dielectric constant fluorine and carbon-containing silicon oxide dielectric material
AU2002240261A1 (en) 2001-03-02 2002-09-19 Tokyo Electron Limited Method and apparatus for active temperature control of susceptors
US7001778B2 (en) 2001-03-09 2006-02-21 Symetrix Corporation Method of making layered superlattice material with improved microstructure
US6902947B2 (en) * 2001-05-07 2005-06-07 Applied Materials, Inc. Integrated method for release and passivation of MEMS structures
US6828162B1 (en) 2001-06-28 2004-12-07 Advanced Micro Devices, Inc. System and method for active control of BPSG deposition
WO2003021642A2 (en) 2001-08-31 2003-03-13 Applied Materials, Inc. Method and apparatus for processing a wafer
US6620745B2 (en) 2001-10-19 2003-09-16 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming a blocking layer
GB2395493B (en) 2001-11-16 2005-03-09 Trikon Holdings Ltd Forming low K dielectric layers
US20030121898A1 (en) 2001-11-26 2003-07-03 Tom Kane Heated vacuum support apparatus
WO2003072268A1 (en) 2002-02-22 2003-09-04 Terrasimco Inc. Bladder-based apparatus and method for dispensing coatings
TW538461B (en) 2002-02-26 2003-06-21 Silicon Integrated Sys Corp Device for depositing an insulating layer in a trench
DE10211544C1 (de) 2002-03-15 2003-11-27 Infineon Technologies Ag Verfahren zur Herstellung einer Kondensatorelektrode eines Grabenkondensators aus flüssiger Phase
KR100996816B1 (ko) 2002-03-28 2010-11-25 프레지던트 앤드 펠로우즈 오브 하바드 칼리지 이산화규소 나노라미네이트의 증기증착
US6743736B2 (en) 2002-04-11 2004-06-01 Micron Technology, Inc. Reactive gaseous deposition precursor feed apparatus
US6908862B2 (en) 2002-05-03 2005-06-21 Applied Materials, Inc. HDP-CVD dep/etch/dep process for improved deposition into high aspect ratio features
US7056560B2 (en) 2002-05-08 2006-06-06 Applies Materials Inc. Ultra low dielectric materials based on hybrid system of linear silicon precursor and organic porogen by plasma-enhanced chemical vapor deposition (PECVD)
US6909300B2 (en) 2002-05-09 2005-06-21 Taiwan Semiconductor Manufacturing Co., Ltd Method for fabricating microelectronic fabrication electrical test apparatus electrical probe tip having pointed tips
US20060014384A1 (en) 2002-06-05 2006-01-19 Jong-Cheol Lee Method of forming a layer and forming a capacitor of a semiconductor device having the same layer
US6812135B2 (en) 2002-10-30 2004-11-02 Taiwan Semiconductor Manufacturing Company, Ltd Adhesion enhancement between CVD dielectric and spin-on low-k silicate films
AU2003296988A1 (en) 2002-12-19 2004-07-29 Matrix Semiconductor, Inc An improved method for making high-density nonvolatile memory
US7205248B2 (en) 2003-02-04 2007-04-17 Micron Technology, Inc. Method of eliminating residual carbon from flowable oxide fill
KR20040074348A (ko) 2003-02-17 2004-08-25 삼성전자주식회사 박막 형성 방법 및 이를 이용한 트렌치 소자 분리막의형성 방법
US7091453B2 (en) 2003-02-27 2006-08-15 Dainippon Screen Mfg. Co., Ltd. Heat treatment apparatus by means of light irradiation
JP2004292636A (ja) 2003-03-27 2004-10-21 Shin Etsu Chem Co Ltd 多孔質膜形成用組成物、多孔質膜の製造方法、多孔質膜、層間絶縁膜、及び半導体装置
TW200505966A (en) 2003-04-02 2005-02-16 Dow Global Technologies Inc Organosilicate resin formulation for use in microelectronic devices
US7238604B2 (en) 2003-04-24 2007-07-03 Intel Corporation Forming thin hard mask over air gap or porous dielectric
US6693050B1 (en) 2003-05-06 2004-02-17 Applied Materials Inc. Gapfill process using a combination of spin-on-glass deposition and chemical vapor deposition techniques
US20040229452A1 (en) 2003-05-15 2004-11-18 Johnston Steven W. Densifying a relatively porous material
US7074727B2 (en) 2003-07-09 2006-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Process for improving dielectric properties in low-k organosilicate dielectric material
KR100513801B1 (ko) * 2003-07-24 2005-09-13 주식회사 하이닉스반도체 갭필을 위한 유동성 절연막을 구비하는 반도체 소자의제조 방법
US7122481B2 (en) 2003-07-25 2006-10-17 Intel Corporation Sealing porous dielectrics with silane coupling reagents
US7192891B2 (en) 2003-08-01 2007-03-20 Samsung Electronics, Co., Ltd. Method for forming a silicon oxide layer using spin-on glass
US7250370B2 (en) 2003-09-19 2007-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Two step post-deposition treatment of ILD layer for a lower dielectric constant and improved mechanical properties
KR100673884B1 (ko) 2003-09-22 2007-01-25 주식회사 하이닉스반도체 습식 세정에 의한 어택을 방지할 수 있는 반도체 장치제조 방법
KR100645458B1 (ko) 2003-10-02 2006-11-13 주식회사 하이닉스반도체 습식 세정에 의한 어택을 방지할 수 있는 반도체 장치제조 방법
KR100571658B1 (ko) 2003-11-21 2006-04-17 주식회사 하이닉스반도체 반도체소자 제조 방법
US20050136684A1 (en) 2003-12-23 2005-06-23 Applied Materials, Inc. Gap-fill techniques
KR101118863B1 (ko) 2004-01-30 2012-03-19 도쿄엘렉트론가부시키가이샤 유체 간극을 갖는 기판 홀더 및 그 기판 홀더를 제조하는방법
US20050191863A1 (en) 2004-02-05 2005-09-01 Olmer Leonard J. Semiconductor device contamination reduction in a fluorinated oxide deposition process
JP2005260040A (ja) 2004-02-12 2005-09-22 Sony Corp ドーピング方法、半導体装置の製造方法および電子応用装置の製造方法
US20050229849A1 (en) 2004-02-13 2005-10-20 Applied Materials, Inc. High productivity plasma processing chamber
JP2005229075A (ja) 2004-02-16 2005-08-25 Tokyo Electron Ltd 積層膜の改質方法及び積層膜
US7582555B1 (en) 2005-12-29 2009-09-01 Novellus Systems, Inc. CVD flowable gap fill
US7524735B1 (en) 2004-03-25 2009-04-28 Novellus Systems, Inc Flowable film dielectric gap fill process
US9257302B1 (en) 2004-03-25 2016-02-09 Novellus Systems, Inc. CVD flowable gap fill
US7074690B1 (en) 2004-03-25 2006-07-11 Novellus Systems, Inc. Selective gap-fill process
US7697260B2 (en) 2004-03-31 2010-04-13 Applied Materials, Inc. Detachable electrostatic chuck
US20050252449A1 (en) 2004-05-12 2005-11-17 Nguyen Son T Control of gas flow and delivery to suppress the formation of particles in an MOCVD/ALD system
US7504727B2 (en) 2004-05-14 2009-03-17 International Business Machines Corporation Semiconductor interconnect structure utilizing a porous dielectric material as an etch stop layer between adjacent non-porous dielectric materials
US7033945B2 (en) 2004-06-01 2006-04-25 Applied Materials Gap filling with a composite layer
US7521378B2 (en) 2004-07-01 2009-04-21 Micron Technology, Inc. Low temperature process for polysilazane oxidation/densification
US7153783B2 (en) 2004-07-07 2006-12-26 Honeywell International Inc. Materials with enhanced properties for shallow trench isolation/premetal dielectric applications
KR100546161B1 (ko) 2004-07-13 2006-01-24 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 제조 방법
US7670436B2 (en) 2004-11-03 2010-03-02 Applied Materials, Inc. Support ring assembly
US7271112B1 (en) 2004-12-30 2007-09-18 Novellus Systems, Inc. Methods for forming high density, conformal, silica nanolaminate films via pulsed deposition layer in structures of confined geometry
US7476602B2 (en) 2005-01-31 2009-01-13 Texas Instruments Incorporated N2 based plasma treatment for enhanced sidewall smoothing and pore sealing porous low-k dielectric films
US7135402B2 (en) 2005-02-01 2006-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Sealing pores of low-k dielectrics using CxHy
US7202564B2 (en) 2005-02-16 2007-04-10 International Business Machines Corporation Advanced low dielectric constant organosilicon plasma chemical vapor deposition films
US7211525B1 (en) 2005-03-16 2007-05-01 Novellus Systems, Inc. Hydrogen treatment enhanced gap fill
US8598044B2 (en) 2005-03-25 2013-12-03 Renesas Electronics Corporation Method of fabricating a semiconductor device
US7585704B2 (en) 2005-04-01 2009-09-08 International Business Machines Corporation Method of producing highly strained PECVD silicon nitride thin films at low temperature
US7575633B2 (en) 2005-05-17 2009-08-18 Nordson Corporation Fluid dispenser with positive displacement pump
US7566655B2 (en) 2005-05-26 2009-07-28 Applied Materials, Inc. Integration process for fabricating stressed transistor structure
US8138104B2 (en) 2005-05-26 2012-03-20 Applied Materials, Inc. Method to increase silicon nitride tensile stress using nitrogen plasma in-situ treatment and ex-situ UV cure
US8129290B2 (en) 2005-05-26 2012-03-06 Applied Materials, Inc. Method to increase tensile stress of silicon nitride films using a post PECVD deposition UV cure
US7648927B2 (en) 2005-06-21 2010-01-19 Applied Materials, Inc. Method for forming silicon-containing materials during a photoexcitation deposition process
US20070054505A1 (en) 2005-09-02 2007-03-08 Antonelli George A PECVD processes for silicon dioxide films
KR100933374B1 (ko) 2006-01-13 2009-12-22 도쿄엘렉트론가부시키가이샤 다공질 막의 성막 방법 및 컴퓨터 판독가능한 기록 매체
JP2007258585A (ja) 2006-03-24 2007-10-04 Tokyo Electron Ltd 基板載置機構および基板処理装置
US8226769B2 (en) 2006-04-27 2012-07-24 Applied Materials, Inc. Substrate support with electrostatic chuck having dual temperature zones
US8475625B2 (en) 2006-05-03 2013-07-02 Applied Materials, Inc. Apparatus for etching high aspect ratio features
CN101079391B (zh) 2006-05-26 2012-01-25 中芯国际集成电路制造(上海)有限公司 用于半导体器件的具有高间隙填充能力的方法
US7790634B2 (en) 2006-05-30 2010-09-07 Applied Materials, Inc Method for depositing and curing low-k films for gapfill and conformal film applications
US20070277734A1 (en) 2006-05-30 2007-12-06 Applied Materials, Inc. Process chamber for dielectric gapfill
EP2024532A4 (en) 2006-05-30 2014-08-06 Applied Materials Inc HIGH QUALITY SILICON DIOXIDE VAPOR PHASE CHEMICAL DEPOSITION FROM A PRECURSOR CONTAINING SILICON AND ATOMIC OXYGEN
US7498273B2 (en) 2006-05-30 2009-03-03 Applied Materials, Inc. Formation of high quality dielectric films of silicon dioxide for STI: usage of different siloxane-based precursors for harp II—remote plasma enhanced deposition processes
US7948034B2 (en) 2006-06-22 2011-05-24 Suss Microtec Lithography, Gmbh Apparatus and method for semiconductor bonding
US8232176B2 (en) 2006-06-22 2012-07-31 Applied Materials, Inc. Dielectric deposition and etch back processes for bottom up gapfill
JP2008028058A (ja) 2006-07-20 2008-02-07 Tokyo Electron Ltd 半導体装置の製造方法、半導体装置の製造装置、半導体装置及び記憶媒体
US7727906B1 (en) 2006-07-26 2010-06-01 Novellus Systems, Inc. H2-based plasma treatment to eliminate within-batch and batch-to-batch etch drift
US20080054466A1 (en) 2006-08-31 2008-03-06 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing semiconductor device
KR100839529B1 (ko) 2006-09-29 2008-06-19 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성 방법
US7589950B2 (en) 2006-10-13 2009-09-15 Applied Materials, Inc. Detachable electrostatic chuck having sealing assembly
US9245739B2 (en) 2006-11-01 2016-01-26 Lam Research Corporation Low-K oxide deposition by hydrolysis and condensation
US7888273B1 (en) 2006-11-01 2011-02-15 Novellus Systems, Inc. Density gradient-free gap fill
US7500397B2 (en) 2007-02-15 2009-03-10 Air Products And Chemicals, Inc. Activated chemical process for enhancing material properties of dielectric films
US20080274626A1 (en) * 2007-05-04 2008-11-06 Frederique Glowacki Method for depositing a high quality silicon dielectric film on a germanium substrate with high quality interface
US7942969B2 (en) 2007-05-30 2011-05-17 Applied Materials, Inc. Substrate cleaning chamber and components
JP4863296B2 (ja) 2007-06-22 2012-01-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR101284146B1 (ko) 2007-07-19 2013-07-10 삼성전자주식회사 트렌치 소자분리 영역을 갖는 반도체소자 및 그 제조방법
US7745352B2 (en) 2007-08-27 2010-06-29 Applied Materials, Inc. Curing methods for silicon dioxide thin films deposited from alkoxysilane precursor with harp II process
JP4288309B2 (ja) 2007-09-03 2009-07-01 キヤノンアネルバ株式会社 基板熱処理装置及び基板の熱処理方法
US7541297B2 (en) 2007-10-22 2009-06-02 Applied Materials, Inc. Method and system for improving dielectric film quality for void free gap fill
US7803722B2 (en) 2007-10-22 2010-09-28 Applied Materials, Inc Methods for forming a dielectric layer within trenches
JP5014080B2 (ja) 2007-11-19 2012-08-29 コバレントマテリアル株式会社 面状ヒータ
US7998875B2 (en) 2007-12-19 2011-08-16 Lam Research Corporation Vapor phase repair and pore sealing of low-K dielectric materials
CN101903996B (zh) 2007-12-21 2013-04-03 应用材料公司 用于控制衬底温度的方法和设备
US8338315B2 (en) 2008-02-26 2012-12-25 Axcelis Technologies, Inc. Processes for curing silicon based low-k dielectric materials
KR100945927B1 (ko) 2008-03-05 2010-03-05 주식회사 하이닉스반도체 반도체 메모리장치의 제조방법
US7622369B1 (en) 2008-05-30 2009-11-24 Asm Japan K.K. Device isolation technology on semiconductor substrate
US20100000684A1 (en) 2008-07-03 2010-01-07 Jong Yong Choi Dry etching apparatus
US7655532B1 (en) 2008-07-25 2010-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. STI film property using SOD post-treatment
US7804130B1 (en) 2008-08-26 2010-09-28 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned V-channel MOSFET
JP5195175B2 (ja) 2008-08-29 2013-05-08 東京エレクトロン株式会社 成膜装置、成膜方法及び記憶媒体
JP5172567B2 (ja) 2008-09-25 2013-03-27 株式会社東芝 膜形成用組成物、絶縁膜、半導体装置およびその製造方法
US20100109155A1 (en) 2008-11-05 2010-05-06 Chartered Semiconductor Manufacturing, Ltd. Reliable interconnect integration
US8557712B1 (en) 2008-12-15 2013-10-15 Novellus Systems, Inc. PECVD flowable dielectric gap fill
KR101561862B1 (ko) 2008-12-26 2015-10-21 삼성전자 주식회사 반도체 집적 회로 장치의 제조 방법
JP5225957B2 (ja) 2009-09-17 2013-07-03 東京エレクトロン株式会社 成膜方法および記憶媒体
US8278224B1 (en) * 2009-09-24 2012-10-02 Novellus Systems, Inc. Flowable oxide deposition using rapid delivery of process gases
US8329587B2 (en) 2009-10-05 2012-12-11 Applied Materials, Inc. Post-planarization densification
WO2011072143A2 (en) 2009-12-09 2011-06-16 Novellus Systems, Inc. Novel gap fill integration
US8178439B2 (en) * 2010-03-30 2012-05-15 Tokyo Electron Limited Surface cleaning and selective deposition of metal-containing cap layers for semiconductor devices
US7947551B1 (en) 2010-09-28 2011-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a shallow trench isolation structure
US20120213940A1 (en) * 2010-10-04 2012-08-23 Applied Materials, Inc. Atomic layer deposition of silicon nitride using dual-source precursor and interleaved plasma
US8685867B1 (en) 2010-12-09 2014-04-01 Novellus Systems, Inc. Premetal dielectric integration process
US20120149213A1 (en) * 2010-12-09 2012-06-14 Lakshminarayana Nittala Bottom up fill in high aspect ratio trenches
EP2658926A1 (en) 2010-12-27 2013-11-06 Dow Corning Corporation Curable silicate-siloxane mixed matrix membrane compositions
US8664287B2 (en) 2011-05-16 2014-03-04 Eastman Kodah Company Photocuring methods and articles prepared therefrom
US8846536B2 (en) 2012-03-05 2014-09-30 Novellus Systems, Inc. Flowable oxide film with tunable wet etch rate
US20150118863A1 (en) 2013-10-25 2015-04-30 Lam Research Corporation Methods and apparatus for forming flowable dielectric films having low porosity
US9224594B2 (en) * 2013-11-18 2015-12-29 Intermolecular, Inc. Surface preparation with remote plasma
US10049921B2 (en) 2014-08-20 2018-08-14 Lam Research Corporation Method for selectively sealing ultra low-k porous dielectric layer using flowable dielectric film formed from vapor phase dielectric precursor
US9916977B2 (en) 2015-11-16 2018-03-13 Lam Research Corporation Low k dielectric deposition via UV driven photopolymerization
US10388546B2 (en) 2015-11-16 2019-08-20 Lam Research Corporation Apparatus for UV flowable dielectric

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020098627A1 (en) * 2000-11-24 2002-07-25 Pomarede Christophe F. Surface preparation prior to deposition
KR100856473B1 (ko) * 2000-11-24 2008-09-04 에이에스엠 아메리카, 인코포레이티드 증착 전 표면 처리 방법
KR20120089792A (ko) * 2010-12-09 2012-08-13 노벨러스 시스템즈, 인코포레이티드 고 종횡비 트렌치의 바텀 업 충전
US9719169B2 (en) * 2010-12-20 2017-08-01 Novellus Systems, Inc. System and apparatus for flowable deposition in semiconductor fabrication

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11476419B2 (en) 2019-08-16 2022-10-18 Samsung Electronics Co., Ltd. Method for manufacturing a semiconductor device including a low-k dielectric material layer
WO2022245641A1 (en) * 2021-05-20 2022-11-24 Applied Materials, Inc. Flowable cvd film defect reduction

Also Published As

Publication number Publication date
TW201532188A (zh) 2015-08-16
US20150118862A1 (en) 2015-04-30
KR20220002827A (ko) 2022-01-07
KR102345229B1 (ko) 2021-12-29
KR102572641B1 (ko) 2023-08-31
US9847222B2 (en) 2017-12-19
TWI663689B (zh) 2019-06-21
KR20220110153A (ko) 2022-08-05
KR102427218B1 (ko) 2022-07-28

Similar Documents

Publication Publication Date Title
KR102427218B1 (ko) 기판 표면들 상에 유동성 유전체 디포지션 처리
US20150118863A1 (en) Methods and apparatus for forming flowable dielectric films having low porosity
US9299559B2 (en) Flowable oxide film with tunable wet etch rate
US10049921B2 (en) Method for selectively sealing ultra low-k porous dielectric layer using flowable dielectric film formed from vapor phase dielectric precursor
US8685867B1 (en) Premetal dielectric integration process
US9245739B2 (en) Low-K oxide deposition by hydrolysis and condensation
TWI581368B (zh) 高深寬比凹槽中向上填充
KR102406467B1 (ko) 등급화된 실리콘 카바이드 막 또는 다층 실리콘 카바이드 막의 리모트 플라즈마 기반 증착
US9837270B1 (en) Densification of silicon carbide film using remote plasma treatment
KR101758944B1 (ko) 신규한 갭 충진 집적화
US11270896B2 (en) Apparatus for UV flowable dielectric
KR20170066219A (ko) Uv 구동 광중합을 통한 로우 k 유전체 디포지션
KR20120089792A (ko) 고 종횡비 트렌치의 바텀 업 충전
KR20160028359A (ko) 가수 분해 및 응결에 의한 저-k 옥사이드 증착

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
A107 Divisional application of patent
GRNT Written decision to grant