KR100945927B1 - 반도체 메모리장치의 제조방법 - Google Patents
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Abstract
비트라인 사이를 분리하기 위한 층간절연막을 형성할 때 비트라인의 산화를 유발하지 않도록 하는 반도체 메모리장치의 제조방법은, 하부 구조가 형성된 반도체기판 상에 비트라인을 형성하는 단계와, 비트라인이 형성된 결과물 상에 SOD막을 형성하는 단계, 및 SOD막을 600 ∼ 1100℃의 온도에서, 수증기(H2O)와 수소(H2)의 분압의 비를 1×10-11 ∼ 1.55 : 1로 하여 열처리하는 단계를 포함한다.
층간절연막, 비트라인 산화, SOD, 큐어링, 선택적 산화, 텅스텐
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 비트라인 형성후 비트라인 사이를 분리하기 위한 층간절연막을 형성하는 방법에 관한 것이다.
반도체 소자의 집적도가 증가하고 소자의 크기가 점차 작아지면서 소자와 소자간의 분리, 또는 도전층과 도전층간의 분리를 목적으로 사용되는 절연막의 갭-필(gap-fill)은 더욱 어려워지고 있다. 최근에는 미세 공간에도 갭-필이 가능한 폴리실라잔(polysilazane; PZT)이라는 물질이 도입되었다. PZT는 일명 SOD(silicon on dielectric)라고도 불리는데, 리플로우(reflow) 성질이 좋아서 좁은 지역을 용이하게 갭-필할 수 있다는 장점이 있다.
SOD막은 기존의 화학기상증착(CVD) 방식으로 증착되는 고밀도플라즈마(HDP) 산화막과는 달리, 코팅장비에서 코팅한 후 큐어링(curing) 장비에서 수증기(H2O), 산소(O2)의 습식 분위기에서 일정 온도로 큐어링하면서 실리콘산화막(SiO2)으로 치환시키는 방식으로 형성된다. 즉, SOD 막을 코팅한 다음 수증기 분위기에서 열처리 를 진행하면서 실리콘(Si)-질소(N)-수소(H) 원자들을 실리콘산화막(SiO2)으로 치환시키는 것이다. 이때 큐어링 조건에 따라 실리콘산화막의 물성이 달라지게 되는데, 이는 후속 습식식각 공정의 특성에 크게 영향을 미치게 되므로 보다 안정된 실리콘산화막을 형성할 수 있는 큐어링 조건의 선택은 매우 중요한 요소라 할 수 있다.
한편, 비트라인과 비트라인 또는 비트라인과 다른 도전층을 절연시키기 위한 층간절연막 또한, 갭-필 특성때문에 기존의 고밀도 플라즈마(HDP) 산화막에서 SOD막으로 전환되고 있다. SOD막을 이용하여 층간절연막을 형성하기 위해서는, 비트라인이 형성된 반도체기판 상에 SOD를 일정 두께 코팅하고 수증기(H2O)를 이용한 습식분위기 또는 산소(O2)를 이용한 건식 분위기에서 큐어링을 실시한다. 특히, SOD막을 큐어링하기 위하여 퍼니스(furnace)를 이용하는 경우, 수소가스(H2)/산소가스(O2)의 유량 비율을 1.85 이하로 하여 진행된다. 그 이유는 미반응된 수소가스(H2)가 고온에 잔존할 경우 폭발할 위험이 있기 때문이다. 따라서 상대적으로 산소가스(O2)가 풍부한 분위기에서 SOD막의 큐어링을 실시하게 된다.
그러나, 소자분리막을 형성하기 위하여 트렌치를 SOD막으로 매립할 때와는 달리, 비트라인 형성 후에 진행되는 갭-필 절연막의 경우에는, 하부에 텅스텐(W)과 같이 산화되기 쉬운 금속으로 이루어진 비트라인이 형성되어 있기 때문에, SOD막을 큐어링하는 동안 산소(O2)에 의해 비트라인이 쉽게 산화되는 문제가 발생한다. 비트라인의 산화는 비트라인의 저항을 증가시키며 이는 소자의 전기적 특성에 악영향을 미쳐 수율을 저하시키는 결과를 초래하게 된다.
본 발명이 이루고자 하는 기술적 과제는 갭-필 특성이 양호한 SOD막으로 비트라인을 도전층으로부터 절연시키기 위한 층간절연막을 형성할 때 비트라인의 산화를 유발하지 않도록 하여 소자의 신뢰성을 확보하고 수율을 증가시킬 수 있는 반도체 메모리장치의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 반도체 메모리장치의 제조방법은, 하부 구조가 형성된 반도체기판 상에 비트라인을 형성하는 단계와, 비트라인이 형성된 결과물 상에 SOD막을 형성하는 단계, 및 SOD막을 600 ∼ 1100℃의 온도에서, 수증기(H2O)와 수소(H2)의 분압의 비를 1×10-11 ∼ 1.55 : 1로 하여 열처리하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 비트라인은 텅스텐(W)과 같은 금속으로 형성할 수 있다.
상기 SOD막을 열처리하는 단계는 급속열처리(RTP) 방식으로 진행할 수 있다.
상기 SOD막을 열처리하는 단계 후에, 황산(H2SO4) 용액을 이용하여 상기 반도체기판을 세정하는 단계를 진행할 수 있다.
또한, 상기 기술적 과제를 달성하기 위하여 본 발명에 따른 반도체 메모리장치의 제조방법은, 하부 구조가 형성된 반도체기판 상에 비트라인을 형성하는 단계 와, 비트라인이 형성된 결과물 상에 SOD막을 형성하는 단계, 및 상기 SOD막을 150 ∼ 400℃의 온도에서, 수증기(H2O)와 수소(H2)의 분압 비를 1×10-11 ∼ 1.55 : 1로 하여 플라즈마를 이용하여 치밀화하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 비트라인은 텅스텐(W)과 같은 금속으로 형성할 수 있다.
상기 SOD막을 열처리하는 단계 후에, 황산(H2SO4) 용액을 이용하여 상기 반도체기판을 세정하는 단계를 진행할 수 있다.
본 발명에 의한 반도체 메모리장치의 제조방법에 따르면, 비트라인 사이 또는 비트라인과 다른 도전층 사이를 분리시키기 위하여 층간절연막을 형성할 때 갭-필 특성이 양호한 SOD막을 코팅한 후 특정 온도 및 수증기/수소 분압 영역에서 열처리를 수행함으로써, 비트라인의 산화를 유발하지 않으면서 층간절연막을 형성할 수 있다. 따라서, 비트라인의 산화를 방지하여 소자의 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
본 발명은 비트라인과 비트라인 또는 비트라인과 스토리지 노드 컨택을 절연사키기 위하여 형성되는 층간절연막을 갭-필 특성이 좋은 SOD막으로 형성할 때, 하부에 형성된 비트라인의 산화를 방지하여 소자의 신뢰성을 확보하고 수율을 증가시킬 수 있는 방법을 제시한다.
도 1은 반도체기판 상에 SOD막을 코팅한 다음 큐어링할 때 온도에 따른 수증기(H2O)/수소(H2)의 분압비를 나타낸 그래프이다.
도 1에서, 참조번호 "10"은 SOD막 속의 실리콘(Si)과 수증기(H2O)가 반응하여 실리콘산화막(SiO2)이 생성되는 반응을 나타낸 그래프이고, "20"과 "30"은 텅스텐(W)과 수증기(H2O)가 반응하여 산화텅스텐(WO3)이 생성되는 반응을 나타낸 그래프들이다. 참조번호 "40"으로 표시된 구간은 실리콘(Si)과 수증기의 반응으로 실리콘산화막이 생성되면서 텅스텐(W)의 산화가 일어나지 않는 구간이 된다. 도시된 바와 같이, 수증기(H2O)/수소(H2)의 분압비와 온도가 일정 범위 이내일 때(참조번호 40)만 비트라인의 산화를 유발하지 않으면서 실리콘(Si)의 선택적 산화에 의해 SOD막으로부터 실리콘산화막이 형성될 수 있음을 알 수 있다.
따라서, 이러한 수증기(H2O)/수소(H2)의 분압비와 온도 조건을 이용하면 비트라인의 산화를 유발하지 않으면서 SOD막의 큐어링이 이루어질 수 있도록 하여 반도체소자의 특성을 향상시킬 수 있다.
도 2a 내지 도 4b는 본 발명에 의한 반도체 메모리장치의 제조방법을 설명하 기 위하여 도시한 단면도들로서, 도 2a 내지 도 4a는 비트라인 방향의 단면도들이고, 도 2b 내지 도 4b는 워드라인 방향의 단면도들이다.
도 2a 및 도 2b를 참조하면, 반도체기판(200) 상에 산화막과 같은 절연막을 증착하여 제1 층간절연막(210)을 형성한다. 상기 반도체기판(200)에는 소자간 분리를 위한 소자분리막(202)이, 예컨대 잘 알려진 쉘로우 트렌치 분리(STI) 방식으로 형성되어 있다. 상기 소자분리막(202)에 의해 정의되는 활성영역에는 게이트, 소스 및 드레인으로 이루어진 셀 트랜지스터가 통상의 방법으로 형성되어 있다. 상기 게이트는 게이트절연막(204), 폴리실리콘막(205), 금속 실리사이드막(206) 및 하드마스크(208)가 적층된 구조로 이루어질 수 있다. 상기 게이트는 유효 채널길이를 증가시켜 소자의 특성을 향상시키기 위하여 리세스형 게이트일 수도 있다. 그리고, 상기 게이트의 측벽에 절연막으로 이루어진 스페이서(209)를 구비할 수 있다.
다음에, 상기 제1 층간절연막(210)을 식각하여 트랜지스터의 소스/드레인과 비트라인을 접속시키기 위한 컨택홀을 형성한 다음, 상기 컨택홀을 도전막, 예컨대 폴리실리콘 또는 금속막으로 매립하여 랜딩 플러그(212)를 형성한다.
도 3a 및 도 3b를 참조하면, 랜딩 플러그(212)가 형성된 반도체기판 상에 제2 층간절연막(220)을 형성한 다음, 제2 층간절연막(220)의 일부를 식각하여 상기 랜딩 플러그(212)를 노출시키는 비트라인 컨택홀을 형성한다.
상기 비트라인 컨택홀의 내벽에 티타늄(Ti) 및 티나늄나이트라이드(TiN)를 차례로 증착하여 장벽층(221, 222)을 형성한다. 상기 티타늄(Ti)막(221)은 랜딩 플러그(212)와 티타늄 나이트라이드(TiN)(222)의 접착성을 증가시키기 위한 것이며, 상기 티타늄 나이트라이드(TiN)(222)는 상기 티타늄(Ti)막(221)과 후속 비트라인의 텅스텐(W)이 반응하는 것을 방지하기 위한 것이다. 상기 장벽층(221, 222)은 각기 다른 물질로 형성할 수도 있다.
장벽층이 형성된 결과물 상에 텅스텐(W)을 증착하여 비트라인 도전층(224)을 형성한다. 상기 비트라인 도전층 위에, 예컨대 질화막을 증착하여 비트라인을 정의하기 위한 사진식각 공정에서 상기 비트라인 도전층을 보호하기 위한 하드마스크(226)를 형성한다. 다음에, 비트라인용 마스크를 이용한 사진식각 공정을 실시하여 상기 하드마스크(226) 및 비트라인 도전층(224)을 패터닝하여 비트라인 스택을 형성한다.
도 4a 및 도 4b를 참조하면, 상기 비트라인 스택 사이, 또는 상기 비트라인 스택과 후속 단계에서 형성될 스토리지 노드 컨택 사이를 분리시키기 위한 제3 층간절연막(230)을 형성하기 위하여, 비트라인 스택이 형성된 상기 반도체기판의 결과물 상에 예컨대 SOD막을 소정 두께 코팅한다. 다음에, 코팅된 상기 SOD막을 실리콘산화막으로 치환시키기 위해 다음과 같은 조건에서 어닐링을 실시한다.
SOD막에 대한 어닐링 공정은 급속열처리(Rapid Thermal Process) 방법으로 진행하거나, 또는 플라즈마를 이용하여 수행할 수도 있다. 언급한 바와 같이, 하부에 형성되어 있는 비트라인 도전층(224)의 산화를 방지하면서 SOD막을 실리콘산화막으로 치환시키기 위해서는 특정 온도 및 수증기/수소의 분압 영역에서 어닐링을 수행하여야 한다. 본 발명의 바람직한 실시예에서, 급속열처리(RTP) 방법을 사용하여 SOD막을 어닐링할 경우에는, 도 1에 도시된 것과 같이, 1,100℃ 이하의 온도, 바람직하게는 600 ∼ 1,100℃의 온도에서 수증기(H2O)/수소(H2)의 분압 비가 1×10-11 ∼ 1.55 정도가 되도록 제어하면서 어닐링을 수행할 수 있다.
상기 SOD막에 대한 어닐링 공정에 플라즈마를 이용할 경우에는 보다 낮은 온도에서 어닐링이 가능하다. 본 발명의 바람직한 실시예에서는, 플라즈마를 이용하여 SOD막을 어닐링할 경우 챔버의 온도를 400℃ 이하, 바람직하게는 150 ∼400℃로 유지하면서 진행할 수 있다. 이때에도, 수증기(H2O)/수소(H2)의 분압 비는 급속열처리(RTP)의 경우와 마찬가지로 1×10-11 ∼ 1.55 정도가 바람직하다.
이와 같은 온도 및 수증기/수소의 분압 조건에서 SOD막을 어닐링할 경우, 텅스텐(W)과 실리콘(Si)의 산화 구동력 차이에 의해 비트라인 텅스텐(W)의 산화없이 SOD막 내의 실리콘(Si)만을 선택적으로 산화시켜 SOD막을 실리콘산화막(SiO2)으로 치환시킬 수 있다.
상기와 같은 SOD막의 어닐링을 수행한 다음에는, 상기 어닐링 공정에서 수증기(H2O)와 텅스텐(W)의 반응에 의해 WH2O4 가스가 형성되어 반도체기판과 장비를 오염시키는 것을 방지하기 위하여, 희석된 황산(H2SO4) 용액을 이용하여 어닐링을 수행한 결과물에 대해 세정을 진행하는 것이 바람직하다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상 의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1은 반도체기판 상에 SOD막을 코팅한 다음 큐어링할 때 온도에 따른 수증기(H2O)/수소(H2)의 유량비를 나타낸 그래프이다.
도 2a 내지 도 4b는 본 발명에 의한 반도체 메모리장치의 제조방법을 설명하기 위하여 도시한 단면도들이다.
Claims (7)
- 하부 구조가 형성된 반도체기판 상에 비트라인을 형성하는 단계;비트라인이 형성된 결과물 상에 SOD막을 형성하는 단계; 및상기 SOD막을 600 ∼ 1100℃의 온도에서, 수증기(H2O)와 수소(H2)의 분압의 비를 1×10-11 ∼ 1.55 : 1로 하여 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제1항에 있어서,상기 비트라인은 금속으로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제1항에 있어서,상기 SOD막을 열처리하는 단계는,급속열처리(RTP) 방식으로 진행되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제1항에 있어서,상기 SOD막을 열처리하는 단계 후에,황산(H2SO4) 용액을 이용하여 상기 반도체기판을 세정하는 단계를 진행하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 하부 구조가 형성된 반도체기판 상에 비트라인을 형성하는 단계;비트라인이 형성된 결과물 상에 SOD막을 형성하는 단계; 및상기 SOD막을 150 ∼ 400℃의 온도에서, 수증기(H2O)와 수소(H2)의 분압 비를 1×10-11 ∼ 1.55 : 1로 하여 플라즈마를 이용하여 치밀화하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제5항에 있어서,상기 비트라인은 금속으로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제5항에 있어서,상기 SOD막을 치밀화하는 단계 후에,황산(H2SO4) 용액을 이용하여 상기 반도체기판을 세정하는 단계를 진행하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
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