KR20090008658A - 소자분리막을 갖는 반도체 소자의 제조방법 - Google Patents

소자분리막을 갖는 반도체 소자의 제조방법 Download PDF

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Abstract

소자분리막을 갖는 반도체 소자를 제공한다. 반도체 기판에 활성영역을 한정하는 트렌치영역을 형성한다. 상기 트렌치영역을 부분적으로 채우는 에스오디(SOD) 산화패턴을 형성한다. 상기 에스오디 산화패턴 상에 에스오디 질화패턴을 형성한다. 상기 에스오디 산화패턴 및 상기 에스오디 질화패턴은 상기 소자분리막을 구성한다.
에스오디, 산화패턴, 질화패턴

Description

소자분리막을 갖는 반도체 소자의 제조방법{Manufacturing method of semiconductor devices having shallow trench isolation}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 소자분리막을 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체소자의 집적도가 증가함에 따라, 제한된 면적에 많은 양의 구성요소들을 배치하기 위하여 회로 폭은 갈수록 좁아지고 회로간의 이격 거리 또한 작아지고 있다. 이와 관련하여, 회로간의 분리절연기술은 단위면적당 최대한의 밀도로 회로를 집적하기 위한 방법으로서 매우 중요하다.
현재, 상기 회로간의 분리절연기술로서 가장 널리 사용되고 있는 것은 트렌치 소자분리 기술이다. 상기 트렌치 소자분리 기술은 활성영역을 한정하는 트렌치영역을 형성한 후, 상기 트렌치영역 내부에 절연물질을 채움으로써 소자분리막을 형성한다. 그 결과, 상기 소자분리막에 의해 회로간의 분리절연이 실현될 수 있다.
그러나 반도체 소자의 집적밀도가 높아짐에 따라 상기 트렌치영역의 종횡비(aspect ratio)가 증가하게 된다. 이로 인하여, 상기 트렌치영역의 내부를 빈 공간(void) 없이 절연물질로 채우는 기술이 한계에 다다르고 있다.
종횡비가 큰 트렌치영역을 절연물로 채울 수 있는 방법들 가운데 하나가 에스오디(SOD; spin-on dielectric) 물질을 사용한 갭 필(gap fill) 기술이다. 상기 에스오디 물질을 사용하는 갭 필 기술의 경우, 상기 에스오디 물질을 솔벤트(solvent)에 녹인 용액을 상기 트렌치영역을 갖는 반도체 기판 상에 스핀코팅하고, 이를 열처리하는 것이 일반적이다. 따라서, 상기 에스오디 갭 필 기술을 사용할 경우 갭 필 특성이 매우 우수한 소자분리막을 형성할 수 있다.
상기 에스오디 물질들 중 갭 필 특성이 특히 우수한 것으로는 폴리실라제인(polysilazane)을 들 수 있다. 이 경우, 상기 폴리실라제인을 솔벤트에 녹인 용액을 사용하여 상기 트렌치영역을 갖는 반도체 기판 상에 에스오디 코팅막을 만들고, 상기 에스오디 코팅막을 산화성 분위기에서 열처리함으로써 에스오디 산화막을 형성하는 것이 일반적이다. 그러나 상기 에스오디 산화막은 다른 절연막들, 예를 들면 열처리 산화막이나 에이치디피(HDP; high density plasma) 산화막 등에 비하여 습식식각에 대한 내성이 약하다는 단점을 가진다. 특히 상기 에스오디 산화막의 폭이 좁게 형성될 경우 내식각성은 더욱 낮아지는 경향이 있다. 따라서, 상기 반도체 소자에 대하여 진행되는 후속공정에서 상기 에스오디 산화막이 과도하게 식각될 수 있다. 상기 에스오디 산화막이 과도하게 식각될 경우 게이트패턴들 사이, 또는 게이트패턴 및 자기정렬 콘택플러그 사이에 쇼트(short)를 발생시키는 등의 문제가 야기될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 바와 같은 문제점을 해결하기 위한 것으로, 갭 필 특성이 우수함과 동시에 내식각성이 우수한 소자분리막을 갖는 반도체 소자의 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 소자분리막을 갖는 반도체 소자의 제조방법을 제공한다. 반도체기판에 활성영역을 한정하는 트렌치영역을 형성한다. 상기 트렌치영역을 부분적으로 채우는 에스오디(SOD) 산화패턴을 형성한다. 상기 에스오디 산화패턴 상에 에스오디 질화패턴을 형성한다.
또 다른 방법으로, 상기 트랜치영역을 갖는 상기 반도체기판 상에 에스오디 코팅막을 형성할 수 있다. 상기 에스오디 코팅막을 산화처리하여 에스오디 산화막을 형성할 수 있다. 상기 에스오디 산화막을 에치백(etch back)함으로써 상기 에스오디 산화패턴을 형성할 수 있다.
또 다른 방법으로, 상기 에스오디 코팅막은 폴리실라제인(polysilazane)으로 형성할 수 있다.
또 다른 방법으로, 상기 에스오디 산화패턴을 갖는 상기 반도체기판 상에 다른 에스오디 코팅막을 형성할 수 있다. 상기 다른 에스오디 코팅막을 질화처리하여 에스오디 질화막을 형성할 수 있다. 상기 에스오디 질화막을 평탄화하여 상기 에스오디 질화패턴을 형성할 수 있다.
또 다른 방법으로, 상기 다른 에스오디 코팅막은 폴리실라제인(polysilazane)으로 형성할 수 있다.
또 다른 방법으로, 상기 다른 에스오디 코팅막을 질화처리하기 전에, 상기 다른 에스오디 코팅막을 상기 트랜치영역의 형성에 사용된 하드마스크패턴의 상면 레벨까지 평탄화할 수 있다.
또 다른 방법으로, 상기 질화처리는 질소, 암모니아, 일산화이질소(N2O), 일산화질소(NO), 및 이들의 조합가스로 구성되는 일군에서 선택된 하나의 분위기에서의 열처리일 수 있다.
또 다른 방법으로, 상기 반도체 기판에 상기 트랜치영역을 형성하는 동안 상기 트렌치영역보다 넓은 폭을 갖는 다른 트렌치영역을 형성할 수 있다. 이어서, 상기 에스오디 산화패턴을 형성하는 동안 상기 다른 트렌치영역을 채우는 다른 에스오디 산화패턴을 형성할 수 있다. 이 경우, 상기 다른 에스오디 산화패턴의 상면은 상기 에스오디 산화패턴의 상면보다 높은 레벨을 가질 수 있다.
본 발명에 따르면, 반도체 기판에 리세스(recess)된 에스오디 산화패턴을 구비한 소자분리막을 제공한다. 상기 에스오디 산화패턴 상에 에스오디 질화패턴이 제공된다. 상기 에스오디 질화패턴은 상기 리세스된 에스오디 산화패턴을 갖는 상기 반도체기판 상에 캡 필 특성이 우수한 에스오디 코팅막을 형성한 후, 이를 질화처리함으로써 형성한다. 결과적으로, 상기 반도체기판에 갭 필 특성 및 내식각성이 모두 우수한 소자분리막을 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1 내지 도 4은 본 발명에 따른 에스오디 산화패턴의 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 제 1 영역(102a) 및 제 2 영역(102b)을 구비한 반도체 기판(101)을 준비할 수 있다. 예를 들면, 상기 제 1 영역(102a)은 메모리소자의 셀영역일 수 있으며, 상기 제 2 영역(102b)은 메모리소자의 주변영역일 수 있다.
상기 반도체 기판(101) 상에 패드절연패턴(103) 및 하드마스크패턴(105)을 형성할 수 있다. 이를 위하여, 상기 반도체 기판(101) 상에 패드절연막 및 하드마스크막을 차례로 형성할 수 있다. 상기 패드절연막은 열산화막으로 형성하는 것이 바람직하다. 상기 패드절연막은 상기 반도체 기판(101) 및 상기 하드마스크막 사이의 열팽창계수(thermal expansion coefficient)의 차이에 기인하는 스트레스를 완화시키기 위하여 형성할 수 있다. 상기 하드마스크막은 상기 반도체 기판(101)에 대하여 식각선택비를 가지는 물질막으로 형성하는 것이 바람직하다. 예를 들어, 상기 하드마스크막은 화학기상증착(chemical vapor deposition; CVD)방법에 의한 실리콘질화막으로 형성할 수 있다.
상기 하드마스크막 및 패드절연막을 연속적으로 패터닝 하여 차례로 적층된 패드절연패턴(103) 및 하드마스크패턴(105)을 형성할 수 있다.
도 2를 참조하면, 상기 패드절연패턴(103) 및 상기 하드마스크패턴(105)을 사용하여 상기 반도체 기판(101)을 식각하여 상기 제 1 및 제 2 영역들(102a, 102b)에 각각 활성영역들(107)을 한정하는 제 1 및 제 2 트렌치영역들(109a, 109b)을 형성할 수 있다. 이 경우, 상기 제 1 트렌치영역(109a)의 폭은 상기 제 2 트렌치영역(109b)의 폭에 비하여 좁게 형성될 수 있다. 상기 제 1 및 제 2 트렌치영역들(109a, 109b)은 상부와 하부의 폭이 실질적으로 동일하게 형성될 수 있다. 다른 방법으로, 상기 제 1 및 제 2 트렌치영역들(109a, 109b)은 상부의 폭이 하부의 폭 보다 넓은 역 사다리꼴 모양으로 형성될 수 있다. 또 다른 방법으로, 상기 제 1 및 제 2 트렌치영역들(109a, 109b)은 상부의 폭이 하부의 폭 보다 좁은 사다리꼴 모양으로 형성될 수 있다.
상기 제 1 및 제 2 트렌치영역들(109a, 109b)을 갖는 상기 반도체 기판(101) 상에 측벽산화막(110)을 형성할 수 있다. 상기 측벽산화막(110)은 열산화막으로 형성할 수 있다.
도 3을 참조하면, 상기 측벽산화막(110) 상에 절연성라이너(111)를 형성할 수 있다. 상기 절연성라이너(111)는 실리콘질화막으로 형성할 수 있다. 상기 절연 성라이너(111)는 화학기상증착(chemical vapor deposition; CVD) 기술을 사용하여 형성할 수 있다.
상기 절연성라이너(111) 상에 상기 제 1 및 제 2 트렌치영역들(109a, 109b)을 채우는 제 1 에스오디 산화막(113)을 형성할 수 있다. 이를 위하여, 상기 절연성라이너(111) 상에 제 1 에스오디 코팅막을 형성할 수 있다. 상기 제 1 에스오디 코팅막의 성막재료로는 갭 필 능력이 뛰어난 폴리실라제인을 사용하는 것이 바람직하다.
상기 제 1 에스오디 코팅막을 형성하기 위하여, 상기 폴리실라제인 물질을 유기 솔벤트(solvent)에 녹인 용액을 상기 제 1 및 제 2 트렌치영역들(109a, 109b)이 완전히 채워질 수 있을 만큼 상기 반도체 기판(101)의 전면 상에 도포할 수 있다. 상기 도포 방법으로는 스핀코팅(spin coating) 방법을 사용할 수 있다. 이어서, 상기 유기 솔벤트를 증발시킴으로써 상기 제 1 에스오디 코팅막을 형성할 수 있다. 상기 유기 솔벤트의 증발은 상기 제 1 에스오디 코팅막을 비활성가스 분위기에서 100℃ 내지 250℃로 가열함으로써 수행될 수 있다.
상기 제 1 에스오디 코팅막을 산화처리하여 상기 반도체 기판(101) 상에 상기 에스오디 산화막(113)을 형성할 수 있다. 구체적으로, 상기 산화처리는 산소 또는 수증기 분위기하에 200 내지 1000 ℃에서 열처리함으로써 수행될 수 있다. 상기 산화처리 공정은 단일 단계 또는 다단계의 스텝들로 수행할 수 있다.
상기 에스오디 산화막(113)을 상기 하드마스크패턴(105)의 상면 레벨까지 평탄화할 수 있다. 상기 평탄화공정은 화학기계적 연마기술을 사용하여 수행될 수 있 다. 다른 방법으로, 상기 평탄화공정은 생략될 수 있다.
도 4를 참조하면, 상기 에스오디 산화막(113)을 에치백할 수 있다. 상기 에치백 공정은 등방성식각에 의하여 수행될 수 있다. 상기 등방성식각은 건식식각기술 또는 습식식각기술을 사용하여 수행될 수 있다.
이에 따라 상기 제 1 및 제 2 트렌치영역들(109a, 109b) 내에 각각 제 1 및 제 2 에스오디 산화패턴들(113a, 113b)이 형성될 수 있다. 상기 제 1 에스오디 산화패턴(113a)의 상면은 상기 반도체 기판(101)의 상면보다 낮은 레벨로 형성될 수 있다. 바람직하게는, 상기 레벨의 차이는 10 내지 100 nm 일 수 있다.
한편, 상기 제 2 에스오디 산화패턴(113b)이 상기 제 1 에스오디 산화패턴(113a)보다 큰 폭으로 형성될 경우, 상기 제 2 에스오디 산화패턴(113b)의 상면은 상기 제 1 에스오디 산화패턴(113a)의 상면보다 높은 레벨로 형성될 수 있다. 따라서, 상기 등방성식각의 조건을 조정함으로써 상기 제 2 에스오디 산화패턴(113b)의 상면을 상기 반도체기판(101)의 상면과 거의 동일한 레벨로 형성할 수 있다.
다른 방법으로, 상기 제 1 및 제 2 에스오디 산화패턴들(113a, 113b)의 형성을 위한 상기 에치백 공정을 실시하기 전에 상기 에스오디 산화막(113)을 평탄화할 수 있다. 상기 평탄화는 화학기계적 연마기술을 사용하여 수행될 수 있다. 이어서 상기 제 1 및 제 2 트렌치영역들(109a, 109b)의 내부 및 그 상부에 잔류하는 상기 에스오디 산화막(113)을 에치백하여 상기 제 1 및 제 2 에스오디 산화패턴들(113a, 113b)을 형성할 수 있다.
도 5 및 도 6은 본 발명에 따른 에스오디 질화패턴의 형성방법을 설명하기 위한 단면도들이다.
도 5를 참조하면, 상기 제 1 및 제 2 에스오디 산화패턴들(113a, 113b)이 형성된 상기 반도체 기판(101) 상에 에스오디 질화막(115)을 형성할 수 있다. 이를 위하여, 상기 반도체 기판(101)을 덮는 제 2 에스오디 코팅막을 형성할 수 있다. 상기 제 2 에스오디 코팅막은 상기 제 1 에스오디 코팅막과 동일한 성막재료 및 성막 형성방법을 사용하여 형성할 수 있다.
상기 제 2 에스오디 코팅막을 질화처리하여 상기 에스오디 질화막(115)을 형성할 수 있다. 상기 질화처리는 질소, 암모니아, 일산화이질소(N2O), 일산화질소(NO), 또는 이들의 조합가스의 분위기에서의 열처리일 수 있다. 예를 들면, 상기 제 2 에스오디 코팅막을 갖는 상기 반도체기판(101)을 챔버에 장착한 후 상기 질화성 분위기하에 200 내지 1000 ℃에서 열처리할 수 있다. 상기 열처리 공정은 단일 단계 또는 다단계의 스텝들로 수행될 수 있다.
다른 방법으로, 상기 제 2 에스오디 코팅막을 질화처리하기 전에 상기 제 2 에스오디 코팅막을 상기 하드마스크패턴(105)의 상면 레벨까지 평탄화할 수 있다. 상기 평탄화공정은 화학기계적 연마기술, 건식식각기술, 또는 습식식각기술을 사용하여 수행할 수 있다. 이어서, 상기 평탄화에 의해 레벨이 낮아진 상기 제 2 에스오디 코팅막을 질화처리하여 상기 에스오디 질화막(115)을 형성할 수 있다. 이 경우, 상기 에스오디 질화막(115)은 상기 하드마스크패턴(105)과 거의 동일한 레벨로 형성될 수 있다.
도 6을 참조하면, 상기 에스오디 질화막(115)을 평탄화하여 상기 제 2 에스오디 산화패턴(113b)을 노출시킬 수 있다. 상기 평탄화 공정은 화학기계적 연마기술 또는 에치백 기술을 사용하여 수행될 수 있다. 상기 에치백 기술은 건식식각기술, 또는 습식식각기술을 사용하여 수행될 수 있다.
상기 에스오디 질화막(115)에 대한 상기 평탄화 공정이 수행된 결과 상기 제 1 에스오디 산화패턴(113a) 상에 상기 에스오디 질화막(115)이 잔류하여 에스오디 질화패턴(115a)이 형성될 수 있다. 이에 따라 상기 제 1 영역(102a)의 상기 제 1 트렌치영역(109a)에 상기 측벽산화막(110), 상기 절연성라이너(111), 상기 제 1 에스오디 산화패턴(113a), 및 상기 에스오디 질화패턴(115a)으로 구성되는 제 1 소자분리막(117a)이 형성될 수 있다. 상기 에스오디 질화패턴(115a)은 상기 반도체 기판(101)에 대한 추후공정에서 상기 소자분리막(117a)이 과도식각되지 않도록 보호하는 캡핑패턴으로 기능할 수 있다.
한편, 전술한 바와 같이 상기 제 2 영역(102b)의 상기 제 2 에스오디 산화패턴(113b)의 경우, 그 상면의 레벨이 상기 반도체 기판(101)의 상면의 레벨과 거의 동일하게 형성될 수 있다. 이 경우 상기 제 2 에스오디 산화패턴(113b) 상의 상기 에스오디 질화막(115)이 상기 평탄화 공정에 의해 모두 제거될 수 있다. 그 결과, 상기 제 2 트렌치영역(109b)에는 상기 측벽산화막(110), 상기 질화막라이너(111), 및 상기 제 2 에스오디 산화패턴(113b) 만으로 구성되는 제 2 소자분리막(117b)이 형성될 수 있다.
본 발명은 상술한 실시 예들에 한정되지 않고 본 발명의 사상 내에서 여러 가지의 다른 형태로 변형될 수 있다. 예를 들면, 본 발명은 디램(DRAM) 소자뿐 아니라 에스램(SRAM) 소자 등 소자분리막을 구비하는 다양한 반도체 소자들에게도 적용될 수 있다.
도 1 내지 도 4은 본 발명에 따른 에스오디 산화패턴의 형성방법을 설명하기 위한 단면도들이다.
도 5 및 도 6은 본 발명에 따른 에스오디 질화패턴의 형성방법을 설명하기 위한 단면도들이다.

Claims (8)

  1. 반도체기판에 활성영역을 한정하는 트렌치영역을 형성하고,
    상기 트렌치영역을 부분적으로 채우는 에스오디(SOD) 산화패턴을 형성하고,
    상기 에스오디 산화패턴 상에 에스오디 질화패턴을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 에스오디 산화패턴을 형성하는 것은
    상기 트랜치영역을 갖는 상기 반도체기판 상에 에스오디 코팅막을 형성하고,
    상기 에스오디 코팅막을 산화처리하여 에스오디 산화막을 형성하고,
    상기 에스오디 산화막을 에치백(etch back)하는 것을 포함하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 에스오디 코팅막은 폴리실라제인(polysilazane)으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 에스오디 질화패턴을 형성하는 것은
    상기 에스오디 산화패턴을 갖는 상기 반도체기판 상에 다른 에스오디 코팅막을 형성하고,
    상기 다른 에스오디 코팅막을 질화시켜 에스오디 질화막을 형성하고,
    상기 에스오디 질화막을 평탄화하는 것을 포함하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 다른 에스오디 코팅막은 폴리실라제인(polysilazane)으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 4 항에 있어서,
    상기 다른 에스오디 코팅막을 질화처리하기 전에, 상기 다른 에스오디 코팅막을 상기 트랜치영역의 형성에 사용된 하드마스크패턴의 상면 레벨까지 평탄화하는 것을 더 포함하는 반도체 소자의 제조방법.
  7. 제 4 항에 있어서,
    상기 질화처리는 질소, 암모니아, 일산화이질소(N2O), 일산화질소(NO), 및 이들의 조합가스로 구성되는 일군에서 선택된 하나의 분위기에서 열처리하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 반도체 기판에 상기 트랜치영역을 형성하는 동안 상기 트렌치영역보다 넓은 폭을 갖는 다른 트렌치영역을 형성하고,
    상기 에스오디 산화패턴을 형성하는 동안 상기 다른 트렌치영역을 채우는 다른 에스오디 산화패턴을 형성하는 것을 더 포함하되, 상기 다른 에스오디 산화패턴의 상면은 상기 에스오디 산화패턴의 상면보다 높은 레벨을 갖는 반도체 소자의 제조방법.
KR1020070071775A 2007-07-18 2007-07-18 소자분리막을 갖는 반도체 소자의 제조방법 KR20090008658A (ko)

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