KR20170066219A - Uv 구동 광중합을 통한 로우 k 유전체 디포지션 - Google Patents

Uv 구동 광중합을 통한 로우 k 유전체 디포지션 Download PDF

Info

Publication number
KR20170066219A
KR20170066219A KR1020160152088A KR20160152088A KR20170066219A KR 20170066219 A KR20170066219 A KR 20170066219A KR 1020160152088 A KR1020160152088 A KR 1020160152088A KR 20160152088 A KR20160152088 A KR 20160152088A KR 20170066219 A KR20170066219 A KR 20170066219A
Authority
KR
South Korea
Prior art keywords
precursor
deposition
substrate
chamber
dielectric
Prior art date
Application number
KR1020160152088A
Other languages
English (en)
Inventor
클림풋 패트릭 에이. 반
니콜라스 무가 은디에게
Original Assignee
램 리써치 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 램 리써치 코포레이션 filed Critical 램 리써치 코포레이션
Publication of KR20170066219A publication Critical patent/KR20170066219A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70058—Mask illumination systems
    • G03F7/7015—Details of optical elements
    • G03F7/70166—Capillary or channel elements, e.g. nested extreme ultraviolet [EUV] mirrors or shells, optical fibers or light guides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02345—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light
    • H01L21/02348—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light treatment by exposure to UV light
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/027—Non-macromolecular photopolymerisable compounds having carbon-to-carbon double bonds, e.g. ethylenic compounds
    • G03F7/028—Non-macromolecular photopolymerisable compounds having carbon-to-carbon double bonds, e.g. ethylenic compounds with photosensitivity-increasing substances, e.g. photoinitiators
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G03F7/2002—Exposure; Apparatus therefor with visible light or UV light, through an original having an opaque pattern on a transparent support, e.g. film printing, projection printing; by reflection of visible or UV light from an original such as a printed image
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/30—Imagewise removal using liquid means
    • G03F7/3042—Imagewise removal using liquid means from printing plates transported horizontally through the processing stations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02203—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02277—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition the reactions being activated by other means than plasma or thermal, e.g. photo-CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • H01L21/02315—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68764—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by a movable susceptor, stage or support, others than those only rotating on their own vertical axis, e.g. susceptors on a rotating caroussel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68771—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by supporting more than one semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02115—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material being carbon, e.g. alpha-C, diamond or hydrogen doped carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76844—Bottomless liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • General Chemical & Material Sciences (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

유전체 재료들을 형성하기 위해 UV (ultraviolet) 보조된 모세관 응결을 위한 장치 및 방법들이 제공된다. 일부 실시예들에서, UV 구동 반응은 액상 유동성 재료의 광-중합을 용이하게 한다. 적용예들은 고 종횡비 구조체들에서의 고 품질 갭 충진 및 다공성 고체 유전체 막의 기공 (pore) 시일링을 포함한다. 다양한 실시예들에 따라, 모세관 응결 및 UV 노출을 위해 구성된 단일 스테이션 챔버 및 멀티-스테이션 챔버가 제공된다.

Description

UV 구동 광중합을 통한 로우 K 유전체 증착{LOW K DIELECTRIC DEPOSITION VIA UV DRIVEN PHOTOPOLYMERIZATION}
반도체 프로세싱에서 절연 재료로 고 종횡비 갭들을 충진할 필요가 종종 있다. 이것은 STI (shallow trench isolation), IMD (inter-metal dielectric) 층들, ILD (inter-layer dielectric) 층들, PMD (pre-metal dielectric) 층들, 패시베이션 층들, 등에 대한 경우이다. 디바이스 기하학적 구조들이 축소되고 그리고 열 버짓들 (thermal budgets) 이 감소되기 때문에, 좁은 폭, 고 종횡비 (AR) 피처들 (예를 들어, AR > 6:1) 의 보이드-프리 충진은 기존의 증착 프로세스들의 한계들에 기인하여 점점 어려워진다.
본 개시의 일 양태는 유전체 막을 형성하기 위한 방법으로 구현될 수도 있다. 방법은 기판을 하우징하는 챔버에 증기 상 고리형 실리콘 (cyclical silicon) 전구체를 도입하는 단계; 기판 상에 유동성 유전체 막을 형성하도록 전구체 또는 전구체의 반응 생성물을 응결하는 단계; 및 응결된 전구체를 중합하고 그리고 고체 유전체 막을 형성하도록 UV (ultraviolet) 복사에 유동성 유전체 막을 노출시키는 단계를 포함한다. 기판 온도는 노출 동안 고리형 실리콘 전구체의 비등점 미만의 온도로 유지된다.
일부 실시예들에서, 응결 및 중합은 촉매 없이 발생한다. 일부 실시예들에서, 고리형 실리콘 전구체는 고리형 실라잔 또는 고리형 실록산이다. 고리형 실리콘 전구체들의 예들은 옥타메틸사이클로테트라실록산, 테트라비닐테트라메틸사이클로테트라실록산, 테트라메틸-사이클로테트라실록산, 펜타메틸사이클로펜타실록산, 및 헥사메틸사이클로트리실록산을 포함한다. 일부 실시예들에서, 고리형 실리콘 전구체는 적어도 125 ℃의 비등점을 갖는다. 일부 실시예들에서, 증기 고리형 전구체는 공-반응물질 없이 도입된다.
일부 실시예들에서, 유동성 유전체 막은 챔버 내에서 UV 복사에 노출된다. 유동성 유전체 막은 유동성 유전체 막의 형성이 발생할 때 챔버의 동일한 스테이션 내에서 UV 복사에 노출될 수도 있다. 방법은 기판 상의 전구체 또는 전구체의 반응 생성물을 응결한 후에 UV 노출을 위해 챔버 내의 상이한 스테이션으로 기판을 이송하는 단계를 더 수반할 수도 있다.
일부 실시예들에서, 기판 상의 전구체 또는 전구체의 반응 생성물을 응결한 후에 UV 노출을 위해 상이한 챔버로 기판이 이송된다. 일부 실시예들에서, 유전체 전구체의 분압은 유전체 전구체의 포화 압력 이하이다.
일부 실시예들에서, 유동성 유전체 막들은 기판 상의 다공성 유전체 재료의 기공들을 시일링한다. 일부 실시예들에서, 크랙이 없고 1 μm 초과의 두께를 가진 고체 유전체 막이 형성된다.
일부 실시예들에서, 기판 온도는 약 -20 ℃ 내지 100 ℃로 유지된다. 일부 실시예들에서, 중합은 라디칼-체인 메커니즘에 의해 진행된다. 일부 실시예들에서, 중합은 물의 광해리를 수반한다.
본 개시의 이들 및 다른 양태들은 이하에 더 기술된다.
도 1은 유동성 유전체 막을 형성하기 위한 프로세스의 예를 예시한 흐름도이다.
도 2a 내지 도 2d는 유동성 유전체 막으로 충진될 수도 있는 갭들을 포함한 기판들의 개략적인 단면도들의 예들을 도시한다.
도 3은 임계 치수-분압 증착 커브의 예를 도시한 그래프의 개략적인 예시이다.
도 4a 및 도 4b는 유동성 유전체 막을 형성하기 위한 예시적인 프로세스들을 예시하는 흐름도들이다.
도 5는 특정한 구현예들에 따른 기공 시일링의 개략적인 예시이다.
도 6은 특정한 구현예들에서 채용될 수도 있는 반응 메커니즘의 예이다.
도 7은 인-시츄 (in-situ) UV 노출을 사용하여 형성된 균일한 치밀화된 유동성 막의 이미지 (701) 를 나타낸다.
도 8은 증착 동안 산화제를 채용하지 않고 인-시츄 UV 노출을 사용하여 TVTMCTS로부터 증착된 막들에 대한 FTIR (Fourier transform infrared spectroscopy) 스펙트럼들을 도시한다.
도 9, 도 10, 도 11a, 도 11b, 도 12a 및 도 12b는 본 명세서에 기술된 방법들을 실시하기에 적합한 장치의 개략적인 예시들이다.
서론
본 발명의 양태들은 기판들 상에 유동성 유전체 막들을 형성하는 것 및 관련된 장치들에 관한 것이다. 일부 실시예들은 절연 재료로 고 종횡비 갭들을 충진하는 것을 포함한다. 일부 실시예들은 절연 재료로 작은 기공들을 충진하는 것을 포함한다. 논의의 용이함을 위해서, 이하의 기술은 주로 유동성 실리콘 옥사이드 막들과 관련되지만, 본 명세서에 기술된 프로세스들은 또한 다른 타입들의 유동성 유전체 막들을 사용하여 사용될 수도 있다. 예를 들어, 유전체 막은 Si-N 결합 및 N-H 결합을 가진 주로 실리콘 나이트라이드, 주로 실리콘 옥시나이트라이드들, 주로 실리콘 카바이드, 또는 주로 실리콘 옥시카바이드 막들일 수도 있다.
반도체 프로세싱에서 절연 재료로 고 종횡비 갭들을 충진할 필요가 종종 있다. 이것은 STI (shallow trench isolation), IMD (inter-metal dielectric) 층들, ILD (inter-layer dielectric) 층들, PMD (pre-metal dielectric) 층들, 패시베이션 층들, 등에 대한 경우이다. 디바이스 기하학적 구조들이 축소되고 그리고 열 버짓들이 감소되기 때문에, 좁은 폭, 고 종횡비 (AR) 피처들의 보이드-프리 충진은 기존의 증착 프로세스들의 한계들에 기인하여 점점 어려워진다. 특정한 실시예들에서, 방법들은 고 종횡비 (AR) (통상적으로 적어도 6:1, 예를 들어, 7:1 이상), 좁은 폭 (예를 들어, 50 ㎚ 이하) 의 갭들을 충진하는 것에 관한 것이다. 특정한 실시예들에서, 방법들은 저 AR 갭들 (예를 들어, 넓은 트렌치들) 을 충진하는 것에 관한 것이다. 또한, 특정한 실시예들에서, 다양한 AR의 갭들이 기판 상에 있을 수도 있고, 실시예들은 저 AR 갭 및 고 AR 갭을 충진하는 것에 관한 것이다.
특정한 예에서, PMD 층은 부분적으로 제조된 집적 회로의 상호연결 레벨의 금속의 제 1 층과 디바이스 레벨 사이에 제공된다. 본 명세서에 기술된 방법들은 갭들 (예를 들어, 게이트 전도체 스택들 사이의 갭들) 이 유전체 재료로 충진되는 유전체 증착을 포함한다. 또 다른 예에서, 방법들은 트렌치들이 디바이스들을 격리시키도록 반도체 기판들에 형성되는 STI (shallow trench isolation) 프로세스들을 위해 사용된다. 본 명세서에 기술된 방법들은 이들 트렌치들 내의 유전체 증착을 포함한다. 방법들은 또한 FEOL (front end of line) 애플리케이션들에 더하여, BEOL (back end of line) 애플리케이션들을 위해 사용될 수 있다. 이들은 상호연결 레벨에서 갭들을 충진하는 것을 포함할 수 있다.
여전히 또한, 특정한 실시예들에서, 방법들은 유동성 유전체 재료를 사용하는 다공성 유전체 막들의 기공 시일링에 관한 것이다. 예를 들어, 방법들은 반도체 디바이스들의 BEOL 프로세싱에서 다공성 ULK (ultra low-k) 막의 기공 시일링을 수반할 수 있다.
본 명세서에 기술된 방법들은 USG (undoped silica glass), 로우-k, 및 ULK 유동성 옥사이드를 포함한 임의의 타입의 유동성 유전체 프로세스를 위해 사용될 수 있다.
본 명세서에서 사용된 바와 같이 용어 "반도체 디바이스"는 반도체 재료를 프로세싱하는 임의의 디바이스 또는 반도체 기판 상에 형성된 임의의 디바이스를 지칭한다. 많은 경우들에서, 반도체 디바이스는 전자 로직 또는 메모리에, 또는 에너지 변환에 참여한다. 용어 "반도체 디바이스"는 부분적으로 제조된 디바이스들 (예컨대, 부분적으로 제조된 집적 회로들) 뿐만 아니라 판매 가능한 또는 특정한 장치 내에 설치된 완성된 디바이스들을 포함한다. 요약하면, 반도체 디바이스는 본 명세서에 개시된 주제의 방법을 채용하거나 본 명세서에 개시된 이 주제의 구조를 보유하는 임의의 제작 상태로 존재할 수도 있다.
증기-상 반응물질들은 유동성 유전체 막들을 증착하도록 증착 챔버에 도입된다. 증착될 때, 유동성 유전체 막들은 일반적으로 적어도 기공의 개구의 일관된 충진을 제공할 수 있는 플로우 특성들을 갖는다. 용어 "증착될 때 유동성 유전체 막"은 임의의 증착 후 처리들, 치밀화, 경화 또는 어닐링 전의 유동성 유전체 막을 지칭한다. 증착될 때 유동성 유전체 막은 부드러운 젤리-같은 막, 겔, 졸, 또는 유동성 막을 특징으로 할 수도 있다. 일부 실시예들에서, 증착될 때 막은 증착 프로세스 동안에만 액체이고 유동성이 있는 고체, 비액체 막이다; 증착 프로세스가 중지되자마자 고체 막이 된다.
도 1은 유동성 유전체 막을 형성하기 위한 프로세스의 일 예를 예시하는 프로세스 흐름도이다. 프로세스는 반도체 디바이스들, 디스플레이들, LED들, 광전 패널들 등의 제조에서 사용될 수 있다. 상기에 주지된 바와 같이, 반도체 디바이스 제조에서, 프로세스는 BEOL 애플리케이션들 및 FEOL 애플리케이션들을 위해 사용될 수 있다. 일부 실시예들에서, 프로세스들은 고 종횡비 갭들이 절연 재료로 충진되는 애플리케이션들을 위해 사용될 수 있다. 예들은 STI (shallow trench isolation), IMD (inter-metal dielectric) 층들, ILD (inter-layer dielectric) 층들, PMD (pre-metal dielectric) 층들, 및 패시베이션 층들의 형성, 및 상호연결 레벨에서의 갭들의 충진을 포함한다. 일부 실시예들에서, 프로세스는 기공-시일링을 위해 사용될 수 있다. 추가의 예들은 공기 갭 형성 또는 리프트-오프 (lift-off) 층들을 위한 희생적 층들의 형성을 포함한다.
먼저, 갭을 포함한 기판이 증착 챔버에 제공된다 (블록 101). 기판들의 예들은 실리콘, SOI (silicon-on-insulator), 갈륨 비소 등과 같은 반도체 기판들, 뿐만 아니라 유리 및 플라스틱 기판들을 포함한다. 기판은 충진될 적어도 하나 그리고 통상적으로 2 이상의 갭을 포함하고, 하나 이상의 갭들은 기판 상의 트렌치들, 홀들, 비아들, 기공들, 또는 다른 충진되지 않은 피처들이다.
도 2a 내지 도 2d는 갭들 (203) 을 포함한 기판들 (201) 의 개략적인 단면도들의 예들을 도시한다. 먼저 도 2a를 참조하면, 갭 (203) 은 측벽들 (205) 및 하단 (207) 에 의해 규정될 수 있다. 갭은 기판 상의 구조체들 사이에 갭들을 가진 구조체들을 구축함으로써 또는 기판 상에 블랭킷 (blanket) (즉, 평면의) 층들을 패터닝하고 에칭하는 것을 포함한 특정한 집적 프로세스에 따라 다양한 기법들에 의해 형성될 수도 있다. 특정한 실시예들에서 갭 (203) 의 상단은 평면의 표면 (209) 의 레벨로 규정될 수 있다. 갭들의 특정한 예들이 도 2b 및 도 2c에 제공된다. 도 2b에서, 갭 (203) 이 기판 (201) 상의 2 개의 게이트 구조체들 (202) 사이에 도시된다. 기판 (201) 은 반도체 기판일 수도 있고 그리고 n-도핑된 구역 및 p-도핑된 구역 (미도시) 을 포함할 수도 있다. 게이트 구조체들 (202) 은 게이트들 (204) 및 실리콘 나이트라이드 또는 실리콘 옥시-나이트라이드 층 (211) 을 포함한다. 특정한 실시예들에서, 갭 (203) 은 재차 들어가고, 즉, 측벽들이 갭의 하단 (207) 으로부터 위로 연장할 때 측벽들은 내측으로 테이퍼지고; 도 2b의 갭 (203) 은 재차 들어간 갭의 일 예이다.
도 2c는 충진될 갭의 또 다른 예를 도시한다. 이 예에서, 갭 (203) 은 실리콘 기판 (201) 내에 형성된 트렌치이다. 갭의 하단 및 측벽들은 라이너 층 (216), 예를 들어, 실리콘 나이트라이드 또는 실리콘 옥시나이트라이드 층에 의해 규정된다. 구조체는 또한 패드 실리콘 옥사이드 층 (215) 및 패드 실리콘 나이트라이드 층 (213) 을 포함한다. 도 2c는 STI 프로세스 동안 충진될 수도 있는 갭의 일 예이다. 특정한 경우들에서, 라이너 층 (216) 은 존재하지 않는다. 특정한 실시예들에서, 실리콘 기판 (201) 의 측벽들은 산화된다.
도 2b 및 도 2c는 반도체 제조 프로세스에서 유전체 재료로 충진될 수도 있는 갭들의 예들을 제공한다. 본 명세서에 기술된 프로세스들은 유전체 충진을 요구하는 임의의 갭을 충진하도록 사용될 수도 있다. 특정한 실시예들에서, 갭의 임계 치수는 대략적으로 약 1 내지 50 ㎚, 일부 경우들에서 약 2 내지 30 ㎚ 또는 4 내지 20 ㎚, 예를 들어 13 ㎚이다. 임계 치수들은 갭의 가장 좁은 지점에서의 갭 개구의 폭을 지칭한다. 특정한 실시예들에서, 갭의 종횡비는 3:1 내지 60:1이다. 다양한 실시예들에 따라서, 갭의 임계 치수는 32 ㎚ 이하이고 그리고/또는 종횡비는 적어도 약 6:1이다.
상기에 나타낸 바와 같이, 갭은 하단 표면 및 측벽들에 의해 규정될 수도 있다. 용어 측벽 또는 측벽들은 둥근 홀, 길고 좁은 트렌치, 등을 포함한 임의의 형상의 갭의 측벽 또는 측벽들을 지칭하도록 상호 교환 가능하게 사용될 수도 있다. 일부 실시예들에서, 본 명세서에 기술된 프로세스들은 갭들 내에 더하여 또는 갭들 내 대신에 평면의 표면들 상에 유동성 막들을 형성하도록 사용될 수도 있다.
또한, 일부 실시예들에서, 갭은 기공일 수도 있다. 도 2d는 제 1 유전체 층 (253) 내에 임베딩된 금속 라인 (251) 을 포함한 구조체의 예를 도시한다. 에칭된 다공성 유전체 층 (255) 은 제 1 유전체 층 (253) 그리고, 선택 가능하게 에칭 정지 층 (261), 예컨대, 실리콘 카바이드, 실리콘 옥시카바이드, 실리콘 나이트라이드, 또는 실리콘 옥시나이트라이드 에칭 정지 층 위에 가로 놓인다. 에칭된 다공성 유전체 층 (255) 은 리세스 (257) 를 형성하고 그리고 금속 라인 (251) 을 노출시키도록 이전의 프로세싱에서 에칭된다. 에칭된 다공성 유전체 층 (255) 의 노출된 표면 (262) 은 리세스 (257) 의 표면을 포함한다.
에칭된 다공성 유전체 층 (255) 은 연결된 구멍 (porosity) 을 가진 다공성 유전체이다. 에칭된 다공성 유전체 층 (255) 의 일부분의 단면의 확대된 개략도가 도시된다. 에칭된 제 2 유전체 층은 (단면의 평면 내외로) 연결된 기공들이고 따라서 주변 조건들에 대해 표면 (212) 에서 노출되는 갭들 (203) 을 포함한다.
에칭된 다공성 유전체 층 (255) 의 부분 (265) 은 유동성 유전체 증착 프로세스에 의해 증착된 실런트 재료 (266) 를 포함한다. 시일링된 에칭된 다공성 유전체 층 (255) 의 부분의 단면의 확대된 개략도가 도시된다. 이전에 주변에 대해 개방되었던 갭들 (203) 은 유동성 유전체 증착 프로세스로부터 증착된 실런트 재료 (216) 로 시일링된다. 에칭된 다공성 유전체 층 (255) 의 필드 구역들이 (예를 들어, 에칭 정지 또는 하드 마스크 층과 같은) 또 다른 재료를 사용하여 캡핑되거나 캡핑되지 않는 지의 여부에 따라, 필드 구역 (미도시) 에 대해 개방된 기공들은 또한 리세스 (257) 에 대해 개방된 기공들에 더하여 시일링될 수도 있다. 차후의 동작들은 선택 가능하게 금속 라인 (251) 의 표면을 세정하거나 처리하는 것, 배리어 층을 증착하는 것, 및 전도성 재료로 리세스 (257) 를 충진하는 것을 수반할 수도 있다. 기공들이 시일링되지 않는다면, 이들 동작들 중 임의의 동작들은 갭들 (203) 내로의 전구체 및/또는 금속의 관통을 발생시킬 수도 있고, 이는 보다 저 항복 전압 및 고장을 발생시킬 수 있다.
다공성 유전체 막은 예를 들어, 2.4 이하의 유전 상수를 갖는 ULK 막일 수도 있다. ULK 막들의 예들은 CDO (carbon doped oxide) 막들, 제올라이트 막들, 및 폴리머 막들을 포함한다.
유전체 막의 구멍은 연결될 수도 있고, 그리고 유전체 매트릭스로부터 포로겐 (porogen) 의 제거에 의해 도입되는 기공들 및/또는 유전체 매트릭스에 내재하는 기공들을 포함할 수도 있다. 예를 들어, CDO 매트릭스는 메틸기 또는 다른 유기기의 결합에 기인한 구멍을 가질 수도 있다. 다공성 유전체 막은 중간구멍 및/또는 미소구멍을 포함할 수도 있다. 중간구멍은 일반적으로 2 ㎚ 내지 50 ㎚의 기공 사이즈들을 지칭하고 그리고 미소구멍은 2 ㎚ 미만의 기공 사이즈들을 지칭한다. 연결된 구멍을 가진 유전체들에서, 연결된 기공들의 적어도 일부의 사이즈는 옹스트롬 내지 나노미터와 같은 사이즈들을 가진 미소기공들에서, 나노미터 내지 수십 나노미터와 같은 사이즈들을 가진 중간기공들로 연속적일 수도 있다. 방법들이 또한 연결되지 않은 기공들 및 제공된 평활한 증착 표면들을 시일링하도록 사용될 수도 있지만, 막을 통한 확산 경로를 제공하는 시일링되지 않은 기공을 남겨둔 연결된 기공들을 시일링하는 것에서 특정한 용도가 발견될 수도 있다. 노출된 표면에서의 구멍 특성들은 에칭 프로세스뿐만 아니라 특정한 막 및 증착의 방법에 의존할 수도 있다.
도 1을 다시 참조하면, 증착 표면은 하나 또는 복수의 재료들일 수도 있거나 하나 또는 복수의 재료들을 포함할 수도 있다. 예를 들어, 갭을 규정하는 측벽 및 하단 표면들은 하나의 재료일 수도 있거나 복수의 재료들을 포함할 수도 있다. 도 2c를 다시 참조하면, 예를 들어, 라이너 층 (216) 이 존재한다면, 라이너 층 (216) 은 단지 증착 표면일 수도 있다. 그러나, 라이너 층 (216) 이 존재하지 않는다면, 증착 표면은 실리콘 기판 (201), 패드 실리콘 옥사이드 층 (215) 및 패드 실리콘 나이트라이드 층 (213) 을 포함할 수 있다. 측벽 및/또는 하단 재료들을 포함한, 갭 표면 재료들의 예들은 실리콘 나이트라이드들, 실리콘 옥사이드들, 실리콘 카바이드들, 실리콘 옥시나이트라이드들, 실리콘 옥시카바이드들, 실리사이드들, 실리콘 게르마늄, 뿐만 아니라 베어 (bare) 실리콘 또는 다른 반도체 재료를 포함한다. 특정한 예들은 SiN, SiO2, SiC, SiON, NiSi, 및 폴리실리콘을 포함한다. BEOL 프로세싱에서 사용된 갭 재료들의 추가의 예들은 구리, 탄탈륨, 탄탈륨 나이트라이드, 티타늄, 티타늄 나이트라이드, 루테늄 및 코발트를 포함한다. 특정한 실시예들에서, 유동성 유전체 증착 전에, 증착 표면들이 컨포멀한 층을 포함하도록, 라이너, 배리어 또는 갭 내에 형성된 다른 타입의 컨포멀한 (conformal) 층을 가진 갭이 제공된다. 일부 실시예들에서, 기판의 증착 표면들은 처리에 노출된다. 증착 전처리들의 예들은 이하에 더 제공된다.
도 1을 다시 참조하면, 유전체 전구체를 포함한 프로세스 가스가 증착 챔버 내로 흐른다 (블록 103). 이하에 기술된 바와 같이, 프로세스 가스는 선택 가능한 공-반응물질을 포함할 수도 있다. 유동성 유전체 막이 갭 내에 증착된다 (블록 105).
일부 실시예들에서, 유동성 유전체 막은 갭 내에 선택적으로 증착된다. 선택적인 증착은 다른 위치들에서의 증착 없이 또는 다른 위치들에서의 증착 전에 일 위치에서 우선적으로 증착하는 프로세스를 지칭한다. 블록 105에서, 유동성 유전체 재료는 갭들 외부보다는 갭들 내부를 우선적으로 증착한다. 기공 시일링의 맥락에서, 유전체는 다공성 유전체 재료의 기공들의 외부, 예를 들어, 다공성 유전체의 불연속적인 외부 표면 상 그리고 도 2d의 노출된 금속 표면들 상보다는 다공성 유전체 재료의 적어도 기공들의 개구 내에 우선적으로 증착된다. 이와 같이, 필드 구역들 상과 같은 다른 노출된 표면들 상의 유동성 유전체 재료의 증착은 존재하지 않거나 실질적으로 존재하지 않을 수도 있고, 당업자는 이들 표면들 상에서 핵 생성하는 막의 일부 작은 영역들이 있을 수도 있다는 것을 이해한다.
다양한 구현예들에 따라, 블록 105는 이들 피처들의 외부에 연속적인 막을 형성하지 않거나 형성하기 전에, 비아 홀, 트렌치, 또는 다공성 유전체 내의 기공들의 작은 개구들인, 가장 작은 피처들 내에 우선적으로 증착하는 메커니즘을 수반할 수도 있다.
일부 구현예들에서, 블록 105는 유동성 유전체 재료가 유동성 유전체 재료의 형성을 위해 이용 가능한 가장 작은 공간들인 갭들 내에서 선택적으로 응결되는 열역학 효과를 활용한다. 이와 같이 유동성 유전체 재료는 이들 갭들 내에 선택적으로 증착된다. 일부 기공 시일링 애플리케이션들에서, 유동성 유전체 재료가 개구들 내에 증착되지만 기공들을 완전히 충진하지 않도록, 이용 가능한 가장 작은 공간은 기공들에 대한 개구들이다. (일부 구현예들에서, 열역학 효과는 기공들 외부에 증착된 유동성 유전체 재료를 기화시키도록 활용될 수 있지만, 반면에 기공들 내의 유동성 재료는 응결된 채로 남아 있다.)
유동성 옥사이드 막을 증착하는 것은 예를 들어, 응결된 유동성 막이 갭 내에 형성되도록 유전체 전구체를 포함한 가스 반응물질들에 기판을 노출시키는 것을 수반할 수 있다. 증착은 일반적으로 비-플라즈마 조건들에서 발생하지만, 특정한 실시예들에서, 플라즈마 향상된 조건들이 채용될 수도 있다. 다른 실시예들에서, 다운스트림 플라즈마로부터의 반응성 종은 기판이 플라즈마에 직접적으로 노출되지 않을지라도 존재할 수도 있다.
유전체 전구체는 실리콘-함유 화합물이다. 일부 구현예들에서, 유전체 전구체는 광-유도된 중합을 겪은 화합물이고 그리고 포화되지 않은 탄화수소기들을 포함하는 고리형 실록산, 고리형 실라잔, 또는 선형 또는 고리형 실리콘-함유 화합물일 수도 있다.
과산화물, 오존, 산소, 물, 등과 같은 산화제는 선택 가능하게 흐를 수도 있다. 일부 실시예들에서, 산화제는 오존 또는 산소와 같은 히드록실을 형성하지 않는 산화제이다.
일부 구현예들에서, SiCOH 막은 예를 들어, 하나 이상의 Si-C 결합들을 포함한 유전체 전구체를 사용하여 형성된다. 일부 구현예들에서, 유동성 유전체 막은, 증기 상 반응물질들이 유동성 막을 형성하도록 반응시키기 위한 조건들에서 증기 상 반응물질들을 증착 챔버로 도입시킴으로써 증착된 실리콘 나이트라이드 또는 실리콘 옥시나이트라이드와 같은 실리콘 및 질소-함유 막이다. 막 내에 포함된 질소는 실리콘 및 질소-함유 전구체, 질소 전구체 (예를 들어, 암모니아 (NH3) 또는 히드라진 (N2H4)), 또는 질소-함유 가스 (예를 들어, N2, NH3, NO, NO2, 또는 N2O) 와 같은 하나 이상의 소스들에서 나올 수도 있다.
증착 화학물질들의 추가의 논의는 이하에 제공된다.
프로세스 가스들이 반응기 내로 동시에 도입될 수도 있거나, 하나 이상의 컴포넌트 (component) 가스들이 다른 가스들 전에 도입될 수도 있다. 본 명세서에 참조로서 인용된 미국 특허 제 8,278,224 호는 특정한 실시예들에 따라 사용될 수도 있는 반응물질 가스 시퀀스들의 기술을 제공한다.
블록 105는 유동성 유전체 재료가 가장 작은 피처들 내에 우선적으로 증착하는 모세관 응결 메커니즘을 수반할 수도 있다. 모세관 응결에 기인하여, 유동성 프로세스 반응물질들은, 유동성 프로세스 반응물질들의 분압이 포화된 증기압 이하일지라도 가장 작은 피처들을 응결할 수 있다. 이것은 모세관들의 한정된 공간 (즉, 갭들) 내부의 증기 상 분자들 사이의 반 데르 발스 (van der Waals) 상호작용들의 증가된 수 때문이다. 기공 시일링 애플리케이션들에서, 이것은 보텀 업 (bottom up) 갭 충진 및 표면들 상의 연속적인 막 증착 없는 기공 시일링을 허용한다.
일부 구현예들에서, 블록 105는 전구체의 포화 압력 이하의 분압으로 증기 상의 전구체를 제공하는 것을 수반한다. 포화 압력 이하의 압력들에서 작은 공간들 내에 응결된 채로 남아 있기 위한 (즉, 모세관 응결) 액체에 대한 선호는 갭들 내의 선택적인 증착을 허용한다. 일부 실시예들에서, 분압은, 재료가 갭들 내의 액체로서 응결되기 시작하는 지점에 분압이 다가갈 때까지 점진적으로 증가될 수도 있거나, 전구체가 이 압력에서 도입될 수도 있다.
반응 조건들은 일반적으로 상대적으로 저온들, 예를 들어, -20 ℃ 내지 100 ℃에서, 반응물질의 포화된 증기압들에 대해 반응물질 분압들을 적절하게 제어하도록 설정된다. 갭들 내의 모세관 응결은 자기 제한적일 수도 있고, 갭들이 충진될 때 또는 기공 또는 다른 갭 개구들이 시일링될 때 중지될 수도 있다.
압력 및 온도는 증착 시간을 조정하도록 가변될 수도 있다; 고압 및 저온은 일반적으로 신속한 증착에 유리하다. 고온 및 저압은 보다 느린 증착 시간을 발생시킬 것이다. 그러므로, 온도를 증가시키는 것은 압력을 증가시키는 것을 수반할 수도 있다. 일 실시예에서, 온도는 약 5 ℃이고 그리고 압력은 약 10 Torr이다. 노출 시간은 반응 조건들뿐만 아니라 기공 또는 다른 갭 사이즈에 의존한다. 증착 레이트들은 다양한 실시예들에 따라 약 100 Å/min 내지 1 μm/min이다. 기판은 기공들 또는 다른 갭들 내에 유동성 막을 증착하기에 충분히 긴 기간 동안 이들 조건들 하에서 반응물질들에 노출된다. 특정한 실시예들에서, 증착 시간은 0.1 내지 5 초이다.
응결량은 반응물질들의 포화된 증기압들 (미리 결정된 증착 온도에 대해 일정함) 에 대한 반응물질들의 분압들에 의해 제어된다. 임계 치수에 대한 충진 레이트의 의존도는 분압들을 가변함으로써 튜닝될 (tuned) 수 있다. 이 방식으로, 선택도는 튜닝될 수 있고, 단지 기공들, 다른 갭들 내, 그렇지 않으면 목표된 대로 증착할 능력을 개선한다. 이것은 분압-임계 치수 증착 커브를 도시한 도 3에 정성적으로 예시된다. 유전체 전구체의 충분한 저압에서, 임의의 사이즈의 피처들 내의 응결 또는 증착은 없다. 분압이 증가됨에 따라, 유전체 전구체는 작은 피처들 내에서 응결하고, 분압이 증가됨에 따라, 증착은 점점 보다 큰 피처 사이즈들 내에서 발생한다. 그래서, 예를 들어, ULK 막의 기공들 내의 증착을 허용하는 동안 ULK 막의 20 ㎚ 에칭된 트렌치 내의 증착을 방지하도록, 유전체 전구체의 분압은 커브의 크로스-해치된 (cross-hatched) 부분 내에서 유지된다.
도 1을 다시 참조하면, 블록 107에서, 기판은 UV 복사에 노출된다. 그 결과, 광-유도된 중합 및 치밀화가 일부 실시예들에서 발생한다. 다양한 실시예들에 따라, UV 노출은 증착 챔버에 대해 인-시츄 또는 엑스-시츄 (ex-situ) 일 수도 있다. 도 4a 및 도 4b는 인-시츄 및 엑스-시츄 프로세스들의 예들의 동작들을 나타낸다. 먼저, 도 4a에서, 선택 가능한 전처리가 기판을 활성화시키고 그리고 습윤성을 개선하도록 수행될 수도 있다 (블록 401). 전처리들의 예들은 이하에 제공된다. 수행된다면, 전처리는 차후의 증착으로서 동일한 또는 상이한 스테이션 또는 챔버 내에서 행해질 수도 있다. 다음에, 유전체 전구체는 액체 유전체 막을 생성하도록 응결된다 (블록 403). 상기에 논의된 바와 같이, 블록 403은 기공 또는 다른 갭 내에 우선적으로 증착하도록 모세관 응결을 수반할 수 있다. 증착된 유전체 막을 포함한 기판은 이어서 UV 스테이션으로 이송된다 (블록 405). 이송은 진공 하에서 이루어질 수도 있고, 예를 들어, 증착 챔버 및 UV 스테이션은 진공 이송 챔버를 통해 연결된다. UV 스테이션은 단일 스테이션 또는 멀티-스테이션 UV 모듈 내에 있을 수도 있다. 이하에 기술된 바와 같이, 일부 실시예들에서, UV 스테이션은 증착과 동일한 모듈에서 발생할 수도 있고, 예를 들어, 증착은 멀티-스테이션 모듈의 하나 이상의 스테이션들에서 발생하고 그리고 UV 노출은 멀티-스테이션 모듈의 하나 이상의 다른 스테이션들에서 발생한다. 이어서 UV 노출이 수행되고, 치밀한 고체 유전체 막을 생성한다 (블록 407).
일부 실시예들에서, 블록 403 내지 블록 407은 목표된 두께의 막을 구축하도록 반복될 수도 있다. 예를 들어, UV 노출은 500 나노미터의 유동성 유전체 막 각각이 증착된 후에 수행될 수도 있다.
다양한 실시예들에서, 기판이 프로세스 동안 비등점 이하의 온도로 유지될 수 있도록 상대적으로 고 비등점들을 가진 유전체 전구체들이 사용된다. 이것은 유전체 전구체로 하여금 응결되고 그리고 이어서 UV 스테이션으로 이송되게 한다. UV 노출 동안 온도는 또한 전구체 또는 전구체의 응결된 생성물의 비등점 이하로 상당히 유지되어야 한다. 일부 실시예들에서, UV 노출 동안 기판 온도는 전구체의 비등점 미만인 적어도 25 ℃일 수도 있다. 다양한 전구체들의 예들에 대한 비등점들이 이하에 제공된다.
도 4b에서, 블록 401이 상기에 기술된 바와 같이 수행된다. 다음에, 유전체 전구체는 치밀한 고체 유전체 막을 생성하도록 UV 노출과 동시에 응결된다. UV 노출은 일부 실시예들에서, 증착 챔버 내의 인-시츄 유전체 증착 후에 수행될 수도 있다.
도 4a 및 도 4b의 UV 노출은 예를 들어, 졸 겔 증착된 막들을 치밀화하거나 반응 부산물들을 제거하도록 열 어닐링에 대한 대안으로서 수행될 수도 있는 증착 후 UV 경화 동작과 구별된다. 이러한 UV 경화 동작들은 통상적으로 훨씬 보다 고온들에서 발생한다.
증착 화학물질들 및 반응 메커니즘들
유전체 전구체
유전체 전구체는 광-유도된 중합을 겪을 수 있는 실리콘-함유 화합물이다. 이러한 화합물들의 예들은 고리형 실록산들, 고리형 실라잔들, 및 비닐기 또는 다른 포화되지 않은 탄화수소기를 함유한 선형 또는 고리형 실리콘-함유 전구체들을 포함한다.
고리형 실록산들의 예들은 OMCTS (octamethylcyclotetrasiloxane), TVTMCTS (tetravinyltetramethylcyclotetrasiloxane), TMCTS (tetramethylcyclotetrasiloxane), 펜타메틸사이클로펜타실록산, 및 헥사메틸사이클로트리실록산을 포함한다. 일부 실시예들에서, 고리형 실록산들은 촉매-프리 (catalyst-free) 증착 프로세스들을 위해 본 명세서에 기술된 방법들에서 사용될 수 있다. 일부 실시예들에서, 고리형 실라잔들은 촉매-프리 증착 프로세스들을 위해 본 명세서에 기술된 방법들에서 사용될 수 있다.
일부 실시예들에서, 상대적으로 고 비등점들을 가진 유전체 전구체들이 채용된다. 예를 들어, TMCTS는 135 ℃의 비등점을 갖고, TVTMCTS는 224 ℃의 비등점을 갖고, 그리고 OMCTS는 175 ℃의 비등점을 갖는다. 일부 실시예들에서, 적어도 100 ℃, 적어도 125 ℃, 적어도 150 ℃, 적어도 175 ℃, 또는 적어도 200 ℃의 비등점들을 가진 유전체 전구체들이 채용된다. 비등점들은 대기압에서 제공된다.
기공-시일링 애플리케이션들에서, 전구체의 사이즈는 다공성 유전체 막의 기공 사이즈로 테일러링될 (tailored) 수도 있다; 전구체는 기공 내에 피팅되게 충분히 작지만, 다공성 유전체 내로 너무 깊게 침투하지 않도록 충분히 커야한다. 이것은 상대적으로 큰 고리형 분자들 (501) (예를 들어, 1.2 ㎚의 반 데르 발스 반경) 이 기공들을 시일링하도록 다공성 유전체 (500) 의 기공들 내에 피팅되지만, 기공들 내로 깊게 침투하지 않는, 도 5에 예시된다. 대조적으로, 보다 작은 선형 분자들 (503) (예를 들어, 0.5 ㎚의 반 데르 발스 반경) 은 다공성 유전체에 침투하고, 이는 유전 상수의 바람직하지 않은 증가를 야기할 수 있다. 일부 실시예들에서, 분자의 반 데르 발스 반경은 평균 기공 사이즈와 대략 동일하도록 목표된다. 예로서, CVD ULK 막의 평균 기공 사이즈는 1.0 ± 0.5 ㎚일 수도 있다. 적어도 0.8 ㎚의 반 데르 발스 반경을 가진 고리형 분자가 사용될 수도 있다. 일부 실시예들에서, 고리형 분자는 적어도 1.0 ㎚ 또는 1.2 ㎚의 반 데르 발스 반경을 가질 수도 있다.
다양한 실시예들에 따르면, 증착될 때 막은 탄소-함유 실리콘 옥사이드 막 또는 실리콘 나이트라이드 막을 포함하여, 실리콘 옥사이드 막 또는 실리콘 나이트라이드 막이다. 다양한 실시예들에 따르면, Si-C 또는 Si-N 함유 유전체 전구체들은 탄소 또는 질소를 막 내로 도입하도록, 주요 유전체 전구체 또는 도펀트 전구체로서 사용될 수도 있다. 이러한 막들의 예들은 탄소 도핑된 실리콘 옥사이드들 및 실리콘 옥시나이트라이드들을 포함한다. 일부 실시예들에서, 실리콘 나이트라이드 막은 주로 Si-N 결합들과 N-H 결합들을 포함한다.
공-반응물질
실리콘 옥사이드 증착을 위해, 산화제가 일부 실시예들에 채용될 수도 있다. 일부 다른 실시예들에서, 예를 들어, 증착이 공-반응물질 없이 단일 반응물질 증착이도록, 산소가 고리형 실록산 전구체에 의해 단독으로 공급될 수도 있다. 그러나, 산화제는 채용된 특정한 전구체의 산소 함량에 따라 공급될 수도 있다.
채용된다면, 적합한 산화제들의 예들은 이로 제한되지 않지만, 오존 (O3), 과산화수소 (H2O2) 를 포함한 과산화물들, 산소 (O2), 물 (H2O), 메탄올, 에탄올, 및 이소프로판올과 같은 알콜들, 일산화질소 (NO), 이산화질소 (NO2) 아산화질소 (N2O), 일산화탄소 (CO) 및 이산화탄소 (CO2) 를 포함한다. 특정한 실시예들에서, 리모트 플라즈마 생성기는 활성화된 산화제 종을 공급할 수도 있다.
실리콘 나이트라이드 증착을 위해, 질소 공-반응물질이 일부 실시예들에서 채용될 수도 있다. 일부 다른 실시예들에서, 예를 들어, 증착이 공-반응물질 없이 단일 반응물질 증착이도록, 질소가 고리형 실록산 전구체에 의해 단독으로 공급될 수도 있다. 채용된다면, 적합한 질소 공-반응물질들의 예들은 이로 제한되지 않지만, 암모니아 (NH3), 히드라진 (N2H4), 질소 (N2), NO, NO2, 및 N2O를 포함한다.
도펀트
하나 이상의 도펀트 전구체들, 예를 들어, 탄소-함유 가스, 질소-함유 가스, 불소-함유 가스, 인-함유 가스 및/또는 붕소-함유 가스가 공급될 수도 있다. 때때로, 반드시 그러한 것은 아니지만, 불활성 캐리어 가스가 존재한다. 특정한 실시예들에서, 가스들이 액체 주입 시스템을 사용하여 도입된다. 특정한 실시예들에서, 탄소-도핑된 실리콘 전구체들이 또 다른 전구체에 더하여 (예를 들어, 도펀트로서) 또는 단독으로 사용된다. 탄소-도핑된 전구체들은 적어도 하나의 Si-C 결합을 포함할 수 있다. 특정한 실시예들에서, 아미노실란 전구체들이 사용된다.
촉매
일부 실시예들에서, 증착은 이하에 기술된 촉매들 중 임의의 하나를 채용하지 않는 촉매-프리 증착일 수도 있다. 그러나, 촉매는 특정한 실시예들에서 채용될 수도 있다. 특정한 실시예들에서, 양성자 도너 촉매가 채택된다. 양성자 도너 촉매들의 예들은 1) 질산, 플루오르화수소산, 인산, 황산, 염산 및 브롬산을 포함하는 산들; 2) R-COOH 및 R-C(=O)X를 포함하는 카르복실산 유도체들, 여기서 R은 치환되거나 치환되지 않은 알킬, 아릴, 아세틸, 또는 페놀이고 X는 할라이드, 뿐만 아니라 R-COOC-R 카르복시 무수물이고; 3) SixXyHz 여기서 x = 1 내지 2, y = 1 내지 3, z = 1 내지 3이고 그리고 X는 할라이드; 4) RxSi-Xy 여기서 x = 1 내지 3 및 y = 1 내지 3이고, R은 알킬, 알콕시, 알콕시알칸, 아릴, 아세틸 또는 페놀이고, 그리고 X는 할라이드이고; 그리고 5) 암모니아 및 암모늄 히드록사이드, 히드라진, 히드록실아민, 및 R-NH2를 포함하는 유도체들이고, 여기서 R은 치환되거나 치환되지 않은 알킬, 아릴, 아세틸, 또는 페놀이다.
상기에 주어진 촉매들의 예들에 더하여, 사용될 수도 있는 할로겐-함유 화합물들은 디클로로실란 (SiCl2H2), 트리클로로실란 (SiCl3H), 메틸클로로실란 (SiCH3ClH2), 클로로트리에톡시실란, 클로로트리메톡시실란, 클로로메틸디에톡시실란, 클로로메틸디메톡시실란, 비닐트리클로로실란, 디에톡시디클로로실란, 및 헥사클로로디실록산과 같은, 할로겐화된 유기 분자들을 포함하여, 할로겐화된 분자들을 포함한다. 사용될 수도 있는 산들은 염산 (HCl), 황산 (H2SO4), 및 인산 (H3PO4) 과 같은 무기산들; 포름산 (HCOOH), 아세트산 (CH3COOH), 및 트리플루오로아세트산 (CF3COOH) 과 같은 유기산들일 수도 있다. 사용될 수도 있는 염기들은 암모니아 (NH3) 또는 수산화암모늄 (NH4OH), 포스핀 (PH3); 및 다른 질소-함유 유기 화합물 또는 인-함유 유기 화합물을 포함한다. 부가적인 촉매들의 예들은 클로로-디에톡시실란, 메탄술폰산 (CH3SO3H), 트리플루오로메탄술폰산 ("트리플산", CF3SO3H), 클로로-디메톡시실란, 피리딘, 아세틸 클로라이드, 클로로아세트산 (CH2ClCO2H), 디클로로아세트산 (CHCl2CO2H), 트리클로로아세트산 (CCl2CO2H), 옥살산 (HO2CCO2H), 벤조산 (C6H5CO2H), 및 트리에틸아민이다.
다른 촉매들의 예들은 염산 (HCl), 플루오르화수소산 (HF), 아세트산, 트리플루오로아세트산, 포름산, 디클로로실란, 트리클로로실란, 메틸트리클로로실란, 에틸트리클로로실란, 트리메톡시클로로실란, 및 트리에톡시클로로실란을 포함한다.
상기에 기술된 촉매들에 더하여, 일부 구현예들에서, BEOL 프로세싱 애플리케이션들을 위해 조제된 촉매들이 사용될 수도 있다. 이러한 촉매들은 참조로서 본 명세서에 인용되고 그리고 2014년 8월 20일 출원되고 발명의 명칭이 "LOW-K OXIDE DEPOSITION BY HYDROLYSIS AND CONDENSATION"인 미국 특허 출원 제 14/464,196 호 (대리인 문서 제 LAMRP109/3408-1US 호) 에 개시된다.
일부 구현예들에서, 할로겐-프리 산 촉매들이 채용될 수도 있고, 예들은 1) 질산, 인산, 황산을 포함하는 산들; 2) R-COOH를 포함하는 카르복실산 유도체들이고, 여기서 R은 치환되거나 치환되지 않은 알킬, 아릴, 아세틸, 또는 페놀, 뿐만 아니라 R-COOC-R 카르복시 무수물들이다.
또한, 일부 구현예들에서, 아미노실란들을 포함한 자기-촉매화 실란 유전체 전구체들이 사용될 수도 있다. 사용될 수도 있는 아미노실란들은 이로 제한되지 않지만, 다음을 포함한다: (1) Hx-Si-(NR)y 여기서 x = 0 내지 3, x + y = 4 그리고 R은 유기 하이드라이드기이다. 자기-촉매화 유전체 전구체들의 추가의 예들은 참조로서 본 명세서에 인용된 미국 특허 출원 제 14/464,196 호에 제공된다.
계면활성제들
계면활성제들은 표면 장력을 완화하고 기판 표면 상의 반응물질들의 습윤을 증가시키도록 사용될 수도 있다. 계면활성제들은 또한 특히 액체 상에서 응결될 때, 다른 반응물질들과의 유전체 전구체의 혼화성 (miscibility) 을 증가시킬 수도 있다. 계면활성제들의 예들은 용매들, 알콜들, 에틸렌 글리콜 및 폴리에틸렌 글리콜을 포함한다. 상이한 계면활성제들은 탄소-함유 모이어티가 종종 전구체를 보다 소수성으로 만들기 때문에 탄소-도핑된 실리콘 전구체들에 대해 사용될 수도 있다.
용매들은 무극성 또는 극성 및 양성자성 (protic) 또는 반양성자성 (aprotic) 일 수도 있다. 용매는 산화제 내의 혼화성을 개선하도록 유전체 전구체의 선택과 매칭될 수도 있다. 무극성 용매들은 알칸들 및 알켄들을 포함하고; 극성 반양성자성 용매들은 아세톤들 및 아세테이트들을 포함하고; 그리고 극성 양성자성 용매들은 알콜들 및 카르복시기 화합물들을 포함한다.
도입될 수도 있는 용매들의 예들은 알콜들, 예를 들어, 이소프로필 알콜, 에탄올 및 메탄올, 또는 반응물질들과 섞이는 에테르들, 카르보닐들, 니트릴들과 같은 다른 화합물들을 포함한다. 용매들은 선택 가능하고 그리고 특정한 실시예들에서, 산화제 또는 또 다른 프로세스 가스와 함께 또는 별도로 도입될 수도 있다. 용매들의 예들은 이로 제한되지 않지만, 메탄올, 에탄올, 이소프로판올, 아세톤, 디에틸에테르, 아세토니트릴, 디메틸포름아미드, 및 디메틸술폭시드, THF (tetrahydrofuran), 디클로로메탄, 헥산, 벤젠, 톨루엔, 이소헵탄 및 디에틸에테르를 포함한다. 용매는 퍼핑 (puffing) 또는 정상적인 전달 중 하나에 의해, 특정한 실시예들에서 다른 반응물질들 전에 도입될 수도 있다. 일부 실시예들에서, 용매는 특히, 전구체 및 산화제가 저 혼화성을 갖는 경우들에서, 가수분해를 촉진하도록 반응기 내로 용매를 퍼핑함으로써 도입될 수도 있다.
캐리어 가스들
때때로, 반드시 그런 것은 아니지만, 불활성 캐리어 가스가 존재한다. 예를 들어, 헬륨, 및/또는 아르곤은 상기에 기술된 화합물들 중 하나와 함께 챔버 내로 도입될 수도 있다.
임의의 프로세스 가스들 (실리콘-함유 전구체, 산화제 또는 다른 공-반응물질, 용매, 촉매 등) 은 단독으로 또는 하나 이상의 다른 반응물질들과 결합하여, 남아있는 반응물질들 전에 도입될 수도 있다. 또한, 특정한 실시예들에서, 하나 이상의 반응물질들은 남아있는 반응물질 플로우들이 차단된 (shut off) 후 반응 챔버 내로 계속 흐를 수도 있다.
반응 메커니즘들
특정한 유전체 전구체들을 사용할 때, 심지어 촉매의 부재시에도, 도 4a 및 도 4b에 대해 기술된 프로세스들을 사용하여 우수한 충진이 달성될 수도 있다는 것이 발견되었다. 특히, 고리형 실록산들은 심지어 촉매의 부재시에도, 우수한 충진을 제공한다는 것이 발견되었다. 고리형 실라잔들은 유사한 결과들을 나타낼 것으로 여겨진다.
특정한 이론에 매이지 않고, 반응이 다음의 반응 메커니즘들 중 하나 이상에 의해 발생할 수도 있다고 여겨진다.
일부 실시예들에서, 반응은 라디칼-체인 메커니즘에 의해 진행될 수도 있다. 라디칼 개시 메커니즘은 가능하게는 (이로 제한되지 않지만), 응결된 전구체를 구성하는 실록산 고리 상의 포화되지 않은 탄화수소 결합들 (예컨대, 말단 비닐, 하이드라이드들, 또는 할라이드들) 과 같은 산화성 이웃한 것들에 걸쳐 추가되는 흡착물질 기반 라디칼이다. 라디칼 전파는 반응기 표면들 상에서 H2 가스 또는 말단 하이드라이드를 방출하기 위해서 재결합하는 H 라디칼들을 방출하고 그리고 응결된 액체로부터 폴리머 막을 생성하도록 진행된다. 최종 생성물은 포화되지 않은 탄화수소들이 없는 치밀한 로우-k 옥사이드 막이다.
일부 실시예들에서, 고리 열림 및 중합이 소량의 물의 광해리를 포함할 수도 있다:
H2O + UV (242.5 미만의 파장) → H+ + OH-
고리 열림 및 중합 반응들은 일반적인 고리형 실록산 고리 (601) 에 대해 도 6의 예에 도시된 바와 같이 진행될 수도 있다. (도 6에 도시된 메커니즘에서 R은 유기기들을 나타내고 그리고 M은 임의의 양으로 대전된 모이어티 (예를 들어, H+ 또는 NH4 +) 를 나타낸다.) 광해리에 의해 생성된 히드록실 음이온은 실록산 고리의 실리콘 원자를 공격하고, 이는 고리 열림을 발생시킨다. 중합은 이어서 또 다른 실록산 고리 상의 SiO- 공격에 의해 진행될 수도 있고, 고리의 열림 및 중합을 발생시킨다.
상기에 기술된 메커니즘들은 전구체 및 산화제가 부산물들로서 물 및 알콜과 옥사이드 막을 형성하도록 가수분해 및 중축합을 통해 반응하게 허용되는 기판 상에 전구체 및 산화제가 도입되고 응결되는 졸 겔 증착 반응들로부터 구별된다. 특정한 기술된 실시예들에 대한 이점들은 목표된 물리적 특성 및 전기적 특성을 얻도록 반응 부산물들, 과잉의 반응물질들 및 흡착된 잔류 히드록실기들의 제거 및 막 치밀화를 위한 열 또는 UV 경화와 같은 증착 후 막 프로세싱에 대한 감소되거나 제거된 의존을 포함한다. 상기에 주지된 바와 같이, 일부 실시예들에서, 기술된 방법들은 촉매를 사용하지 않고 그리고 할라이드-프리 화학물질을 사용하여 유동성 유전체 증착을 허용한다. 대조적으로, 가수분해 및 중축합 증착들은 통상적으로 집적된 구조체들의 금속성 컴포넌트들을 산화시킬 수 있는 촉매들의 사용을 포함한다. 촉매를 구성하는 할라이드 음이온들은 또한 증착된 재료 내에 보유될 수도 있고 그리고 집적/추가의 프로세싱/보다 긴 시간들 동안 부식을 야기하는 집적된 구조체의 다른 부분들 내로의 로우-k 층에서 침출될 수도 있다. 잔류 할라이드 음이온들은 또한 유전체 층 내에 이동하는 전하들을 야기할 수 있고, 유전체 층의 절연 전기적 특성들을 저하시킨다. 유기 산 촉매들이 할라이드 촉매들과 연관된 일부 이슈들을 처리할 수도 있지만, 유기 산 촉매들의 사용은 상대적으로 보다 저 증착 레이트들 및 긴 큐 (queue) 시간들에 대한 필요에 의해 제한된다. 게다가, 유기 산 촉매화된 증착으로부터 도출된 경화되지 않은 막들의 감광성은 상당한 증착 후 프로세싱 과제들을 제기한다. 전구체의 일부로서 분자로 그래프팅되거나 (grafted) 첨가제로서 포함되는 기본 촉매들은 상당히 다공성 막들을 발생시킨다. 본 명세서에 기술된 방법들의 실시예들은 할라이드, 유기 산 및 염기 촉매들과 연관된 이들 이슈들을 회피할 수 있다.
가수분해-중축합 증착을 통해 작은 치수들로 증착된 재료 내에 기공들 및 보이드들이 통상적으로 있다. 이들 기공들 및 보이드들은 부산물들 및 반응하지 않은 재료의 제거시 생성된다. 가수분해 및 중축합에 의존하지 않는 방법들의 실시예들은 이들 보이드들을 갖지 않을 수도 있다. 보이드들 및 기공들을 뒤에 남기지 않고 쉽게 제거되는 H 라디칼들 및 H2 가스가 생성된 부산물들에 의해 생성된다. 특히, 단일 반응물질 시스템들 (공-반응물질 없음) 은 증착의 종료시 뒤에 반응하지 않은 재료를 남기지 않고 상당히 보다 적은 부산물들을 생성한다.
다양한 실시예들에 따라, 막들은 여전히 우수한 품질을 유지하면서, 수 마이크로미터의 두께들로 증착될 수도 있다. 대조적으로, 졸 겔 도출된 막들은 통상적으로 막이 크랙되기 시작하기 전에 최대 두께들을 약 1 μm로 제한하는 인장 응력들을 갖고 저 경도 및 모듈러스를 나타낸다. 대조적으로, 본 명세서의 방법들은 크랙이 발견되기 전에 막들을 2 μm까지 증착하도록 사용될 수도 있다.
라디칼 체인 반응 메커니즘은 또한 가수분해-중축합 반응의 상당히 보다 신속한 증착 레이트를 갖는다.
반응 조건들
반응 조건들은 유전체 전구체, 또는 유전체 전구체의 반응의 증기 상 생성물이 유동성 막을 형성하도록 기판 표면 상에서 응결하기 위한 조건들일 수 있다. 챔버 압력은 약 1 내지 200 Torr일 수도 있고, 특정한 실시예들에서, 챔버 압력은 10 내지 75 Torr이다. 특정한 실시예에서, 챔버 압력은 약 10 Torr이다.
기판 온도는 특정한 실시예들에서 약 -20 ℃ 내지 100 ℃이다. 특정한 실시예들에서, 온도는 약 -20 ℃ 내지 30 ℃, 예를 들어, -10 ℃ 내지 10 ℃이다. 압력 및 온도는 증착 시간을 조정하도록 가변될 수도 있고; 고압 및 저온은 일반적으로 신속한 증착을 위해 유리하다. 고온 및 저압은 보다 느린 증착 시간을 발생시킬 것이다. 그러므로, 온도를 증가시키는 것은 압력을 증가시키는 것을 수반할 수도 있다. 일 실시예에서, 온도는 약 5 ℃이고 그리고 압력은 약 10 Torr이다. 노출 시간은 반응 조건들뿐만 아니라 기공 또는 다른 갭 사이즈에 의존한다. 증착 레이트들은 다양한 실시예들에 따라 약 100 Å/min 내지 1 μm/min이다. 기판은 기공들 또는 다른 갭들 내에 유동성 막을 증착하기에 충분히 긴 기간 동안 이들 조건들 하에서 반응물질들에 노출된다. 특정한 실시예들에서, 증착 시간은 0.1 내지 5 초이다.
상기에 기술된 바와 같이, 응결량은 반응물질들의 포화된 증기압들 (미리 결정된 증착 온도에 대해 일정함) 에 대한 반응물질들의 분압들에 의해 제어될 수도 있다.
증착 및 동시의 또는 차후의 UV 노출 내내 기판 온도는 유전체 전구체들 및 유전체 전구체들의 반응 부산물들의 비등점 이하의 레벨로 유지된다. 증착 및 동시의 또는 차후의 UV 노출 내내 압력은 부압일 수도 있다.
예시적인 UV 강도들은 광대역 (190 ㎚ 내지 290 ㎚) 소스로부터의 253.7 ㎚ UV의 50 W 내지 500 W를 포함한다.
전처리
다양한 실시예들에 따르면, 전처리 동작은 산소, 질소, 헬륨 또는 이들의 일부 조합을 함유한 플라즈마에 대한 노출을 수반한다. 플라즈마는 Astron® 리모트 플라즈마 소스와 같은 리모트 플라즈마 생성기, 유도-결합된 플라즈마 생성기 또는 용량-결합된 플라즈마 생성기에 의해 생성된, 다운스트림 또는 인-시츄 플라즈마일 수도 있다. 전처리 가스들의 예들은 단독으로 또는 다른 화합물들과 결합하여, O2, O3, H2O, NO, NO2, N2O, H2, N2, He, Ar, 및 이들의 조합들을 포함한다. 화학물질들의 예들은 O2, O2/N2, O2/He, O2/Ar, O2/H2 및 H2/He를 포함한다. 특정한 프로세스 조건들은 구현예에 따라 가변할 수도 있다. 대안적인 실시예들에서, 전처리 동작은 비-플라즈마 분위기에서 O2, O2/N2, O2/He, O2/Ar 또는 다른 전처리 화학물질들에 기판을 노출시키는 것을 수반한다. 특정한 프로세스 조건들은 구현예에 따라 가변할 수도 있다. 이들 실시예들에서, 기판은 열 에너지 소스, UV 소스, 마이크로파 소스, 등을 포함한 또 다른 에너지 소스로부터의 에너지 존재시 전처리 화학물질에 노출될 수도 있다. 특정한 실시예들에서, 상기에 기술된 전처리 동작들에 더하여 또는 상기에 기술된 전처리 동작들 대신에, 기판은 촉매, 계면활성제, 또는 접착-촉진 화학물질에 대한 노출과 함께 전처리된다. 전처리 동작은, 수행된다면, 증착 챔버 내에서 발생할 수도 있거나 증착 챔버로의 기판의 이송 전에 또 다른 챔버 내에서 발생할 수도 있다. 일단 증착 챔버 내에서, 그리고 선택 가능한 전처리 동작 후에, 프로세스 가스들이 도입된다.
증착 동안 고르게 핵생성하고 그리고 젖을 수 있는 친수성 표면들을 생성하기 위한 표면 처리들은 본 명세서에 참조로서 인용되는 발명의 명칭이 "Treatment For Flowable Dielectric Deposition On Substrate Surfaces"인 미국 특허 출원 제 14/519,400 호에 기술된다. 본 명세서에 기술된 바와 같이, 표면 처리들은 리모트 플라즈마에 대한 노출을 수반할 수도 있다.
실험
도 7은 도 4a에 대해 기술된 바와 같이 인-시츄 UV 노출을 사용하여 형성된 균일한 치밀화된 유동성 막의 이미지 (701) 를 나타낸다. TVTMCTS는 유전체 전구체이고, 산화제는 채용되지 않았다. 챔버 압력은 25 Torr이고 그리고 기판 온도는 25 ℃이다. 12 KW UV 소스가 35 % 전력 (4.2 KW) 으로 증착 동안 챔버 내부를 비추도록 사용되었다. 특히 막은 (이미지에서 충진의 균일한 음영으로 나타낸) 균일한 밀도의 막이고 그리고 라인 벤딩 (bending) 은 관찰되지 않았다. 이것은 막의 유동성이 라인 벤딩 없이 유지된다는 것을 나타낸다. 이미지 (701) 에 나타난 결과들은 경화에 상관없이, 이미지들 (703, 705 및 707) 에 나타낸 바와 같이 TES (triethoxysilane) 를 사용하여 증착된 결과들보다 실질적으로 보다 양호하다. 이미지 (703) 의 유동성 옥사이드는 250 ℃의 UV 경화에 노출되었고; 이미지 (705) 의 유동성 옥사이드는 10 분 동안 545 ℃의 열 경화에 노출되었고, 그리고 이미지 (707) 의 유동성 옥사이드는 10 분 동안 545 ℃의 열 경화 뒤이어 UV 경화에 노출되었다. 경우 각각에서, 원형 부분으로 나타낸 밀도 구배 (이미지들에서 단계적인, 불균일한 음영으로 보임) 가 있다.
도 8은 증착 동안 산화제를 채용하지 않고 인-시츄 UV 노출을 사용하여 TVTMCTS로부터 증착된 막들에 대한 FTIR (Fourier transform infrared spectroscopy) 스펙트럼들을 도시한다. 스펙트럼들은 증착된 막들이 Si-CH3기들을 보유한다는 것을 도시한다. 케이지 및 네트워크 옥사이드 상들이 관찰된다. 잔류 비닐기들은 보다 두꺼운 막들에서 관찰된다.
장치
본 발명의 방법들은 넓은 범위의 모듈들 상에서 수행될 수도 있다. 방법들은 HDP-CVD 반응기들, PECVD 반응기들, 부압 CVD 반응기들, CVD 반응들을 위해 구비된 임의의 챔버, 및 PDL (pulsed deposition layers) 을 위해 사용된 챔버들을 포함한, 유전체 막의 증착을 위해 구비된 임의의 장치 상에서 구현될 수도 있다.
이러한 장치는 많은 상이한 형태들을 취할 수도 있다. 일반적으로, 장치는 하나 이상의 모듈들을 포함할 것이고, 모듈 각각은 하나 이상의 웨이퍼들을 하우징하고 그리고 웨이퍼 프로세싱에 적합한 챔버 또는 반응기 (때때로 다수의 스테이션들을 포함) 를 포함한다. 챔버 각각은 프로세싱을 위해 하나 이상의 웨이퍼들을 하우징할 수도 있다. 하나 이상의 챔버들은 규정된 위치 또는 위치들 내에 (이 위치 내에서 운동, 예를 들어, 회전, 진동, 또는 다른 교반 (agitation) 하거나 하지 않으면서) 웨이퍼를 유지한다. 프로세스 동안, 웨이퍼 각각은 페데스탈, 웨이퍼 척 및/또는 다른 웨이퍼 홀딩 장치에 의해 제자리에 홀딩된다. 웨이퍼가 가열되는 특정한 동작들을 위해, 장치는 가열 플레이트와 같은 히터를 포함할 수도 있다. 적합한 반응기들의 예들은 모두 캘리포니아, 프리몬트 소재의 Lam Research로부터 입수 가능한 SequelTM 반응기, VectorTM, SpeedTM 반응기, 및 GammaTM 반응기이다.
상기에 논의된 바와 같이, 다양한 실시예들에 따라, 표면 처리는 유동성 유전체 증착과 동일하거나 상이한 모듈 내에서 발생할 수도 있다. 도 9는 웨이퍼 이송 시스템 (995) 및 로드록들 (990), 유동성 증착 모듈 (970), 및 UV 모듈 (980) 을 포함하는 예시적인 툴 구성 (960) 을 도시한다. 증착 전처리 모듈 및/또는 하나 이상의 부가적인 증착 모듈들 (970) 또는 UV 모듈들 (980) 과 같은 부가적인 모듈들이 또한 975에 포함될 수도 있다.
전처리를 위해 사용될 수도 있는 모듈들은 SPEED 또는 SPEED Max, INOVA RPM (Reactive Preclean Module), Altus ExtremeFill (EFx) 모듈, Vector Extreme 전처리 모듈 (플라즈마, 자외선 또는 적외선 전처리용), 및 Vector 또는 Vector Extreme 모듈들을 포함한다. SOLA 모듈은 UV 노출을 위해 사용될 수도 있다. 툴들 모두는 캘리포니아 프리몬트 소재의 Lam Research로부터 입수 가능하다. 이들 모듈들은 유동성 증착 모듈과 동일한 백본 (backbone) 에 부착될 수도 있다. 또한, 이들 모듈들 중 임의의 모듈은 상이한 백본들 상에 있을 수도 있다. 제어기는 툴의 임의의 또는 모든 컴포넌트들에 연결될 수도 있고; 이들의 배치 및 연결은 특정한 구현예에 따라 가변될 수도 있다.
특정한 실시예들에서, 제어기 (922) 는 증착 및/또는 전처리 또는 후처리 동안 프로세스 조건들을 제어하도록 채용된다. 제어기의 추가의 기술이 이하에 제공된다.
도 10은 유동성 유전체 증착을 위한 증착 챔버의 일 예를 도시한다. 증착 챔버 (1000) (또한 반응기, 또는 반응기 챔버로 지칭됨) 는 챔버 하우징 (1002), 상단 플레이트 (1004), 스커트 (skirt) (1006), 샤워헤드 (1008), 페데스탈 칼럼 (pedestal column) (1024) 및, 유동성 유전체 증착을 위한 시일링된 체적이 제공된 시일 (seal) (1026) 을 포함한다. 웨이퍼 (1010) 는 척 (1012) 및 절연 링 (1014) 에 의해 지지된다. 척 (1012) 은 RF 전극 (1016) 및 저항 히터 엘리먼트 (1018) 를 포함한다. 척 (1012) 및 절연 링 (1014) 은 플래튼 (platen) (1022) 및 페데스탈 칼럼 (1024) 을 포함하는 페데스탈 (1020) 에 의해 지지된다. 페데스탈 칼럼 (1024) 은 페데스탈 드라이브 (미도시) 와 인터페이싱하도록 시일 (1026) 을 통과한다. 페데스탈 칼럼 (1024) 은 플래튼 냉각제 라인 (1028) 및 페데스탈 퍼지 라인 (1030) 을 포함한다. 샤워헤드 (1008) 는 공-반응물질 가스 라인 (1036) 및 전구체 가스 라인 (1038) 각각에 의해 공급되는, 공-반응물질 플레넘 (1032) 및 전구체 플레넘 (1034) 을 포함한다. 공-반응물질 가스 라인 (1036) 및 전구체 가스 라인 (1038) 은 구역 (1040) 내의 샤워헤드 (1008) 에 도달하기 전에 가열될 수도 있다. 듀얼 플로우 플레넘이 본 명세서에서 기술되지만, 단일 플로우 플레넘이 챔버 내로 가스를 향하게 하도록 사용될 수도 있다. 예를 들어, 반응물질들은 샤워헤드에 공급될 수도 있고 반응기 내로의 도입 전에 단일 플레넘 내에서 혼합될 수도 있다. 1020' 및 1020은 페데스탈을 지칭하지만, 하강된 (1020) 위치 및 상승된 (1020') 위치를 지칭한다.
챔버는 반응기 챔버 (1000) 로 반응물질들을 전달하기 위한 가스 전달 시스템을 구비하거나 또는 가스 전달 시스템과 연결된다. 가스 전달 시스템은 단독으로 공급될 수도 있거나 또는 불활성 캐리어 가스와 혼합될 수도 있는, 물, 산소, 오존, 과산화물, 알콜들 등을 포함하는, 산화제들과 같은, 하나 이상의 공-반응물질들을 챔버 (1010) 에 공급할 수도 있다. 가스 전달 시스템은 또한 단독으로 공급될 수도 있거나 또는 불활성 캐리어 가스와 혼합될 수도 있는, 예를 들어, TES (triethoxysilane), 하나 이상의 유전체 전구체들을 챔버에 공급할 수도 있다. 가스 전달 시스템은 또한 플라즈마 처리를 위해, 본 명세서에 기술된 바와 같이, 반응기 세정을 위해, 하나 이상의 처리 시약들 (treatment reagent) 을 전달하도록 구성된다. 예를 들어, 플라즈마 프로세싱을 위해서, 수소, 아르곤, 질소, 산소 또는 다른 가스가 전달될 수도 있다.
증착 챔버 (1000) 는 유동성 유전체 증착이 발생할 수도 있는 시일링된 분위기로서 기능한다. 많은 실시예들에서, 증착 챔버 (1000) 는 방사상으로 대칭인 내부를 특징으로 한다. 방사상으로 대칭인 내부로부터의 이탈을 감소시키거나 또는 제거하는 것은 반응물질들의 플로우가 웨이퍼 (1010) 위에서 방사상으로 밸런싱된 방식으로 발생하는 것을 보장하는 것을 돕는다. 방사상 비대칭들에 의해 발생된 반응물질 플로우들에 대한 동요 (disturbance) 는 다른 영역들 상에서 보다 웨이퍼 (1010) 의 일부 영역들 상에서 보다 많거나 또는 보다 적은 증착을 발생시킬 수도 있고, 이는 웨이퍼 균일성에 있어서 원치 않는 변화들을 생성할 수도 있다.
증착 챔버 (1000) 는 몇몇의 주요 컴포넌트들을 포함한다. 구조상으로, 증착 챔버 (1000) 는 챔버 하우징 (1002) 및 상단 플레이트 (1004) 를 포함할 수도 있다. 상단 플레이트 (1004) 는 챔버 하우징 (1002) 에 부착되도록 그리고 챔버 하우징 (1002) 과 가스 분배 매니폴드/샤워헤드, 전극, 또는 다른 모듈 장비 사이의 시일 계면을 제공하도록 구성된다. 상이한 상단 플레이트들 (1004) 은 프로세스의 특정한 장비 요구들에 따라 동일한 챔버 하우징 (1002) 과 함께 사용될 수도 있다.
챔버 하우징 (1002) 및 상단 플레이트들 (1004) 는 다른 등급들의 알루미늄, 알루미늄 옥사이드, 및 다른 비알루미늄 재료들을 포함하는, 다른 재료들이 또한 사용될 수 있을지라도, 6061-T6과 같은 알루미늄으로부터 기계 가공될 (machined) 수도 있다. 알루미늄의 사용은 용이한 기계 가공 및 핸들링을 허용하고 알루미늄의 상승된 열 전도 특성들을 이용할 수 있게 한다.
상단 플레이트 (1004) 에는 목표된 온도로 상단 플레이트 (1004) 를 유지하도록 저항 가열 블랭킷이 구비될 수도 있다. 예를 들어, 상단 플레이트 (1004) 에는 -20 ℃ 내지 100 ℃의 온도로 상단 플레이트 (1004) 를 유지하도록 구성된 저항 가열 블랭킷이 구비될 수도 있다. 저항 가열 블랭킷에 더하여 또는 저항 가열 블랭킷에 대한 대안으로서 상단 플레이트 (1004) 를 통해 가열된 액체를 순환시키거나 저항 히터 카트리지를 갖는 상단 플레이트 (1004) 를 공급하는 것과 같은 대안적인 가열 소스들이 사용될 수도 있다.
챔버 하우징 (1002) 에는 목표된 온도로 챔버 하우징 (1002) 을 유지하도록 구성된 저항 히터 카트리지들이 구비될 수도 있다. 챔버 벽들 내의 보어들 (bore) 을 통한 순환하는 가열된 유체들과 같은 다른 온도 제어 시스템들이 또한 사용될 수도 있다.
챔버 내부 벽들은 -20 ℃ 내지 100 ℃의 온도로 유동성 유전체 동안 온도-제어될 수도 있다. 일부 구현예들에서, 상단 플레이트 (1004) 는 가열 엘리먼트들을 포함하지 않을 수도 있고 대신에 목표된 온도를 유지하도록 챔버 저항 히터 카트리지들로부터 열의 열 전도에 의존할 수도 있다. 다양한 실시예들은 타깃 증착 프로세스 온도보다 높은 약 10 ℃ 내지 약 40 ℃의 온도로, 페데스탈, 스커트, 및 샤워헤드와 같은, 증착이 바람직하지 않은 다른 표면들 및 챔버 내부 벽들을 온도-제어하도록 구성될 수도 있다. 일부 구현예들에서, 이들 컴포넌트들은 이 범위 초과의 온도로 홀딩될 수도 있다.
비록 프로세싱 동안 증착 챔버 (1000) 온도를 유지하고 능동적으로 가열하는 것을 통해, 내부 반응기 벽들은 웨이퍼 (1010) 가 유지되는 온도에 대해 상승된 온도로 유지될 수도 있다. 웨이퍼 온도에 대해 내부 반응기 벽 온도를 상승시키는 것은 유동성 막 증착 동안 증착 챔버 (1000) 의 내부 벽들 상의 반응물질들의 응결을 최소화할 수도 있다. 반응물질들의 응결이 증착 챔버 (1000) 의 내부 벽들 상에서 발생한다면, 응축물은 내부 벽들 상에 증착층을 형성할 수도 있고, 이는 바람직하지 않다.
가열 챔버 하우징 (1002) 및/또는 상단 플레이트 (1004) 외에 또는 가열 챔버 하우징 (1002) 및/또는 상단 플레이트 (1004) 에 대해 대안적으로, 소수성 코팅은 응결을 방지하도록, 페데스탈 (1020), 절연 링 (1014), 또는 플래튼 (1022) 과 같은 습윤된 표면들을 가진 다른 컴포넌트들 및 증착 챔버 (1000) 의 습윤된 표면들의 일부 또는 전부에 도포될 수도 있다. 이러한 소수성 코팅은 화학 반응 및 프로세싱 온도 범위들, 예를 들어, -20 ℃ 내지 100 ℃의 프로세싱 온도 범위를 프로세싱하는데 있어서 방해될 수도 있다. 폴리에틸렌과 같은, 일부 실리콘계 및 플루오르화탄소계 소수성 코팅들은 산화, 예를 들어, 플라즈마 분위기와 호환되지 않을 수도 있고 사용에 적합하지 않을 수도 있다. 초소수성 특성들을 가진 나노 기술 기반 코팅들이 사용될 수도 있고; 이러한 코팅들은 아주 얇을 수도 있고 또한 소수성 특성들 외에 친유성 특성들을 가질 수도 있고, 이는 이러한 코팅으로 하여금, 유동성 막 증착에 사용된, 많은 반응물질들의 증착뿐만 아니라 응결을 방지하도록 할 수도 있다. 적합한 초소수성 코팅의 일 예는 티타늄 다이옥사이드 (TiO2) 이다.
다양한 열 단절부들은 챔버 (1000) 의 다양한 컴포넌트들을 분리할 수도 있다. 본 명세서에서 사용된 바와 같이, 열 단절부는 물리적인 분리부, 즉, 열 단절부 내에 트랩핑된 (trapped) 임의의 가스들을 통한 부품들 사이로의 전도 열 전달을 실질적으로 방지하기에 충분히 크지만 또한 가스들을 통한 부품들 사이로의 실질적인 대류 열 전달을 방지하기에 충분히 작은 부품들 사이의 갭을 지칭한다. 직접적으로 콘택트하거나, 갭에 의해 분리되지만 갭 내에 트랩핑된 임의의 가스들을 통해 갭에 걸친 상당한 전도 열 전달을 겪도록 함께 여전히 충분히 가까운, 부품들 또는 부품들의 부분들은 서로 "열 콘택트하는" 것으로 지칭될 수도 있다. 열 단절부들은 본 명세서에 참조로서 인용되는 미국 특허 출원 제 13/329,078 호에 보다 완전히 기술된다.
증착 챔버 (1000) 는 또한 인-시츄 UV 노출을 위해 사용될 수도 있는 하나 이상의 UV 소스들을 포함할 수도 있다. 이것은 도 12에 대해 이하에 더 논의된다.
도 11a 및 도 11b는 유동성 유전체 재료의 UV 노출을 위한 UV 챔버의 예를 도시한다. 챔버 (1101) 는 복수의 스테이션들 (1103, 1105, 1107 및 1109) 을 포함하고, 복수의 스테이션들 각각은 기판을 수용할 수 있다. 스테이션 (1103) 은 이송 핀들 (1119) 을 포함한다. 도 11b는 페데스탈들 (1123 및 1125) 위에 위치된 기판들 (1113 및 1115) 및 스테이션들 (1103 및 1105) 을 도시한 챔버의 측면도이다. 기판들과 페데스탈들 사이에 갭들 (1104) 이 있다. 기판은 핀과 같은 부착 장치에 의해 페데스탈 위에 지지될 수도 있거나, 가스 상에 부유될 수도 있다. 포물선 모양의 또는 평면의 코일 미러들 (1153 및 1155) 은 UV 투광 램프 세트들 (1133 및 1135) 위에 위치된다. 램프 세트들 (1133 및 1135) 로부터의 UV 광은 윈도우들 (1143 및 1145) 을 통과한다. 따라서 기판들 (1103 및 1105) 은 복사에 노출된다. 대안적인 실시예들에서, 기판은 페데스탈들 (1123 및 1125) 에 의해 지지될 수도 있다. 램프들은 코일 미러들을 구비하거나 구비하지 않을 수도 있다. 일부 실시예들에서, 기판 온도는 충분히 고압, 통상적으로 50 내지 760 Torr의 헬륨 또는 헬륨과 아르곤의 혼합물과 같은 전도성 가스의 사용에 의해 유지될 수도 있다.
동작시, 기판은 UV 광 소스 각각에 순차적으로 노출될 수도 있고, 복수의 기판들은 UV 광 소스에 동시에 노출된다. 대안적으로, 기판 각각은 단 하나의 UV 광 소스 또는 UV 광 소스들의 서브세트에 노출될 수도 있다.
일부 경우들에서, 상이한 스테이션들은 상이한 파장들 또는 파장 범위들로 웨이퍼를 비춘다. 상기의 예는 넓은 스펙트럼의 복사를 생성하는 UV 투광 램프를 사용한다. 광학적 컴포넌트들은 웨이퍼에 도달하는 넓은 스펙트럼의 일부를 조절하도록 복사 소스에서 사용될 수도 있다. 예를 들어, 반사기들, 필터들, 또는 반사기들 및 필터들 양자의 조합은 복사로부터 스펙트럼의 일부를 공제하도록 사용될 수도 있다. 하나의 이러한 필터는 대역통과 필터이다.
광학적 대역통과 필터들은 특정한 파형 대역 (waveband) 를 투과하도록 설계된다. 대역통과 필터들은 투과된 광에서 구조적 및 파괴적 간섭을 생성하도록 상이한 굴절률들을 갖는 유전체 재료들의 박막들의 많은 박층들로 구성된다. 이러한 방식의 광학적 대역통과 필터들은 특정한 파형 대역만을 투과하도록 설계된다. 범위 제한들은 보통 간섭 필터 렌즈들, 및 박막 필터 재료의 조성에 따른다. 입사광은 2 개의 코팅된 반사 표면들을 통과한다. 반사 코팅들 간의 거리는 파괴적으로 간섭하는 파장들 및 코팅된 표면들을 통과하도록 허용될 파장들을 결정한다. 반사된 빔들이 동위상 (in phase) 인 경우들에서, 광은 2 개의 반사 표면들을 통과할 것이다. 그러나, 파장들이 이위상 (out of phase) 이면, 파괴적 간섭은 거의 아무것도 투과되지 않게 하면서, 대부분의 반사들을 차단할 것이다. 이러한 방식으로, 간섭 필터들은 목표된 범위보다 높거나 보다 낮은 파장들의 투과된 광의 강도를 감쇠시킬 수 있다.
웨이퍼에 도달하는 복사의 파장들을 감쇠시킬 수 있는 또 다른 필터는, 통상적으로 석영으로 이루어진 윈도우 (343) 이다. 금속 불순물들의 레벨 및 함수량 (water content) 을 변화시킴으로써, 석영 윈도우는 원치 않는 파장들의 복사들을 차단하도록 만들어질 수 있다. 매우 적은 금속 불순물을 갖는 고순도 실리카 석영은 자외선에 보다 투명하고 보다 깊다. 예로서, 1 ㎝의 두께를 갖는 석영은 적은 백분율만이 160 ㎚로 떨어지는, 170 ㎚ 파장에서 약 50 ％의 투과율을 가질 것이다. 석영 내 불순물들의 레벨들을 증가시키는 것은 감소될 보다 낮은 파장들에서 UV 투과를 유발한다. 전기적으로 융합된 (fused) 석영은 UV 투과 파장을 대략 200 ㎚로 제한하는, 금속성 불순물들을 보다 많이 포함한다. 한편, 합성 실리카는 훨씬 보다 큰 순도를 갖고, 170 ㎚로 이동할 것이다. 적외선 복사에 대해, 석영을 통한 투과도는 함수량에 의해 결정된다. 석영 내의 보다 많은 물은 적외선 복사가 보다 많이 흡수될 것이라는 것을 의미한다. 석영 내 함수량은 제작 프로세스를 통해 제어될 수도 있다. 따라서, 석영 윈도우를 통한 복사 투과 스펙트럼은 보다 짧은 파장들에서 UV 투과를 컷오프하거나 감소시키고 그리고/또는 보다 긴 파장들에서 적외선 투과를 감소시키도록 제어될 수도 있다.
또 다른 타입의 필터는 UV 컷오프 필터들이다. 이들 필터들은 설정값, 예를 들어, 280 ㎚ 이하의 UV 투과를 허용하지 않는다. 이들 필터들은 컷오프 값 이하의 파장들을 흡수함으로써 작용한다. 이것은 목표된 경화 효과를 최적화하는데 도움이 될 수도 있다.
복사 파장은 또한 광 생성기의 특성들을 수정함으로써 제어될 수 있다. UV 투광 램프들은 UV로부터 적외선으로 복사의 넓은 스펙트럼을 생성할 수 있지만, 다른 광 생성기들은 보다 작은 스펙트럼을 방출하도록 또는 보다 좁은 스펙트럼의 강도를 증가시키도록 사용될 수도 있다. 다른 광 생성기들은 수은 증기 램프들, 도핑된 수은 증기 램프들, 전극 램프들, 엑시머 램프들, 엑시머 레이저들, 펄싱된 제논 램프들, 도핑된 제논 램프들일 수도 있다. 엑시머 레이저들과 같은 레이저들은 단일 파장의 복사를 방출할 수 있다. 도펀트들이 수은 증기 램프들 및 제논 램프들에 첨가될 때, 좁은 파장 대역의 복사는 보다 강하게 될 수도 있다. 일반적인 도펀트들은 철, 니켈, 코발트, 주석, 아연, 인듐, 갈륨, 탈륨, 안티몬, 비스무스, 또는 이들 조합들이다. 예를 들어, 인듐 도핑된 수은 증기 램프들은 가시 스펙트럼 및 대략 450 ㎚에서 강하게 방출하고; 철은 360 ㎚에서 강하게 방출하고; 그리고 갈륨은 320 ㎚에서 강하게 방출한다. 복사 파장들은 또한 램프들의 충진 압력을 변화시킴으로써 제어될 수 있다. 예를 들어, 고압 수은 증기 램프들은 250 내지 440 ㎚, 특히 310 내지 350 ㎚의 파장들을 보다 강하게 방출하도록 만들어질 수 있다. 저압 수은 증기 램프들은 보다 짧은 파장들에서 방출한다.
광 생성기 특성들을 변화시키고 필터들을 사용하는 것에 더하여, 램프 스펙트럼 출력의 하나 이상의 세그먼트들을 바람직하게 전달하는 반사기들이 사용될 수도 있다. 일반적인 반사기는 적외선 복사는 통과되게 하지만 다른 광은 반사시키는 냉각 미러이다. 스펙트럼 대역의 광을 바람직하게 반사하는 다른 반사기들이 사용될 수도 있다. 따라서 웨이퍼는 상이한 스테이션들에서 상이한 파장들의 복사에 노출될 수도 있다. 물론, 복사 파장들은 일부 스테이션들에서 동일할 수도 있다.
도 11b에서, 페데스탈들 (1123 및 1125) 은 고정된다. 인덱서 (1111) 는 노출 기간 각각 사이에서 일 페데스탈로부터 또 다른 페데스탈로 기판 각각을 리프트하고 이동시킨다. 인덱서 (1111) 는 회전 운동 및 축 운동을 갖는 운동 메커니즘 (1131) 에 부착된 인덱서 플레이트 (1121) 이다. 상향 축 운동은 페데스탈 각각으로부터 기판을 픽업하도록 인덱서 플레이트 (1121) 에 부여된다. 회전 운동은 기판들을 일 스테이션에서 또 다른 스테이션으로 전진시키도록 기능한다. 이어서 운동 메커니즘은 기판들을 스테이션들 상에 내려놓도록 (put down) 플레이트에 하향 축방향 운동을 부여한다.
페데스탈들 (1123 및 1125) 은 전기적으로 가열되고 목표된 프로세스 온도로 유지된다. 상기에 주지된 바와 같이, 기판 온도는 일부 실시예들에서 유전체 전구체들의 비등점 이하로 유지된다. 페데스탈들 (1123 및 1125) 은 또한 냉각 라인들을 구비할 수도 있다. 페데스탈 각각은 페데스탈 자체의 가열 또는 냉각 시스템을 가질 수도 있다. 대안적인 실시예에서, 대형 히터 블록이 개별 페데스탈들 대신 웨이퍼들을 지지하도록 사용될 수도 있다. 헬륨과 같은 열 전도성 가스가 페데스탈과 웨이퍼 사이에 양호한 열 커플링을 유발하기 위해 사용된다. 일부 실시예들에서, 동축 열 교환기들을 갖는 주물 페데스탈들이 사용될 수도 있다. 이들은 본 명세서에 참조로 인용되는 특허 제 7,327,948 호에 기술된다.
도 11a 및 도 11b는 적합한 장치의 예만을 도시하고 다른 장치들이 사용될 수도 있다. 예를 들어, 투광 램프들을 사용하는 또 다른 실시예에서, 기판 지지부는 캐로절일 수도 있다. 고정식 페데스탈 기판 지지부들과 달리, 기판들은 캐로절에 대해 이동하지 않는다. 기판이 캐로절 상에 로딩된 후, 필요하다면 캐로절은 웨이퍼를 UV 램프 세트로부터의 광에 기판을 노출시키도록 회전한다. 캐로절은 노출 기간 동안 고정된다. 노출 기간 후에, 캐로절은 다음 세트의 램프들로의 노출을 위해 기판 각각을 전진시키도록 회전될 수도 있다. 가열 엘리먼트들 및 냉각 엘리먼트들은 회전하는 캐로절 내에 임베딩될 수도 있다. 대안적으로 캐로절은 열 전달 플레이트와 콘택트하거나 열 전달 플레이트 위에 매달리도록 기판들을 홀딩할 수도 있다.
특정한 실시예들에서, 기판들은 투광 램프들이 아닌 포커싱된 램프들로부터의 UV 복사에 노출된다. (도 11a 및 도 11b와 같이) 노출 동안 기판들이 고정되는 투광 램프 실시예들과 달리, 포커싱된 광들에 대한 노출 동안 기판들이 스캐닝되기 때문에 웨이퍼들과 광원들 사이에 상대적인 움직임이 있다.
도 11a 및 도 11b는 제어된 압력 및 온도 하에서 유동성 유전체 증착 툴과 UV 노출 툴 사이의 이송을 허용하도록 진공 하에서 유동성 유전체 증착 툴에 연결될 수도 있는 멀티-스테이션 UV 노출 툴의 예를 도시한다. 멀티-스테이션 UV 노출 툴의 일 예는 캘리포니아 프리몬트 소재의 Lam Research로부터 입수 가능한 SOLA 툴이다. 단일 스테이션 UV 노출 툴들이 채용될 수도 있다.
특정한 실시예들에서, 유전체 증착이 제 1 스테이션 또는 스테이션들의 서브세트에서 발생하고 그리고 UV 노출이 제 2 스테이션 또는 스테이션들의 서브세트에서 발생하는 멀티-스테이션 툴이 채용될 수도 있다. 유전체 전구체 또는 유전체 전구체의 생성물의 저온 응결을 위해 구성된 증착 스테이션 (1202) 및 UV 노출을 위해 구성된 UV 스테이션 (1204) 을 포함한 멀티-스테이션 챔버 (1200) 인 이러한 장치의 개략적인 예가 도 12a에 제공된다. 하나 이상의 증착 스테이션들 (1202) 은 도 10의 예에서 스테이션으로서 구성될 수도 있다. 하나 이상의 UV 노출 스테이션들 (1204) 은 도 11b의 예에서 스테이션 (1103) 으로서 구성될 수도 있다.
도 9 내지 도 12a에 도시된 장치들 중 하나 이상이 도 4a에 대해 상기에 논의된 바와 같이 엑스-시츄 UV 노출을 수행하도록 사용될 수도 있다. 인-시츄 UV 노출을 수행하도록, 챔버로의, 예를 들어, 측면 또는 상단 가스 유입부들을 통한 증착 가스 유입부를 가진 도 11a 및 도 11b에 도시된 바와 같은 UV 노출 툴이 채용될 수도 있다. 대안적인 실시예들에서, 도 10에 도시된 증착 챔버와 같은 증착 챔버는 하나 이상의 UV 소스들을 구비할 수도 있다. 이러한 챔버의 개략적인 예는 도 12b에 도시된다. 챔버 (1201) 는 도 10의 예의 샤워헤드 (1008) 와 유사한 샤워헤드 (1203) 를 포함하고, 샤워헤드 (1203) 는 유동성 막을 형성하도록 반응물질 가스들을 도입하기 위한 하나 이상의 플레넘들 (1205) 을 갖는다. 또한, UV 소스들 (1207) 은 UV 복사를 제공하도록 샤워헤드 내에 임베딩되거나 샤워헤드 상에 장착된다. UV 소스 (1207) 각각은 윈도우 (1209) 에 의해 챔버 (1201) 의 내부로부터 분리될 수도 있다. 윈도우들의 예들은 도 11a 및 도 11b에 대해 상기에 기술된다. 샤워헤드 (1203) 는 가스 전달 및 UV 조사가 챔버 내에서 기판에 걸쳐 꽤 균일하기 위해서 규칙적인 패턴으로 UV 소스들 (1207) 및 가스 개구들이 있도록 설계될 수도 있다. 예를 들어, UV 소스들 및/또는 샤워헤드 홀들은 6각형 패턴으로 있을 수도 있다. 도 12b는 또한 윈도우들 (1209) 을 깨끗한 상태로 유지하기 위해서 채용될 수도 있는 퍼지 가스 (1211), 예를 들어, Ar을 도시한다. 페데스탈 (1213) 은 기판을 지지하도록 구성된다. 일부 실시예들에서, 페데스탈 (1213), 또는 페데스탈 상의 지지부는 기판이 증착 및 UV 노출의 균일도를 추구하기 위해서 증착 동안 필요하다면 회전될 수 있도록 회전 가능하다.
도 9에 대해 상기에 나타낸 바와 같이, 특정한 실시예들에서, 제어기 (922) 는 증착 및/또는 전처리 또는 후처리 동안 프로세스 조건들을 제어하도록 채용된다. 이러한 제어기는 도 9 내지 도 12b에 도시된 장치들 중 임의의 장치들에서 동작들을 제어하도록 사용될 수도 있다.
제어기 (922) 는 통상적으로 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 것이다. 프로세서는 CPU 또는 컴퓨터, 아날로그 및/또는 디지털 입력/출력 연결부들, 스텝퍼 모터 제어기 보드들 등을 포함할 수도 있다. 통상적으로, 제어기 (922) 와 연관된 사용자 인터페이스가 있을 것이다. 사용자 인터페이스는 디스플레이 스크린, 장치 및/또는 프로세스 조건들의 그래픽 소프트웨어 디스플레이들, 및 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다.
특정한 실시예들에서, 제어기 (922) 는 또한 프로세스 동안 가스 플로우 레이트, 챔버 압력, 생성기 프로세스 파라미터들을 포함하는 액티비티들 모두를 제어할 수도 있다. 제어기 (922) 는 타이밍, 가스들의 혼합물, 챔버 압력, 페데스탈 (및 기판) 온도, UV 전력, 및 특정한 프로세스의 다른 파라미터들을 제어하기 위한 인스트럭션들의 세트들을 포함하는 시스템 제어 소프트웨어를 실행한다. 제어기 (922) 는 또한 밸브들, 액체 전달 제어기들 및 전달 시스템 내의 MFC들뿐만 아니라 플로우 제한 밸브들 및 배기 라인을 조정함으로써 챔버 내의 다양한 프로세스 가스들의 농도를 제어할 수도 있다. 제어기 (922) 는 타이밍, 가스들 및 액체들의 플로우 레이트들, 챔버 압력, 기판 온도, UV 전력, 및 특정한 프로세스의 다른 파라미터들을 제어하기 위한 인스트럭션들의 세트를 포함하는 시스템 제어 소프트웨어를 실행한다. 제어기와 연관된 메모리 디바이스들 상에 저장된 다른 컴퓨터 프로그램들은 일부 실시예들에서 채용될 수도 있다. 특정한 실시예들에서, 제어기 (922) 는 장치들의 다양한 컴포넌트들의 내외로의 기판의 이송을 제어한다.
프로세스 시퀀스에서 프로세스들을 제어하기 위한 컴퓨터 프로그램 코드는 임의의 종래의 컴퓨터 판독가능 프로그래밍 언어: 예를 들어, 어셈블리어, C, C++, Pascal, Fortran, 또는 다른 것들로 작성될 수 있다. 컴파일링된 객체 코드 또는 스크립트가 프로그램 내에서 식별된 태스크들을 수행하기 위해 프로세서에 의해 실행된다. 시스템 소프트웨어는 많은 상이한 방법들로 설계되거나 또는 구성될 수도 있다. 예를 들어, 다양한 챔버 컴포넌트 서브루틴들 또는 제어 객체들은 기술된 프로세스들을 실행하는데 필수적인 챔버 컴포넌트들의 동작을 제어하도록 작성될 수도 있다. 이 목적을 위한 프로그램들의 예들 및 프로그램들의 섹션들은 프로세스 가스 제어 코드 및 압력 제어 코드를 포함한다.
일부 구현예들에서, 제어기 (922) 는 상술한 실례들의 일부일 수 있는 시스템의 일부이다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이러한 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치에 통합될 수도 있다. 전자장치는 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부품들을 제어할 수도 있는 "제어기"로서 지칭될 수도 있다. 제어기 (922) 는, 시스템의 프로세싱 요건들 및/또는 타입에 따라서, 예를 들어 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, UV 전력 및 듀티 사이클 설정사항들, 위치 및 동작 설정사항들, 툴들 및 다른 전달 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 전달들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스를 제어하도록 프로그램될 수도 있다.
일반적으로 말하면, 제어기 (922) 는 인스트럭션들을 수신하고 인스트럭션들을 발행하고 동작을 제어하고 세정 동작들을 인에이블하고, 엔드포인트 측정들을 인에이블하는 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSP), ASIC (application specific integrated circuit) 으로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기 (922) 로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 옥사이드들, 실리콘, 실리콘 다이옥사이드, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어에 의해서 규정된 레시피의 일부일 수도 있다.
제어기 (922) 는, 일부 구현예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 되는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기 (922) 는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해서 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 가능하게 하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기 (922) 는 하나 이상의 동작들 동안에 수행될 프로세스 단계들 각각에 대한 파라미터들을 특정한, 데이터의 형태의 인스트럭션들을 수신한다. 이 파라미터들은 제어기 (922) 가 제어하거나 인터페이싱하도록 구성된 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수 있다는 것이 이해되어야 한다. 따라서, 상술한 바와 같이, 제어기 (922) 는 예를 들어 서로 네트워킹되어서 함께 공통 목적을 위해서, 예를 들어 본 명세서에 기술된 프로세스들 및 제어들을 위해서 협력하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적을 위한 분산형 제어기의 예는 챔버 상의 프로세스를 제어하도록 조합되는, (예를 들어, 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 수 있다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (physical vapor deposition) 챔버 또는 모듈, CVD (chemical vapor deposition) 챔버 또는 모듈, ALD (atomic layer deposition) 챔버 또는 모듈, ALE (atomic layer etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, UV 노출 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기 (922) 는, 반도체 제조 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 다른 제어기 또는 툴들 중 하나 이상과 통신할 수도 있다.
제어기 파라미터들은 예를 들어, 각각의 동작의 타이밍, 챔버 내의 압력, 기판 온도, 및 프로세스 가스 플로우 레이트들과 같은 프로세스 조건들에 관한 것이다. 이들 파라미터들은 레시피의 형태로 사용자에게 제공되고, 그리고 사용자 인터페이스를 활용하여 입력될 수도 있다. 프로세스를 모니터링하기 위한 신호들은 제어기 (922) 의 아날로그 및/또는 디지털 입력 연결부들에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 장치의 아날로그 및 디지털 출력 연결부들 상에 출력된다.
개시된 방법들 및 장치들은 또한 반도체 제조를 위한 리소그래피 및/또는 패터닝 하드웨어를 포함하는 시스템들로 구현될 수도 있다. 또한, 개시된 방법들은 개시된 방법들을 선행하거나 또는 후속하는 리소그래피 및/또는 패터닝 프로세스들을 가진 프로세스로 구현될 수도 있다. 본 명세서에서 상기에 기술된 장치/프로세스는 예를 들어, 반도체 디바이스들, 디스플레이들, LED들, 광전 패널들 등의 제조 또는 제작을 위한 리소그래피 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상적으로, 이러한 툴들/프로세스들은 반드시 그러한 것은 아니지만 공통 제조 시설 내에서 함께 사용 또는 포함될 것이다. 막 리소그래피 패터닝은 통상적으로 각각 다수의 가능한 툴들을 사용하여 실현되는 다음의 단계들 중 몇몇 또는 모두를 포함하고, 이 단계들은 (1) 스핀 온 또는 스프레이 온 툴을 사용하여 워크피스, 즉, 기판 상에 포토레지스트를 도포하는 단계; (2) 고온 플레이트 또는 노 또는 UV 경화 툴을 사용하여 포토레지스트를 경화하는 단계; (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여 포토레지스트를 가시광선 또는 자외선 또는 x 선 광에 노출시키는 단계; (4) 습식 벤치 (wet bench) 와 같은 툴을 사용하여 레지스트를 선택적으로 제거하여 이를 패터닝하도록 레지스트를 현상하는 단계; (5) 건식 또는 플라즈마 보조 에칭 툴을 사용함으로써 레지스트 패턴을 그 아래의 막 또는 워크피스에 전사하는 단계; 및 (6) RF 또는 마이크로웨이브 플라즈마 레지스트 스트립퍼 (stripper) 와 같은 툴을 사용하여 레지스트를 제거하는 단계를 포함할 수 있다.
전술한 발명이 이해의 명확성을 목적으로 다소 상세히 기술되었지만, 특정한 변화들 및 수정들이 첨부된 청구항들의 범위 내에서 실시될 수도 있다는 것이 자명할 것이다. 본 발명의 프로세스들, 시스템들, 및 장치를 구현하는 많은 대안적인 방식들이 있다는 것을 주의해야 한다. 따라서, 본 실시예들은 예시적이고 제한하지 않는 것으로 간주되고, 본 발명은 본 명세서에 제공된 상세들로 제한되지 않는다.

Claims (16)

  1. 유전체 막을 형성하기 위한 프로세스에 있어서,
    기판을 하우징하는 챔버에 증기 상 고리형 실리콘 (cyclical silicon) 전구체를 도입하는 단계;
    상기 기판 상에 유동성 유전체 막을 형성하도록 상기 전구체 또는 상기 전구체의 반응 생성물을 응결하는 단계; 및
    상기 응결된 전구체를 중합하고 그리고 고체 유전체 막을 형성하도록 UV (ultraviolet) 복사에 상기 유동성 유전체 막을 노출시키는 단계로서, 기판 온도는 상기 노출 동안 상기 고리형 실리콘 전구체의 비등점 미만의 온도로 유지되는, 상기 UV 복사에 상기 유동성 유전체 막을 노출시키는 단계를 포함하는, 유전체 막을 형성하기 위한 프로세스.
  2. 제 1 항에 있어서,
    상기 응결 및 상기 중합은 촉매 없이 발생하는, 유전체 막을 형성하기 위한 프로세스.
  3. 제 1 항에 있어서,
    상기 고리형 실리콘 전구체는 고리형 실라잔 또는 고리형 실록산인, 유전체 막을 형성하기 위한 프로세스.
  4. 제 1 항에 있어서,
    상기 고리형 실리콘 전구체는 옥타메틸사이클로테트라실록산, 테트라비닐테트라메틸사이클로테트라실록산, 테트라메틸사이클로테트라실록산, 펜타메틸사이클로펜타실록산, 및 헥사메틸사이클로트리실록산인, 유전체 막을 형성하기 위한 프로세스.
  5. 제 1 항에 있어서,
    상기 고리형 실리콘 전구체는 적어도 125 ℃의 비등점을 갖는, 유전체 막을 형성하기 위한 프로세스.
  6. 제 1 항에 있어서,
    상기 증기 고리형 전구체는 공-반응물질 없이 도입되는, 유전체 막을 형성하기 위한 프로세스.
  7. 제 1 항에 있어서,
    상기 유동성 유전체 막은 상기 챔버 내에서 상기 UV 복사에 노출되는, 유전체 막을 형성하기 위한 프로세스.
  8. 제 6 항에 있어서,
    상기 유동성 유전체 막은 상기 유동성 유전체 막의 형성이 발생할 때 상기 챔버의 동일한 스테이션 내에서 상기 UV 복사에 노출되는, 유전체 막을 형성하기 위한 프로세스.
  9. 제 6 항에 있어서,
    상기 기판 상의 상기 전구체 또는 상기 전구체의 반응 생성물을 응결한 후에 UV 노출을 위해 상기 챔버 내의 상이한 스테이션으로 상기 기판을 이송하는 단계를 더 포함하는, 유전체 막을 형성하기 위한 프로세스.
  10. 제 1 항에 있어서,
    상기 기판 상의 상기 전구체 또는 상기 전구체의 반응 생성물을 응결한 후에 UV 노출을 위해 상이한 챔버로 상기 기판을 이송하는 단계를 포함하는, 유전체 막을 형성하기 위한 프로세스.
  11. 제 1 항에 있어서,
    상기 유전체 전구체의 분압은 상기 유전체 전구체의 포화 압력 이하인, 유전체 막을 형성하기 위한 프로세스.
  12. 제 1 항에 있어서,
    상기 유동성 유전체 막들은 상기 기판 상의 다공성 유전체 재료의 기공들을 시일링하는, 유전체 막을 형성하기 위한 프로세스.
  13. 제 1 항에 있어서,
    크랙이 없고 1 μm 초과의 두께를 가진 고체 유전체 막이 형성되는, 유전체 막을 형성하기 위한 프로세스.
  14. 제 1 항에 있어서,
    상기 기판 온도는 약 -20 ℃ 내지 100 ℃로 유지되는, 유전체 막을 형성하기 위한 프로세스.
  15. 제 1 항에 있어서,
    상기 중합은 라디칼-체인 메커니즘에 의해 진행되는, 유전체 막을 형성하기 위한 프로세스.
  16. 제 1 항에 있어서,
    상기 중합은 물의 광해리를 포함하는, 유전체 막을 형성하기 위한 프로세스.
KR1020160152088A 2015-11-16 2016-11-15 Uv 구동 광중합을 통한 로우 k 유전체 디포지션 KR20170066219A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/942,704 US9916977B2 (en) 2015-11-16 2015-11-16 Low k dielectric deposition via UV driven photopolymerization
US14/942,704 2015-11-16

Publications (1)

Publication Number Publication Date
KR20170066219A true KR20170066219A (ko) 2017-06-14

Family

ID=58691536

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160152088A KR20170066219A (ko) 2015-11-16 2016-11-15 Uv 구동 광중합을 통한 로우 k 유전체 디포지션

Country Status (3)

Country Link
US (1) US9916977B2 (ko)
KR (1) KR20170066219A (ko)
TW (1) TW201729245A (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8398816B1 (en) 2006-03-28 2013-03-19 Novellus Systems, Inc. Method and apparatuses for reducing porogen accumulation from a UV-cure chamber
US9847222B2 (en) 2013-10-25 2017-12-19 Lam Research Corporation Treatment for flowable dielectric deposition on substrate surfaces
US10049921B2 (en) 2014-08-20 2018-08-14 Lam Research Corporation Method for selectively sealing ultra low-k porous dielectric layer using flowable dielectric film formed from vapor phase dielectric precursor
JP6499001B2 (ja) * 2015-04-20 2019-04-10 東京エレクトロン株式会社 多孔質膜をエッチングする方法
US10388546B2 (en) 2015-11-16 2019-08-20 Lam Research Corporation Apparatus for UV flowable dielectric
JP6661487B2 (ja) * 2016-07-13 2020-03-11 東京エレクトロン株式会社 シリコン窒化膜の成膜方法
JP6728087B2 (ja) 2017-02-22 2020-07-22 東京エレクトロン株式会社 成膜方法及び成膜装置
JP6873007B2 (ja) * 2017-08-09 2021-05-19 東京エレクトロン株式会社 シリコン窒化膜の成膜方法及び成膜装置
JP6832808B2 (ja) 2017-08-09 2021-02-24 東京エレクトロン株式会社 シリコン窒化膜の成膜方法及び成膜装置
US10157773B1 (en) 2017-11-28 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure having layer with re-entrant profile and method of forming the same
JP6929209B2 (ja) 2017-12-04 2021-09-01 東京エレクトロン株式会社 シリコン窒化膜の成膜方法及び成膜装置
JP7085929B2 (ja) 2018-07-13 2022-06-17 東京エレクトロン株式会社 成膜方法
JP7090568B2 (ja) 2019-01-30 2022-06-24 東京エレクトロン株式会社 成膜方法
US11348784B2 (en) 2019-08-12 2022-05-31 Beijing E-Town Semiconductor Technology Co., Ltd Enhanced ignition in inductively coupled plasmas for workpiece processing

Family Cites Families (187)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1483144A (en) 1975-04-07 1977-08-17 British Petroleum Co Protective films
JPS618945A (ja) 1984-06-25 1986-01-16 Nec Corp 半導体集積回路装置
US5221556A (en) 1987-06-24 1993-06-22 Epsilon Technology, Inc. Gas injectors for reaction chambers in CVD systems
DE3787533T2 (de) 1987-12-21 1994-01-20 Union Carbide Corp Verwendung von superkritischen Flüssigkeiten als Verdünner beim Aufsprühen von Überzügen.
CA2009518C (en) 1990-02-07 2000-10-17 Luc Ouellet Spin-on glass processing technique for the fabrication of semiconductor device
US5225366A (en) 1990-06-22 1993-07-06 The United States Of America As Represented By The Secretary Of The Navy Apparatus for and a method of growing thin films of elemental semiconductors
US5932289A (en) 1991-05-28 1999-08-03 Trikon Technologies Limited Method for filling substrate recesses using pressure and heat treatment
US5387546A (en) 1992-06-22 1995-02-07 Canon Sales Co., Inc. Method for manufacturing a semiconductor device
CA2137928C (en) 1992-07-04 2002-01-29 Christopher David Dobson A method of treating a semiconductor wafer
JP3165938B2 (ja) 1993-06-24 2001-05-14 東京エレクトロン株式会社 ガス処理装置
CA2131668C (en) 1993-12-23 1999-03-02 Carol Galli Isolation structure using liquid phase oxide deposition
US5858880A (en) 1994-05-14 1999-01-12 Trikon Equipment Limited Method of treating a semi-conductor wafer
US5534731A (en) 1994-10-28 1996-07-09 Advanced Micro Devices, Incorporated Layered low dielectric constant technology
JPH08153784A (ja) 1994-11-28 1996-06-11 Nec Corp 半導体装置の製造方法
US5558717A (en) 1994-11-30 1996-09-24 Applied Materials CVD Processing chamber
US5960300A (en) 1994-12-20 1999-09-28 Matsushita Electric Industrial Co., Ltd. Method of manufacturing semiconductor device
JPH08279495A (ja) 1995-02-07 1996-10-22 Seiko Epson Corp プラズマ処理装置及びその方法
US5796074A (en) 1995-11-28 1998-08-18 Applied Materials, Inc. Wafer heater assembly
US5747381A (en) 1996-02-12 1998-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Technique for the removal of residual spin-on-glass (SOG) after full SOG etchback
KR0183886B1 (ko) 1996-06-17 1999-04-15 김광호 반도체장치의 트렌치 소자분리 방법
US5775808A (en) 1996-06-19 1998-07-07 Applied Materials, Inc. Apparatus for real-time, in situ measurement of temperature and a method of fabricating and using same
US6170428B1 (en) 1996-07-15 2001-01-09 Applied Materials, Inc. Symmetric tunable inductively coupled HDP-CVD reactor
US5807785A (en) 1996-08-02 1998-09-15 Applied Materials, Inc. Low dielectric constant silicon dioxide sandwich layer
GB2331626B (en) 1996-08-24 2001-06-13 Trikon Equip Ltd Method and apparatus for depositing a planarized dielectric layer on a semiconductor substrate
US5879574A (en) 1996-11-13 1999-03-09 Applied Materials, Inc. Systems and methods for detecting end of chamber clean in a thermal (non-plasma) process
FR2756663B1 (fr) 1996-12-04 1999-02-26 Berenguer Marc Procede de traitement d'un substrat semi-conducteur comprenant une etape de traitement de surface
US5911833A (en) 1997-01-15 1999-06-15 Lam Research Corporation Method of in-situ cleaning of a chuck within a plasma chamber
US6114224A (en) 1997-01-21 2000-09-05 Advanced Micro Devices System and method for using N2 O plasma treatment to eliminate defects at an interface between a stop layer and an integral layered dielectric
US6035101A (en) 1997-02-12 2000-03-07 Applied Materials, Inc. High temperature multi-layered alloy heater assembly and related methods
US6077764A (en) 1997-04-21 2000-06-20 Applied Materials, Inc. Process for depositing high deposition rate halogen-doped silicon oxide layer
US5903428A (en) 1997-09-25 1999-05-11 Applied Materials, Inc. Hybrid Johnsen-Rahbek electrostatic chuck having highly resistive mesas separating the chuck from a wafer supported thereupon and method of fabricating same
US5866945A (en) 1997-10-16 1999-02-02 Advanced Micro Devices Borderless vias with HSQ gap filled patterned metal layers
TW354417B (en) 1997-10-18 1999-03-11 United Microelectronics Corp A method for forming a planarized dielectric layer
US6086679A (en) 1997-10-24 2000-07-11 Quester Technology, Inc. Deposition systems and processes for transport polymerization and chemical vapor deposition
US5970383A (en) 1997-12-17 1999-10-19 Advanced Micro Devices Method of manufacturing a semiconductor device with improved control of deposition layer thickness
GB9801359D0 (en) 1998-01-23 1998-03-18 Poulton Limited Methods and apparatus for treating a substrate
GB9801655D0 (en) 1998-01-28 1998-03-25 Trikon Equip Ltd Method and apparatus for treating a substrate
US6413583B1 (en) 1998-02-11 2002-07-02 Applied Materials, Inc. Formation of a liquid-like silica layer by reaction of an organosilicon compound and a hydroxyl forming compound
US6287990B1 (en) 1998-02-11 2001-09-11 Applied Materials, Inc. CVD plasma assisted low dielectric constant films
US6054379A (en) 1998-02-11 2000-04-25 Applied Materials, Inc. Method of depositing a low k dielectric with organo silane
US6593247B1 (en) 1998-02-11 2003-07-15 Applied Materials, Inc. Method of depositing low k films using an oxidizing plasma
US6218268B1 (en) 1998-05-05 2001-04-17 Applied Materials, Inc. Two-step borophosphosilicate glass deposition process and related devices and apparatus
TW405223B (en) 1998-07-28 2000-09-11 United Microelectronics Corp Method for avoiding the poisoning at the trench of the dual damascene structure and the dielectric hole
US6316052B1 (en) 1998-08-19 2001-11-13 Anelva Corporation Method for the surface treatment of vacuum materials and surface treated vacuum
US6383951B1 (en) 1998-09-03 2002-05-07 Micron Technology, Inc. Low dielectric constant material for integrated circuit fabrication
US6251759B1 (en) 1998-10-03 2001-06-26 Applied Materials, Inc. Method and apparatus for depositing material upon a semiconductor wafer using a transition chamber of a multiple chamber semiconductor wafer processing system
US6245690B1 (en) 1998-11-04 2001-06-12 Applied Materials, Inc. Method of improving moisture resistance of low dielectric constant films
US6583638B2 (en) 1999-01-26 2003-06-24 Trio-Tech International Temperature-controlled semiconductor wafer chuck system
JP2002538604A (ja) 1999-02-26 2002-11-12 トリコン ホールディングス リミティド ポリマー層の処理方法
ES2261210T3 (es) 1999-06-21 2006-11-16 Kuhnil Pharmaceutical Co., Ltd. Comoposicion anestesica para inyeccion intravenosa que comprende propofol.
GB2354528B (en) 1999-09-25 2004-03-10 Trikon Holdings Ltd Delivery of liquid precursors to semiconductor processing reactors
US6114259A (en) 1999-07-27 2000-09-05 Lsi Logic Corporation Process for treating exposed surfaces of a low dielectric constant carbon doped silicon oxide dielectric material to protect the material from damage
EP1077479A1 (en) 1999-08-17 2001-02-21 Applied Materials, Inc. Post-deposition treatment to enchance properties of Si-O-C low K film
EP1077274A1 (en) 1999-08-17 2001-02-21 Applied Materials, Inc. Lid cooling mechanism and method for optimized deposition of low-k dielectric using tri methylsilane-ozone based processes
US6300219B1 (en) 1999-08-30 2001-10-09 Micron Technology, Inc. Method of forming trench isolation regions
US6740853B1 (en) 1999-09-29 2004-05-25 Tokyo Electron Limited Multi-zone resistance heater
TW439194B (en) 2000-01-24 2001-06-07 United Microelectronics Corp Manufacturing method of shallow trench isolation region
US6776875B2 (en) 2000-02-28 2004-08-17 Applied Materials Inc. Semiconductor substrate support assembly having lobed o-rings therein
EP1139404A1 (en) * 2000-03-31 2001-10-04 Applied Materials, Inc. Low thermal budget solution for PMD application using SACVD layer
US6309933B1 (en) 2000-06-05 2001-10-30 Chartered Semiconductor Manufacturing Ltd. Method of fabricating T-shaped recessed polysilicon gate transistors
KR20010111058A (ko) 2000-06-09 2001-12-15 조셉 제이. 스위니 전체 영역 온도 제어 정전기 척 및 그 제조방법
JP4654544B2 (ja) 2000-07-12 2011-03-23 日産化学工業株式会社 リソグラフィー用ギャップフィル材形成組成物
US6323123B1 (en) 2000-09-06 2001-11-27 United Microelectronics Corp. Low-K dual damascene integration process
US6439244B1 (en) 2000-10-13 2002-08-27 Promos Technologies, Inc. Pedestal design for a sputter clean chamber to improve aluminum gap filling ability
US6613695B2 (en) 2000-11-24 2003-09-02 Asm America, Inc. Surface preparation prior to deposition
US6576564B2 (en) 2000-12-07 2003-06-10 Micron Technology, Inc. Photo-assisted remote plasma apparatus and method
KR100354442B1 (ko) 2000-12-11 2002-09-28 삼성전자 주식회사 반도체 장치의 스핀 온 글래스 절연막 형성 방법
US6800173B2 (en) 2000-12-15 2004-10-05 Novellus Systems, Inc. Variable gas conductance control for a process chamber
US6858195B2 (en) 2001-02-23 2005-02-22 Lsi Logic Corporation Process for forming a low dielectric constant fluorine and carbon-containing silicon oxide dielectric material
AU2002240261A1 (en) 2001-03-02 2002-09-19 Tokyo Electron Limited Method and apparatus for active temperature control of susceptors
US7001778B2 (en) 2001-03-09 2006-02-21 Symetrix Corporation Method of making layered superlattice material with improved microstructure
US6902947B2 (en) 2001-05-07 2005-06-07 Applied Materials, Inc. Integrated method for release and passivation of MEMS structures
US6828162B1 (en) 2001-06-28 2004-12-07 Advanced Micro Devices, Inc. System and method for active control of BPSG deposition
WO2003021642A2 (en) 2001-08-31 2003-03-13 Applied Materials, Inc. Method and apparatus for processing a wafer
US6620745B2 (en) 2001-10-19 2003-09-16 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming a blocking layer
GB2395493B (en) 2001-11-16 2005-03-09 Trikon Holdings Ltd Forming low K dielectric layers
AU2003215357A1 (en) 2002-02-22 2003-09-09 Terrasimco Inc. Bladder-based apparatus and method for dispensing coatings
TW538461B (en) 2002-02-26 2003-06-21 Silicon Integrated Sys Corp Device for depositing an insulating layer in a trench
DE10211544C1 (de) 2002-03-15 2003-11-27 Infineon Technologies Ag Verfahren zur Herstellung einer Kondensatorelektrode eines Grabenkondensators aus flüssiger Phase
EP1490529A1 (en) 2002-03-28 2004-12-29 President And Fellows Of Harvard College Vapor deposition of silicon dioxide nanolaminates
US6743736B2 (en) 2002-04-11 2004-06-01 Micron Technology, Inc. Reactive gaseous deposition precursor feed apparatus
US6908862B2 (en) 2002-05-03 2005-06-21 Applied Materials, Inc. HDP-CVD dep/etch/dep process for improved deposition into high aspect ratio features
US7056560B2 (en) 2002-05-08 2006-06-06 Applies Materials Inc. Ultra low dielectric materials based on hybrid system of linear silicon precursor and organic porogen by plasma-enhanced chemical vapor deposition (PECVD)
US6909300B2 (en) 2002-05-09 2005-06-21 Taiwan Semiconductor Manufacturing Co., Ltd Method for fabricating microelectronic fabrication electrical test apparatus electrical probe tip having pointed tips
US20060014384A1 (en) 2002-06-05 2006-01-19 Jong-Cheol Lee Method of forming a layer and forming a capacitor of a semiconductor device having the same layer
US6812135B2 (en) 2002-10-30 2004-11-02 Taiwan Semiconductor Manufacturing Company, Ltd Adhesion enhancement between CVD dielectric and spin-on low-k silicate films
AU2003296988A1 (en) 2002-12-19 2004-07-29 Matrix Semiconductor, Inc An improved method for making high-density nonvolatile memory
US7205248B2 (en) 2003-02-04 2007-04-17 Micron Technology, Inc. Method of eliminating residual carbon from flowable oxide fill
KR20040074348A (ko) 2003-02-17 2004-08-25 삼성전자주식회사 박막 형성 방법 및 이를 이용한 트렌치 소자 분리막의형성 방법
US7091453B2 (en) 2003-02-27 2006-08-15 Dainippon Screen Mfg. Co., Ltd. Heat treatment apparatus by means of light irradiation
JP2004292636A (ja) 2003-03-27 2004-10-21 Shin Etsu Chem Co Ltd 多孔質膜形成用組成物、多孔質膜の製造方法、多孔質膜、層間絶縁膜、及び半導体装置
TW200505966A (en) 2003-04-02 2005-02-16 Dow Global Technologies Inc Organosilicate resin formulation for use in microelectronic devices
US7238604B2 (en) 2003-04-24 2007-07-03 Intel Corporation Forming thin hard mask over air gap or porous dielectric
US6693050B1 (en) 2003-05-06 2004-02-17 Applied Materials Inc. Gapfill process using a combination of spin-on-glass deposition and chemical vapor deposition techniques
US20040229452A1 (en) 2003-05-15 2004-11-18 Johnston Steven W. Densifying a relatively porous material
US7074727B2 (en) 2003-07-09 2006-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Process for improving dielectric properties in low-k organosilicate dielectric material
US7122481B2 (en) 2003-07-25 2006-10-17 Intel Corporation Sealing porous dielectrics with silane coupling reagents
US7192891B2 (en) 2003-08-01 2007-03-20 Samsung Electronics, Co., Ltd. Method for forming a silicon oxide layer using spin-on glass
US7250370B2 (en) 2003-09-19 2007-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Two step post-deposition treatment of ILD layer for a lower dielectric constant and improved mechanical properties
KR100673884B1 (ko) 2003-09-22 2007-01-25 주식회사 하이닉스반도체 습식 세정에 의한 어택을 방지할 수 있는 반도체 장치제조 방법
KR100645458B1 (ko) 2003-10-02 2006-11-13 주식회사 하이닉스반도체 습식 세정에 의한 어택을 방지할 수 있는 반도체 장치제조 방법
KR100571658B1 (ko) 2003-11-21 2006-04-17 주식회사 하이닉스반도체 반도체소자 제조 방법
US20050136684A1 (en) 2003-12-23 2005-06-23 Applied Materials, Inc. Gap-fill techniques
US20050191863A1 (en) 2004-02-05 2005-09-01 Olmer Leonard J. Semiconductor device contamination reduction in a fluorinated oxide deposition process
JP2005260040A (ja) 2004-02-12 2005-09-22 Sony Corp ドーピング方法、半導体装置の製造方法および電子応用装置の製造方法
US20050229849A1 (en) 2004-02-13 2005-10-20 Applied Materials, Inc. High productivity plasma processing chamber
JP2005229075A (ja) 2004-02-16 2005-08-25 Tokyo Electron Ltd 積層膜の改質方法及び積層膜
US7074690B1 (en) 2004-03-25 2006-07-11 Novellus Systems, Inc. Selective gap-fill process
US7524735B1 (en) 2004-03-25 2009-04-28 Novellus Systems, Inc Flowable film dielectric gap fill process
US9257302B1 (en) 2004-03-25 2016-02-09 Novellus Systems, Inc. CVD flowable gap fill
US7582555B1 (en) 2005-12-29 2009-09-01 Novellus Systems, Inc. CVD flowable gap fill
US7697260B2 (en) 2004-03-31 2010-04-13 Applied Materials, Inc. Detachable electrostatic chuck
US20050252449A1 (en) 2004-05-12 2005-11-17 Nguyen Son T Control of gas flow and delivery to suppress the formation of particles in an MOCVD/ALD system
US7504727B2 (en) 2004-05-14 2009-03-17 International Business Machines Corporation Semiconductor interconnect structure utilizing a porous dielectric material as an etch stop layer between adjacent non-porous dielectric materials
US7033945B2 (en) 2004-06-01 2006-04-25 Applied Materials Gap filling with a composite layer
US7521378B2 (en) 2004-07-01 2009-04-21 Micron Technology, Inc. Low temperature process for polysilazane oxidation/densification
US7153783B2 (en) 2004-07-07 2006-12-26 Honeywell International Inc. Materials with enhanced properties for shallow trench isolation/premetal dielectric applications
KR100546161B1 (ko) 2004-07-13 2006-01-24 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 제조 방법
US7670436B2 (en) 2004-11-03 2010-03-02 Applied Materials, Inc. Support ring assembly
US7271112B1 (en) 2004-12-30 2007-09-18 Novellus Systems, Inc. Methods for forming high density, conformal, silica nanolaminate films via pulsed deposition layer in structures of confined geometry
US7135402B2 (en) 2005-02-01 2006-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Sealing pores of low-k dielectrics using CxHy
US7202564B2 (en) 2005-02-16 2007-04-10 International Business Machines Corporation Advanced low dielectric constant organosilicon plasma chemical vapor deposition films
US7211525B1 (en) 2005-03-16 2007-05-01 Novellus Systems, Inc. Hydrogen treatment enhanced gap fill
US8598044B2 (en) 2005-03-25 2013-12-03 Renesas Electronics Corporation Method of fabricating a semiconductor device
US7585704B2 (en) 2005-04-01 2009-09-08 International Business Machines Corporation Method of producing highly strained PECVD silicon nitride thin films at low temperature
US7575633B2 (en) 2005-05-17 2009-08-18 Nordson Corporation Fluid dispenser with positive displacement pump
US8129290B2 (en) 2005-05-26 2012-03-06 Applied Materials, Inc. Method to increase tensile stress of silicon nitride films using a post PECVD deposition UV cure
US7566655B2 (en) 2005-05-26 2009-07-28 Applied Materials, Inc. Integration process for fabricating stressed transistor structure
US8138104B2 (en) 2005-05-26 2012-03-20 Applied Materials, Inc. Method to increase silicon nitride tensile stress using nitrogen plasma in-situ treatment and ex-situ UV cure
DE102005026695A1 (de) 2005-06-09 2006-12-21 Schott Ag Leuchtvorrichtung mit einem Außenkolben, insbesondere Hochdruck-Entladungslampe
US7648927B2 (en) 2005-06-21 2010-01-19 Applied Materials, Inc. Method for forming silicon-containing materials during a photoexcitation deposition process
US20070054505A1 (en) 2005-09-02 2007-03-08 Antonelli George A PECVD processes for silicon dioxide films
WO2007080944A1 (ja) 2006-01-13 2007-07-19 Tokyo Electron Limited 多孔質膜の成膜方法およびコンピュータ可読記録媒体
JP2007258585A (ja) 2006-03-24 2007-10-04 Tokyo Electron Ltd 基板載置機構および基板処理装置
US8226769B2 (en) 2006-04-27 2012-07-24 Applied Materials, Inc. Substrate support with electrostatic chuck having dual temperature zones
US8475625B2 (en) 2006-05-03 2013-07-02 Applied Materials, Inc. Apparatus for etching high aspect ratio features
CN101079391B (zh) 2006-05-26 2012-01-25 中芯国际集成电路制造(上海)有限公司 用于半导体器件的具有高间隙填充能力的方法
US20070277734A1 (en) 2006-05-30 2007-12-06 Applied Materials, Inc. Process chamber for dielectric gapfill
US7790634B2 (en) 2006-05-30 2010-09-07 Applied Materials, Inc Method for depositing and curing low-k films for gapfill and conformal film applications
US7498273B2 (en) 2006-05-30 2009-03-03 Applied Materials, Inc. Formation of high quality dielectric films of silicon dioxide for STI: usage of different siloxane-based precursors for harp II—remote plasma enhanced deposition processes
JP2009539268A (ja) 2006-05-30 2009-11-12 アプライド マテリアルズ インコーポレイテッド シリコン含有前駆物質と原子酸素を用いた高品質流動状二酸化シリコンの化学気相堆積
US7948034B2 (en) 2006-06-22 2011-05-24 Suss Microtec Lithography, Gmbh Apparatus and method for semiconductor bonding
US8232176B2 (en) 2006-06-22 2012-07-31 Applied Materials, Inc. Dielectric deposition and etch back processes for bottom up gapfill
JP2008028058A (ja) 2006-07-20 2008-02-07 Tokyo Electron Ltd 半導体装置の製造方法、半導体装置の製造装置、半導体装置及び記憶媒体
US7727906B1 (en) 2006-07-26 2010-06-01 Novellus Systems, Inc. H2-based plasma treatment to eliminate within-batch and batch-to-batch etch drift
US20080054466A1 (en) 2006-08-31 2008-03-06 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing semiconductor device
KR100839529B1 (ko) 2006-09-29 2008-06-19 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성 방법
US7589950B2 (en) 2006-10-13 2009-09-15 Applied Materials, Inc. Detachable electrostatic chuck having sealing assembly
US9245739B2 (en) 2006-11-01 2016-01-26 Lam Research Corporation Low-K oxide deposition by hydrolysis and condensation
US7888273B1 (en) 2006-11-01 2011-02-15 Novellus Systems, Inc. Density gradient-free gap fill
US7500397B2 (en) 2007-02-15 2009-03-10 Air Products And Chemicals, Inc. Activated chemical process for enhancing material properties of dielectric films
US20080274626A1 (en) 2007-05-04 2008-11-06 Frederique Glowacki Method for depositing a high quality silicon dielectric film on a germanium substrate with high quality interface
JP4863296B2 (ja) 2007-06-22 2012-01-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR101284146B1 (ko) 2007-07-19 2013-07-10 삼성전자주식회사 트렌치 소자분리 영역을 갖는 반도체소자 및 그 제조방법
US7745352B2 (en) 2007-08-27 2010-06-29 Applied Materials, Inc. Curing methods for silicon dioxide thin films deposited from alkoxysilane precursor with harp II process
US7541297B2 (en) 2007-10-22 2009-06-02 Applied Materials, Inc. Method and system for improving dielectric film quality for void free gap fill
US7803722B2 (en) 2007-10-22 2010-09-28 Applied Materials, Inc Methods for forming a dielectric layer within trenches
JP5014080B2 (ja) 2007-11-19 2012-08-29 コバレントマテリアル株式会社 面状ヒータ
WO2009085098A1 (en) 2007-12-19 2009-07-09 Lam Research Corporation Vapor phase repair and pore sealing of low-k dielectric materials
KR20100103627A (ko) 2007-12-21 2010-09-27 어플라이드 머티어리얼스, 인코포레이티드 기판의 온도를 제어하기 위한 방법 및 장치
US8338315B2 (en) 2008-02-26 2012-12-25 Axcelis Technologies, Inc. Processes for curing silicon based low-k dielectric materials
KR100945927B1 (ko) 2008-03-05 2010-03-05 주식회사 하이닉스반도체 반도체 메모리장치의 제조방법
US7622369B1 (en) 2008-05-30 2009-11-24 Asm Japan K.K. Device isolation technology on semiconductor substrate
US20100000684A1 (en) 2008-07-03 2010-01-07 Jong Yong Choi Dry etching apparatus
US7655532B1 (en) 2008-07-25 2010-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. STI film property using SOD post-treatment
US7804130B1 (en) 2008-08-26 2010-09-28 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned V-channel MOSFET
JP5195175B2 (ja) 2008-08-29 2013-05-08 東京エレクトロン株式会社 成膜装置、成膜方法及び記憶媒体
JP5172567B2 (ja) 2008-09-25 2013-03-27 株式会社東芝 膜形成用組成物、絶縁膜、半導体装置およびその製造方法
US20100109155A1 (en) 2008-11-05 2010-05-06 Chartered Semiconductor Manufacturing, Ltd. Reliable interconnect integration
US8557712B1 (en) 2008-12-15 2013-10-15 Novellus Systems, Inc. PECVD flowable dielectric gap fill
KR101561862B1 (ko) 2008-12-26 2015-10-21 삼성전자 주식회사 반도체 집적 회로 장치의 제조 방법
JP5225957B2 (ja) 2009-09-17 2013-07-03 東京エレクトロン株式会社 成膜方法および記憶媒体
US8278224B1 (en) 2009-09-24 2012-10-02 Novellus Systems, Inc. Flowable oxide deposition using rapid delivery of process gases
US8329587B2 (en) 2009-10-05 2012-12-11 Applied Materials, Inc. Post-planarization densification
US8728958B2 (en) 2009-12-09 2014-05-20 Novellus Systems, Inc. Gap fill integration
US7947551B1 (en) 2010-09-28 2011-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a shallow trench isolation structure
US20120149213A1 (en) 2010-12-09 2012-06-14 Lakshminarayana Nittala Bottom up fill in high aspect ratio trenches
US8685867B1 (en) 2010-12-09 2014-04-01 Novellus Systems, Inc. Premetal dielectric integration process
US9719169B2 (en) 2010-12-20 2017-08-01 Novellus Systems, Inc. System and apparatus for flowable deposition in semiconductor fabrication
KR20130131406A (ko) 2010-12-27 2013-12-03 다우 코닝 코포레이션 경화성 실리케이트-실록산 혼합된 매트릭스 멤브레인 조성물
US8664287B2 (en) * 2011-05-16 2014-03-04 Eastman Kodah Company Photocuring methods and articles prepared therefrom
US8846536B2 (en) 2012-03-05 2014-09-30 Novellus Systems, Inc. Flowable oxide film with tunable wet etch rate
TW201403711A (zh) * 2012-07-02 2014-01-16 Applied Materials Inc 利用氣相化學暴露之低ｋ介電質損傷修復
US9847222B2 (en) 2013-10-25 2017-12-19 Lam Research Corporation Treatment for flowable dielectric deposition on substrate surfaces
US20150118863A1 (en) 2013-10-25 2015-04-30 Lam Research Corporation Methods and apparatus for forming flowable dielectric films having low porosity
US9224594B2 (en) 2013-11-18 2015-12-29 Intermolecular, Inc. Surface preparation with remote plasma
US10049921B2 (en) 2014-08-20 2018-08-14 Lam Research Corporation Method for selectively sealing ultra low-k porous dielectric layer using flowable dielectric film formed from vapor phase dielectric precursor

Also Published As

Publication number Publication date
US9916977B2 (en) 2018-03-13
TW201729245A (zh) 2017-08-16
US20170140931A1 (en) 2017-05-18

Similar Documents

Publication Publication Date Title
US11270896B2 (en) Apparatus for UV flowable dielectric
KR20170066219A (ko) Uv 구동 광중합을 통한 로우 k 유전체 디포지션
KR102572641B1 (ko) 기판 표면들 상에 유동성 유전체 디포지션 처리
US10049921B2 (en) Method for selectively sealing ultra low-k porous dielectric layer using flowable dielectric film formed from vapor phase dielectric precursor
US9245739B2 (en) Low-K oxide deposition by hydrolysis and condensation
US9299559B2 (en) Flowable oxide film with tunable wet etch rate
US20150118863A1 (en) Methods and apparatus for forming flowable dielectric films having low porosity
US8685867B1 (en) Premetal dielectric integration process
TWI581368B (zh) 高深寬比凹槽中向上填充
US20030232495A1 (en) Methods and apparatus for E-beam treatment used to fabricate integrated circuit devices
KR102539941B1 (ko) 저 유전 상수 재료들의 반응성 uv 열 프로세싱
US7501354B2 (en) Formation of low K material utilizing process having readily cleaned by-products
US9502255B2 (en) Low-k damage repair and pore sealing agents with photosensitive end groups
KR20120089792A (ko) 고 종횡비 트렌치의 바텀 업 충전
TW201619428A (zh) 藉由水解及縮合的低介電常數氧化物沉積

Legal Events

Date Code Title Description
E902 Notification of reason for refusal