KR20150033549A - 반도체 장치 - Google Patents

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KR20150033549A
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노리타카 이시하라
마사시 오오타
마사시 츠부쿠
마사미 진쵸우
유키노리 시마
준이치 코에주카
야스하루 호사카
순페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 산화물 반도체막을 이용한 반도체 장치에서, 산화물 반도체막의 결함을 저감하는 것을 과제로 한다. 또한, 산화물 반도체막을 이용한 반도체 장치에서, 전기 특성을 향상시킨다. 또한, 산화물 반도체막을 이용한 반도체 장치에서, 신뢰성을 향상시킨다.
산화물 반도체층과 산화물 반도체층과 접촉하여, In-M 산화물(M는, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)로 구성되는 금속 산화물층과 금속 산화물층에 접하고, 구리, 알루미늄, 금, 또는 은을 포함하는 도전층을 가지고, 금속 산화물층에 포함되는 In과 M의 원자수비를 In:M = x:y로 했을 때, y/(x+y)는 0.75 이상 1 미만인 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 물건, 방법, 또는 제조 방법에 관한 것이다. 또한, 본 발명은 프로세스(process), 기계(machine), 제조(manufacture), 또는, 조성물(composition of matter)에 관한 것이다. 특히, 본 발명의 일 형태는 반도체 장치 및 그 제작 방법에 관한 것이다.
또한, 본 명세서 등에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 전기 광학 장치, 화상 표시 장치(단순히 표시 장치라고도 표기함), 반도체 회로, 발광 장치, 축전 장치, 기억 장치 및 전자 기기는 반도체 장치를 가지는 경우가 있다.
액정 표시 장치나 발광 표시 장치로 대표되는 표시 장치나 집적 회로(IC)가 많이 이용되고 있는 트랜지스터의 반도체 재료로서 어모퍼스 실리콘, 단결정 실리콘, 또는 다결정 실리콘 등의 실리콘 반도체가 알려져 있다. 또한, 그 외의 반도체 재료로서 산화물 반도체가 주목받고 있다. 예를 들면, 산화물 반도체로서 산화 아연 또는 In-Ga-Zn계 산화물을 채널에 이용한 트랜지스터를 표시 장치에 적용하는 기술이 개시되어 있다(특허문헌 1). 또는, 산화물 반도체로서 다결정 In-Ga 산화물을 채널에 이용한 트랜지스터를 표시 장치에 적용하는 기술이 개시되어 있다(비특허문헌 1).
또한, 표시 장치의 대면적화 및 고정밀화에 따르는, 배선 저항의 증대 및 기생 용량의 증대에 기인한 배선 지연을 억제하기 위해, 구리, 알루미늄, 금, 은 등의 저저항 재료를 이용하여 배선을 형성하는 기술이 검토되고 있다(특허문헌 2).
일본국 특개 2007-096055호 공보 일본국 특개 2004-133422호 공보
Yasuhiro Terai et al.,, 「A Polycrystalline Oxide TFT Driven AM-OLED Display」, IDW'1, pp.61-64
산화물 반도체를 이용한 트랜지스터에서, 산화물 반도체층 내에 포함되는 불순물(대표적으로는, 절연층의 구성 원소인 실리콘이나, 탄소, 배선의 구성 재료인 구리 등)이 많으면 트랜지스터의 전기 특성(예를 들면, 온 전류 특성)의 저하 요인이 된다.
따라서, 본 발명의 일 양태는 산화물 반도체를 이용한 트랜지스터 등의 반도체 장치에서, 산화물 반도체층에 포함되는 불순물 농도를 저감하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 양태는 산화물 반도체를 이용한 반도체 장치 등에서, 전기 특성을 향상시키는 것을 과제의 하나로 한다. 또는, 본 발명의 일 양태는 산화물 반도체를 이용한 반도체 장치 등에서, 신뢰성을 향상시키는 것을 과제의 하나로 한다. 또는, 본 발명의 일 양태는 신규 반도체 장치 등을 제공하는 것을 과제의 하나로 한다.
또한, 이러한 과제의 기재는 다른 과제의 기재를 방해하는 것은 아니다. 또한, 본 발명의 일 양태는 이러한 과제의 모두를 해결할 필요는 없는 것으로 한다. 또한, 상기 이외의 과제는 명세서 등의 기재로부터 자연스럽게 명백해지는 것이고, 명세서 등의 기재로부터 상기 이외의 과제를 추출할 수 있다.
본 발명의 일 양태는 산화물 반도체층과 산화물 반도체층과 접촉하고, In-M 산화물(M은 Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)로 구성되는 금속 산화물층과 금속 산화물층에 접촉하고, 구리, 알루미늄, 금, 또는 은을 포함하는 도전층을 가지고, 금속 산화물층에 포함되는 In과 M의 원자수비를 In:M = x:y로 했을 때, y/(x+y)는 0.75 이상 1 미만인 반도체 장치이다.
또는, 본 발명의 일 양태는 게이트 전극층과 게이트 전극층과 접촉하는 게이트 절연층과, 게이트 절연층을 사이에 끼우고 게이트 전극층과 대향하는 산화물 반도체층과, 산화물 반도체층과 접촉하고, In-M 산화물(M은 Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)로 구성되는 금속 산화물층과 금속 산화물층에 접촉하고, 구리, 알루미늄, 금, 또는 은을 포함하는 한쌍의 전극층을 가지고, 금속 산화물층에 포함되는 In과 M의 원자수비를 In:M = x:y로 했을 때, y/(x+y)는 0.75 이상 1 미만인 반도체 장치이다.
또는, 본 발명의 일 양태는 제 1 게이트 전극층과, 제 1 게이트 전극층과 접촉하는 제 1 게이트 절연층과, 제 1 게이트 절연층을 사이에 끼우고 제 1 게이트 전극층과 대향하는 산화물 반도체층과, 산화물 반도체층과 접촉하고, In-M 산화물(M은 Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)로 구성되는 금속 산화물층과 금속 산화물층에 접촉하고, 구리, 알루미늄, 금, 또는 은을 포함하는 한쌍의 전극층과, 한쌍의 전극층 위에 접촉하는 제 2 게이트 절연층과, 제 2 게이트 절연층을 사이에 끼우고, 산화물 반도체층과 대향하는 제 2 게이트 전극층을 가지고, 금속 산화물층에 포함되는 In과 M의 원자수비를 In:M = x:y로 했을 때, y/(x+y)는 0.75 이상 1 미만이며, 제 1 게이트 전극층 및 제 2 게이트 전극층은 제 1 게이트 절연층 및 제 2 게이트 절연층에 형성된 개구부에서 전기적으로 접속하는 반도체 장치이다.
상기의 반도체 장치에서, 산화물 반도체층은 한쌍의 전극층과 각각 접촉하는 제 1 측면 및 제 2 측면과, 제 1 게이트 전극층 또는 제 2 게이트 전극층과 대향하는 제 3 측면 및 제 4 측면을 가지고 있어도 좋다.
또는, 상기의 반도체 장치에서, 원소 M으로서 갈륨을 함유하는 것이 바람직하다.
또는, 상기의 반도체 장치에서, 산화물 반도체층은 제 1 산화물 반도체층과 제 1 산화물 반도체층과 금속 산화물층의 사이에 위치하는 제 2 산화물 반도체층과의 적층 구조를 가지고 있어도 좋다. 그 경우, 제 2 산화물 반도체층의 전자 친화력은 제 1 산화물 반도체층의 전자 친화력보다 작고, 또한 금속 산화물층의 전자 친화력보다 큰 것이 바람직하다.
본 명세서에서, 「평행」이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한, 「대체로 평행」이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한, 「수직」이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다. 또한, 「대체로 수직」이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
또한, 본 명세서에서, 결정이 삼방정 또는 능면체정인 경우, 육방정계로서 나타낸다.
본 발명의 일 양태에 의해, 산화물 반도체층에 포함되는 불순물 농도를 저감할 수 있다. 또는, 본 발명의 일 양태에 의해, 산화물 반도체를 이용한 반도체 장치 등에서, 전기 특성을 향상시킬 수 있다. 또는, 본 발명의 일 양태에 의해, 산화물 반도체를 이용한 반도체 장치 등의 신뢰성을 향상시킬 수 있다. 또는, 본 발명의 일 양태에 의해, 신규 반도체 장치 등을 제공할 수 있다. 또한, 이러한 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 양태는 반드시, 이러한 효과 전부를 가질 필요는 없다. 또한, 이것들 이외의 효과는 명세서, 도면, 청구항 등의 기재로부터, 자연스럽게 명백해지는 것이고, 명세서, 도면, 청구항 등의 기재로부터, 이것들 이외의 효과를 추출할 수 있다.
도 1은 본 발명의 일 양태에 따른 트랜지스터를 나타내는 평면도 및 단면도이다.
도 2는 본 발명의 일 양태에 따른 트랜지스터를 나타내는 평면도 및 단면도이다.
도 3은 본 발명의 일 양태에 따른 트랜지스터를 나타내는 평면도 및 단면도이다.
도 4는 본 발명의 일 양태에 따른 트랜지스터를 나타내는 평면도 및 단면도이다.
도 5는 본 발명의 일 양태에 따른 트랜지스터의 제작 공정을 나타내는 도면이다.
도 6은 본 발명의 일 양태에 따른 트랜지스터의 제작 공정을 나타내는 도면이다.
도 7은 본 발명의 일 양태에 따른 트랜지스터를 나타내는 평면도, 단면도 및 밴드 다이어그램이다.
도 8은 CAAC-OS의 단면에서의 Cs 보정 고분해능 TEM상, 및 CAAC-OS의 단면 모식도이다.
도 9는 산화물 반도체막의 나노 빔 전자 회절 패턴을 나타내는 도면, 및 투과 전자 회절 측정 장치의 일례를 나타내는 도면이다.
도 10은 투과 전자 회절 측정에 의한 구조 해석의 일례를 나타내는 도면, 및 평면 TEM상이다.
도 11은 트랜지스터의 Id-Vg 특성, 밴드 다이어그램, 및 SIMS 분석 결과를 설명하는 도면이다.
도 12는 트랜지스터의 Id-Vg 특성, 및 밴드 다이어그램이다.
도 13은 트랜지스터의 Id-Vg 특성, 밴드 다이어그램, 및 SIMS 분석 결과를 설명하는 도면이다.
도 14는 트랜지스터의 Id-Vg 특성, 밴드 다이어그램, 및 SIMS 분석 결과를 설명하는 도면이다.
도 15는 트랜지스터의 Id-Vg 특성, 밴드 다이어그램, 및 SIMS 분석 결과를 설명하는 도면이다.
도 16은 XRD 측정 결과를 설명하는 도면이다.
도 17은 밴드 다이어그램을 설명하는 도면이다.
도 18은 본 발명의 일 양태에 따른 표시 장치의 구성을 나타내는 도면 및 회로도이다.
도 19는 본 발명의 일 양태에 따른 표시 모듈을 설명하는 도면이다.
도 20은 본 발명의 일 양태에 따른 전자 기기를 설명하는 도면이다.
도 21은 본 발명의 일 양태에 따른 트랜지스터를 나타내는 단면도 및 밴드 다이어그램이다.
도 22는 본 발명의 일 양태에 따른 트랜지스터를 나타내는 평면도 및 단면도이다.
도 23은 CAAC-OS의 평면에서의 Cs 보정 고분해능 TEM상이다.
도 24는 CAAC-OS 및 단결정 산화물 반도체의 XRD에 의한 구조 해석을 설명하는 도면이다.
도 25는 CAAC-OS의 전자 회절 패턴을 나타내는 도면이다.
도 26은 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 나타내는 도면이다.
도 27은 CAAC-OS 및 nc-OS의 성막 모델을 설명하는 모식도이다.
도 28은 InGaZnO4의 결정, 및 펠릿을 설명하는 도면이다.
도 29는 CAAC-OS의 성막 모델을 설명하는 모식도이다.
이하에서는, 본 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고 그 형태 및 상세한 사항을 다양한로 변경할 수 있다는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 실시형태에서, 동일 부분 또는 같은 기능을 가지는 부분에는, 동일한 부호 또는 동일한 해치 패턴을 다른 도면 간에 공통하여 이용하고, 그 반복 설명은 생략한다.
또한, 본 명세서에서 설명하는 각 도면에서, 각 구성의 크기, 막의 두께, 또는 영역은 명료화를 위해 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다.
또한, 본 명세서 등에서 이용하는 제 1, 제 2 등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이고, 수적으로 한정하는 것은 아니다. 따라서, 예를 들면 「제 1」을 「제 2」 또는 「제 3」 등으로 적절히 바꾸어 설명할 수 있다.
또한, 「소스」나 「드레인」의 기능은 회로 동작에서 전류의 방향이 변화하는 경우 등에는 적절히 바뀌는 경우가 있다. 이 때문에, 본 명세서 등에서는, 「소스」나 「드레인」의 용어는 바꾸어 이용할 수 있다.
또한, 본 명세서 등에서, 「위」나 「아래」의 용어는 구성 요소의 위치 관계가 「바로 위」 또는 「바로 아래」인 것을 한정하는 것은 아니다. 예를 들면, 「게이트 절연층 위의 게이트 전극층」이라는 표현이라면, 게이트 절연층과 게이트 전극층과의 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다. 「아래」에 대해서도 마찬가지이다.
본 명세서 등에서 「평행」이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한, 「수직」이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다.
또한, 본 명세서 등에서, 결정이 삼방정 또는 능면체정인 경우, 육방정계로서 나타낸다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 양태인 반도체 장치 및 그 제작 방법에 대하여 도 1 내지 도 6을 참조하여 설명한다.
<트랜지스터의 구성예 1＞
도 1의 (A) 및 도 1의 (B)에 본 실시형태의 반도체 장치가 가지는 트랜지스터(200)의 평면도 및 단면도를 나타낸다. 도 1에 도시하는 트랜지스터(200)는 채널 에칭형의 트랜지스터이다. 도 1의 (A)는 트랜지스터(200)의 평면도이며, 도 1의 (B)는 도 1의 (A)의 일점 쇄선 A1-A2 간 및 B1-B2 간의 단면도이다. 또한, 도 1의 (A)에서는 명료화를 위해, 기판(100), 트랜지스터(200)의 구성 요소의 일부(예를 들면, 게이트 절연층) 등을 생략하여 도시하였다.
도 1의 (A) 및 도 1의 (B)에 도시하는 트랜지스터(200)는 기판(100) 위에 형성된 게이트 전극층(102)과, 게이트 전극층(102)과 접촉하는 게이트 절연층(104)과, 게이트 절연층(104)을 사이에 끼우고 게이트 전극층(102)과 대향하는 산화물 반도체층(106)과, 산화물 반도체층(106) 위의 금속 산화물층(108)과, 금속 산화물층(108)에 접촉하는 한쌍의 전극층(110a, 110b)을 포함하여 구성된다. 또한, 한쌍의 전극층(110a, 110b), 및 금속 산화물층(108) 위에 형성된 산화물 절연층(112), 산화물 절연층(114), 및 질화물 절연층(116)을 트랜지스터(200)의 구성 요소에 포함시켜도 좋다.
트랜지스터(200)에서, 채널이 형성되는 산화물 반도체층(106)의 상면에 접촉하여 형성되는 금속 산화물층(108)은 한쌍의 전극층(110a, 110b)의 구성 원소가 산화물 반도체층(106)으로 확산되는 것을 억제하는 배리어층으로서 기능한다. 또는, 금속 산화물층(108)을 형성함으로써, 산화물 반도체층(106)의 상층에 형성된 산화물 절연층(112) 등의 구성 원소가, 산화물 반도체층(106)에 혼입되는 것을 억제할 수 있다. 채널이 형성되는 산화물 반도체층(106)으로의 불순물의 혼입을 억제함으로써, 트랜지스터(200)의 전기 특성의 저하를 억제할 수 있다.
금속 산화물층(108)에는, In-M 산화물(M은 Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)로 나타내는 금속 산화물을 이용할 수 있다. 단, 금속 산화물층(108)이 채널 형성 영역의 일부로서 기능하는 것을 방지하기 위해, 도전율이 충분히 낮은 재료를 이용하는 것으로 한다. 또는, 금속 산화물층(108)에는, 전자 친화력(진공 준위와 전도대 하단의 에너지차이)이 산화물 반도체층(106)보다 작고, 전도대 하단의 에너지가 산화물 반도체층(106)의 전도대 하단 에너지와 차분(밴드 오프셋)을 가지는 재료를 이용하는 것으로 한다. 또한, 드레인 전압의 크기에 의존한 문턱 전압의 차이가 발생하는 것을 억제하기 위해서는, 금속 산화물층(108)의 전도대 하단의 에너지가 산화물 반도체층(106)의 전도대 하단의 에너지보다 0.2eV 이상 진공 준위에 가까운 재료, 바람직하게는 0.5eV 이상 진공 준위에 가까운 재료를 적용하는 것이 바람직하다.
또한, In에 대한 원소(M)의 원자수비를 높임으로써, 금속 산화물층(108)의 에너지 갭을 크게 하여, 전자 친화력을 작게 할 수 있다. 따라서, 산화물 반도체층(106)과의 사이에 전도대의 밴드 오프셋을 형성하고, 금속 산화물층(108)에 채널이 형성되는 것을 억제하기 위해서는, 금속 산화물층(108)은 In:M = x:y[원자수비]로 하면, y/(x+y)를, 0.75 이상 1 미만, 바람직하게는, 0.78 이상 1 미만, 보다 바람직하게는 0.80 이상 1 미만으로 하는 것이 바람직하다. 단, 금속 산화물층(108)은 주성분인 인듐, M 및 산소 이외의 원소가 불순물로서 혼입되어 있어도 좋다. 그 때의 불순물의 비율은 0.1% 이하가 바람직하다. In:M = x:y [원자수비]의 측정은 유도 결합 플라즈마 질량 분석법(Inductively Coupled Plasma Mass Spectrometry : ICP-MS 분석법)에 의해 행할 수 있다. 예를 들면 In:M = x:y[원자수비]로 하는 경우, In:M = x:y는 타겟의 조성은 아니고, 스퍼터링법에 의해 얻어지는 금속 산화물막의 조성을 가리키고, y/(x+y)를 0.75 이상 1 미만으로 한다.
또한, 금속 산화물층(108)을 스퍼터링법에 의해 형성하는 경우, In에 대한 원소(M)의 원자수비를 높임으로써, 성막 시의 파티클 수를 저감시킬 수 있다. 파티클수를 저감시키기 위해서는, In:M = x:y[원자수비]로 하면, y/(x+y)를, 0.90 이상, 예를 들면 0.93으로 하면 좋다. 단, 금속 산화물층(108)을 스퍼터링법에 의해 형성하는 경우, In에 대한 M의 원자수비가 너무 높으면, 타겟의 절연성이 높고, DC 방전을 이용한 성막이 곤란해지고, RF 방전을 적용할 필요가 발생한다. 따라서, 대면적 기판에 대응을 할 수 있는 DC 방전을 이용하여 성막을 행하기 위해서는, y/(x+y)를 0.96 이하, 바람직하게는 0.95 이하, 예를 들면 0.93으로 하면 좋다. 대면적 기판에 대응한 성막 방법을 적용함으로써, 반도체 장치의 생산성을 높일 수 있다.
또한, 트랜지스터(200)에서, 채널이 형성되는 산화물 반도체층(106)은 측면에서 소스 전극층 및 드레인 전극층으로서 기능하는 한쌍의 전극층(110a, 110b)과 접촉하고, 상기 접촉하는 영역에서 소스 영역 및 드레인 영역이 형성된다. 그 때문에, 금속 산화물층(108)은 절연성을 가지고 있어도 좋다.
또한, 금속 산화물층(108)은 막 내에 스피넬형의 결정 구조가 포함되지 않는 것이 바람직하다. 금속 산화물층(108)의 막 내에 스피넬형의 결정 구조를 포함하는 경우, 상기 스피넬형의 결정 구조에 기인하여 한쌍의 전극층(110a, 110b)의 구성 원소가 산화물 반도체층(106)으로 확산되는 경우가 있기 때문이다. 예를 들면, 금속 산화물층(108)으로서 In-M 산화물을 적용하고, M으로서 2가의 금속 원자(예를 들면, 아연 등)를 포함하지 않는 구성으로 함으로써, 스피넬형의 결정 구조를 함유하지 않는 금속 산화물층(108)을 형성할 수 있기 때문에 바람직하다.
금속 산화물층(108)의 막 두께는 한쌍의 전극층(110a, 110b)의 구성 원소가 산화물 반도체층(106)으로 확산되는 것을 억제할 수 있는 막 두께 이상이며, 산화물 절연층(112)으로부터 산화물 반도체층(106)으로의 산소의 공급을 억제하는 막 두께 미만으로 한다. 예를 들면, 금속 산화물층(108)의 막 두께가 10㎚ 이상이면, 한쌍의 전극층(110a, 110b)의 구성 원소의 산화물 반도체층(106)으로의 확산을 억제할 수 있다. 또한, 금속 산화물층(108)의 막 두께를 100㎚ 이하로 하면, 산화물 절연층(112), 산화물 절연층(114)으로부터 산화물 반도체층(106)에 효과적으로 산소를 공급할 수 있다.
또한, 본 실시형태에 나타내는 트랜지스터(200)에서, 소스 전극층 및 드레인 전극층으로서 기능하는 한쌍의 전극층(110a, 110b)으로서는, 구리, 알루미늄, 금, 또는 은 등의 저저항 재료로 이루어지는 단체 금속, 혹은 합금, 또는 이것들을 주성분으로 하는 화합물을 포함하는, 단층 구조 또는 적층 구조로 하는 것이 바람직하다. 한쌍의 전극층(110a, 110b)은 배선으로서도 기능하기 때문에, 상기 전극층을 구리, 알루미늄, 금, 또는 은 등의 저저항 재료를 포함하여 형성함으로써, 기판(100)으로서 대면적 기판을 이용한 경우에도 배선 지연을 억제한 반도체 장치를 제작할 수 있게 된다.
한쌍의 전극층(110a, 110b)을 2층 구조로 하는 경우, 2번째 층의 도전층의 막 두께를 크게 하고, 또한 구리, 알루미늄, 금, 또는 은 등의 저저항 재료로 이루어지는 단체 금속, 혹은 합금, 또는 이것들을 주성분으로 하는 화합물을 포함하는 도전층으로 하고, 산화물 반도체층(106)의 측면 및 금속 산화물층(108)의 측면 및 상면에 접촉하는 1번째 층의 도전층에는, 위에서 서술한 2번째 층의 도전체에 대한 배리어층으로서 기능하는 도전체를 이용하여 형성하는 것이 바람직하다. 예를 들면, 티탄, 탄탈, 몰리브덴, 텅스텐의 단체 금속 혹은 합금, 또는 질화 티탄, 질화 탄탈, 질화 몰리브덴, 질화 텅스텐 등을 포함하는 도전층을 배리어층으로서 이용할 수 있다. 또한, 한쌍의 전극층(110a, 110b)을 3층 구조로 하는 경우, 위에서 서술한 1번째 층 및 2번째 층 위에 접촉하고, 2번째 층의 도전체에 대한 배리어층으로서 기능하는 도전체를 이용하여 3번째 층의 도전층을 형성하는 것이 바람직하다.
예를 들면, 한쌍의 전극층(110a, 110b)을 2층 구조로 하는 경우, 티탄막 위에 알루미늄막을 적층한 구조, 텅스텐막 위에 구리막을 적층한 구조, 텅스텐막 위에 알루미늄막을 적층한 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층한 구조, 티탄막 위에 구리막을 적층한 구조, 텅스텐막 위에 구리막을 적층한 구조 등을 이용하는 것이 바람직하다. 또한, 한쌍의 전극층(110a, 110b)을 3층 구조로 하는 경우, 1번째 층 및 3번째 층에는, 티탄, 질화 티탄, 몰리브덴, 또는 질화 몰리브덴으로 이루어지는 막을 형성하고, 2번째 층에는, 구리, 알루미늄, 금, 또는 은 등의 저저항 재료로 이루어지는 막을 형성하는 것이 바람직하다.
본 실시형태에서 나타내는 트랜지스터(200)는 소스 전극층 및 드레인 전극층으로서 기능하는 한쌍의 전극층으로서 구리, 알루미늄, 금, 또는 은 등의 저저항 재료를 포함하는 전극층을 이용함으로써, 배선 지연을 억제한 반도체 장치를 제작할 수 있다. 또한, 한쌍의 전극층과 접촉하고, 배리어층으로서 기능하는 금속 산화물층(108)을 형성함으로써, 전기 특성의 저하를 억제하고, 양호한 전기 특성을 가지는 반도체 장치를 제공할 수 있게 된다.
또한, 전극층(110a) 및 전극층(110b)의 형성과, 산화물 반도체층(106) 및 금속 산화물층(108)의 형성을, 하프톤 마스크(또는, 그레이톤 마스크, 위상차 마스크 등)를 이용하여 형성함으로써, 마스크 수를 줄여, 프로세스 공정 수를 줄이도록 해도 좋다. 이 경우, 레지스트를 애싱하는 것 등에 의해 패턴을 형성한다. 따라서, 전극층(110a) 및 전극층(110b) 아래에는, 반드시, 산화물 반도체층(106) 및 금속 산화물층(108)이 형성되게 된다. 도 1에서, 하프톤을 이용한 경우의 평면도와 단면도를, 도 22의 (A), 도 22의 (B), 도 22의 (C)에 나타낸다.
이하에, 본 실시형태의 반도체 장치에 포함되는 그 외의 구성 요소에 대하여, 상세하게 설명한다.
(기판)
기판(100)의 재질 등에 큰 제한은 없지만, 적어도, 후의 열처리에 견딜 수 있을 정도의 내열성을 가지고 있을 필요가 있다. 예를 들면, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을, 기판(100)으로서 이용해도 좋다. 또한, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수 있고, 이러한 기판 위에 반도체 소자가 형성된 것을 기판(100)으로서 이용해도 좋다. 또한, 기판(100)으로서 유리 기판을 이용하는 경우, 제 6 세대(1500mm×850mm), 제 7 세대(1870mm×200mm), 제 8 세대(2200mm×400mm), 제 9 세대(2400mm×800mm), 제 10 세대(2950mm×400mm) 등의 대면적 기판을 이용함으로써, 대형의 표시 장치를 제작할 수 있다.
또한, 기판(100)으로서 가요성 기판을 이용하고, 가요성 기판 위에 직접, 트랜지스터(200)를 형성해도 좋다. 또는, 기판(100)과 트랜지스터(200)의 사이에 박리층을 형성해도 좋다. 박리층은 그 위에 반도체 장치를 일부 혹은 전부 완성시킨 후, 기판(100)으로부터 분리하여, 다른 기판에 전재(轉載)하는데 이용할 수 있다. 그 때, 트랜지스터(200)는 내열성이 낮은 기판이나 가요성의 기판에도 전재할 수 있다.
(게이트 전극층)
게이트 전극층(102)은 크롬, 구리, 알루미늄, 금, 은, 아연, 몰리브덴, 탄탈, 티탄, 텅스텐으로부터 선택된 금속 원소, 또는 위에서 서술한 금속 원소를 성분으로 하는 합금이나, 위에서 서술한 금속 원소를 조합한 합금 등을 이용하여 형성할 수 있다. 또한, 망간, 지르코늄 중 어느 하나 또는 복수로부터 선택된 금속 원소를 이용해도 좋다. 또한, 게이트 전극층(102)은 단층 구조이어도, 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티탄막을 적층하는 2층 구조, 질화 티탄막 위에 티탄막을 적층하는 2층 구조, 질화 티탄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 티탄막과, 그 티탄막 위에 알루미늄막을 적층하고, 또한 그 위에 티탄막을 형성하는 3층 구조 등이 있다. 또한, 알루미늄에, 티탄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 하나 또는 복수를 조합한 합금막, 혹은 질화막을 이용해도 좋다.
또한, 게이트 전극층(102)은 인듐 주석 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 적용할 수 있다. 또한, 상기 투광성을 가지는 도전성 재료와, 상기 금속 원소의 적층 구조로 할 수 있다.
또한, 게이트 전극층(102)과 게이트 절연층(104)과의 사이에, In-Ga-Zn계 산질화물 반도체막, In-Sn계 산질화물 반도체막, In-Ga계 산질화물 반도체막, In-Zn계 산질화물 반도체막, Sn계 산질화물 반도체막, In계 산질화물 반도체막, 금속 질화막(InN, ZnN 등) 등을 형성해도 좋다. 이러한 막은 5eV, 바람직하게는 5.5eV 이상의 일 함수를 가지고, 산화물 반도체의 전자 친화력보다 큰 값이기 때문에, 산화물 반도체를 이용한 트랜지스터의 문턱 전압을 플러스로 시프트할 수 있어, 소위 노멀리-오프(normally-off) 특성의 스위칭 소자를 실현할 수 있다. 예를 들면, In-Ga-Zn계 산질화물 반도체막을 이용하는 경우, 적어도 산화물 반도체층(106)보다 높은 질소 농도, 구체적으로는 7원자% 이상의 In-Ga-Zn계 산질화물 반도체막을 이용한다.
(게이트 절연층)
게이트 절연층(104)은 예를 들면 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨 또는 Ga-Zn계 금속 산화물 등을 이용하면 좋고, 적층 또는 단층으로 형성한다.
또한, 게이트 절연층(104)으로서, 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨 등의 high-k 재료를 이용함으로써 트랜지스터의 게이트 리크를 저감할 수 있다.
게이트 절연층(104)의 두께는 5㎚ 이상 400㎚ 이하, 보다 바람직하게는 10㎚ 이상 300㎚ 이하, 보다 바람직하게는 50㎚ 이상 250㎚ 이하로 하면 좋다.
(산화물 반도체층)
산화물 반도체층(106)은 대표적으로는, In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은 Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)이 있다.
산화물 반도체층(106)이 In-M-Zn 산화물(M은 Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)인 경우, In-M-Zn 산화물을 성막하기 위해서 이용하는 스퍼터링 타겟의 금속 원소의 원자수비는 In = M, Zn＞M을 만족하는 것이 바람직하다. 이러한 스퍼터링 타겟의 금속 원소의 원자수비로서 In:M:Zn = 1:1:1, In:M:Zn = 1:1:1.2, In:M:Zn = 3:1:2가 바람직하다. 또한, 성막되는 산화물 반도체층(106)의 원자수비는 각각, 오차로서 상기의 스퍼터링 타겟에 포함되는 금속 원소의 원자수비의 ±40%의 변동을 포함한다.
또한, 산화물 반도체층(106)이 In-M-Zn 산화물일 때, Zn 및 O를 제외한 In과 M의 원자수 비율은 바람직하게는 In이 25atomic%보다 높고, M이 75atomic% 미만, 더욱 바람직하게는 In이 34atomic%보다 높고, M이 66atomic% 미만으로 한다.
산화물 반도체층(106)은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더욱 바람직하게는 3eV 이상이다. 이와 같이, 에너지 갭이 넓은 산화물 반도체를 이용함으로써, 트랜지스터(200)의 오프 전류를 저감할 수 있다.
산화물 반도체층(106)의 두께는 3㎚ 이상 200㎚ 이하, 바람직하게는 3㎚ 이상 100㎚ 이하, 더욱 바람직하게는 3㎚ 이상 50㎚ 이하로 한다.
산화물 반도체층(106)으로서는, 캐리어 밀도가 낮은 산화물 반도체층을 이용한다. 예를 들면, 산화물 반도체층(106)은 캐리어 밀도가 1×1017개/cm3 이하, 바람직하게는 1×1015개/cm3 이하, 더욱 바람직하게는 1×1013개/cm3 이하, 보다 바람직하게는 1×1011개/cm3 이하로 한다.
또한, 이것들에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기 특성(전계 효과 이동도, 문턱 전압 등)에 따라 적절한 조성의 것을 이용하면 좋다. 또한, 필요로 하는 트랜지스터의 반도체 특성을 얻기 위해서, 산화물 반도체층(106)의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
또한, 산화물 반도체층(106)으로서 불순물 농도가 낮고, 결함 준위 밀도가 낮은 산화물 반도체층을 이용함으로써, 더욱 뛰어난 전기 특성을 가지는 트랜지스터를 제작할 수 있어 바람직하다. 여기에서는, 불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적음) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체층에 채널 영역이 형성되는 트랜지스터는 문턱 전압이 마이너스가 되는 전기 특성(노멀리-온(normally-on)이라고도 함)이 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체층은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체층은 오프 전류가 현저히 작고, 채널 폭이 1×106㎛이고 채널 길이(L)가 10의 소자여도, 소스 전극과 드레인 전극 간의 전압(드레인 전압)이 1V에서 10V의 범위에서, 오프 전류가, 반도체 파라미터 분석기의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다.
따라서, 상기 고순도 진성, 또는 실질적으로 고순도 진성의 산화물 반도체층에 채널 영역이 형성되는 트랜지스터는 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터로 할 수 있다. 또한, 산화물 반도체막의 트랩 준위에 포획된 전하는 소실하기까지 필요로 하는 시간이 길고, 마치 고정 전하와 같이 행동하는 경우가 있다. 그 때문에, 트랩 준위 밀도가 높은 산화물 반도체층에 채널 영역이 형성되는 트랜지스터는 전기 특성이 불안정해지는 경우가 있다. 불순물로서는, 수소, 질소, 알칼리 금속, 또는 알칼리 토류 금속 등이 있다.
산화물 반도체층에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 됨과 동시에, 산소가 이탈한 격자(또는 산소가 이탈한 부분)에 산소 결손을 형성한다. 상기 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함되어 있는 산화물 반도체를 이용한 트랜지스터는 노멀리-온 특성이 되기 쉽다. 이 때문에, 산화물 반도체층(106)은 수소가 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체층(106)에서, 2차 이온 질량 분석법(SIMS : Secondary Ion Mass Spectrometry)에 의해 얻어지는 수소 농도를, 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 보다 바람직하게는 1×1019atoms/cm3 이하, 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하로 한다.
산화물 반도체층(106)에서, 제 14 족 원소의 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체층(106)에서 산소 결손이 증가하여 n형화하게 된다. 이 때문에, 산화물 반도체층(106)에서의 실리콘이나 탄소의 농도, 또는 금속 산화물층(108)과, 산화물 반도체층(106)과의 계면 근방의 실리콘이나 탄소의 농도(2차 이온 질량 분석법에 의해 얻어지는 농도)를, 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체층(106)에서, 2차 이온 질량 분석법에 의해 얻어지는 알칼리 금속 또는 알칼리 토류 금속의 농도를, 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리 토류 금속은 산화물 반도체와 결합하면 캐리어를 생성하는 경우가 있고, 트랜지스터의 오프 전류가 증대되는 경우가 있다. 이 때문에, 산화물 반도체층(106)의 알칼리 금속 또는 알칼리 토류 금속의 농도를 저감하는 것이 바람직하다.
또한, 산화물 반도체층(106)에 질소가 포함되어 있으면, 캐리어인 전자가 발생하고, 캐리어 밀도가 증가하여, n형화하기 쉽다. 이 결과, 질소가 포함되어 있는 산화물 반도체를 이용한 트랜지스터는 노멀리-온 특성이 되기 쉽다. 따라서, 상기 산화물 반도체막에서, 질소는 가능한 한 저감되어 있는 것이 바람직하고, 예를 들면, 2차 이온 질량 분석법에 의해 얻어지는 질소 농도는 5×1018atoms/cm3 이하로 하는 것이 바람직하다.
또한, 산화물 반도체층(106)은 예를 들면 비단결정 구조여도 좋다. 비단결정 구조는 예를 들면, 뒤에서 서술하는 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor), 다결정 구조, 뒤에서 서술하는 미결정 구조, 또는 비정질 구조를 포함한다. 비단결정 구조에서, 비정질 구조는 가장 결함 준위 밀도가 높고, CAAC-OS는 가장 결함 준위 밀도가 낮다.
산화물 반도체층(106)은 예를 들면 비정질 구조여도 좋다. 비정질 구조의 산화물 반도체막은 예를 들면, 원자 배열이 무질서하고, 결정 성분을 가지지 않는다. 또는, 비정질 구조의 산화물막은 예를 들면, 완전한 비정질 구조이며, 결정부를 가지지 않는다.
또한, 산화물 반도체층(106)이, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 2종 이상을 가지는 혼합막이어도 좋다. 혼합막은 예를 들면, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종 이상의 영역을 가지는 경우가 있다. 또한, 혼합막은 예를 들면, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종 이상의 영역의 적층 구조를 가지는 경우가 있다. 또한, 산화물 반도체층(106)에 접촉하는 금속 산화물층(108)은 예를 들면 비정질 구조, 미결정 구조, 다결정 구조 등으로 할 수 있다.
또한, 산화물 반도체층(106)과 접촉하여 산화물 반도체와 다른 구성 원소(예를 들면 실리콘)를 가지는 절연층을 형성한 경우, 산화물 반도체층(106)과 이 절연층과의 계면에는, 이종 접합, 불순물의 혼입 등에 기인한 계면 준위가 형성되는 경우가 있다. 본 실시형태의 트랜지스터(200)에서는, 산화물 반도체층(106)과, 산화물 반도체와 다른 구성 원소(예를 들면 실리콘)를 가질 수 있는 산화물 절연층(112)과의 사이에, 산화물 반도체와 구성 원소가 같은 금속 산화물층(108)이 형성되어 있다. 이 때문에, 금속 산화물층(108)과 산화물 절연층(112)의 사이에서, 불순물 및 결함에 의해 트랩 준위가 형성되어도, 상기 트랩 준위와 산화물 반도체층(106)과의 사이에는 격차가 있다. 이 결과, 산화물 반도체층(106)을 흐르는 전자가 트랩 준위에 포획되기 어렵고, 트랜지스터의 온 전류를 증대시킬 수 있음과 동시에, 전계 효과 이동도를 높일 수 있다. 또한, 트랩 준위에 전자가 포획되면, 이 전자가 마이너스의 고정 전하가 된다. 이 결과, 트랜지스터의 문턱 전압이 변동하게 된다. 그러나, 산화물 반도체층(106)과 트랩 준위와의 사이에 격차가 있기 때문에, 트랩 준위에서의 전자의 포획을 저감할 수 있고, 문턱 전압의 변동을 저감할 수 있다.
또한, 금속 산화물층(108)에 포함되는 원소(M)는 산소와의 결합력이 높기 때문에, 원소(M)의 원자수비가 높은 금속 산화물층(108)은 산소 결손을 형성하기 어렵다. 따라서, 금속 산화물층(108)에 접촉하는 산화물 반도체층(106)에서의 산소 결손량을 저감할 수 있다.
(산화물 절연층)
산화물 절연층(112)은 산소를 투과하는 산화물 절연막이다. 또한, 산화물 절연층(112)은 후에 형성하는 산화물 절연층(114)을 형성할 때의, 금속 산화물층(108) 및 산화물 반도체층(106)에 대한 대미지 완화막으로서도 기능한다.
산화물 절연층(112)으로서는, 두께가 5㎚ 이상 150㎚ 이하, 바람직하게는 5㎚ 이상 50㎚ 이하의 산화 실리콘, 산화 질화 실리콘 등을 이용할 수 있다. 또한, 본 명세서 중에서, 산화 질화 실리콘막이란, 그 조성으로서, 질소보다 산소의 함유량이 많은 막을 가리키고, 질화 산화 실리콘막이란, 그 조성으로서, 산소보다 질소의 함유량이 많은 막을 가리킨다.
또한, 산화물 절연층(112)은 결함량이 적은 것이 바람직하고, 대표적으로는, ESR 측정에 의해, 실리콘의 댕글링 본드(dangling bond)에 유래하는 g = 2.001에 나타나는 신호의 스핀 밀도가 3×1017spins/cm3 이하인 것이 바람직하다. 이것은, 산화물 절연층(112)에 포함되는 결함 밀도가 많으면, 상기 결함에 산소가 결합하게 되고, 산화물 절연층(112)에서의 산소의 투과량이 감소하게 되기 때문이다.
또한, 산화물 절연층(112)과 금속 산화물층(108)과의 계면에서의 결함량이 적은 것이 바람직하고, 대표적으로는, ESR 측정에 의해, 금속 산화물층(108)의 결함에 유래하는 g = 1.89 이상 1.96 이하에 나타나는 신호의 스핀 밀도가 1×1017spins/cm3 이하, 또한 검출 하한 이하인 것이 바람직하다.
또한, 산화물 절연층(112)에서는, 외부로부터 산화물 절연층(112)에 들어간 산소가 모두 산화물 절연층(112)의 외부로 이동하지 않고, 산화물 절연층(112)에 머무르는 산소도 있다. 또한, 산화물 절연층(112)에 산소가 들어감과 동시에, 산화물 절연층(112)에 포함되는 산소가 산화물 절연층(112)의 외부로 이동함으로써, 산화물 절연층(112)에서 산소의 이동이 발생하는 경우도 있다. 산화물 절연층(112)으로서 산소를 투과하는 산화물 절연막을 형성하면, 산화물 절연층(112) 위에 형성되는, 산화물 절연층(114)으로부터 이탈하는 산소를, 산화물 절연층(112)을 통하여 산화물 반도체층(106)으로 이동시킬 수 있다.
산화물 절연층(112)에 접촉하도록 산화물 절연층(114)이 형성되어 있다. 산화물 절연층(114)은 화학량론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막을 이용하여 형성한다. 화학량론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막은 가열에 의해 산소의 일부가 이탈한다. 화학량론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막은 TDS 분석에서, 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물 절연막이다. 또한, 상기 TDS 분석 시에서의 기판 온도로서는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위가 바람직하다.
산화물 절연층(114)으로서는, 두께가 30㎚ 이상 500㎚ 이하, 바람직하게는 50㎚ 이상 400㎚ 이하의, 산화 실리콘, 산화 질화 실리콘 등을 이용할 수 있다.
또한, 산화물 절연층(114)은 결함량이 적은 것이 바람직하고, 대표적으로는, ESR 측정에 의해, 실리콘의 댕글링 본드에 유래하는 g = 2.001에 나타나는 신호의 스핀 밀도가 1.5×1018spins/cm3 미만, 바람직하게는 1×1018spins/cm3 이하인 것이 좋다. 또한, 산화물 절연층(114)은 산화물 절연층(112)과 비교하여 산화물 반도체층(106)으로부터 떨어져 있기 때문에, 산화물 절연층(112)보다 결함 밀도가 많아도 좋다.
(질화물 절연층)
산화물 절연층(114) 위에, 산소, 수소, 물, 알칼리 금속, 알칼리 토류 금속 등의 블로킹 효과를 가지는 질화물 절연층(116)을 형성함으로써, 산화물 반도체층(106)으로부터의 산소의 외부로의 확산과, 외부로부터 산화물 반도체층(106)으로의 수소, 물 등의 침입을 막을 수 있다. 질화물 절연층으로서는, 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등이 있다. 또한, 산소, 수소, 물, 알칼리 금속, 알칼리 토류 금속 등의 블로킹 효과를 가지는 질화물 절연층 대신에, 산소, 수소, 물 등의 블로킹 효과를 가지는 산화물 절연층을 형성해도 좋다. 산소, 수소, 물 등의 블로킹 효과를 가지는 산화물 절연층으로서는, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄 등이 있다.
<트랜지스터의 구성예 2＞
도 2의 (A) 및 도 2의 (B)에 본 실시형태의 반도체 장치가 가지는 트랜지스터(210)의 평면도 및 단면도를 나타낸다. 도 2의 (A)는 트랜지스터(210)의 평면도이며, 도 2의 (B)는 도 2의 (A)의 일점 쇄선 A3-A4 간 및 B3-B4 간의 단면도이다. 또한, 도 2의 (A)에서는 명료화를 위해, 기판(100), 트랜지스터(210)의 구성 요소의 일부(예를 들면, 게이트 절연층) 등을 생략하여 도시하였다.
도 2의 (A) 및 도 2의 (B)에 도시하는 트랜지스터(210)는 기판(100) 위에 형성된 게이트 전극층(102)과, 게이트 전극층(102)과 접촉하는 게이트 절연층(104)과, 게이트 절연층(104)을 사이에 끼우고 게이트 전극층(102)과 대향하는 산화물 반도체층(206)과, 산화물 반도체층(206) 위의 금속 산화물층(108)과, 금속 산화물층(108)에 접촉하는 한쌍의 전극층(110a, 110b)과, 한쌍의 전극층(110a, 110b) 및 금속 산화물층(108) 위에 형성된 산화물 절연층(112), 산화물 절연층(114) 및 질화물 절연층(116)과, 질화물 절연층(116)을 위에 형성된 전극층(118)을 가진다.
트랜지스터(210)에서, 전극층(118)은 백 게이트 전극으로서 기능한다. 또한, 전극층(118)과 산화물 반도체층(206)과의 사이에 형성된 산화물 절연층(112), 산화물 절연층(114) 및 질화물 절연층(116)을 포함하는 적층 구조는 백 게이트 전극에 대한 게이트 절연층으로서 기능한다. 또한, 전극층(118)은 게이트 절연층(104), 산화물 절연층(112), 산화물 절연층(114) 및 질화물 절연층(116)에 형성된 개구부(117a, 117b)에서, 게이트 전극층(102)에 접속된다. 따라서, 전극층(118)과 게이트 전극층(102)에는 같은 전위가 부여된다.
도 2에 도시하는 트랜지스터(210)는 질화물 절연층(116) 위에 백 게이트 전극으로서 기능하는 전극층(118)을 가지는 점에서, 도 1의 트랜지스터(200)와 상이하다. 그 외의 구성은 트랜지스터(200)와 마찬가지이고, 같은 효과를 나타낼 수 있다. 즉, 트랜지스터(210)는 저저항 재료를 포함하는 한쌍의 전극층(110a, 110b)과, 채널이 형성되는 산화물 반도체층(206)과의 사이에 배리어층으로서 기능하는 금속 산화물층(108)을 가진다. 이것에 의해, 산화물 반도체층(206)으로의 불순물의 혼입 및 확산을 억제할 수 있다. 따라서, 트랜지스터(210)는 전기 특성의 저하가 억제된 트랜지스터이다. 트랜지스터(210)의 각 구성 요소의 상세한 사항은 트랜지스터(200)에 대한 설명을 참작할 수 있다.
또한, 도 2에 도시하는 트랜지스터(210)에 포함되는 산화물 반도체층(206)은 트랜지스터(200)에 포함되는 산화물 반도체층(106)과 같은 재료를 이용하여 구성되고, 막 두께가 100㎚ 이상, 예를 들면 100㎚ 이상 1000㎚ 이하, 바람직하게는 200㎚ 이상 1000㎚ 이하이다. 또한, 트랜지스터(210)의 채널 길이(한쌍의 전극층(110a, 110b) 간의 거리)는 0.5㎛ 이상 2㎛ 이하로 하는 것이 바람직하고, 0.5㎛ 이상 1㎛ 이하로 하는 것이 보다 바람직하다.
도 2의 (B)의 단면도에 나타낸 것처럼, 산화물 반도체층(206)은 게이트 전극층(102)과 전극층(118)(백 게이트 전극)의 각각과 대향하도록 위치하고, 2개의 게이트 전극층에 끼워져 있다. 백 게이트 전극으로서 기능하는 전극층(118)의 채널 길이 방향의 길이 및 채널 폭 방향의 길이는 산화물 반도체층(206)의 채널 길이 방향의 길이 및 채널 폭 방향의 길이보다 각각 길고, 산화물 반도체층(206)의 전체는 절연층(산화물 절연층(112), 산화물 절연층(114), 및 질화물 절연층(116))을 사이에 끼우고 전극층(118)에 덮여 있다. 또한, 전극층(118)과 게이트 전극층(102)은 게이트 절연층(104), 산화물 절연층(112), 산화물 절연층(114) 및 질화물 절연층(116)에 형성된 개구부(117a, 117b)에서 접속되기 때문에, 산화물 반도체층(206)의 채널 폭 방향의 측면은 절연층(산화물 절연층(112), 산화물 절연층(114) 및 질화물 절연층(116))을 사이에 끼우고 백 게이트 전극(전극층(118))과 대향하고 있다.
이러한 구성을 가짐으로써, 트랜지스터(210)에 포함되는 산화물 반도체층(206)을, 게이트 전극층(102) 및 전극층(118)의 전계에 의해 전기적으로 둘러쌀 수 있다. 트랜지스터(210)와 같이, 게이트 전극층 및 백 게이트 전극층의 전계에 의해, 채널이 형성되는 산화물 반도체층을 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를 surrounded channel(s-channel) 구조라고 부를 수 있다.
트랜지스터(210)는 s-channel 구조를 가지기 때문에, 게이트 전극층(102)에 의해 채널을 유발시키기 위한 전계를 효과적으로 산화물 반도체층(206)에 인가할 수 있으므로, 트랜지스터(210)의 전류 구동 능력이 향상되어, 높은 온 전류 특성을 얻을 수 있게 된다. 또한, 온 전류를 높게 할 수 있기 때문에, 트랜지스터(210)를 미세화할 수 있게 된다. 또한, 트랜지스터(210)는 채널이 게이트 전극층(102) 및 전극층(118)에 의해 둘러싸인 구조를 가지기 때문에, 트랜지스터(210)의 기계적 강도를 높일 수 있다.
또한, 트랜지스터(210)의 구조에서, 개구부(117a, 117b) 중 어느 한쪽을 형성하여, 이 개구부에서 전극층(118) 및 게이트 전극층(102)을 접속하는 구성으로 해도 좋다.
또한, 트랜지스터(210)에 포함되는 한쌍의 전극층(110a, 110b)은 제 1 도전층(109a), 제 1 도전층(109b)과, 제 2 도전층(111a), 제 2 도전층(111b)과의 적층 구조를 가진다. 제 1 도전층(109a), 제 1 도전층(109b)에는, 앞의 전극층(110a, 110b)의 설명에서 1번째층으로서 예시한 재료를 적절히 이용할 수 있다. 또한, 제 2 도전층(111a), 제 2 도전층(111b)에는, 앞의 전극층(110a, 110b)의 설명에서 2번째층으로서 예시한 재료를 적절히 이용할 수 있다. 또한, 트랜지스터(210)에 포함되는 한쌍의 전극층(110a, 110b)은 구리, 알루미늄, 금, 또는 은을 포함하여 구성되는 한, 도 2의 구성에 한정되는 것은 아니고, 단층 구조로 해도 좋고, 3층 이상의 적층 구조로 해도 좋다.
<트랜지스터의 구성예 3＞
도 3의 (A) 및 도 3의 (B)에 본 실시형태의 반도체 장치가 가지는 트랜지스터(220)의 평면도 및 단면도를 나타낸다. 트랜지스터(220)는 도 2의 트랜지스터(210)의 변형예이다. 도 3의 (A)는 트랜지스터(220)의 평면도이며, 도 3의 (B)는 도 3의 (A)의 일점 쇄선 A5-A6 간 및 B5-B6 간의 단면도이다. 또한, 도 3의 (A)에서는 명료화를 위해, 기판(100), 트랜지스터(220)의 구성 요소의 일부(예를 들면, 게이트 절연층) 등을 생략하여 도시하였다.
도 3의 (A) 및 도 3의 (B)에 도시하는 트랜지스터(220)는 기판(100) 위에 형성된 게이트 전극층(102)과, 게이트 전극층(102)과 접촉하는 게이트 절연층(104)과, 게이트 절연층(104)을 사이에 끼우고 게이트 전극층(102)과 대향하는 산화물 반도체층(206)과, 산화물 반도체층(206) 위의 배리어층으로서 기능하는 금속 산화물층(108)과, 금속 산화물층(108)에 접촉하는 한쌍의 전극층(110a, 110b)과, 한쌍의 전극층(110a, 110b) 및 금속 산화물층(108) 위에 형성된 산화물 절연층(112), 산화물 절연층(114), 및 질화물 절연층(116)과, 질화물 절연층(116) 위에 형성된 전극층(119a, 119b, 119c)을 가진다.
트랜지스터(220)에서, 금속 산화물층(108) 및 절연층(산화물 절연층(112), 산화물 절연층(114) 및 질화물 절연층(116))을 사이에 끼우고 산화물 반도체층(206)과 중첩하는 전극층(119b)은 백 게이트 전극으로서 기능한다. 또한, 전극층(119b)과 같은 층에서 형성되는 전극층(119a, 119c)은 게이트 절연층(104), 산화물 절연층(112), 산화물 절연층(114), 및 질화물 절연층(116)에 형성된 개구부(117a, 117b)에서 각각 게이트 전극층(102)과 접속한다. 즉, 전극층(119a, 119c)은 게이트 전극층(102)의 일부로서 기능한다.
트랜지스터(220)는 트랜지스터(210)에서, 백 게이트 전극으로서 기능하는 전극층(118)이 분리된 구성을 가지는 점에서 상이하다. 그 외의 구성은 트랜지스터(210)와 마찬가지로 할 수 있다. 트랜지스터(220)의 구성의 상세한 사항은 앞의 트랜지스터(210)에 대한 설명을 참작할 수 있다.
트랜지스터(220)에 포함되는 전극층(119a, 119c)은 상면 형상에서 산화물 반도체층(206)과 중첩하는 영역을 가지고, 개구부(117a, 117b)에서 산화물 반도체층(206)의 측면과 대향한다. 따라서, 트랜지스터(220)도 트랜지스터(210)와 마찬가지로, 산화물 반도체층(206)이 게이트 전극층(102), 전극층(119a, 119b, 119c)에 의해 전기적으로 둘러싸인 s-channel 구조를 가지기 때문에, 게이트 전극층(102)에 의해 채널을 유발시키기 위한 전계를 효과적으로 산화물 반도체층(206)에 인가할 수 있다. 따라서, 트랜지스터(220)의 전류 구동 능력이 향상되어, 높은 온 전류 특성을 얻을 수 있게 된다.
또한, 트랜지스터(220)에서는, 백 게이트 전극으로서 기능하는 전극층(119b)이, 게이트 전극층(102)과 전기적으로 접속되어 있지 않기 때문에, 게이트 전극층(102)과 전극층(119b)에 다른 전위나 신호를 입력할 수 있다. 따라서, 백 게이트 전극으로서 기능하는 전극층(119b)으로의 입력 신호나 입력 전위에 의해 트랜지스터(220)의 문턱 전압을 플러스 방향 또는 마이너스 방향으로 시프트시킬 수 있게 된다. 트랜지스터(220)의 문턱 전압을 적절히 제어함으로써, 반도체 장치의 동작 시에 트랜지스터(220)를 인핸스먼트형(enhancement-type) 또는 디프레션형(depression-type)으로 적절히 변경할 수 있다.
<트랜지스터의 구성예 4＞
도 4의 (A) 및 도 4의 (B)에 본 실시형태의 반도체 장치가 가지는 트랜지스터(230)의 평면도 및 단면도를 나타낸다. 트랜지스터(230)는 도 2의 트랜지스터(210), 도 3의 트랜지스터(220)의 변형예이다. 도 4의 (A)는 트랜지스터(230)의 평면도이며, 도 4의 (B)는 도 4의 (A)의 일점 쇄선 A7-A8 간 및 B7-B8 간의 단면도이다. 또한, 도 4의 (A)에서는 명료화를 위해, 기판(100), 트랜지스터(230)의 구성 요소의 일부(예를 들면, 게이트 절연층) 등을 생략하여 도시하였다.
도 4의 (A) 및 도 4의 (B)에 도시하는 트랜지스터(230)는 기판(100) 위에 형성된 게이트 전극층(102)과, 게이트 전극층(102)과 접촉하는 게이트 절연층(104)과, 게이트 절연층(104)을 사이에 끼우고, 게이트 전극층(102)과 대향하는 산화물 반도체층(106)과, 산화물 반도체층(106) 상의 배리어층으로서 기능하는 금속 산화물층(108)과, 금속 산화물층(108)에 접촉하는 한쌍의 전극층(110a, 110b)과, 한쌍의 전극층(110a, 110b) 및 금속 산화물층(108) 위에 형성된 산화물 절연층(112), 산화물 절연층(114) 및 질화물 절연층(116)과 질화물 절연층(116)을 위에 형성된 전극층(119a, 119c)을 가진다.
트랜지스터(230)는 금속 산화물층(108) 및 절연층(산화물 절연층(112), 산화물 절연층(114) 및 질화물 절연층(116))을 사이에 끼우고 산화물 반도체층(106)과 중첩하는 영역을 가지는 전극층(119a, 119c)을 가진다. 또한, 전극층(119a, 119c)은 게이트 절연층(104), 산화물 절연층(112), 산화물 절연층(114), 및 질화물 절연층(116)에 형성된 개구부(117a, 117b)에서 각각 게이트 전극층(102)과 접속하고, 게이트 전극층(102)의 일부로서 기능한다. 즉, 트랜지스터(230)는 트랜지스터(220)로부터 백 게이트 전극으로서 기능하는 전극층(119b)을 생략한 구성을 가진다. 또한, 트랜지스터(220) 또는 트랜지스터(230)에서, 전극층(119a, 119c) 중 어느 한쪽만을 가지는 구성으로 해도 좋다.
트랜지스터(210) 및 트랜지스터(220)와 마찬가지로, 트랜지스터(230)에서도 산화물 반도체층(206)의 상면, 하면, 대향하는 2개의 측면에 대향하는 게이트 전극층(게이트 전극층(102), 전극층(119a, 119c))을 가지기 때문에, 산화물 반도체층(206)을 전기적으로 둘러싸는 s-channel 구조로 할 수 있다. 따라서, 트랜지스터(230)는 전류 구동 능력이 향상되어, 높은 온 전류 특성을 가지는 트랜지스터로 할 수 있게 된다. 트랜지스터(230)의 각 구성 요소의 상세한 사항은 앞의 트랜지스터(210), 트랜지스터(220)에 대한 설명을 참작할 수 있다.
또한, 본 실시형태에 따른 트랜지스터는 상기의 구조의 각각을 자유롭게 조합시킬 수 있다.
<트랜지스터의 제작 방법＞
이하에, 본 실시형태의 트랜지스터의 제작 방법을 도 5 및 도 6을 이용하여 설명한다. 이하에서는, 대표적으로 트랜지스터(210)의 제작 방법을 예로 설명한다.
우선, 기판(100) 위에 도전막을 형성하고, 이 도전막을, 포토리소그래피 공정을 이용하여 가공하여 게이트 전극층(102)을 형성한다. 그 다음에, 게이트 전극층(102) 위에 게이트 절연층(104)을 형성한다(도 5의 (A) 참조).
게이트 전극층(102)을 구성하는 도전막은 스퍼터링법, 화학 기상 퇴적(CVD)법, 진공 증착법, 펄스 레이저 퇴적(PLD)법을 이용하여 형성할 수 있다. 또는, 도포법이나 인쇄법으로 형성할 수 있다. 성막 방법으로서는, 스퍼터링법, 플라즈마 화학 기상 퇴적(PECVD)법이 대표적이지만, 유기 금속 화학 기상 퇴적(MOCVD)법 등의 열 CVD법, 또는 원자층 퇴적(ALD) 법을 이용해도 좋다.
열 CVD법은 체임버(chamber) 내를 대기압 또는 감압 하로 하고, 원료 가스와 산화제를 동시에 체임버 내에 보내, 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적함으로써 성막을 행하여도 좋은 성막 방법이다. 열 CVD법은 플라즈마를 이용하지 않는 성막 방법이기 때문에, 플라즈마 대미지에 의한 결함이 생성되지 않는다는 이점을 가진다.
또한, ALD법은 체임버 내를 대기압 또는 감압 하로 하고, 반응을 위한 원료 가스가 순차적으로 체임버에 도입되어, 그 가스 도입의 순서를 반복함으로써 성막을 행하여도 좋다. 예를 들면, 각각의 스위칭 밸브(고속 밸브라고도 부름)를 전환하여 2종류 이상의 원료 가스를 순차로 체임버에 공급하고, 복수종의 원료 가스가 섞이지 않도록 제 1 원료 가스와 동시 또는 그 후에 불활성 가스(아르곤, 혹은 질소 등) 등을 도입하고, 제 2 원료 가스를 도입한다. 또한, 동시에 불활성 가스를 도입하는 경우에는, 불활성 가스는 캐리어 가스가 되고, 또한, 제 2 원료 가스의 도입시 에도 동시에 불활성 가스를 도입해도 좋다. 또한, 불활성 가스를 도입하는 대신에 진공 배기에 의해 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입해도 좋다. 제 1 원료 가스가 기판의 표면에 흡착하여 제 1 단원자층을 성막하고, 나중에 도입되는 제 2 원료 가스와 반응하여, 제 2 단원자층이 제 1 단원자층 위에 적층되어 박막이 형성된다. 이 가스 도입 순서를 제어하면서 원하는 두께가 될 때까지 복수회 반복함으로써, 단차 피복성이 뛰어난 박막을 형성할 수 있다. 박막의 두께는 가스 도입 순서를 반복하는 횟수에 따라 조절할 수 있기 때문에, 정밀한 막 두께 조절을 할 수 있고, 미세한 트랜지스터를 제작하는 경우에 적합하다.
본 실시형태에서는, 기판(100)으로서 유리 기판을 이용하여, 게이트 전극층(102)으로서 두께 100㎚의 텅스텐층을 스퍼터링법으로 형성한다.
또한, 예를 들면, ALD를 이용하는 성막 장치에 의해 텅스텐층을 성막하는 경우에는, WF6 가스와 B2H6 가스를 순차적으로 반복 도입하여 초기 텅스텐층을 형성하고, 그 후, WF6 가스와 H2 가스를 동시에 도입하여 텅스텐층을 형성한다. 또한, B2H6 가스에 대신하여 SiH4 가스를 이용해도 좋다.
게이트 절연층(104)은 스퍼터링법, PECVD법, 열 CVD법, 진공 증착법, PLD법 등을 이용하여 형성할 수 있다. 여기에서는, PECVD법에 의해, 게이트 절연층(104)으로서 두께 400㎚의 질화 실리콘막과 두께 50㎚의 산화 질화 실리콘막을 적층하여 형성한다.
또한, 열 CVD법으로 게이트 절연층(104)을 구성하는 막을 형성해도 좋다. 예를 들면, 산화 하프늄막을 형성하는 경우에는, 용매와 하프늄 전구체 화합물을 포함하는 액체(하프늄 알콕사이드 용액, 대표적으로는 테트라키스 다이메틸아미드 하프늄(TDMAH))을 기화시킨 원료 가스와, 산화제로서 오존(O3)의 두종류의 가스를 이용한다. 또한, 테트라키스 다이메틸아미드 하프늄의 화학식은 Hf[N(CH3)2]4이다. 또한, 다른 재료액으로서는, 테트라키스(에틸메틸아미드) 하프늄 등이 있다.
예를 들면, 산화 알루미늄막을 형성하는 경우에는, 용매와 알루미늄 전구체 화합물을 포함하는 액체(TMA 등)를 기화시킨 원료 가스와, 산화제로서 H2O의 두 종류의 가스를 이용한다. 또한, 트라이메틸알루미늄의 화학식은 Al(CH3)3이다. 또한, 다른 재료액으로서는, 트리스(다이메틸아미드)알루미늄, 트라이이소부틸알루미늄, 알루미늄 트리스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트) 등이 있다.
예를 들면, 산화 실리콘막을 형성하는 경우에는, 헥사클로로다이실란을 피성막면에 흡착시키고, 흡착물에 포함되는 염소를 제거하여, 산화성 가스(O2, 일산화 이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
이어서, 게이트 절연층(104) 위에 산화물 반도체층(106)이 되는 산화물 반도체막(106a)과, 금속 산화물층(108)이 되는 금속 산화물막(108a)의 적층막을 형성한다(도 5의 (B) 참조).
본 실시형태에서는, In-Ga-Zn 산화물 타겟(In:Ga:Zn = 1:1:1)을 이용한 스퍼터링법에 의해, 산화물 반도체막(106a)으로서 In-Ga-Zn 산화물막을 형성한다. 또한, In-Ga 산화물 타겟(In:Ga = 7:93)을 이용한 스퍼터링법에 의해, 금속 산화물막(108a)으로서 In-Ga 산화물막을 형성한다. 금속 산화물막(108a)은 산화물 반도체막으로서 혹은 절연막으로서 형성된다. 또한, 산화물 반도체막(106a) 및 금속 산화물막(108a)에 적용할 수 있는 구성 원소 및 조성은 이것에 한정되는 것은 아니다.
스퍼터링법으로 산화물 반도체막(106a), 금속 산화물막(108a)을 형성하는 경우, 플라즈마를 발생시키기 위한 전원 장치는, RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 이용할 수 있다. 단, 대면적 기판에의 대응이 가능한 DC 방전을 이용하여 성막을 행하면, 반도체 장치의 생산성을 높일 수 있기 때문에 바람직하다. 금속 산화물막(108a)을, DC 방전을 이용한 스퍼터링법으로 성막하기 위해서는, In:M = x:y[원자수비]로 했을 때에, y/(x+y)를 0.96 이하, 바람직하게는 0.95 이하, 예를 들면 0.93으로 하면 좋다.
스퍼터링 가스는 희가스(대표적으로는 아르곤), 산소, 희가스 및 산소의 혼합 가스를 적절히 이용한다. 또한, 혼합 가스의 경우, 희가스에 대하여 산소의 가스비를 높이는 것이 바람직하다.
또한 스퍼터링 장치에서의 체임버는 산화물 반도체막(106a)에 있어 불순물이 되는 물 등을 가능한 한 제거하기 위하여 크라이오 펌프와 같은 흡착식의 진공 배기 펌프를 이용하여 고진공 배기(5×10-7Pa~1×10-4Pa 정도까지)하는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩을 조합시켜 배기계로부터 체임버 내에 기체, 특히 탄소 또는 수소를 포함한 기체가 역류하지 않게 해 두는 것이 바람직하다. 또한, 산화물 반도체막(106a)에 접촉하는 금속 산화물막(108a)에 포함되는 물 등의 불순물도 가능한 한 제거하는 것이 바람직하기 때문에, 금속 산화물막(108a)을 성막하기 위한 체임버도 고진공 배기되는 것이 바람직하다.
고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막을 얻기 위해서는, 체임버 내를 고진공 배기할 뿐만 아니라 스퍼터링 가스의 고순도화도 필요하다. 스퍼터링 가스로서 이용하는 산소 가스나 아르곤 가스는 노점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 보다 바람직하게는 -100℃ 이하, 보다 바람직하게는 -120℃ 이하까지 고순도화한 가스를 이용함으로써 산화물 반도체막(106a), 금속 산화물막(108a)에 수분 등이 들어가는 것을 가능한 한 막을 수 있다.
또한, 스퍼터링법을 대신하여, ALD를 이용하는 성막 장치에 의해 산화물 반도체막(106a) 및/또는 금속 산화물막(108a)을 형성할 수 있다. 예를 들면, In-Ga-Zn 산화물막을 성막하는 경우에는, In(CH3)3 가스와 O3 가스를 순차로 반복 도입하여 InO2층을 형성하고, 그 후, Ga(CH3)3 가스와 O3 가스를 동시에 도입하여 GaO층을 형성하고, 또한 그 후 Zn(CH3)2와 O3 가스를 동시에 도입하여 ZnO층을 형성한다. 또한 이러한 층의 순서는 이 예에 한정되지 않는다. 또한, 이들 가스를 혼합하여 InGaO2층이나 InZnO2층, GaInO층, ZnInO층, GaZnO층 등의 혼합 화합물층을 형성해도 좋다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 버블링된 H2O 가스를 이용해도 좋지만, H를 포함하지 않는 O3가스를 이용하는 것이 바람직하다. 또한, In(CH3)3 가스 대신에, In(C2H5)3 가스를 이용해도 좋다. 또한, Ga(CH3)3 가스 대신에, Ga(C2H5)3 가스를 이용해도 좋다. 또한, In(CH3)3 가스 대신에, In(C2H5)3 가스를 이용해도 좋다. 또한, Zn(CH3)2 가스를 이용해도 좋다.
그 다음에, 금속 산화물막(108a) 위에 포토레지스트 마스크를 이용한 포토리소그래피 공정에 의해 레지스트 마스크를 형성한 후, 이 레지스트 마스크를 이용하여 금속 산화물막(108a) 및 산화물 반도체막(106a)을 에칭하여 소자 분리하고, 산화물 반도체층(106) 및 금속 산화물층(108)을 형성한다(도 5의 (C) 참조). 여기서의 에칭에는 습식 에칭법을 바람직하게 적용할 수 있다. 단, 드라이 에칭법을 이용해도 좋고, 쌍방을 조합시켜 이용해도 좋다.
산화물 반도체층(106)의 형성 후, 150℃ 이상 기판의 변형점 미만, 바람직하게는 200℃ 이상 450℃ 이하, 더욱 바람직하게는 300℃ 이상 450℃ 이하의 가열 처리를 행하여도 좋다. 여기서의 가열 처리는 산화물 반도체층의 고순도화 처리의 하나이며, 산화물 반도체층(106)에 포함되는 수소, 물 등을 저감할 수 있다. 또한 수소, 물 등의 저감을 목적으로 한 가열 처리는 산화물 반도체층(106)을 섬 모양으로 가공하기 전에 행하여도 좋다. 예를 들면, 산화물 반도체막(106a)의 성막 후에 있어서, 금속 산화물막(108a)의 성막 전에 가열 처리를 행할 수 있다. 그 경우, 금속 산화물막(108a)의 성막 온도를 실온으로 해도 좋다.
산화물 반도체층(106)으로의 가열 처리는 전기로, RTA 장치 등을 이용할 수 있다. RTA 장치를 이용함으로써, 단시간에 한정하여 기판의 변형점 이상의 온도로 열처리를 행할 수 있다. 따라서, 가열 시간을 단축할 수 있게 된다.
또한 산화물 반도체층(106)에 대한 가열 처리는 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기 하에서 행하면 좋다. 또한, 상기 질소, 산소, 초건조 공기, 또는 희가스에 수소, 물 등이 포함되지 않는 것이 바람직하다. 또한, 질소 또는 희가스 분위기에서 가열 처리한 후, 산소 또는 초건조 공기 분위기에서 가열해도 좋다. 이 결과, 산화물 반도체층 내에 포함되는 수소, 물 등을 이탈시킴과 동시에, 산화물 반도체층 내에 산소를 공급할 수 있다. 이 결과, 산화물 반도체층 내에 포함되는 산소 결손량을 저감할 수 있다.
그 다음에, 산화물 반도체층(106)의 측면, 및 금속 산화물층(108)의 측면 및 상면에 접촉하는 한쌍의 전극층(110a, 110b)를 형성한다(도 5의 (D) 참조).
여기에서는, 스퍼터링법에 의해, 제 1 도전층(109a, 109b)이 되는 두께 50㎚의 텅스텐막과 제 2 도전층(111a, 111b)이 되는 두께 300㎚의 구리막을 형성한다. 그리고 구리막 위에 포토레지스트 마스크를 이용한 포토리소그래피 공정에 의해 레지스트 마스크를 형성한 후, 이 레지스트 마스크를 이용하여 텅스텐막 및 구리막을 가공함으로써, 한쌍의 전극층(110a, 110b)으로 한다. 또한 위에서 서술한 바와 같이, 텅스텐막, 구리막 등의 도전막을 ALD법, 열 CVD법으로 형성해도 좋다. 이 경우, 산화물 반도체층(106) 및 금속 산화물층(108)에 플라즈마 대미지를 주지 않고 도전막을 형성할 수 있다.
예를 들면, 구리막의 에칭에는, 습식 에칭법을 이용하고, 텅스텐막의 에칭에는 SF6를 이용한 드라이 에칭법을 적용하면, 구리막의 표면에 불화물이 형성되고, 이 불화물에 의해 구리막으로부터의 구리가 산화물 반도체층(106)으로 확산되는 것을 억제할 수 있다. 또한, 금속 산화물층(108)은 산화물 반도체층(106)에 대한 에칭 보호막으로서도 기능할 수 있다.
그 다음에, 한쌍의 전극층(110a, 110b) 위에 산화물 절연층(112)을 형성한다. 그 후, 산화물 절연층(112) 위에 산화물 절연층(114)을 형성한다(도 6의 (A) 참조).
또한, 산화물 절연층(112)을 형성한 후, 대기에 노출하지 않고, 연속적으로 산화물 절연층(114)을 형성하는 것이 바람직하다. 산화물 절연층(112)을 형성 후, 대기 개방하지 않고, 원료 가스의 유량, 압력, 고주파 전력 및 기판 온도 중 하나 이상을 조정하여, 산화물 절연층(114)을 연속적으로 형성함으로써, 산화물 절연층(112)과 산화물 절연층(114)의 계면에서 대기 성분에 유래한 불순물 농도를 저감할 수 있음과 동시에, 산화물 절연층(114)에 포함되는 산소를 산화물 반도체층(106)으로 이동시킬 수 있게 되고, 산화물 반도체층(106)의 산소 결손량을 저감할 수 있게 된다.
예를 들면, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치된 기판을 180℃ 이상 400℃ 이하, 보다 바람직하게는 200℃ 이상 370℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내에서의 압력을 20Pa 이상 250Pa 이하, 더욱 바람직하게는 100Pa 이상 250Pa 이하로 하고, 처리실 내에 형성되는 전극에 고주파 전력을 공급하는 조건에 의해, 산화물 절연층(112)으로서 산화 실리콘막 또는 산화 질화 실리콘막을 형성할 수 있다.
상기 성막 조건을 이용함으로써, 산화물 절연층(112)으로서 산소를 투과하는 산화물 절연층을 형성할 수 있다. 또한, 금속 산화물층(108) 및 산화물 절연층(112)을 형성함으로써, 후에 형성하는 산화물 절연층(114)의 형성 공정에서, 산화물 반도체층(106)에 대한 대미지를 저감할 수 있다.
또한, 상기 성막 조건에서, 기판 온도를 300℃ 이상 400℃ 이하, 더욱 바람직하게는 320℃ 이상 370℃ 이하로 함으로써, 실리콘 및 산소의 결합력이 강해진다. 이 결과, 산화물 절연층(112)으로서 산소가 투과하여, 치밀하고, 또한 단단한 산화물 절연층, 대표적으로는, 25℃에서 0.5 중량%의 불화 수소산을 이용한 경우의 에칭 속도가 10㎚/분 이하, 바람직하게는 8㎚/분 이하인 산화 실리콘막 또는 산화 질화 실리콘막을 형성할 수 있다.
또한, 산화물 절연층(112)의 성막 공정에서, 가열을 하면서 산화물 절연층(112)을 형성하는 것은 산화물 반도체층(106) 및 그것에 접촉하는 금속 산화물층(108)에 포함되는 수소, 물 등의 이탈에 대해서도 효과적이다. 산화물 반도체층(106)에 포함되는 수소는 플라즈마 내에서 발생한 산소 라디칼과 결합하여, 물이 된다. 산화물 절연층(112)의 성막 공정에서 기판이 가열되었기 때문에, 산소 및 수소의 결합에 의해 생성된 물은 산화물 반도체층(106)으로부터 이탈한다. 즉, 산화물 절연층(112)을 플라즈마 CVD법에 의해 형성함으로써, 산화물 반도체층(106)에 포함되는 물, 수소 등의 함유량을 저감할 수 있다.
또한, 처리실의 압력을 100Pa 이상 250Pa 이하로 함으로써, 산화물 절연층(112)에 포함되는 물의 함유량이 적어지기 때문에, 트랜지스터(210)의 전기 특성의 편차를 저감함과 동시에, 문턱 전압의 변동을 억제할 수 있다.
또한 산화물 절연층(112)의 성막 시에는, 산화물 반도체층(106)에 대한 대미지를 가능한 한 억제하는 것이 바람직하다. 트랜지스터의 신뢰성을 향상시키기 위하여 후에 형성되는 산화물 절연층(114)을, 막 중의 결함이 저감되는 조건 하에서 형성하는 경우, 이 산화물 절연층(114)의 산소 이탈량이 저감되기 쉽고, 산화물 반도체층(106)의 결함을 충분히 저감시키는 것이 곤란한 경우가 있기 때문이다. 따라서, 산화물 절연층(112)의 성막 시에는, 처리실의 압력을 100Pa 이상 250Pa 이하로 하는 것이 바람직하다. 이러한 조건으로 성막을 행함으로써, 산화물 반도체층(106)에 대한 대미지를 저감할 수 있다.
또한 실리콘을 포함한 퇴적성 기체에 대한 산화성 기체량을 100배 이상으로 함으로써, 산화물 절연층(112)에 포함되는 수소 함유량을 저감할 수 있다. 이 결과, 산화물 반도체층(106)에 혼입되는 수소량을 저감할 수 있기 때문에, 트랜지스터의 문턱 전압의 마이너스 시프트를 억제할 수 있다.
산화물 절연층(114)으로서는, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치된 기판을 180℃ 이상 280℃ 이하, 더욱 바람직하게는 200℃ 이상 240℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내에서의 압력을 100Pa 이상 250Pa 이하, 더욱 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리실 내에 형성되는 전극에 0.17W/cm2 이상 0.5W/cm2 이하, 더욱 바람직하게는 0.25W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급하는 조건에 의해, 산화 실리콘막 또는 산화 질화 실리콘막을 형성한다.
산화물 절연층(114)의 성막 조건으로 상기 압력의 반응실에서 상기 파워 밀도의 고주파 전력을 공급함으로써, 플라즈마 내에서 원료 가스의 분해 효율이 높아지고, 산소 라디칼이 증가하여, 원료 가스의 산화가 진행되기 때문에, 산화물 절연층(114) 내에서의 산소 함유량이 화학량론비보다 많아진다. 한편, 기판 온도가 상기 온도로 형성된 막에서는 실리콘과 산소의 결합력이 약하기 때문에, 후의 공정의 가열 처리에 의해 막 중의 산소의 일부가 이탈한다. 이 결과, 화학량론적 조성을 만족하는 산소보다 많은 산소를 포함하고, 가열에 의해 산소의 일부가 이탈하는 산화물 절연층을 형성할 수 있다.
또한 산화물 절연층(114)의 형성 공정에서, 산화물 절연층(112)이 금속 산화물층(108)의 보호막이 된다. 또한, 금속 산화물층(108)이 산화물 반도체층(106)의 보호막이 된다. 이 결과, 산화물 반도체층(106)에의 대미지를 저감하면서, 파워 밀도가 높은 고주파 전력을 이용하여 산화물 절연층(114)을 형성할 수 있다.
또한 산화물 절연층(114)의 성막 조건에서, 산화성 기체에 대한 실리콘을 포함하는 퇴적성 기체의 유량을 증가시킴으로써, 산화물 절연층(114)의 결함량을 저감시킬 수 있다. 대표적으로는, ESR 측정에 의해, 실리콘의 댕글링 본드에 유래하는 g = 2.001로 나타나는 신호의 스핀 밀도가 6×1017spins/cm3 미만, 바람직하게는 3×1017spins/cm3 이하, 바람직하게는 1.5×1017spins/cm3 이하인 결함량이 적은 산화물 절연층을 형성할 수 있다. 이 결과 트랜지스터의 신뢰성을 높일 수 있다.
산화물 절연층(112, 114)을 형성한 후, 가열 처리를 행한다. 상기 가열 처리에 의해, 산화물 절연층(114)에 포함되는 산소의 일부를 산화물 반도체층(106)으로 이동시켜, 산화물 반도체층(106)에 포함되는 산소 결손량을 더욱 저감할 수 있다. 가열 처리 후에, 질화물 절연층(116)을 형성한다.
산화물 절연층(112, 114)에 물, 수소 등이 포함되는 경우, 물, 수소 등을 블로킹하는 기능을 가지는 질화물 절연층(116)을 형성한 후에 가열 처리를 행하면, 산화물 절연층(112, 114)에 포함되는 물, 수소 등이 산화물 반도체층(106)으로 이동하여, 산화물 반도체층(106)에 결함이 생기게 된다. 따라서, 질화물 절연층(116)의 형성 전에 가열 처리를 행함으로써, 산화물 절연층(112, 114)에 포함되는 물, 수소를 효과적으로 저감시킬 수 있다.
또한, 산화물 절연층(114)을 가열하면서 산화물 절연층(112) 위에 형성함으로써, 산화물 반도체층(106)에 산소를 이동시켜, 산화물 반도체층(106)에 포함되는 산소 결손을 저감할 수 있기 때문에, 이 가열 처리를 행하지 않아도 좋은 경우가 있다.
산화물 절연층(112, 114)에서 수행되는 가열 처리의 온도는 대표적으로는, 150℃ 이상 400℃ 이하, 바람직하게는 300℃ 이상 400℃ 이하, 더욱 바람직하게는 320℃ 이상 370℃ 이하로 한다. 가열 처리는 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기 하에서 행하면 좋다. 또한, 상기 질소, 산소, 초건조 공기, 또는 희가스에 수소, 물 등이 포함되지 않는 것이 바람직한 이 가열 처리에는 전기로, RTA 장치 등을 이용할 수 있다.
여기에서는, 질소 및 산소 분위기에서 350℃, 1시간의 가열 처리를 행한다. 그 후, 질화물 절연층(116)을 형성한다(도 6의 (A) 참조).
질화물 절연층(116)을 플라즈마 CVD법으로 형성하는 경우, 기판 온도는 300℃ 이상 400℃ 이하, 바람직하게는 320℃ 이상 370℃ 이하로 함으로써, 치밀한 막을 형성할 수 있기 때문에 바람직하다.
예를 들면, 질화물 절연층(116)으로서 플라즈마 CVD법에 의해 질화 실리콘막을 형성하는 경우, 실리콘을 포함한 퇴적성 기체, 질소, 및 암모니아를 원료 가스로서 이용하는 것이 바람직하다. 질소와 비교하여 소량의 암모니아를 이용함으로써, 플라즈마 내에서 암모니아가 해리하여, 활성종이 발생한다. 상기 활성종이 실리콘을 포함한 퇴적성 기체에 포함되는 실리콘 및 수소의 결합, 및 질소의 삼중 결합을 절단한다. 이 결과, 실리콘 및 질소의 결합이 촉진되어 실리콘 및 수소의 결합이 적고, 결함이 적고, 치밀한 질화 실리콘막을 형성할 수 있다. 한편, 질소에 대한 암모니아의 양이 많으면 실리콘을 포함한 퇴적성 기체 및 질소의 분해가 진행되지 않고, 실리콘 및 수소 결합이 잔존하게 되어, 결함이 증대되거나, 또는 엉성한 질화 실리콘막이 형성되게 된다. 이러한 것들로 인하여, 원료 가스에서, 암모니아에 대한 질소의 유량비를 5 이상 50 이하, 10 이상 50 이하로 하는 것이 바람직하다.
여기에서는, 질화물 절연층(116)으로서 플라즈마 CVD 장치를 이용하여, 실란, 질소, 및 암모니아의 원료 가스로부터, 두께 50㎚의 질화 실리콘막을 형성한다. 유량은 실란이 50sccm, 질소가 5000sccm이며, 암모니아가 100sccm이다. 처리실의 압력을 100Pa, 기판 온도를 350℃로 하고, 27.12MHz의 고주파 전원을 이용하여 1000W의 고주파 전력을 평행 평판 전극에 공급한다. PECVD 장치는 전극 면적이 6000cm2인 평행 평판형의 플라즈마 CVD 장치이며, 공급한 전력을 단위 면적 근처의 전력(전력 밀도)으로 환산하면 1.7×10-1W/cm2이다.
질화물 절연층(116)의 형성 후에, 가열 처리를 행하여도 좋다. 이 가열 처리의 온도는 대표적으로는, 150℃ 이상 400℃ 이하, 바람직하게는 300℃ 이상 400℃ 이하, 바람직하게는 320℃ 이상 370℃ 이하로 한다. 이 가열 처리를 행할 때에는, 산화물 절연층(112, 114)의 수소 및 물이 저감되어 있기 때문에, 위에서 서술한 것과 같은 산화물 반도체층(106)의 결함의 발생은 억제되어 있다.
다음에, 질화물 절연층(116) 위에 포토레지스트 마스크를 이용한 포토리소그래피 공정에 의해 레지스트 마스크를 형성한다. 이 레지스트 마스크를 이용하여, 질화물 절연층(116), 산화물 절연층(112, 114), 및 게이트 절연층(104)을 에칭하여, 개구부(117a, 117b)를 형성한다(도 6의 (B) 참조).
레지스트 마스크를 제거한 후, 질화물 절연층(116) 위에 도전막을 형성하고, 이 도전막을 가공하여 백 게이트 전극으로서 기능하는 전극층(118)을 형성한다(도 6의 (C) 참조).
이상의 공정에 의해, 본 실시형태와 따른 트랜지스터(210)를 형성할 수 있다. 또한 본 실시형태와 따른 다른 트랜지스터도, 트랜지스터(210)와 마찬가지로 제작할 수 있다.
위에서 서술한 바와 같이, 본 실시형태에 나타내는 트랜지스터는 소스 전극층 및 드레인 전극층으로서 기능하는 한쌍의 전극층으로서 구리, 알루미늄, 금, 또는 은 등의 저저항 재료를 포함하는 전극층을 이용함으로써, 배선 지연을 억제한 반도체 장치를 제작할 수 있다. 또한, 한쌍의 전극층과 접촉하고, 배리어층으로서 기능하는 금속 산화물층을 형성함으로써, 전기 특성의 저하를 억제하고, 양호한 전기 특성을 가지는 반도체 장치를 제공할 수 있게 된다.
또한, 본 실시형태에 따른 제작 공정에 의해, 채널 형성 영역을 포함하는 산화물 반도체층의 산소 결함이 저감되어 불순물의 농도가 저감된 신뢰성이 높은 트랜지스터를 제작할 수 있다.
또한 본 실시형태에 따른 트랜지스터는 채널 에칭형의 트랜지스터이며, 불순물 혼입을 억제하기 위한 배리어층으로서 기능하는 금속 산화물층(108)을, 산화물 반도체층(106)과 같은 마스크를 이용하여 가공하기 때문에, 채널 보호형의 트랜지스터를 형성하는 경우와 비교하여 마스크 매수를 삭감할 수 있다. 따라서, 반도체 장치의 제작 비용을 저감시킬 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법은 다른 실시형태에 나타내는 구성, 방법과 적절히 조합시켜 이용할 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 양태의 트랜지스터에 포함되는 산화물 반도체층의 구성에 대하여 상세히 서술한다.
이하에 산화물 반도체층이 가질 수 있는 구조에 대하여 설명한다.
산화물 반도체층은 예를 들면 비단결정 산화물 반도체층과 단결정 산화물 반도체층으로 나눌 수 있다. 또는, 산화물 반도체층은 예를 들면, 결정성 산화물 반도체층과 비정질 산화물 반도체층으로 나누어진다.
또한, 비단결정 산화물 반도체로서는, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor), 다결정 산화물 반도체, 미결정 산화물 반도체, 비정질 산화물 반도체 등이 있다. 또한, 결정성 산화물 반도체로서는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 미결정 산화물 반도체 등이 있다.
우선은 CAAC-OS막에 대하여 설명한다.
CAAC-OS막은 c축 배향한 복수의 결정부(펠릿이라고도 함)를 가지는 산화물 반도체층의 하나이다.
투과형 전자 현미경(TEM : Transmission Electron Microscope)에 의해, CAAC-OS의 명시야상 및 회절 패턴의 복합 해석상(고분해능 TEM상이라고도 함)을 관찰함으로서 복수의 펠릿을 확인할 수 있다. 한편, 고분해능 TEM상에 의해서도 명확한 펠릿들 사이의 경계, 즉 결정립계(그레인 바운더리라고도 함)를 확인할 수 없다. 따라서, CAAC-OS는 결정립계에 기인한 전자 이동도의 저하가 일어나기 어렵다고 말할 수 있다.
예를 들면, 도 8의 (A)에 도시한 바와 같이, 시료면과 거의 평행한 방향에서, CAAC-OS의 단면의 고분해능 TEM상을 관찰한다. 여기에서는, 구면 수차 보정(Spherical Aberration Corrector) 기능을 이용하여 TEM상을 관찰한다. 또한, 구면 수차 보정 기능을 이용한 고분해능 TEM상을, 이하에서는, 특히 Cs 보정 고분해능 TEM상이라고 부른다. 또한, Cs 보정 고분해능 TEM상의 취득은 예를 들면, 일본 전자 주식회사 제(manufactured by JEOL Ltd.) 원자 분해능 분석 전자 현미경 JEM-ARM200F 등에 의해 행할 수 있다.
도 8의 (A)의 영역(1)을 확대한 Cs 보정 고분해능 TEM상을 도 8의 (B)에 도시한다. 도 8의 (B)로부터, 펠릿에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이며, CAAC-OS의 피형성면 또는 상면과 평행으로 배열한다.
도 8의 (B)에서, CAAC-OS는 특징적인 원자 배열을 가진다. 도 8의 (C)는 특징적인 원자 배열을 보조선으로 나타낸 것이다. 도 8의 (B) 및 도 8의 (C)로부터, 펠릿 하나의 크기는 1㎚ 이상 3㎚이하 정도이며, 펠릿과 펠릿의 기울기에 의해 생기는 간극의 크기는 0.8㎚ 정도인 것을 알 수 있다. 따라서, 펠릿을 나노 결정(nc : nanocrystal)이라고 부를 수도 있다.
여기서, Cs 보정 고분해능 TEM상으로부터, 기판(5120) 위의 CAAC-OS의 펠릿(5100)의 배치를 모식적으로 나타내면, 벽돌 또는 블록이 겹겹이 쌓인 것 같은 구조가 된다(도 8의 (D) 참조). 도 8의 (C)에서 관찰된 펠릿과 펠릿의 사이에 기울기가 생긴 부분은 도 8의 (D)에 도시하는 영역(5161)에 상당한다.
또한, 예를 들면, 도 23의 (A)에 도시한 바와 같이, 시료면과 거의 수직인 방향에서, CAAC-OS의 평면의 Cs 보정 고분해능 TEM상을 관찰한다. 도 23의 (A)의 영역(1), 영역(2) 및 영역(3)을 확대한 Cs 보정 고분해능 TEM상을, 각각 도 23의 (B), 도 23의 (C) 및 도 23의 (D)에 나타낸다. 도 23의 (B), 도 23의 (C) 및 도 23의 (D)로부터, 펠릿은 금속 원자가 삼각형 모양, 사각형 모양 또는 육각형 모양으로 배열되어 있는 것을 확인할 수 있다. 그러나, 다른 펠릿 간에서, 금속 원자의 배열에 규칙성은 관찰되지 않는다.
예를 들면, InGaZnO4의 결정을 가지는 CAAC-OS에 대하여, X선 회절(XRD : X Ray Diffraction) 장치를 이용하여 out-of-plane법에 따르는 구조 해석을 행하면, 도 24의 (A)에 도시한 바와 같이, 회절각(2θ)이 31° 근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되는 것으로부터, CAAC-OS의 결정이 c축 배향성을 가지고, c축이 피형성면 또는 상면에 거의 수직인 방향을 향하고 있는 것을 확인할 수 있다.
또한, InGaZnO4의 결정을 가지는 CAAC-OS의 out-of-plane법에 의한 구조 해석에서는, 2θ가 31° 근방의 피크 외에, 2θ가 36° 근방에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방의 피크는 CAAC-OS 중의 일부에, c축 배향성을 가지지 않는 결정이 포함되는 것을 나타낸다. CAAC-OS는 2θ가 31° 근방에 피크를 나타내고, 2θ가 36° 근방에 피크를 나타내지 않는 것이 바람직하다.
한편, CAAC-OS에 대하여, c축에 거의 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 구조 해석을 행하면, 2θ가 56° 근방에 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. CAAC-OS의 경우는 2θ를 56° 근방에 고정하여, 시료면의 법선 벡터를 축(φ축)으로서 시료를 회전시키면서 분석(φ스캔)을 행하여도, 도 24의 (B)에 도시한 것처럼 명료한 피크는 나타나지 않는다. 이것에 대하여, InGaZnO4의 단결정 산화물 반도체라면, 2θ를 56° 근방에 고정하여 φ스캔한 경우, 도 24의 (C)에 도시한 바와 같이 (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 따라서, XRD를 이용한 구조 해석으로부터, CAAC-OS는 a축 및 b축의 배향이 불규칙하다는 것을 확인할 수 있다.
다음에, CAAC-OS인 In-Ga-Zn 산화물에 대하여, 시료면에 평행한 방향으로부터 프로브 직경이 300㎚인 전자선을 입사시켰을 때의 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함)을 도 25의 (A)에 도시한다. 도 25의 (A)로부터, 예를 들면, InGaZnO4의 결정의 (009)면에 기인한 스폿이 확인된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향성을 가지고, c축이 피형성면 또는 상면에 거의 수직인 방향을 향하고 있는 것을 알 수 있다. 한편, 같은 시료에 대하여, 시료면에 수직인 방향으로부터 프로브 직경이 300㎚인 전자선을 입사시켰을 때의 회절 패턴을 도 25의 (B)에 도시한다. 도 25의 (B)로부터, 링 모양의 회절 패턴이 확인된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축은 배향성을 가지지 않는 것을 알 수 있다. 또한, 도 25의 (B)에서의 제 1 링은 InGaZnO4의 결정의 (010)면 및 (100)면 등에 기인한다고 생각된다. 또한, 도 25의 (B)에서의 제 2 링은 (110)면 등에 기인한다고 생각된다.
이와 같이, 각각의 펠릿(나노 결정)의 c축이 피형성면 또는 상면에 거의 수직인 방향을 향하고 있는 것으로부터, CAAC-OS를 CANC(C-Axis Aligned nanocrystals)를 가지는 산화물 반도체라고 부를 수 있다.
CAAC-OS는 불순물 농도가 낮은 산화물 반도체이다. 불순물은 수소, 탄소, 실리콘, 천이 금속 원소 등의 산화물 반도체의 주성분 이외의 원소이다. 특히, 실리콘 등의, 산화물 반도체를 구성하는 금속 원소보다 산소와의 결합력의 강한 원소는 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 어지럽혀, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체 내부에 포함되면, 산화물 반도체의 원자 배열을 어지럽혀, 결정성을 저하시키는 요인이 된다. 또한 산화물 반도체에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또한, CAAC-OS는 결함 준위 밀도가 낮은 산화물 반도체이다. 예를 들면, 산화물 반도체중의 산소 결손은 캐리어 트랩이 되거나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
또한, CAAC-OS를 이용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다.
다음에, 미결정 산화물 반도체층에 대하여 설명한다.
미결정 산화물 반도체는 고분해능 TEM상에서, 결정부를 확인할 수 있는 영역과 명확한 결정부를 확인할 수 없는 영역을 가진다. 미결정 산화물 반도체에 포함되는 결정부는 1㎚ 이상 100㎚ 이하, 또는 1㎚ 이상 10㎚ 이하의 크기인 것이 많다. 특히, 1㎚ 이상 10㎚ 이하, 또는 1㎚ 이상 3㎚이하의 미결정인 나노 결정을 가지는 산화물 반도체를, nc-OS(nano crystalline Oxide Semiconductor)라고 부른다. 또한, nc-OS는 예를 들면, 고분해능 TEM상에서는, 결정립계를 명확하게 확인할 수 없는 경우가 있다. 또한 나노 결정은 CAAC-OS에서의 펠릿과 같은 기원을 가질 가능성이 있다. 그 때문에, 이하에서는 nc-OS의 결정부를 펠릿이라고 부르는 경우가 있다.
nc-OS는 미소한 영역(예를 들면, 1㎚ 이상 10㎚ 이하의 영역, 특히 1㎚ 이상 3㎚ 이하의 영역)에서 원자 배열에 주기성을 가진다. 또한, nc-OS는 다른 펠릿 간에 결정 방위에 규칙성을 볼 수 없다. 그 때문에, 막 전체에서 배향성을 볼 수 없다. 따라서, nc-OS는 분석 방법에 따라서는, 비정질 산화물 반도체와 구별이 되지 않는 경우가 있다. 예를 들면, nc-OS에 대하여, 펠릿보다 큰 직경의 X선을 이용하는 XRD 장치를 이용하여 구조 해석을 행하면, out-of-plane법에 따르는 해석에서는, 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS에 대하여, 펠릿보다 큰 프로브 직경(예를 들면 50㎚ 이상)의 전자선을 이용하는 전자 회절(제한 시야 전자 회절이라고도 함)을 행하면 헤일로 패턴(halo pattern)과 같은 회절 패턴이 관측된다. 한편, nc-OS에 대하여, 펠릿의 크기와 가깝거나 펠릿보다 작은 프로브 직경의 전자선을 이용하는 나노 빔 전자 회절을 행하면 스폿이 관측된다. 또한, nc-OS에 대하여 나노 빔 전자 회절을 행하면 원을 그리듯이(링 모양으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, nc-OS에 대하여 나노 빔 전자 회절을 행하면 링 모양의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
이와 같이, 각각의 펠릿(나노 결정)의 결정 방위가 규칙성을 가지지 않는 것으로부터, nc-OS를 NANC(Non-Aligned nanocrystals)를 가지는 산화물 반도체라고 부를 수 있다.
nc-OS는 비정질 산화물 반도체보다 규칙성이 높은 산화물 반도체이다. 그 때문에, nc-OS는 비정질 산화물 반도체보다 결함 준위 밀도가 낮아진다. 단, nc-OS는 다른 펠릿 간에 결정 방위에 규칙성이 관찰되지 않는다. 그 때문에, nc-OS는 CAAC-OS와 비교하여 결함 준위 밀도가 높아진다.
다음에, 비정질 산화물 반도체에 대하여 설명한다.
비정질 산화물 반도체는 막 내에서의 원자 배열이 불규칙하고, 결정부를 가지지 않는 산화물 반도체이다. 석영과 같은 무정형 상태를 가지는 산화물 반도체가 일례이다.
비정질 산화물 반도체는 고분해능 TEM상에서 결정부를 확인할 수 없다.
비정질 산화물 반도체에 대하여, XRD 장치를 이용한 구조 해석을 행하면 out-of-plane법에 의한 해석에서는, 결정면을 나타내는 피크가 검출되지 않는다. 또한, 비정질 산화물 반도체에 대하여, 전자 회절을 행하면 헤일로 패턴이 관측된다. 또한, 비정질 산화물 반도체에 대하여, 나노 빔 전자 회절을 행하면 스폿이 관측되지 않고, 헤일로 패턴이 관측된다.
비정질 구조에 대해서는, 다양한 견해가 있다. 예를 들면, 원자 배열에 완전히 질서성을 가지지 않는 구조를 완전한 비정질 구조(completely amorphous structure)라고 부르는 경우가 있다. 또한, 최근접 원자간 거리 또는 제 2 근접 원자간 거리까지 질서성을 가지고, 또한 장거리 질서성을 가지지 않는 구조를 비정질 구조라고 부르는 경우도 있다. 따라서, 가장 엄격한 정의에 의하면, 조금이라도 원자 배열에 질서성을 가지는 산화물 반도체는 비정질 산화물 반도체라고 부를 수 없다. 또한, 적어도, 장거리 질서성을 가지는 산화물 반도체는 비정질 산화물 반도체라고 부를 수 없다. 따라서, 결정부를 가지기 때문에, 예를 들면, CAAC-OS 및 nc-OS를, 비정질 산화물 반도체 또는 완전한 비정질 산화물 반도체라고 부를 수 없다.
또한, 산화물 반도체는 nc-OS와 비정질 산화물 반도체와의 사이의 물성을 나타내는 구조를 가지는 경우가 있다. 그러한 구조를 가지는 산화물 반도체를, 특히 비정질 라이크 산화물 반도체(a-like OS : amorphous-like Oxide Semiconductor)라고 부른다.
a-like OS는 고분해능 TEM상에서 공동(보이드(void)라고도 함)이 관찰되는 경우가 있다. 또한, 고분해능 TEM상에서, 명확하게 결정부를 확인할 수 있는 영역과 결정부를 확인할 수 없는 영역을 가진다.
이하에서는, 산화물 반도체의 구조에 의한 전자 조사의 영향의 차이에 대하여 설명한다.
a-like OS, nc-OS 및 CAAC-OS를 준비한다. 어느 시료도 In-Ga-Zn 산화물이다.
우선, 각 시료의 고분해능 단면 TEM상을 취득한다. 고분해능 단면 TEM상에 의해, 각 시료는 모두 결정부를 가지는 것을 알 수 있다.
또한, 각 시료의 결정부의 크기를 계측한다. 도 26은 각 시료의 결정부(22개소에서 45개소)의 평균의 크기의 변화를 조사한 예이다. 도 26으로부터, a-like OS는 전자의 누적 조사량에 따라 결정부가 커져 가는 것을 알 수 있다. 구체적으로는, 도 26 중에 (1)에 나타낸 것처럼, TEM에 의한 관찰 초기에서는 1.2㎚ 정도의 크기였던 결정부가 누적 조사량이 4.2×108e-/㎚2에서는 2.6㎚ 정도의 크기까지 성장하고 있는 것을 알 수 있다. 한편, nc-OS 및 CAAC-OS는 전자 조사 개시 시부터 전자의 누적 조사량이 4.2×108e-/㎚2가 될 때까지의 범위에서, 전자의 누적 조사량에 의하지 않고 결정부의 크기에 변화를 볼 수 없다는 것을 알 수 있다. 구체적으로는, 도 26 중의 (2)에서 나타낸 것처럼, TEM에 의한 관찰의 경과에 상관없이, 결정부의 크기는 1.4㎚ 정도인 것을 알 수 있다. 또한, 도 26 중의 (3)에서 나타낸 것처럼, TEM에 의한 관찰의 경과에 상관없이, 결정부의 크기는 2.1㎚ 정도인 것을 알 수 있다.
이와 같이, a-like OS는 TEM에 의한 관찰 정도가 미량의 전자 조사에 의해, 결정화가 일어나, 결정부의 성장을 볼 수 있는 경우가 있다. 한편, 양질의 nc-OS, 및 CAAC-OS에서는, TEM에 의한 관찰 정도가 미량인 전자 조사에 의한 결정화는 거의 관찰되지 않는 것을 알 수 있다.
또한, a-like OS 및 nc-OS의 결정부의 크기의 계측은 고분해능 TEM상을 이용하여 행할 수 있다. 예를 들면, InGaZnO4의 결정은 층상 구조를 가지고, In-O층의 사이에, Ga-Zn-O층을 2층 가진다. InGaZnO4의 결정의 단위 격자는 In-O층을 3층 가지고, 또 Ga-Zn-O층을 6층 가지는, 합계 9층이 c축 방향으로 층상으로 중첩된 구조를 가진다. 따라서, 상기 근접하는 층들의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 동일한 정도이며, 결정 구조 해석으로부터 그 값은 0.29㎚로 구해졌다. 그 때문에, 고분해능 TEM상에서의 격자 무늬에 주목하여, 격자 무늬의 간격이 0.28㎚ 이상 0.30㎚ 이하인 개소에서는, 각각의 격자 무늬가 InGaZnO4의 결정의 a-b면에 대응한다.
또한, 산화물 반도체는 구조마다 밀도가 다른 경우가 있다. 예를 들면, 어느 산화물 반도체의 조성을 알면, 이 조성과 같은 조성에서의 단결정의 밀도와 비교함으로써, 그 산화물 반도체의 구조를 추정할 수 있다. 예를 들면, 단결정의 밀도에 대하여, a-like OS의 밀도는 78.6% 이상 92.3% 미만이 된다. 또한, 예를 들면, 단결정의 밀도에 대하여, nc-OS의 밀도 및 CAAC-OS의 밀도는 92.3% 이상 100% 미만이 된다. 또한, 단결정의 밀도에 대하여 밀도가 78% 미만이 되는 산화물 반도체는 성막하는 것 자체가 곤란하다.
상기에 대하여, 구체적인 예를 이용하여 설명한다. 예를 들면, In:Ga:Zn = 1:1:1[원자수비]를 만족하는 산화물 반도체에서, 능면체정 구조를 가지는 단결정 InGaZnO4의 밀도는 6.357g/cm3가 된다. 따라서, 예를 들면, In:Ga:Zn = 1:1:1[원자수비]를 만족하는 산화물 반도체에서, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이 된다. 또한, 예를 들면, In:Ga:Zn = 1:1:1[원자수비]를 만족하는 산화물 반도체에서, nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이 된다.
또한, 같은 조성의 단결정이 존재하지 않는 경우가 있다. 그 경우, 임의의 비율로 조성이 다른 단결정을 조합함으로써, 원하는 조성의 단결정에 상당하는 밀도를 산출할 수 있다. 원하는 조성의 단결정의 밀도는 조성이 다른 단결정을 조합하는 비율에 대해서, 가중 평균을 이용하여 산출하면 좋다. 단, 밀도는 가능한 한 적은 종류의 단결정을 조합하여 산출하는 것이 바람직하다.
또한, 산화물 반도체는 예를 들면, 비정질 산화물 반도체, a-like OS, 미결정 산화물 반도체, CAAC-OS 중, 2종 이상을 가지는 적층막이어도 좋다.
불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적음) 산화물 반도체는 캐리어 밀도를 낮게 할 수 있다. 따라서, 그러한 산화물 반도체를, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 부른다. CAAC-OS 및 nc-OS는 alike OS 및 비정질 산화물 반도체보다 불순물 농도가 낮고, 결함 준위 밀도가 낮다. 즉, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체가 되기 쉽다. 따라서, CAAC-OS 또는 nc-OS를 이용한 트랜지스터는 문턱 전압이 마이너스가 되는 전기 특성(노멀리-온이라고도 함)이 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 트랩이 적다. 따라서, CAAC-OS 또는 nc-OS를 이용한 트랜지스터는 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체의 캐리어 트랩에 포획된 전하는 방출하기까지 필요로 하는 시간이 길고, 마치 고정 전하와 같이 행동하는 경우가 있다. 그 때문에, 불순물 농도가 높고, 결함 준위 밀도가 높은 산화물 반도체를 이용한 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
<성막 모델＞
이하에서는, CAAC-OS 및 nc-OS의 성막 모델의 일례에 대하여 설명한다.
도 27의 (A)는 스퍼터링법에 의해 CAAC-OS가 성막되는 양태를 나타낸 성막실내의 모식도이다.
타겟(5130)은 백킹 플레이트(backing plate)에 접착되어 있다. 백킹 플레이트를 사이에 끼우고 타겟(5130)과 서로 마주 보는 위치에는, 복수의 마그넷이 배치된다. 이 복수의 마그넷에 의해 자장이 발생된다. 마그넷의 배치나 구성 등에 대해서는, 위에서 서술한 성막실의 기재를 참조한다. 마그넷의 자장을 이용하여 성막 속도를 높이는 스퍼터링법은 마그네트론 스퍼터링법이라고 불린다.
타겟(5130)은 다결정 구조를 가지고, 적어도 하나의 결정립에는 벽개면이 포함된다.
일례로서 In-Ga-Zn 산화물을 가지는 타겟(5130)의 벽개면에 대하여 설명한다. 도 28의 (A)에 타겟(5130)에 포함되는 InGaZnO4의 결정의 구조를 나타낸다. 또한, 도 28의 (A)는 c축을 위를 향하게 하고, b축에 평행한 방향으로부터 InGaZnO4의 결정을 관찰한 경우의 구조이다.
도 28의 (A)로부터, 근접한 2개의 Ga-Zn-O층에서, 각각의 층에서의 산소 원자들이 근거리에 배치되어 있는 것을 알 수 있다. 그리고, 산소 원자가 부의 전하를 가짐으로서, 근접하는 2개의 Ga-Zn-O층은 서로 반발한다. 그 결과, InGaZnO4의 결정은 근접하는 2개의 Ga-Zn-O층의 사이에 벽개면을 가진다.
기판(5120)은 타겟(5130)과 서로 마주 보도록 배치해 있어, 그 거리 d(타겟-기판 간 거리(T-S 간 거리)라고도 함)는 0.01m 이상 1m 이하, 바람직하게는 0.02m 이상 0.5m 이하로 한다. 성막실 내는 대부분이 성막 가스(예를 들면, 산소, 아르곤, 또는 산소를 5체적% 이상의 비율로 포함한 혼합 가스)로 채워지고, 0.01Pa 이상 100Pa 이하, 바람직하게는 0.1Pa 이상 10Pa 이하로 제어된다. 여기서, 타겟(5130)에 일정 이상의 전압을 인가함으로써, 방전이 시작되고, 플라즈마가 확인된다. 또한, 타겟(5130)의 근방에는 자장에 의해, 고밀도 플라즈마 영역이 형성된다. 고밀도 플라즈마 영역에서는, 성막 가스가 이온화함으로써, 이온(5101)이 발생한다. 이온(5101)은 예를 들면, 산소의 양이온(O+)이나 아르곤의 양이온(Ar+) 등이다.
이온(5101)은 전계에 의해 타겟(5130)측으로 가속되고, 이윽고 타겟(5130)과 충돌한다. 이 때, 벽개면으로부터 평판 모양 또는 펠릿 모양의 스퍼터링 입자인 펠릿(5100a) 및 펠릿(5100b)이 박리하여, 스퍼터된다. 또한, 펠릿(5100a) 및 펠릿(5100b)은 이온(5101)의 충돌의 충격에 의해, 구조에 변형이 생기는 경우가 있다.
펠릿(5100a)은 삼각형, 예를 들면 정삼각형의 평면을 가지는 평판 모양 또는 펠릿 모양의 스퍼터링 입자이다. 또한, 펠릿(5100b)은 육각형, 예를 들면 정육각형의 평면을 가지는 평판 모양 또는 펠릿 모양의 스퍼터링 입자이다. 또한, 펠릿(5100a) 및 펠릿(5100b) 등의 평판 모양 또는 펠릿 모양의 스퍼터링 입자를 총칭하여 펠릿(5100)이라고 부른다. 펠릿(5100)의 평면의 형상은 삼각형, 육각형으로 한정되지 않고, 예를 들면, 삼각형이 복수개 합쳐진 형상이 되는 경우가 있다. 예를 들면, 삼각형(예를 들면, 정삼각형)이 2개 합쳐진 사각형(예를 들면, 마름모꼴)이 되는 경우도 있다.
펠릿(5100)은 성막 가스의 종류 등에 따라 두께가 결정된다. 이유는 뒤에서 서술하겠지만, 펠릿(5100)의 두께는 균일하게 하는 것이 바람직하다. 또한, 스퍼터링 입자는 두께가 없는 펠릿 모양인 것이, 두께가 있는 주사위 모양인 것보다 바람직하다. 예를 들면, 펠릿(5100)은 두께를 0.4㎚ 이상 1㎚ 이하, 바람직하게는 0.6㎚ 이상 0.8㎚ 이하로 한다. 또한, 예를 들면, 펠릿(5100)은 폭을 1㎚ 이상 3㎚ 이하, 바람직하게는 1.2㎚ 이상 2.5㎚ 이하로 한다. 펠릿(5100)은 위에서 서술한 도 26 중의 (1)에서 설명한 초기핵에 상당한다. 예를 들면, In-Ga-Zn화물을 가지는 타겟(5130)에 이온(5101)을 충돌시키는 경우, 도 28의 (B)에 도시한 바와 같이, Ga-Zn-O층, In-O층 및 Ga-Zn-O층의 3층을 가지는 펠릿(5100)이 튀어나온다. 또한, 도 28의 (C)는 펠릿(5100)을 c축에 평행한 방향으로부터 관찰한 경우의 구조이다. 따라서, 펠릿(5100)은 2개의 Ga-Zn-O층(빵 조각)과 In-O층(속 재료)을 가지는 나노 사이즈의 샌드위치 구조라고 부를 수 있다.
펠릿(5100)은 플라즈마를 통과할 때에 전하를 받음으로써, 측면이 부(負) 또는 정(正)으로 대전하는 경우가 있다. 펠릿(5100)은 측면에 산소 원자를 가지고, 상기 산소 원자가 부로 대전할 가능성이 있다. 이와 같이, 측면이 같은 극성의 전하를 띰으로써, 전하끼리의 반발이 일어나, 평판 모양의 형상을 유지할 수 있게 된다. 또한, CAAC-OS가 In-Ga-Zn 산화물인 경우, 인듐 원자와 결합한 산소 원자가 부로 대전할 가능성이 있다. 또는, 인듐 원자, 갈륨 원자 또는 아연 원자와 결합한 산소 원자가 부로 대전할 가능성이 있다. 또한, 펠릿(5100)은 플라즈마를 통과할 때에 인듐 원자, 갈륨 원자, 아연 원자 및 산소 원자 등과 결합함으로써 성장하는 경우가 있다. 이것은, 위에서 서술한 도 26 중의 (2)와 (1)의 크기의 차이에 상당한다. 여기서, 기판(5120)이 실온 정도인 경우, 펠릿(5100)이 더 이상 성장하지 않기 때문에 nc-OS가 된다(도 27의 (B) 참조). 성막할 수 있는 온도가 실온 정도이기 때문에, 기판(5120)이 대면적인 경우에도 nc-OS의 성막을 할 수 있다. 또한, 펠릿(5100)을 플라즈마 내에서 성장시키기 위해서는, 스퍼터링법에서의 성막 전력을 높게 하는 것이 효과적이다. 성막 전력을 높게 함으로써, 펠릿(5100)의 구조를 안정적으로 할 수 있다.
도 27의 (A) 및 도 27의 (B)에 도시한 바와 같이, 예를 들면, 펠릿(5100)은 플라즈마 내를 연과 같이 비상하여, 기판(5120) 위까지 날아 올라간다. 펠릿(5100)은 전하를 띠고 있기 때문에, 다른 펠릿(5100)이 이미 퇴적된 영역이 가까워지면, 척력이 생긴다. 여기서, 기판(5120)의 상면에서는, 기판(5120)의 상면에 평행한 방향의 자장(수평 자장이라고도 함)이 발생되어 있다. 또한, 기판(5120) 및 타겟(5130) 간에는, 전위차가 부여되어 있기 때문에, 기판(5120)으로부터 타겟(5130)을 향해 전류가 흐른다. 따라서, 펠릿(5100)은 기판(5120)의 상면에서, 자장 및 전류의 작용에 의해, 힘(로런츠력(Lorentz force))을 받는다. 이것은 플레밍의 왼손의 법칙에 의해 이해할 수 있다.
펠릿(5100)은 원자 1개와 비교하면 질량이 크다. 그 때문에, 기판(5120)의 상면을 이동하기 위해서는 어떠한 힘을 외부로부터 인가하는 것이 중요해진다. 그 힘 중 하나가 자장 및 전류의 작용으로 발생하는 힘일 가능성이 있다. 또한, 펠릿(5100)에 부여하는 힘을 크게 하기 위해서는, 기판(5120)의 상면에서, 기판(5120)의 상면에 평행한 방향의 자장이 10G 이상, 바람직하게는 20G 이상, 더욱 바람직하게는 30G 이상, 보다 바람직하게는 50G 이상이 되는 영역을 형성하면 좋다. 또는, 기판(5120)의 상면에서, 기판(5120)의 상면에 평행한 방향의 자장이 기판(5120)의 상면에 수직인 방향의 자장의 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상, 보다 바람직하게는 5배 이상이 되는 영역을 형성하면 좋다.
이 때, 마그넷 유닛 또는/및 기판(5120)이 상대적으로 이동하는 것, 또는 회전하는 것에 의해, 기판(5120)의 상면에서의 수평 자장의 방향은 계속 변화한다. 따라서, 기판(5120)의 상면에서, 펠릿(5100)은 다양한 방향으로의 힘을 받아 다양한 방향으로 이동할 수 있다.
또한, 도 27의 (A)에 도시한 바와 같이 기판(5120)이 가열되어 있는 경우, 펠릿(5100)과 기판(5120)과의 사이에 마찰 등에 의한 저항이 작은 상태로 되어 있다. 그 결과, 펠릿(5100)은 기판(5120)의 상면을 활공하듯이 이동한다. 펠릿(5100)의 이동은 평판면을 기판(5120)을 향한 상태로 발생한다. 그 후, 이미 퇴적해 있는 것 외의 펠릿(5100)의 측면까지 도달하면, 측면끼리 결합한다. 이 때, 펠릿(5100)의 측면에 있는 산소 원자가 이탈한다. 이탈한 산소 원자에 의해, CAAC-OS 중의 산소 결손이 메워지는 경우가 있기 때문에, 결함 준위 밀도가 낮은 CAAC-OS가 된다. 또한, 기판(5120)의 상면의 온도는 예를 들면, 100℃ 이상 500℃ 미만, 150℃ 이상 450℃ 미만, 또는 170℃ 이상 400℃ 미만으로 하면 좋다. 즉, 기판(5120)이 대면적인 경우에도 CAAC-OS를 성막할 수 있다.
또한, 펠릿(5100)이 기판(5120) 위에서 가열됨으로써, 원자가 재배열하고, 이온(5101)의 충돌로 발생한 구조의 변형이 완화된다. 변형이 완화된 펠릿(5100)은 거의 단결정이 된다. 펠릿(5100)이 거의 단결정이 됨으로써, 펠릿(5100)들이 결합한 후에 가열되었다고 해도, 펠릿(5100) 자체의 신축(伸縮)은 거의 일어날 수 없다. 따라서, 펠릿(5100) 간의 간극이 넓어짐으로써 결정립계 등의 결함을 형성하여, 크레바스(crevass)화 하지 않는다.
또한, CAAC-OS는 단결정 산화물 반도체가 하나의 판(板)과 같이 되어 있는 것이 아니라, 펠릿(5100)(나노 결정)의 집합체가 벽돌 또는 블록이 겹겹이 쌓인 것 같은 배열을 하고 있다. 또한, 그 사이에는 결정립계를 가지지 않는다. 그 때문에, 성막 시의 가열, 성막 후의 가열, 또는 휨 등으로 인하여, CAAC-OS에 축소 등의 변형이 발생한 경우에도, 국부 응력을 완화하거나, 또는 변형을 풀 수 있다. 따라서, 가요성을 가지는 반도체 장치에 적합한 구조이다. 또한, nc-OS는 펠릿(5100)(나노 결정)이 무질서하게 겹겹이 쌓인 것 같은 배열이 된다.
타겟을 이온으로 스퍼터링했을 때에, 펠릿뿐만 아니라, 산화 아연 등이 튀어나오는 경우가 있다. 산화 아연은 펠릿보다 경량이기 때문에, 먼저 기판(5120)의 상면에 도달한다. 그리고, 0.1㎚ 이상 10㎚ 이하, 0.2㎚ 이상 5㎚, 또는 0.5㎚ 이상 2㎚ 이하의 산화 아연층(5102)을 형성한다. 도 29에 단면 모식도를 나타낸다.
도 29의 (A)에 도시한 바와 같이, 산화 아연층(5102) 위에는 펠릿(5105a)과 펠릿(5105b)이 퇴적된다. 여기서, 펠릿(5105a)과 펠릿(5105b)은 서로 측면이 접촉하도록 배치되어 있다. 또한, 펠릿(5105c)은 펠릿(5105b) 위에 퇴적된 후, 펠릿(5105b) 위를 미끄러지듯이 이동한다. 또한, 펠릿(5105a)의 다른 측면에서, 산화 아연과 함께 타겟으로부터 튀어나온 복수의 입자(5103)가 기판(5120)의 가열에 의해 결정화되여, 영역(5105a1)을 형성한다. 또한, 복수의 입자(5103)는 산소, 아연, 인듐 및 갈륨 등을 포함할 가능성이 있다.
그리고, 도 29의 (B)에 도시한 바와 같이, 영역(5105a1)은 펠릿(5105a)과 동화하여, 펠릿(5105a2)이 된다. 또한, 펠릿(5105c)은 그 측면이 펠릿(5105b)의 다른 측면과 접촉하도록 배치된다.
다음에, 도 29의 (C)에 도시한 바와 같이, 펠릿(5105d)이 펠릿(5105a2) 위 및 펠릿(5105b) 위에 더 퇴적한 후, 펠릿(5105a2) 위 및 펠릿(5105b) 위를 미끄러지듯이 이동한다. 또한, 펠릿(5105c)의 다른 측면을 향하여, 펠릿(5105e)이 산화 아연층(5102) 위를 미끄러지듯이 이동한다.
그리고, 도 29의 (D)에 도시한 바와 같이, 펠릿(5105d)은 그 측면이 펠릿(5105a2)의 측면과 접촉하도록 배치한다. 또한, 펠릿(5105e)은 그 측면이 펠릿(5105c)의 다른 측면과 접촉하도록 배치한다. 또한, 펠릿(5105d)의 다른 측면에서, 산화 아연과 함께 타겟으로부터 튀어나온 복수의 입자(5103)가 기판(5120)의 가열에 의해 결정화하여, 영역(5105d1)을 형성한다.
이상과 같이, 퇴적된 펠릿들이 접촉하도록 배치하여, 펠릿의 측면에서 결정 성장이 일어남으로써, 기판(5120) 위에 CAAC-OS가 형성된다. 따라서, CAAC-OS는 nc-OS보다 하나하나의 펠릿이 커진다. 이것은 위에서 서술한 도 26중의 (3)과 (2)의 크기의 차이에 상당한다.
또한, 펠릿(5100)의 간극이 매우 작아짐으로써, 마치 하나의 큰 펠릿이 형성되는 경우가 있다. 큰 펠릿은 단결정 구조를 가진다. 예를 들면, 큰 펠릿의 크기가 상면으로부터 봤을 때 10㎚ 이상 200㎚ 이하, 15㎚ 이상 100㎚ 이하, 또는 20㎚ 이상 50㎚ 이하가 되는 경우가 있다. 따라서, 트랜지스터의 채널 형성 영역이 큰 펠릿보다 작은 경우, 채널 형성 영역으로서 단결정 구조를 가지는 영역을 이용할 수 있다. 또한, 펠릿이 커짐으로써, 트랜지스터의 채널 형성 영역, 소스 영역 및 드레인 영역으로서 단결정 구조를 가지는 영역을 이용할 수 있는 경우가 있다.
이와 같이, 트랜지스터의 채널 형성 영역 등이 단결정 구조를 가지는 영역에 형성됨으로써, 트랜지스터의 주파수 특성을 높게 할 수 있는 경우가 있다.
이상과 같은 모델에 의해, 펠릿(5100)이 기판(5120) 위에 퇴적해 간다고 생각된다. 따라서, 에피택셜 성장과는 달리, 피형성면이 결정 구조를 가지지 않는 경우에도, CAAC-OS의 성막을 할 수 있는 것을 알 수 있다. 예를 들면, 기판(5120)의 상면(피형성면)의 구조가 비정질 구조(예를 들면, 비정질 산화 실리콘)인 경우에도, CAAC-OS를 성막할 수 있다.
또한, CAAC-OS는 피형성면인 기판(5120)의 상면에 요철이 있는 경우에도, 그 형상에 따라 펠릿(5100)이 배열되는 것을 알 수 있다. 예를 들면, 기판(5120)의 상면이 원자 레벨에서 평탄한 경우, 펠릿(5100)은 ab면과 평행한 평면인 평판면을 아래를 향해 병설하기 때문에, 두께가 균일하고 평탄하며, 또한 높은 결정성을 가지는 층이 형성된다. 그리고, 상기 층이 n단(n는 자연수) 겹겹이 쌓임으로써, CAAC-OS를 얻을 수 있다.
한편, 기판(5120)의 상면이 요철을 가지는 경우에도, CAAC-OS는 펠릿(5100)이 볼록면을 따라 병설한 층이 n단(n는 자연수) 겹겹이 쌓인 구조가 된다. 기판(5120)이 요철을 가지기 때문에, CAAC-OS는 펠릿(5100) 간에 간극이 생기기 쉬운 경우가 있다. 단, 펠릿(5100) 간에서 분자간력이 작용하여, 요철이 있어도 펠릿 간의 간극은 가능한 한 작아지도록 배열된다. 따라서, 요철이 있어도 높은 결정성을 가지는 CAAC-OS로 할 수 있다.
따라서, CAAC-OS는 레이저 결정화가 불필요하고, 대면적의 유리 기판 등에서도 균일한 성막을 할 수 있다.
이러한 모델에 의해 CAAC-OS가 성막되기 때문에, 스퍼터링 입자가 두께가 없는 펠릿 모양인 것이 바람직하다. 또한, 스퍼터링 입자가 두께가 있는 주사위 모양인 경우, 기판(5120) 위에 향하는 면이 일정하게 되지 않고, 두께나 결정의 배향을 균일하게 할 수 없는 경우가 있다.
이상에 설명한 성막 모델에 의해, 비정질 구조를 가지는 피형성면 위에서도, 높은 결정성을 가지는 CAAC-OS를 얻을 수 있다.
도 9의 (C)에, 전자총실(10)과, 전자총실(10)의 아래의 광학계(12)와, 광학계(12) 아래의 시료실(14)과, 시료실(14) 아래의 광학계(16)와, 광학계(16) 아래의 관찰실(20)과, 관찰실(20)에 설치된 카메라(18)와, 관찰실(20) 아래의 필름실(22)을 가지는 투과 전자 회절 측정 장치를 나타낸다. 카메라(18)는 관찰실(20) 내부를 향해 설치된다. 또한, 필름실(22)을 가지지 않아도 상관없다.
또한, 도 9의 (D)에, 도 9의 (C)에 도시한 투과 전자 회절 측정 장치 내부의 구조를 나타낸다. 투과 전자 회절 측정 장치 내부에서는, 전자총실(10)에 설치된 전자총으로부터 방출된 전자가, 광학계(12)를 통하여 시료실(14)에 배치된 물질(28)에 조사된다. 물질(28)을 통과한 전자는 광학계(16)를 통하여 관찰실(20) 내부에 설치된 형광판(32)에 입사된다. 형광판(32)에서는, 입사된 전자의 강도에 따른 패턴이 나타남으로써 투과 전자 회절 패턴을 측정할 수 있다.
카메라(18)는 형광판(32)을 향해 설치되어 있고, 형광판(32)에 나타난 패턴을 촬영할 수 있다. 카메라의 렌즈의 중앙, 및 형광판(32)의 상면을 통과하는 직선과 렌즈의 중앙을 통하여, 바닥면과 수직인 직선과 이루는 각도는 예를 들면, 15° 이상 80° 이하, 30° 이상 75° 이하, 또는 45° 이상 70° 이하로 한다. 이 각도가 작을수록, 카메라(18)로 촬영되는 투과 전자 회절 패턴은 변형이 커진다. 단, 미리 이 각도를 알고 있으면, 얻어진 투과 전자 회절 패턴의 변형을 보정할 수 있다. 또한, 카메라(18)를 필름실(22)에 설치해도 상관없는 경우가 있다. 예를 들면, 카메라(18)를 필름실(22)에, 전자(24)의 입사 방향과 대향하도록 설치해도 좋다. 이 경우, 형광판(32)의 이면으로부터 변형이 적은 투과 전자 회절 패턴을 촬영할 수 있다.
시료실(14)에는, 시료인 물질(28)을 고정하기 위한 홀더가 설치되어 있다. 홀더는 물질(28)을 통과하는 전자를 투과하는 구조를 하고 있다. 홀더는 예를 들면, 물질(28)을 X축, Y축, Z축 등으로 이동시키는 기능을 가지고 있어도 좋다. 홀더의 이동 기능은 예를 들면, 1㎚ 이상 10㎚ 이하, 5㎚ 이상 50㎚ 이하, 10㎚ 이상 100㎚ 이하, 50㎚ 이상 500㎚ 이하, 100㎚ 이상 1㎛ 이하 등의 범위에서 이동시키는 정밀도를 가지면 좋다. 이러한 범위는 물질(28)의 구조에 따라 최적의 범위를 설정하면 좋다.
다음에, 위에서 서술한 투과 전자 회절 측정 장치를 이용하여, 물질의 투과 전자 회절 패턴을 측정하는 방법에 대하여 설명한다.
예를 들면, 도 9의 (D)에 도시한 바와 같이 물질에서의 나노 빔인 전자(24)의 조사 위치를 변화시킴으로써(스캔함으로써), 물질의 구조가 변화해 가는 양태를 확인할 수 있다. 이 때, 물질(28)이 CAAC-OS막이라면, 도 9의 (A)에 도시한 것 같은 회절 패턴이 관측된다. 또는, 물질(28)이 nc-OS막이라면, 도 9의 (B)에 도시한 것 같은 회절 패턴이 관측된다.
그런데, 물질(28)이 CAAC-OS막이었다고 해도, 부분적으로 nc-OS막 등과 같은 회절 패턴이 관측되는 경우가 있다. 따라서, CAAC-OS막의 양부(良否)는 일정한 범위에서의 CAAC-OS막의 회절 패턴이 관측되는 영역의 비율(CAAC화율이라고도 함)로 나타낼 수 있는 경우가 있다. 예를 들면, 양질인 CAAC-OS막이면, CAAC화율은 60% 이상, 바람직하게는 80% 이상, 더욱 바람직하게는 90% 이상, 보다 바람직하게는 95% 이상이 된다. 또한, CAAC-OS막과 다른 회절 패턴이 관측되는 영역을 비CAAC화율로 표기한다.
일례로서 성막 직후(as-sputtered로 표기), 또는 산소를 포함하는 분위기에서의 450℃ 가열 처리 후의 CAAC-OS막을 가지는 각 시료의 상면에 대하여, 스캔하면서 투과 전자 회절 패턴을 취득했다. 여기에서는, 5㎚/초의 속도로 60초간 스캔하면서 회절 패턴을 관측하고, 관측된 회절 패턴을 0.5초마다 정지 화면으로 변환함으로써, CAAC화율을 도출했다. 또한, 전자선으로서는, 프로브 직경이 1㎚인 나노 전자빔을 이용했다. 또한, 같은 측정은 6 시료에 대하여 행하였다. 그리고 CAAC화율의 산출에는, 6 시료에서의 평균값을 이용했다.
각 시료에서의 CAAC화율을 도 10의 (A)에 도시한다. 성막 직후의 CAAC-OS막의 CAAC화율은 75.7%(비CAAC화율은 24.3%)였다. 또한, 450℃ 가열 처리 후의 CAAC-OS막의 CAAC화율은 85.3%(비CAAC화율은 14.7%)였다. 성막 직후와 비교하여, 450℃ 가열 처리 후의 CAAC화율이 높은 것을 알 수 있다. 즉, 높은 온도(예를 들면 400℃ 이상)에서의 가열 처리에 의해, 비CAAC화율이 낮아지는(CAAC화율이 높아짐) 것을 알 수 있다. 또한, 500℃ 미만의 가열 처리에서도 높은 CAAC화율을 가지는 CAAC-OS막을 얻을 수 있는 것을 알 수 있다.
여기서, CAAC-OS막과 다른 회절 패턴의 대부분은 nc-OS막과 같은 회절 패턴이었다. 또한, 측정 영역에서 비정질 산화물 반도체막은 확인할 수 없었다. 따라서, 가열 처리에 의해, nc-OS막과 같은 구조를 가지는 영역이 인접하는 영역의 구조의 영향을 받아 재배열하여, CAAC화하고 있는 것이 시사된다.
도 10의 (B) 및 도 10의 (C)는 성막 직후 및 450℃ 가열 처리 후의 CAAC-OS막의 평면 TEM상이다. 도 10의 (B)와 도 10의 (C)를 비교함으로써, 450℃ 가열 처리 후의 CAAC-OS막은 막질이 보다 균질한 것을 알 수 있다. 즉, 높은 온도에서의 가열 처리에 의해, CAAC-OS막의 막질이 향상하는 것을 알 수 있다.
이러한 측정 방법을 이용하면, 복수의 구조를 가지는 산화물 반도체층의 구조 해석을 할 수 있게 되는 경우가 있다.
이상의 어느 구성을 가지는 산화물 반도체층을 이용하여 본 발명의 일 양태에 따른 트랜지스터를 구성할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법은 다른 실시형태에 나타내는 구성, 방법과 적절히 조합하여 이용할 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 1과 다른 구성을 가지는 트랜지스터를 구비하는 반도체 장치에 대하여 도 7을 참조하여 설명한다. 본 실시형태로 설명하는 트랜지스터는 실시형태 1과 비교하여, 산화물 반도체층을 복수 구비한 다층막을 가지는 점이 다르다. 여기에서는, 실시형태 1의 도 2에서 나타낸 반도체 장치를 이용하여, 트랜지스터의 상세한 사항을 설명한다.
도 7의 (A) 및 도 7의 (B)에 본 실시형태의 반도체 장치가 가지는 트랜지스터(310)의 평면도 및 단면도를 나타낸다. 도 7의 (A)는 트랜지스터(310)의 평면도이며, 도 7의 (B)는 도 7(A)의 일점 쇄선 A9-A10 간 및 B9-B10 간의 단면도이다. 또한, 도 7의 (A)에서는 명료화를 위해, 기판(100), 트랜지스터(310)의 구성 요소의 일부(예를 들면, 게이트 절연층) 등을 생략하여 도시하였다. 또한, 도 7의 (C)에, 트랜지스터(310)에 포함되는 적층 구조의 밴드 다이어그램을 나타낸다.
도 7에 도시하는 반도체 장치에 포함되는 트랜지스터(310)는 게이트 절연층(104)과 금속 산화물층(108)과의 사이에 형성된 산화물 반도체층이 산화물 반도체층(306a)과 산화물 반도체층(306b)의 적층 구조를 가지는 점에서, 도 2에 나타낸 트랜지스터(210)와 다르다. 그 외의 구성은 도 2와 마찬가지이고, 앞의 설명을 참작할 수 있다.
트랜지스터(310)에서, 산화물 반도체층(306a) 및 산화물 반도체층(306b)으로서는, 적어도 In 혹은 Zn을 포함하는 금속 산화물로 형성되고, 대표적으로는, In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M는 Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)이다. 또한, 산화물 반도체층(306b)은 산화물 반도체층(306a)보다 전도대의 하단의 에너지가 진공 준위에 가깝고, 대표적으로는, 산화물 반도체층(306b)의 전도대의 하단의 에너지와 산화물 반도체층(306a)의 전도대의 하단의 에너지와의 차이가 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 0.15eV 이상, 또는 0.5eV 이상, 또한 2eV 이하, 또는 1eV 이하이다. 즉, 산화물 반도체층(306b)의 전자 친화력과 산화물 반도체층(306a)의 전자 친화력의 차이가 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 0.15eV 이상, 또는 0.5eV 이상, 또한 2eV 이하, 또는 1eV 이하이다.
이러한 구성을 가짐으로써, 트랜지스터(310)에 전압을 인가했을 때에 산화물 반도체층(306a)이 전류의 주된 경로가 되어, 채널 영역으로서 기능한다. 또한, 산화물 반도체층(306b)은 채널이 형성되는 산화물 반도체층(306a)을 구성하는 금속 원소의 일종 이상으로부터 구성되는 산화물 반도체층이기 때문에, 산화물 반도체층(306a)과 산화물 반도체층(306b)과의 계면에서, 계면 산란이 일어나기 어렵다. 따라서, 이 계면에서는 캐리어의 움직임이 저해되지 않기 때문에, 트랜지스터의 전계 효과 이동도가 높아진다.
산화물 반도체층(306b)이 In-M-Zn 산화물일 때, 원소 M으로서 Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf를 In보다 높은 원자수비로 가짐으로써, 산화물 반도체층(306b)의 에너지 갭을 크게, 전자 친화력을 작게 할 수 있다. 따라서, 산화물 반도체층(306a)과의 전자 친화력의 차이를 원소 M의 조성에 의해 제어할 수 있게 되는 경우가 있다. 또한, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf는 산소와의 결합력이 강한 금속 원소이기 때문에, 이러한 원소를 In보다 높은 원자수비로 가짐으로써, 산소 결손이 발생하기 어려워진다.
산화물 반도체층(306b)이 In-M-Zn 산화물일 때, Zn 및 O를 제외한 In과 M의 원자수 비율은 바람직하게는, In이 50atomic% 미만, M이 50atomic% 이상, 더욱 바람직하게는, In이 25atomic% 미만, M이 75atomic% 이상으로 한다.
또한, 산화물 반도체층(306a) 및 산화물 반도체층(306b)이 In-M-Zn 산화물(M는 Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)인 경우, 산화물 반도체층(306a)과 비교하여, 산화물 반도체층(306b)에 포함되는 M(Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)의 원자수비가 크고, 대표적으로는, 산화물 반도체층(306a)에 포함되는 상기 원자와 비교하여, 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상 높은 원자수비이다.
또한, 산화물 반도체층(306a) 및 산화물 반도체층(306b)이 In-M-Zn 산화물(M는 Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)인 경우, 산화물 반도체층(306a)을 In:M:Zn = x1:y1:z1[원자수비], 산화물 반도체층(306b)을 In:M:Zn = x2:y2:z2[원자수비]로 하면, y2/x2가 y1/x1보다 크고, 바람직하게는, y2/x2가 y1/x1보다 1.5배 이상이다. 보다 바람직하게는, y2/x2가 y1/x1보다 2배 이상 크고, 더욱 바람직하게는, y2/x2가 y1/x1보다 3배 이상 또는 4배 이상 크다. 이 때, 산화물 반도체층에서, y1이 x1이상이면, 상기 산화물 반도체층을 이용한 트랜지스터에 안정된 전기 특성을 부여할 수 있기 때문에 바람직하다. 단, y1이 x1의 3배 이상이 되면, 상기 산화물 반도체층을 이용한 트랜지스터의 전계 효과 이동도가 저하하게 되기 때문에, y1은 x1의 3배 미만이면 바람직하다. 산화물 반도체층의 조성은 유도 결합 플라즈마 질량 분석법(ICP-MS분석법)에 의해 측정할 수 있다. 예를 들면, In2O3:Ga2O3:ZnO = 1:1:1로 한 타겟(In:Ga:Zn = 1:1:0.5)을 이용하여, 스퍼터링법에서의 아르곤 가스 유량을 40sccm로 한 조건에서 얻어지는 금속 산화물막은 InGa0 .95Zn0 .41O3 .33이다. 또한, 측정 방법을 러더포드 후방 산란 분석법(Rutherford Backscattering Spectrometry:RBS 분석법)으로 바꾸어 정량화할 수 있다.
산화물 반도체층(306a)이 In-M-Zn 산화물(M은 Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)인 경우, 산화물 반도체층(306a)을 성막하기 위해 이용하는 타겟에서, 금속 원소의 원자수비를 In:M:Zn = x1:y1:z1로 하면, x1/y1은 1/3 이상 6 이하, 또한 1 이상 6 이하이며, z1/y1은 1/3 이상 6 이하, 또한 1 이상 6 이하인 것이 바람직하다. 또한, z1/y1을 1 이상 6 이하로 함으로써, 산화물 반도체층(306a)으로서 CAAC-OS막이 형성되기 쉬워진다. 타겟의 금속 원소의 원자수비의 대표예로서는, In:M:Zn = 1:1:1, In:M:Zn = 1:1:1.2, In:M:Zn = 3:1:2 등이 있다.
또한, 산화물 반도체층(306a)을 성막하기 위한 타겟으로서 In:M:Zn = 1:1:z10인 타겟을 이용하는 경우, z10을 1 이상 1.4 이하로 하는 것이 바람직하고, z10을 1이상 1.3 이하로 하는 것이 보다 바람직하다. 예를 들면, In:M:Zn = 1:1:1.5로 하면, 타겟이 백탁하여, DC 전원 또는 AC 전원을 이용한 스퍼터링 성막이 곤란해지는 경우가 있기 때문이다. 이러한 타겟으로는, RF 전원을 이용한 성막을 적용할 수 있지만, 반도체 장치의 생산성을 고려한 경우, DC 전원 또는 AC 전원을 이용한 스퍼터링 성막이 가능한 타겟을 이용하는 것이 바람직하다.
산화물 반도체층(306b)이 In-M-Zn 산화물(M은 Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)인 경우, 산화물 반도체층(306b)을 성막하기 위하여 이용하는 타겟에서, 금속 원소의 원자수비를 In:M:Zn = x2:y2:z2로 하면, x2/y2<x1/y1이며, z2/y2는 1/3 이상 6 이하, 또한 1 이상 6 이하인 것이 바람직하다. 또한, 인듐에 대한 M의 원자수 비율을 크게 함으로써, 산화물 반도체층(306b)의 에너지 갭을 크게, 전자 친화력을 작게 할 수 있기 때문에, y2/x2 를 3 이상, 또는 4 이상으로 하는 것이 바람직하다. 타겟의 금속 원소의 원자수비의 대표예로서는, In:M:Zn = 1:3:2, In:M:Zn = 1:3:4, In:M:Zn = 1:3:5, In:M:Zn = 1:3:6, In:M:Zn = 1:4:2, In:M:Zn = 1:4:4, In:M:Zn = 1:4:5 등이 있다.
예를 들면, 산화물 반도체층(306b)을 성막하기 위한 타겟으로서 In:M:Zn = 1:3:z20인 타겟을 이용하는 경우, z20을 2 이상 5 이하로 하는 것이 바람직하다. 또는, 산화물 반도체층(306b)을 성막하기 위한 타겟으로서, In:M:Zn = 1:4:z30인 타겟을 이용하는 경우 z30를 2 이상 5 이하로 하는 것이 바람직하다.
또한, 산화물 반도체층(306a) 및 산화물 반도체층(306b)의 원자수비는 각각, 오차로서 상기의 원자수비의 ±40%의 변동을 포함한다.
산화물 반도체층(306a)과 산화물 반도체층(306b)은 결정부를 가지는 것이 바람직하고, 동일한 결정 구조를 가지고 있는 것이 보다 바람직하다. 산화물 반도체층(306a)과 산화물 반도체층(306b)이 다른 결정 구조를 가지는 경우, 2층의 계면이 헤테로(hetero) 결정 구조부가 되어 결함이 발생하는 경우가 있기 때문이다. 헤테로 결정 구조부는 예를 들면 그레인 바운더리로 간주할 수 있다.
산화물 반도체층(306a)에는, 불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손의 적음) 산화물 반도체층인, CAAC-OS막을 이용하는 것이 보다 바람직하다. 또한, 불순물 농도가 낮고, 결함 준위 밀도가 낮은 것을, 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체층은 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체층을 채널에 이용한 트랜지스터는 문턱 전압이 마이너스가 되는 전기 특성(노멀리-온이라고도 함)이 되는 일이 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체층은 캐리어 트랩이 적다. 그 때문에, 상기 산화물 반도체층을 채널에 이용한 트랜지스터는 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 된다. 또한, CAAC-OS막을 이용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다.
또한, 산화물 반도체층(306a)을 성막하기 위한 타겟으로서 In:M:Zn = 1:1:1.2를 이용하면, 성막된 산화물 반도체층(306a)의 막 내에 스피넬 구조가 형성되기 어렵고, CAAC화율을 높일 수 있기 때문에 바람직하다.
또한, 산화물 반도체층(306a)이 CAAC-OS막인 경우, 산화물 반도체층(306a)과 접촉하여 형성되는 산화물 반도체층(306b)이 다른 결정 구조를 가지면, 2층의 계면에 그레인 바운더리가 형성되어, 막 내에 결함이 발생하는 경우가 있기 때문에, 산화물 반도체층(306b)에도 CAAC-OS막을 이용하는 것이 바람직하다.
한편, 산화물 반도체층(306a, 306b)으로의 불순물 혼입을 억제하기 위한 배리어층으로서 기능하는 금속 산화물층(108)으로서, 예를 들면 In-Ga 산화물층을 형성하는 경우, 이 In-Ga 산화물층은 비정질 구조, nc-OS막과 같은 결정 구조, 또는, 단사정을 형성하는 경우가 있지만, CAAC-OS막과 같은 결정 구조를 가지는 것이 곤란하다. 따라서, 채널이 형성되는 산화물 반도체층(306a)과, 금속 산화물층(108)을 접촉하는 양태로 하는 경우, 상기 2층의 계면에서 이종(헤테로) 구조가 형성되는 경우가 있다. 본 실시형태에 나타내는 트랜지스터(310)에서는, 채널이 형성되는 산화물 반도체층(306a)과, 금속 산화물층(108)과의 사이에 산화물 반도체층(306b)을 형성함으로써, 이종 구조가 접촉하는 영역을 캐리어가 흐르는 산화물 반도체층(306a)과는 이간시킬 수 있게 된다. 단, 산화물 반도체층(306b)은 막 중에 스피넬 구조를 가지고 있어도 좋다. 금속 산화물층(108)을 형성함으로써, 한쌍의 전극층(110a, 110b)의 구성 원소가 산화물 반도체층(306b)으로 확산되는 것을 억제할 수 있기 때문에, 산화물 반도체층(306b) 내에 스피넬 구조가 존재하고 있었다고 해도, 상기 스피넬 구조에 기인한 구리 등의 금속 원소의 채널로의 확산이 방지되기 때문이다.
도 7의 (C)은 게이트 절연층(104), 산화물 반도체층(306a), 산화물 반도체층(306b), 금속 산화물층(108) 및 산화물 절연층(112)을 가지는 적층 구조의 막 두께 방향의 밴드 구조의 일례이다. 밴드 구조는 이해를 용이하게 하기 위해 게이트 절연층(104), 산화물 반도체층(306a), 산화물 반도체층(306b), 금속 산화물층(108) 및 산화물 절연층(112)의 전도대 하단의 에너지(Ec)를 나타낸다.
도 7의 (C)에 도시한 바와 같이, 산화물 반도체층(306a) 및 산화물 반도체층(306b)에서, 전도대 하단의 에너지는 장벽이 없고 완만하게 변화한다(연속 접합이라고도 함). 바꿔 말하면, 연속적으로 변화한다고도 할 수 있다. 이러한 밴드 구조를 가지기 위해서는, 산화물 반도체층(306a)과 산화물 반도체층(306b)과의 계면에서, 트랩 중심이나 재결합 중심과 같은 결함 준위를 형성하는 것과 같은 불순물이 존재하지 않는 것이 바람직하다. 만일, 적층된 산화물 반도체층의 사이에 불순물이 혼재하고 있으면, 에너지 밴드의 연속성이 없어져, 계면에서 캐리어가 트랩되거나, 혹은 재결합하여, 소멸하게 되기 때문이다.
산화물 반도체층(306a)과 산화물 반도체층(306b)에 연속 접합을 형성하기 위해서는, 로드 락(load lock)실을 구비한 멀티 체임버 방식의 성막 장치(스퍼터링 장치)를 이용하여 각 막을 대기에 노출시키지 않고 연속하여 적층하는 것이 필요하게 된다.
도 7의 (C)의 구성으로 함으로써 산화물 반도체층(306a)이 웰(우물)이 되고, 상기 적층 구조를 이용한 트랜지스터에서, 채널 영역이 산화물 반도체층(306a)에 형성되는 것을 알 수 있다.
또한, 도 8의 (A)에 도시한 바와 같이, 금속 산화물층(108)과 산화물 절연층(112)과의 계면 근방에는, 불순물이나 결함에 기인한 트랩 준위가 형성될 수 있지만, 금속 산화물층(108)이 형성됨으로써, 산화물 반도체층(306a, 306b)과 이 트랩 준위를 멀리할 수 있다. 또한, 금속 산화물층(108)과 산화물 반도체층(306b)과의 사이에 헤테로 결정 구조에 기인한 결함을 가지고 있었다고 해도, 산화물 반도체층(306b)이 형성됨으로써, 산화물 반도체층(306a)으로의 이 결함의 영향을 억제할 수 있다. 여기서, 산화물 반도체층(306a)과 산화물 반도체층(306b)과의 전도대 하단의 에너지 차이가 작은 경우, 산화물 반도체층(306a)의 전자가 이 에너지 차이를 넘어 트랩 준위에 이르는 경우가 있다. 트랩 준위에 전자가 포획됨으로써, 절연막 계면에 마이너스의 고정 전하가 발생하고, 트랜지스터의 문턱 전압은 플러스 방향으로 시프트하게 된다. 따라서, 산화물 반도체층(306a)과 산화물 반도체층(306b)과의 전도대 하단의 에너지 차이를, 0.1eV 이상, 바람직하게는 0.15eV 이상으로 하면, 트랜지스터의 문턱 전압의 변동이 저감되어, 안정된 전기 특성이 되기 때문에 적합하다.
또한, 산화물 반도체층(306a)과 산화물 반도체층(306b)과의 전도대 하단의 에너지 차이를, 0.1eV 이상, 바람직하게는 0.15eV 이상으로 하면, 금속 산화물층(108)과, 산화물 절연층(112)과의 계면 근방에 존재할 수 있는 트랩 준위가 산화물 반도체층(306b) 및 그것에 접촉하는 산화물 반도체층(306a)에 영향을 주는 것을 억제할 수 있기 때문에, 바람직하다.
또한, 본 실시형태에 나타내는 적층 구조를 가지는 트랜지스터는 도 7의 구성에 한정되지 않는다. 예를 들면, 도 21의 (A)에 도시하는 트랜지스터(300)와 같이, 실시형태 1의 트랜지스터(200)로 나타내는 구성에서, 게이트 절연층(104)과 금속 산화물층(108)과의 사이에 형성된 산화물 반도체층이, 산화물 반도체층(316a)과, 산화물 반도체층(316b)과의 적층 구조를 가지는 구성으로 해도 좋다. 또한, 도 21의 (A)에서는, 트랜지스터(300)의 채널 길이 방향의 단면과, 게이트 전극층(202a)과 같은 층에 형성된 전극층(202b)과, 한쌍의 전극층(110a, 110b)과 같은 층에 형성된 전극층(110c)과의 접속부의 단면을 도시한다.
또한, 도 21의 (A)에 도시하는 트랜지스터(300)에서는, 게이트 전극층(202a) 및 게이트 전극층(202a)과 같은 층에 형성된 전극층(202b)으로서, 제 1 도전층(101a, 101b)과, 제 2 도전층(103a, 103b)의 적층 구조를 가진다. 제 1 도전층(101a, 101b)으로서는, 한쌍의 전극층(110a, 110b)의 제 1 도전층(109a, 109b)과 같은 재료를 적용할 수 있다. 또한, 제 2 도전층(103a, 103b)으로서는, 한쌍의 전극층(110a, 110b)의 제 2 도전층(111a, 111b)과 같은 재료를 적용할 수 있다.
게이트 전극층(202a, 202b)으로서 구리, 알루미늄, 금, 또는 은 등의 저저항 재료를 포함하여 형성함으로써, 기판(100)으로서 대면적 기판을 이용한 경우에도 배선 지연을 억제한 반도체 장치를 제작할 수 있게 된다. 또한, 게이트 전극층(202a, 202b)으로서 위에서 서술한 저저항 재료를 포함하는 전극층을 형성한 경우, 게이트 절연층(104)으로서 질화물 절연층(104a) 및 산화물 절연층(104b)의 적층 구조를 포함하여, 산화물 절연층(104b)에서 산화물 반도체층(316a)과 접촉하는 구조로 하는 것이 바람직하다. 게이트 절연층(104)에 포함되는 질화물 절연층(104a)은 위에서 서술한 저저항 재료의 확산을 막기 위한 배리어층으로서 이용할 수 있다. 또한, 산화물 절연층(104b)은 질화물 절연층(104a)으로부터 산화물 반도체층(316a), 반도체층(316b)으로의 질소의 확산을 방지함과 동시에, 산화물 반도체층(316a), 반도체층(316b)으로의 산소의 공급원으로서 기능할 수 있다.
트랜지스터(300)에 포함되는 산화물 반도체층(316a)의 구성은 위에서 서술한 트랜지스터(310)의 산화물 반도체층(306a)과 마찬가지로 할 수 있고, 앞의 기재를 참작할 수 있다. 또한, 산화물 반도체층(316b)의 구성은 위에서 서술한 트랜지스터(310)의 산화물 반도체층(306b)과 마찬가지로 할 수 있고, 앞의 기재를 참작할 수 있다. 따라서, 트랜지스터(300)에 포함되는 게이트 절연층(104), 산화물 반도체층(316a), 산화물 반도체층(316b), 금속 산화물층(108) 및 산화물 절연층(112)을 가지는 적층 구조의 막 두께 방향의 밴드 구조는 도 21의 (B)에 도시한 것처럼 산화물 반도체층(316a)이 웰(우물)이 되어, 상기 적층 구조를 이용한 트랜지스터에서, 채널 영역이 산화물 반도체층(316a)에 형성된다.
또한, 트랜지스터(300)에서, 전극층(202b)과 전극층(110c)과의 접속은 금속 산화물막, 및 산화물 반도체막을 섬 모양으로 가공한 후, 게이트 절연층(104)에 개구부를 형성하여, 전극층(202b)을 노출시킨다. 그 후, 한쌍의 전극층(110a, 110b) 및 전극층(110c)을 형성하기 위한 도전막을 형성하여, 이 도전막을 가공함으로써, 전극층(202b)과 전극층(110c)을 접속할 수 있다.
본 실시형태에서 나타내는 구성으로 함으로써, 채널 형성 영역을 포함하는 산화물 반도체층의 불순물 농도가 저감된 신뢰성이 높은 트랜지스터로 할 수 있다. 또한, 채널이 계면 준위의 영향을 받기 어려운 구조로 할 수 있어, 계면 준위에 기인한 온 전류의 저하가 일어나기 어렵다. 따라서, 온 전류가 높고, S값이 낮은 트랜지스터로 할 수 있다. 또한, 계면 준위에 기인한 전기 특성의 변동이 일어나기 어렵고, 신뢰성이 높은 트랜지스터가 된다.
이상, 본 실시형태에서 나타내는 구성, 방법은 다른 실시형태에서 나타내는 구성, 방법과 적절히 조합하여 이용할 수 있다.
(실시형태 4)
본 실시형태에서는, 본 발명의 일 양태의 반도체 장치로서 표시 패널의 구성예에 대하여 설명한다.
<표시 패널＞
이하에서는, 위에서 서술한 트랜지스터 등의 반도체 장치를 포함하는 표시 패널에 대하여 설명한다.
도 18의 (A)는 본 발명의 일 양태의 표시 패널의 상면도이며, 도 18의 (B)는 본 발명의 일 양태의 표시 패널의 화소에 액정 소자를 적용하는 경우에 이용할 수 있는 화소 회로를 설명하기 위한 회로도이다. 또한, 도 18의 (C)는 본 발명의 일 양태의 표시 패널의 화소에 유기 EL 소자를 적용하는 경우에 이용할 수 있는 화소 회로를 설명하기 위한 회로도이다.
화소부에 배치하는 트랜지스터는 실시형태 1 또는 실시형태 3에 나타내는 구성을 가지는 트랜지스터를 적용할 수 있다. 또한, 상기 트랜지스터는 n채널형으로 하는 것이 용이하기 때문에, 구동 회로 중, n채널형 트랜지스터로 구성할 수 있는 구동 회로의 일부를 화소부의 트랜지스터와 동일 기판 위에 형성한다. 이와 같이, 화소부나 구동 회로에 실시형태 1 또는 실시형태 3에 나타내는 트랜지스터를 이용함으로써, 신뢰성이 높은 표시 장치를 제공할 수 있다.
액티브 매트릭스형 표시 장치의 블럭도의 일례를 도 18의 (A)에 나타낸다. 표시 장치의 기판(700) 위에는, 화소부(701), 제 1 주사선 구동 회로(702), 제 2 주사선 구동 회로(703), 신호선 구동 회로(704)를 가진다. 화소부(701)에는 복수의 신호선이 신호선 구동 회로(704)로부터 연장되어 배치되고, 복수의 주사선이 제 1 주사선 구동 회로(702), 및 제 2 주사선 구동 회로(703)로부터 연장되어 배치되어 있다. 또한 주사선과 신호선과의 교차 영역에는, 각각, 표시 소자를 가지는 화소가 매트릭스 모양으로 형성되어 있다. 또한, 표시 장치의 기판(700)은 FPC(Flexible Printed Circuit) 등의 접속부를 통하여, 타이밍 제어 회로(컨트롤러, 제어 IC 라고도 함)에 접속되어 있다.
도 18의 (A)에서는, 제 1 주사선 구동 회로(702), 제 2 주사선 구동 회로(703), 신호선 구동 회로(704)는 화소부(701)와 같은 기판(700) 위에 형성된다. 그 때문에, 외부에 형성하는 구동 회로 등의 부품의 수가 줄어들므로, 비용의 저감을 도모할 수 있다. 또한, 기판(700) 외부에 구동 회로를 형성한 경우, 배선을 연신시킬 필요가 발생하여, 배선 간의 접속수가 증가한다. 같은 기판(700) 위에 구동 회로를 형성한 경우, 그 배선간의 접속수를 줄일 수 있어, 신뢰성의 향상, 또는 수율의 향상을 도모할 수 있다.
[액정 패널]
표시 패널의 일 양태로서 액정 패널의 화소의 회로 구성의 일례를 도 18의 (B)에 도시한다. 여기에서는, VA형 액정 표시 패널의 화소에 적용할 수 있는 화소 회로를 나타낸다.
이 화소 회로는 하나의 화소에 복수의 화소 전극층을 가지는 구성에 적용할 수 있다. 각각의 화소 전극층은 다른 트랜지스터에 접속되고, 각 트랜지스터는 다른 게이트 신호로 구동할 수 있도록 구성되어 있다. 이것에 의해, 멀티 도메인 설계된 화소의 개개의 화소 전극층에 인가하는 신호를, 독립적으로 제어할 수 있다.
트랜지스터(716)의 게이트 배선(712)과, 트랜지스터(717)의 게이트 배선(713)에는, 다른 게이트 신호를 부여할 수 있도록 분리되어 있다. 한편, 데이터선으로서 기능하는 소스 전극층 또는 드레인 전극층(714)은 트랜지스터(716)와 트랜지스터(717)에서 공통하여 이용된다. 트랜지스터(716)와 트랜지스터(717)는 실시형태 3에서 설명하는 트랜지스터를 적절히 이용할 수 있다. 이것에 의해, 신뢰성이 높은 액정 표시 패널을 제공할 수 있다.
트랜지스터(716)와 전기적으로 접속하는 제 1 화소 전극층과, 트랜지스터(717)와 전기적으로 접속하는 제 2 화소 전극층의 형상에 대하여 설명한다. 제 1 화소 전극층과 제 2 화소 전극층의 형상은 슬릿에 의해 분리되어 있다. 제 1 화소 전극층은 V자형으로 넓어지는 형상을 가지고, 제 2 화소 전극층은 제 1 화소 전극층의 외측을 둘러싸도록 형성된다.
트랜지스터(716)의 게이트 전극은 게이트 배선(712)과 접속되고, 트랜지스터(717)의 게이트 전극은 게이트 배선(713)과 접속되어 있다. 게이트 배선(712)과 게이트 배선(713)에 다른 게이트 신호를 부여하고, 트랜지스터(716)와 트랜지스터(717)의 동작 타이밍을 다르게 하여, 액정의 배향을 제어할 수 있다.
또한, 용량 배선(710)과, 유전체로서 기능하는 게이트 절연층과, 제 1 화소 전극층 또는 제 2 화소 전극층과 전기적으로 접속하는 용량 전극으로 유지 용량을 형성해도 좋다.
멀티 도메인 구조는 한 화소에 제 1 액정 소자(718)와 제 2 액정 소자(719)를 구비한다. 제 1 액정 소자(718)는 제 1 화소 전극층과 대향 전극층과 그 사이의 액정층으로 구성되고, 제 2 액정 소자(719)는 제 2 화소 전극층과 대향 전극층과 그 사이의 액정층으로 구성된다.
또한, 도 18의 (B)에 도시하는 화소 회로는 이것으로 한정되지 않는다. 예를 들면, 도 18의 (B)에 도시하는 화소에 새롭게 스위치, 저항 소자, 용량 소자, 트랜지스터, 센서, 또는 논리 회로 등을 추가해도 좋다.
[유기 EL 패널]
표시 패널의 다른 일 양태로서 유기 EL 패널의 화소의 회로 구성의 일례를 도 18의 (C)에 나타낸다.
유기 EL 소자는 발광 소자에 전압을 인가함으로써, 한쌍의 전극의 한쪽으로부터 전자가, 다른 한쪽으로부터 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어, 전류가 흐른다. 그리고, 전자 및 정공이 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태에 돌아올 때에 발광한다. 이러한 메카니즘으로부터, 이러한 발광 소자는 전류 여기형의 발광 소자로 불린다.
도 18의 (C)는 적용할 수 있는 화소 회로의 일례를 나타내는 도면이다. 여기에서는 n채널형의 트랜지스터를 1개의 화소에 2개 이용하는 예를 나타낸다. 또한, 본 발명의 일 양태의 금속 산화물막은 n채널형의 트랜지스터의 채널 형성 영역에 이용할 수 있다. 또한, 상기 화소 회로는 디지털 시간 계조 구동을 적용할 수 있다.
적용할 수 있는 화소 회로의 구성 및 디지털 시간 계조 구동을 적용한 경우의 화소의 동작에 대하여 설명한다.
화소(720)는 스위칭용 트랜지스터(721), 구동용 트랜지스터(722), 발광 소자(724) 및 용량 소자(723)를 가지고 있다. 스위칭용 트랜지스터(721)는 게이트 전극층이 주사선(726)에 접속되고, 제 1 전극(소스 전극층 및 드레인 전극층의 한쪽)이 신호선(725)에 접속되고, 제 2 전극(소스 전극층 및 드레인 전극층의 다른 한쪽)이 구동용 트랜지스터(722)의 게이트 전극층에 접속되어 있다. 구동용 트랜지스터(722)는 게이트 전극층이 용량 소자(723)를 통하여 전원선(727)에 접속되고, 제 1 전극이 전원선(727)에 접속되고, 제 2 전극이 발광 소자(724)의 제 1 전극(화소 전극)에 접속되어 있다. 발광 소자(724)의 제 2 전극은 공통 전극(728)에 상당한다. 공통 전극(728)은 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다.
스위칭용 트랜지스터(721) 및 구동용 트랜지스터(722)는 실시형태 3에서 설명하는 트랜지스터를 적절히 이용할 수 있다. 이것에 의해, 신뢰성이 높은 유기 EL 표시 패널을 제공할 수 있다.
발광 소자(724)의 제 2 전극(공통 전극(728))의 전위는 저전원 전위에 설정한다. 또한, 저전원 전위란, 전원선(727)에 설정되는 고전원 전위보다 낮은 전위이며, 예를 들면 GND, 0V 등을 저전원 전위로서 설정할 수 있다. 발광 소자(724)의 순방향의 문턱 전압 이상이 되도록 고전원 전위와 저전원 전위를 설정하여, 그 전위차를 발광 소자(724)에게 인가함으로써, 발광 소자(724)에 전류를 흘려 발광시킨다. 또한, 발광 소자(724)의 순방향 전압이란, 원하는 휘도로 하는 경우의 전압을 가리키고, 적어도 순방향 문턱 전압을 포함한다.
또한, 용량 소자(723)는 구동용 트랜지스터(722)의 게이트 용량을 대용함으로써 생략할 수 있다. 구동용 트랜지스터(722)의 게이트 용량에 대해서는, 채널 형성 영역과 게이트 전극층과의 사이에 용량이 형성되어 있어도 좋다.
다음에, 구동용 트랜지스터(722)에 입력하는 신호에 대하여 설명한다. 전압 입력 전압 구동 방식의 경우, 구동용 트랜지스터(722)가 충분히 온하거나, 오프하거나 하는 2개의 상태가 되는 비디오 신호를, 구동용 트랜지스터(722)에 입력한다. 또한, 구동용 트랜지스터(722)를 선형 영역에서 동작시키기 위해, 전원선(727)의 전압보다 높은 전압을 구동용 트랜지스터(722)의 게이트 전극층에 인가한다. 또한, 신호선(725)에는, 전원선 전압에 구동용 트랜지스터(722)의 문턱 전압(Vth)을 더한 값 이상의 전압을 인가한다.
아날로그 계조 구동을 행하는 경우, 구동용 트랜지스터(722)의 게이트 전극층에 발광 소자(724)의 순방향 전압에 구동용 트랜지스터(722)의 문턱 전압(Vth)을 더한 값 이상의 전압을 인가한다. 또한, 구동용 트랜지스터(722)가 포화 영역에서 동작하도록 비디오 신호를 입력하고, 발광 소자(724)에 전류를 흘린다. 또한, 구동용 트랜지스터(722)를 포화 영역에서 동작시키기 위해, 전원선(727)의 전위를 구동용 트랜지스터(722)의 게이트 전위보다 높게 한다. 비디오 신호를 아날로그로 함으로써, 발광 소자(724)에 비디오 신호에 따른 전류를 흘려, 아날로그 계조 구동을 행할 수 있다.
또한, 화소 회로의 구성은 도 18의 (C)에 도시하는 화소 구성으로 한정되지 않는다. 예를 들면, 도 18의 (C)에 도시하는 화소 회로에 스위치, 저항 소자, 용량 소자, 센서, 트랜지스터 또는 논리 회로 등을 추가해도 좋다.
도 18에서 예시한 회로에 실시형태 1 또는 실시형태 3에서 예시한 트랜지스터를 적용하는 경우, 저전위측에 소스 전극층, 고전위측에 드레인 전극층이 각각 전기적으로 접속되는 구성으로 한다.
예를 들면, 본 명세서 등에서, 표시 소자, 표시 소자를 가지는 장치인 표시 장치, 발광 소자, 및 발광 소자를 가지는 장치인 발광 장치는 다양한 형태를 이용할 수 있고, 또는 다양한 소자를 가질 수 있다. 표시 소자, 표시 장치, 발광 소자 또는 발광 장치의 일례로서는, EL(전계 발광) 소자(유기물 및 무기물을 포함한 EL 소자, 유기 EL 소자, 무기 EL 소자), LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크, 전기 영동 소자, 회절 광 밸브(GLV), 플라즈마 디스플레이(PDP), MEMS(micro electro mechanical system), 디지털 마이크로 미러 디바이스(DMD), DMS(digital micro shutter), IMOD(interferometric modulator display) 소자, 일렉트로 웨팅 소자, 압전 세라믹 디스플레이, 카본 나노 튜브, 등, 전기 자기적 작용에 의해, 콘트라스트, 휘도, 반사율, 투과율 등이 변화하는 표시 매체를 가지는 것이 있다. EL 소자를 이용한 표시 장치의 일례로서는, EL 디스플레이 등이 있다. 전자 방출 소자를 이용한 표시 장치의 일례로서는, 필드 에미션 디스플레이(FED) 또는 SED 방식 평면형 디스플레이(SED : Surface-conduction Electron-emitter Display) 등이 있다. 액정 소자를 이용한 표시 장치의 일례로서는, 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크 또는 전기 영동 소자를 이용한 표시 장치의 일례로서는, 전자 페이퍼 등이 있다.
본 실시형태는 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 양태의 반도체 장치를 적용한 표시 모듈에 대하여, 설명한다. 또한, 본 발명의 일 양태의 반도체 장치가 적용된 전자 기기의 구성예에 대하여 설명한다.
도 19에 도시하는 표시 모듈(8000)은 상부 커버(8001)와 하부 커버(8002)와의 사이에, FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 표시 패널(8006), 백 라이트 유닛(8007), 프레임(8009), 프린트 기판(8010), 배터리(8011)를 가진다. 또한, 백 라이트 유닛(8007), 배터리(8011), 터치 패널(8004) 등은 형성되지 않는 경우도 있다.
본 발명의 일 양태의 반도체 장치는 예를 들면, 표시 패널(8006)에 이용할 수 있다.
상부 커버(8001) 및 하부 커버(8002)는 터치 패널(8004) 및 표시 패널(8006)의 사이즈에 맞추어, 형상이나 치수를 적절히 변경할 수 있다.
터치 패널(8004)은 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널(8006)에 중첩하여 이용할 수 있다. 또한, 표시 패널(8006)의 대향 기판(봉지 기판)에, 터치 패널 기능을 갖게 하도록 할 수 있다. 또는, 표시 패널(8006)의 각 화소 내에 광 센서를 형성하여, 광학식의 터치 패널로 할 수 있다. 또는, 표시 패널(8006)의 각 화소 내에 터치 센서용 전극을 제공하여, 용량 형식의 터치 패널로 할 수 있다.
백 라이트 유닛(8007)은 광원(8008)을 가진다. 광원(8008)을 백 라이트 유닛(8007)의 단부에 형성하여, 광확산판을 이용하는 구성으로 해도 좋다.
프레임(8009)은 표시 패널(8006)의 보호 기능 외에, 프린트 기판(8010)의 동작에 의해 발생하는 전자파를 차단하기 위한 전자 실드(shield)로서의 기능을 가진다. 또한 프레임(8009)은 방열판으로서의 기능을 가지고 있어도 좋다.
프린트 기판(8010)은 전원 회로, 비디오 신호 및 클록 신호를 출력하기 위한 신호 처리 회로를 가진다. 전원 회로에 전력을 공급하는 전원으로서는, 외부의 상용 전원이어도 좋고, 별도 형성한 배터리(8011)에 의한 전원이어도 좋다. 배터리(8011)는 상용 전원을 이용하는 경우에는, 생략할 수 있다.
또한, 표시 모듈(8000)에는, 편광판, 위상차판, 프리즘 시트 등의 부재를 추가하여 형성해도 좋다.
도 20은 본 발명의 일 양태의 반도체 장치를 포함하는 전자 기기의 외관도이다.
전자 기기로서는, 예를 들면, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴 대전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파칭코기 등의 대형 게임기 등을 들 수 있다.
도 20의 (A)는 휴대형의 정보 단말이며, 본체(1001), 하우징(1002), 표시부(1003a), 표시부(1003b) 등에 의해 구성되어 있다. 표시부(1003b)는 터치 패널로 되어 있고, 표시부(1003b)에 표시되는 키보드 버튼(1004)을 터치함으로써, 화면 조작이나, 문자 입력을 행할 수 있다. 물론, 표시부(1003a)를 터치 패널로서 구성해도 좋다. 상기 실시형태에서 나타낸 트랜지스터를 스위칭 소자로서 액정 패널이나 유기 발광 패널을 제작하여 표시부(1003a), 표시부(1003b)에 적용함으로써, 신뢰성이 높은 휴대형의 정보 단말로 할 수 있다.
도 20의 (A)에 도시하는 휴대형의 정보 단말은 다양한 정보(정지 화면, 동영상, 텍스트 화상 등)를 표시하는 기능, 캘린더, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 조작 또는 편집하는 기능, 다양한 소프트웨어(프로그램)에 의해 처리를 제어하는 기능 등을 가질 수 있다. 또한, 하우징의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 해도 좋다.
또한, 도 20의 (A)에 도시하는 휴대형의 정보 단말은 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해, 전자 서적 서버로부터, 원하는 서적 데이터 등을 구입하여, 다운로드하는 구성으로 할 수 있다.
도 20의 (B)는 휴대 음악 플레이어이고, 본체(1021)에는 표시부(1023)와, 귀에 장착하기 위한 고정부(1022)와, 스피커, 조작 버튼(1024), 외부 메모리 슬롯(1025) 등이 형성되어 있다. 상기 실시형태에서 나타낸 트랜지스터를 스위칭 소자로서 액정 패널이나 유기 발광 패널을 제작하여 표시부(1023)에 적용함으로써, 보다 신뢰성이 높은 휴대 음악 플레이어로 할 수 있다.
또한, 도 20의 (B)에 도시하는 휴대 음악 플레이어에 안테나나 마이크 기능이나 무선 기능을 갖게 하여, 휴대 전화와 결합시키면, 승용차 등을 운전하면서 무선에 의한 핸즈 프리에서의 회화도 할 수 있다.
도 20의 (C)는 휴대 전화이고, 하우징(1030) 및 하우징(1031)의 2개의 하우징으로 구성되어 있다. 하우징(1031)에는, 표시 패널(1032), 스피커(1033), 마이크로폰(1034), 포인팅 디바이스(1036), 카메라(1037), 외부 접속 단자(1038) 등을 구비하고 있다. 또한, 하우징(1030)에는, 휴대 전화의 충전을 행하는 태양 전지(1040), 외부 메모리 슬롯(1041) 등을 구비하고 있다. 또한, 안테나는 하우징(1031) 내부에 내장되어 있다. 상기 실시형태에서 설명하는 트랜지스터를 표시 패널(1032)에 적용함으로써, 신뢰성이 높은 휴대 전화로 할 수 있다.
또한, 표시 패널(1032)은 터치 패널을 구비하고 있고, 도 20의 (C)에는 영상 표시되어 있는 복수의 조작 키(1035)를 점선으로 나타낸다. 또한, 태양 전지(1040)에서 출력되는 전압을 각 회로에 필요한 전압에 승압하기 위한 승압 회로도 실장하고 있다.
표시 패널(1032)은 사용 형태에 따라 표시의 방향이 적절히 변화된다. 또한, 표시 패널(1032)과 동일면 위에 카메라(1037)를 구비하고 있기 때문에, 화상 전화를 할 수 있다. 스피커(1033) 및 마이크로폰(1034)은 음성 통화에 한정되지 않고, 화상 전화, 녹음, 재생 등을 할 수 있다. 또한, 하우징(1030)과 하우징(1031)은 슬라이드하여, 도 20의 (C)와 같이 전개하고 있는 상태로부터 서로 중첩한 상태로 할 수 있어, 휴대폰에 적합한 소형화가 가능하다.
외부 접속 단자(1038)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속할 수 있고, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신을 할 수 있다. 또한, 외부 메모리 슬롯(1041)에 기록 매체를 삽입하여, 보다 대량의 데이터 보존 및 이동에 대응할 수 있다.
또한, 상기 기능에 더하여, 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이어도 좋다.
도 20의 (D)는 텔레비전 장치의 일례를 나타낸다. 텔레비전 장치(1050)는 하우징(1051)에 표시부(1053)가 내장되어 있다. 표시부(1053)에 의해, 영상을 표시할 수 있다. 또한, 하우징(1051)을 지지하는 스탠드(1055)에 CPU가 내장되어 있다. 상기 실시형태에서 설명하는 트랜지스터를 표시부(1053) 및 CPU에 적용함으로써, 신뢰성이 높은 텔레비전 장치(1050)로 할 수 있다.
텔레비전 장치(1050)의 조작은 하우징(1051)이 구비하는 조작 스위치나, 별체의 리모트 컨트롤러에 의해 행할 수 있다. 또한, 리모콘 조작기에, 상기 리모콘 조작기로부터 출력하는 정보를 표시하는 표시부를 형성하는 구성으로 해도 좋다.
또한, 텔레비전 장치(1050)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반의 텔레비전 방송의 수신을 행할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 한방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자 간, 혹은 수신자 사이들 간 등)의 정보 통신을 행할 수 있다.
또한, 텔레비전 장치(1050)는 외부 접속 단자(1054)나, 기억 매체 재생 녹화부(1052), 외부 메모리 슬롯을 구비하고 있다. 외부 접속 단자(1054)는 USB 케이블 등의 각종 케이블과 접속할 수 있고, 퍼스널 컴퓨터 등과의 데이터 통신을 할 수 있다. 기억 매체 재생 녹화부(1052)에서는, 디스크 모양의 기록 매체를 삽입하여, 기록 매체에 기억되고 있는 데이터의 판독하고, 기록 매체로의 기록을 할 수 있다. 또한, 외부 메모리 슬롯에 삽입된 외부 메모리(1056)에 데이터 보존되어 있는 화상이나 영상 등을 표시부(1053)에 비출 수 있다.
또한, 상기 실시형태에서 설명하는 트랜지스터의 오프 리크 전류가 매우 작은 경우는 상기 트랜지스터를 외부 메모리(1056)나 CPU에 적용함으로써, 소비 전력이 충분히 저감된 신뢰성이 높은 텔레비전 장치(1050)로 할 수 있다.
본 실시형태는 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
[실시예 1]
본 실시예에서는, 본 발명의 일 양태인 트랜지스터를 제작하여, 그 초기 특성을 측정했다. 또한, 트랜지스터에 포함되는 산화물 반도체층 및 금속 산화물층의 밴드 다이어그램을 측정했다. 또한, 트랜지스터에 포함되는 금속 산화물층에서의 구리의 확산에 대하여 평가했다. 이 결과에 대하여 설명한다.
처음에, 본 실시예에서 이용한 트랜지스터의 제작 방법을 이하에 나타낸다. 본 실시예에서는, 도 1에 도시하는 트랜지스터(200)와 같은 구성을 가지는 트랜지스터를 제작했다.
(시료 A1)
시료 A1의 제작 방법에 대하여 설명한다.
기판(100)으로서 유리 기판을 이용하여, 기판(100) 위에 도전막으로서 막 두께 150㎚의 텅스텐막을 스퍼터링법을 이용하여 성막했다. 다음에, 포토리소그래피법에 의해 형성한 마스크를 이용하여, 도전막을 선택적으로 가공하고, 게이트 전극층(102)을 형성했다.
다음에, 기판(100) 및 게이트 전극층(102) 위에 게이트 절연층(104)을 형성했다. 여기에서는, 게이트 절연층(104)으로서, 막 두께 400㎚의 질화 실리콘막과 막 두께 50㎚의 산화 질화 실리콘막을 각각 CVD법에 의해 성막했다.
다음에, 게이트 절연층(104) 위에, 산화물 반도체막으로서 In:Ga:Zn = 1:1:1[원자수비]의 산화물 타겟을 이용한 스퍼터링법에 의해, 막 두께 35㎚의 In-Ga-Zn 산화물막(이하, IGZO(1:1:1)로 나타냄)을 성막했다. 성막 조건은 아르곤 및 산소(아르곤:산소 = 20sccm:10sccm) 분위기 하, 압력 0.4Pa, 전원 전력(DC) 200kW, 기판 온도 300℃로 했다.
산화물 반도체막을 성막 후, 대기 개방하지 않고 연속적으로 금속 산화물막을 성막했다. 금속 산화물막으로서는, In:Ga = 7:93[원자수비]의 산화물 타겟을 이용한 스퍼터링법에 의해, 막 두께 20㎚의 In-Ga 산화물막(이하, IGO(1:1)로 나타냄)을 성막했다. 성막 조건은 아르곤 및 산소(아르곤:산소 = 20sccm:10sccm) 분위기 하, 압력 0.4Pa, 전원 전력(DC) 200kW, 기판 온도 300℃로 했다.
포토리소그래피법에 의해 형성된 마스크를 이용하여, 열처리 후의 산화물 반도체막 및 금속 산화물막을 섬 모양으로 가공하여, 산화물 반도체층(106) 및 금속 산화물층(108)을 형성했다.
그 다음에, 질소 분위기 하에서 450℃ 1시간의 열처리를 행한 후, 같은 처리실 내에서 가열 분위기를 산소 및 질소의 혼합 가스 분위기로 하여, 450℃ 1시간의 열처리를 행하였다.
섬 모양의 산화물 반도체층(106) 및 금속 산화물층(108) 위에, 도전막으로서 막 두께 30㎚의 텅스텐막 및 막 두께 200㎚의 구리막을 스퍼터링법에 의해 성막했다.
다음에, 포토리소그래피법에 의해 형성된 마스크를 이용하여, 텅스텐막 및 구리막을 선택적으로 에칭하고, 한쌍의 전극층(110a, 110b)을 형성했다.
다음에, 게이트 절연층(104), 금속 산화물층(108), 및 한쌍의 전극층(110a, 110b) 위에, 산화물 절연층(112)으로서 막 두께 50㎚의 산화 질화 실리콘막을, CVD법에 의해 성막했다. 다음에, 대기 개방하지 않고 연속적으로 산화물 절연층(114)으로서 두께 400㎚의 산화 질화 실리콘막을, CVD법에 의해 성막했다.
그 다음에, 산소 및 질소의 혼합 가스 분위기 하에서, 350℃ 1시간의 열처리를 행하였다.
다음에, 산화물 절연층(114) 위에, 질화물 절연층(116)으로서 막 두께 100㎚의 질화 실리콘막을 CVD법에 의해 성막했다.
다음에, 도시하지 않았지만, 포토리소그래피법에 의해 형성된 마스크를 이용하여, 산화물 절연층(112), 산화물 절연층(114), 및 질화물 절연층(116) 각각의 일부를 에칭하여, 한쌍의 전극층(110a, 110b) 중 한쪽을 노출하는 개구부를 형성했다.
다음에, 질화물 절연층(116) 위에, 도전막으로서 두께 100㎚의 산화 실리콘을 포함한 산화 인듐-산화 주석 화합물(ITO-SiO2) 막을 스퍼터링법에 의해 형성했다. 다음에, 포토리소그래피법에 의해 형성된 마스크를 이용하여, 이 도전막의 일부를 에칭하고, 한쌍의 전극층(110a, 110b)의 한쪽에 접촉하는 도전층을 형성했다. 그 후, 질소 분위기 하에서 250℃ 1시간의 열처리를 행하였다.
다음에, 질화물 절연층(116) 및 도전층 위에 평탄화층(도시하지 않음)으로서, 막 두께 1.6㎛의 폴리이미드층을 형성했다. 여기에서는, 질화물 절연층(116) 위에 조성물을 도포한 후, 노광 및 현상을 행하고, 질소를 포함한 분위기에서 온도를 300℃ 1시간의 가열 처리를 행하여, 한쌍의 전극층(110a, 110b)의 일부를 노출하는 개구부를 가지는 평탄화층을 형성했다.
이상의 공정에 의해, 시료 A1를 제작했다.
(시료 A2)
비교예인 시료 A2는 시료 A1에서의 금속 산화물층(108)을 형성하지 않는 구조로 하고, 그 외의 구성 및 그 제작 조건은 시료 A1와 마찬가지로 제작했다.
(시료 A3)
비교예인 시료 A3는 시료 A1에서의 금속 산화물층(108) 대신에, 산화물 반도체층을 형성하는 구조이며, 그 외의 구조 및 그 제작 조건은 시료 A1와 마찬가지로 제작했다. 구체적으로는, 이하의 조건을 이용하여 산화물 반도체층이 되는 산화물 반도체막을 성막한 시료를, 시료 A3로서 제작했다.
산화물 반도체막으로서 In:Ga:Zn = 1:3:6[원자수비]의 산화물 타겟을 이용한 스퍼터링법에 의해, 막 두께 20㎚의 In-Ga-Zn 산화물막(이하, IGZO(1:3:6)로 나타냄)을 형성했다. 성막 조건은 아르곤 및 산소(아르곤:산소 = 20sccm:10sccm) 분위기 하, 압력 0.4 Pa, 전원 전력(DC) 200kW, 기판 온도 200℃로 했다.
(시료 A4)
비교예인 시료 A4는 시료 A1에서의 금속 산화물층(108) 대신에, 산화물 반도체층을 형성하는 구조이며, 그 외의 구조 및 그 제작 조건은 시료 A1와 마찬가지로 제작했다. 구체적으로는, 이하의 조건을 이용하여 산화물 반도체층이 되는 산화물 반도체막을 성막한 시료를, 시료 A4로서 제작했다.
산화물 반도체막으로서 In:Ga:Zn = 1:6:4[원자수비]의 산화물 타겟을 이용한 스퍼터링법에 의해, 막 두께 20㎚의 In-Ga-Zn 산화물막(IGZO(1:6:4)로 나타냄)을 형성했다. 성막 조건은 아르곤 및 산소(아르곤:산소 = 20sccm:10sccm) 분위기 하, 압력 0.4Pa, 전원 전력(DC) 200kW, 기판 온도 200℃로 했다.
(시료 A5)
비교예인 시료 A5는 시료 A1에서의 금속 산화물층(108) 대신에, 인듐과 갈륨의 원자수비가 다른 금속 산화물층을 형성하는 구조이며, 그 외의 구조 및 그 제작 조건은 시료 A1와 마찬가지로 제작했다. 구체적으로는, 이하의 조건을 이용하여 금속 산화물층이 되는 금속 산화물막을 성막한 시료를 시료 A5로서 제작했다.
금속 산화물층으로서 In:Ga = 2:1[원자수비]의 산화물 타겟을 이용한 스퍼터링법에 의해, 막 두께 20㎚의 In-Ga 산화물막(IGO(2:1)로 나타냄)을 형성했다. 성막 조건은 아르곤 및 산소(아르곤:산소 = 20sccm:10sccm) 분위기 하, 압력 0.4Pa, 전원 전력(DC) 200kW, 기판 온도 300℃로 했다.
(Vg-Id 특성)
다음에, 시료 A1 내지 시료 A5에 포함되는 트랜지스터의 Vg-Id 특성을 측정했다. 여기에서는, 기판 온도를 25℃로 하고, 소스-드레인 전극층 간의 전위차(이하, 드레인 전압, Vd라고 함)를 1V, 10V로 하고, 소스-게이트 전극층 간의 전위차(이하, 게이트 전압, Vg라고 함)를 -20V에서 20V까지 변화시켰을 때의 소스-드레인 전극층 사이에 흐르는 전류(이하, 드레인 전류, Id 라고 함)의 변화 특성, 즉 Vg-Id 특성을 측정했다. 또한, 각 시료에서, 트랜지스터의 채널 길이(L)는 6㎛, 채널 폭(W)은 50㎛였다. 또한, 각 시료에서, 4개의 트랜지스터를 가진다.
도 11의 (A)에 시료 A1에 포함되는 트랜지스터의 Vg-Id 특성을 나타내고, 도 12의 (A)에 시료 A2에 포함되는 트랜지스터의 Vg-Id 특성을 나타내고, 도 13의 (A)에 시료 A3에 포함되는 트랜지스터의 Vg-Id 특성을 나타내고, 도 14의 (A)에 시료 A4에 포함되는 트랜지스터의 Vg-Id 특성을 나타내고, 도 15의 (A)에 시료 A5에 포함되는 트랜지스터의 Vg-Id 특성을 나타냈다. 또한, 도 11의 (A) 내지 도 15의 (A)에서, 가로축은 게이트 전압(Vg)을, 제 1 세로축은 드레인 전류(Id)를, 제 2 세로축은 전계 효과 이동도를 각각 나타낸다. 여기서, 전계 효과 이동도는 포화 영역에서의 값을 나타내는 때문에, Vd = 10V로 산출한 전계 효과 이동도를 나타낸다.
도 11의 (A)로부터, 시료 A1에서, 온 전류가 높고, 뛰어난 Vg-Id 특성을 가지는 트랜지스터를 제작할 수 있는 것을 알 수 있었다.
한편, 도 12의 (A)로부터, 시료 A2에 포함되는 트랜지스터의 Vg-Id 특성은 온 전류가 저하되고 있는 것을 알 수 있었다. 온 전류의 저하의 원인의 하나로서는, 한쌍의 전극층(110a, 110b)에 포함되는 Cu가 산화물 반도체층(106)의 표면 또는 내부로 이동하여, 이 Cu가 산화물 반도체층 중에서 얕은 트랩 준위를 형성하고, 전도 전자를 트랩하게 되는 것을 생각할 수 있다.
또한, 도 13의 (A)로부터, 시료 A3에 포함되는 트랜지스터의 Vg-Id 특성은 드레인 전압이 1V 및 10V에서 문턱 전압이 다르다.
또한, 도 14의 (A)로부터, 시료 A4에 포함되는 트랜지스터의 Vg-Id 특성은 드레인 전압이 1V 및 10V에서 문턱 전압이 다르다. 또한, 일부의 트랜지스터에서, 스위칭 특성을 가지지 않는 것을 알 수 있었다.
한편, 도 15의 (A)로부터, 시료 A5에 포함되는 트랜지스터의 Vg-Id 특성은 온 전류가 저하하고 있는 것을 알 수 있었다.
(밴드 다이어그램)
다음에, 시료 A1 및 시료 A5에서의 산화물 반도체층 및 금속 산화물층, 시료 A2에서의 산화물 반도체층, 시료 A3 및 시료 A4에서의 적층된 산화물 반도체층, 각각의 전도대 하단(Ec)과 가전자대 상단(Ev)과의 에너지 차이, 즉 에너지 갭(Eg)을 분광 엘립소미터(ellipsometer)를 이용하여 측정했다. 또한, 자외선 광전자 분광 분석(UPS : Ultraviolet Photoelectron Spectroscopy)을 행하여, 진공 준위(Evac)와 가전자대 상단(Ev)과의 에너지 차이, 즉 이온화 포텐셜(Ip)을 측정했다. 다음에, 이온화 포텐셜(Ip)과 에너지 갭(Eg)과의 차이를 산출함으로써, 진공 준위(Evac)와 전도대 하단(Ec)과의 에너지 차이, 즉 전자 친화력(χ)을 산출함으로써, 각 시료에서의 밴드 다이어그램을 얻었다.
도 11의 (B)에 시료 A1의 밴드 다이어그램을 나타내고, 도 12의 (B)에 시료 A2의 밴드 다이어그램을 나타내고, 도 13의 (B)에 시료 A3의 밴드 다이어그램을 나타내고, 도 14의 (B)에 시료 A4의 밴드 다이어그램을 나타내고, 도 15의 (B)에 시료 A5의 밴드 다이어그램을 나타냈다.
도 11의 (B)에 도시한 바와 같이, 시료 A1에서, 산화물 반도체층(IGZO(1:1:1)) 및 금속 산화물층(IGO(7:93))의 전자 친화력(χ)의 차이가 0.5eV로 크다. 또한, 도 14의 (B)에 도시한 바와 같이, 시료 A4에서, 적층된 산화물 반도체층(IGZO(1:1:1) 및 IGZO(1:6:4))의 전자 친화력(χ)의 차이가 0.5eV로 크다.
한편, 도 13의 (B)에 도시한 바와 같이, 시료 A3에서, 적층된 산화물 반도체층(IGZO(1:1:1) 및 IGZO(1:3:6))의 전자 친화력(χ)의 차이가 0.2eV로 작다. 또한, 도 15의 (B)에 도시한 바와 같이, 시료 A5에서, 산화물 반도체층(IGZO(1:1:1)) 및 금속 산화물층(IGO(2:1))의 전자 친화력(χ)의 차이가 0.2eV로 작다.
이것으로부터, 시료 A1에 나타낸 것처럼, 산화물 반도체층 및 한쌍의 전극층의 사이에 형성하는 금속 산화물층으로서, 실시형태 1에 도시하는 같은 금속 산화물층을 이용함으로써, 산화물 반도체층과 금속 산화물층과의 사이에 전도대 하단(Ec)의 밴드 오프셋을 형성할 수 있다.
한편, 시료 A3에 나타낸 것처럼, 적층된 산화물 반도체층의 전도대 하단(Ec)의 차이가 작으면, 산화물 반도체층(IGZO(1:1:1))과 산화물 반도체층(IGZO(1:6:4))과의 사이에 전도대 하단(Ec)의 밴드 오프셋을 형성하기 어려워지고, 산화물 반도체층(IGZO(1:6:4))에서도 캐리어가 흐르게 된다.
(SIMS에 의한 Cu 농도의 분석)
다음에, 시료 A1, 시료 A3 내지 시료 A5에서, 한쌍의 전극층(110a, 110b)과 접촉하는 금속 산화물층 또는 산화물 반도체층에서의 Cu의 확산의 양태에 대하여, 구리(Cu)의 농도를 측정함으로써 분석했다.
여기에서는, 기판 위에 금속 산화물막 및 구리막을 적층하여, 시료를 제작했다. 처음에, 각 시료의 제작 공정에 대하여 설명한다.
(시료 A6)
시료 A6는 유리 기판 위에, 금속 산화물막으로서 막 두께 100㎚의 In-Ga 산화물막(IGO(7:93))을 성막했다.
다음에, 금속 산화물막위에 두께 60㎚의 구리막을 성막했다. 다음에, 구리막 위에 두께 100㎚의 질화 실리콘막을 성막한 후, 질소 및 산소의 혼합 가스 분위기 하에서 350℃, 1시간의 가열 처리를 행하였다.
또한, 금속 산화물막(IGO(7:93))은 시료 A1에 도시하는 금속 산화물막(IGO(7:93))과 같은 조건을 이용하여 형성했다.
이상의 공정에 의해, 시료 A6를 제작했다.
(시료 A7)
시료 A7는 시료 A6에서의 금속 산화물막 대신에, 산화물 반도체막(IGZO(1:3:6))를 형성하는 구조로 하고, 그 외의 구조 및 그 제작 조건은 시료 A6와 마찬가지로 제작했다. 또한, 산화물 반도체막(IGZO(1:3:6))은 시료 A3에 도시하는 산화물 반도체막(IGZO(1:3:6))과 같은 조건을 이용하여 성막했다.
(시료 A8)
시료 A8은 시료 A6에서의 금속 산화물막 대신에, 산화물 반도체막(IGZO(1:6:4))을 형성하는 구조로 하고, 그 외의 구조 및 그 제작 조건은 시료 A6와 마찬가지로 제작했다. 또한, 산화물 반도체막(IGZO(1:6:4))은 시료 A4에 도시하는 산화물 반도체막(IGZO(1:6:4))과 같은 조건을 이용하여 성막했다.
(시료 A9)
시료 A9는 시료 A6에서의 금속 산화물막 대신에, 인듐과 갈륨의 원자수비가 다른 금속 산화물막(IGO(2:1))을 형성하는 구조로 하고, 그 외의 구조 및 그 형성 조건은 시료 A6와 마찬가지로 제작했다. 또한, 금속 산화물막(IGO(2:1))은 시료 A5에 도시하는 금속 산화물막(IGO(2:1))과 같은 조건을 이용하여 성막했다.
다음에, 시료 A6 내지 시료 A9의 Cu의 농도를 측정했다. 구리(Cu)의 농도는 2차 이온 질량 분석법(SIMS : Secondary Ion Mass Spectrometry)을 이용하여 측정했다. 또한, 여기에서는, 기판측으로부터 Cu의 농도를 측정했다.
도 11의 (C)에 시료 A6의 Cu의 농도의 분석 결과를 나타내고, 도 13의 (C)에 시료 A7의 구리(Cu)의 농도의 분석 결과를 나타내고, 도 14의 (C)에 시료 A8의 구리(Cu)의 농도의 분석 결과를 나타내고, 도 15의 (C)에 시료 A9의 구리(Cu)의 농도의 분석 결과를 나타냈다.
여기서, 트랜지스터의 채널 영역에서, 전기 특성에 영향을 주는 구리(Cu)의 농도는 1×1018atoms/cm3 이상이다.
도 11의 (C)에 도시한 바와 같이, 시료 A6에서, 구리(Cu)의 농도가 1×1018atoms/cm3의 영역은 구리막 및 금속 산화물막(IGO(7:93))의 계면으로부터 약 10㎚ 기판측의 영역인 것을 알 수 있었다.
또한, 도 13의 (C)에 도시한 바와 같이, 시료 A7에서, 구리(Cu)의 농도가 1×1018atoms/cm3의 영역은 구리막 및 산화물 반도체막(IGZO(1:3:6))의 계면으로부터 약 10㎚ 기판측의 영역인 것을 알 수 있었다.
한편, 도 14의 (C)에 도시한 바와 같이, 시료 A8에서, 구리(Cu)의 농도가 1×1018atoms/cm3의 영역은 구리막 및 산화물 반도체막(IGZO(1:6:4))의 계면으로부터 약 16㎚ 기판측의 영역인 것을 알 수 있었다.
또한, 도 15의 (C)에 도시한 바와 같이, 시료 A9에서, 구리(Cu)의 농도가 1×1018atoms/cm3의 영역은 구리막 및 금속 산화물막(IGO(2:1))의 계면으로부터 약 15㎚ 기판측의 영역인 것을 알 수 있었다.
시료 A6 및 시료 A9의 비교로부터, In에 대한 Ga의 원자수비가 높은 금속 산화물막은 구리(Cu)의 확산 길이를 작게 할 수 있는 것을 알 수 있었다.
시료 A7 및 시료 A8의 비교로부터, Ga에 대한 Zn의 원자수비가 높은 산화물 반도체막은 구리(Cu)의 확산 길이를 작게 할 수 있는 것을 알 수 있었다. 이것은, Ga에 대한 Zn의 원자수비가 높음으로써, 스피넬형의 결정 구조의 함유율을 저감할 수 있기 때문이다.
이상으로부터, 산화물 반도체층과 밴드 오프셋을 형성하기 쉽고, 또한 구리(Cu)의 확산 길이를 작게 할 수 있는 금속 산화물층을 산화물 반도체층과 한쌍의 전극층과의 사이에 형성함으로써, 온 전류가 높고, 뛰어난 Vg-Id 특성을 가지는 트랜지스터를 제작할 수 있다.
[실시예 2]
본 실시예에서는, 금속 산화물막의 결정 구조, 성막 시의 파티클 수, 및 밴드 다이어그램을 각각 측정했다. 이 결과에 대하여 설명한다.
(시료의 제작 방법)
본 실시예에서는, 석영 기판 위에, 금속 산화물막으로서 막 두께 100㎚의 In-Ga 산화물막을 스퍼터링법에 의해 성막하여, 시료를 제작했다.
또한, In-Ga 산화물막의 성막 조건으로서, In:Ga = 22:78[원자수비]의 산화물 타겟, In:Ga = 7:93[원자수비]의 산화물 타겟, 또는 In:Ga = 2:98[원자수비]의 산화물 타겟을 이용하여, 각 시료를 제작했다. 또한, In:Ga = 22:78[원자수비]의 산화물 타겟, 및 In:Ga = 7:93[원자수비]의 산화물 타겟을 이용하는 경우, 전원 전력(DC) 200kW로 했다. 또한, In:Ga = 2:98[원자수비]의 산화물 타겟을 이용하는 경우, 전원 전력(RF) 400kW로 했다.
또한, 성막 분위기의 조건으로서, 아르곤:산소 = 20sccm:10sccm, 또는 산소 30 sccm로 한 조건을 이용했다.
또한, 기판 온도의 조건으로서 기판 온도를 200℃ 또는 300℃로 한 조건을 이용했다.
또한, 각각의 시료에서, 체임버 내의 압력을 0.4Pa로 했다.
(XRD 측정)
여기에서는, 기판 온도의 조건을 300℃로 하고, 각 산화물 타겟을 이용하여 금속 산화물막을 성막하여, 각 시료를 제작했다. 다음에, 각 시료의 금속 산화물막의 결정 구조를 XRD에 의해 측정했다. XRD의 측정 결과를 도 16에 나타낸다.
도 16으로부터, In:Ga = 22:78[원자수비]의 산화물 타겟, 및 In:Ga = 7:93[원자수비]의 산화물 타겟을 이용하여 성막한 금속 산화물막은 결정성이 낮은 막이었다.
한편, In:Ga = 2:98[원자수비]의 산화물 타겟을 이용하고, 성막 분위기의 조건을 산소 30sccm로서 성막한 금속 산화물막은 Ga2O3 결정을 나타내는 피크가 관찰되었다. 이것으로부터, In에 대한 Ga의 원자수비가 높고 , 또한 산소 분위기의 조건에서 성막한 금속 산화물막에는, Ga2O3 결정이 포함되는 것을 알 수 있었다.
(성막 시의 파티클수)
다음에, 산화물 타겟에 포함되는 금속의 원자수비와, 파티클의 발생수의 관계에 대하여 측정한 결과를 설명한다.
측정에 이용한 시료에서, 석영 기판 대신에 유리 기판을 이용했다. 또한, 성막 분위기의 조건으로서 아르곤:산소 = 20sccm:10sccm를 이용하여 기판 온도 조건을 300℃로 하여 각 산화물 타겟을 이용하여 금속 산화물막을 성막했다.
다음에, 금속 산화물막을 성막하는 전후에서의 유리 기판 위의 파티클 수를, 레이저를 이용한 검사 장치에 의해 측정했다. 측정한 결과를 표 1에 나타낸다.
Figure pat00001
표 1로부터, In과 Ga의 원자수비를 In:M = x:y로 했을 때, y/(x+y)가 0.9 이상인 산화물 타겟을 이용하여 금속 산화물막을 성막함으로써, 성막 후의 파티클수를 저감할 수 있는 것을 알 수 있다. 이것으로부터, In과 Ga의 원자수비를 In:M = x:y로 했을 때, y/(x+y)가 0.9 이상의 산화물 타겟을 이용하여 금속 산화물막을 성막함으로써, 수율 높게 트랜지스터를 제작할 수 있다.
(밴드 다이어그램)
다음에, 실시예 1과 마찬가지로, 분광 엘립소미터 및 자외선 광전자 분광 분석을 이용하여, 에너지 갭(Eg), 이온화 포텐셜(Ip), 및 전자 친화력(χ)을 요구함과 동시에, 각 금속 산화물막의 밴드 다이어그램을 얻었다.
또한, 측정에 이용한 시료에서, 성막 분위기의 조건으로서 아르곤:산소 = 20sccm:10sccm를 이용하여, 기판 온도 조건을 300℃로 하여, 각 산화물 타겟을 이용하여 금속 산화물막을 성막했다.
도 17에, In:Ga = 1:1[원자수비]의 산화물 타겟을 이용하여 성막한 금속 산화물막(IGO(1:1)), In:Ga = 22:78[원자수비]의 산화물 타겟을 이용하여 성막한 금속 산화물막(IGO(22:78)), In:Ga = 7:93[원자수비]의 산화물 타겟을 이용하여 성막한 금속 산화물막(IGO(7:93)), In:Ga = 2:98[원자수비]의 산화물 타겟을 이용하여 성막한 금속 산화물막(IGO(2:98)) 각각의 밴드 다이어그램을 나타낸다. 또한, 참고예로서, In:Ga:Zn = 1:1:1[원자수비]의 산화물 타겟을 이용하여 성막한 산화물 반도체막(IGZO(1:1:1)) 밴드 다이어그램을 나타낸다.
도 17로부터, 산화물 타겟에서, In에 대한 Ga의 원자수비가 증가함에 따라, 산화물 반도체막 및 금속 산화물막의 전자 친화력(χ)의 차이가 커진다.
이것으로부터, 산화물 반도체층 및 한쌍의 전극층의 사이에 형성하는 금속 산화물층으로서 실시형태 1에 도시하는 바와 같은 금속 산화물층, 대표적으로는 In과 Ga의 원자수비를 In:M = x:y로 했을 때, y/(x+y)가 0.75 이상 1 미만, 바람직하게는, 0.78 이상 1 미만, 보다 바람직하게는 0.80 이상 1 미만인 금속 산화물층을 이용함으로써, 산화물 반도체층과 금속 산화물층과의 사이에 전도대 하단(Ec)의 밴드 오프셋을 형성할 수 있다.
10 : 전자총실
12 : 광학계
14 : 시료실
16 : 광학계
18 : 카메라
20 : 관찰실
22 : 필름실
24 : 전자
28 : 물질
32 : 형광판
100 : 기판
101a : 제 1 도전층
101b : 제 1 도전층
102 : 게이트 전극층
103a : 제 2 도전층
103b : 제 2 도전층
104 : 게이트 절연층
104a : 질화물 절연층
104b : 산화물 절연층
106 : 산화물 반도체층
106a : 산화물 반도체막
108 : 금속 산화물층
108a : 금속 산화물막
109a : 제 1 도전층
109b : 제 1 도전층
110a : 전극층
110b : 전극층
110c : 전극층
111a : 제 2 도전층
111b : 제 2 도전층
112 : 산화물 절연층
114 : 산화물 절연층
116 : 질화물 절연층
117a : 개구부
117b : 개구부
118 : 전극층
119a : 전극층
119b : 전극층
119c : 전극층
200 : 트랜지스터
202a : 게이트 전극층
202b : 전극층
206 : 산화물 반도체층
210 : 트랜지스터
220 : 트랜지스터
230 : 트랜지스터
300 : 트랜지스터
306a : 산화물 반도체층
306b : 산화물 반도체층
316a : 산화물 반도체층
316b : 산화물 반도체층
310 : 트랜지스터
700 : 기판
701 : 화소부
702 : 주사선 구동 회로
703 : 주사선 구동 회로
704 : 신호선 구동 회로
710 : 용량 배선
712 : 게이트 배선
713 : 게이트 배선
714 : 드레인 전극층
716 : 트랜지스터
717 : 트랜지스터
718 : 액정 소자
719 : 액정 소자
720 : 화소
721 : 스위칭용 트랜지스터
722 : 구동용 트랜지스터
723 : 용량 소자
724 : 발광 소자
725 : 신호선
726 : 주사선
727 : 전원선
728 : 공통 전극
1001 : 본체
1002 : 하우징
1003a : 표시부
1003b : 표시부
1004 : 키보드 버튼
1021 : 본체
1022 : 고정부
1023 : 표시부
1024 : 조작 버튼
1025 : 외부 메모리 슬롯
1030 : 하우징
1031 : 하우징
1032 : 표시 패널
1033 : 스피커
1034 : 마이크로폰
1035 : 조작 키
1036 : 포인팅 디바이스
1037 : 카메라
1038 : 외부 접속 단자
1040 : 태양 전지
1041 : 외부 메모리 슬롯
1050 : 텔레비전 장치
1051 : 하우징
1052 : 기억 매체 재생 녹화부
1053 : 표시부
1054 : 외부 접속 단자
1055 : 스탠드
1056 : 외부 메모리
5100 : 펠릿
5100a : 펠릿
5100b : 펠릿
5101 : 이온
5102 : 산화 아연층
5103 : 입자
5105a : 펠릿
5105a1 : 영역
5105a2 : 펠릿
5105b : 펠릿
5105c : 펠릿
5105d : 펠릿
5105d1 : 영역
5105e : 펠릿
5120 : 기판
5130 : 타겟
5161 : 영역
8000 : 표시 모듈
8001 : 상부 커버
8002 : 하부 커버
8003 : FPC
8004 : 터치 패널
8005 : FPC
8006 : 표시 패널
8007 : 백 라이트 유닛
8008 : 광원
8009 : 프레임
8010 : 프린트 기판
8011 : 배터리

Claims (20)

  1. 반도체 장치에 있어서,
    산화물 반도체층;
    상기 산화물 반도체층과 접촉하여, In과 M을 포함하는 금속 산화물층; 및
    상기 금속 산화물층에 접촉하는 도전층을 포함하고,
    상기 도전층은 Cu, Al, Au, 및 Ag 중 하나를 포함하고,
    상기 M은 Ti, Ga, Y, Zr, La, Ce, Nd, 및 Hf 중 하나이고,
    상기 금속 산화물층에 포함되는 In과 M의 원자수비를 In:M = x:y로 했을 때, y/(x+y)는 0.75 이상 1 미만인, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 산화물 반도체층은 채널 형성 영역을 포함하고,
    상기 도전층은 소스 전극 또는 드레인 전극으로서의 기능을 하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 M은 Ga이고,
    In, Ga, 및 O 외의 원소가 0.1% 이하인 농도로 상기 금속 산화물층에 포함되어 있는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 도전층은 상기 금속 산화물층과 접촉하는 제 1 층과, 상기 제 1 층과 접촉하는 제 2 층을 포함하고,
    상기 제 1 층은 Ti, Ta, Mo, 및 W 중 하나를 포함하고,
    상기 제 2 층은 Cu, Al, Au, 및 Ag 중 하나를 포함하는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 산화물 반도체층은 제 1 산화물 반도체층, 및 상기 제 1 산화물 반도체층과 상기 금속 산화물층 사이의 제 2 산화물 반도체층을 포함하고,
    상기 제 1 산화물 반도체층의 두께는 상기 제 2 산화물 반도체층의 두께보다 큰, 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 2 산화물 반도체층의 전자 친화력은 상기 제 1 산화물 반도체층의 전자 친화력보다 작고, 상기 금속 산화물층의 전자 친화력보다 큰, 반도체 장치.
  7. 제 1 항에 따른 반도체 장치를 포함하는 전자 기기.
  8. 반도체 장치에 있어서,
    게이트 전극층;
    상기 게이트 전극층 위의 게이트 절연층;
    상기 게이트 전극층 위에 있고, 상기 게이트 절연층을 사이에 끼운, 산화물 반도체층;
    In과 M을 포함하고, 상기 산화물 반도체층 위에서 상기 산화물 반도체층과 접촉하는 금속 산화물층; 및
    상기 금속 산화물층과 접촉하는 전극층의 쌍을 포함하고,
    상기 전극층의 쌍은 Cu, Al, Au, 및 Ag 중 하나를 포함하고,
    상기 M은 Ti, Ga, Y, Zr, La, Ce, Nd, 및 Hf 중 하나이고,
    상기 금속 산화물층에 포함되는 In과 M의 원자수비를 In:M = x:y로 했을 때, y/(x+y)는 0.75 이상 1 미만인, 반도체 장치.
  9. 제 8 항에 있어서,
    상기 M은 Ga이고,
    In, Ga, 및 O 외의 원소가 0.1% 이하인 농도로 상기 금속 산화물층에 포함되어 있는, 반도체 장치.
  10. 제 8 항에 있어서,
    상기 전극층의 쌍은 상기 금속 산화물층과 접촉하는 제 1 층, 및 상기 제 1 층과 접촉하는 제 2 층을 포함하고,
    상기 제 1 층은 Ti, Ta, Mo, 및 W 중 하나를 포함하고,
    상기 제 2 층은 Cu, Al, Au, 및 Ag 중 하나를 포함하는, 반도체 장치.
  11. 제 8 항에 있어서,
    상기 산화물 반도체층은 제 1 산화물 반도체층, 및 상기 제 1 산화물 반도체층과 상기 금속 산화물층 사이의 제 2 산화물 반도체층을 포함하고,
    상기 제 1 산화물 반도체층의 두께는 상기 제 2 산화물 반도체층의 두께보다 큰, 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제 2 산화물 반도체층의 전자 친화력은 상기 제 1 산화물 반도체층의 전자 친화력보다 작고, 상기 금속 산화물층의 전자 친화력보다 큰, 반도체 장치.
  13. 제 8 항에 따른 반도체 장치를 포함하는 전자 기기.
  14. 반도체 장치에 있어서,
    제 1 게이트 전극층;
    상기 제 1 게이트 전극층 위의 제 1 게이트 절연층;
    상기 제 1 게이트 전극층 위에 있고, 상기 제 1 게이트 절연층을 사이에 끼운, 산화물 반도체층;
    In과 M을 포함하고, 상기 산화물 반도체층 위에서 상기 산화물 반도체층과 접촉하는 금속 산화물층;
    상기 금속 산화물층과 접촉하는 전극층의 쌍;
    상기 전극층의 쌍 위에서 상기 전극층의 쌍과 접촉하는 제 2 게이트 절연층; 및
    상기 산화물 반도체층 위에 있고, 상기 제 2 게이트 절연층을 사이에 끼운, 제 2 게이트 전극층을 포함하고,
    상기 전극층의 쌍은 Cu, Al, Au, 및 Ag 중 하나를 포함하고,
    상기 M은 Ti, Ga, Y, Zr, La, Ce, Nd, 및 Hf 중 하나이고,
    상기 금속 산화물층에 포함되는 In과 M의 원자수비를 In:M = x:y로 했을 때, y/(x+y)는 0.75 이상 1 미만이고,
    상기 제 1 게이트 전극층과 상기 제 2 게이트 전극층은 상기 제 1 게이트 절연층 및 상기 제 2 게이트 절연층에서의 개구부를 통해 서로 전기적으로 접속되는, 반도체 장치.
  15. 제 14 항에 있어서,
    상기 M은 Ga이고,
    In, Ga, 및 O 외의 원소가 0.1% 이하인 농도로 상기 금속 산화물층에 포함되어 있는, 반도체 장치.
  16. 제 14 항에 있어서,
    상기 전극층의 쌍은 상기 금속 산화물층과 접촉하는 제 1 층, 및 상기 제 1 층과 접촉하는 제 2 층을 포함하고,
    상기 제 1 층은 Ti, Ta, Mo, 및 W 중 하나를 포함하고,
    상기 제 2 층은 Cu, Al, Au, 및 Ag 중 하나를 포함하는, 반도체 장치.
  17. 제 14 항에 있어서,
    상기 산화물 반도체층은 제 1 산화물 반도체층, 및 상기 제 1 산화물 반도체층과 상기 금속 산화물층 사이의 제 2 산화물 반도체층을 포함하고,
    상기 제 1 산화물 반도체층의 두께는 상기 제 2 산화물 반도체층의 두께보다 큰, 반도체 장치.
  18. 제 17 항에 있어서,
    상기 제 2 산화물 반도체층의 전자 친화력은 상기 제 1 산화물 반도체층의 전자 친화력보다 작고, 상기 금속 산화물층의 전자 친화력보다 큰, 반도체 장치.
  19. 제 14 항에 있어서,
    상기 산화물 반도체층의 측면들은, 상기 제 2 게이트 절연층을 사이에 끼우고, 상기 제 2 게이트 전극층에 대향하는, 반도체 장치.
  20. 제 14 항에 따른 반도체 장치를 포함하는 전자 기기.
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