KR20120085193A

KR20120085193A - 세라믹 전자부품

Info

Publication number: KR20120085193A
Application number: KR1020120002393A
Authority: KR
Inventors: 코지 사토; 유키오 사나다; 마코토 오가와; 야스히로 니시사카
Original assignee: 가부시키가이샤 무라타 세이사쿠쇼
Priority date: 2011-01-21
Filing date: 2012-01-09
Publication date: 2012-07-31
Also published as: CN102610388A; JP2012164966A; CN102610388B; US8319594B2; KR101290153B1; US20120188682A1

Abstract

특히 박형 세라믹 전자부품에 있어서, 실장시 또는 사용시에 있어서 가해지는 응력에 의해 생길 수 있는 크랙을 억제한다.
제1 및 제2 외부전극(23, 24)은 세라믹 소체(22)의 실장면측을 향하는 주면(28)상에 있어서, 소정의 갭 영역을 사이에 두고 서로 대향하도록 배치되어 있다. 외부전극(23, 24)은 베이스층(35)과 이것을 피복하는 Cu 도금층(36)을 포함한다. 베이스층(35)의 갭 영역측의 단부 위치에서의 Cu 도금층(36)의 두께를 t, 베이스층(35)의 갭 영역측의 단부에서 Cu 도금층(36)의 갭 영역측의 단부까지의 거리를 d로 했을 때, 0.1≤t/d≤0.5가 된다. 이와 같이 Cu 도금층(36)을 늘임으로써 외부전극(23, 24)의, 주면(28)상에서의 선단 부분에 대한 응력 집중을 분산시킬 수 있게 되어, 실장시나 사용시에 생길 수 있는 크랙을 억제할 수 있다.

Description

세라믹 전자부품{CERAMIC ELECTRONIC COMPONENT}

본 발명은 세라믹 전자부품에 관한 것으로서, 특히 세라믹 전자부품에 구비되는 외부전극 구조에 관한 것이다.

최근, 휴대전화기나 휴대 음악 플레이어 등의 전자기기의 소형화나 박형화에 따라, 전자기기에 탑재되는 세라믹 전자부품의 소형화나 박형화가 급속히 진행되고 있다. 통상, 세라믹 전자부품은 전자기기 내부에 탑재되는 배선 기판상에 실장되는데, 세라믹 전자부품의 소형화나 박형화에 따라 세라믹 전자부품 자체의 강도는 저하되는 경향이 있다.

예를 들면 일본국 공개특허공보 2009-146732호(특허문헌 1)의 도 1에 기재된 세라믹 전자부품은 특정 조성을 가지는 도전성 페이스트를 이용해서 외부전극의 베이스층을 베이킹에 의해 형성하고, 그 위에 도금층을 형성한 구조를 가지는데, 실장시에 발생하는 응력이 도금층을 포함하는 외부전극의 선단 부분에 집중되기 쉬워져, 그 부분을 기점으로 해서 세라믹 전자부품에 크랙이 생기는 경우가 있다. 이하, 도 15를 참조하여 보다 구체적으로 설명한다.

도 15는 종래의 세라믹 전자부품의 일례로서의 적층 세라믹 콘덴서(1)를 도해적으로 나타내는 단면도로서, 실장시에 가해지는 응력에 의해 야기되는 문제를 설명하기 위한 것이다.

적층 세라믹 콘덴서(1)에 구비되는 세라믹 소체(2)는 서로 대향하는 제1 주면(3) 및 제2 주면(4)을 가지며, 제2 주면(4)이 실장면측을 향한다. 세라믹 소체(2)의 각 단부에는 외부전극(5, 6)이 형성되어 있다. 이 적층 세라믹 콘덴서(1)를 배선 기판(도시하지 않음)상에 실장할 때에는 실장기의 흡착 헤드(도시하지 않음)에 의해 제1 주면(3)을 흡착하여 배선 기판의 랜드상에 마운트하는데, 도 15에 나타내는 바와 같이, 제1 주면(3)에는 마운트시의 관성에 의한 응력이 가해져 역점(7)이 형성된다. 그리고 적층 세라믹 콘덴서(1)의 양 단에 형성된 제1 및 제2 외부전극(5, 6)과 배선 기판과의 접점이 지점(8, 9)이 된다. 이 결과, 실장면에 있어서의 외부전극(5, 6)의 각각의 주면(4)상에 돌아들어가는 부분의 선단 부분(점선으로 둘러싼 부분)이 작용점(10, 11)이 되고, 이 부분을 기점으로 해서 세라믹 소체(2)의 내부에 크랙이 생기기 쉬워진다.

이러한 현상은 세라믹 소체(2)의 주면(3, 4)과 실장면이 평행해질 경우에 생기기 쉽고, 그 중에서도 적층 세라믹 콘덴서(1)의 높이방향의 치수가 얇아질수록 생기기 쉽다.

일본국 공개특허공보 2009-146732호

그러므로 본 발명의 목적은 상술한 것과 같은 문제를 해결할 수 있는 세라믹 전자부품의 외부전극 구조를 제공하고자 하는 것이다.

본 발명은 서로 대향하는 제1 주면 및 제2 주면, 서로 대향하는 제1 측면 및 제2 측면, 서로 대향하는 제1 단면 및 제2 단면을 가지며, 제2 주면이 실장면측을 향하는 세라믹 소체와, 세라믹 소체에서의 제1 단면측의 위치로서, 적어도 제2 주면상에 배치된 제1 외부전극과, 세라믹 소체에서의 제2 단면측의 위치로서, 적어도 제2 주면상에 배치된 제2 외부전극을 구비하고, 제1 외부전극과 제2 외부전극은 제2 주면상에 있어서, 소정의 갭 영역을 사이에 두고 서로 대향하도록 배치되어 있는 세라믹 전자부품에 관한 것으로서, 상술한 기술적 과제를 해결하기 위해 다음과 같은 구성을 구비하는 것을 특징으로 하고 있다.

즉, 제1 외부전극 및 제2 외부전극은 베이스층과, 베이스층을 피복하는 적어도 1개의 층으로 이루어지는 Cu 도금층을 포함하고, 제1 외부전극 및 제2 외부전극에 있어서, 베이스층의 갭 영역측의 단부 위치에서의 Cu 도금층의 두께를 t, 베이스층의 갭 영역측의 단부에서 Cu 도금층의 갭 영역측의 단부까지의 거리를 d로 했을 때, 0.1≤t/d≤0.5인 것을 특징으로 하고 있다.

상기 두께(t) 및 거리(d)의 측정은 시료가 되는 세라믹 전자부품을, 제1 및 제2 측면 사이를 연결하는 방향의 치수가 1/2이 될 때까지 연마기로 측면과 평행하게 연마를 실시하고, 그 연마 단면에 나타난 Cu 도금층의 두께(t), 거리(d)를 길이 측정 기능이 있는 현미경 등을 이용해서 측정할 수 있다.

바람직한 실시양태에서는 제1 및 제2 외부전극에 있어서, Cu 도금층의 두께는 베이스층의 두께보다 두껍다.

또한 제1 및 제2 외부전극은 각각 제1 및 제2 단면측에서 갭 영역측으로 향할수록 가늘어지는 단면형상으로 되어도 된다.

본 발명에 의하면, 세라믹 소체의 실장면측에 향하는 제2 주면에 있어서, 0.1≤t/d≤0.5로 표시되도록 Cu 도금층을 연장시킴으로써, 베이스층의 단부와 도금층의 단부와의 거리를 길게 할 수 있고, 그 결과, 외부전극의, 제2 주면상에서의 선단 부분에 대한 응력을 한 점에 집중시키지 않고 분산시킬 수 있게 되어, 실장시에 생길 수 있는 크랙을 억제할 수 있다.

또한 Cu 도금층의 선단이 연장됨으로써 외부전극간의 거리도 짧게 할 수 있기 때문에, 실장시의 응력에 대한 강도가 증가하여 실장시에 생길 수 있는 크랙을 억제할 수 있다.

도 1은 본 발명의 제1 실시형태에 의한 적층 세라믹 콘덴서(21)의 외관을 나타내는 사시도이다.
도 2는 도 1에 나타낸 적층 세라믹 콘덴서(21)의 제2 측면(30)측을 나타내는 측면도이다.
도 3은 도 1의 선 A-A를 따라 자른 단면도이다.
도 4는 도 1에 나타낸 적층 세라믹 콘덴서(21)에 구비되는 세라믹 소체(22)의 내부 구조를 나타내는 평면도이다.
도 5는 도 3의 부분 B를 확대해서 나타내는 단면도이다.
도 6은 본 발명의 제2 실시형태에 의한 적층 세라믹 콘덴서(21a)를 나타내는, 도 3에 대응하는 단면도이다.
도 7은 본 발명의 제3 실시형태에 의한 적층 세라믹 콘덴서(21b)를 나타내는, 도 3에 대응하는 단면도이다.
도 8은 본 발명의 제4 실시형태에 의한 적층 세라믹 콘덴서(21c)의 일부를 나타내는 단면도이다.
도 9는 본 발명의 제5 실시형태에 의한 적층 세라믹 콘덴서(21d)를 나타내는, 도 2에 대응하는 측면도이다.
도 10은 도 9에 나타낸 적층 세라믹 콘덴서(21d)를 나타내는, 도 3에 대응하는 단면도이다.
도 11은 도 9에 나타낸 적층 세라믹 콘덴서(21d)에 구비되는 세라믹 소체(22)의 내부 구조를 나타내는, 도 4에 대응하는 평면도이다.
도 12는 본 발명의 제6 실시형태에 의한 적층 세라믹 콘덴서(21e)를 나타내는, 도 2에 대응하는 측면도이다.
도 13은 도 12에 나타낸 적층 세라믹 콘덴서(21e)를 나타내는, 도 3에 대응하는 단면도이다.
도 14는 도 12에 나타낸 적층 세라믹 콘덴서(21e)에 구비되는 세라믹 소체(22)의 내부 구조를 나타내는, 도 4에 대응하는 평면도이다.
도 15는 종래의 적층 세라믹 전자부품의 일례로서의 적층 세라믹 콘덴서(1)를 나타내는 단면도로서, 실장시에 가해지는 응력에 의해 야기되는 문제를 설명하기 위한 것이다.

[제1 실시형태]

도 1 내지 도 5를 참조하여, 본 발명의 제1 실시형태에 따른 적층 세라믹 콘덴서(21)에 대하여 설명한다.

적층 세라믹 콘덴서(21)는 세라믹 소체(22), 외부전극(23, 24), 내부전극(25, 26)을 구비하고 있다. 이하, 적층 세라믹 콘덴서(21) 구조의 상세를, (1)세라믹 소체, (2)외부전극, (3)내부전극으로 나누어 설명하고, 그 후 (4)제조방법에 대하여 설명한다.

(1)세라믹 소체

세라믹 소체(22)는 도 1 등에 나타내는 바와 같이, 서로 대향하는 제1 주면(27) 및 제2 주면(28), 서로 대향하는 제1 측면(29) 및 제2 측면(30), 서로 대향하는 제1 단면(31) 및 제2 단면(32)을 가지고 있다. 적층 세라믹 콘덴서(21)의 실장시에는 제2 주면(28)이 실장면측을 향해, 배선 기판(도시하지 않음)상에 실장된다. 세라믹 소체(22)는 코너부 및 모서리부가 둥그스름하게 되어 있는 것이 바람직하다.

세라믹 소체(22)는 도 3에 나타내는 바와 같이, 적층된 복수의 세라믹층(33)을 가지고 구성되는 적층 구조를 가지고 있다. 세라믹층(33)을 구성하는 세라믹 재료로서는 예를 들면 BaTiO₃, CaTiO₃, SrTiO₃, CaZrO₃ 등을 주성분으로 하는 유전체 세라믹을 이용할 수 있다. 또한 이들 주성분에 Mn 화합물, Mg 화합물, Si 화합물, Co 화합물, Ni 화합물, 희토류원소 화합물 등의 부성분을 첨가한 것을 사용해도 된다.

세라믹 소체(22)는 소성 공정을 거쳐서 얻어지는 것인데, 각 세라믹층(33)의 소성 후의 두께는 0.5?10㎛인 것이 바람직하다.

후술하는 외부전극(23, 24)이 형성된 세라믹 소체(22), 즉 적층 세라믹 콘덴서(1)에 있어서, 도 1에 나타내는 바와 같이 제1 및 제2 단면(31, 32) 사이를 연결하는 방향의 치수를 L, 제1 및 제2 측면(29, 30) 사이를 연결하는 방향의 치수를 W, 제1 및 제2 주면(27, 28) 사이를 연결하는 방향의 치수를 T로 했을 때, T≤W<L, 1/5W≤T≤1/2W, T≤0.3mm를 만족하는 박형인 것이 바람직하다. 구체적으로는 0.1mm≤T≤0.3mm, 0.4mm≤L≤1mm, 0.2mm≤W≤0.5mm인 것이 바람직하다.

한편 이 실시형태에서는 세라믹 전자부품의 예로서 적층 세라믹 콘덴서(21)를 채택했기 때문에, 세라믹층(33)을 구성하는 세라믹으로서 유전체 세라믹을 이용했지만, PZT계 세라믹 등의 압전체 세라믹을 이용하면, 압전부품으로서 기능하는 세라믹 전자부품을 얻을 수 있고, 스피넬계 세라믹 등의 반도체 세라믹을 이용하면, 서미스터로서 기능하는 세라믹 전자부품을 얻을 수 있으며, 페라이트 등의 자성체 세라믹을 이용하면, 인덕터로서 기능하는 세라믹 전자부품을 얻을 수 있다.

또한 이 실시형태에서는 세라믹 소체(22)가 복수의 세라믹층(33)을 가지고 구성되는 적층 구조를 가지고 있었지만, 적층형 세라믹 전자부품을 구성하지 않을 경우에는 세라믹 소체는 내부전극을 가지지 않고, 적층 구조가 아니라 단층 구조여도 된다.

(2)외부전극

제1 외부전극(23)은 세라믹 소체(22)에서의 제1 단면(31)측의 위치로서 적어도 제2 주면(28)상에 배치되고, 제2 외부전극(24)은 세라믹 소체(22)에서의 제2 단면(32)측의 위치로서 적어도 제2 주면(28)상에 배치된다. 그리고 제1 외부전극(23)과 제2 외부전극(24)은 제2 주면(28)상에 있어서, 소정의 갭 영역(34)을 사이에 두고 서로 대향하도록 배치되어 있다.

보다 구체적으로는, 제1 외부전극(23)은 제1 주면(27), 제1 단면(31) 및 제2 주면(28)에 걸쳐 형성되며, 제1 단면(31)상에 있어서 제1 내부전극(25)과 전기적으로 접속되어 있다. 한편, 제2 외부전극(24)은 제1 주면(27), 제2 단면(32) 및 제2 주면(28)에 걸쳐 형성되며, 제2 단면(32)상에 있어서 제2 내부전극(26)과 전기적으로 접속되어 있다.

이 실시형태에 있어서, 바람직하게는 도 1 및 도 2로부터 알 수 있듯이, 제1 및 제2 외부전극(23, 24)은 제1 및 제2 측면(29, 30)상에는 실질적으로 형성되지 않는다. 이 때문에, 도 1에 나타낸 W방향에 관해서, 적층 세라믹 콘덴서(21)의 소형화를 도모할 수 있다.

제1 외부전극(23)에 대하여 도 5에 도시되어 있는 바와 같이, 제1 및 제2 외부전극(23, 24)은 모두, 베이스층(35)과, 베이스층(35)을 피복하는 적어도 1개의 층으로 이루어지는 Cu 도금층(36)을 가진다.

베이스층(35)을 구성하는 도전 성분으로서, 예를 들면 Ni, Cu, Ag, Pd, Au 등의 금속이나 Ag-Pd 합금 등의, 이들 금속의 1종 이상을 포함하는 합금을 사용할 수 있다.

베이스층(35)은 무기 결합재를 포함하고 있다. 무기 결합재는 세라믹 소체(22)에 대한 밀착 강도를 높이기 위한 성분이다. 베이스층(35)이 세라믹 소체(22)와 동시 소성됨으로 인해 형성될 경우, 무기 결합재로서는 세라믹 소체(22)에 포함되는 세라믹 재료와 동종의 세라믹 재료 또는 주성분이 같은 세라믹 재료를 사용할 수 있다. 한편, 베이스층(35)이 도전성 페이스트를 도포해서 베이킹함으로써 형성될 경우, 무기 결합재로서는 예를 들면 유리 성분을 사용할 수 있다. 베이스층(35)에서의 무기 결합재의 함유량은 40체적%?60체적%의 범위 내인 것이 바람직하다.

베이스층(35)은 통상 제1 주면(27)에서 제1 또는 제2 단면(31 또는 32)을 거쳐 제2 주면(28)에 이르도록 형성되는데, 제1 및 제2 주면(27, 28)상에만 형성되어도 되고, 나아가서는 제2 주면(27)상에만 형성되어도 된다. 후자와 같이, 베이스층(35)이 단면(31 또는 32)상에 형성되지 않을 경우에는, Cu 도금층(36)이 직접 제1 또는 제2 내부전극(25 또는 26)과 전기적으로 접속되게 된다.

Cu 도금층(36)은 복수층으로 구성되어 있어도 된다. 상술한 베이스층(35)의 두께는 0.1?20㎛ 정도로 할 수 있지만, Cu 도금층(36)은 1층으로 이루어질 경우나 복수층으로 이루어질 경우에 관계없이, 그 두께가 베이스층(35)보다 두꺼운 것이 바람직하다. 구체적으로 Cu 도금층(36)의 두께는 1?15㎛가 된다.

도시하지 않지만, Cu 도금층(36) 위에, 필요에 따라서 상층 도금층이 더 형성되어 있어도 된다. 상층 도금층을 구성하는 도전 성분으로서는 예를 들면 Cu, Ni, Sn, Pb, Au, Ag, Pd, Bi 및 Zn으로 이루어지는 군에서 선택되는 1종의 금속 또는 당해 금속을 포함하는 합금을 사용할 수 있다. 상층 도금층의 두께는 1?15㎛인 것이 바람직하다. 또한 상층 도금층은 복수층으로 구성되어 있어도 된다. 바람직하게는, 상층 도금층은 Ni 도금층 및 Sn 도금층의 2층 구조이다.

상술한 바와 같이, 제1 외부전극(23)과 제2 외부전극(24)은 제2 주면(28)상에 있어서, 소정의 갭 영역(34)을 사이에 두고 서로 대향하도록 배치되어 있다. 이 실시형태에서 제1 외부전극(23)과 제2 외부전극(24)은 제1 주면(27)상에서도 소정의 갭 영역을 사이에 두고 서로 대향하도록 배치되어 있다.

본 발명에서는 도 5에 나타내는 바와 같이, 베이스층(35)의 갭 영역(34)(도 3 참조)측의 단부 위치에서의 Cu 도금층(36)의 두께를 t, 베이스층(35)의 갭 영역(34)측의 단부에서 Cu 도금층(36)의 갭 영역(34)측의 단부까지의 거리를 d로 했을 때,

0.1≤t/d≤0.5

의 조건을 만족시키도록 이루어진다.

이로 인해, 베이스층(35)의 갭 영역(34)측의 단부 위치에서의 Cu 도금층(36)의 두께(t)를 작게 하면서, 베이스층(35)의 단부와 Cu 도금층(36)의 선단과의 거리(d)를 길게 할 수 있기 때문에, 실장시에 베이스층(35)의 단부에 걸리는 응력과 Cu 도금층(36)의 선단에 걸리는 응력을 한 점에 집중시키지 않고 분산할 수 있어, 실장시에 생길 수 있는 크랙을 억제할 수 있다. 또한 Cu 도금층(36)의 선단이 연장됨으로써, 외부전극(23, 24) 사이의 거리도 짧게 할 수 있기 때문에, 실장시의 응력에 대한 강도가 증가하여 실장시에 생길 수 있는 크랙을 억제할 수 있다.

상기와 같은 조건을 만족하는 것, 즉 상기 두께(t)를 작게 하면서 상기 거리(d)를 길게 늘이는 것은 예를 들면 Cu 도금층(36)을 위한 도금욕의 금속 이온 농도를 통상보다 낮게 함으로써 달성할 수 있다.

일반적으로 도금층을 형성할 때, 세라믹 소체의 주면 및 단면에 형성되어 있는 베이스층 부근에서는, 도금층을 형성하기 위해 금속 이온의 소비량이 많아져 금속 이온 농도가 흐려지는 경향이 있다. 한편 세라믹 소체의 갭 영역 부근에서는 베이스층이 존재하지 않기 때문에, 금속 이온의 소비량은 베이스층이 형성되어 있는 부분보다 적어, 금속 이온 농도가 비교적 짙은 경향이 있다. 이러한 경향은 금속 이온 농도가 낮은 도금욕에서 보다 현저해진다. 또한 도금층을 형성할 경우, 전계는 베이스층의 주면 및 단면 부분보다, 베이스층의 갭 영역측의 단부 위치에 집중되기 쉬워지므로, 전계가 집중되기 쉬운 베이스층의 갭 영역측의 단부 위치에서 도금층이 우선적으로 석출되게 된다.

상기 두 가지 이유로 인해, 금속 이온 농도가 낮은 도금욕으로 도금층을 형성할 경우, 세라믹 소체의 주면 및 단면에 형성되어 있는 베이스층 부근에서는 금속 이온이 적고 전계도 낮기 때문에 도금층이 형성되기 어려운 상태가 된다. 한편 베이스층의 단부에서는 세라믹 소체의 주면 및 단면에 형성되어 있는 베이스층 부근보다 전계가 높고 금속 이온의 농도도 높기 때문에, 세라믹 소체의 주면 및 단면에 형성되어 있는 베이스층 부근보다 금속 이온의 공급량이 많아진다. 그 결과, 도금층에 있어서, 두께(t)의 성장을 억제하면서도 거리(d)를 늘일 수 있다.

Cu 도금층(36)은 세라믹 소체(22)의 단면(31, 32)의 각각에서부터 갭 영역(34)측의 단부에 근접할수록 가늘어지는 형상을 가지고 있다.

제1 외부전극(23)에 대하여 도 5에 나타내는 바와 같이, 외부전극(23, 24)의 각 일부, 보다 구체적으로, 베이스층(35)의 일부는 세라믹 소체(22)의 내부에 박혀 있어도 된다. 이 경우, 주면(28)상에 있는 외부전극(23)의 두께를 t0으로 하고, 외부전극(23)의 일부가 세라믹 소체(22)에 박혀 있는 부분의 두께를 t1으로 하면, (1/10)t0≤t1≤(2/5)t0으로 되어 있는 것이 바람직하다.

t1이 (1/10)t0 미만이면, 외부전극(23)과 세라믹 소체(22)의 밀착성이 너무 낮아져 외부전극(23)의 박리가 생기기 쉬워져서 신뢰성이 낮아지는 경우가 있다. 또한 t1이 (1/10)t0 미만이면, 외부전극(23)이 박혀 있지 않은 부분의 두께가 너무 커져서, 적층 세라믹 콘덴서(21)의 박형화를 충분히 꾀하지 못하는 경우가 있다.

한편, t1이 (2/5)t0보다 클 경우에는 적층 세라믹 콘덴서(21)의 신뢰성이 저하되는 경우가 있다. 보다 구체적으로는, 외부전극(23)이 세라믹 소체(22)의 주면(28)에 박힐 때에, 내부전극(25 또는 26)에 큰 응력이 부여되어 내부전극(25 또는 26)이 손상되어 버려서, 원하는 용량이 얻어지지 않거나 단락이 발생하는 경우가 있다.

한편 이 실시형태에서 t0은 예를 들면 10?50㎛ 정도로 할 수 있다.

(3)내부전극

도 3에 나타내는 바와 같이, 복수의 제1 내부전극(25) 및 복수의 제2 내부전극(26)은 세라믹층(33)을 개재하여 서로 대향하면서, 세라믹 소체(22)의 적층방향으로 번갈아 배열된다.

도 4에서 제1 내부전극(25)은 실선으로 도시되고, 제2 내부전극(26)은 점선으로 도시되어 있다. 도 4 및 도 3에 나타내는 바와 같이, 제1 내부전극(25)은 제1 단면(31)에 있어서 제1 외부전극(23)과 전기적으로 접속되도록 인출되고, 한편 제2 내부전극(26)은 제2 단면(32)에 있어서 제2 외부전극(24)과 전기적으로 접속되도록 인출되어 있다.

내부전극(25, 26)을 구성하는 도전 성분으로서는 예를 들면 Ni, Cu, Ag, Pd, Ag-Pd 합금, Au 등을 이용할 수 있다.

또한 내부전극(25, 26)의 각 두께는 0.3?2.0㎛인 것이 바람직하다.

(4)제조방법

적층 세라믹 콘덴서(21)는 예를 들면 다음과 같이 해서 제조된다.

(4)-1.

세라믹층(33)이 될 세라믹 그린시트, 내부전극용 도전성 페이스트, 및 외부전극의 베이스층용 도전성 페이스트를 준비한다. 세라믹 그린시트 그리고 내부전극용 및 외부전극의 베이스층용 각 도전성 페이스트에는 바인더 및 용제가 포함되는데, 공지의 유기 바인더나 유기 용제를 사용할 수 있다.

(4)-2.

세라믹 그린시트상에, 예를 들면 스크린 인쇄 등에 의해 소정 패턴으로 도전성 페이스트를 인쇄하여, 내부전극을 위한 도전성 페이스트막을 형성한다.

(4)-3.

도전성 페이스트막이 인쇄되지 않은 외층용 세라믹 그린시트를 소정 매수 적층하고, 그 위에 내부전극을 위한 도전성 페이스트막이 인쇄된 세라믹 그린시트를 순차 적층하고, 그 위에 외층용 세라믹 그린시트를 소정 매수 적층하여 마더 적층체를 제작한다.

(4)-4.

마더 적층체의 양쪽 주면에, 스크린 인쇄 등에 의해 외부전극의 베이스층이 될 도전성 페이스트막을 형성한다.

(4)-5.

마더 적층체를 정수압 프레스 등의 수단에 의해 적층방향으로 프레스한다. 이 때, 베이스층을 박아 넣을 경우, 그 박아 넣는 양은 예를 들면 프레스량, 프레스압이나, 프레스시에 마더 적층체에 접촉하는 부재의 경도나 탄성률을 변경함으로써 조정할 수 있다. 예를 들면, 대향하는 금형과 마더 적층체의 양쪽 주면과의 각 사이에 고무 등의 탄성체를 개재시키지 않고 마더 적층체를 프레스했을 경우에는, 베이스층을 박아 넣는 양이 커진다. 그에 반해, 대향하는 금형과 마더 적층체의 양쪽 주면과의 각 사이에 고무 등의 탄성체를 개재시킨 상태로 프레스했을 경우에는 박아 넣는 양이 상대적으로 작아진다. 그리고 탄성체의 탄성률 등을 변경함으로써 박아 넣는 양을 미세 조정할 수 있다.

(4)-6.

마더 적층체를 소정 사이즈로 컷팅하여, 소성 전의 세라믹 소체를 잘라낸다. 이 때, 배럴 연마 등에 의해, 소성 전의 세라믹 소체의 코너부나 모서리부를 둥그스름하게 해도 된다.

(4)-7.

필요에 따라, 소성 전의 세라믹 소체의 양 단면에도 예를 들면 딥법 등으로 도전성 페이스트를 도포한다. 이로 인해, 세라믹 소체의 양 단면에도 외부전극의 베이스층이 될 도전성 페이스트막을 형성한다.

(4)-8.

소성 전의 세라믹 소체를 소성한다. 소성 온도는 사용되는 세라믹 재료나 도전 재료에 따라 다르지만 900?1300℃인 것이 바람직하다. 이로 인해, 세라믹 그린시트, 내부전극용 도전성 페이스트 및 외부전극의 베이스층용 도전성 페이스트가 동시 소성되어, 소결된 상태에 있는 세라믹 소체(22)가 얻어진다.

(4)-9.

필요에 따라 세라믹 소체(22)에 대하여 배럴 연마 등의 연마를 실시한다.

(4)-10.

그 후 도금 처리를 실시하여, 외부전극의 베이스층을 피복하는 Cu 도금층을 형성한다. 도금 처리를 할 때에는 전해 도금 및 무전해 도금 중 어느 것을 채용해도 된다. 한편 무전해 도금에서는 도금 석출 속도를 향상시키기 위해, 촉매 등에 의한 전처리가 필요하게 되어 공정이 복잡해진다는 단점이 있다. 따라서, 통상적으로는 전해 도금을 채용하는 것이 바람직하다. 도금 처리시에는 배럴 도금법을 이용하는 것이 바람직하다.

(4)-11.

다음으로 필요에 따라서 Cu 도금층 위에 상층 도금층을 형성한다.

이상과 같이 해서, 적층 세라믹 콘덴서(21)가 완성된다.

다음으로 본 발명에 의한 효과를 확인하기 위해, 상기 제1 실시형태에 기초해서 실시한 실험예에 대하여 설명한다.

실험에 이용한 적층 세라믹 콘덴서는 이하와 같은 설계 조건을 가진다.

소성 후의 세라믹층의 두께: 1.4㎛

세라믹층을 구성하는 세라믹 재료: BaTiO₃

내부전극의 적층수: 23장

용량: 100nF

정격 전압: 6.3V

적층 세라믹 콘덴서 전체의 사이즈: L×W×T=1mm×0.5mm×0.15mm

세라믹 소체의 두께: 108㎛

외부전극의 베이스층: 두께 5.0㎛의 Ni막

외부전극의 Cu 도금층: 갭 영역측의 단부 위치에서의 두께(t)가 7㎛인 Cu 도금층을 1층 형성

소성 조건: 최고 온도 1200℃로 2시간 유지.

상기의 설계 조건을 공통으로 하면서, 도금욕의 금속 이온 농도를 낮게 하는 방향으로 제어함으로써, 외부전극의 베이스층의 갭 영역측의 단부에서 Cu 도금층의 갭 영역측의 단부까지의 거리(d)를, 표 1에 나타내는 바와 같이 11.7?70.0㎛의 범위에서 변경한 시료 1?7에 따른 적층 세라믹 콘덴서를 각각 20개씩 제작하였다.

한편 Cu 도금층에 관한 상술한 두께(t) 및 거리(d)는 다음과 같이 해서 측정하였다. 시료가 되는 적층 세라믹 콘덴서를, W방향의 치수가 1/2이 될 때까지, 연마기(유니온코가쿠 가부시키가이샤 제품 "GP-101")로 LT면에 평행하게 연마를 실시하여, 그 연마 단면에 드러난 Cu 도금층에 대하여 상기 두께(t) 및 거리(d)를, 광학 현미경(가부시키가이샤 니콘 제품 "MEASURESCOPE MM-10")을 이용해서 측정하였다. 상기 두께(t) 및 거리(d)는 시료 1?7의 각각 20개씩 제작된 시료의 연마 단면에 나타나는 4개의 베이스층의 갭 영역측의 단부의 두께(t) 및 거리(d)를 각각 측정하고, 마지막에 그들 모두를 시료 1?7마다 평균값화한 것이다.

얻어진 시료를 평가하기 위해, 각 시료에 따른 적층 세라믹 콘덴서의 항절 강도(flexural strength)를 측정하였다. 한편 측정방법에 대해서는 일본국 공개특허공보 2010-237197호에 기재된 방법을 채용하였다. 구체적으로는, 스테이지 위에 놓인 적층 세라믹 콘덴서의 주면 중앙에 압압자를 대고 점차 하중이 높아지도록 힘을 가해, 세라믹 콘덴서가 파괴되었을 때의 하중을 AE(Acoustic Emission) 센서로 검출하고, 그 때의 하중값을 항절 강도로 하고 있다. 시료 1?7에 있어서 각각 20개의 값을 측정하고, 시료 1?7마다 평균값화한 결과가 표 1에 나타나 있다.

표 1에 나타낸 항절 강도에 있어서, 그것이 1.4N 이상이면 합격이라고 판정할 수 있다.

시료 2?7에서는 항절 강도가 1.4N 이상이고, t/d가 0.1≤t/d≤0.5의 조건을 만족하고 있다. 이에 반해, 시료 1에서는 t/d가 0.1≤t/d≤0.5의 범위 외인 0.60이고, 항절 강도가 1.37N으로 떨어진다. 이것으로부터, t/d가 0.1≤t/d≤0.5의 조건을 만족하면, 1.4N 이상의 높은 항절 강도가 얻어짐을 알 수 있다.

이상에서 설명한 제1 실시형태의 변형예로서, 베이스층(35)을 도금에 의해 형성하는 실시형태도 가능하다. 베이스층(35)을 도금에 의해 형성할 경우에는 베이스층(35)을 구성하는 금속으로서 예를 들면 Cu, Ni, Ag, Pd, Ag-Pd 합금, Au, Sn, Pd, Bi 및 Zn으로 이루어지는 군에서 선택되는 1종의 금속 또는 당해 금속을 포함하는 합금을 사용할 수 있다. 형성된 도금막은 유리 성분을 포함하지 않는 것이 바람직하다. 또한 도금막의 단위체적당 금속비율은 99체적% 이상인 것이 바람직하다. 도금막의 두께는 가장 두꺼운 부분에서 1?15㎛인 것이 바람직하다. 한편 베이스층(35)에서, 제1 및 제2 단면(31, 32)상의 부분만 도금막으로 형성하고, 제1 및 제2 주면(27, 28)상의 부분에 대해서는 도전성 페이스트를 도포하여 베이킹함으로써 형성해도 된다.

[제2 실시형태]

본 발명의 제2 실시형태가 도 6에 도시되어 있다. 도 6은 도 3에 대응하는 도면이다. 도 6에 있어서, 도 3에 나타내는 요소에 상당하는 요소에는 동일한 참조 부호를 부여하고 중복되는 설명은 생략한다.

도 6에 나타낸 적층 세라믹 콘덴서(21a)는 외부전극(23, 24)이 제1 주면(27)상에는 형성되지 않는 것을 특징으로 하고 있다. 이로 인해, 적층 세라믹 콘덴서(21a)의 박형화를 도모할 수 있다.

이 적층 세라믹 콘덴서(21a)는, 기판(도시하지 않음)상에 면 실장될 경우에는 외부전극(23, 24)을 아래로 향하게 해서 실장되고, 기판 내부에 박아 넣을 경우에는 외부전극(23, 24)을 위로 향하게 해서 실장되는 경우가 있다.

[제3 실시형태]

본 발명의 제3 실시형태가 도 7에 도시되어 있다. 도 7은 도 3에 대응하는 도면이다. 도 7에 있어서, 도 3에 나타내는 요소에 상당하는 요소에는 동일한 참조 부호를 부여하고 중복되는 설명은 생략한다.

도 7에 나타낸 적층 세라믹 콘덴서(21b)는 외부전극(23, 24)이 제1 및 제2 주면(27, 28)상에만 배치되어 있는 것을 특징으로 하고 있다.

또한 세라믹 소체(22)의 내부에는, 제1 내부전극(25)과 제1 외부전극(23)을 전기적으로 접속하도록 제1 및 제2 주면(27, 28)의 각각에까지 이르는 제1 비어 홀 도체(37)와, 제2 내부전극(26)과 제2 외부전극(24)을 전기적으로 접속하도록 제1 및 제2 주면(27, 28)의 각각에까지 이르는 제2 비어 홀 도체(38)가 형성되어 있다.

한편 상기 제3 실시형태의 변형예로서, 외부전극(23, 24)이 제1 주면(27)상에는 형성되지 않고, 비어 홀 도체(48, 49)가 제2 주면(28)에만 이르도록 형성되어도 된다.

[제4 실시형태]

본 발명의 제4 실시형태가 도 8에 도시되어 있다. 도 8은 도 3의 일부를 확대해서 나타낸 도면에 상당한다. 도 8에 있어서, 도 3에 나타내는 요소에 상당하는 요소에는 동일한 참조 부호를 부여하고 중복되는 설명은 생략한다.

도 8에 나타낸 적층 세라믹 콘덴서(21c)는 외부전극(23, 24)이, 각각 주면(27, 28)상에 형성되어 있는 부분에 있어서, L방향(도 1 참조)을 따라, 단면(31, 32)측에서 선단측을 향해 서서히 가늘어지는 형상이 되는 단면을 가지고 있는 것을 특징으로 하고 있다. 특히, 이 실시형태에서는 외부전극(23, 24)의 베이스층(35)에 있어서, 상기와 같은 끝이 가늘어지는 형상을 하고 있다.

[제5 실시형태]

본 발명의 제5 실시형태가 도 9 내지 도 11에 도시되어 있다. 도 9는 도 2에 대응하고, 도 10은 도 3에 대응하며, 도 11은 도 4에 대응한다. 도 9 내지 도 11에 있어서, 도 2 내지 도 4에 나타내는 요소에 상당하는 요소에는 동일한 참조 부호를 부여하고 중복되는 설명은 생략한다.

제5 실시형태에 따른 적층 세라믹 콘덴서(21d)는 도 9로부터 알 수 있듯이, 외부전극(23, 24)이 제1 및 제2 측면(29, 30)에도 형성되어 있는 것을 특징으로 하고 있다. 단, 외부전극(23, 24)에 있어서의 측면(29, 30)상에 위치하는 부분은, 주면(27, 28)상에 위치하는 부분보다 L방향(도 1 참조)의 길이가 짧게 되어 있다.

또한 도 11에 나타내는 바와 같이, 내부전극(25, 26)은 평면으로 봤을 때 T자 형상을 가지고 있으며, 제1 또는 제2 단면(31 또는 32)뿐만 아니라 제1 및 제2 측면(29, 30)에도 인출되어 있다.

또한 세라믹 소체(22)의 외층부, 즉 외부전극(23, 24)에 있어서의 주면(27, 28)상에 위치하는 부분과 내부전극(25, 26)과의 사이에 더미 전극(39?42)이 형성되어 있다. 더미 전극(39?42)은 제1 및 제2 단면(31, 32) 그리고 제1 및 제2 측면(29, 30)에 인출되어 있다.

제5 실시형태에서는 외부전극(23, 24)의 베이스층(35)(도 5 참조)에서의 측면(29, 30) 및 단면(31, 32)상에 위치하는 부분은 도금에 의해 형성되고, 베이스층(35)에서의 주면(27, 28)상에 위치하는 부분은 도전성 페이스트를 도포하고 베이킹함으로써 형성되는 것이 바람직하다. 이 경우, 상술한 더미 전극(39?42)은 베이스층(35)에 있어서의 측면(29, 30) 및 단면(31, 32)상에 위치하는 부분을 형성해야 할 도금막의 석출을 촉진하는 작용을 한다.

[제6 실시형태]

본 발명의 제6 실시형태가 도 12 내지 도 14에 도시되어 있다. 도 12는 도 2에 대응하고, 도 13은 도 3에 대응하며, 도 14는 도 4에 대응한다. 도 12 내지 도 14에 있어서, 도 2 내지 도 4에 나타내는 요소에 상당하는 요소에는 동일한 참조 부호를 부여하고 중복되는 설명은 생략한다.

제6 실시형태에 따른 적층 세라믹 콘덴서(21e)는 상술한 제5 실시형태에 따른 적층 세라믹 콘덴서(21d)의 변형예이다. 따라서, 적층 세라믹 콘덴서(21e)에 대하여, 적층 세라믹 콘덴서(21d)와 비교함으로써 설명한다.

적층 세라믹 콘덴서(21e)에서는 외부전극(23, 24)이 제1 주면상(27)상에는 형성되어 있지 않다.

또한 도 12 및 도 13으로부터 알 수 있듯이, 외부전극(23, 24)이 제1 및 제2 측면(29, 30)에도 형성되어 있지만, 외부전극(23, 24)에서의 측면(29, 30)상에 위치하는 부분은 제2 주면(28)상에 위치하는 부분과 L방향(도 1 참조)의 길이가 같다. 단, 세라믹 소체(22)의 높이방향의 일부에 있어서, 외부전극(23, 24)이 형성되지 않는 영역이 있다.

또한 적층 세라믹 콘덴서(21d)의 경우와 마찬가지로 내부전극(25, 26)은 도 14에 나타내는 바와 같이, 평면으로 봤을 때 T자 형상을 가지고 있으며, 제1 또는 제2 단면(31 또는 32)뿐만 아니라 제1 및 제2 측면(29, 30)에도 인출되어 있다.

또한 세라믹 소체(22)의 한쪽 외층부, 즉 외부전극(23, 24)에서의 제2 주면(28)상에 위치하는 부분과 내부전극(25, 26)과의 사이에 더미 전극(40, 42)이 형성되어 있다. 더미 전극(40, 42)은 제5 실시형태에서의 더미 전극(39?42)과 동일한 기능을 수행하는 것으로서, 제1 및 제2 단면(31, 32) 그리고 제1 및 제2 측면(29, 30)에 인출되어 있다.

제6 실시형태에서도 외부전극(23, 24)의 베이스층(35)(도 5 참조)에서의 측면(29, 30) 및 단면(31, 32)상에 위치하는 부분은 도금에 의해 형성되고, 베이스층(35)에서의 제2 주면(28)상에 위치하는 부분은 도전성 페이스트를 도포하고 베이킹함으로써 형성되는 것이 바람직하다.

21, 21a, 21b, 21c, 21d, 21e 적층 세라믹 콘덴서
22 세라믹 소체
23 제1 외부전극
24 제2 외부전극
25 제1 내부전극
26 제2 내부전극
27 제1 주면
28 제2 주면
29 제1 측면
30 제2 측면
31 제1 단면
32 제2 단면
33 세라믹층
34 갭 영역
35 베이스층
36 Cu 도금층

Claims

서로 대향하는 제1 주면(主面) 및 제2 주면, 서로 대향하는 제1 측면 및 제2 측면, 서로 대향하는 제1 단면 및 제2 단면을 가지며, 상기 제2 주면이 실장면측을 향하는 세라믹 소체와,
상기 세라믹 소체에서의 상기 제1 단면측의 위치로서, 적어도 상기 제2 주면상에 배치된 제1 외부전극과,
상기 세라믹 소체에서의 상기 제2 단면측의 위치로서, 적어도 상기 제2 주면상에 배치된 제2 외부전극을 포함하고,
상기 제1 외부전극과 상기 제2 외부전극은 상기 제2 주면상에 있어서, 소정의 갭 영역을 사이에 두고 서로 대향하도록 배치되어 있으며,
상기 제1 외부전극 및 상기 제2 외부전극은 베이스층과, 상기 베이스층을 피복하는 적어도 1개의 층으로 이루어지는 Cu 도금층을 포함하고,
상기 제1 외부전극 및 상기 제2 외부전극에 있어서, 상기 베이스층의 상기 갭 영역측의 단부 위치에서의 상기 Cu 도금층의 두께를 t, 상기 베이스층의 상기 갭 영역측의 단부에서 상기 Cu 도금층의 상기 갭 영역측의 단부까지의 거리를 d로 했을 때, 0.1≤t/d≤0.5인 것을 특징으로 하는 세라믹 전자부품.
제1항에 있어서,
상기 제1 및 제2 외부전극에 있어서, 상기 Cu 도금층의 두께는 상기 베이스층의 두께보다 두꺼운 것을 특징으로 하는 세라믹 전자부품.
제1항 또는 제2항에 있어서,
상기 제1 및 제2 외부전극은 각각, 상기 제1 및 제2 단면측에서 상기 갭 영역측을 향할수록 가늘어지는 단면형상으로 되어 있는 것을 특징으로 하는 세라믹 전자부품.