KR20110116251A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

(과제) 불순물 이온이 주입되는 범위와 하전 입자가 주입되는 범위의 상대 위치의 어긋남을 억제할 수 있는 반도체 장치의 제조 방법을 제공한다.
(해결 수단) 반도체 장치의 제조 방법으로서, 마스크를 불순물 이온 조사 장치와 반도체 기판 사이에 배치한 상태에서 불순물 이온을 조사하는 불순물 이온 주입 공정과, 마스크를 하전 입자 조사 장치와 반도체 기판 사이에 배치한 상태에서 하전 입자를 조사함으로써 저 라이프 타임 영역을 형성하는 하전 입자 주입 공정을 갖고 있다. 불순물 이온 주입 공정과 하전 입자 주입 공정 중 어느 일방을 개시하고 나서, 불순물 이온 주입 공정과 하전 입자 주입 공정 양방이 완료될 때까지, 마스크와 반도체 기판 사이의 상대 위치는 변경되지 않는다.

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 명세서에 개시된 기술은 반도체 장치의 제조 방법에 관한 것이다.
반도체 기판에 헬륨 이온 등의 하전 입자를 주입함으로써, 반도체 기판 중에 결정 결함을 형성하는 기술이 알려져 있다. 결정 결함이 형성된 영역은 캐리어 라이프 타임이 짧은 저 라이프 타임 영역이 된다. 예를 들어, 일본 공개특허공보 제2008-192737호 (이하, 특허문헌 1 이라고 한다) 에 개시되어 있는 IGBT 와 다이오드의 일체형 반도체 장치에서는 다이오드의 드리프트 영역 내에 저 라이프 타임 영역이 형성되어 있다. 다이오드의 드리프트 영역 내에 저 라이프 타임 영역이 형성됨으로써, 다이오드의 역회복 특성을 향상시킬 수 있다.
종래의 제조 방법에서는 저 라이프 타임 영역을 갖는 반도체 장치는 이하와 같이 제조된다. 즉, 반도체 기판의 표면에 패터닝된 레지스트층을 형성하고, 그 후 반도체 기판에 n 형 또는 p 형의 불순물 이온을 주입한다 (불순물 이온 주입 공정). 이로 인해, 반도체 기판의 레지스트층에 덮여 있지 않은 영역에 n 형 또는 p 형의 반도체 영역이 형성된다. 레지스트층은 불순물 이온 주입 공정 후에 제거된다. 다음으로, 하전 입자 조사 장치와 반도체 기판 사이에 마스크 플레이트를 배치한 상태에서, 하전 입자 조사 장치로부터 반도체 기판을 향하여 하전 입자를 조사한다 (하전 입자 주입 공정). 마스크 플레이트에는 개구부 또는 박육부가 형성되어 있다. 조사된 하전 입자는 개구부 또는 박육부를 통과하여, 반도체 기판에 주입된다. 이로 인해, 반도체 기판에 저 라이프 타임 영역이 형성된다. 예를 들어, 상기 서술한 특허문헌 1 의 반도체 장치에서는 불순물 이온 주입 공정에 의해 다이오드의 캐소드 영역 (n+ 영역) 이 형성되고, 하전 입자 주입 공정에 의해 다이오드의 저 라이프 타임 영역이 형성된다.
상기 서술한 특허문헌 1 의 반도체 장치를 제조할 때에는 소정 범위 내의 반도체 기판의 표면 근방에 n 형 불순물 이온을 주입함으로써 캐소드 영역이 형성된다. 또한, n 형 불순물 이온을 주입하는 범위와 동일한 범위 내의 깊은 위치에 하전 입자를 주입함으로써, 저 라이프 타임 영역이 형성된다. 저 라이프 타임 영역과 캐소드 영역의 상대 위치 (반도체 기판의 표면에 대하여 평행한 방향의 위치) 가 설계값에서 벗어나면, 반도체 장치의 특성이 설계값에서 벗어난다. 예를 들어, 저 라이프 타임 영역의 위치가 설계값보다 IGBT 측으로 벗어난 경우 (즉, IGBT 의 드리프트 영역 내에 결정 결함이 형성된 경우) 에는 IGBT 의 온 전압이 상승해 버린다. 또한, 저 라이프 타임 영역의 위치가 설계값보다 다이오드 측으로 벗어난 경우에는 역전류가 저 라이프 타임 영역을 우회하여 흐르기 쉬워지기 때문에, 다이오드의 역회복시에 발생하는 역전류가 커진다.
상기 서술한 종래의 제조 방법에서는 불순물 이온 주입 공정에서 사용되는 마스크 (레지스트층) 와 하전 입자 주입 공정에서 사용되는 마스크 (마스크 플레이트) 가 상이하기 때문에, 불순물 이온이 주입되는 범위와 하전 입자가 주입되는 범위의 상대 위치에 어긋남이 발생하는 경우가 있다. 반도체 장치의 양산시에, 불순물 이온이 주입되는 범위와 하전 입자가 주입되는 범위의 상대 위치에 어긋남이 발생하면, 반도체 장치의 특성이 안정되지 않는다는 문제가 발생한다.
본 명세서에 개시된 기술은 상기 서술한 실정을 감안하여 창작된 것으로서, 불순물 이온이 주입되는 범위와 하전 입자가 주입되는 범위의 상대 위치의 어긋남을 억제할 수 있는 반도체 장치의 제조 방법을 제공한다.
본 명세서에 의해 제공되는 제조 방법은 불순물 이온 주입 공정과 하전 입자 주입 공정을 갖는다. 불순물 이온 주입 공정에서는 두께가 얇은 제 1 부분과 제 1 부분보다 두께가 두꺼운 제 2 부분을 갖는 마스크, 또는 관통 구멍으로 이루어지는 제 1 부분과 소정 두께의 제 2 부분을 갖는 마스크를 불순물 이온 조사 장치와 반도체 기판 사이에 배치한 상태에서, 불순물 이온 조사 장치로부터 반도체 기판을 향하여 n 형 또는 p 형의 불순물 이온을 조사한다. 이로 인해, 제 1 부분을 통과한 불순물 이온이 반도체 기판에 주입된다. 하전 입자 주입 공정에서는 불순물 이온 주입 공정에서 사용하는 마스크와 동일한 마스크를 하전 입자 조사 장치와 반도체 기판 사이에 배치한 상태에서, 하전 입자 조사 장치로부터 반도체 기판을 향하여 하전 입자를 조사한다. 이로 인해, 제 1 부분과 제 2 부분 중 적어도 일방을 통과한 하전 입자가 반도체 기판에 주입되고, 하전 입자가 주입된 범위의 반도체 기판 중에 캐리어 라이프 타임이 단축화된 저 라이프 타임 영역이 형성된다. 불순물 이온 주입 공정과 하전 입자 주입 공정 중 어느 일방을 개시하고 나서, 불순물 이온 주입 공정과 하전 입자 주입 공정 양방이 완료될 때까지, 마스크와 반도체 기판 사이의 상대 위치는 변경되지 않는다.
또한, 불순물 이온 주입 공정이 실행된 후에 하전 입자 주입 공정이 실행되어도 되고, 하전 입자 주입 공정이 실행된 후에 불순물 이온 주입 공정이 실행되어도 된다.
또한, 본 명세서에 있어서, 「주입」이란, 반도체 기판을 향하여 조사된 불순물 이온이나 하전 입자가, 반도체 기판의 내부에서 정지하는 것을 의미한다. 따라서, 반도체 기판을 향하여 조사된 불순물 이온이나 하전 입자가 반도체 기판을 통과 (관통) 하는 것은 「주입」에는 해당하지 않는다.
이 제조 방법에서는 동일한 마스크를 사용하여 불순물 이온 주입 공정과 하전 입자 주입 공정이 실행되어, 불순물 이온 주입 공정과 하전 입자 주입 공정 사이에서 마스크와 반도체 기판 사이의 상대 위치가 변경되지 않는다. 따라서, 불순물 이온이 주입되는 범위와 하전 입자가 주입되는 범위의 상대 위치의 어긋남이 발생하는 것이 억제된다. 이 때문에, 안정적인 품질로 반도체 장치를 양산할 수 있다.
상기 서술한 제조 방법에서는 IGBT 와 다이오드를 갖는 종형의 반도체 장치를 제조해도 된다. 불순물 이온 주입 공정에서는 제 1 부분을 통과한 n 형 불순물 이온이 다이오드의 캐소드 영역에 대응하는 영역에 주입되어도 된다. 하전 입자 주입 공정에서는 제 1 부분을 통과한 하전 입자가 다이오드의 드리프트 영역에 대응하는 영역에 주입되어도 된다.
이와 같은 구성에 의하면, 반도체 기판을 평면에서 보았을 때에 캐소드 영역과 거의 일치하는 범위에 저 라이프 타임 영역을 형성할 수 있다. 반도체 장치를 양산하였을 때에, 다이오드 및 IGBT 의 특성에 편차가 잘 발생하지 않는다.
상기 서술한 어느 제조 방법에서는 불순물 이온 주입 공정에서는 마스크의 제 2 부분을 향하여 조사된 불순물 이온이 마스크의 내부에서 정지해도 된다. 하전 입자 주입 공정에서는 마스크의 제 1 부분을 향하여 조사된 하전 입자가 제 1 부분을 통과하여 반도체 기판에 주입되고, 마스크의 제 2 부분을 향하여 조사된 하전 입자가 마스크의 내부에서 정지해도 된다.
혹은 상기 서술한 어느 제조 방법에서는 불순물 이온 주입 공정에서는 마스크의 제 2 부분을 향하여 조사된 불순물 이온이 마스크의 내부에서 정지해도 된다. 하전 입자 주입 공정에서는 마스크의 제 1 부분을 향하여 조사된 하전 입자가 제 1 부분을 통과하여 반도체 기판에 주입되고, 마스크의 제 2 부분을 향하여 조사된 하전 입자가 제 2 부분을 통과하여 반도체 기판에 주입되어도 된다.
마스크의 제 2 부분을 향하여 조사된 하전 입자가 제 2 부분을 통과하면, 마스크의 제 2 부분에 대응하는 범위의 반도체 기판에도 하전 입자가 주입된다. 단, 제 1 부분을 통과하는 하전 입자와 비교하여, 제 2 부분을 통과하는 하전 입자는 마스크를 통과할 때에 많은 에너지를 잃는다. 이 때문에, 제 2 부분을 통과한 하전 입자가 반도체 기판 중에서 정지하는 위치는 제 1 부분을 통과한 하전 입자가 반도체 기판 중에서 정지하는 위치보다 얕은 위치가 된다. 따라서, 이 제조 방법에 의하면, 제 1 부분에 대응하는 범위의 반도체 기판에는 깊은 위치에 저 라이프 타임 영역을 형성하고, 제 2 부분에 대응하는 범위의 반도체 기판에는 얕은 위치에 저 라이프 타임 영역을 형성할 수 있다. 또한, 이 제조 방법에서는 제 1 부분과 제 2 부분 모두에, 하전 입자 주입 공정에서 조사되는 하전 입자가 마스크를 통과한다. 제 1 부분 및 제 2 부분의 내부에서 하전 입자가 정지하지 않기 때문에, 마스크가 데미지를 잘 받지 않는다. 따라서, 마스크의 내구성 저하를 억제할 수 있다.
또한, IGBT 와 다이오드를 갖는 종형의 반도체 장치를 제조하는 경우에는 상기 서술한 제조 방법이 이하의 구성을 갖고 있어도 된다. 불순물 이온 주입 공정에서는 제 1 부분을 통과한 p 형 불순물 이온이, IGBT 의 컬렉터 영역에 대응하는 영역에 주입된다. 하전 입자 주입 공정에서는 제 2 부분을 통과한 하전 입자가, 다이오드의 드리프트 영역에 대응하는 영역에 주입된다.
이와 같은 구성에 의하면, 반도체 기판을 평면에서 보았을 때에 컬렉터 영역과 겹치지 않는 범위에 정확하게 저 라이프 타임 영역을 형성할 수 있다. 반도체 장치를 양산하였을 때에, 다이오드 및 IGBT 의 특성에 편차가 잘 발생하지 않는다.
상기 서술한 본 명세서에 의해 제공되는 제조 방법에서는 불순물 이온 주입 공정에서는 마스크의 제 2 부분을 향하여 조사된 불순물 이온이 마스크의 내부에서 정지하고, 하전 입자 주입 공정에서는 마스크의 제 1 부분을 향하여 조사된 하전 입자가 마스크와 반도체 기판을 통과하고, 마스크의 제 2 부분을 향하여 조사된 하전 입자가 제 2 부분을 통과하여 반도체 기판에 주입되어도 된다.
이와 같은 구성에 의하면, 하전 입자는 마스크의 제 1 부분에 대응하는 범위의 반도체 기판을 통과하기 때문에, 마스크의 제 1 부분에 대응하는 범위의 반도체 기판에는 저 라이프 타임 영역은 형성되지 않는다. 한편, 마스크의 제 2 부분에 대응하는 범위의 반도체 기판에는 하전 입자가 주입된다. 따라서, 제 2 부분에 대응하는 범위의 반도체 기판에 선택적으로 저 라이프 타임 영역을 형성할 수 있다. 또한, 이 제조 방법에서는 제 1 부분과 제 2 부분 모두에 조사된 하전 입자가 마스크를 통과한다. 제 1 부분 및 제 2 부분의 내부에서 하전 입자가 정지하지 않기 때문에, 마스크가 데미지를 잘 받지 않는다. 따라서, 마스크의 내구성 저하를 억제할 수 있다.
상기 서술한 어느 제조 방법은 마스크를 반도체 기판에 고정시키는 마스크 고정 공정을 추가로 갖고 있어도 된다. 마스크 고정 공정 후에, 불순물 이온 주입 공정 및 하전 입자 주입 공정을 실시할 수 있다.
도 1 은 제 1 실시예의 제조 방법에 의해 제조되는 반도체 장치 (10) 의 단면도이다.
도 2 는 제 1 실시예의 제조 방법을 나타내는 플로우 차트이다.
도 3 은 단계 S2 실행 후의 반도체 웨이퍼 (100) 의 확대 단면도이다.
도 4 는 단계 S4 실행 후의 반도체 웨이퍼 (100) 의 단면도이다.
도 5 는 실리콘 마스크 (104) 를 고정시킨 상태에 있어서의 반도체 웨이퍼 (100) 의 단면도이다.
도 6 은 n 형 불순물 이온을 선택적으로 주입하는 공정의 설명도이다.
도 7 은 하전 입자를 선택적으로 주입하는 공정의 설명도이다.
도 8 은 제 2 실시예의 제조 방법에 의해 제조되는 반도체 장치 (200) 의 단면도이다.
도 9 는 제 2 실시예의 제조 방법을 나타내는 플로우 차트이다.
도 10 은 제 2 실시예의 제조 방법에 있어서의 하전 입자를 주입하는 공정의 설명도이다.
도 11 은 제 3 실시예의 제조 방법에 의해 제조되는 반도체 장치 (300) 의 단면도이다.
도 12 는 제 3 실시예의 제조 방법을 나타내는 플로우 차트이다.
도 13 은 제 3 실시예의 제조 방법에 있어서의 불순물 이온을 선택적으로 주입하는 공정의 설명도이다.
도 14 는 제 4 실시예의 제조 방법에 있어서의 하전 입자를 주입하는 공정의 설명도이다.
도 15 는 변형예의 실리콘 마스크 (404) 를 나타내는 도면이다.
도 16 은 변형예의 실리콘 마스크 고정 방법을 나타내는 도면이다.
도 17 은 변형예의 실리콘 마스크 고정 방법을 나타내는 도면이다.
도 18 은 변형예의 실리콘 마스크 (604) 를 나타내는 도면이다.
도 19 는 변형예의 제조 방법을 나타내는 플로우 차트이다.
도 20 은 변형예의 제조 방법을 나타내는 플로우 차트이다.
(제 1 실시예)
제 1 실시예에 관련된 반도체 장치의 제조 방법에 대하여 설명한다. 제 1 실시예의 제조 방법에서는 도 1 에 나타내는 반도체 장치 (10) 를 제조한다.
(반도체 장치의 구조)
도 1 에 나타내는 바와 같이, 반도체 장치 (10) 는 반도체 기판 (12) 과, 반도체 기판 (12) 의 상면 및 하면에 형성되어 있는 금속층 및 절연층 등을 구비하고 있다. 반도체 기판 (12) 에는 다이오드 영역 (20) 과 IGBT 영역 (40) 이 형성되어 있다.
다이오드 영역 (20) 내의 반도체 기판 (12) 의 상면에는 애노드 전극 (22) 이 형성되어 있다. IGBT 영역 (40) 내의 반도체 기판 (12) 의 상면에는 이미터 전극 (42) 이 형성되어 있다. 반도체 기판 (12) 의 하면에는 공통 전극 (60) 이 형성되어 있다.
다이오드 영역 (20) 에는 애노드층 (26), 다이오드 드리프트층 (28), 캐소드층 (30) 이 형성되어 있다.
애노드층 (26) 은 p 형이다. 애노드층 (26) 은 애노드 콘택트 영역 (26a) 과, 저농도 애노드층 (26b) 을 구비하고 있다. 애노드 콘택트 영역 (26a) 은 반도체 기판 (12) 의 상면에 노출되는 범위에, 섬 형상으로 형성되어 있다. 애노드 콘택트 영역 (26a) 은 불순물 농도가 높다. 애노드 콘택트 영역 (26a) 은 애노드 전극 (22) 에 대하여 오믹 접속되어 있다. 저농도 애노드층 (26b) 은 애노드 콘택트 영역 (26a) 의 하측 및 측방에 형성되어 있고, 애노드 콘택트 영역 (26a) 을 덮고 있다. 저농도 애노드층 (26b) 의 불순물 농도는 애노드 콘택트 영역 (26a) 보다 낮다.
다이오드 드리프트층 (28) 은 애노드층 (26) 의 하측에 형성되어 있다. 다이오드 드리프트층 (28) 은 n 형이며, 불순물 농도가 낮다.
캐소드층 (30) 은 다이오드 드리프트층 (28) 의 하측에 형성되어 있다. 캐소드층 (30) 은 반도체 기판 (12) 의 하면에 노출되는 범위에 형성되어 있다. 캐소드층 (30) 은 n 형이며, 불순물 농도가 높다. 캐소드층 (30) 은 공통 전극 (60) 에 대하여 오믹 접속되어 있다.
애노드층 (26), 다이오드 드리프트층 (28), 및 캐소드층 (30) 에 의해 다이오드가 형성되어 있다.
IGBT 영역 (40) 에는 이미터 영역 (44), 보디층 (48), IGBT 드리프트층 (50), 컬렉터층 (52), 및 게이트 전극 (54) 등이 형성되어 있다.
IGBT 영역 (40) 내의 반도체 기판 (12) 의 상면에는 복수의 트랜치가 형성되어 있다. 각 트랜치의 내면에는 게이트 절연막 (56) 이 형성되어 있다. 각 트랜치의 내부에 게이트 전극 (54) 이 형성되어 있다. 게이트 전극 (54) 의 상면은 절연막 (58) 에 의해 덮여 있다. 게이트 전극 (54) 은 이미터 전극 (42) 으로부터 절연되어 있다.
이미터 영역 (44) 은 반도체 기판 (12) 의 상면에 노출되는 범위에, 섬 형상으로 형성되어 있다. 이미터 영역 (44) 은 게이트 절연막 (56) 에 접하는 범위에 형성되어 있다. 이미터 영역 (44) 은 n 형이며, 불순물 농도가 높다. 이미터 영역 (44) 은 이미터 전극 (42) 에 대하여 오믹 접속되어 있다.
보디층 (48) 은 p 형이다. 보디층 (48) 은 보디 콘택트 영역 (48a) 과 저농도 보디층 (48b) 을 구비하고 있다. 보디 콘택트 영역 (48a) 은 반도체 기판 (12) 의 상면에 노출되는 범위에, 섬 형상으로 형성되어 있다. 보디 콘택트 영역 (48a) 은 2 개의 이미터 영역 (44) 사이에 형성되어 있다. 보디 콘택트 영역 (48a) 은 불순물 농도가 높다. 보디 콘택트 영역 (48a) 은 이미터 전극 (42) 에 대하여 오믹 접속되어 있다. 저농도 보디층 (48b) 은 이미터 영역 (44) 및 보디 콘택트 영역 (48a) 의 하측에 형성되어 있다. 저농도 보디층 (48b) 의 불순물 농도는 보디 콘택트 영역 (48a) 보다 낮다. 저농도 보디층 (48b) 에 의해, 이미터 영역 (44) 이 IGBT 드리프트층 (50) 으로부터 분리되어 있다. 게이트 전극 (54) 은 이미터 영역 (44) 과 IGBT 드리프트층 (50) 을 분리하고 있는 범위의 저농도 보디층 (48b) 에 게이트 절연막 (56) 을 개재하여 대향하고 있다.
IGBT 드리프트층 (50) 은 보디층 (48) 의 하측에 형성되어 있다. IGBT 드리프트층 (50) 은 n 형이다. IGBT 드리프트층 (50) 은 드리프트층 (50a) 과 버퍼층 (50b) 을 구비하고 있다. 드리프트층 (50a) 은 보디층 (48) 의 하측에 형성되어 있다. 드리프트층 (50a) 은 불순물 농도가 낮다. 드리프트층 (50a) 은 다이오드 드리프트층 (28) 과 거의 동일한 불순물 농도를 갖고 있고, 다이오드 드리프트층 (28) 과 연속하는 층이다. 버퍼층 (50b) 은 드리프트층 (50a) 의 하측에 형성되어 있다. 버퍼층 (50b) 은 드리프트층 (50a) 보다 불순물 농도가 높다.
컬렉터층 (52) 은 IGBT 드리프트층 (50) 의 하측에 형성되어 있다. 컬렉터층 (52) 은 반도체 기판 (12) 의 하면에 노출되는 범위에 형성되어 있다. 컬렉터층 (52) 은 p 형이며, 불순물 농도가 높다. 컬렉터층 (52) 은 공통 전극 (60) 에 대하여 오믹 접속되어 있다.
이미터 영역 (44), 보디층 (48), IGBT 드리프트층 (50), 컬렉터층 (52), 및 게이트 전극 (54) 에 의해 IGBT 가 형성되어 있다.
다이오드 영역 (20) 과 IGBT 영역 (40) 사이에는 분리 영역 (70) 이 형성되어 있다. 분리 영역 (70) 은 반도체 기판 (12) 의 상면으로부터 애노드층 (26) 의 하단 및 보디층 (48) 의 하단보다 깊은 깊이까지의 범위에 형성되어 있다. 보다 상세하게는 분리 영역 (70) 은 반도체 기판 (12) 의 상면에서부터 게이트 전극 (54) 의 하단보다 깊은 깊이까지의 범위에 형성되어 있다. 분리 영역 (70) 은 애노드층 (26) 및 보디층 (48) 에 접하고 있다. 분리 영역 (70) 은 p 형이다. 분리 영역 (70) 의 불순물 농도는 저농도 애노드층 (26b) 및 저농도 보디층 (48b) 보다 높다.
분리 영역 (70) 의 하측에서는 다이오드 드리프트층 (28) 과 드리프트층 (50a) 이 연속하고 있다. 다이오드 영역 (20) 의 캐소드층 (30) 은 분리 영역 (70) 의 하측까지 연장되어 있고, IGBT 영역 (40) 의 컬렉터층 (52) 은 분리 영역 (70) 의 하측까지 연장되어 있다. 캐소드층 (30) 은 분리 영역 (70) 의 하측에서, 컬렉터층 (52) 과 접하고 있다. 즉, 캐소드층 (30) 과 컬렉터층 (52) 의 경계 (72) 가, 분리 영역 (70) 의 하측에 위치하고 있다. 도 1 에 나타내는 경계 부분의 단면 구조는 다이오드 영역 (20) 과 IGBT 영역 (40) 사이를 따라 연장 형성되어 있다. 즉, 다이오드 영역 (20) 과 IGBT 영역 (40) 사이에서, 경계 (72) 는 분리 영역 (70) 을 따라 신장되어 있다.
다이오드 드리프트층 (28) 내에는 다이오드 저 라이프 타임 영역 (39) 이 형성되어 있다. 다이오드 저 라이프 타임 영역 (39) 내에는 반도체 기판 (12) 에 하전 입자를 주입함으로써 형성된 결정 결함이 존재하고 있다. 다이오드 저 라이프 타임 영역 (39) 내의 결정 결함 밀도는 그 주위의 다이오드 드리프트층 (28) 에 비해 매우 높다. 다이오드 저 라이프 타임 영역 (39) 은 애노드층 (26) 의 근방의 깊이이며, 분리 영역 (70) 의 하단보다 깊은 깊이에 형성되어 있다. 참조 번호 39a 는 다이오드 저 라이프 타임 영역 (39) 의 IGBT 영역 (40) 측의 단부(端部)를 나타내고 있다. 단부 (39a) 보다 외측 (IGBT 영역 (40) 측) 에 있어서는 결정 결함이 반도체 기판 (12) 의 하면측 (도 1 의 하방향) 을 향하여 분포되어 있다. 이는 하전 입자를 주입할 때에, 마스크의 관통 구멍 (개구부) 의 외주 근방에 있어서 하전 입자의 주입 깊이가 변화하기 때문이다. 깊이 방향을 따라 분포되어 있는 결정 결함은 밀도가 낮고, 반도체 장치 (10) 의 특성에 거의 영향을 주지 않는다.
(반도체 장치의 다이오드의 동작)
반도체 장치 (10) 의 다이오드의 동작에 대하여 설명한다. 애노드 전극 (22) 과 공통 전극 (60) 사이에, 애노드 전극 (22) 이 플러스가 되는 전압 (즉, 순전압) 을 인가하면, 다이오드가 온된다. 즉, 애노드 전극 (22) 으로부터, 애노드층 (26), 다이오드 드리프트층 (28), 및 캐소드층 (30) 을 경유하여, 공통 전극 (60) 으로 전류가 흐른다.
다이오드에 인가되는 전압이 순전압에서 역전압으로 전환되면, 다이오드가 역회복 동작을 실시한다. 즉, 순전압 인가시에 다이오드 드리프트층 (28) 내에 존재하고 있던 홀이 애노드 전극 (22) 으로 배출되고, 순전압 인가시에 다이오드 드리프트층 (28) 내에 존재하고 있던 전자가 공통 전극 (60) 으로 배출된다. 이로 인해, 다이오드에 역전류가 흐른다. 역전류는 단시간에 감쇠하며, 그 후에는 다이오드에 흐르는 전류는 거의 제로가 된다. 다이오드 저 라이프 타임 영역 (39) 내의 결정 결함은 캐리어의 재결합 중심으로서 기능한다. 따라서, 역회복 동작시에, 다이오드 드리프트층 (28) 내의 캐리어 대부분이, 다이오드 저 라이프 타임 영역 (39) 내에서 재결합에 의해 소멸된다. 따라서, 반도체 장치 (10) 에서는 역회복 동작시에 발생하는 역전류가 억제된다.
(반도체 장치의 IGBT 의 동작)
반도체 장치 (10) 의 IGBT 의 동작에 대하여 설명한다. 이미터 전극 (42) 과 공통 전극 (60) 사이에 공통 전극 (60) 이 플러스가 되는 전압을 인가하여, 게이트 전극 (54) 에 온 전위 (채널이 형성되는 데에 필요한 전위 이상의 전위) 를 인가하면, IGBT 가 온된다. 즉, 게이트 전극 (54) 으로의 온 전위의 인가에 의해, 게이트 절연막 (56) 에 접하는 범위의 저농도 보디층 (48b) 에 채널이 형성된다. 그러면, 전자가, 이미터 전극 (42) 으로부터, 이미터 영역 (44), 채널, IGBT 드리프트층 (50), 및 컬렉터층 (52) 을 개재하여 공통 전극 (60) 으로 흐른다. 또한, 홀이, 공통 전극 (60) 으로부터, 컬렉터층 (52), IGBT 드리프트층 (50), 저농도 보디층 (48b), 및 보디 콘택트 영역 (48a) 을 개재하여 이미터 전극 (42) 으로 흐른다. 즉, 공통 전극 (60) 으로부터 이미터 전극 (42) 으로 전류가 흐른다.
게이트 전극 (54) 에 인가하는 전위를, 온 전위에서 오프 전위로 전환하면, IGBT 가 턴오프된다. 즉, 온 시에 IGBT 드리프트층 (50) 내에 존재하고 있던 홀이 공통 전극 (60) 으로 배출되고, 온 시에 IGBT 드리프트층 (50) 내에 존재하고 있던 전자가 이미터 전극 (42) 으로 배출된다. 이로 인해, IGBT 에 역전류가 흐른다. 역전류는 단시간에 감쇠하며, 그 후에는 IGBT 에 흐르는 전류는 거의 제로가 된다.
제 1 실시예의 반도체 장치 (10) 에서는 캐소드층 (30) 과 컬렉터층 (52) 경계 (72) 의 거의 바로 위에 다이오드 저 라이프 타임 영역 (39) 의 단부 (39a) 가 위치하고 있다. 제조 오차에 의해 단부 (39a) 의 위치가 IGBT 영역 (40) 측으로 어긋나면, 보디층 (48) 근방의 드리프트층 (50a) 내에 결정 결함이 형성된다. 이 경우, IGBT 가 온되었을 때에 드리프트층 (50a) 내에서 캐리어의 재결합이 촉진되기 때문에, IGBT 의 온 전압이 상승한다. 한편, 제조 오차에 의해 단부 (39a) 의 위치가 다이오드 영역 (20) 측으로 어긋나면, 다이오드가 역회복 동작을 할 때에, 역전류가 다이오드 저 라이프 타임 영역 (39) 을 우회하여 흐르기 쉬워진다. 이 때문에, 역전류가 커진다.
(반도체 장치 (10) 의 제조 방법)
제 1 실시예의 제조 방법에서는 단부 (39a) 와 경계 (72) 의 위치 어긋남을 억제할 수 있다. 이하에, 제 1 실시예의 제조 방법에 대하여 설명한다.
도 2 는 제 1 실시예의 제조 방법의 플로우 차트를 나타내고 있다. 반도체 장치 (10) 는 저농도로 n 형 불순물을 함유하는 실리콘으로 이루어지는 반도체 웨이퍼 (이하에서는 반도체 웨이퍼 (100) 라고 한다) 로부터 제조된다.
단계 S2 에서는 반도체 웨이퍼 (100) 에, 반도체 장치 (10) 의 상면측의 구조 (즉, 애노드층 (26), 이미터 영역 (44), 보디층 (48), 분리 영역 (70), 게이트 전극 (54), 애노드 전극 (22), 및 이미터 전극 (42)) 를 형성한다. 상면측의 구조의 형성 방법은 종래 공지되어 있기 때문에, 그 상세한 내용에 대해서는 설명을 생략한다. 상면측의 구조를 형성함으로써, 반도체 웨이퍼 (100) 가 도 3 에 나타내는 단면 구조가 된다.
단계 S4 에서는 반도체 웨이퍼 (100) 의 하면의 중앙을 연마함으로써, 도 4 에 나타내는 바와 같이 하면의 중앙에 오목부를 형성한다. 이로 인해, 반도체 웨이퍼 (100) 의 중앙부 (100a) 를 얇게 한다. 도 3 에 나타내는 구조는 중앙부 (100a) 에 형성되어 있다.
단계 S6 에서는 반도체 웨이퍼 (100) 의 중앙부 (100a) 의 하면 전체에 n 형 불순물 이온과 p 형 불순물 이온을 주입한다. n 형 불순물 이온을 주입할 때에는 n 형 불순물 이온이 버퍼층 (50b) 에 상당하는 깊이에서 정지하도록 불순물 이온의 조사 에너지를 조절한다. p 형 불순물 이온을 주입할 때에는 p 형 불순물 이온이 컬렉터층 (52) 에 상당하는 깊이 (즉, 반도체 웨이퍼 (100) 의 중앙부 (100a) 의 하면 근방의 깊이) 에서 정지하도록 불순물 이온의 조사 에너지를 조절하여 주입한다.
단계 S8 에서는 도 5 에 나타내는 바와 같이, 반도체 웨이퍼 (100) 의 하면에 실리콘 마스크 (104) 를 고정시킨다. 실리콘 마스크 (104) 는 반도체 웨이퍼 (100) 의 외주부 (100b) 의 하면에 접착된다. 또한, 실리콘 마스크 (104) 에는 관통 구멍 (104a) 이 형성되어 있다. 이하에서는 실리콘 마스크 (104) 의 관통 구멍 (104a) 이외의 부분을 마스크부 (104b) 라고 한다. 단계 S8 에서는 반도체 웨이퍼 (100) 를 평면에서 보았을 때에, 캐소드층 (30) 을 형성해야 할 영역과 관통 구멍 (104a) 이 일치하도록, 위치를 조정하여 실리콘 마스크 (104) 를 반도체 웨이퍼 (100) 에 접착시킨다.
단계 S10 에서는 도 6 에 나타내는 바와 같이, 불순물 이온 조사 장치 (90) 로부터 실리콘 마스크 (104) 가 접착된 상태의 반도체 웨이퍼 (100) 의 하면을 향하여 n 형 불순물 이온을 조사한다. 관통 구멍 (104a) 을 향하여 조사된 n 형 불순물 이온은 관통 구멍 (104a) 을 통과하여 반도체 웨이퍼 (100) 의 중앙부 (100a) 의 하면에 주입된다. 즉, 캐소드층 (30) 을 형성해야 할 범위에 n 형 불순물 이온이 주입된다. 단계 S10 에서는 관통 구멍 (104a) 을 통과한 n 형 불순물 이온이 캐소드층 (30) 에 상당하는 깊이 (즉, 반도체 웨이퍼 (100) 의 중앙부 (100a) 의 하면 근방의 깊이) 에 정지하도록 불순물 이온의 조사 에너지를 조절한다. 한편, 마스크부 (104b) 를 향하여 조사된 n 형 불순물 이온은 마스크부 (104b) 내에서 정지한다. 따라서, 반도체 웨이퍼 (100) 의 중앙부 (100a) 의 하면 중, 관통 구멍 (104a) 에 대응하는 범위 (캐소드층 (30) 을 형성해야 할 범위) 에만 n 형 불순물 이온이 주입된다. 단계 S10 에서는 단계 S6 에서 반도체 웨이퍼 (100) 에 주입된 p 형 불순물 이온보다 고농도로 n 형 불순물 이온을 주입한다.
단계 S12 에서는 도 7 에 나타내는 바와 같이, 하전 입자 조사 장치 (92) 로부터 실리콘 마스크 (104) 가 접착된 상태의 반도체 웨이퍼 (100) 의 하면을 향하여, 하전 입자 (본 실시예에서는 헬륨 이온) 를 조사한다. 단계 S12 는 단계 S10 으로부터 실리콘 마스크 (104) 와 반도체 웨이퍼 (100) 사이의 상대 위치를 변경하지 않고 실행된다. 관통 구멍 (104a) 을 향하여 조사된 하전 입자는 관통 구멍 (104a) 을 통과하여 반도체 웨이퍼 (100) 의 중앙부 (100a) 의 하면에 주입된다. 즉, 단계 S10 에서 n 형 불순물이 주입된 범위와 동일한 범위 (반도체 웨이퍼 (100) 의 평면 방향의 범위) 에 하전 입자가 주입된다. 단계 S12 에서는 관통 구멍 (104a) 을 통과한 하전 입자가 다이오드 저 라이프 타임 영역 (39) 에 상당하는 깊이에서 정지하도록 하전 입자의 조사 에너지를 조절한다. 한편, 마스크부 (104b) 를 향하여 조사된 하전 입자는 마스크부 (104b) 내에서 정지한다. 따라서, 반도체 웨이퍼 (100) 의 중앙부 (100a) 의 하면 중, 관통 구멍 (104a) 에 대응하는 범위에만 하전 입자가 주입된다. 주입된 하전 입자는 정지 위치 근방에 결정 결함을 형성한다. 이로 인해, 반도체 웨이퍼 (100) 내에 다이오드 저 라이프 타임 영역 (39) 이 형성된다.
단계 S14 에서는 실리콘 마스크 (104) 를 반도체 웨이퍼 (100) 로부터 떼어낸다.
단계 S16 에서는 반도체 웨이퍼 (100) 의 하면을 레이저 어닐 장치에 의해 국소적으로 가열한다. 이로 인해, 단계 S6 및 단계 S10 에서 주입된 불순물 이온이 활성화되어, 도 1 에 나타내는 바와 같이 캐소드층 (30), 컬렉터층 (52), 및 버퍼층 (50b) 이 형성된다. 즉, 단계 S10 에 있어서의 n 형 불순물 이온의 주입 농도가 단계 S6 에 있어서의 p 형 불순물 이온의 주입 농도보다 높기 때문에, 단계 S10 에서 n 형 불순물 이온이 주입된 영역은 불순물 이온이 활성화됨으로써 n 형의 캐소드 영역이 된다. 단계 S6 에서 p 형 불순물 이온이 주입된 영역 중 단계 S10 에서 n 형 불순물 이온이 주입되지 않은 영역 (마스크부 (104b) 에 의해 마스크되어 있던 영역) 은 불순물 이온이 활성화됨으로써 p 형의 컬렉터 영역이 된다. 또한, 단계 S6 에서 n 형 불순물 이온이 주입된 영역 중 IGBT 영역 (40) 내의 영역은 불순물 이온이 활성화됨으로써 n 형의 버퍼층 (50b) 이 된다.
단계 S18 에서는 반도체 웨이퍼 (100) 의 중앙부 (100a) 의 하면에 공통 전극 (60) 을 형성한다. 단계 S18 후에 반도체 웨이퍼 (100) 를 다이싱함으로써, 반도체 장치 (10) 가 완성된다.
이상에서 설명한 바와 같이, 단계 S10 과 단계 S12 는 반도체 웨이퍼 (100) 와 실리콘 마스크 (104) 의 상대 위치를 변경하지 않고 실행된다. 따라서, 단계 S10 에서 n 형 불순물 이온이 주입되는 범위는 단계 S12 에서 하전 입자가 주입되는 범위와 거의 일치한다. 즉, 다이오드 저 라이프 타임 영역 (39) 과 캐소드층 (30) 의 상대 위치가 어긋나는 것이 방지된다. 바꾸어 말하면, 다이오드 저 라이프 타임 영역 (39) 의 단부 (39a) 가 캐소드층 (30) 과 컬렉터층 (52) 경계 (72) 의 거의 바로 위에 위치하도록 반도체 장치 (10) 를 제조할 수 있다. 따라서, 이 제조 방법에 의해 반도체 장치 (10) 를 양산하면, IGBT 의 온 전압의 편차를 억제할 수 있음과 함께, 다이오드의 역회복 특성의 편차를 억제할 수 있다.
(제 2 실시예)
다음으로, 제 2 실시예의 반도체 장치의 제조 방법에 대하여 설명한다. 도 8 은 제 2 실시예의 제조 방법에 의해 제조되는 반도체 장치 (200) 를 나타내고 있다. 도 8 에 나타내는 바와 같이, 제 2 실시예의 반도체 장치 (200) 의 드리프트층 (50a) 에는 IGBT 저 라이프 타임 영역 (59) 이 형성되어 있다. IGBT 저 라이프 타임 영역 (59) 은 하전 입자가 주입됨으로써 결정 결함이 형성된 영역이다. IGBT 저 라이프 타임 영역 (59) 의 캐리어 라이프 타임은 그 주위의 드리프트층 (50a) 의 캐리어 라이프 타임보다 짧다. IGBT 저 라이프 타임 영역 (59) 은 버퍼층 (50b) 근방의 드리프트층 (50a) 내에 형성되어 있다. 이와 같이, 버퍼층 (50b) 근방의 드리프트층 (50a) 내에 IGBT 저 라이프 타임 영역 (59) 이 형성되어 있으면, IGBT 가 턴오프될 때에 드리프트층 (50a) 내에서 캐리어가 재결합되기 쉬워진다. 따라서, IGBT 의 턴오프시에 발생하는 역전류를 억제할 수 있어, IGBT 의 턴오프 속도를 향상시킬 수 있다. 제 2 실시예의 반도체 장치 (200) 의 그 밖의 구조는 제 1 실시예의 반도체 장치 (10) 와 동일하다.
제 2 실시예의 반도체 장치 (200) 의 제조 방법에 대하여 설명한다. 도 9 는 제 2 실시예의 제조 방법을 나타내는 플로우 차트이다. 도 9 의 단계 S22 ∼ S30 은 제 1 실시예의 제조 방법의 단계 S2 ∼ S10 과 동일하게 하여 실행된다. 단계 S32 에서는 도 10 에 나타내는 바와 같이, 하전 입자 조사 장치 (92) 로부터 실리콘 마스크 (204) 가 접착된 상태의 반도체 웨이퍼 (202) 의 하면을 향하여 하전 입자가 조사된다. 또한, 단계 S32 는 단계 S30 으로부터 실리콘 마스크 (204) 와 반도체 웨이퍼 (202) 사이의 위치 관계를 변경하지 않고 실행된다. 또한, 제 2 실시예에서 사용되는 실리콘 마스크 (204) 의 마스크부 (204b) 는 제 1 실시예에서 사용되는 실리콘 마스크 (104) 의 마스크부 (104b) 보다 얇다. 단계 S32 에서는 관통 구멍 (204a) 을 통과한 하전 입자가 다이오드 저 라이프 타임 영역 (39) 에 상당하는 깊이에서 정지하도록 하전 입자의 조사 에너지를 조절한다. 또한, 실리콘 마스크 (204) 의 마스크부 (204b) 의 두께는 마스크부 (204b) 를 향하여 조사된 하전 입자가 마스크부 (204b) 를 관통 (통과) 하여, 반도체 웨이퍼 (202) 의 IGBT 저 라이프 타임 영역 (59) 에 상당하는 깊이에서 정지하도록 조정되어 있다. 따라서, 다이오드 영역 (20) 에서는 다이오드 저 라이프 타임 영역 (39) 이 형성되고, IGBT 영역 (40) 에서는 IGBT 저 라이프 타임 영역 (59) 이 형성된다.
단계 S34 ∼ S38 은 제 1 실시예의 단계 S14 ∼ S18 과 동일하게 하여 실행된다. 이로 인해, 반도체 장치 (200) 가 완성된다.
이상에서 설명한 바와 같이, 제 2 실시예의 제조 방법에서는 실리콘 마스크 (204) 의 마스크부 (204b) 가, 하전 입자를 관통할 수 있는 두께로 되어 있다. 이 때문에, 마스크부 (204b) 를 관통한 하전 입자가 IGBT 영역 (40) 에 주입되어 IGBT 저 라이프 타임 영역 (59) 이 형성된다. 단계 S32 에서 다이오드 저 라이프 타임 영역 (39) 과 IGBT 저 라이프 타임 영역 (59) 을 동시에 형성할 수 있다. 또한, 단계 S30 과 단계 S32 에 있어서 반도체 웨이퍼 (202) 와 실리콘 마스크 (204) 의 상대 위치가 변경되지 않기 때문에, 다이오드 저 라이프 타임 영역 (39), IGBT 저 라이프 타임 영역 (59), 및 캐소드층 (30) 의 상대 위치가 어긋나는 것이 방지된다. 이로 인해, 반도체 장치 (200) 의 양산시에 반도체 장치 (200) 의 특성에 편차가 발생하는 것이 억제된다.
또한, 제 2 실시예의 제조 방법에서는 조사된 모든 하전 입자가 실리콘 마스크 (204) 를 통과한다. 실리콘 마스크 (204) 의 내부에서 하전 입자가 정지하지 않기 때문에, 실리콘 마스크 (204) 가 데미지를 잘 받지 않는다. 따라서, 실리콘 마스크 (204) 의 내구성 저하를 억제할 수 있다.
(제 3 실시예)
다음으로, 제 3 실시예의 반도체 장치의 제조 방법에 대하여 설명한다. 도 11 은 제 3 실시예의 제조 방법에 의해 제조되는 반도체 장치 (300) 를 나타내고 있다. 도 11 에 나타내는 바와 같이, 제 3 실시예의 반도체 장치 (300) 에서는 다이오드 저 라이프 타임 영역 (39) 의 단부 (39a) 보다 IGBT 영역 (40) 측의 영역에 있어서, 결정 결함이 반도체 기판 (12) 의 상면측 (도 11 의 상방향) 을 향하여 분포되어 있다. 제 3 실시예의 반도체 장치 (300) 의 그 밖의 구조는 제 1 실시예의 반도체 장치 (10) 와 거의 동일하다.
제 3 실시예의 반도체 장치 (300) 의 제조 방법에 대하여 설명한다. 도 12 는 제 3 실시예의 제조 방법을 나타내는 플로우 차트이다. 도 12 의 단계 S42 ∼ S44 는 제 1 실시예의 제조 방법의 단계 S2 ∼ S4 와 동일하게 하여 실행된다.
단계 S46 에서는 반도체 웨이퍼의 하면 전체에 n 형 불순물 이온을 주입한다. n 형 불순물 이온을 주입할 때에는 n 형 불순물 이온이 캐소드층 (30) 에 상당하는 깊이에서 정지하도록 불순물 이온의 조사 에너지를 조절한다.
단계 S48 에서는 제 1 실시예의 제조 방법과 동일하게 하여, 반도체 웨이퍼 (302) 의 하면에 실리콘 마스크 (304) 를 접착시킨다. 또한, 단계 S48 에서는 도 13 에 나타내는 바와 같이, 반도체 웨이퍼 (302) 를 평면에서 보았을 때에, 컬렉터층 (52) 을 형성해야 할 영역과 실리콘 마스크 (304) 의 관통 구멍 (304a) 이 일치하도록, 위치를 조정하여 실리콘 마스크 (304) 를 반도체 웨이퍼 (302) 에 접착시킨다.
단계 S50 에서는 도 13 에 나타내는 바와 같이, 불순물 이온 조사 장치 (90) 로부터 실리콘 마스크 (304) 가 접착된 상태의 반도체 웨이퍼 (302) 의 하면을 향하여 불순물 이온을 조사한다.
단계 S50 에서는 최초로 n 형 불순물 이온을 조사한다. 관통 구멍 (304a) 을 향하여 조사된 n 형 불순물 이온은 관통 구멍 (304a) 을 통과하여 반도체 웨이퍼에 주입된다. 여기서는 관통 구멍 (304a) 을 통과한 n 형 불순물 이온이 버퍼층 (50b) 에 상당하는 깊이에서 정지하도록 불순물 이온의 조사 에너지를 조절한다. 한편, 마스크부 (304b) 를 향하여 조사된 n 형 불순물 이온은 마스크부 (304b) 내에서 정지한다. 따라서, 버퍼층 (50b) 을 형성해야 할 범위에만 n 형 불순물 이온이 주입된다. 또한, 단계 S50 의 n 형 불순물 이온의 주입에서는 단계 S46 에서 주입한 n 형 불순물 이온보다 저농도로 n 형 불순물 이온을 주입한다.
다음으로, p 형 불순물 이온을 조사한다. 관통 구멍 (304a) 을 향하여 조사된 p 형 불순물 이온은 관통 구멍 (304a) 을 통과하여 반도체 웨이퍼에 주입된다. 여기서는 관통 구멍 (304a) 을 통과한 p 형 불순물 이온이 컬렉터층 (52) 에 상당하는 깊이에서 정지하도록 불순물 이온의 조사 에너지를 조절한다. 한편, 마스크부 (304b) 를 향하여 조사된 p 형 불순물 이온은 마스크부 (304b) 내에서 정지한다. 따라서, 컬렉터층 (52) 을 형성해야 할 범위에만 p 형 불순물 이온이 주입된다. 또한, 단계 S50 의 p 형 불순물 이온의 주입에서는 단계 S46 에서 주입한 n 형 불순물 이온보다 고농도로 p 형 불순물 이온을 주입한다.
단계 S52 에서는 도 14 에 나타내는 바와 같이, 하전 입자 조사 장치 (92) 로부터 실리콘 마스크 (304) 가 접착된 상태의 반도체 웨이퍼 (302) 의 하면을 향하여 하전 입자가 조사된다. 또한, 단계 S52 는 단계 S50 으로부터 실리콘 마스크 (304) 와 반도체 웨이퍼 (302) 사이의 위치 관계를 변경하지 않고 실행된다. 단계 S52 에서는 관통 구멍 (304a) 을 통과한 하전 입자가 반도체 웨이퍼 (302) 를 관통 (통과) 함과 함께, 마스크부 (304b) 를 향하여 조사된 하전 입자가 마스크부 (304b) 를 관통 (통과) 하여, 반도체 웨이퍼 (302) 의 다이오드 저 라이프 타임 영역 (39) 에 상당하는 깊이에서 정지하도록, 하전 입자의 조사 에너지를 조절한다. 따라서, 마스크부 (304b) 를 향하여 조사된 하전 입자는 다이오드 드리프트층 (28) 내에서 정지한다. 이로 인해, 저 라이프 타임 영역 (39) 이 형성된다. 한편, 개구부 (304a) 를 향하여 조사된 하전 입자는 반도체 웨이퍼 (302) 를 관통한다. 하전 입자는 반도체 웨이퍼 (302) 의 내부에서 정지할 때에는 그 정지 위치에 결정 결함을 생성하지만, 반도체 웨이퍼 (302) 의 내부를 통과할 때에는 거의 결정 결함을 생성하지 않는다. 따라서, 개구부 (304a) 에 대응하는 범위의 반도체 기판 (302) 내에는 결정 결함이 거의 형성되지 않는다. 따라서, 도 14 에 나타내는 바와 같이, 다이오드 영역 (20) 측의 반도체 웨이퍼 (302) 내에만 저 라이프 타임 영역 (39) 이 형성된다.
단계 S54 는 제 1 실시예의 단계 S14 와 동일하게 실행된다.
단계 S56 에서는 반도체 웨이퍼의 하면을 레이저 어닐 장치에 의해 국소적으로 가열한다. 이로 인해, 단계 S46 및 단계 S50 에서 반도체 웨이퍼 (302) 에 주입된 불순물 이온이 활성화되어, 도 11 에 나타내는 바와 같이 캐소드층 (30), 컬렉터층 (52), 및 버퍼층 (50b) 이 형성된다. 즉, 단계 S50 에 있어서의 p 형 불순물 이온의 주입 농도가 단계 S46 에 있어서의 n 형 불순물 이온의 주입 농도보다 높기 때문에, 단계 S50 에서 p 형 불순물 이온이 주입된 영역은 불순물 이온이 활성화됨으로써 p 형의 컬렉터층 (52) 이 된다. 단계 S46 에서 n 형 불순물 이온이 주입된 영역 중 단계 S50 에서 p 형 불순물 이온이 주입되지 않은 영역 (마스크부 (304b) 에 의해 마스크되어 있던 영역) 은 불순물 이온이 활성화됨으로써 n 형의 캐소드층 (30) 이 된다. 또한, 단계 S50 에서 n 형 불순물 이온이 주입된 영역은 불순물 이온이 활성화됨으로써 n 형의 버퍼층 (50b) 이 된다.
단계 S58 은 제 1 실시예의 단계 S18 과 동일하게 실행된다. 이로 인해, 반도체 장치 (300) 가 완성된다.
이상에서 설명한 바와 같이, 제 3 실시예의 제조 방법에서는 동일한 실리콘 마스크 (304) 에 의해, 단계 S50 에서 불순물 이온이 주입되는 영역과, 단계 S52 에서 헬륨 이온이 주입되는 영역이 획정된다. 단계 S50 과 단계 S52 에 있어서 반도체 웨이퍼 (302) 와 실리콘 마스크 (304) 의 상대 위치가 변경되지 않기 때문에, 다이오드 저 라이프 타임 영역 (39), 캐소드층 (30), 버퍼층 (50b), 및 컬렉터층 (52) 의 상대 위치가 어긋나는 것이 방지된다. 이로 인해, 반도체 장치 (300) 의 양산시에 반도체 장치 (300) 의 특성에 편차가 발생하는 것이 억제된다.
또한, 제 3 실시예의 제조 방법에서는 조사된 모든 하전 입자가 실리콘 마스크 (304) 를 통과한다. 실리콘 마스크 (304) 의 내부에서 하전 입자가 정지하지 않기 때문에, 실리콘 마스크 (304) 가 데미지를 잘 받지 않는다. 따라서, 실리콘 마스크 (304) 의 내구성 저하를 억제할 수 있다.
또한, 상기 서술한 제 3 실시예에서는 버퍼층 (50b) 을 형성하였지만, 버퍼층 (50b) 이 불필요한 경우에는 버퍼층 (50b) 을 형성하지 않아도 된다. 이 경우, 단계 S50 에 있어서의 n 형 불순물 이온의 주입을 생략할 수 있다.
또한, 상기 서술한 제 1 ∼ 제 3 실시예에서는 관통 구멍과 마스크부를 갖는 실리콘 마스크를 사용하였지만, 도 15 에 나타내는 바와 같이, 박육부 (404a) 와 후육부 (404b) 를 갖는 실리콘 마스크 (404) 를 사용해도 된다. 실리콘 마스크 (404) 를 사용하는 경우에는 조사된 불순물 이온이 박육부 (404a) 를 관통하지만, 후육부 (404b) 를 관통하지 않도록 불순물 이온 주입 공정을 실행함으로써, 제 1 ∼ 제 3 실시예와 동일하게 반도체 장치를 제조할 수 있다.
또한, 상기 서술한 제 1 ∼ 제 3 실시예에서는 실리콘 마스크를 반도체 웨이퍼에 접착시켰지만, 다른 방법에 의해 실리콘 마스크를 반도체 웨이퍼에 고정시켜도 된다. 예를 들어, 도 16 에 나타내는 바와 같이 고정 지그 (500) 에 의해 실리콘 마스크 (104) 를 반도체 웨이퍼 (100) 에 고정시켜도 된다. 또한, 도 17 에 나타내는 바와 같이, 반도체 웨이퍼 (100) 와 실리콘 마스크 (104) 의 접합면에 산화실리콘막 (106) 을 형성해 두고, 산화실리콘막 (106) 의 표면을 Ar 플라스마 조사에 의해 활성화시킨 후에 산화실리콘막 (106) 끼리를 서로 접합시키고, 반도체 웨이퍼 (100) 와 실리콘 마스크 (104) 를 접합시켜도 된다. 이 경우, 산화실리콘막 (106) 을 에칭함으로써, 실리콘 마스크 (104) 를 반도체 웨이퍼 (100) 로부터 떼어낼 수 있다.
또한, 상기 서술한 제 1 ∼ 제 3 실시예에서는 반도체 웨이퍼의 하면에 오목부를 형성하였지만, 도 18 에 나타내는 바와 같이, 반도체 웨이퍼 (600) 의 하면을 평탄하게 하고, 실리콘 마스크 (604) 의 상면에 오목부를 형성해도 된다. 이와 같은 구성에 의해서도, 반도체 웨이퍼 (600) 의 중앙부의 하면에 흠집이 나는 것을 방지할 수 있다.
또한, 상기 서술한 제 1 ∼ 제 3 실시예에서는 반도체 웨이퍼의 하면 전체로의 불순물 이온 주입 공정 (단계 S6, S26, S46), 실리콘 마스크를 개재한 불순물 이온 주입 공정 (단계 S10, S30, S50), 하전 입자의 주입 공정 (단계 S12, S32, S52) 순으로 각 공정을 실행하였다. 그러나, 이들 공정의 순서는 적절히 변경할 수 있다. 예를 들어, 제 1 실시예와 동일한 반도체 장치를 제조하는 경우에는 도 19 또는 도 20 에 나타내는 순서로 공정을 실행해도 된다.
또한, 상기 서술한 제 1 ∼ 제 3 실시예에서는 실리콘 마스크를 사용하여 불순물 이온 및 하전 입자의 주입 범위를 선택하였지만, 두꺼운 레지스트층을 반도체 웨이퍼의 표면에 형성함으로써 이들의 주입 범위를 선택해도 된다.

Claims (7)

  1. 반도체 장치의 제조 방법으로서,
    두께가 얇은 제 1 부분과 제 1 부분보다 두께가 두꺼운 제 2 부분을 갖는 마스크, 또는 관통 구멍으로 이루어지는 제 1 부분과 소정 두께의 제 2 부분을 갖는 마스크를 불순물 이온 조사 장치와 반도체 기판 사이에 배치한 상태에서, 불순물 이온 조사 장치로부터 반도체 기판을 향하여 n 형 또는 p 형의 불순물 이온을 조사함으로써, 제 1 부분을 통과한 불순물 이온이 반도체 기판에 주입되는 불순물 이온 주입 공정과,
    불순물 이온 주입 공정에서 사용하는 마스크와 동일한 마스크를 하전 입자 조사 장치와 반도체 기판 사이에 배치한 상태에서, 하전 입자 조사 장치로부터 반도체 기판을 향하여 하전 입자를 조사함으로써, 제 1 부분과 제 2 부분 중 적어도 일방을 통과한 하전 입자가 반도체 기판에 주입되고, 하전 입자가 주입된 범위의 반도체 기판 중에 캐리어 라이프 타임이 단축화된 저 라이프 타임 영역이 형성되는 하전 입자 주입 공정을 갖고 있고,
    불순물 이온 주입 공정과 하전 입자 주입 공정 중 어느 일방을 개시하고 나서, 불순물 이온 주입 공정과 하전 입자 주입 공정 양방이 완료될 때까지, 마스크와 반도체 기판 사이의 상대 위치가 변경되지 않는, 제조 방법.
  2. 제 1 항에 있어서,
    반도체 장치는 IGBT 와 다이오드를 갖는 종형의 반도체 장치로서,
    불순물 이온 주입 공정에서는 제 1 부분을 통과한 n 형 불순물 이온이, 다이오드의 캐소드 영역에 대응하는 영역에 주입되고,
    하전 입자 주입 공정에서는 제 1 부분을 통과한 하전 입자가, 다이오드의 드리프트 영역에 대응하는 영역에 주입되는, 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    불순물 이온 주입 공정에서는 마스크의 제 2 부분을 향하여 조사된 불순물 이온이 마스크의 내부에서 정지하고,
    하전 입자 주입 공정에서는 마스크의 제 1 부분을 향하여 조사된 하전 입자가 제 1 부분을 통과하여 반도체 기판에 주입되고, 마스크의 제 2 부분을 향하여 조사된 하전 입자가 마스크의 내부에서 정지하는, 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    불순물 이온 주입 공정에서는 마스크의 제 2 부분을 향하여 조사된 불순물 이온이 마스크의 내부에서 정지하고,
    하전 입자 주입 공정에서는 마스크의 제 1 부분을 향하여 조사된 하전 입자가 제 1 부분을 통과하여 반도체 기판에 주입되고, 마스크의 제 2 부분을 향하여 조사된 하전 입자가 제 2 부분을 통과하여 반도체 기판에 주입되는, 제조 방법.
  5. 제 1 항에 있어서,
    반도체 장치는 IGBT 와 다이오드를 갖는 종형의 반도체 장치로서,
    불순물 이온 주입 공정에서는 제 1 부분을 통과한 p 형 불순물 이온이 IGBT 의 컬렉터 영역에 대응하는 영역에 주입되고,
    하전 입자 주입 공정에서는 제 2 부분을 통과한 하전 입자가 다이오드의 드리프트 영역에 대응하는 영역에 주입되는, 제조 방법.
  6. 제 1 항 또는 제 5 항에 있어서,
    불순물 이온 주입 공정에서는 마스크의 제 2 부분을 향하여 조사된 불순물 이온이 마스크의 내부에서 정지하고,
    하전 입자 주입 공정에서는 마스크의 제 1 부분을 향하여 조사된 하전 입자가 제 1 부분과 반도체 기판을 통과하고, 마스크의 제 2 부분을 향하여 조사된 하전 입자가 제 2 부분을 통과하여 반도체 기판에 주입되는, 제조 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    마스크를 반도체 기판에 고정시키는 마스크 고정 공정을 추가로 갖고 있고,
    마스크 고정 공정 후에, 불순물 이온 주입 공정 및 하전 입자 주입 공정이 실시되는, 제조 방법.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5605073B2 (ja) * 2010-08-17 2014-10-15 株式会社デンソー 半導体装置
JP5472462B2 (ja) * 2010-11-10 2014-04-16 トヨタ自動車株式会社 半導体装置の製造方法
JP2013201206A (ja) * 2012-03-23 2013-10-03 Toshiba Corp 遮蔽板、半導体装置の製造方法、半導体装置
CN104285298A (zh) * 2012-09-13 2015-01-14 富士电机株式会社 半导体装置及半导体装置的制造方法
JP6052392B2 (ja) * 2013-03-06 2016-12-27 トヨタ自動車株式会社 半導体ウエハの順電圧ばらつき低減方法
JP6119593B2 (ja) * 2013-12-17 2017-04-26 トヨタ自動車株式会社 半導体装置
JP6338416B2 (ja) * 2014-03-27 2018-06-06 住重アテックス株式会社 イオン照射方法およびイオン照射に用いる固定装置
JP2016029685A (ja) * 2014-07-25 2016-03-03 株式会社東芝 半導体装置
CN105244274B (zh) 2015-11-19 2018-12-14 株洲中车时代电气股份有限公司 一种逆导型igbt器件及其制作方法
JP6732645B2 (ja) * 2016-12-07 2020-07-29 住重アテックス株式会社 固定装置およびイオン照射方法
JP7395844B2 (ja) * 2019-05-14 2023-12-12 富士電機株式会社 半導体装置および製造方法
JP2022167435A (ja) * 2021-04-23 2022-11-04 株式会社 日立パワーデバイス 半導体装置及びそれを用いた電力変換装置、半導体装置の製造方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4947225A (en) * 1986-04-28 1990-08-07 Rockwell International Corporation Sub-micron devices with method for forming sub-micron contacts
JPH0828506B2 (ja) 1988-11-07 1996-03-21 三菱電機株式会社 半導体装置およびその製造方法
US5171696A (en) 1988-11-07 1992-12-15 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method of manufacturing the same
JP2963204B2 (ja) * 1990-12-12 1999-10-18 三菱電機株式会社 絶縁ゲート型バイポーラトランジスタの製造方法
JPH07135214A (ja) * 1993-11-11 1995-05-23 Fuji Electric Co Ltd 半導体装置およびその製造方法
EP0694960B1 (en) * 1994-07-25 2002-07-03 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe Process for the localized reduction of the lifetime of charge carriers
JP2883017B2 (ja) * 1995-02-20 1999-04-19 ローム株式会社 半導体装置およびその製法
JPH09121052A (ja) * 1995-08-21 1997-05-06 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP3538505B2 (ja) 1996-05-22 2004-06-14 富士電機デバイステクノロジー株式会社 温度検知部内蔵型バイポーラ半導体素子およびその製造方法
JP4167313B2 (ja) 1997-03-18 2008-10-15 株式会社東芝 高耐圧電力用半導体装置
DE19835528A1 (de) * 1998-08-06 2000-02-10 Asea Brown Boveri Verfahren zur Einstellung der Trägerlebensdauer in einem Halbleiterbauelement
US6303508B1 (en) * 1999-12-16 2001-10-16 Philips Electronics North America Corporation Superior silicon carbide integrated circuits and method of fabricating
US6541346B2 (en) * 2001-03-20 2003-04-01 Roger J. Malik Method and apparatus for a self-aligned heterojunction bipolar transistor using dielectric assisted metal liftoff process
US6828632B2 (en) * 2002-07-18 2004-12-07 Micron Technology, Inc. Stable PD-SOI devices and methods
JP2005045124A (ja) * 2003-07-24 2005-02-17 Sony Corp ステンシルマスク、荷電粒子照射装置及び方法
JP2005057235A (ja) * 2003-07-24 2005-03-03 Mitsubishi Electric Corp 絶縁ゲート型バイポーラトランジスタ及びその製造方法、並びに、インバータ回路
JP4791704B2 (ja) 2004-04-28 2011-10-12 三菱電機株式会社 逆導通型半導体素子とその製造方法
JP2007103770A (ja) * 2005-10-06 2007-04-19 Sanken Electric Co Ltd 絶縁ゲート型バイポーラトランジスタ
JP2007184486A (ja) 2006-01-10 2007-07-19 Denso Corp 半導体装置
JP2008004867A (ja) 2006-06-26 2008-01-10 Denso Corp 半導体装置の製造方法
JP4857948B2 (ja) * 2006-06-26 2012-01-18 株式会社デンソー 半導体装置の製造方法
JP5092312B2 (ja) 2006-08-10 2012-12-05 株式会社デンソー ダイオード
JP2008091705A (ja) * 2006-10-03 2008-04-17 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2008192737A (ja) * 2007-02-02 2008-08-21 Denso Corp 半導体装置
JP5320679B2 (ja) 2007-02-28 2013-10-23 富士電機株式会社 半導体装置およびその製造方法
JP2008235405A (ja) 2007-03-19 2008-10-02 Denso Corp 半導体装置
DE102007056938A1 (de) 2007-11-24 2009-05-28 Katz, Elisabeth Vorrichtung zur Online-Analyse von Schlämmen und Suspensionen
JP4840370B2 (ja) 2008-01-16 2011-12-21 トヨタ自動車株式会社 半導体装置とその半導体装置を備えている給電装置の駆動方法
JP4788734B2 (ja) 2008-05-09 2011-10-05 トヨタ自動車株式会社 半導体装置
US8507352B2 (en) * 2008-12-10 2013-08-13 Denso Corporation Method of manufacturing semiconductor device including insulated gate bipolar transistor and diode
WO2011027473A1 (ja) 2009-09-07 2011-03-10 トヨタ自動車株式会社 ダイオード領域とｉｇｂｔ領域を有する半導体基板を備える半導体装置
WO2011030454A1 (ja) 2009-09-14 2011-03-17 トヨタ自動車株式会社 ダイオード領域とｉｇｂｔ領域を有する半導体基板を備える半導体装置
JP4957840B2 (ja) 2010-02-05 2012-06-20 株式会社デンソー 絶縁ゲート型半導体装置

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