KR20080039829A - 신뢰할 수 있는 기록을 위해 위상 변경 메모리 어레이를바이어싱하기 위한 구조 및 방법 - Google Patents
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Abstract
다이오드 및 위상 변경 물질을 포함하는 메모리 셀들을 갖는 메모리 어레이는 선택되지 않은 모든 메모리 셀들을 역 바이어스된 상태로 유지함으로써 확실하게 프로그램된다. 이에 따라, 누설이 낮아지고, 선택되지 않은 어떠한 메모리 셀도 교란되지 않음을 더욱 확실히 보장하게 된다. 후속의 기록 동안, 선택되지 않은 메모리 셀들을 교란시키는 것을 피하기 위해, 새로운 비트 라인들 및 워드 라인들이 선택되기 전에, 이전에 선택된 워드 라인 및 비트 라인은 자신들의 선택되지 않은 전압들이 된다. 변형된 전류 미러 구조는 위상 변경 물질의 상태 스위칭을 제어한다.
위상 변경 물질, 메모리 어레이, 상태 변경, 상태 스위칭, 메모리 셀 교란
Description
관련 출원
본 출원은, 2004년 5월 26일 Herner 등에 의해 출원되었으며 그 명칭이 "An Improved Method for Making High-Density Nonvolatile Memory"인 미국 특허 출원 10/855,784호에 관련된 것으로서, 이는 2002년 12월 19일 Herner 등에 의해 출원되었으며 그 명칭이 "An Improved Method for Making High-Density Nonvolatile Memory"인 미국 특허 출원 10/326,470호(포기됨, 이하 '470 출원이라 한다)의 계속 출원이며, 상기의 출원들은 모두 본 발명의 양수인에게 양도되었으며, 그 전체가 본원의 참조로서 인용된다.
본 출원은, Scheuerlein 등에 의해 출원되었으며 그 명칭이 "A Non-Volatile Memory Cell Comprising a Dielectric Layer and a Phase Change Material in Series"인 미국 출원 번호 11/040,255호(대리인 관리 번호: MA-086-a-3); Scheuerlein 등에 의해 출원되었으며 그 명칭이 "A Non-Volatile Phase Change Momory Cell Having a Reduced Thermal Contact Area"인 미국 출원 번호 11/040,465호(대리인 관리 번호: MA-133); 및 Scheuerlein 등에 의해 출원되었으며 그 명칭이 "A Write-Once Nonvolatile Phase Change Memory Array"인 미국 출원 번 호 11/040,256호(대리인 관리 번호: MA-134)에 관련되는 바, 이들 모두는 본원과 함께 출원되었으며, 본원의 참조로서 인용된다.
본 발명은 유전체 그리고/또는 다이오드 및 위상 변경 요소를 직렬로 포함하는 비휘발성 메모리 셀의 프로그래밍 및 판독에 관한 것이다.
칼코게나이드(chalcogenide)와 같은 위상 변경 물질(phase-change material)들이 비휘발성 메모리에서 이용되어 왔다. 이러한 물질들은, 일반적으로 고저항 상태 및 저저항 상태의 두개 이상의 안정한 상태들중 하나의 상태로 존재할 수 있다. 칼코게나이드에 있어서, 고저항 상태는 비정질 상태(amorphous state)에 해당하고, 저저항 상태는 보다 정렬된 결정 상태(crystalline state)에 해당한다. 일반적으로, 상태들 간의 변환은 열적으로 달성된다.
전형적으로, 집적 회로 메모리들은 비트 라인들과 워드 라인들 간에 연결된 메모리 셀들의 커다란 어레이들이다. 어레이 내의 메모리 셀들의 신뢰할 수 있는 프로그래밍 및 판독을 달성하기 위해, 프로그램 또는 판독되어야 하는 선택된 메모리 셀들은 선택되지 않은 메모리 셀로부터 분리되어야 한다. 종종, 선택된 셀들에 인접하는 셀들이 기록 동작 동안 교란(disturb)되거나, 또는 선택된 셀들과 동일한 워드 라인 또는 비트 라인 상의 셀들이 기록 동작 동안 교란될 수 있다. 이러한 문제는, 동작 전압들이 감소하고, 기록 속도가 증가하고, 메모리 셀의 밀도가 증가하고, 어레이 사이즈가 증가할 수록, 점점 더 중요해진다.
메모리 셀들을 프로그래밍 및 재프로그래밍하는 개선된 방법이 필요하다. 셀들은 낮은 전류를 이용하여, 그리고 어레이 내의 메모리 셀들의 적절한 기록 및 판독을 보장하는 방식으로 신속하게 프로그램되어야 한다. 메모리들을 기록하고 판독할 때의 하나의 문제는, 스위칭이 매우 빠르게 일어나고, 종종 최근에 선택되었던 워드 라인 또는 비트 라인이 다음 워드 라인 또는 비트 라인이 선택될 때 자신의 휴지 전압(resting voltage)으로 돌아오지 않을 수도 있으며, 새로운 워드 라인 또는 비트 라인을 선택함으로써, 이전에 선택된 워드 라인 또는 비트 라인에 연결된 셀을 부지 불식간에 프로그래밍(또는 판독)시킬 수 있다는 것이다.
본 발명은 첨부된 청구항에 의해 규정되며, 여기에서의 어떤 것도 청구항들을 한정하는 것으로서 고려되서는 안된다. 일반적으로, 본 발명은 각각 다이오드와 직렬로 위상 변경 요소를 포함하는 비휘발성 메모리 셀들의 어레이를 프로그래밍하는 방법에 관한 것이다. 본 발명은 다이오드의 한방향 특성을 이용하고, 선택되지 않은 셀들을 통한 누설 전류를 최소화하는 바이어싱 전압들을 인가한다. 바람직하게는, 본 발명은 선택되지 않은 셀을 프로그래밍 또는 판독하는 가능성을 줄이기 위해 워드 라인들 및 비트 라인들을 바이어싱함에 있어서 우선 순서(preferred order)를 따른다.
도 1은 칼코게나이드와 같은 2상태 메모리 요소에 대한 특성 곡선이다.
도 2a 및 2b는 도 1의 메모리 요소에 대한 세트 상태와 리셋 상태 간의 이동 을 나타낸다.
도 3은 종래의 3차원 메모리 셀을 나타낸다.
도 4a는 본 발명에 이용할 수 있는 3차원 메모리 셀을 나타낸다.
도 4b 및 4c는 도 4a의 메모리 셀에 대한 대안을 나타낸 것으로서, 여기에서 좁은 넥(neck)은 프로그래밍 전류를 최소화한다.
도 5는 도 4a의 메모리 셀들을 통합한 어레이를 나타낸다.
도 6은 본 발명에 이용할 수 있는 메모리 셀들의 회로도 및 본 발명에 따라 인가되는 프로그래밍 레벨들을 나타낸다.
도 7은 본 발명과 관련하여 인가되는 세트 펄스와 리셋 펄스를 나타낸다.
도 8은 셀들을 고저항 상태와 저저항 상태 간에서 스위칭하기 위해 선택된 펄스 폭 및 전류를 선택된 셀에 인가하는 회로를 나타낸다.
도 8a는 도 8의 드라이버 회로(74)를 나타낸다.
도 8b는 도 8의 센스 증폭기(76)를 상세히 나타낸다.
도 9는 프로그래밍이 아닌 판독을 위한 전압들을 갖는 도 6의 회로도를 나타낸다.
도 10은 미국 특허 출원 10/403,844호에서 한층 더 설명되는 3차원 메모리 어레이의 일부를 나타낸 것으로서, 유용한 워드 라인 레이아웃을 나타낸다.
도 11은 도 8의 전류 미러 구조에 있어서 전류 및 펄스 폭을 제어하기 위한 구조들을 나타낸다.
도 12는 도 8의 전류 미러 구조에 있어서 전류 및 펄스 폭을 제어하기 위한 다른 구조들을 나타낸다.
비록 많은 고체 물질들이 결정 상태와 비정질 상태 간에서 변경될 수 있지만, 본 설명에서는 용어 "위상 변경 물질"을 이용하여, 하나의 안정한 상태에서 다른 안정한 상태로 비교적 용이하게 변경하는 물질을 설명한다. 전형적으로, 변경은 비정질 상태로부터 결정 상태로의 변경, 또는 그 반대이지만, 불확정 상태에 비해 보다 잘 정렬된 결정 상태로부터 비정질 상태로의 변경 또는 그 반대의 경우와 같은 중간 변경을 포함할 수 있다. 위상 변경 물질은, 고온으로 가열한 다음, 선택된 속도로 냉각시킴으로써, 한 상태에서 다른 상태로 변환된다. 칼코게나이드는 잘 알려져있는 위상 변경 물질들이다.
비휘발성 메모리 셀에서, 칼코게나이드와 같은 위상 변경 물질들을 이용하는 것은 알려져있는 바, 여기에서는 고저항의 비정질 상태가 하나의 메모리 상태를 나타내고, 저저항의 결정 상태가 다른 메모리 상태를 나타내며, 메모리 상태들은 1과 0의 값들에 대응한다. (만일 중간의 안정한 상태들을 얻을 수 있다면, 각 셀에 대해 2개 이상의 메모리 상태들이 존재할 수 있지만, 단순함을 위해, 본 설명에서의 예들은 단지 2개의 메모리 상태들 만을 설명할 것이다.)
도 1은 칼코게나이드와 같은 위상 변경 물질에 대한 특성 곡선을 나타낸다. 2개의 곡선은 물질의 2개의 상태를 나타낸다. 물질이 저저항 상태에 있을 때, 전압이 증가함에 따라, 물질은 "세트 곡선"을 따르는 바, 여기서 비교적 곧은 선은 전압과 전류 간의 비교적 선형의 관계를 나타낸다. 전압이 증가함에 따라, 그에 대응 하게 전류가 증가하여, 물질은 먼저 "세트 전류 범위(set current range)" 및 이후 "리셋트 전류 범위(reset current range)"를 통해 이동하여, "X"라고 라벨이 붙은 불확정 상태로 이동하는 바, 이러한 불확정 상태에서 물질은 결정 또는 비정질 특성중 어느 것도 나타내지 않는다. 대안적으로, 물질이 고정항 상태에 있을 때, 물질은 "리셋 곡선"을 따르는바, 여기에서는 스냅 백 전압(snap back voltage)(V3)에 이를 때 까지, 전압 증가는 어떠한 전류도 거의 생성하지 않는다. 이때, 저항은 급격하게 감소하고, 전류는 "세트 범위"로 이동한다. 전류가 증가할 수록, "리셋 곡선"은 "세트 곡선"에 더욱 가까이 이동한다는 것을 알 수 있다. 물질이 자신의 결정 상태로 변경하기에 충분한 시간 동안 전류를 "세트 범위"로 유지시키게 되면, 그 물질은 "세트 곡선"으로 수렴된다. 이후, 전류가 "세트 범위"로부터 감소되면, 물질은 천천히 냉각되며, 물질은 세트 상태에 머무른다. 추가의 프로그래밍 동작에 있어서, 전압을 증가시키게 되면, 물질은 세트 전류 범위를 통해 리셋 전류 범위로 세트 곡선을 따르게 되는 바, 여기에서는 2개의 곡선들이 불확정 상태(X)에서 동시에 일어나게 된다. 불확정 상태(X)로부터, 전압 및 전류의 급속한 감소에 의해, 물질은 신속하게 냉각되고, 비정질 상태로 굳어진다.
도 2a는 전압(V2)에서의 이러한 냉각에 의해, 전류가 (비정질 상태에 들어가는) 저 레벨로 감소함으로써, 물질이 고저항을 나타냄을 보여준다.
도 2b는 도 1의 리셋 곡선을 따른 이동을 보여준다. 고저항 리셋 상태(R)에서 시작하여, 메모리 셀에 인가되는 전압은 전압이 스냅 백 전압(V3)에 이를 때 까지 매우 적은 전류를 생성하는 바, 이때 세트 전류 범위에 이를 때 까지, 셀을 통 한 전압은 갑자기 감소하고 전류를 갑자기 증가한다. 이 시점에서, 위상 변경 물질이 자신의 불확정 상태를 취하는 것이 가능하고, 전압이 천천히 감소한다면, 물질은 그 물질이 냉각되고 저저항 상태로 결정화되는 "세트 상태 S로"의 특성 곡선을 따를 것이다.
이해될 사항으로서, 칼코게나이드는 특히 위상 변경 물질들의 유용한 예이지만, 적절하고 확실하게 검출할 수 있는 안정한 위상 변경을 겪는 실리콘과 같은 다른 물질들이 대신 이용될 수 있다.
도 3은 종래의 비휘발성 메모리 셀을 나타내는 바, 여기에서는 상태 변경 요소(23)가 다이오드와 같은 스티어링 요소(steering element)(22)와 직렬로 배치된다. 비록 스티어링 요소(22)에 의한 신호의 스티어링이 조장되지만, 전체 상태 변경 요소(23)의 상태 변경을 달성하기 위해서는 높은 전류를 이용할 필요가 있다.
변환을 용이하게 하기 위해, 위상 변경 물질과 접촉하는 비교적 좁은 영역에 열을 집중시키는 메커니즘이 이용되어 왔다. 도 4a는 전류를 좁은 영역에 집중시키기 위한 장벽층(43)을 더 포함하는 메모리 셀을 나타낸다. 이러한 열 집중은, Scheuerlein 등에 의해 동시에 출원되었으며 그 명칭이 "A Non-Volatile Memory Cell Comprising a Dielectric Layer and a Phase Change Material in Series"인 미국 출원 번호 11/040,255호(대리인 관리 번호: MA-086-a-3)(본원의 참조로서 인용된다)에서 한층 더 설명된다.
유전층을 통해 유전체 브레이크다운을 야기하기에 충분한 전압이 유전층 또는 장벽층(43)을 통해 인가되어, 하나의 (또는, 어떠한 경우에는, 아마도 하나 이 상의) 저저항의 단절 영역(rupture region)을 생성한다. 이러한 단절 영역의 직경은 매우 작다. 유전체 브레이크다운을 야기하기에 충분한 두께의 약 2 내지 3 나노미터의 실리콘 이산화물층에 걸쳐서 전압을 인가함으로써 형성되는 전형적인 단절 영역은 수십 나노미터의 직경을 가질 수 있다.
저저항의 단절 영역이 형성되는 이러한 유전층은 안티퓨즈(antifuse)의 예이다. 안티퓨즈는 형성될 때 절연되고, 전류 흐름을 막고; 그런 다음, 고전압에 노출될 때, (적어도 일부 경우에 있어서) 그 특성을 전도성이 되도록 비가역적으로 변경시키고, 전류의 흐름을 가능하게 하는 특성에 의해 특징화된다.
매우 좁은 단절 영역은 열 에너지를 극히 작은 체적으로 집중시키는 역할을 함으로써, 단절 영역을 갖는 유전층과 직렬로 위상 변경 물질의 변환을 돕는다. 예를 들어, 단절 영역을 갖는 유전층과 위상 변경 물질은 직렬로 형성되고, 전도체들 사이에 삽입될 수 있다. 셀 내에는 히터층(heater layer) 및 다이오드와 같은 다른 요소들이 존재할 수 있다.
도 4a의 셀 내의 장벽층은, 선택된 셀에 고전압(예를 들어, 2.5V 시스템에서 약 8V)을 인가하고, 워드 라인을 접지시킴으로써 제조 환경에서 단절될 수 있다. 선택되지 않은 워드 라인들은 약 7V로 유지되고, 선택되지 않은 비트 라인들은 이러한 단절 과정 동안 약 1V로 유지된다. 비트들을 단절시키는 바람직한 방법들은, 2003년 3월 31일 Scheuerlein에 의해 출원되었으며 그 명칭이 "Word Line Arrangement Having Multi-Layer Word Line Segments for Three-Dimensional Memory Array"인 미국 특허 출원 10/403,844호에서 보다 상세히 설명되는 바, 이는 본원의 참조로서 인용된다.
일부 실시예들에서, 어드레스가능한 메모리로서 이용되어야 하는 모든 메모리 셀들은 사용자 프로그램 동작을 위해 메모리 셀들을 준비하기 위해 이러한 제조 단계에서 단절될 수 있다. 단절 과정에 의해, 단절된 비트들은 리셋 상태 또는 세트 상태로 남게 된다. 하지만, 칩 상의 일부 비트들(대개, 제어 비트들)은 이러한 제조 단계에서 단절되지 않은 채로 남을 수 있다. 이후, 메모리의 이러한 부분들은 위상 변경 메모리 셀들 대신 안티퓨즈 메모리 셀들로서 동작할 수 있다. 이러한 제어 비트들의 상태들은 다양한 목적에 이용가능한 영구적인 데이터 비트들을 제공한다. 이러한 안티퓨즈 메모리 셀들은 칩 상의 회로를 제어하는 데에 이용되어, 아날로그 회로를 트림(trim)하고, 제조 정보를 찍고(imprint), 불량한 비트 포인터 정보에 대해, 리던던시 어드레스 매칭 정보를 세트시키고, 저작권 보호 제어 기술에 대해 이용되는 고유의 디바이스 식별자를 세트시키고, 디바이스의 인터페이스 기능을 변경하고, 칩 상의 논리 회로에 대해, 어레이의 부분들이 로크(lock)되었고 회로는 이러한 부분들 및 디바이스의 주문제작될 수 있는 다른 피쳐들에 대한 어떠한 추가의 프로그래밍을 막음을 나타낸다. 일 실시예에서, 이러한 비트들을 단절시키는 것은, 제조가 완료된 후에는 활성화 또는 액세스가 가능하지 않은 테스트 입력들의 이용을 요구한다. 일 실시예에서, 메모리 라인 드라이버 회로들, 기록 회로들 및 센스 증폭기 회로들은 두 타입의 메모리 비트들 간에 공유된다. 다른 실시예에서, 안티퓨즈 셀들은 개별적인 드라이버 및 판독-기록 회로들을 갖는 개별적인 어레이 내에 있다. 어느 경우이든, 하기에서 보다 상세히 설명되는 도 6의 회로는 상 기 설명한 바와 같이 바이어스 레벨들을 높은 전압 레벨들로 증가시킴으로써 안티퓨즈 메모리 셀들을 단절시키기 위해 제조 이후 이용될 수 있다. 안티퓨즈 메모리 비트들은 도 9에 나타낸 회로를 이용하여 판독되며, 하기에서 보다 상세히 설명된다.
도 4a를 참조하면, 바닥 전도체 또는 입력 단자(20)는 전도성 물질, 예를 들어 텅스텐 또는 티타늄 텅스텐과 같은 리프랙토리 금속(refractory metal) 또는 리프랙토리 금속 화합물로 형성된다. 이러한 예시적인 셀에서, 바닥 전도체(20)는 레일의 형태를 갖는다. 도 4a에 나타낸 바와 같이, 예를 들어 티타늄 나이트라이드로 된 장벽층(43)이 다이오드(42)와 상태 변경 요소(23) 사이에서 이용될 수 있다. 이러한 메모리 셀은 레일 형상의 상부 전도체의 형태를 갖는 출력 단자(21)와 접촉한다. 상부 전도체(21)는 바닥 전도체(20)와 수직인 것이 바람직하다. 명칭이 "A Non-Volatile Memory Cell Comprising a Dielectric Layer and a Phase Change Material in Series"인 동시 출원된 미국 출원 번호 11/040,255호(대리인 관리 번호: MA-086-a-3)(본원의 참조로서 이용됨)의 도 2에 나타낸 일 실시예에서, 레일 형상의 전도체(21)는 위상 변경 물질층 및 TiN과 같은 장벽 물질층을 포함하는 다층 구조이다.
방금 설명한 셀들은 본 발명에 따라 형성되는 비휘발성 메모리 셀이 가질 수 있는 형태의 단지 몇 개의 예일 뿐이며, 다른 많은 구성들이 가능함은 자명하다. 예를 들어, 방금 설명한 메모리 셀은, 절연 디바이스로서 기능하도록 하기 위해, 비 오믹(non-ohmic) 전도성 요소인 다이오드(42)를 포함한다. 비 오믹 전도성 요소 는 비선형의 전류 대 전압 곡선에 의해 특징화된다. 다이오드 대신 다른 비 오믹 요소들이 이용될 수 있다. 예를 들어, 금속 절연체 금속(MIM) 디바이스는 매우 얇은 절연층에 의해 분리되는 2개의 금속(또는 금속형(metal-like)) 층들로 구성된다. 충분한 전압이 인가되면, 전하 캐리어들은 절연층을 가로질러 터널링할 수 있지만, 안티퓨즈에서와 같이, 그것을 영구적으로 손상시키지는 않는다. 본 발명의 대안적인 실시예들에서, 메모리 셀의 다이오드(42)는 MIM 디바이스로 대체될 수 있다.
이해될 사항으로서, 물론, 도 4a의 메모리 셀에 대한 많은 변형이 가능하다. 장벽층(43), 위상 변경층(23) 및 다이오드층(42)은 도 4a에 나타낸 것과 동일한 방위 또는 순서로 나타날 필요는 없다. 도 4b에 나타낸 바와 같이, 예를 들어 티타늄 나이트라이드로 된 장벽층(19)은 입력 단자(20)와 다이오드(42) 사이에 위치할 수 있으며, 다른 장벽층(24)은 출력 단자(21)의 일부로서 인접 전도체(25)가 될 수 있다. 상태 변경 물질(23) 역시 출력 단자(21)의 일부가 될 수 있으며, 레일의 형상을 가질 수 있다.
도 4b는 또한, 보다 적은 전류에 의한 보다 빠른 가열을 위해 작은 면적에 열을 집중시키기 위한 측면으로 식각된 감소된 면적의 히터층(44)을 포함하는 메모리 셀을 나타낸다. 저항성 히터 요소(44)는 티타늄 나이트라이드와 같은 저항성 물질로부터 형성된다. 이러한 열 집중은, Scheuerlein에 의해 출원되었으며 그 명칭이 "A Non-Volatile Phase Change Memory Cell Having a Reduced Thermal Contact Area"인 미국 출원 번호 11/040,465호(대리인 관리 번호: MA-133)(본원의 참조로서 인용됨)에서 한층 더 설명된다. 측면 식각은 층(44)의 감소된 면적을 형성하는 데에 이용된다. 전류가 메모리 셀을 통해 흐를 때, 열은 층(44)의 작은 면적 가까이에 집중되고, 위상 변경 물질(23)의 작은 영역을 변화시킨다. 이러한 열 집중에 의해, 물질(23)의 "세트 범위" 및 "리셋 범위"에 도달하는 데에 보다 적은 에너지 및 보다 적은 전류가 요구된다.
히터 층(44)의 측면 식각은 히터 요소 물질을 측면으로 식각하기 위해 식각 물질의 화학 작용(chemistry)를 변경시킴으로써 달성될 수 있는 바, 이에 대해서는 Scheuerlein에 의해 동시 출원된 미국 출원 번호 11/040,465호(대리인 관리 번호: MA-133)에서 한층 더 설명된다.
도 4c는 히터 물질(44)이 아닌 상태 변경 물질(23)이 상태 변경 달성을 위해 보다 효율적인 가열을 위하여 좁아지는 또 다른 대안적인 메모리 셀 구조를 나타낸다. 이러한 구조는, 희생 물질의 좁은 포스트(post)를 형성하고, 좁은 희생 포스트 주위를 채우고 평탄화하고, 희생 포스트를 제거하여 히터 요소(44)를 노출시킨 다음, 상태 변경 물질(23)을 도포(apply)함으로써 달성될 수 있는 바, 이러한 상태 변경 물질은 좁은 영역에서 히터 요소(44)와 컨택하게 된다. 도 4c의 구조는, 상기 언급되었으며 본원의 참조로서 인용되는 특허 출원 번호 11/040,465호(대리인 관리 번호: MA-133)에서도 더 상세히 설명된다. 특히, 이 출원의 도 3a 내지 3e의 설명을 참조하라.
장벽층은 위상 변경 물질의 아래가 아닌 위에 있을 수 있으며, 예를 들어 다이오드는 장벽층, 히터층 및 위상 변경층의 모두 위에 있을 수 있다. 메모리 셀들 의 다중층을 갖는 어떠한 3차원 실시예에서는, 층들에 대한 도시된 순서 및 반대 순서가 다른 메모리 층들에 대해 이용되는 것이 바람직하다.
도 5는 도 4a에 도시된 타입의 메모리 셀들(40)을 통합한 어레이를 나타낸다. 하지만, 이해될 사항으로서, 이러한 상세 사항들은 제한적인 것으로서 의도되지 않으며, 이러한 세부 사항들중 많은 것들은 본 발명의 범위 내에서 변경, 생략 또는 증대될 수 있다. 도 5는 단일 메모리 레벨을 나타낸다. 부가적인 메모리 레벨들이 적층될 수 있는 바, 이들 각각은 자신 아래에 있는 것의 윗쪽에 모놀리식으로 형성된다. 각 메모리 레벨의 전도성 라인들은 구획(segment)되거나 연속적일 수 있으며, 두 개의 메모리 레벨들이 하나의 전도성 라인(입력 단자 또는 출력 단자)을 공유하거나 공유하지 않을 수 있다.
유익하게는, Chen에 의해 2003년 12월 5일 출원되었으며 그 명칭이 "Photomask Features with Interior Nonprinting Window Using Alternating Phase Shifting"인 미국 출원 번호 10/728,346호 및 Chen에 의해 2004년 4월 1일 출원되었으며 그 명칭이 "Photomask Features with Chromeless Nonprinting Phase Shifting Window"인 미국 출원 번호 10/815,312호(이들 출원은 모두 본 발명의 양수인의 소유이며, 본원의 참조로서 인용된다)에서 설명되는 포토리소그래피 기술들이, 본 발명에 따라 메모리 어레이를 형성하는 데에 이용되는 임의의 포토리소그래피 단계를 수행하는 데에 이용될 수 있다.
방금 설명한 어레이의 구조는 Herner 등의 어레이의 구조와 일부 중요한 방식에서 갈라지지만, 이들이 동일한 경우에는, Herner 등의 제조 방법이 이용될 수 있다. 명확성을 위해, Herner 등의 모든 제조 세부 사항들이 본 설명에 포함되지는 않았으며, 이러한 설명의 어느 부분도 배제되는 것으로 의도되지 않는다.
층 또는 요소는, 이러한 층 또는 요소 내에서의 열적인 이벤트가 위상 변경 물질이 검출가능하게 위상을 변경하기에 충분할 정도로 위상 변경 물질에 열적으로 영향을 줄 수 있을 때에, 위상 변경 물질과 열적으로 접촉하는 것으로 고려된다. 일부 실시예들에서는, 안티퓨즈 또는 히터 층들을 위상 변경 물질과 열적으로 접촉하도록 배치하여 위상 변경 가열을 도울 수 있게 하는 것이 바람직하다.
회로 및 프로그래밍
본 발명의 기본적인 방식은, 선택되지 않은 셀 및 반 선택된 셀(half-slected cell)에 걸쳐서 인가되는 전압이 이러한 셀들의 의도하지 않은 변환을 야기하기에 충분하지 않고, 셀에 전달되는 전력의 정확한 제어가 프로그램될 수 있도록 보장한다.
도 6은 회로 표현을 나타내는 바, 도 5에 나타낸 것과 같은 어레이의 표현이 될 수 있다. 도 6에서, 워드 라인들은 수평으로 그려져있고, 비트 라인들은 수직으로 그려져있다. 메모리 셀들은 대각선으로 그려져있고, 그 각각은 다이오드 및 가변 저항을 포함하는 것으로 나타나있다. 따라서, 비록 도 6이 평평한 구조로서 그려지긴 했지만, 바람직한 구조는 워드 라인들이 한층에 있고, 비트 라인들이 다른 층에 있으며, 메모리 셀들이 이러한 층들 간에 수직으로 방위되는 3차원 구조가 될 수 있다. 집적된 완전한 3차원 메모리 구조를 구현하기 위해서는, 반도체 기판 위의 많은 층들 위에 비트 라인들 및 워드 라인들을 형성하는 것이 바람직하다. 도 6 에는 어떠한 안티퓨즈 또는 다른 장벽 물질도 나타나지 않았지만, 포함되는 것이 바람직하다.
도 6에서, 메모리 셀들의 다이오드들은 비트 라인들의 방향에서 애노드들을 갖고, 워드 라인들의 방향에서 캐소드들을 갖는다. 양 전압이 선택된 메모리 셀의 비트 라인에 인가되고, 음(또는, 접지) 전압이 선택된 메모리 셀의 워드 라인에 인가되며, 양 전압에 가까운 전압이 선택되지 않은 워드 라인들에 인가되고, 음 전압 또는 접지 전압에 가까운 전압이 선택되지 않은 비트 라인들에 인가된다. 이러한 결합은 선택된 셀에 강한 양 전압을 인가하고, 반 선택된 셀들에 작은 전압을 인가하며, 선택되지 않은 메모리 셀들의 다이오드들에 강한 역 바이어스를 인가한다.
비트 라인들 및 워드 라인들을 반전시키고, 다이오드들의 캐소드들이 아닌 애노드들에 가변 저항 위상 변경 물질을 배치하는 것이 동등하게 동작가능하고 등가이다.
도 6의 특정한 도시는, "SELECTED"라고 라벨이 붙은 메모리 셀(1,2)을 기록 또는 판독하는 것이 바람직한 것으로 추정한다. 메모리 셀(1,2)은 워드 라인(WORD1)과 비트 라인(BIT2) 사이에 연결된다. 본 발명의 새로운 특징으로서, 비트 라인(BIT2)에 (판독을 위해) 1.2V 및 (기록을 위해) 2.5V의 양 전압을 인가하고, 워드 라인(WORD1)에 0V의 접지 전압을 인가하고, 선택되지 않는 비트 라인들(비트 라인들(BIT1 및 BIT3)으로 나타남)에 접지 전압 보다 약간 높은 전압을 인가하고, 선택되지 않은 워드 라인들(워드 라인(WORD2)으로 나타남)에 2V의 전압(기록 전압에 가까움)을 인가함으로써, 선택되지 않은 메모리 셀들의 어떠한 교란도 없이 메모리 셀(1,2)을 기록 또는 판독하는 것이 가능하다. 이것은, 실제 어레이가 매우 크더라도 가능하다. 또한, 선택된 메모리 셀(1,2)이 고저항 상태로 시작하여, 선택된 셀을 기록을 위해 자신의 불확정 상태로 가져가기 위해, 예를 들어 2.5V의 보다 높은 전압을 요구하는 경우에도 가능하다. 주목할 사항으로서, 선택되지 않은 메모리 셀(2,3)은 2V에서 0.5 내지 1V를 뺀 백 바이어스 전압 또는 0.5 내지 1V의 백 바이어스 전압을 받게 되는 바, 이것은 이러한 선택되지 않은 셀을 통한 과도한 누설 전류 또는 다이오드(D2,3)의 브레이크다운을 야기하기에 충분하지 않다. (선택된 워드 라인(WORD1)에는 연결되지만, 선택되지 않은 비트 라인(BIT3)에는 연결되지 않는) 반 선택된 메모리 셀(1,3)은 0.5 내지 1V의 순방향 바이어스를 받는 바, 이것은 다이오드(D1,3)의 제조 특성에 따라, 그리고 가변 저항(R1,3)의 현재 상태에 상관없이, 다이오드(D1,3)의 순방향 임계치 미만이다. 반 선택된 메모리 셀(2,2)은 2.5V에서 2V를 뺀 다이오드(D2,2)에 대한 바이어스를 받는 바, 이것은 0.5V의 순방향 바이어스이다. 바람직하게는, 순방향 바이어스는 다이오드의 임계치 미만인데, 이것은 단순히 전압들을 신중히 선택함으로써 쉽게 달성된다. 다이오드의 임계치는 다이오드를 가로지르는 전압으로서, 이 전압에서 측정가능한 전류가 흐르기 시작하며, 이 전압 미만에서의 전류는 비트 라인 또는 워드 라인 상의 천개 또는 그 이상의 반 선택된 셀들을 합친다고 하더라도 대수롭지 않다. 비록 본 설명이 2.5V의 파워 서플라이를 이용하였지만, 보다 작은 지오미트리의 메모리 셀들에 대해서는 보다 낮은 전압들이 바람직하다. 예를 들어, 100 나노미터 미만의 기술에 대해서는, WRITE를 위한 1.5V의 전압 및 READ를 위한 0.75V의 전압이 바람직하다. 또한, 보다 큰 지오미트리의 메모리 셀들에 대해서는, 보다 높은 전압들이 바람직하다.
따라서, 본 발명의 바이어싱 방식은 선택된 메모리 셀(또는 셀들)로부터 선택되지 않은 메모리 셀들을 우수하게 절연시키고, 반 선택된 메모리 셀들을 만족스럽게 절연시킨다. 완전히 선택되지 않은 메모리 셀들(어레이 내의 대다수)은 모두 백 바이어스되기 때문에, 이러한 많은 수의 셀들을 통한 누설 전류가 최소화된다. 반 선택된 메모리 셀들의 임의의 순방향 바이어싱은 다이오드 턴온 임계치 미만이 될 것이며, 하나 또는 몇 개의 선택된 비트 라인들 또는 워드 라인들로 제한될 것이다.
각각의 프로그래밍 전압들을 인가하기 위해, 비트 라인 드라이버들(D1, D2 및 D3)(도시된 것 이상으로 많음)은, 디코더 출력들의 제어에 따라, 0.5V 내지 1V의 선택되지 않은 전압과 2.5V의 선택된 전압 간에 선택을 행한다. 도 6에서, 디코더 출력(2)은 드라이버(D2)로 하여금 2.5V의 전압을 선택하게 하고, 디코더 출력(1 및 3)은 드라이버들(D1 및 D3)로 하여금 0.5V 내지 1V의 전압을 선택하게 한다. 유사하게, 워드 라인 디코더 출력들(1 및 2)은 워드 라인 드라이버(W1)로 하여금 접지 전압(GND)을 선택하게 하고, 워드 라인 드라이버(W2)로 하여금 2V를 선택하게 한다. 이러한 전압 선택을 행하기 위한 구조는, Roy E. Scheuerlein에 의해 2002년 11월 27일 출원되었고 공통으로 소유되는 미국 특허 출원 10/306,887호의 도 5와 관련하여 한층 더 설명되며, 이 출원의 주제는 본원의 참조로서 인용된다.
프로그래밍
칼코게나이드를 저저항 상태의 결정 상태로부터 고저항 상태의 비정질 상태로 변환하기 위해, 칼코게나이드는, 예를 들어 700℃의 고온으로 된 다음, 신속하게 냉각될 수 있어야 한다. 고저항 상태의 비정질 상태로부터 저저항 상태의 결정 상태로의 반대 변환은, 예를 들어 600℃의 보다 낮은 온도로 가열한 다음, 칼코게나이드를 비교적 느리게 냉각시킴으로써 달성된다. 셀을 프로그램하는 동안, 또는 반복된 판독 이벤트들 동안, 이웃하는 셀들의 칼코게나이드의 의도하지 않은 변환을 피하기 위해, 본 발명의 바람직한 실시예에 따라 형성되는 모놀리식 3차원 메모리 어레이에 있어서 회로 조건들이 신중하게 제어된다.
셀을 프로그램하게 되면, 그 셀을 제 1 상태로부터 제 2 상태로 변경(저저항 상태에서 고저항 상태로 변경, 또는 고저항 상태에서 저저항 상태로 변경)할 수 있다. 이후, 셀은 "소거"되어, 제 1 상태로 되돌아갈 수 있다.
도 7은 위상 변경 물질을 하나의 상태로부터 다른 상태가 되게 하는 데에 이용되는 펄스들의 형태를 나타낸다.
메모리 셀 내에 논리 1 (세트)을 기록하기 위해, 전류는 중간 레벨(세트 펄스)이 되고, 위상 변경 물질의 결정 구조가 발달할 수 있도록 충분한 시간 동안 중간 레벨로 유지된다. 일 실시예에서, 하나의 칼코게나이드 물질에 대한 시간 주기는 500 내지 1000 나노세컨드(0.5 내지 1 마이크로세컨드) 정도이다. 전류는 처리 조건들에 의존하고, 광범위하게 변한다. 일 실시예에서, 단일 셀을 통한 전류는 세팅(논리 1을 프로그래밍)에 대해서는 약 20 마이크로암페어이고, 리세팅(논리 0을 프로그래밍)에 대해서는 약 100 마이크로암페어이다.
메모리 셀 내에 논리 0 (리셋)을 기록하기 위해, 전류는 보다 높은 레벨(리셋 펄스)이 된 다음, 빠르게 제거됨으로써, 리셋 펄스가 200 나노세컨드 정도 동안 지속되게 한다. 이러한 높은 전류 다음에 급속 냉각을 하게 되면, 물질을 고저항 상태를 갖는 비정질 상태가 되게 한다.
전류 및 펄스 폭 제어
도 8은 도 6과 관련하여 설명된 메모리 어레이를 프로그래밍 및 판독하기 위한 회로를 나타낸다. 도 8은 선택된 메모리 셀들에 대해 기록을 행하는 데에 이용되는 펄스 폭 및 전류를 모두 제어하기 위한 회로(70)를 도시한다. 도 7에 나타낸 바와 같이 세팅 및 리세팅 모두에 대해 2개의 값들(A 및 B)에 대한 전류 및 펄스 폭을 모두 제어하기 위해, 전류 미러 회로(70)는 전형적인 전류 미러 트랜지스터들(71 및 72) 뿐 아니라 펄스 폭 제어 트랜지스터(73)를 포함한다. 회로(70)는 자신의 슬레이브 아암(slave arm)과 직렬로 있는 트랜지스터(73)를 제어하기 위해, 펄스 폭 제어 신호(WCTRL)와 자신의 마스터 아암(master arm)을 통해 전류 제어 신호(ICTRL)를 수신한다. 다른 실시예에서, 펄스 폭 제어 트랜지스터는 마스터 아암(73a)과 직렬로 배치된다. 또 다른 실시예에서, 펄스 폭 제어 트랜지스터는 마스터 아암과 슬레이브 아암(73b) 사이에 배치된다. 대안적으로, 펄스 폭 제어 트랜지스터는 슬레이브 전류 미러 디바이스와 서플라이 전압 연결부(73c) 사이에 위치될 수 있다.
전류 미러 회로(70)가 선택된 비트 라인에 WRITE 신호를 인가하고자 할 때, 비트 라인 디코더는, 많은 비트 라인들(전형적으로, 1000개 이상)로부터, 메모리 셀들이 기록되어야 하는 하나 이상의 비트 라인들을 선택한다. 전형적으로, 8비트 또는 다른 어떠한 사이즈의 WORD는 한번에 기록된다. 도 8의 예에서, 비트 라인 드라이버(74)가 비트 라인(81)에 WRITE 전압을 인가하기 위해 자신의 비트 라인 디코더 출력(91)에 의해 선택된다. 비트 라인 드라이버(74)는 선택되지 않은 비트 라인 바이어스(UBL)와 선택된 비트 라인 바이어스(SBL)를 모두 수신한다. 선택된 비트 라인 바이어스(SBL)는 전류 미러 회로(70)에 의해 발생된다. 본 발명의 새로운 특징으로서, 비트 라인 바이어스(SBL)는 전압 제어되는 것이 아니라, 전류 제어된다. 따라서, 정확한 시간 주기 동안 정확한 전류가 선택된 메모리 셀에 인가됨으로써, 선택된 메모리 셀이 선택된 주기 동안 원하는 온도가 되게 하고, 선택된 메모리 셀에 선택된 값이 확실하게 기록되게 한다.
도 8a는 SBL 및 UBL을 인가하기 위한 예시적인 회로를 나타낸다. 액티브 로우 디코더 출력(91)이 하이 신호를 인가하면, 선택되지 않은 비트 라인 바이어스 전압(UBL BIAS)이 드라이버(74 또는 74B)에 의해 NMOS 디바이스(89)를 통해 비트 라인(81 또는 82)에 인가되며, 이에 따라 비트 라인(81)이 선택되지 않을 때, 그 비트 라인(81)은 이러한 UBL 전압으로 이동하게 된다. 하지만, 비트 라인(81)이 로우 디코더 신호(91)에 의해 선택될 때, SBL 신호 라인은 PMOS 트랜지스터(88)에 로우 전압을 인가함으로써 선택된다. 이 경우, 제어 신호(WCTRL)가 트랜지스터(73)를 턴온시키면, SBL 신호가 선택된 비트 라인(81)에 인가된다. 보다 구체적으로, 펄스(WCTRL)가 로우가 되면, 펄스 전류 제어(ICTRL)에 의해 결정되는 전류가 SBL 전류로서 트랜지스터(73)를 통해 드라이버(74) 및 비트 라인(81)에 인가된다.
8 또는 16 비트가 동시에 프로그램되어야 할 때, 8개 또는 16개의 회로들이 있게 되는 바, 그 각각은 (그 비트 라인 및 선택된 메모리 셀이 0 또는 1로 기록되는 지를 제어하기 위해) 자신의 펄스 제어 신호(WCTRL)에 의해 선택된 시간 주기 동안 자신의 ICTRL에 의해 결정되는 자신의 전류를 인가한다. 전형적으로, 마스터 디바이스(72)가 몇 개의 전류 미러 슬레이브 디바이스들(71)에 의해 공유될 수 있기는 하지만, 단일 전류 미러 슬레이브 디바이스(71)는 단일 비트 라인과 관련된다. 2개의 마스터 디바이스들(72)(하나는 세트 전류를 위한 것이고, 다른 하나는 리셋 전류를 위한 것이다)은, 각 디바이스(71)와 마스터 디바이스(72) 간의 연결을 방해하는 패스 게이트들(미도시)에 의해 하나 이상의 슬레이브 디바이스들(71)을 제어할 수 있다. 따라서, 각 전류 미러 슬레이브 디바이스(71)는 자신의 선택된 메모리 셀을 세트 또는 리셋시키기 위한 원하는 전류를 제공한다.
비트 라인(81)이 RESET 상태로 프로그램되어야 할 때, 도 7에 나타낸 RESET 펄스가 회로(70) 및 선택된 드라이버(74)에 의해 비트 라인(81)에 인가된다. RESET 펄스의 경우, 펄스 폭 제어 회로는 약 200ns 길이의 짧은 지속 기간 신호(WCTRL)를 발생시키고, 펄스 전류 제어 신호(ICTRL)는 트랜지스터(71)로 하여금 높은 전류를 운반하게 하며, 이에 따라 비트 라인(81)에 연결된 선택된 메모리 셀을 높은 온도로 신속하게 가열하게 한다. WCTRL이 약 200ns 이후 트랜지스터(73)를 턴오프시키면, 선택된 셀은 고저항을 갖는 비정질 상태로 된다. 비트 라인(81)이 SET 상태로 프로그램되어야 하는 경우, 도 7에 나타낸 SET 펄스가 회로(70) 및 선택된 드라이버(74)에 의해 비트 라인(81)에 인가된다. SET 펄스의 경우, WCTRL은 약 500 내지 1000ns 동안 트랜지스터(73)를 온 상태로 유지시키고, ICTRL은 트랜지스터(71)로 하여금 비교적 낮은 전류를 인가하게 한다. 따라서, 선택된 메모리 셀은 저저항의 결정 상태로 변하게 된다.
다른 비트 라인 드라이버들(74B) 역시 이러한 높은 SBL 전류를 받게 되지만, 자신들의 비트 라인 디코더 출력들에 의해 활성화되지 않으며, 이에 따라 자신들의 각각의 비트 라인들에 선택된 비트 라인 전류(SBL CURRENT)를 인가하지는 않지만, 자신들의 비트 라인들에 선택되지 않은 비트 라인 바이어스 전압(UBL BIAS)을 계속하여 인가할 것이다. 따라서, 이러한 선택되지 않은 비트 라인들은 전류 미러 회로(70)에 의해 프로그램되지 않는다.
드라이버(77)에 의해 도시된 다른 비트 라인 드라이버들 역시 제어 신호로서 동일한 비트 라인 디코더 출력(91)을 수신한다. 하지만, 이러한 다른 비트 라인 드라이버들은 각각, 도 8에서 SBL2 CURRENT로서 나타낸, 대응하는 전류 미러 회로(70)로부터 개별적인 SBL CURRENT를 수신한다. 따라서, 드라이버(77)는 멀티 비트 워드를 동시에 기록하기 위해 단일 디코더 신호에 응답하여 서로 다른 비트 라인들을 구동하는 몇 개의 부가적인 드라이버들중 하나를 예시한다.
프로그래밍의 순서
메모리들을 기록하고 판독할 때의 하나의 문제는, 스위칭이 매우 빠르게 일어나고, 종종 최근에 선택되었던 워드 라인 또는 비트 라인이 다음 워드 라인 또는 비트 라인이 선택될 때 자신의 휴지 전압으로 돌아오지 않을 수도 있으며, 새롭게 선택된 워드 라인 또는 비트 라인은 이전에 선택된 워드 라인 또는 비트 라인에 연 결된 셀의 의도하지 않은 프로그래밍(또는 판독)을 야기할 수 있다는 것이다. 이러한 의도되지 않은 결과들을 피하기 위해서는, 전압들을 스위칭하는 순서가 신중하게 제어되어야 한다.
예를 들어, 도 6과 관련하여, 셀(1,2)은 워드 라인(WORD1)을 로우로 하고, 비트 라인(BIT2)을 하이로 함으로써 선택되었다. 다른 비트 라인들은 0.5 내지 1V이고, 다른 워드 라인들은 2V이며, 이에 의해 셀(2,3)과 같은 모든 선택되지 않은 셀들 역 바이어스시킨다. 선택된 워드 라인(WORD1)에 연결된 셀(1,1) 및 셀(1,3)과 같은 반 선택된 셀들 및 비트 라인(BIT2)에 연결된 셀(2,2)과 같은 반 선택된 셀들은 약 0.5 내지 1V의 순방향 바이어스를 수신하지만, 이것은 이러한 반 선택된 셀들에 대한 기록을 야기할 정도로 충분하지 않다. 하지만, 다음 WRITE 동작이 셀(2,3)에 대한 것이고, 워드 라인(WORD1)이 2V의 자신의 선택되지 않은 값으로 되돌아가기 전에 비트 라인(BIT3)이 2.5V가 된다면, 셀(1,3)은 틀리게 기록될 수 있다. 따라서, 다음 비트 라인들에 비트 라인 펄스들을 인가하기 전에, 모든 워드 라인들이 자신들의 선택되지 않은 전압이 되도록 보장하는 것이 중요하다.
또한, 모든 선택되지 않은 또는 이전에 선택된 비트 라인들을 풀다운시키고, 다음 워드 라인들을 풀다운시키기 전에 하이의 비트 라인 펄스(들)를 인가하는 것이 중요한데, 그 이유는 어떠한 선택되지 않은 비트 라인들이 여전히 하이인 경우, 다른 워드 라인을 풀다운 시키게 되면, 하이의 하지만 선택되지 않은 비트 라인과 새롭게 풀다운된 워드 라인 간의 교점에 있는 셀이 교란되기 때문이다.
본 발명의 새로운 특징으로서, 메모리 셀들의 연속적인 기록(또는, 판독) 간 의 불완전한 스위칭으로부터의 모든 교란을 피하기 위해, 선택 해제 제어 디바이스(deselect control device)(75)는 이전에 연결된 신호 라인을 선택되지 않은 전압(UBL)에 연결한다. 펄스 폭 제어 신호(WCTRL)가 트랜지스터(73)를 통해 자신의 펄스를 비활성화하면, 선택 해제 제어 신호(75)는 하이가 되고, 선택되지 않은 바이어스 전압(UBL)이 각각의 비트 라인, 예를 들어 도 8에 도시된 비트 라인(81)에 인가되게 한다. 따라서, 다음 기록 신호가 인가되기 전에, 이 경우에 있어서, 이전 비트 라인(81)이 선택되지 않은 UBL 레벨이 되며, 이러한 이전에 선택된 비트 라인을 다음 기록 신호에 의해 교란시키는 어떠한 가능성도 없게 된다. 도 8의 예를 따르면, 만일 액세스되어야 하는 다음 메모리 셀이 비트 라인들(82)중 하나에 연결되는 경우, 비트 라인 디코더 출력들(92)중 대응하는 것에 의해, 비트 라인 드라이버들(74B)중 대응하는 것은 SBL CURRENT 노드를 비트 라인들(82)중 대응하는 것에 연결한다. 연결시, 비트 라인들(82)중 선택된 하나는 UBL에 가까운 전압이 될 것이며, 다음 펄스 제어 신호(WCTRL)가 ICTRL에 의해 선택된 전류(전류는 새로운 메모리 셀이 SET 또는 RESET가 되는냐에 따라 ICTRL에 의해 결정된다)를 이러한 새로운 비트 라인(82)에 인가할 때 까지, 이 전압으로 유지될 것이다. 따라서, 모든 교란을 피하기 위한 효과적인 스위칭 순서는 다음과 같다:
이전에 선택된 워드 라인들이 자신들의 선택되지 않은 워드 라인 바이어스가 되고;
이전에 선택된 비트 라인들이 자신들의 선택되지 않은 비트 라인 바이어스가 되고;
선택된 워드 라인이 자신의 선택된 로우 레벨이 되고;
선택된 비트 라인들 각각이, 기록되어야 하는 값에 따라, 선택된 펄스 폭에 대해 자신들의 선택된 전류들을 수신하고;
선택된 비트 라인 전압들이 자신들의 선택되지 않은 로우 레벨들로 돌아가고;
선택되지 않은 워드 라인 전압들이 자신들의 선택되지 않은 보다 높은 레벨들로 되돌아간다.
다른 경우들에 있어서, 동일한 비트 라인 디코더 출력(91)에 의해 제어되는 드라이버(77)와 같은 비트 라인 드라이버들의 그룹에 연결된 비트 라인들의 그룹이 기록을 위해 모두 선택되는 것은 아니다. 일부 그룹은 그룹 내의 다른 비트 라인들에 대한 기록 펄스 시간 동안 회로(70)에 연결되는 바, 디바이스(73)는 턴오프되고, 자신들의 관련된 선택 해제 제어 디바이스(75)는 턴온된다. 이 방식으로, 비트 라인 디코더 출력에 연결된 비트 라인 드라이버들의 수는 선택된 비트 라인들의 수 보다 클 수 있다. 예를 들어, 16 비트 라인들은 단일 디코더에 의해 제어될 수 있지만, 16개중 단지 8개 만이 선택된 비트 라인이다. 디코더는 단지 8개의 선택된 비트 라인들이 아닌 16개의 비트 라인들에 의해 취해지는 폭과 같은 폭을 가지며 구성될 수 있다. 이는, 비트 라인들이 4개 또는 심지어 그 이상의 층들 상에 구성되고, 그에 따라 디코더에 대해 이용가능한 폭이 디코더 레이아웃에 대해 이용가능한 통상의 폭의 1/4 또는 심지어 그 미만으로 감소되는 3D 메모리 어레이들에서 특히 유용하다. 이 경우, 동일한 디코더에 의해 제어되는 그룹 내의 다양한 비트 라 인들은 자신들의 각각의 SBL CURRENT 노드들로부터 3개의 조건들중 하나를 수신한다. 이러한 3개의 조건들은, 1) 세트 전류, 2) 리셋 전류, 또는 3) 선택되지 않은 비트 라인들에 대한, 선택되지 않은 비트 라인 바이어스를 포함한다. 그룹 내의 비트 라인 드라이버들은 이러한 3개의 조건들중 임의의 것을 도 8a의 디바이스(88)를 통해 자신들의 관련 비트 라인에 전달한다. 유사하게, 반드시 그룹 내의 모든 비트 라인들이 반드시 동시에 판독을 위해 선택되는 것은 아니다.
물론, 다른 실시예들에서, 다이오드들은 방위가 반대로 되고, 전압 레벨들이 대응하게 반대로 된다. 중요한 요인들은 선택된 라인들을 자신들의 선택되지 않은 레벨이 되게 함으로써, 다음 판독 또는 기록 동작을 개시하기 전에, 모든 다이오드들이 역 바이어스가 되게 하는 것이다. 주목할 사항으로서, 모든 셀들이 선택되지 않을 때, 모든 다이오드들은 역 바이어스됨으로써, 누설을 최소화하고, 임의의 셀이 잘못하여 교란되는 가능성을 최소화한다.
주목할 사항으로서, 도 8은 선택된 비트 라인들에 전류를 인가하기 위한 회로를 도시하지만, 워드 라인 전압들을 선택된 레벨로 되게 하기 위한 회로가 또한 제공된다. 하지만, 워드 라인들에 있어서, 선택된 레벨들은 하이가 아닌 로우이기 때문에, n 채널 트랜지스터들이 선택된 워드 라인 바이어스를 제공한다. 본 발명에서 어레이 라인들을 구동하고 워드 라인들을 구동하는 데에 적절한 회로는, Roy E. Scheuerlein 및 Matthew P. Crowley에 의해 2002년 11월 27일 출원되었으며 그 명칭이 "MULTI-HEADED DECODER STRUCTURE UTILIZING MEMORY ARRAY LINE DRIVER WITH DUAL PURPOSE DRIVER DEVICE"인 동시 계류중인 특허 출원 공개 번호 US 2003/0214841호에 예시되어 있으며, 이는 본원의 참조로서 인용된다. 예를 들어, 이 출원의 도 3 및 그 설명을 참조하라.
일 실시예에서는, 몇 개의 셀들(모두 하나의 워드 라인 상에 있지만, 몇 개의 비트 라인들 상에 있다)이 동시에 기록되어야 한다. 이러한 실시예에서, 워드 라인 펄스들의 타이밍은, 논리 0(비트 라인에 대한 짧은 높은 전류 펄스) 및 논리 1(비트 라인에 대한 보다 긴 보다 낮은 전류 펄스, 도 7 참조)을 기록하기 위한 비트 라인 펄스들중 임의의 것이 인가되는 것 보다 긴 시간 동안, 선택된 워드 라인이 로우 전압으로 되도록 충분해야 한다. 워드 라인 상의 몇 개의 비트들이 워드 라인에 대한 전압 스윙(이것은 셀들중 임의의 것에 대한 기록을 교란시킨다)없이 동시에 기록될 수 있도록, 워드 라인은 저저항인 것이 바람직하다. 일부 실시예들에서, 워드 라인은 비트 라인 보다 훨씬 더 짧고, 일 실시예에서는, 비트 라인 길이의 약 1/8이다.
판독
도 1을 다시 참조하여, READ 전압(V1)에서, 회로가 RESET 상태(논리 0)에서의 메모리 셀의 매우 높은 저항 및 낮은 전류와 SET 상태(논리 1)에서의 메모리 셀의 비교적 높은 전류 사이를 구분하는 것은 용이하다는 것을 알 수 있다. 이것은, 선택된 비트 라인으로부터 전류를 끌어당기는 어레이를 통해 어떠한 스니크 경로(sneak path)도 없는 경우에 그러하다. 스니크 경로는, 판독을 위한 차동 증폭기(도 8b 참조)의 기준 전압(VREF)을 선택되지 않은 워드 라인 바이어스와 동일하게 함으로써 피할 수 있다. 도 9는 메모리 셀들을 판독하기 위해 메모리 셀 어레이 에 인가되는 이러한 전압들을 나타낸다. 도 9에 나타낸 바와 같이, 1.2V의 전압이 WORD2와 같은 선택되지 않은 워드 라인들에 인가되고, 선택된 비트 라인(BIT2)에도 인가된다. 1.2V가 선택되지 않은 워드라인들과 선택된 비트 라인들 모두에 인가되기 때문에, 셀(2,2)과 같은 반 선택된 메모리 셀들을 통한 어떠한 전압 강하도 없으며, 이에 따라 셀(2,2)과 같은 반 선택된 셀들을 통한 어떠한 스니크 경로도 없게 된다. 셀(2,3)과 같은 선택되지 않은 셀들에 있어서, 이러한 셀들의 다이오드들을 통해 역 바이어스 만이 있게 되며, 이에 따라 비록 선택되지 않은 셀들의 수가 많다고 하더라도, 누설 전류는 너무 작아서 WORD2와 같은 선택되지 않은 워드 라인들 상의 바이어스 레벨들에 영향을 줄 수 없게 된다.
도 8 (및 도 8b)에 나타낸 76과 같은 연산 증폭기는 판독을 위해 선택된 셀 또는 셀들을 통한 전류를 검출한다. (도 8과 도 9 간의 관계의 이해를 돕기 위해, 도 9는 도 8에도 나타낸 전류 미러 구조(70) 및 연산 증폭기(76)를 포함한다.)
도 8b는 도 8의 연산 증폭기(76)의 상세 사항을 나타낸다. 도 8b에서, 연산 증폭기(85)는 그 연산 증폭기(85)의 (-) 입력 상의 SBL BIAS를 VREFDML 레벨로 유지하는 바, 이는 본 예에서 1.2V이다. 피드백 저항(86)은 READ 출력 전압을 SBL 바이어스 라인(이는 또한 드라이버 및 비트 라인을 통해 선택된 셀에 연결된다)에 연결하기 때문에, 저항(86)을 통한 READ 전류는 선택된 셀을 통한 전류와 실질적으로 같게 되며, 이에 따라 선택된 셀의 상태를 나타낸다.
반 선택된 셀들을 통한 스니크 경로를 피하기 위해, 반 선택된 셀들의 두 개의 단자들은 동일한 전압이 된다. 이를 달성하는 하나의 간단한 방법은, 연산 증폭 기(85)의 (+) 입력 단자들을 선택되지 않은 워드라인들의 전압 서플라이에 연결하는 것이다. 그러면, 연산 증폭기(85)는 피드백 저항(86)을 이용하여, 선택된 비트 라인들 및 선택되지 않은 워드 라인들을 동일한 전압이 되게 할 것이다.
3차원 어레이 레이아웃
3차원 메모리 레이아웃의 경우, 단일 워드를 포함하는 셀들의 그룹이 수직 스택에 위치할 수 있고, 워드 라인은 수직으로 방위된 바이어스에 의해 연결된 많은 메모리 층들을 통해 물리적으로 연장되는 세그먼트들을 포함한다. 메모리는, 함께 프로그램되어야 하는 많은 메모리들이 단일 워드 라인에 연결되고, 비록 이들이 단일 어드레스에 응답하여 프로그램되어야 함에도 불구하고, 메모리 셀들의 서로 다른 층들 상에 있도록 배열될 수 있다. 다른 실시예에서, 워드 라인 세그먼트는 워드 라인의 위 아래의 메모리 층들에 위치하는 메모리 셀들에 의해 공유될 수 있으며, 이에 의해 워드 라인 세그먼트들의 수를 줄이고, 제조 복잡성을 줄인다. 비트 라인들은 또한 위 아래의 메모리 셀들에 의해 공유될 수 있다.
도 10은 유용한 워드 라인 레이아웃을 보여주는 3차원 메모리 어레이의 일부를 나타낸다. 이러한 구조는 또한, Scheuerlein에 의해 출원되었으며 그 명칭이 "Word Line Arrangement Having Multi-Layer Word Line Segments for Three-Dimensional Memory Array"인 공동 양도된 미국 특허 출원 10/403,844호에서 설명되는 바, 이는 본원의 참조로서 인용된다. 이 특허 출원의 도 9는 이러한 메모리 블럭을 선택하기 위한 구조를 보여준다. 도 10의 레이아웃에서, 워드 라인(WL)은 3차원 집적 회로 메모리 어레이 내의 4개의 서로 다른 메모리 셀 층들 상의 4×4 어 레이로 배열된 16개의 메모리 셀들을 액세스한다. 16개의 비트 라인들(BL1,1 내지 BL4,4)은 메모리 셀들의 4×4 어레이를 통해 연장된다. 단순함을 위해, 비트 라인들의 적은 부분 만을 나타내었다. 도 10에 나타낸 것과 같은 부가적인 메모리 셀들은 나타낸 바와 같이 16개의 메모리 셀들 및 비트 라인 부분들의 앞에 또는 뒤에 위치되며, 서로 다른 워드라인들(미도시)에 연결된다. 도 10에 나타낸 16개의 메모리 셀들은 단일 워드로 고려될 수 있고, 메모리 WRITE 명령은 16개의 모든 메모리 셀들에 대해 적용된다. 하지만, 이러한 16개의 메모리 셀들을 기록하는 데에 필요한 전류에 따라, 도 8의 구조(70)와 같은 단일의 전류 미러 구조는, 예를 들어 4개의 메모리 셀들(M1,1 내지 M4,1)을 연속적으로 기록하기 위해 전류를 공급할 수 있다. 제 1 다수의 메모리 셀들(M1,1 내지 M1,4)은 4개의 전류 미러 구조들(70)의 제어하에 동시에 기록될 수 있다. (도 6과 관련하여 상기 설명한 바와 같이) 워드 라인(WL)이 여전히 로우인 동안, 비트 라인들(BL1,1 내지 BL1,4)은 자신들의 선택되지 않은 레벨들이 되고(상기 도 8의 선택 해제 제어 트랜지스터(75)의 설명 참조), 메모리 셀들(M2,1 내지 M2,4) 내에 선택된 값들을 기록하기 위해 제어된 전류 및 펄스 폭을 수신하도록, 비트 라인들(BL2,1 내지 BL2,4)이 자신들의 각각의 비트 라인 드라이버들(예를 들어, 도 8의 드라이버들(74B)중 하나)에 의해 선택된다. 이후, 워드 라인(WL)이 여전히 선택되는 동안, 워드 라인(WL)에 연결된 메모리 셀들의 제 3 칼럼 및 제 4 칼럼이 기록된다.
프로세스의 속도를 높이기 위해, 새로운 비트 라인들이 선택되고 기록 펄스들(WCTRL)이 활성화되기 전에, 그리고 이전의 비트 라인들이 각각의 트랜지스터 들(75)을 턴온시킴으로써 자신들의 선택되지 않은 레벨들로 되는 동안, 도 10의 칼럼들중 하나를 구동하게 될 전류 미러들(70)에 제어 전류(ICTRL)를 인가하는 것이 가능하다.
도 11은 도 8의 전류 미러(70)에 선택된 펄스 폭(WCTRL) 및 선택된 전류(ICTRL)를 제공하는 회로를 나타낸다. 펄스 폭 선택기 회로(110)는 펄스 폭 선택 멀티플렉서(8)에 의해 선택되는 길이를 갖는, 인버터들(1 내지 7)의 스트링을 포함한다. OR 게이트(9)는 자신의 2개의 입력 신호들이 모두 로우일 때에만 로우 출력 신호를 제공하는 원샷 디바이스(one-shot device)이다. 하지만, 로우 신호가 PULSE CLOCK 입력 신호에 의해 제공되었지만, 인버터들의 스트링을 통해 OR 게이트(9)에 아직 전달되지 않았을 때, 입력 신호들은 단지 모두 로우이다. 따라서, 이러한 전달 시간 동안에는 로우 펄스가 발생한다. 멀티플렉서(8)는 2개의 서로 다른 펄스 폭을 가능하게 하여, PULSE CLOCK 신호가 인버터들(1 내지 3)을 통해서만 전달될 때에는 짧은 펄스를 야기하고, 신호가 7개의 모든 인버터들(1 내지 7)을 통해서 전달될 때에는 보다 긴 펄스를 야기한다. 펄스의 길이는 인버터들의 사이즈 및 구성을 선택함으로써 제조 동안 정확하게 결정될 수 있다.
전류 선택 회로(120)는 전류 미러(70)에 ICTRL로서 인가될 2개의 전류들 간에 선택을 행한다. 전류 발생기 제어 신호(IGEN)는 트랜지스터들(121 내지 125)을 제어한다. 트랜지스터(121)는, 슬레이브가 트랜지스터(122)이거나 또는 트랜지스터들(123 내지 125)의 결합인 전류 미러에 대한 마스터 아암이다. 주목할 사항으로서, 1개의 트랜지스터(122)가 전류 미러(70)의 마스터 아암 내의 펄스 제어 트랜지 스터(72)에 멀티플렉서(126)를 통해 세트 제어 전류(ICTRLSet)를 ICTRL 전류로서 제공하고, 3개의 트랜지스터(123 내지 125)는 리셋 전류 신호(ICTRLReset)를 제공하기 위해 멀티플렉서(126)에 병렬로 연결된다. 따라서, ICTRLReset가 보다 높게 되며, 전류 미러(70)의 슬레이브 아암으로 하여금 SBL CURRENT(도 8 참조)와 같은 보다 높은 리셋 전류를 제공하게 한다. 멀티플렉서(126)는 WRITE SELECT 제어 신호의 제어에 의해 자신의 2개의 입력 전류들 간에 선택을 행한다. WCTRL 신호와 협력하여 멀티플렉서(126)의 출력은, SBL CURRENT가 선택된 메모리 셀에 대해 세트(논리 1)이 기록되게 할 것인지, 아니면 리셋(논리 0)이 기록되게 할 것인지를 결정한다.
명백하게는, 다른 수의 트랜지스터들 및 다른 회로들을 대안으로 이용하여 이러한 작업을 수행할 수 있다. 예를 들어, 도 12는 이러한 다른 회로를 나타낸다. 도 12에서, 전류 미러(70)는 어떠한 펄스 폭 제어 트랜지스터도 갖지 않는 전류 미러(170)에 의해 대체된다. 펄스 제어는, 다른 길이를 갖는 인버터 스트링들로부터의 펄스들을 제공하는 병렬의 OR 게이트들(11 및 12)을 갖는 다른 펄스 폭 발생기 회로(different pulse width generator circuit)(130) 및 다른 전류 선택 회로(different current select circuit)(140)에 의해 제공된다. PULSE WIDTH SELECT 신호는 트랜지스터들(14 및 15)중 하나를 턴온시켜, 메모리 셀이 세트되어야 할 때에는 로우의 보다 긴 ICTRLSet 전류를 위해 트랜지스터(73e)에 SET 펄스 폭 신호(WCTRLSet)를 제공하고, 메모리 셀이 리셋되어야 할 때에는 하이의 짧은 ICTRLReset를 위해 트랜지스터(73f)에 RESET 펄스 폭 신호(WCTRLReset)를 제공한 다.
다른 실시예에서는, 각 메모리 서브 어레이의 각 비트 라인 층에 대해 하나씩, 서로 다른 4개의 선택되지 않은 바이어스 전압들이 제공된다. 이러한 방식으로, 각 층 상의 선택되지 않은 비트 라인들은 다른 층들 상의 선택되지 않은 비트 라인들과 독립적으로 바이어스될 수 있는 바, 이의 구현은 그 명칭이 "Memory Device with Row and Column Decoder Circuits Arranged in a Checkerboard Pattern Under a Plurality of Memory Arrays"인 Roy E. Scheuerlein의 미국 특허 제6,735,104호의 도 8, 9 및 10과 관련하여 보다 상세히 설명되는 바, 이는 본원의 참조로서 인용된다. 이러한 인용 특허에서 설명되는 바와 같이, 이러한 선택되지 않은 바이어스 노드 전압들은 유익하게는 4개의 선택되지 않은 바이어스 발생기 회로들(하나의 회로가 각 층과 관련된다)에 의해 발생된다. 이러한 각각의 선택되지 않은 바이어스 발생기 회로는 어드레스 신호들을 수신하는 바, 이 신호들은 바이어스 전압들 또는 조건들을 적절히 발생시키기 위해 선택된 메모리 평면(즉, 선택된 어레이 라인 층)을 디코드하는 데에 이용된다. 또한, 프로그램가능한 디바이스에서는, 선택되지 않은 바이어스 발생기 회로들에 대한 동작 모드를 전달하는 부가적인 신호들이 수신될 수 있다. 예를 들어, 선택되지 않은 비트 라인 바이어스 전압은 기록 모드와 판독 모드에 대해 다를 수 있으며, 상기 설명한 멀티-헤드 디코더 회로들(multi-headed decoder circuits)은 디코더가 적절한 전압 레벨들을 갖는 디코드된 출력(91)을 제공하는 경우 어느 하나의 동작 모드에서 효과적으로 이용될 수 있다.
대안적인 실시예에서, 메모리 라인 드라이버들은 제어 교번 메모리 라인(control alternate memory line)들 및 메모리 어레이의 반대측 상에 배열된다. 드라이버들(및 메모리 라인 폭은 아니다)이 메모리 라인 피치를 제어하기 때문에, 메모리 라인 피치는 메모리 라인 드라이버의 레이아웃에 의해 허용되는 것 보다 두 배 작을 수 있다. 이러한 레이아웃은 상기 인용된 US 특허 제6,735,104호의 도 4에 도시되어 있다.
본 발명의 바람직한 실시예에서, 도 8a와 관련하여 본원에서 설명된 바와 같이, 각 어레이 라인 드라이버 회로(즉, 어레이 라인 디코더 "헤드")는 바람직하게는 2개의 트랜지스터들을 포함한다. 그럼에도 불구하고, 헤드들에 대한 다른 구성들이 고려된다. 예를 들어, 다양한 바이어스 조건들이 이러한 이용에 가담할 경우에는, N 채널 트랜지스터들이 독점적으로 이용될 수 있다. 또한, 레이아웃 면적이 허용하는 경우, 부가적인 트랜지스터들을 이용하여 부가적인 기능들을 달성할 수 있다. 3차원 어레이들이 상세히 설명되었지만, 멀티 헤드 디코더 회로들은, 이러한 멀티 헤드 디코더들의 레이아웃 밀도 장점들이 하나 이상의 메모리 평면을 갖는 3차원 어레이들에서 보다 유익함에도 불구하고, 단지 하나의 메모리 셀들 평면 만을 갖는 메모리 어레이들에서도 유용하다.
워드 라인들은 또한 로우 라인들 또는 X-라인들로도 지칭되고, 비트 라인들은 칼럼 라인들 또는 Y-라인들로도 지칭된다. "워드" 라인들과 "비트" 라인들 간의 구별은 당업자들에게 적어도 2개의 서로 다른 언외의 의미(connotation)를 전달한다. 메모리 어레이를 판독할 때에는, 당업자들에 의해, 워드 라인들은 선택된 바이 어스 레벨로 유지되고, 비트 라인들이 감지되는 것으로 여겨진다. 이러한 점에서, X-라인들(또는, 워드 라인들)은 빈번하게(하지만, 항상은 아니다) 메모리 셀들의 캐소드 단자에 연결되고, Y-라인들(또는, 비트 라인들)은 빈번하게(하지만, 항상은 아니다) 메모리 셀들의 애노드 단자에 연결된다. 두 번째로, 메모리 조직(예를 들어, 데이터 버스 폭, 동작 동안 동시에 판독되는 비트들의 수 등)은 두 개의 어레이 라인들의 한 세트가 데이터 "워드들" 보다는 데이터 "비트들"과 더 정렬됨을 시사한다. 본원에서 이용되는 워드 라인들 및 비트 라인들은 직교 어레이 라인들을 나타내고, 워드 라인들은 구동되고 비트 라인들은 감지된다는 종래의 공통적인 추정을 따른다. 하지만, 본 발명의 이득들은 어느 쪽에나 적용될 수 있다.
비록 상기 설명은 3차원 메모리 어레이에 집중하였지만, 본원에서 이용되는 메모리 어레이는 기판 내에 형성되거나, 대안적으로는 기판 위에 형성되는 메모리 레벨을 갖는 2차원의 (평면) 메모리가 될 수 있다. 기판은 메모리 어레이를 위한 지지 회로를 포함할 수 있는 것과 같은 단결정 기판이 되거나, 또는 메모리 어레이를 위한 지지 회로를 반드시 포함할 필요가 없는 다른 타입의 기판이 될 수 있다. 예를 들어, 본 발명의 특정 실시예들은 실리콘 온 인슐레이터(SOI) 구조를 이용하여 구현될 수 있고, 다른 것들은 실리콘 온 사파이어(SOS) 구조를 이용한다. 대안적으로, 메모리 어레이는 메모리 셀들의 하나 이상의 평면을 갖는 상기 설명한 3차원 어레이가 될 수 있다. 메모리 평면들은 메모리 어레이를 위한 지지 회로를 포함하는 기판의 위에 형성될 수 있다. 본원에서 이용되는 3차원 메모리 어레이를 갖는 집적 회로는, 함께 또는 아주 근접하게 패키지되거나 또는 함께 다이 본딩되는 하 나 이상의 모놀리식 집적 회로의 어셈블리가 아닌, 모놀리식 집적 회로인 것으로 가정한다.
메모리 어레이를 통합하는 집적 회로들은 대개 그 어레이를 종종 많은 수의 보다 작은 어레이들(종종 서브 어레이들이라고도 알려짐)로 세분한다. 본원에서 이용되는 어레이는 디코더들, 드라이버들, 센스 증폭기들 및 입/출력 회로들에 의해 일반적으로 손상되지 않는 연속적인 워드 라인 및 비트 라인을 갖는 메모리 셀들의 연속적인 그룹이다. 메모리 어레이를 포함하는 집적 회로는 1개의 어레이, 1개 이상의 어레이, 또는 심지어 많은 수의 어레이들을 가질 수 있다. 본원과 함께 출원되었으며 본원의 참조로서 인용되는 미국 특허 출원 번호 11/040,256호(대리인 관리 번호: MA-134)는, 모두 동일한 타입의 메모리 셀을 갖지 않는 메모리 레벨들을 개시하고, 하나의 타입의 셀들을 갖는 메모리 레벨들이 다른 타입의 메모리 셀들을 이용하는 메모리 레벨들과 교번하는 것을 개시한다. 이는 또한, 프로그램가능한 판독 전용 메모리 셀들과 다수회 기록(write-many) 위상 변경 메모리 셀들의 결합을 개시한다. 또한, 동일한 어레이 내의 메모리 셀들이 2개의 동작 모드를 갖는 것이 고려될 수 있는 바, 하나의 모드에서, 어레이의 서브 어레이 내의 안티퓨즈들은 모두 어드레스가능한 메모리를 생성하도록 단절되며, 다른 모드에서, 어레이의 다른 서브 어레이 내의 선택된 안티퓨즈들은 일련 번호, 제어 정보, 트리밍 아날로그 회로들, 세팅 리던던시 어드레스 매칭 정보, 또는 디바이스의 그 외의 주문제작가능한 특징들과 같은 메모리의 식별가능한 특징을 나타내기 위해 패턴으로 단절된다. 이 경우, 유용한 메모리 어레 구조는 위상 변경 요소, 안티퓨즈 및 다이오드를 갖 는 메모리 셀들을 포함하며, 이에 따라 임의의 메모리 셀은 빈번하게 재기록되는 데이터를 저장하는 데에 이용되거나, 또는 제어 정보를 저장하는 데에 이용될 수 있다.
본 개시의 가르침에 기초하여, 당업자는 본 발명을 용이하게 실행할 수 있을 것으로 기대된다. 본원에서 개시되는 다양한 실시예들에 대한 설명은 당업자가 본 발명을 실행할 수 있도록 본 발명에 대한 충분한 식견 및 상세 사항들을 제공하는 것으로 믿어진다. 그럼에도 불구하고, 명확성을 위해, 본원에서 설명되는 구현들에 대한 관례적인 특징들을 전부 다 제시하여 설명하지는 않았다. 물론, 이해될 사항으로서, 이러한 모든 실제 실시예의 개발시, 예를 들어 응용 관련 제약 및 사업 관련 제약을 따르는 것과 같이, 개발자의 특정한 목표를 달성하기 위해서는, 구현 마다 특정한 많은 결정들이 이루어져야 하며, 이러한 특정의 목표는 구현 마다 그리고 개발자 마다 달라질 것이다. 또한, 이해될 사항으로서, 이러한 개발 노력은 복잡하고 시간 소모적이지만, 그럼에도 불구하고 본원의 개시의 이득을 갖는 당업자에게는 일상적인 공학적 작업이다.
예를 들어, 각 어레이 또는 서브 어레이 내의 메모리 셀들의 수, 워드 라인 및 비트 라인 프리-디코더 및 디코더 회로들 및 비트 라인 센싱 회로들에 대해 선택되는 특정의 구성 뿐 아니라, 워드 구성에 대한 결정들은 모두 상업적으로 존속할 수 있는 제품을 개발하는 환경에서 본 발명을 실행함에 있어서 당업자가 당면하는 공학 결정들을 대표하는 것으로 여겨진다. 유사하게, 어레이 블럭들의 수 및 메모리 평면들의 수 역시 설계 결정의 사항이다. 그럼에도 불구하고, 단순히 일상적 인 공학적인 노력의 실행이 본 발명을 실행하는 데에 요구되기는 하지만, 요구가 많은 경쟁적인 제품을 개발할 때에 빈번하게 일어날 때에, 이러한 공학적인 노력은 부가적인 발명적 노력을 야기한다.
일반적으로 회로들 및 물리적인 구조들이 추정되기는 하였지만, 현대의 반도체 설계 및 제조에 있어서, 물리적인 구조들 및 회로들은 결과적으로 제조되는 반도체 집적 회로들에서 뿐 아니라, 후속의 설계, 테스트 또는 제조 단계들에서의 이용에 적절한 컴퓨터 판독가능한 기술 형태(computer readable descriptive form)로 구현될 수 있다는 것을 인식할 것이다. 따라서, 전형적인 회로들 또는 구조들과 관련된 청구항들은, 그 특정의 언어에 따라, 대응하는 회로들 그리고/또는 구조들의 제조, 테스트 또는 설계 개선을 가능하게 하기 위해 적절한 판독기 설비들과 결합되거나 매체 내에서 구현되든지 간에, 상기 회로들 또는 구조들의 컴퓨터 판독가능한 엔코딩 및 표현들로 읽혀진다. 본 발명은 회로들, 관련 방법들 또는 동작, 이러한 회로들을 제조하는 관련 방법들, 및 이러한 회로들 및 방법들의 컴퓨터 판독가능한 매체 엔코딩을 포함하는 것으로 고려되며, 이러한 모든 것들은 본원에서 설명되고, 첨부된 청구항들에서 규정된다. 본원에서 이용되는 컴퓨터 판독가능한 매체는 적어도 디스크, 테이프, 또는 다른 자기, 광학, 반도체(예를 들어, 플래시 메모리 카드들, ROM) 또는 전자 매체 및 네트워크, 유선(wireline), 무선 또는 다른 통신 매체를 포함한다. 회로의 엔코딩은 회로 개략도 정보, 물리적인 레이아웃 정보, 작동적인 시뮬레이션 정보를 포함할 수 있고/있거나, 회로가 표현 또는 통신될 수 있는 어떠한 다른 엔코딩을 포함할 수 있다.
각 셀 내에 절연 디바이스로서 다이오드를 포함하는 메모리의 환경에서 특정의 실시예들이 설명되었지만, 본 발명의 가르침은 각 셀 내에 절연 디바이스로서 유기 폴리머 비 오믹 전도성 디바이스 또는 MIM 디바이스와 같은 임의의 비 오믹 전도성 절연 디바이스들을 포함하는 메모리 셀들에 대해 이용하기에 유익한 것으로 여겨진다. 이러한 비 오믹 전도성 디바이스들은 상세한 설명 및 청구항들에서 이용되는 "다이오드"의 일반적인 해석에 포함된다.
상기의 상세 사항은 본 발명의 가능한 많은 구현들중 단지 일부를 설명한 것이다. 이러한 이유로, 본 상세한 설명은 제한적인 것이 아닌 예시적인 것으로서 의도된다. 본 발명의 범위 및 정신을 벗어나지 않으면서, 본원에서 개시된 실시예들에 대한 변형들 및 수정들이 여기에서 제시된 설명에 기초하여 이루어질 수 있다. 본 발명의 범위를 규정하는 것으로서 의도되는 것은 단지 모든 등가들을 포함하여 하기의 청구항 뿐이다. 특히, 비록 바람직한 실시예들이 칼코게나이드 위상 변경 물질의 환경에서 설명되기는 하였지만, 본 발명의 가르침은 열 활성화에 의해 한 상태에서 다른 상태로 가역적으로 스위칭가능한 메모리 물질을 포함하는 다른 타입의 메모리 셀들에 대해 이용하기에 유익한 것으로 여겨진다. 이해될 사항으로서, 특정 실시예들이 3차원의 필드-프로그램가능한 메모리 어레이의 환경에서 설명되기는 하였지만, 이러한 어레이가 반드시 요구되는 것은 아니다. 또한, 상기 설명한 실시예들은 특히 단독으로 이용될 뿐 아니라 다양한 결합으로도 이용되는 것으로 고려된다. 따라서, 본원에서 설명하지 않은 다른 실시예들, 변형들 및 개선들이 본 발명의 범위로부터 반드시 배제되는 것은 아니다.
Claims (67)
- 각각 열 활성화에 의해 한 상태에서 다른 상태로 가역적으로 스위치될 수 있는 메모리 물질 및 다이오드로 이루어지는 메모리 셀들의 어레이를 포함하는 집적 회로에서, 선택되지 않은 메모리 셀들을 교란시키지 않으면서, 적어도 하나의 선택된 메모리 셀을 기록하는 방법으로서,상기 적어도 하나의 선택된 메모리 셀에 연결되지 않은 워드 라인들 및 비트 라인들 상의 전압들을 제어하는 단계와;상기 적어도 하나의 선택된 메모리 셀에 연결된 워드 라인과 비트 라인중 하나 상의 전압을 제어하는 단계와; 그리고상기 적어도 하나의 선택된 메모리 셀에 연결된 상기 워드 라인과 비트 라인중 다른 하나 상의 전류를 제어하여, 상기 전류에 의해 열 활성화를 일으키는 단계를 포함하는 것을 특징으로 하는 적어도 하나의 선택된 메모리 셀을 기록하는 방법.
- 제 1 항에 있어서,상기 메모리 물질은 위상 변경 물질을 포함하는 것을 특징으로 하는 적어도 하나의 선택된 메모리 셀을 기록하는 방법.
- 제 1 항에 있어서,상기 적어도 하나의 선택된 메모리 셀에 연결된 상기 워드 라인과 비트 라인 상의 전류 및 전압은, 상기 선택된 적어도 하나의 메모리 셀에 걸친 전압 강하가 상기 선택되지 않은 메모리 셀들에 걸친 전압 강하 보다 크도록 제어되는 것을 특징으로 하는 적어도 하나의 선택된 메모리 셀을 기록하는 방법.
- 제 1 항에 있어서,상기 적어도 하나의 선택된 메모리 셀에 연결되지 않은 비트 라인들 상의 전압들은 상기 적어도 하나의 선택된 메모리 셀에 연결된 워드 라인들 상의 전압들과 상기 다이오드의 임계 전압 미만의 양 만큼 다른 것을 특징으로 하는 적어도 하나의 선택된 메모리 셀을 기록하는 방법.
- 제 1 항에 있어서,상기 적어도 하나의 선택된 메모리 셀에 연결되지 않은 워드 라인들 상의 전압들은 상기 적어도 하나의 선택된 메모리 셀에 연결된 비트 라인들 상의 전압들과 상기 다이오드의 임계 전압 미만의 양 만큼 다른 것을 특징으로 하는 적어도 하나의 선택된 메모리 셀을 기록하는 방법.
- 제 1 항에 있어서,상기 적어도 하나의 선택된 메모리 셀에 연결된 상기 워드 라인과 비트 라인중 하나 상의 전압을 제어하는 단계는 상기 선택된 메모리 셀에 연결된 워드 라인 상의 전압을 제어하는 단계를 포함하고; 그리고상기 적어도 하나의 선택된 메모리 셀에 연결된 상기 워드 라인과 비트 라인중 다른 하나 상의 전류를 제어하는 단계는 상기 적어도 하나의 선택된 메모리 셀에 연결된 비트 라인 상의 전류를 제어하는 단계를 포함하는 것을 특징으로 하는 적어도 하나의 선택된 메모리 셀을 기록하는 방법.
- 제 6 항에 있어서,상기 적어도 하나의 선택된 메모리 셀에 연결된 워드 라인 상의 전압은 상기 메모리 셀들의 어레이에 인가되는 최저 전압으로 되고, 상기 적어도 하나의 선택된 메모리 셀에 연결된 비트 라인 상의 전류는 전류 미러에 의해 선택되는 값으로 되는 것을 특징으로 하는 적어도 하나의 선택된 메모리 셀을 기록하는 방법.
- 제 6 항에 있어서,상기 적어도 하나의 선택된 메모리 셀에 연결된 워드 라인 상의 전압은 상기 적어도 하나의 선택된 메모리 셀에 연결되지 않은 비트 라인들 상의 전압들 보다 높은 전압으로 되고, 상기 적어도 하나의 선택된 메모리 셀에 연결된 비트 라인은 전류 미러에 의해 선택되는 값으로 되는 것을 특징으로 하는 적어도 하나의 선택된 메모리 셀을 기록하는 방법.
- 제 6 항에 있어서,상기 전류는 상기 적어도 하나의 선택된 메모리 셀에 연결되지 않은 워드 라인들 상의 전압들 보다 높은 전압을 갖는 전압원으로부터 공급되는 것을 특징으로 하는 적어도 하나의 선택된 메모리 셀을 기록하는 방법.
- 제 1 항에 있어서,상기 적어도 하나의 선택된 메모리 셀에 연결된 상기 워드 라인과 비트 라인중 하나 상의 전압을 제어하는 단계는 상기 선택된 메모리 셀에 연결된 비트 라인 상의 전압을 제어하는 단계를 포함하고, 상기 적어도 하나의 선택된 메모리 셀에 연결된 상기 워드 라인과 비트 라인중 다른 하나 상의 전류를 제어하는 단계는 상기 적어도 하나의 선택된 메모리 셀에 연결된 워드 라인 상의 전류를 제어하는 단계를 포함하는 것을 특징으로 하는 적어도 하나의 선택된 메모리 셀을 기록하는 방법.
- 제 1 항에 있어서,상기 적어도 하나의 선택된 메모리 셀을 기록하는 것은 복수의 선택된 메모리 셀들을 기록하는 것을 포함하는 것을 특징으로 하는 적어도 하나의 선택된 메모리 셀을 기록하는 방법.
- 제 11 항에 있어서,상기 적어도 하나의 선택된 메모리 셀에 연결된 상기 워드 라인과 비트 라인 중 하나 상의 전압을 제어하는 단계는 상기 워드 라인 상의 전압을 제어하는 단계를 포함하고; 그리고상기 적어도 하나의 선택된 메모리 셀에 연결된 상기 워드 라인과 비트 라인중 다른 하나 상의 전류를 제어하는 단계는 제 1 메모리 셀에 연결된 제 1 비트 라인 상의 전류를 제어하는 단계 및 제 2 메모리 셀에 연결된 제 2 비트 라인 상의 전류를 제어하는 단계를 포함하는 것을 특징으로 하는 적어도 하나의 선택된 메모리 셀을 기록하는 방법.
- 제 12 항에 있어서,상기 제 1 메모리 셀에 연결된 제 1 비트 라인 상의 전류를 제어하는 단계는 상기 제 1 메모리 셀에 제 1 전류 미러를 연결하는 단계를 포함하고; 그리고상기 제 2 메모리 셀에 연결된 제 2 비트 라인 상의 전류를 제어하는 단계는 상기 제 2 메모리 셀에 제 2 전류 미러를 연결하는 단계를 포함하는 것을 특징으로 하는 적어도 하나의 선택된 메모리 셀을 기록하는 방법.
- 제 13 항에 있어서,상기 제 1 전류 미러 및 상기 제 2 전류 미러는 상기 제 1, 2 메모리 셀들 내의 상기 위상 변경 물질이 서로 다른 상태를 나타내게 하는 것을 특징으로 하는 적어도 하나의 선택된 메모리 셀을 기록하는 방법.
- 제 13 항에 있어서,상기 제 1 전류 미러는 상기 제 2 전류 미러에 의해 공급되는 전류 보다 적어도 50% 더 큰 전류를 공급하는 것을 특징으로 하는 적어도 하나의 선택된 메모리 셀을 기록하는 방법.
- 제 13 항에 있어서,상기 제 1 전류 미러는, 상기 제 2 전류 미러가 상기 제 2 메모리 셀에 전류를 공급하는 기간 보다 적어도 두배 긴 기간 동안 상기 제 1 메모리 셀에 전류를 공급하는 것을 특징으로 하는 적어도 하나의 선택된 메모리 셀을 기록하는 방법.
- 제 11 항에 있어서,상기 복수의 선택된 메모리 셀들을 기록하는 것은, 제 2 복수의 비트 라인들이 선택되지 않은 바이어스 전압으로 바이어스되는 동안, 제 1 복수의 비트 라인들에 연결된 메모리 셀들을 기록하는 것을 포함하는 것을 특징으로 하는 적어도 하나의 선택된 메모리 셀을 기록하는 방법.
- 제 17 항에 있어서,상기 제 1 복수의 비트 라인들에 연결된 메모리 셀들을 기록하는 것은, 상기 워드 라인에 의해 선택되는 다른 메모리 셀들을 선택되지 않은 바이어스 전압으로 유지하면서, 워드 라인에 의해 선택되는 워드의 일부를 동시에 기록하는 것을 포함 하는 것을 특징으로 하는 적어도 하나의 선택된 메모리 셀을 기록하는 방법.
- 제 1 항에 있어서,상기 메모리 셀들은 기판 위의 복수의 층들 내에 형성되는 것을 특징으로 하는 적어도 하나의 선택된 메모리 셀을 기록하는 방법.
- 제 1 항에 있어서,상기 복수의 층들중 하나 이상의 층 위의 메모리 셀들은 동시에 기록되는 것을 특징으로 하는 적어도 하나의 선택된 메모리 셀을 기록하는 방법.
- 위상 변경 메모리 요소들을 포함하는 메모리 셀들을 구비한 집적 회로에서, 상기 메모리 셀들에 대해 기록을 행하기 위한 상기 집적 회로 내의 구조로서,제어 전류를 수신하는 마스터 아암 및 제어된 전류를 제공하는 슬레이브 아암을 갖는 전류 미러와;상기 전류 미러와 직렬로 연결되는 펄스 폭 제어 트랜지스터와, 여기서 상기 펄스 폭 제어 트랜지스터는 하나의 펄스 폭에 대해 상기 펄스 폭 제어 트랜지스터를 턴온시키기 위한 제어 단자를 갖고, 상기 제어된 전류를 상기 펄스 폭 동안 출력 단자에 공급하며; 그리고상기 제어된 전류 및 선택되지 않은 비트 라인 전압을 수신하는 비트 라인 드라이버를 포함하며,여기서, 상기 비트 라인 드라이버는 드라이버 제어 신호에 응답하여, 비트 라인에 상기 제어된 전류를 제공하는 것과 상기 선택되지 않은 비트 라인 전압을 제공하는 것 간에 선택을 행하며, 상기 비트 라인은 위상 변경 메모리 요소들을 포함하는 상기 메모리 셀들중 적어도 하나에 상기 제어된 전류를 제공하는 것을 특징으로 하는 메모리 셀들에 대해 기록을 행하기 위한 집적 회로 내의 구조.
- 제 21 항에 있어서,상기 드라이버 제어 신호는 디코더로부터의 출력 신호인 것을 특징으로 하는 메모리 셀들에 대해 기록을 행하기 위한 집적 회로 내의 구조.
- 제 21 항에 있어서,상기 펄스 폭 제어 트랜지스터가 오프일 때, 상기 비트 라인 드라이버로 하여금 상기 선택되지 않은 비트 라인 전압을 인가하게 하는 선택 해제 제어 디바이스를 더 포함하는 것을 특징으로 하는 메모리 셀들에 대해 기록을 행하기 위한 집적 회로 내의 구조.
- 제 23 항에 있어서,상기 펄스 폭 제어 트랜지스터가 오프일 때, 상기 선택 해제 제어 디바이스는 상기 비트 라인 드라이버에 상기 제어된 전류를 제공하기 위한 단자에 상기 선택되지 않은 비트 라인 전압을 연결하는 것을 특징으로 하는 메모리 셀들에 대해 기록을 행하기 위한 집적 회로 내의 구조.
- 제 21 항에 있어서,제 2 전류 미러의 제 2 슬레이브 아암과 직렬 연결된 제 2 펄스 폭 제어 트랜지스터의 제어에 의해, 상기 제 2 슬레이브 아암으로부터 제 2 제어된 전류를 수신하는 제 2 비트 라인 드라이버를 더 포함하고, 상기 제 2 비트 라인 드라이버는 상기 드라이버 제어 신호에 의해 제어되는 것을 특징으로 하는 메모리 셀들에 대해 기록을 행하기 위한 집적 회로 내의 구조.
- 제 25 항에 있어서,상기 비트 라인 드라이버가 상기 비트 라인에 상기 선택되지 않은 비트 라인 전압을 제공할 때, 상기 제 2 비트 라인 드라이버는 제 2 비트 라인에 상기 제 2 제어된 전류를 제공하는 것을 특징으로 하는 메모리 셀들에 대해 기록을 행하기 위한 집적 회로 내의 구조.
- 제 25 항에 있어서,상기 비트 라인 드라이버가 상기 비트 라인에 상기 제어된 전류를 제공할 때, 상기 제 2 비트 라인 드라이버는 제 2 비트 라인에 상기 제 2 제어된 전류를 제공하는 것을 특징으로 하는 메모리 셀들에 대해 기록을 행하기 위한 집적 회로 내의 구조.
- 제 27 항에 있어서,상기 제 2 제어된 전류는 상기 제어된 전류와 실질적으로 다른 것을 특징으로 하는 메모리 셀들에 대해 기록을 행하기 위한 집적 회로 내의 구조.
- 제 25 항에 있어서,상기 비트 라인과 상기 제 2 비트 라인은 서로 다른 메모리 셀 층들 내에 있는 것을 특징으로 하는 메모리 셀들에 대해 기록을 행하기 위한 집적 회로 내의 구조.
- 제 21 항에 있어서,상기 펄스 폭을 제어하기 위한 펄스 폭 제어기를 더 포함하는 것을 특징으로 하는 메모리 셀들에 대해 기록을 행하기 위한 집적 회로 내의 구조.
- 제 30 항에 있어서,상기 펄스 폭 제어기는 메모리 셀을 리셋시키기 위해서는 상기 펄스 폭을 약 200㎱가 되게 하고, 메모리 셀을 세트시키기 위해서는 상기 펄스 폭을 500 내지 1000㎱가 되게 하는 특징으로 하는 메모리 셀들에 대해 기록을 행하기 위한 집적 회로 내의 구조.
- 제 21 항에 있어서,상기 제어 전류는 메모리 셀을 세트시키기 위해서는 상기 제어된 전류를 약 20㎂가 되게 하고, 메모리 셀을 리셋시키기 위해서는 상기 제어된 전류를 약 100㎂가 되게 하는 것을 특징으로 하는 메모리 셀들에 대해 기록을 행하기 위한 집적 회로 내의 구조.
- 제 21 항에 있어서,상기 위상 변경 메모리 요소들을 포함하는 상기 메모리 셀들 각각은 위상 변경 메모리 요소와 직렬의 다이오드를 포함하는 것을 특징으로 하는 메모리 셀들에 대해 기록을 행하기 위한 집적 회로 내의 구조.
- 제 21 항에 있어서,상기 메모리 셀들은 기판 위의 복수의 층들 내에 형성되는 것을 특징으로 하는 메모리 셀들에 대해 기록을 행하기 위한 집적 회로 내의 구조.
- 위상 변경 메모리 요소들을 포함하는 메모리 셀들을 구비한 집적 회로에서, 상기 메모리 셀들에 대해 고속의 연속적인 기록을 행하기 위한 구조로서,제어 전류를 수신하는 마스터 아암 및 제어된 전류를 제공하는 슬레이브 아암을 갖는 전류 미러와;상기 전류 미러와 직렬로 연결되는 펄스 폭 제어 트랜지스터와, 여기서 상기 펄스 폭 제어 트랜지스터는 하나의 펄스 폭에 대해 상기 펄스 폭 제어 트랜지스터를 턴온시키기 위한 제어 단자를 갖고, 상기 제어된 전류를 상기 펄스 폭 동안 출력 단자에 공급하며;상기 펄스 폭 내에 있지 않는 시간에, 상기 출력 단자에 선택되지 않은 전압을 제공하는 선택 해제 제어 디바이스와; 그리고상기 출력 단자를 복수의 메모리 셀들의 단자들에 연결하기 위한 구조를 포함하는 것을 특징으로 하는 메모리 셀들에 대해 고속의 연속적인 기록을 행하기 위한 구조.
- 제 35 항에 있어서,상기 출력 단자를 복수의 메모리 셀들의 단자들에 연결하기 위한 구조는 복수의 드라이버들을 포함하고, 상기 복수의 드라이버들 각각은 서로 다른 비트 라인 디코더 출력 신호에 응답하여 상기 출력 단자를 비트 라인에 연결하는 것을 특징으로 하는 메모리 셀들에 대해 고속의 연속적인 기록을 행하기 위한 구조.
- 제 35 항에 있어서,상기 출력 단자를 복수의 메모리 셀들의 단자들에 연결하기 위한 구조는 복수의 드라이버들을 포함하고, 상기 복수의 드라이버들 각각은 서로 다른 워드 라인 디코더 출력 신호에 응답하여 상기 출력 단자를 워드 라인에 연결하는 것을 특징으로 하는 메모리 셀들에 대해 고속의 연속적인 기록을 행하기 위한 구조.
- 제 35 항에 있어서,상기 복수의 메모리 셀들은 기판 위의 복수의 메모리 셀 층들 내에 형성되는 것을 특징으로 하는 메모리 셀들에 대해 고속의 연속적인 기록을 행하기 위한 구조.
- 제 35 항에 있어서,위상 변경 메모리 요소들을 포함하는 메모리 셀들 각각은 다이오드와 직렬의 위상 변경 메모리 요소를 포함하는 것을 특징으로 하는 메모리 셀들에 대해 고속의 연속적인 기록을 행하기 위한 구조.
- 각각 위상 변경 물질을 포함하는 메모리 셀들의 어레이를 구비한 집적 회로에서, 상기 메모리 셀들의 어레이에 대해 복수의 비트들을 동시에 기록하기 위한 구조로서,동시에 작동하는 복수의 펄스 제어 구조들을 포함하고,상기 펄스 제어 구조들 각각은 하기의 3개의 모드:상기 펄스 제어 구조가 상기 메모리 셀들중 하나에 짧은 지속 기간의 높은 전류를 제공하는 제 1 모드와;상기 펄스 제어 구조가 상기 메모리 셀들중 하나에 상기 짧은 지속 기간 보다 긴 지속 기간의, 상기 높은 전류 보다 낮은 전류를 제공하는 제 2 모드와; 그리고상기 펄스 제어 구조가 상기 메모리 셀들중 하나에 어떠한 전류도 제공하지 않는 제 3 모드에서 동작할 수 있는 것을 특징으로 하는 메모리 셀들의 어레이에 대해 복수의 비트들을 동시에 기록하기 위한 구조.
- 제 40 항에 있어서,상기 복수의 비트들은 상기 메모리 어레이의 복수의 메모리 층들 내의 메모리 셀들 내에 있는 것을 특징으로 하는 메모리 셀들의 어레이에 대해 복수의 비트들을 동시에 기록하기 위한 구조.
- 제 40 항에 있어서,상기 높은 전류 보다 낮은 전류는 상기 높은 전류의 60% 미만인 것을 특징으로 하는 메모리 셀들의 어레이에 대해 복수의 비트들을 동시에 기록하기 위한 구조.
- 제 42 항에 있어서,상기 높은 전류 보다 낮은 전류는 상기 높은 전류의 50% 미만인 것을 특징으로 하는 메모리 셀들의 어레이에 대해 복수의 비트들을 동시에 기록하기 위한 구조.
- 제 40 항에 있어서,상기 보다 긴 지속 기간은 상기 짧은 지속 기간의 두배 이상인 것을 특징으로 하는 메모리 셀들의 어레이에 대해 복수의 비트들을 동시에 기록하기 위한 구조.
- 제 44 항에 있어서,상기 보다 긴 지속 기간은 상기 짧은 지속 기간 보다 약 5배 긴 것을 특징으로 하는 메모리 셀들의 어레이에 대해 복수의 비트들을 동시에 기록하기 위한 구조.
- 제 40 항에 있어서,상기 복수의 펄스 제어 구조들 각각은 복수의 드라이버 회로들에 의해 수신되는 출력 신호를 제공하고, 상기 드라이버 회로들 각각은 상기 드라이버 회로를 선택하는 디코더 신호에 의해 선택되는 경우 상기 출력 신호를 선택하는 것을 특징으로 하는 메모리 셀들의 어레이에 대해 복수의 비트들을 동시에 기록하기 위한 구조.
- 제 40 항에 있어서,상기 동시에 작동하는 복수의 펄스 제어 구조들 각각은 복수의 비트 라인 드라이버 회로들에 의해 선택가능한 전류를 제공하고, 상기 비트 라인 드라이버 회로 들중 한번에 단지 하나 만이 전류를 선택하는 것을 특징으로 하는 메모리 셀들의 어레이에 대해 복수의 비트들을 동시에 기록하기 위한 구조.
- 제 40 항에 있어서,상기 동시에 작동하는 펄스 제어 구조들은 비트 라인 디코더 출력 신호에 의해 공통으로 제어되는 복수의 비트 라인 드라이버 회로들에 전류를 제공하는 것을 특징으로 하는 메모리 셀들의 어레이에 대해 복수의 비트들을 동시에 기록하기 위한 구조.
- 제 40 항에 있어서,상기 각각 위상 변경 물질을 포함하는 상기 메모리 셀들 각각은 상기 위상 변경 물질과 직렬의 다이오드를 더 포함하는 것을 특징으로 하는 메모리 셀들의 어레이에 대해 복수의 비트들을 동시에 기록하기 위한 구조.
- 집적 회로 구조로서,위상 변경 메모리 요소들을 포함하는 메모리 셀들에 대해 기록을 행하기 위한 구조를 포함하며,상기 기록을 행하기 위한 구조는:제어 전류를 수신하는 마스터 아암 및 제어된 전류를 제공하는 슬레이브 아암을 갖는 전류 미러와;상기 전류 미러와 직렬로 연결된 펄스 폭 제어 트랜지스터와, 여기서 상기 펄스 폭 제어 트랜지스터는 하나의 펄스 폭에 대해 상기 펄스 폭 제어 트랜지스터를 턴온시키기 위한 제어 단자를 갖고, 상기 제어된 전류를 상기 펄스 폭 동안 출력 단자에 공급하며; 그리고집적 회로 제어 정보를 저장하기 위한 복수의 메모리 셀들을 포함하며, 상기 복수의 메모리 셀들 각각은 위상 변경 물질과 안티퓨즈의 직렬 결합을 포함하는 것을 특징으로 하는 집적 회로 구조.
- 제 50 항에 있어서,상기 전류 미러와 직렬 연결된 상기 펄스 폭 제어 트랜지스터는 상기 전류 미러의 상기 슬레이브 아암과 직렬 연결되는 것을 특징으로 하는 집적 회로 구조.
- 제 50 항에 있어서,상기 메모리 셀들은 기판 위의 복수의 메모리 셀 층들 내에 형성되는 것을 특징으로 하는 집적 회로 구조.
- 제 50 항에 있어서,상기 위상 변경 물질과 안티퓨즈의 직렬 결합은 위상 변경 물질, 안티퓨즈 및 다이오드의 직렬 결합을 포함하는 것을 특징으로 하는 집적 회로 구조.
- 각각 다이오드와 직렬의 위상 변경 메모리 요소를 포함하고, 제 1 방향으로 연장되는 비트 라인들과 제 2 방향으로 연장되는 워드 라인들을 갖는 교점들에 위치하는 메모리 셀들의 집적 회로 어레이에서, 상기 어레이 내의 적어도 하나의 선택된 메모리 셀을 판독하는 방법으로서,선택된 비트 라인들 및 선택되지 않은 워드 라인들을 제 1 전압이 되게 하는 단계와;선택되지 않은 비트 라인들 및 선택된 워드 라인들을 제 2 전압으로 되게 하는 단계와, 여기서 상기 제 2 전압은 적어도 하나의 선택된 메모리 셀의 상태를 검출하기에 충분한 양 만큼 상기 제 1 전압과 다르고, 그리고 상기 적어도 하나의 선택된 메모리 셀의 다이오드가 그 캐소드 보다 높은 전압에서 애노드를 갖도록 상기 제 1 전압 보다 크거나 작으며, 상기 선택된 워드 라인 또는 선택된 비트 라인에 연결되지 않는 다이오드들은 그 애노드들 보다 높은 전압에서 캐소드들을 가지며; 그리고상기 선택된 메모리 셀을 통해 흐르는 전류를 감지하는 단계를 포함하는 것을 특징으로 하는 어레이 내의 적어도 하나의 선택된 메모리 셀을 판독하는 방법.
- 제 54 항에 있어서,상기 메모리 셀들의 어레이 내의 반 선택된 메모리 셀들은 어떠한 전압 강하도 경험하지 않는 것을 특징으로 하는 어레이 내의 적어도 하나의 선택된 메모리 셀을 판독하는 방법.
- 제 54 항에 있어서,상기 선택된 적어도 하나의 메모리 셀은 상기 메모리 어레이가 형성되는 집적 회로의 복수의 메모리 셀 층들 상에 위치하는 복수의 선택된 메모리 셀들인 것을 특징으로 하는 어레이 내의 적어도 하나의 선택된 메모리 셀을 판독하는 방법.
- 제 56 항에 있어서,상기 복수의 메모리 셀 층들 상의 상기 선택된 메모리 셀들의 적어도 일부는 동시에 판독되는 것을 특징으로 하는 어레이 내의 적어도 하나의 선택된 메모리 셀을 판독하는 방법.
- 제 54 항에 있어서,상기 선택된 비트 라인들 및 선택되지 않은 워드 라인들을 제 1 전압이 되게 하는 단계는, 상기 선택되지 않은 워드 라인들을 연산 증폭기의 한 입력에 연결하는 단계 및 상기 선택된 비트 라인들을 상기 연산 증폭기의 다른 입력에 연결하는 단계를 포함하는 것을 특징으로 하는 어레이 내의 적어도 하나의 선택된 메모리 셀을 판독하는 방법.
- 제 54 항에 있어서,상기 메모리 셀들은 기판 위의 복수의 메모리 셀 층들 내에 형성되는 것을 특징으로 하는 어레이 내의 적어도 하나의 선택된 메모리 셀을 판독하는 방법.
- 각각 워드 라인과 비트 라인 사이에 직렬로 연결된 위상 변경 물질 및 다이오드를 포함하는 메모리 셀들의 집적 회로 어레이에서, 이전에 선택된 메모리 셀들을 교란시키지 않으면서, 연속적인 메모리 셀들을 기록하는 방법으로서,상기 이전에 선택된 메모리 셀들에 연결된 워드 라인들을 선택되지 않은 전압이 되게 하는 단계와;상기 이전에 선택된 메모리 셀들에 연결된 비트 라인들을 선택되지 않은 전압이 되게 하는 단계와;연속적인 워드 라인들을 선택된 워드 라인 레벨이 되게 하는 단계와; 그리고각각 위상 변경 물질 및 다이오드를 포함하는 선택된 메모리 셀들 내에 선택된 값들을 기록하기 위해, 선택된 펄스 폭에 대해 선택된 전류를 연속적인 비트 라인들에 인가하는 단계를 포함하는 것을 특징으로 하는 연속적인 메모리 셀들을 기록하는 방법.
- 집적 회로 메모리로서,복수의 메모리 셀 층들과, 여기서 상기 각 메모리 셀 층은 제 1 방향으로 연장되는 비트 라인들의 층과, 제 2 방향으로 연장되는 워드 라인들의 층과, 그리고 각각 상기 비트 라인들중 하나와 상기 워드 라인들중 하나 사이에 연장되는 위상 변경 메모리 셀들의 층을 포함하고; 그리고상기 위상 변경 메모리 셀들을 기록하기 위해 전류 및 펄스 폭을 제어하는 구조를 포함하여 구성되고,여기서, 상기 전류 및 펄스 폭을 제어하는 구조는 제어 전류를 수신하는 마스터 아암 및 제어된 전류를 제공하는 슬레이브 아암을 갖는 전류 미러와, 그리고 상기 전류 미러와 직렬의 펄스 폭 제어 트랜지스터를 포함하고, 상기 펄스 폭 제어 트랜지스터는 하나의 펄스폭에 대해 상기 펄스 폭 제어 트랜지스터를 턴온시키기 위한 제어 단자를 갖고, 상기 제어된 전류를 상기 펄스 폭 동안 출력 단자에 공급하는 것을 특징으로 하는 집적 회로 메모리.
- 제 61 항에 있어서,상기 출력 단자는 비트 라인 디코더에 의해 메모리 어레이의 비트 라인에 인가되는 비트 라인 바이어스를 공급하는 것을 특징으로 하는 집적 회로 메모리.
- 제 61 항에 있어서,상기 출력 단자는 워드 라인 디코더에 의해 메모리 어레이의 워드 라인에 인가되는 워드 라인 바이어스를 공급하는 것을 특징으로 하는 집적 회로 메모리.
- 제 61 항에 있어서,상기 제어된 전류 및 펄스 폭은 메모리 셀이 선택된 상태가 되도록 선택되는 것을 특징으로 하는 집적 회로 메모리.
- 제 64 항에 있어서,상기 선택된 상태는 리셋 상태 또는 논리 0을 나타내는 비정질 상태인 것을 특징으로 하는 집적 회로 메모리.
- 제 64 항에 있어서,상기 선택된 상태는 세트 상태 또는 논리 1을 나타내는 결정 상태인 것을 특징으로 하는 집적 회로 메모리.
- 제 61 항에 있어서,상기 위상 변경 메모리 셀들 각각은 또한 다이오드를 포함하는 것을 특징으로 하는 집적 회로 메모리.
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