KR20080038262A - 반도체장치 및 전자 장치 - Google Patents

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KR20080038262A
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타다토시 단노
츠토무 츠치야
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

본 발명은 반도체 장치 및 전자장치에 관한 것으로서 휴대전화기에 조립되는, 미약한 신호를 증폭하는 저잡음 증폭기를 포함한 고주파부 아날로그 신호 처리 IC를 조립한 고주파 파워 모듈이다. 절연성 수지로 이루어지는 봉합체와 상기 봉합체의 내외에 걸쳐서 설치되고 복수의 리드와 상기 봉합체내에 설치되고 반도체소자 고정 영역과 와이어 접속 영역을 주면에 가지는 탭과 상기 반도체소자 고정 영역에 고정되고 노출하는 주면에 전극 단자를 가지는 반도체소자와 상기 반도체소자의 전극 단자와 상기 리드를 접속하는 도전성의 와이어와 상기 반도체소자의 전극 단자와 상기 탭의 와이어 접속 영역을 접속하는 도전성의 와이어를 가지는 반도체장치로서, 상기 반도체소자에 모놀리식으로 형성되는 회로는 복수의 회로부로 구성되고 그 회로부의 일부의 특정 회로부(저잡음 증폭기)에 있어서는, 상기 반도체소자의 전극 단자 가운데 모든 그라운드 전극 단자는 상기 탭에 와이어를 개재하여 접속되는 경우 없이 상기 와이어를 개재하여 상기 리드에 접속되는 기술을 제공한다.

Description

반도체장치 및 전자 장치 {SEMICONDUCTOR DEVICE AND ELECTRONIC DEVICE}
본 발명은 반도체장치 및 전자 장치와 관계하는, 예를 들면, 미약한 신호를 증폭하는 저잡음 증폭기(LNA:Low Noise Amplifier)를 포함한 고주파부 아날로그 신호 처리 IC를 조립한 고주파 파워 모듈(반도체장치) 및 무선통신 장치(전자 장치)에 적용하기에 유효한 기술에 관한 것이다.
휴대전화기등의 이동 통신기(이동 단말)는 복수의 통신 시스템에 대응할 수 있도록 구성이 되어 있다. 즉, 휴대전화기의 송수신기(프론트 엔드)에는 복수의 통신 시스템의 송수신을 실시하도록 복수의 회로계가 조립되어 있다. 예를 들면, 통신 방식(시스템)이 다른 휴대전화(예를 들면 셀룰러 전화기) 사이에서의 통화를 가능하게 하는 방식으로서 듀얼 밴드 통신 방식이 알려져 있다. 듀얼 밴드 방식에 대해서는, 예를 들면, 반송 주파수대가 880~915 MHz의 GSM(GlobalSystem for Mobile Communications)와 반송 주파수대가 1710~1785 MHz의 DCS-1800(Digital Cellular System 1800)에 의한 듀얼 밴드 방식 및 듀얼 밴드용 고주파 전력 증폭기에 대해서 알려지고 있다.
또, 일본국 특개평11-186921호(1999년 7월 9일 공개)에는, PCN(Personal Communications Network:DCS-1800), PCS (Personal Communications Service:DCS-1900) 및 GSM등의 휴대전화 시스템에 이용할 수 있는 다밴드 이동 통신 장치가 개시되고 있다.
또, 휴대전화기의 프론트 엔드에서는, GSM용의 고주파부 아날로그 신호 처리 회로의 모듈화가 도모되고 있다. 예를 들면, MOSFET(Metal 0xide Semiconductor Field-Effect-Transistor)에 의한 듀얼 밴드 또는 트리플 밴드의 GSM용 RF (Radio Frequency) 파워 모듈이 있다.
듀얼 밴드 방식은 GSM 및 DCS1800 방식등의 2개의 통신계의 신호를 처리하는 것이고, 트리플 밴드 방식은 GSM 및 DCS (Digital Cellular System) 1800및 PCS19O0 방식등의 3개의 통신계의 신호를 처리하는 것이다. GSM로서는, GSM900 혹은 GSM850이 조립된다.
또, 고주파 파워 모듈, LNA, 믹서, PLL (Phase-Locked Loop) 신시사이져, 오토 캘리브레이션(auto-calibration) 부착 PGA(Programmable GainAmplifier), IQ변조기/복조기, 오프셋 PLL, VCO(Voltage-Controlled Oscillator) 등을 모놀리식에 집적한 원칩의 반도체소자가 조립되어 있다.
또, 일본국 특개2002-76235호 공보에는, 듀얼 밴드 송수신용 반도체 집적회로가 개시되고 있다. 이 듀얼 밴드 송수신용 반도체 집적회로에 내장되는 차동저잡음 증폭기(서로 위상이 역상인 신호가 입력되는 2개의 단위 증폭기로 이루어진다)는, 한 쌍의 입력 단자 및 한 쌍의 출력 단자를 갖고, 차동증폭기가 쌍을 이루는 증폭기의 그라운드 핀은 인접하고, 또 같은 증폭기의 입력 핀과 그라운드 핀은 인접하게 되어 있다. 이것에 의해, 서로 이웃이 되는 핀의 신호를 역상으로 해, 핀간의 트랜스 결합을 이용해, 트랜지스터 이미터에 부착하는 인피던스를 저감 해, 차동증폭기의 이득을 개선하는 기술이 개시되고 있다.
한편, 휴대전화기는 그 운반이 편리하도록 소형·경량화가 요청되고 있다. 이 결과, 고주파 파워 모듈등의 전자 부품도 보다 소형·경량화가 바람직해지고 있다.
반도체장치는 그 패키지의 형태에 의해 여러 가지의 것이 있지만, 그 하나로서 절연성 수지의 봉합체(패키지)의 이면(실장면)에 리드(외부 전극 단자)를 노출시켜,봉합체의 측면으로 길게 리드를 돌출시키지 않는 논리드형 반도체장치가 알려져 있다.
논리드형 반도체장치로서는 봉합체의 이면이 대면하는 2변을 따라 리드를 노출시키는 SON(Smal1 Outline Non-Leaded Package)이나, 봉합체의 이면의 4변측에 리드를 노출시키는 QFN(Quad Flat Non-Leaded Package)이 있다. 소형으로 리드 굴곡이 발생하지 않는 논리드형 반도체장치에 대해서는, 예를 들면 일본국 특개2001-313363호 공보에 기재되어 있다.
이 문헌에 기재되어 있는 수지 봉합형 반도체장치는, 반도체 칩을 고정하는 다이 패드와 와이어를 접속하는 와이어본딩부를 가지는 아일랜드가 있고, 다이 패드상에 반도체 칩이 고정되어 반도체 칩의 각 전극 단자는 리드나 아일랜드의 와이어 본딩부에 접속되는 구조로 되어 있다. 다이 패드와 와이어본딩부의 사이에 공간부를 마련해 열스트레스에 의한 본딩된 와이어의 이탈이나 절단을 방지하고 있다. 이러한 구조에서는, 반도체 칩의 어스 단자와 아일랜드를 와이어로 접속하는 것에 의해, 아일랜드를 어스 리드로서 프린트 기판 등에 접속할 수 있다.
또, 일본국 특개평11-251494호 공보에는 반도체소자 탑재부를 그라운드로 하는 휴대전화기 등에 이용되는 리드 구조가 갈 윙형(gull wing type)으로 이루어지는 고주파 디바이스에 대해서 기재되어 있다. 이 기술에서는, 반도체소자의 전극과 리드를 와이어로 접속하는 이외에, 다이 패드를 그라운드 전극으로서 이용하기 위해, 반도체소자의 전극과 반도체소자 탑재부를 와이어로 접속하고 있다(다운 본딩). 다운 본딩 하기 위해 반도체소자 탑재부는 반도체소자보다 크고, 또 실장 형태로는, 반도체소자의 외측에 반도체소자 탑재부의 주변부분이 돌출하고, 이 부분에 와이어나 접속되는 구조로 되어 있다.
본 출원에 있어서는, 고주파 파워 모듈를 논리드형 반도체장치로 조립하고, 또한 그라운드 전위의 안정화를 위해서 고주파 파워 모듈을 구성하는 각 회로부의 그라운드 단자를 와이어를 개재하여 탭에 전기적으로 접속하는 수법의 채용을 검토했다. 다운 본딩을 채용함으로써, 외부 전극 단자의 수를 적게 할 수 있어 패키지의 소형화가 도모되고, 최종적으로는 반도체장치의 소형화가 도모된다.
그러나, 무선통신계(통신 시스템)를 용도로 하는 고주파 파워 모듈에서는, 이하와 같은 문제가 발생하는 것이 판명되었다.
휴대전화기의 수신계에서는 안테나로 포착된 신호는 저잡음 증폭기(LNA)로 증폭되지만, 입력 신호는 지극히 미약하다. 이 때문에, 각 회로부 특히 주기적으로 동작하는 발진기의 동작에 따라 공통 단자인 탭의 전위, 즉 그라운드 전위가 변동 해, 이것에 기인해 일부의 회로부와의 사이에 누화(crosstalk)가 발생하고 출력이 변동해 양호한 통화가 할 수 없게 된다.
특히, 리드간 누화에 의한 유기 전류, 또는 그라운드 전위의 변동에 의한 신호 파형의 일그러짐 통신 시스템으로부터 출력되어 이 출력 신호가 사용중의 통신 시스템에 들어가 잡음이 된다.
이러한 그라운드 전위의 변동 및 누화의 영향을 받기 쉬운 회로부는 저잡음 증폭기(LNA) 이외로는 고주파를 취급하는 RFVCO(고주파 전압 제어 발진기) 등이 있다.
여기서, 본 발명자는 저잡음 증폭기나 RFVCO에서는, 반도체소자의 전극 단자중 그라운드 단자는 공통 단자가 되는 탭에 와이어를 개재하여 접속하는 경우 없이, 독립한 리드 단자(외부 전극 단자)에 와이어를 개재하여 접속시켜, 다른 회로부의 온·오프시 등의 그라운드 전위의 변동의 영향을 적게 시키는 것에 착안하여 본 발명을 이루었다.
본 발명의 목적은, 다운본딩 구조의 반도체장치에 있어서, 반도체소자에 형성된 회로 가운데, 특정 회로부에 있어서의 그라운드 전위가 잔여 회로부의 그라운드 전위의 영향을 받기 어렵도록 반도체장치를 제공하는 것에 있다.
본 발명의 다른 목적은, 고주파 파워 모듈에 있어서 저잡음 증폭기나 RFVCO등의 회로부가 다른 회로부의 그라운드 전위의 변동에 의한 누화의 영향을 받기 어려운 고주파 파워 모듈을 제공하는 것에 있다.
본 발명의 다른 목적은, 무선통신 시스템에 있어서 잡음이 적은 양호한 통화가 가능해지는 무선통신 장치를 제공하는 것에 있다.
본 발명의 다른 목적은 복수의 통신 시스템을 가지는 무선통신 시스템에 있어서, 잡음이 적은 양호한 통화가 가능해지는 무선통신 장치를 제공하는 것에 있다.
본 발명의 다른 목적은, 상보 신호를 동시에 차동저잡음 증폭기에 입력하는 회로부에 있어서 입력 신호의 페어성을 높이는 것에 있다.
한편, 본 발명자에 있어서는 서로 위상이 역상인 신호(상보 신호)가 입력되는 2 입력 방식의 저잡음 증폭기(LNA:차동저잡음 증폭기)에 대해서 분석 검토했다. 도 34(a 및 b)의 각각은 저잡음 증폭기(LNA, 100), 고주파 전압 제어 발진기(RFVCO, 101) 및 믹서(102)를 포함한 회로 부분이고,도 34(a)는 1 입력 방식의 LNA를 나타내고, 도 34(b)는 2 입력 방식의 LNA를 나타낸다.
안테나로부터의 수신 신호를 처리한 저잡음 증폭기(100)의 출력 신호와 국부 발진기(RFVCO :고주파 전압 제어 발진기, 101)로부터의 신호를 믹서(102)로 믹싱 하는 회로 구성에 있어서, 도 34(a)에 나타내는 1 입력 구성의 저잡음 증폭기에서는, RFVCO(101)의 출력 주파수가 LNA(100)의 출력 주파수와 동일하게 되어 있기 때문에 RFVCO(101)의 출력 신호가 LNA 입력 라인에 누수되면 그대로 LNA(100)로 증폭되어 DC오프셋이 커져 버리는 폐해가 있다.
거기서, 도 34(b)에 나타나는 바와 같이 LNA(100)를 차동저잡음 증폭기(차동증폭기: LNA)로 하여 서로 위상이 역상인 신호(상보 신호)를 입력하는 2 입력 방식으로 하는 것에 의해 DC오프셋을 작게 억제하는 것이 실행되고 있다. 즉, 차동증폭기(차동증폭 회로, 100)는 같은 구성의 2개의 단위 증폭기로 구성되어 위상이 역상인 2개의 고주파 신호(상보 신호)가 입력되어 차동증폭하는 것으로 동상 성분은, 캔슬되기 때문에, DC오프셋값을 작게 억제 할 수 있다.
그렇지만, 반송 주파수대가 더욱 높아졌을 경우, 상기 상보 신호를 입력하는 2 입력 방식을 이용한 것 만으로는, 상기 DC오프셋의 문제를 근본적으로 해결할 수 없는 것이 판명되었다. 상기 상보 신호를 입력하는 입력 배선 경로는, 크게 나누어, 리드 프레임으로 형성되는 리드 부분과 상기 리드 부분과 반도체 칩의 전극을 접속하기 위한 와이어 부분이다.
예를 들면, 동등의 금속의 판재로 형성되는 리드 부분은 두께 및 폭이나 비교적 크기 때문에, 수밀리 정도의 미소한 리드 길이 차이에 의한 인덕턴스의 차이는 작지만, 직경이 20~30 ㎛정도가 되는 와이어 부분은 그 길이가 틀림에 따라 인 덕턴스에 큰 차이가 발생하기 쉽다.
이 와이어 인덕턴스의 차이는, 2개의 상보 입력 신호의 입력 시간의 차로 되어, 입력 신호의 페어성이 손상된다. 이 결과, 고속 통신 시스템에 있어서는, 이득 저하의 점에서 바람직하지 않다.
따라서, 본 발명의 다른 목적은, 차동저잡음 증폭기를 가지는 고주파 파워 모듈의 특성 향상(DC오프셋소)을 도모하는 것에 있다.
본 발명의 상기에 그 다른 목적과 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명확하게 이루어질 것이다.
본원에 있어서 개시되는 발명 가운데 대표적이지만 개요를 간단하게 설명하면, 아래와 같다.
(1) 본 발명의 반도체장치는,
절연성 수지로 이루어지는 봉합체와
상기 봉합체의 주위를 따라, 상기 봉합체의 내외에 걸쳐서 설치되는 복수
의 리드와,
주면 및 이면을 가지는 탭과
주면 및 이면을 가지고 있고, 그 주면상에 복수의 전극 단자와 각각이 복수의 반도체소자에 의해 구성되는 복수의 회로부를 가지는 반도체 칩과,
상기 복수의 전극 단자와 상기 리드를 접속하는 복수의 도전성의 와이어와 상기 복수의 전극 단자에 제 1의 전위를 공급하기 위해서 상기 복수의 전극 단자와 상기 탭의 주면을 접속하는 복수의 도전성의 와이어를 가지는 반도체 장치(예를 들면, 논리드형 반도체장치)로서,
상기 반도체 칩의 이면은 상기 탭의 주면상에 고정되어 있고,
상기 복수의 회로부는, 제 1의 회로부(특정 회로부), 제 2의 회로부를 포함하고 있고,
상기 복수의 전극 단자는, 상기 제 1의 회로부에 외부 신호를 입력하기 위한 제 1의 전극 단자와 상기 제 1의 회로부에 상기 제 1의 전위(그라운드 전위)를 공급하기 위한 제 2의 전극 단자와 상기 제 2의 회로부와 접속하는 제 3의 전극 단자와 상기 제 2의 회로부에 상기 제 1의 전위를 공급하기 위한 제 4의 전극 단자를 가지고 있고,
상기 복수의 리드는, 제 1의 리드(신호용 리드)와 제 2의 리드 (신호용 리드)와 상기 제 1의 리드와 제 2의 리드의 사이에 배치되고 제 3의 리드(그라운드용 리드)를 포함하고 있고,
상기 제 1의 전극 단자는 도전성의 와이어를 개재하여 상기 제 1의 리드와 접속하고 있고
상기 제 2의 전극 단자는 도전성의 와이어를 개재하여 상기 제 3의 리드와 접속하고 있고,
상기 제 3의 전극 단자는 도전성의 와이어를 개재하여 상기 제 2의 리드와 접속하고 있고,
상기 제 4의 전극 단자는 도전성의 와이어를 개재하여 공통 그라운드가 되는 상기 탭과 접속하고 있고,
상기 제 3의 리드와 상기 탭은 전기적으로 분리되어 있는 것을 특징으로 하여 고주파 모듈을 구성하고 있다.
상기 제 1의 회로부는 상기 제 1의 리드, 및 상기 제 1의 전극 단자를 개재하여 입력되는 외부 신호를 증폭하기 위한 증폭 회로(저잡음 증폭기 :LAN)이고, 무선 신호가 안테나를 개재하여 변환된 전기신호를 증폭하기 위한 회로이다.
상기 제 2의 회로부는, 상기 제 1의 회로부에 의해 증폭된 신호를 처리하는 기능의 적어도 일부를 가진다.
또, 고주파 파워 모듈에는 복수의 통신 방식으로 대응할 수 있도록 복수의 통신 회로가 형성되고 있다. 이러한 고주파 파워 모듈은 무선통신 장치에 조립되어 있다.
상기 (1)의 수단에 의하면, (a) 반도체소자의 전극 단자는 와이어를 개재하여 리드에 접속되는 이외로 공통 그라운드가 되는 탭에도 접속(다운본딩)된다. 미약한 신호를 증폭하는 저잡음 증폭기(특정 회로부)의 그라운드 전극 단자(반도체소자의 전극 단자)는 탭에는 접속되지 않고 독립한 리드 단자(그라운드용 리드)에 접속되기 때문에, 다른 회로부와의 사이에 그라운드 전위가 독립하게 되어, 다른 회로부의 전원의 온·오프시에도 그라운드 전위 변동가 일어나기 어려워지고, 그라운드 전위의 변동에 수반하는 저잡음 증폭기의 출력 변동이나 신호 파형의 일그러짐도 발생 하기 어려워지고, 무선통신 장치에 조립하면, 출력 변동이나 일그러짐이 없는 양호한 통화가 가능하게 된다.
(b) 복수의 통신 회로를 가지는 고주파 파워 모듈에 있어서는, 탭을 이용하는 공통 그라운드의 경우, 그라운드 전위의 변동에 수반해 사용하고 있지 않는 통신 회로에 유기 전류가 발생하고 이 유기 전류에 기인하는 잡음이나 사용중(동작중)의 통신 회로에 삽입하여, 이른바 누화가 발생하지만, 본 발명의 고주파 파워 모듈에서는, 각 통신 회로의 저잡음 증폭기는 다른 회로부의 그라운드와 분리되어 있기 때문에 저잡음 증폭기의 출력의 변동이나 신호 파형의 일그러짐을 억제할 수 있다. 이 결과, 복수의 통신 회로를 가지는 무선통신 장치에 있어서도 출력 변동이나 일그러짐이 없는 양호한 통화가 가능하게 된다.
(c) 저잡음 증폭기의 전극 단자로부터 와이어를 개재하여 리드에 이르는 신호 배선은 그 양측으로 그라운드 배선이 배치되어 전자 씰드되어 있어서 신호 배선간의 누화를 저감 하는 할 수 있다.
(d) 고주파 파워 모듈은 다운본딩 구조의 논리드형의 반도체장치이고, 소형·박형·경량화가 도모됨과 동시에, 탭 봉합체의 이면에 노출하고 있음으로써 방열성이 양호하고, 안정 동작이 가능하게 된다. 따라서, 이 고주파 파워 모듈의 조립에 의해 통화 성능이 양호한 소형·경량의 휴대전화기를 제공할 수 있다.
이상과 같이, 본 발명의 반도체장치는 휴대전화기등의 무선통신 장치에 사용된다. 특히, 통신 시스템이 복수 계통의 휴대전화기에 있어서, 저잡음 증폭기와 같은 입력 신호가 지극히 미약한 신호를 처리하는 회로부의 그라운드 전극 단자를 공통 그라운드 전위가 되는 탭에 접속하는 일 없이 모두 독립한 리드에 접속 되어 있 기 때문에 일계통의 통신 시스템을 사용중, 다른 계통의 통신 시스템과의 사이에서의 누화가 발생하지 않게 되어 양호한 통화가 가능한 고주파 파워 모듈를 제공할 수가 있다.
이하, 도면을 참조해 본 발명의 실시의 형태를 상세하게 설명한다. 덧붙여 발명의 실시의 형태를 설명하기 위한 전도에 있어서, 동일 기능을 가지는 것은 동일 부호를 붙여 그 반복 설명은 생략 한다.
(실시 형태 1)
도 1 내지 도 13은 본 발명의 일실시 형태(실시 형태 1)인 반도체장치(고주파 파워 모듈) 및 그 고주파 파워 모듈을 조립한 무선통신 장치와 관계되는 도이다. 도 1 내지 도 5는 고주파 파워 모듈과 관계되는 도이고, 도 6 내지 도 11은 고주파 파워 모듈의 제조 방법과 관계되는 도이고, 도 12 및 도 13은 무선통신 장치와 관계되는 도이다.
본 실시 형태 1에서, 4각형 모양의 봉합체(패키지)의 이면의 실장면에 탭 및 이 탭에 이어지는 탭 지지 리드 및 리드(외부 전극 단자)가 노출하는 QFN형의 반도체장치에 본 발명을 적용한 예에 대해서 설명한다. 반도체장치(1)는, 예를 들면 고주파 파워 모듈을 구성하고 있다.
QFN형의 반도체장치(1)는, 도 1 및 도 2에 나타나는 바와 같이 편평의 4각형 형상의 절연성 수지로 형성되는 봉합체(패키지,2)를 가지고 있다. 이 봉합체(2)의 내부에는 4각형 모양의 반도체소자(반도체 칩:칩, 3)가 매입되어 있다. 상기 반도 체 칩(3)은 4각형 모양의 탭(4)의 탭 표면(주면)에 접착제(5)에 의해 고정되고 있다(도 2 참조). 도 2에 나타나는 바와 같이 봉합체(2)의 이면(하면)은 실장되는 면측(실장면)이 된다.
봉합체(2)의 이면에는 탭(4) 및 탭(4)을 지지하는 탭 지지 리드(6) 및 리드(외부 전극 단자,7)의 일면(실장면 7a)이 노출하는 구조로 되어 있다. 이들 탭(4)및 탭 지지 리드(6) 및 리드(7)는, 반도체장치(1)의 제조에 있어서, 패터닝(patterning) 한 한 장의 금속제(예를 들면, 동제)의 리드 프레임으로 형성되어 그 후 절단되어 형성된다.
따라서, 본 실시 형태 1에서는 이들 탭(4) 및 탭 지지 리드(6) 및 리드(7)의 두께는 동일하게 되어 있다. 그러나, 리드(7)에 있어서는, 내단 부분은 이면을 일정한 깊이로 에칭 해 얇게 형성해 두므로, 이 얇은 리드 부분의 아래 쪽에는 봉합체(2)를 구성하는 수지가 삽입하는 구조로 되어 있다. 이것에 의해, 리드(7)는 봉합체(2)로부터 탈락 하기 어려워진다.
탭(4)은, 그 4 모퉁이가 가는 탭 지지 리드(6)에 의해 지지를 받는다. 이들 탭 지지 리드(6)는 4각형 모양의 봉합체(2)의 대각선상에 위치 해, 4각형 모양의 봉합체(2)의 각 모퉁이부에 외단을 임하게 하고 있다. 봉합체(2)는 편평의 사각형체로 이루어지고, 각부(모퉁이부)는 모따기 가공이 실시되어 경사면(2a)으로 이루어져 있다(도 1 참조). 탭 지지 리드(6)의 외단은 이 모따기 부분에 0. 1 mm이하에불과하게 돌출하고 있다. 이 돌출 길이는 리드 프레임 상태의 탭 지지 리드를 절단 할 때의 프레스 기계의 절단형에 의해 정해지고, 예를 들면, O. 1 mm이하가 선택 된다.
또, 도 1에 나타나는 바와 같이 탭(4)의 주변에는, 내단을 탭(4)에 대면시키는 리드(7)가 사각형의 봉합체(2)의 각변을 따라 소정간격으로 복수 배치되고 있다. 탭 지지 리드(6) 및 리드(7)의 외단은 봉합체(2)의 주변까지 연장 하고 있다. 즉, 리드(7) 및 탭 지지 리드(6)는 봉합체(2)의 내외에 걸쳐서 연장 하게 된다. 리드(7)의 봉합체(2)로부터의 돌출 길이는 상기 탭 지지 리드(6)와 동일하게 리드 프레임 상태의 리드를 절단 할 때의 프레스 기계의 절단형에 의해 정하고 예를 들면, O. 1 mm이하에 불과하게 돌출한다.
또, 봉합체(2)의 측면은 경사면(2b)으로 되어 있다 (도 2 참조). 이 경사면(2b)은 리드 프레임의 일면에 편면 몰딩 하여 봉합체(2)를 형성한 후, 성형 금형의 캐버티로부터 봉합체(2)를 취출할때, 취출함을 용이하게 하기 위해서 캐버티의 측면을 경사면으로 한 결과에 의하는 것이다. 덧붙여 도 1은, 봉합체(2)의 상부를 노치해 탭(4), 탭 지지 리드(6), 리드(7), 반도체 칩(3) 등이 보이도록 한 모식도이다.
또, 도 1 및 도 4에 나타나는 바와 같이, 반도체 칩(3)의 노출하는 주면에는 전극 단자(9)가 설치되고 있다. 전극 단자(9)는, 반도체 칩(3)의 주면에 있어서, 사각형의 각변을 따라 거의 소정 피치로 설치되고 있다. 이 전극 단자(9)는 도전성의 와이어(10)를 개재하여 리드(7)의 내단 측에 접속되고 있다.
탭(4)은 반도체 칩(3)과 비교해 크게 형성되어 그 주면의 중앙에 반도체소자 고정 영역을 가짐과 동시에, 이 반도체소자 고정 영역의 외측, 즉 탭(4)의 주변부 분에 와이어 접속 영역을 가지고 있다. 그리고, 이 반도체소자 고정 영역에 반도체 칩(3)이 고정된다. 또, 와이어 접속 영역에는, 일단이나 반도체 칩(3)의 전극 단자(9)에 접속되는 도전성의 와이어(10)의 타단이 접속되고 있다. 특히, 탭(4)에 접속되는 와이어(1O)를 다운 본드 와이어(1Oa)로 호칭 한다. 와이어본딩 장치에 의해 전극 단자(9)와 리드(7) 간의 와이어 본딩 및 전극 단자(9)와 탭(4)의 사이의 와이어 본딩을 실시함으로써 와이어(10)도 다운 본드 와이어(1Oa)도 동일한 재질의 것이다.
다운본딩 구조의 채용의 목적은 일반적으로는 탭을 이용한 반도체 칩내의 각 회로부의 그라운드 전위의 공통화이다. 탭을 공통의 그라운드 단자로 해, 이 탭과 그라운드 전극 단자로 이루어지는 다수의 전극 단자를 와이어를 개재하여 접속함으로써 봉합체의 주위를 따라 나열하는 외부 전극 단자인 리드(핀)의 수를 작게하고, 리드 수 저감에 의한 봉합체 소형화를 도모 할 수 있다. 이것은 반도체장치의 소형화에 연결된다.
또, 본 실시 형태 1의 반도체장치(1)는, 도 3에 나타나는 바와 같이, 각 리드(7)와 리드(7)의 사이 및 리드(7)와 탭 지지 리드(6)의 사이에는 봉합체(2)를 형성할 때 발생하는 레진 버가 존재하고 있다. 이 레진 버(resin burr) 부분은, 반도체장치(1)의 제조에 있어서, 리드 프레임의 일면에 한 면 몰딩 해 봉합체(2)를 형성할 때 발생하는 것이다. 몰딩 후, 불필요 리드 프레임 부분을 절단 하지만, 이 때의 리드나 탭 지지 리드의 절단시에 동시에 레진 버도 절단되기 때문에, 레진 버의 외 주변은 리드(7)의 주변이나 탭 지지 리드(6)의 주변과 함께 이루어지고, 일 부의 레진 버가 각 리드(7)와 리드(7)의 사이, 및 리드(7)와 탭 지지 리드(6)의 사이에 잔류하게 된다.
또, 본 실시 형태 1에서는 봉합체(2)의 이면은 탭(4), 탭 지지 리드(6) 및 리드(7)의 이면(실장면)보다 들어간 구조로 되어 있다. 이것은, 트랜스퍼몰딩에 있어서의 편면 몰딩에 있어서, 성형 금형의 상하형 사이에 수지제의 시트를 붙이고, 이 시트에 리드 프레임의 일면이 접촉하도록 해 몰딩을 실시하는 것으로부터, 시트나 리드 프레임의 사이로 스며들기 때문에 봉합체(2)의 이면은 들어간 형태가 된다.
또, 트랜스퍼몰딩에 의한 편명 몰딩 후 리드 프레임의 표면에 표면 실장용의 도금막을 형성한다. 이 때문에, 반도체장치(1)의 봉합체(2)의 이면에 노출하는 탭(4), 탭 지지 리드(6) 및 리드(7)의 표면은 도시는 하지 않지만 도금막을 가지게 된다.
이와 같이 탭 지지 리드(6)의 이면인 실장면이 돌출하고, 봉합체(2)의 이면이 들어가는 오프셋 구조에서는, 실장 기판등의 배선 기판에 반도체장치(1)를 표면 실장하는 경우, 납땜이 젖고 영역이 특정되기 때문에 납땜 실장이 양호해지는 특징이 있다.
여기서, 본 실시 형태 1의 반도체장치(1)의 제조 방법에 대해서, 도 6 내지도 11을 참조하면서 설명한다. 도 6의 플로차트에 나타나는 바와 같이 반도체장치(1)는 리드 프레임 준비(S101), 칩 본딩(S102), 와이어 본딩(S103), 봉합(몰딩 :S104), 도금 처리(S105), 불필요 리드 프레임 절단 제거(S106)의 각 공정을 거쳐 제조된다.
도 7은 본 실시 형태 1에 의한 QFN형의 반도체장치(1)를 제조할 때 사용하는 매트릭스 구성의 리드 프레임(13)의 모식적 평면도이다.
이 리드 프레임(13)은, 단위 리드 프레임 패턴(14)이 X방향을 따라 20행, Y방향을 따라 4열 배치되어 1매의 리드 프레임(13)에서 80개의 반도체장치(1)를 제조 할 수 있다. 리드 프레임(13)의 양측에는, 리드 프레임(13)의 반송이나 위치 결정등에 사용하는 가이드구멍(15a~15c)이 설치되고 있다.
또, 각 열의 좌측에는 트랜스퍼 몰딩시 런너가 위치 한다. 거기서 런너 경화 레진을 이젝터 핀의 돌출에 의해 리드 프레임(13)으로부터 박리하기 위한, 이젝터 핀이 관통할 수 있는 이젝터 핀 구멍(16)이 설치되고 있다. 또, 이 런너로부터 분기 해 캐버티에 흐르는 게이트 부분에서 경화한 게이트 경화 레진을 이젝터 핀의 돌출에 의해 리드 프레임(13)으로부터 박리하기 때문에 이젝터 핀이 관통할 수 있는 이젝터 핀 구멍(17)이 설치되고 있다.
도 8은 단위 리드 프레임 패턴(14)의 일부를 나타내는 평면도이다. 단위 리드 프레임 패턴(14)은, 실제로 제조하는 패턴이기 때문에, 모식도인 도 1이나 도 2등과는 반드시 일치하지 않는 부분이 있다.
단위 리드 프레임 패턴(14)은 구형 틀 모양의 틀(18)을 가지고 있다. 이 틀(18)의 4 모퉁이로부터 탭 지지 리드(6)가 연장 해, 중앙의 탭(4)을 지지하는 패턴이 되고 있다. 틀(18)의 각변의 내측에서 안쪽을 향해 복수의 리드(7)이 연장 해, 그 내단은 탭(4)의 외주 주변에 근접하고 있다. 탭(4) 및 리드(7)의 주면에 는, 칩 본딩이나 와이어본딩을 위해서 도시하지 않는 도금막이 설치되고 있다.
또, 리드(7)는 그 선단측 이면은 하프 에칭되어 얇아지고 있다(도 2 참조). 덧붙여 리드(7)나 탭(4)등은, 그 주변이나 주면의 폭이 이면의 폭보다 넓어지도록 경사면으로 해, 역사다리꼴 단면에 형성해 봉합체(2)로부터 빠지기 어렵게 하는 구조로 하여도 좋다. 이것은, 에칭이나 프레스에 의해도 제조 할 수 있다.
또, 도 8에 나타나는 바와 같이 탭(4)의 주면에 있어서, 중앙의 사각형 영역은 반도체소자 탑재부(4a)(2점쇄선 범위로 둘러싸이는 영역)로 되어, 그 외측의 영역은 와이어 접속 영역(4b)이 된다.
이러한 리드 프레임(13)을 준비한 후, 도 8 및 도 9에 나타나는 바와 같이, 각 단위 리드 프레임 패턴(14)의 탭(4)의 반도체소자 탑재부(4a)에 접착제(5)를 개재하여 반도체 칩(3)을 고정(칩 본딩)한다 (S102).
다음에 도 10에 나타나는 바와 같이, 와이어 본딩을 실시해, 반도체 칩(3)의 전극 단자와 리드(7)의 선단을 도전성의 와이어(10)로 접속함과 동시에, 소정의 전극 단자와 탭(4)의 와이어 접속 영역(4b)을 도전성의 와이어(10)로 접속한다(S103). 전극 단자와 탭(4)의 와이어 접속 영역(4b)을 접속한 와이어를 특히 다운 본드 와이어(1Oa)로 호칭 한다. 와이어는 예를 들면 금선을 사용한다.
다음에, 상용의 트랜스퍼몰딩에 의한 편면 몰딩을 실시해, 리드 프레임(13)의 주면에 절연성 수지에 의한 봉합체(2)를 형성한다(S104). 봉합체(2)는 리드 프레임(13)의 주면측의 반도체 칩(3), 리드(7)등을 덮는다. 도 8에 있어서, 2점쇄선 범위로 나타내는 부분이 봉합체(2)가 형성되는 영역이다.
다음에, 도시는 하지 않지만 도금 처리를 실시한다(S105). 이 결과, 리드 프레임(13)의 이면에는 도시하지 않는 도금막이 형성된다. 이 도금막은, 반도체장치(1)의 표면 실장시의 접합재로서 사용되는 것이고, 예를 들면, 납땜 도금막이다. 상기 도금막을 형성하는 공정에 대신해, 미리 리드 프레임(13)의 표면 전면에 Pd도금이실시된 것을 사용해도 좋다, 또 특히 Pd도금된 리드 프레임(13)을 이용하는 경우에는 상기 봉합 후의 도금정도를 생략 할 수 있어 제조 공정이 간략화 되고, 제조 코스트를 삭감 할 수 있다.
다음에 불필요한 리드 프레임 부분을 절단 제거해(S106), 도 1에 나타내는 바와 같은 반도체장치(1)를 제조한다. 도 8에 나타내는 2점쇄선 범위의 봉합체(2)의 가까운 외측에서, 도시하지 않는 프레스 기계의 절단형으로 리드(7)및 탭 지지 리드(6)가 절단된다. 절단형의 구조에 의해, 리드(7) 및 탭 지지 리드(6)는 봉합체(2)로부터 약간 빗나간 위치에서 절단 하지만 이 빗나간 위치의 봉합체(2)로부터의 거리는, 예를 들면 0. 1 mm이하가 된다. 리드(7) 및 탭 지지 리드(6)의 봉합체(2)로부터의 돌출 길이는 걸림 방지등의 점에서는 짧을 수록 좋다. 이 돌출 길이 는 프레스 기계의 절단형의 변경으로 0. 1 mm 이상에서는 자유롭게 선택할 수 있다.
여기서, 반도체장치(1)의 각부의 치수의 일례를 든다. 리드 프레임(탭(4), 탭 지지 리드(6), 리드(7))의 두께는 0. 2 mm, 칩(3)의 두께는 0. 28 mm, 반도체장치(1)의 두께는 1. 0 mm, 리드(7)의 폭은 0. 2 mm, 리드(7)의 길이는 0. 5 mm, 탭(4)의 와이어 접속 점은 탑재된 칩(3)의 단으로부터 1. 0 mm, 또, 탭(4)과 리 드(7)의 간격은 0. 2 mm이다.
한편, 이것이 본 발명의 특징의 하나이지만, 반도체 칩(3)내의 회로의 일부, 즉 특정 회로부의 그라운드는 그라운드 전극 단자로서 취출하고, 또한 리드에 와이어를 개재하여 접속하고 나머지의 회로부의 그라운드와는 분리하는 것이다. 나머지의 각 회로부는 필요에 따라서 공통 그라운드가 되는 탭에 와이어를 개재하여 접속함과 동시에, 필요에 따라서 리드에 와이어를 개재하여 접속하는 것이다. 또, 특정 회로부의 그라운드와 다른 나머지의 회로부의 그라운드는 도시는 하지 않지만, 반도체 칩(3)내의 배선에 있어서도 층간 절연막등에 의해 절연 분리되어 있는 것이다.
본 실시 형태 1로 적용한 고주파 파워 모듈에서는, 단일의 반도체 칩내에 형성된 각 회로부 모두를 그라운드 공통화로 하면 먼저 설명한 것처럼 그라운드 전위의 변동에 의해 누화가 발생해 각각의 회로부에서의 출력 변동이나 신호 파형의 일그러짐이 발생할 우려가 있다. 또, 듀얼 밴드나 트리플 밴드등 복수의 통신 회로를 가지는 고주파 파워 모듈에 있어서는, 동작중의 통신 회로에 동작시키고 있지 않은 통신 회로에 유기 전류가 발생해, 이 유기 전류가 잡음으로서 동작중의 통신 회로에 삽입할 우려가 있다. 거기서, 본 실시 형태 1에서는 특정 회로부의 그라운드용의 전극 단자(그라운드 전극 단자)는 탭에 접속하는 일 없이, 독립한 리드(그라운드 리드)에 와이어를 개재하여 접속하는 것으로 한다.
또, 입력 신호 배선끼리의 누화에 의해서도 각각의 회로부에서의 출력 변동이나 신호 파형의 일그러짐이 발생할 우려가 있어, 특히 입력 신호가 작은 안테나 로부터의 외부 신호 입력용 리드에 있어서는 인접하는 리드와의 누화의 영향을 강력히 피할 필요가 있다.
본 실시 형태 1에 있어서 반도체장치(1)는 휴대전화기의 트리플 밴드용의 고주파 파워 모듈로부터 특정 회로부는 저잡음 증폭기(LNA)이다. 트리플 밴드로부터 안테나에 연결되는 저잡음 증폭기(LNA)도 3개 배치되고 있다.
단일의 LNA가 본 발명에서 말하는 협의의 특정 회로부가 된다. 즉, 도 5에 나타나는 바와 같이, 각 LNA의 안테나로부터의 입력 신호 배선은 2개가 되고 있다. 그리고, 이 2개의 신호 배선을 전자 씰드 하기 위해서 2개의 신호용 리드와 다른 신호용 리드의 사이, 바람직하게는 2개의 신호용 리드의 양측으로 각각 그라운드용 리드를 배치하고 있다.
입력 신호 배선을 2개로 해 차동입력 구성으로 하면 입력 신호 배선의 2개에 동일한 정도의 누화에 의한 영향이 미쳐 노이즈(누화)를 상쇄(캔슬) 할 수 있다. 덧붙여 도 5에 나타나는 바와 같이, 3개의 LNA를 둘러싼 구형 틀분을 광의의 특정 회로부(11)로 한다. 이 특정 회로부(11)에서는, 반도체 칩에 있어서, 다른 회로부로부터 절연 분리된 영역에 각 LNA가 형성되고 있다. 그리고, 각 LNA의 그라운드 전위는 공통으로 되어 있다. 이것은, 듀얼 통신 시스템, 트리플 통신 시스템에서는, 하나의 통신 시스템(통신계)을 사용하고 있는 동안, 나머지의 통신 시스템은 아이들링 상태로 되어 있음으로, 아이들링 상태로 되어 있는 통신 시스템에 속하는 LNA에 의한 그라운드 전위에 대한 영향이 작기 때문에, 각각 별개의 통신 시스템에 속하는 LNA끼리의 그라운드 전극 및 그라운드 배선을 공통화해도, 서로 미치는 악 영향이 작기 때문이다. 그러나, 필요하면, 각 LNA 마다 분리하여 각 LNA별로 전위를 독립 시키는 구성도 좋다.
도 13은 본 실시 형태 1의 반도체장치(고주파 파워 모듈, 1)의 휴대전화기에 있어서의 실장 상태를 나타내는 모식적 단면도이다.
휴대전화기의 실장 기판(배선 기판, 80)의 주면에는 반도체장치(1)를 탑재하기 위해서 반도체장치(1)의 리드(7) 및 탭(4)에 대응해 배선에 이어지는 랜드(81)및 탭 고정부(82)가 설치되고 있다. 거기서, 반도체장치(1)의 리드(7)및 탭(4)이 상기 랜드(81) 및 고정부(82)에 일치해 겹치도록 반도체장치(1)를 위치 결정 재치 한다. 그리고, 이 상태로 반도체장치(1)의 리드(7) 및 탭(4)의 이면에 미리 형성해 둔 납땜 도금막을 일시적으로 용해(리플로우) 해 리드(7) 및 탭(4)을 납땜(83)으로 접속(실장)한다.
여기서, 트리플 밴드 구성의 휴대전화기의 회로 구성(기능 구성)에 대해서 도 12를 참조하면서 간단하게 설명한다. 즉, 이 휴대전화기는, 예를 들면, 900 MHz대의 GSM 통신 방식과 1800 MHz대의 DCS1800 통신 방식과 1900 MHz대의 PCS1900 통신 방식의 신호 처리를 실시하는 것이 할 수 있다.
도 12의 블럭도에서는, 안테나(20)에 안테나 스위치(21)를 개재하여 접속하는 송신계와 수신계를 나타내고 있어, 송신계 및 수신계는 모두 베이스 밴드 칩(22)에 접속되는 것이다.
수신계는, 안테나(20), 안테나 스위치(21), 이 안테나 스위치(21)에 병렬로 접속되는 3개의 대역 통과 필터(23), 상기 대역 통과 필터(23)에 각각 접속되는 저 잡음 증폭기(LNA, 24), 상기 3개의 LNA(24)에 접속되고 한편 병렬로 접속되는 가변 증폭기(25)를 가진다. 이 2개의 가변 증폭기(25)에는, 각각 믹서(26), 로 패스 필터(27), PGA(28), 로 패스 필터(29), PGA(30), 로 패스 필터(31), PGA(32), 로 패스 필터(33), 복조기(34)가 접속된다. PGA(28), PGA(30), PGA(32)는 ADC/DAC&DC오프셋용 제어 논리 회로부(35)에 의해 제어된다. 또, 2개의 믹서(26)는 90도 위상 변환기(90도 이상기, 40)로 위상 제어된다.
도 12에 있어서, 90도 위상 변환기(40) 및 2개의 믹서(26)에 의해 구성되는 I/Q변조기는, 각 밴드 대역에 대응하기 위해서 3개의 LNA에 대응해 각각 설치되지만, 도 12에 있어서는 간략화를 위해서 1개 정리하여 쓰여져 있다.
반도체 칩(3)에는, 신호 처리 IC로서 RF신시사이져(41) 및 IF (Intermediate) 신시사이져(42)로 이루어지는 신시사이져가 설치되고 있다. RF신시사이져(41)는 버퍼(43)을 개재하여 RFVCO(44)에 접속되어 RFVCO(44)가 RF로컬 신호를 출력 하도록 제어한다. 버퍼(43)에는, 직렬로 2개의 로컬 신호용 분주기(37, 38)가 접속되어 각각의 출력단에는 스위치(48, 49)가 접속되고 있다. RFVCO(44)로부터 나온 RF로컬 신호는 스위치(48)의 변환에 의해 90도 위상 변환기(40)에 입력된다. 이 RF로컬 신호에 의해 90도 위상 변환기(40)는 믹서(26)를 제어한다.
RFVCO(44)의 신호 출력 모드는 Rx모드의 경우, GSM에서는 3780~3840 MHz, DCS에서는 3610~3760 MHz, PCS에서는 3860~3980 MHz이다. 또 Tx모드는 GSM에서는 3840~3980 MHz, DCS에서는 3580~3730 MHz, PCS에서는 3860~3980 MHz이다.
IF신시사이져(42)는 분주기(46)를 개재하여 IFVCO (중간파 전압 제어 발진 기, 45)에 접속되어 IFVCO(45)가 IF로컬 신호를 출력 하도록 제어한다. IFVCO(45)에 의한 출력 신호의 주파수는 각 통신 방식 모두 640 MHz이다. 또, RF신시사이져(41) 및 IF신시사이져(42)에 의해 VCXO (전압 제어 수정발진기, 50)를 제어해, 기준 신호를 출력 하고, 베이스 밴드 칩(22)에 보낸다.
수신계에서는 신시사이져 및 ADC/DAC&DC오프셋용 제어 논리 회로부(35)에 의해 IF신호를 제어해, 복조기(34)에 의해 베이스 밴드 칩 신호(I, Q신호)로 변환해 베이스 밴드 칩(22)에 보낸다.
송신계, 베이스 밴드 칩(22)으로부터 출력되는 I, Q신호를 입력 신호로 하는 2개의 믹서(61)와 이 2개의 믹서(61)의 위상을 제어하는 90도 위상 변환기(62)와 2개의 믹서(61)의 출력을 가산하는 가산기(63)와 가산기(63)의 출력을 모두 입력으로 하는 믹서(64) 및 DPD(digatal phase detector, 65)와 믹서(64)및 DPD(65)의 출력을 모두 입력으로 하는 루프 필터(66)와 루프 필터(66)의 출력을 모두 입력으로 하는 2개의 TXVCO(송신파 전압 제어 발신기, 67)과 2개의 TXVCO(67)의 출력을 모두 입력으로 하는 파워 모듈(68)과 안테나 스위치(21)로 이루어져 있다. 루프 필터(66)는 외부부착 부품이다.
믹서(61), 90도 위상 변환기(90도 위상기, 62) 및 가산기(63)에 의해 직교 변조기를 구성한다. 90도 위상 변환기(62)는 분주기(46)에 분주기(47)를 개재하여 접속되어 IFVCO(45)로부터 출력되는 IF로컬 신호에 의해 제어된다.
2개의 TXVCO(67)의 출력은 커플러(70)에 의해 전류를 검출된다. 이 검출 신호는 증폭기(71)를 개재하여 믹서(72)에 입력된다. 믹서(72)는 스위치(49)를 개재 하여 RFVCO(44)로부터 출력되는 RF로컬 신호를 입력한다. 믹서(72)의 출력 신호는 가산기(63)의 출력 신호와 함께 믹서(64)및 DPD(65)에 입력된다. 믹서(64)와 DPD(65)에 의해 오프셋 PLL (Phase-Locked Loop)를 구성한다. 믹서(72)에 의한 출력 신호의 주파수는 각 통신 방식 모두 80 MHz이다.
2개의 TXVCO(67) 가운데 한쪽의 TXVCO(67)는 GSM 통신 방식용이고, 출력 신호의 주파수는 880~915 MHz이다. 또, 다른 TXVCO(67)는 DCS·PCS 통신 방식용이고, 출력 신호의 주파수는 1710~1785 MHz, 또는 1850~1910 MHz이다. 파워모듈(68)은 저주파용 파워 모듈과 고주파용 파워 모듈을 내장해, 저주파용 파워 모듈은 880~915 MHz의 신호를 출력 하는 TXVCO(67)로부터의 신호를 받아 증폭 처리하고 고주파용 파워 모듈은 1710~1785 MHz, 또는 1850~1910 MHz의 신호를 출력 하는 TXVCO(67)로부터의 신호를 받아 증폭 처리해 안테나 스위치(21)에 보낸다.
본 실시 형태 1의 반도체장치(1)에는 논리 회로(60)도 모놀리식으로 형성되어 출력 신호를 베이스 밴드 칩(22)에 보낸다.
본 실시 형태 1의 반도체장치(고주파 파워 모듈, 1)는, 도 12에 있어서 굵은선으로 둘러싼 부분의 각 회로부가 모놀리식으로 형성되어 있게 된다. 그리고, 3개의 LNA(24)의 부분이, 본 실시 형태 1에 있어서의 특정 회로부(11)가 된다(도 4, 도 5 참조). 이들 각 회로부를 모식적으로 일부 나타낸 것이, 도 4 및 도 5의 반도체 칩(3)의 블록 평면도이다.
안테나(20)에서 수신된 무선 신호(전파)는 전기신호로 변환되어 수신계의 각 소자로 차례로 처리되어 베이스 밴드 칩(22)에 보내진다. 또, 베이스 밴드 칩(22) 으로로부터 출력된 전기신호는 송신계의 각 소자로 차례로 처리되어 안테나(20)로부터 전파로서 방사된다.
도 4는, 반도체 칩(3)에 있어서의 각 회로부의 배치를 나타내는 모식적 레이아웃도이다. 반도체 칩(3)의 주면에는 옆을 따라 전극 단자(패드, 9)가 배치되고 있다. 그리고, 이들 전극 단자(9)의 안쪽에 영역을 나누어 각 회로부가 배치되고 있다. 도 4에 나타나는 바와 같이, 반도체 칩(3) 중앙에는 ADC/DAC&DC오프셋용 제어 논리 회로부(35)가 배치되고 그 좌측에는 믹서(26, 64)와 3개의 LNA(24)이 나열하고, 위쪽에는 RFVCO(44) 위치 해, 우측에는 위에서 아래로 걸쳐서 RF신시사이져 (41), VCXO(50), IF신시사이져(42), IFVCO(45)가 나열하고, 아래 쪽에는 XVCO(67)가 위치 하고 있다.
도 5에는 각 회로부( 제 1의 회로부 및 제 2의 회로부)와 그 전극 단자(9)의 관계, 전극 단자(9)와 리드(7)의 와이어(10)에 의한 결선 상태를 나타낸다.
와이어(10)는 전극 단자(9)와 리드(7)를 결선 하는 와이어(10)와 전극 단자(9)와 탭(4)을 결선 하는 다운 본드 와이어(10a)가 나타나고 있다.
특정 회로부(11)( 제 1의 회로부)인 3개의 LNA(24)에 주목하면 외부부착 부품인 대역 통과 필터(23)와 연결하는 예정리드(7), 즉 시그널과 좌측으로 기재된 리드(7)와 LNA(24)의 신호전극단자(9)가 와이어(10)를 개재하여 접속되고 있다. 전극 단자(9)로부터 와이어(10)를 개재하여 리드(7)에 이르는 신호 배선이 2개 설치되고 이 2개의 신호 배선의 양측은, 특정 회로부(11)인 LNA(24)의 그라운드 전극 단자(9)가 와이어(10)를 개재하여 그라운드 리드(7) (도중 CND와 좌측으로 기재된 리드(7))에 접속되어 그라운드 배선이 형성되고 있다.
이것에 의해, 다른 회로부 적어도 각 VCO의 그라운드와 LNA(24)의 그라운드는 절연 분리되는 한편, 인접하는 다른 회로부의 리드와 LNA(24)의 리드의 사이가 그라운드 리드(7)에 의해 전자 씰드되고 있다. 또, 인접하는 LNA(24)끼리도 그라운드리드(7)에 의해 전자 씰드되고 있다.
안테나로부터 들어 오는 미약 신호를 증폭하는 LNA(24)과 비교해 베이스 밴드 칩(22)으로부터 출력되는 전기신호를 처리하는 송신계의 각 회로부(예를 들면 오프셋 PLL, TXVCO(67)등)에 있어서는, 그 전기신호가 상기 미약 신호와 비교해 크기 때문에 그라운드 전위의 변동이나 누화에 의한 노이즈에 따른 강한 특성을 가진다. 거기서, 송신계의 회로부로의 그라운드 전위의 공급은 각 VCO등과 탭(4)을 개재하여 공통으로 함으로써 리드(7)의 수를 줄일 수 있어 반도체장치의 소형화 할 수 있다.
LNA는 반도체 칩(3) 주면상에 형성된 배선간에서 누화에 의한 신호의 열화를 막기 위해서, 예를 들면 PGA 등, 상기 LNA에 의해 증폭된 신호를 취급하는 회로, 또는 송신계의 회로등과 비교해 상기 배선의 길이가 짧아지도록 전극 단자(9) 보다 가깝게 배치하는 것이 바람직하다.
본 실시 형태 1에 의하면, 이하의 효과를 가진다.
(1) 반도체장치(1), 즉 고주파 파워 모듈(1)에 있어서는, 반도체소자(반도체 칩, 3)의 전극 단자(9)는 와이어(10)를 개재하여 리드(7)에 접속되는 이외로 탭(4)에도 접속(다운본딩)된다. 그리고, 이 다운본딩은 탭(4)이 공통 그라운드가 되기 때문에 특정 회로부(11)인 저잡음 증폭기(24)의 그라운드 전극 단자(반도체소자의 전극 단자)는 탭(4)에는 접속되지 않고, 독립한 리드 단자(그라운드 리드)에 접속된다. 저잡음 증폭기(24)는 미약한 신호를 증폭하기 위해 그라운드 전위의 변동은 저잡음 증폭기(24)의 출력의 변동이 되는 것과 동시에 신호 파형도 일그러지지만, 저잡음 증폭기(24)의 그라운드는 다른 회로부의 그라운드와 분리되어 있기 때문에 저잡음 증폭기(24)의 출력의 변동이나 신호 파형의 일그러짐을 억제할 수 있다. 이 결과, 무선통신 장치에 조립함에 따라 출력 변동이나 일그러짐이 없는 양호한 통화가 가능하게 된다.
(2) 복수의 통신 회로를 가지는 고주파 파워 모듈에 있어서는, 탭(4)을 이용하는 공통 그라운드의 경우 그라운드 전위의 변동에 수반해 사용하고 있지 않는 통신 회로에 유기 전류가 발생해, 이 유기 전류에 기인하는 잡음이나 사용중(동작중)의 통신 회로에 삽입하는, 이른바 누화가 발생하지만 본 발명의 고주파 파워 모듈(1)에서는, 각 통신 회로의 저잡음 증폭기(24)는 다른 회로부의 그라운드와 분리되어 있기 때문에 저잡음 증폭기(24)의 출력의 변동이나 신호 파형의 일그러짐을 억제할 수 있다. 이 결과, 복수의 통신 회로를 가지는 무선통신 장치에 있어서도 출력 변동이나 일그러짐이 없는 양호한 통화가 가능하게 된다.
(3) 고주파 파워 모듈(1)에 있어서 저잡음 증폭기(24)의 전극 단자(9)로부터 와이어(10)를 개재하여 리드(7)에 이르는 신호 배선은 그 양측으로 그라운드 배선이 배치되어 전자 씰드되고 있기 때문에 신호 배선은 누화를 받기 어렵게 된다.
(4) 고주파 파워 모듈(1)은, 탭(4)이 봉합체(2)의 이면에 노출하고 있기 때 문에 반도체 칩(3)에서 발생한 열을 효과적으로 실장 기판(80)에 방산 할 수 있다. 따라서, 이 고주파 파워 모듈(1)이 조립된 무선통신 장치는 안정 동작이 가능하게 된다.
(5) 고주파 파워 모듈(1)은 탭(4) 및 리드(7)가 봉합체(2)의 이면에 노출하는 논리드형 반도체장치이기 때문에 고주파 파워 모듈(1)의 소형·박형화가 가능하게 되어 경량화도 꾀할 수 있다. 따라서, 이 고주파 파워 모듈(1)이 조립된 무선통신 장치의 소형·경량화도 가능하게 된다.
(6) 고주파 파워 모듈(1)은 반도체 칩(3)의 전극 단자(9)와 리드(핀, 7)을 와이어(10)로 접속함과 동시에 그라운드 전위가 되는 탭(4)과 반도체 칩(3)의 전극 단자(그라운드 전극 단자, 9) 다운 본드 와이어(1Oa)로 접속하는 다운본딩 구조로 이루어져 있기 때문에 외부 전극 단자(7)로 이루어지는 그라운드 리드를 줄일 수 있어 핀수저감에 의한 봉합체(2)의 소형화가 가능하게 되어 고주파 파워 모듈(1)의 소형화가 달성할 수 있다.
(실시 형태 2)
도 14는 본 발명의 다른 실시 형태(실시 형태 2)인 고주파 파워 모듈의 봉합체의 일부를 노치한 모식적 평면도이다.
본 실시 형태 2에서는, 실시 형태 1에 있어서, 특정 회로부(11)로서 3개의 저잡음 증폭기(LNA, 24)를 가지는 회로부 이외로, VCO 가운데 고주파를 취급하는 RFVCO(44)도 특정 회로부(11)로 한 것이다. 따라서, RFVCO(44)의 모든 그라운드 전극 단자(9)가 와이어(10)를 개재하여 리드 (그라운드 리드, 7)에 접속되어 탭(4) 에는 와이어를 개재하여 접속하지 않는 것이다.
반도체 칩(3)의 전극 단자(9)로부터 와이어(10)를 개재하여 리드(7)에 이르는 배선에 있어서, RFVCO(44)의 2개의 신호 배선의 양측으로 그라운드 배선이 배치되어 신호 배선의 전자 씰드로 되어 있다.
이것에 의해, 고주파 신호를 취급하는 특정 회로부(11)의 그라운드 전위가 다른 회로부의 그라운드 전위로부터 절연 분리되는 것으로 누화가 발생하지 않게 된다.
(실시 형태 3)
도 15는 본 발명의 다른 실시 형태(실시 형태 3)인 고주파 파워 모듈의 봉합체의 일부를 노치한 모식적 평면도이다.
본 실시 형태 3에서는, RFVCO(44)를 외부부착 부품으로 해, 반도체 칩(3)에는 모놀리식으로 형성하지 않는 예이다. 이 듀얼밴드 통신 방식으로는, 저잡음 증폭기, 믹서, VCO, 신시사이져, IQ변조기/복조기, 분주기, 직교 변조기등 각 회로부를 모놀리식으로 형성한 것이다.
수신계의 2개의 믹서는 각각 분주기에 의해 제어되어 또 이 분주기는 외부부착 부품인 RFVCO로부터 출력된 고주파의 신호를 더욱 저주파의 신호로 변환하기 위한 주파수 변환 회로이다.
따라서, 본 실시 형태 3에서는 도 15에 나타나는 바와 같이, 반도체장치(1)의 외측에 RFVCO(44)가 존재해, RFVCO(44)의 신호 배선이나 2개 반도체장치(1)의 리드(7)에 접속된다. 그리고, RFVCO(44)에 접속되는 2개의 리드(7)로부터 와이 어(10)를 개재하여 반도체 칩(3)의 전극 단자(9)에 이르는 2개의 신호 배선의 양측의 전극 단자(9)와 리드(7)는 와이어(10)를 개재하여 접속되고 있다. 이 2개의 신호 배선의 양측의 전극 단자(9)는 그라운드 전극 단자이고, 이 그라운드 전극 단자에 와이어(10)를 개재하여 접속되는 리드(7)도 그라운드 리드로 되어 있다. 이것에 의해, 실시 형태 2의 경우와 동일하게 고주파 신호를 취급하는 신호 배선도 전자 씰드됨과 동시에, 반도체 칩(3)에 있어서의 다른 회로부와는 그라운드 전위가 독립한 구성으로되어 있다.
본 실시 형태 3에 있어서도, 실시 형태 2와 동일하게 RFVCO(44)의 그라운드 전위의 변동에 수반하는 장해는 발생하지 않게 된다.
(실시 형태 4)
도 16 및 도 17은 본 발명의 다른 실시 형태(실시 형태 4)인 고주파 파워 모듈과 관계되는 도이고, 도 16은 고주파 파워 모듈의 봉합체의 일부를 노치한 모식적 평면도, 도 17은 고주파 파워 모듈의 모식적 단면도이다.
본 실시 형태 4는 공통의 그라운드 단자가 되는 탭(4)과 그라운드 전위가 되는 리드(7)를 도전성의 와이어(10b)로 전기적으로 접속해 리드(7)도 그라운드 외부 전극 단자로 하는 것이다. 본 실시 형태 4의 반도체장치(1)에서는 탭(4)의 이면이나 봉합체(2)의 이면(실장면)으로부터 노출하기 때문에 탭(4)을 그라운드용 외부 전극 단자로서 사용할 수 있음과 동시에 탭(4)에 와이어(10b)를 개재하여 접속되거나 리드(7)도 그라운드용 외부 전극 단자로서도 사용 할 수 있다.
도 18은 본 실시 형태 4의 변형예이다. 즉, 이 변형예에서는 탭(4)의 이면측 을 하프 에칭 해 얇게 되어 있기 때문에 편면 몰딩시 탭(4)의 이면 측에도 수지가 돌아 삽입되기 때문에 도 18에 나타나는 바와 같이 탭(4)은 그 이면도 봉합체로부터 노출하는 일 없이 완전하게 봉합체(2)내에 매몰 한다. 이러한 구조의 경우, 탭(4)이 와이어(10b)를 개재하여 리드(7)에 접속되어 있기 때문에 이 리드(7)를 그라운드용 외부 전극 단자로서 사용 할 수 있다. 덧붙여 탭을 봉합체내에 매몰 시키는 다른 구조로서는 탭 지지 리드의 도중에서 일단 높게 계단형상으로 접어 구부리는 구조라도 좋다.
도 18에 기재의 구성에 있어서는, 다운 본드 와이어(10a)를 개재하여 탭(4)에 접속하는 그라운드 전위 공급용의 전극 단자(9)의 수와 비교해 와이어(10b)를 개재하여 탭과 접속하는 리드(7)의 수를 적게함에 따라 봉합체(2)의 주위를 따라 배열되는 리드(7)의 갯수를 줄여 장치를 소형화 할 수 있는 것과 동시에, 탭(4)의 이면이나 봉합체(2)에 의해 덮여 있기 때문에 본 실시예에 있어서의 반도체장치(1)를 배선 기판상에 실장했을 때에 반도체장치(1) 아래의 영역도 배선 기판상의 배선을 배치하기 위한 영역으로서 이용할 수 있는 이점이 있다. 따라서, 본 실시예 에 있어서는 반도체장치(1)의 소형화에 아울러, 배선 기판상의 실장 밀도를 향상할 수 있다는 이점이 있다.
(실시 형태 5)
도 19 내지도 30은 본 발명의 다른 실시 형태(실시 형태 5)인 고주파 파워 모듈(반도체장치)과 관계되는 도이다. 본 실시 형태 5의 고주파 파워 모듈은, 기본적으로 실시 형태 1의 고주파 파워 모듈과 같다.
본 실시 형태 5의 고주파 파워 모듈(1)은, 도 30에 나타나는 바와 같이, 트리플 밴드 구성(GSM 통신, DCS 통신 및 PCS 통신)의 무선통신 장치(휴대전화기등의 휴대용 무선기기)에 조립되어 사용된다. 도 30은 도 12에 거의 대응해 안테나(20)로부터 베이스 밴드(22)에 이르는 송·수신계의 회로 구성이 나타나고 있다. 본 실시 형태 5에서는, 안테나(20)가 접속되는 안테나 스위치(21)에 접속되는 대역 통과 필터(23)로부터 한 쌍의 위상이 역상이 되는 상보 신호가 출력되어 이 상보 신호가 2 입력·2 출력 구성의 저잡음 증폭기(LNA, 24)에 입력되는 구성이 되어, LNA(24)의 출력 신호는 차례로 각 회로부로 처리되어 베이스 밴드(22)나 송·수신계 변환 스위치(36)에 보내지게 되어 있다.
도 30과 도 12의 기본적인 차이는 도 30에서는 신호가 상보 신호 처리에 의하는 것인 것을 나타내기 위해서 각 회로부를 맺는 결선을 2개인 것, 90도 위상기 40으로부터 믹서(26)에의 출력 신호선도 2개로 되어 있는 것이다.
본 실시 형태 5의 고주파 파워 모듈(1)은 도 19 내지도 22에 나타나는 바와 같이 봉합체(수지봉합체, 2)의 이면에 리드(7)의 일면(하면:실장면 7a)을 노출하는 논리드형 반도체장치로 이루어지고 또한, 4각형 모양의 4변으로부터 각각 리드(7)를 돌출시키는 QFN 구조로 되어 있다. 칩 탑재부(탭, 4), 탭 지지 리드(6) 및 리드(7)는 한 장의 일정한 두께(예를 들면 0. 2 nm 정도)를 가지는 금속판(예를 들면, 동판)을 프레스나 에칭에 의해 패터닝 형성된다. 또, 리드(7)나 탭 지지 리드(6)의 하면(이면)은 부분적으로 일정 두께(예를 들면 0. 1 mm정도) 에칭되어 얇아져 있다. 또, 리드폭은, 제 1 부분(7c)으로 예를 들면 0. 2 nm 정도, 제 2 부 분(7d)으로 예를 들면 0. 15 mm 정도로 되어 있다. 이 결과, 반도체 칩(3)을 탑재하는 칩 탑재부(4)의 상면, 리드(7)의 상면 및 탭 지지 리드(6)의 상면은 동일 평면상에 위치 하는 구조로 되어 있는 것과 동시에 수지봉합체(2)의 하면에 칩 탑재부(4)의 하면이 노출하고, 리드(7) 및 탭 지지 리드(6)의 일부가 노출하는 구조로 되어 있다.
수지봉합체(2)는 상면과 이 상면에 대항하는 이면(하면)과 상기 상면 및 이면에 끼워진 측면을 가지는 편평 구형인 구조로 되어 있다. 그리고, 수지봉합체(2)의 주위를 따라, 수지봉합체(2)의 내외에 걸쳐서 설치되는 복수의 리드(7)를 가지고 있다. 고주파 파워 모듈(1)의 외형 치수는 실시 형태 1과 같다.
칩 탑재부(4)는, 도 22에 나타나는 바와 같이 복수의 리드(7)에 둘러싸인 영역에 위치 해, 이 칩 탑재부(4)의 상면에는 접착제(5)를 개재하여 반도체 칩(3)이 고정되고 있다. 반도체 칩(3)의 평면 형상은 4각형 모양이 되어 그 주면상에 복수의 전극 단자(9)와 각각이 복수의 반도체소자에 의해 구성되는 복수의 회로부를 가지는 구조로 되어 있다.
반도체 칩(3)은, 칩 탑재부(탭, 4)의 주변을 따라 설치한 슬릿(200)에 둘러싸인 4각형 모양의 영역상에 고정되고 있다. 칩 탑재부(4)는 그라운드 전위에 고정된다. 또, 칩 탑재부(4)와 반도체 칩(3)의 소정의 전극 단자(9) (그라운드 전위용 전극 단자)는 도전성의 와이어(10)로 접속되지만, 이 와이어(10), 즉 다운 본드 와이어(1Oa)는 슬릿(200)의 외측의 칩 탑재 부분에 접속되고 있다. 슬릿(200)의 외측의 칩 탑재 부분에 다운 본드 와이어(10a)가 접속되기 때문에 슬릿(200)의 외측 의 칩 탑재 부분은 유출하는 접착제(5)로 오염되는 경우 없이 다운 본드 와이어(1Oa)의 접속성이 양호하게 된다. 또, 슬릿(200)의 존재에 의해, 슬릿(200)내에 수지봉합체(2)를 형성하는 수지가 삽입하여 칩 탑재부(4)와 수지봉합체(2)의 접합 강도도 높아져, 패키징성이 향상한다. 게다가 슬릿(200)의 존재에 의해 실장 가열시의 내열성 향상과 다운본딩의 탭본딩부의 와이어 박리 방지가 되는 효과를 얻을 수 있다.
반도체 칩(3)의 복수의 회로부는 한 쌍의 입력을 가지는 차동증폭기(차동증폭 회로부)를 포함하고 있다. 이 차동증폭 회로부가 도 25에 나타나는 바와 같이, 저잡음 증폭기(LNA, 24)를 구성한다. 도 25에 나타나는 바와 같이, 3개의 LNA를 둘러싼 특정 회로부(11)에서는, 반도체 칩에 있어서, 다른 회로부로부터 절연 분리된 영역에 각 LNA이 형성되고 있다. 그리고, 각 LNA의 그라운드 전위는 공통으로 되어 있다. 이 부분의 구성은 실시 형태 1과 같다.
LNA(24)는 휴대용 무선기기에 있어서, 안테나를 개재하여 변환된 전기신호를 증폭하기 위한 회로부이다. 본 실시 형태 5의 LNA(24)의 각각은 차동증폭기를 구성하기 때문에 2개의 입력 배선용의 전극 단자(9)를 가지고 있다. 이들 2개의 전극 단자(9)에 접속되는 와이어(10)의 길이, 차동증폭 회로부의 입력 신호의 페어성을 유지하기 위해서 동일한 길이로 되어 있다. 또, 이들 2개의 전극 단자(9)와 이것에 대응하는 리드(7)를 접속하는 와이어(10)의 양측에는 그라운드용의 와이어(10)가 배치되어 신호선을 전자 씰드 해 누화가 발생하지 않게 되어 있다.
다음에, 차동증폭 회로부의 입력 배선(신호선)에 대해서 리드(7)의 패턴등을 포함해 더 설명한다. 반도체 칩(3)의 복수의 전극 단자(9)는, 도 23(a)에 나타나는 바와 같이, 차동증폭 회로부의 한 쌍의 입력에 대응하는 제 1 전극 단자(9a) 및 제 2 전극 단자(9b)를 포함하고 있다. 이 제 1 전극 단자(9a) 및 제 2 전극 단자(9b)는 반도체 칩(3)의 한 변을 따라 서로 인접해 배치되고 있다. 제 1 전극 단자(9a) 및 제 2 전극 단자(9b)에는 한 쌍의 위상이 다른 (역상이 된다) 상보 신호가 입력된다. 입력 신호(상보 신호)의 동시 입력성(페어성)을 얻기 위해서 제 1 전극 단자(9a) 및 제 2 전극 단자(9b)에 접속하는 와이어(10)의 길이를 같은 길이로 한다.
와이어(10)의 길이를 동일하게 하기 위하여 리드(7)의 평면적 패턴을 바꾸어 소정의 전극 단자(9)와의 거리를 같게 한다.
여기서, 칩 탑재부(4), 리드(7) 및 탭 지지 리드(6)와의 관계에 대해서 설명한다. 복수의 리드(7)는, 도 19에 나타나는 바와 같이 수지봉합체(2)의 이면에 이면(하면)이 노출하는 제 1 부분(7c)과 제 1 부분(7c)으로부터 칩 탑재부(4)로 향해 안쪽으로 늘어나는 제 2 부분(7d)으로 이루어지고, 제 2 부분(7d)의 하면은 에칭에 의해 일정 두께 제거되고 있다. 이 결과, 리드(7)의 제 2 부분(7d)은 제 1 부분(7c)과 비교해 두께가 얇아지고 한편 제 2 부분(7d)은 수지봉합체(2)내에 그 전체가 덮이는 구조가 된다. 또, 탭 지지 리드(6)의 도중 부분도 그 하면이 상기 제 2 부분(7d)과 동일하게 소정 두께 에칭되기 때문에 트랜스퍼몰딩시에 에칭된 부분에 수지가 삽입하기 때문에 수지봉합체(2)의 이면에는 탭 지지 리드(6)는 부분적으로 밖에 노출하지 않게 된다. 또, 리드(7)의 제 1 부분(7c)은 수지봉합체(2)의 측면(주위면)으로부터 노출하도록 수지봉합체(2)의 주위에 돌출하고 있다. 이 돌출 길이는 0. 1 mm 정도 이하이다.
리드(7)의 제 2 부분(7d)이 수지봉합체(2)내에 매몰 하고, 제 2 부분(7d)의 단부(와이어 접속부)와 칩 탑재부(4)의 외주부의 사이에는 절연성 수지가 개재되어 이루어져 있기 때문 에 제 2 부분(7d)의 단을 칩 탑재부(4)에 근접시킬 수 있다.
즉, 리드(7)의 제 2 부분(7d)은 수지봉합체(2)의 이면에 노출하지 않고, 수지봉합체(2)내를 연장 하는 구조로 되어 있기 때문에, 도 29에 나타나는 바와 같이 고주파 파워 모듈(1)을 실장 기판(80)에 실장할 때 리드(7)및 칩 탑재부(4)를 실장 기판(80)의 랜드(81)나 고정부(82)에 납땜(83)을 개재하여 고정하는 경우, 리드(7)와 랜드(81)를 고정하는 납땜(83)과 칩 탑재부(4)를 고정부(82)에 고정하는 납땜(83)이 접촉 또는 전기적 합선을 발생하는 정도의 접근을 하는 것을 고려 하지 않아도 좋기 때문애 제 2 부분(7d)의 단부를 칩 탑재부(4)의 외주변부에 접근 시킬 수 있다.
이와 같이, 리드(7)의 제 2 부분(7d)을 수지봉합체(2)내에 매몰 시키는 것에 의해, 외부 전극이 되는 부분( 제 1 부분 7c)의 형상과는 독립해 상기 제 2 부분(7d)의 패턴을 결정하는 것이 가능하다.
이 때문에, 입력 신호(상보 신호)의 페어성을 얻기 위해서, 제 1 전극 단자(9a) 및 제 2 전극 단자(9b)에 접속하는 와이어(10)의 길이를 동일하게 할 수 있도록 리드(7) ( 제 1 부분(7c) 및 제 2 부분(7d))의 패턴을 결정할 수가 있다. 본 실시 형태 5에서는, 제 1 전극 단자(9a)는 제 2 전극 단자(9b)보다 반도체 칩(3)의 하나의 각부에 가깝게 배치되고, 제 1 전극 단자(9a)에 전기적으로 접속되는 리 드(7)의 제 2 부분(7d)의 단부는, 제 2 전극 단자(9b)에 전기적으로 접속되는 리드(7)의 제 2 부분(7d)의 단부보다 반도체 칩(3)의 한 변에 가까운 위치까지 늘어나있다(도 23(a) 참조). 그리고, 제 1 전극 단자(9a)와 리드(7)의 제 2 부분(7d)을 접속하는 도전성 와이어(10)의 길이와 제 2 전극 단자(9b)와 리드(7)의 제 2 부분(7d)을 접속하는 도전성 와이어(10)의 길이는 L0이 되고 거의 같은 길이로 되어 있다.
한편, 제 2 부분(7d)을 가지지 않는 도 23(b)에서 나타나는 리드(7)의 경우는, 인접하는 리드(7)와 인접하는 전극 단자(9a, 9b)를 접속하는 도전성의 와이어(10)의 길이는, 각각 L1, L2이 되고 상기 L0보다 길어지기 때문에 인덕턴스가 커져 고주파 특성이 열화 한다.
또, L1과 L2의 길이는 다르기 때문에 인덕턴스의 차이가 커져 입력 신호의 페어성이 열화 한다.
예를 들면, 와이어로서 직경 25 미크론 미터의 Au와이어를 이용했을 경우, 동작 주파수대가 GHz 오더가 되면, 와이어 길이가 0. 5 mm 만큼 다르고 0. 5nH (나노 헨리)의 차이가 있어, 상보 입력 신호의 페어성이 현저하게 손상되는 염려가 있다.
QFN의 외형 규격으로서 수지봉합체(2)의 이면의 주위에 배치하는 리드(7)는 외부 전극 단자로 이루어지기 때문에 소정의 피치로 평행하게 배치할 필요가 있다.
본 실시 형태 5의 경우에서는, 도 23(a)에 나타나는 바와 같이, 리드(7)는 수지봉합체(2)의 이면에 하면을 노출하는 제 1 부분(7c)과 이 제 1 부분(7c)으로부 터 연장 해 수지봉합체(2)내에 매몰 상태로 연장 하는 제 2 부분(7d)으로 이루어지기 때문에, 제 2 부분(7d)을 전술의 설명과 같이 자유로운 방향으로 연장 시킬 수가 있어 인접하는 리드끼리를 워나는 방향으로 각각 연장 시킬 수가 있어 인접하는 리드(7)와 인접하는 전극 단자(9)간에 있어서도 와이어(10)의 길이를 거의 동일(LO)하게 할 수 있다. 이 결과, 제 1 전극 단자(9a)와 리드(7)를 접속하는 와이어(10)의 길이와 제 2 전극 단자(9b)와 리드(7)를 접속하는 와이어(10)의 길이를 같은 길이로 할 수 있어 각각의 와이어(10)의 인덕턴스를 같게 할 수 있다.
또, 전술과 같이 리드(7)의 제 2 부분(7d)은 수지봉합체(2)의 내부에 위치 해 수지봉합체(2)의 이면에 노출하지 않기 때문에 자유로운 방향으로 연장 시킬 수 수 있다. 즉, 도 24(a)에 나타나는 바와 같이, 제 2 부분(7d)의 연장 방향을 와이어(10)의 연장 방향으로 일치시킬 수 있어 와이어(10)를 리드(7)의 선단의 폭내에 위치 시킬 수 있기 때문에 와이어(10)의 접속 부분의 길이를 f로 길게 할 수 있다.
도 24(b)는 리드(7)를 제 1 부분(7c)만으로 형성했을 경우의 도이다. 제 1 부분(7c)은 수지봉합체(2)의 이면에 있어서 외부 전극 단자를 구성하기 때문에 각 외부 전극 단자는 소정의 간격으로 평행하게 배열되게 된다. 이 결과, 도 24(b)에 나타나는 바와 같이 외부 전극 단자사 4각형 모양의 수지봉합체(2)의 각 쪽으로 치우침에 따라 외부 전극 단자에 대한 와이어의 교차 각도(θ)가 커지고 와이어(10)는 리드(7)의 폭으로부터 빗나가 리드(7)의 측 주변에 교차하는 형상이 되기 때문에, 와이어(10)의 리드(7)에 대한 접속 길이는 h가 되고, 접속 길이 f보다 짧아진다.
본 실시 형태 5와 같이, 도 24(a)에 나타나는 바와 같이 제 2 부분(7d)의 연장 방향을 와이어(10)의 인장 방향으로 일치시킴으로써, 리드(7)와 와이어(10)의 접속 길이를 f와 길게 할 수 있어 와이어의 접속 강도 향상 및 와이어의 접속(와이어 본딩)의 신뢰성을 높일 수가 있다.
또, 입력 신호의 페어성은, 고주파 신호를 취급하는 RFVCO(44)에서도 동일하게 중요하다. 본 실시 형태 5에서는, 도 25에 나타나는 바와 같이, RFVCO(44)의 2개의 사이에 연장 하는 신호선이 되는 2개의 와이어(10)도 와이어 길이가 같게 되어 있다. 또, 2개의 신호선도 양측의 그라운드 배선에 의해 전자 씰드되게 되어, 누화가 발생하지 않게 된다.
도 26은 고주파 파워 모듈의 제조의 일부를 나타내는 평면도이고, 리드 프레임(13)에 고정된 반도체 칩(3)의 전극 단자(9)와 리드(7)를 와이어(10)로 접속한 상태를 나타내는 일부의 리드 프레임 도이다. 본 실시 형태 5의 고주파 파워 모듈(1)의 제조 방법도 실시 형태 1과 같은 것으로 그 설명은 생략 한다.
본 실시 형태 5에서는, 도 27의 모식적 확대 단면도에 나타나는 바와 같이, 칩 탑재부(4)의 상면에 반도체 칩(3)이 접착제(5)를 개재하여 탑재되고 있다. 반도체 칩(3)은 제 1 반도체 기판(85)과 제 1 반도체 기판(85)의 표면에 형성된 절연층(86)과 절연층(86)상에 형성된 제 2 반도체 기판(87)을 갖고, 복수의 전극 단자(9)는 제 2 반도체 기판(87)의 주면에 형성되어 복수의 회로부는 제 2 반도체 기판(87)에 형성되어 반도체 칩(3)의 제 1 반도체 기판(85)의 이면이나 칩 탑재부(4)에 도전성의 접착제(5)를 개재하여 전기적으로 접속되고 있다.
제 1 반도체 기판(85)은 P형 실리콘 기판이고, 제 2 반도체 기판(87)은 N형 실리콘 기판이고, 양자절연층(86)으로 붙여 맞추어진 SOI 구조(silicon on insulator)로 되어 있다. 반도체 칩(3)의 상면의 복수의 전극 단자(9)는 신호용 전극 단자, 전원 전위용 전극 단자, 기준 전원 전위용 전극 단자를 각각 구성하고 있다. 칩 탑재부(4)와 반도체 칩(3)의 전극 단자(9)를 접속하는 와이어(10)는 다운 본드 와이어(10a)이고, 칩 탑재부(4)를 접지 전위 또는 부(負)전위에 고정한다. 칩 탑재부(4)를 부전위에 고정했을 경우에는, 제 1 반도체 기판(85)이 부전위에 고정되어 그 결과, 빈층이 제 1 반도체 기판(85) 측에 늘어나게 된다.
그 때문에, 제 2 반도체 기판(87)에 형성된 복수의 회로부에 부가되는 기생 용량을 저감 할 수 있어 회로의 고속화를 꾀할 수 있는 효과가 있다.
제 2 반도체 기판(87)에는 하면이 절연층(86)에 도달하는 아이솔레이션 홈이 다수 설치되고 있다. 이 아이솔레이션 홈에는 절연체(89)가 충전되어 아이솔레이션 홈에 의해 둘러싸인 영역은 전기적으로 독립한 아일랜드로 되어 있다. 그리고, 각 아이솔레이션 홈에 둘러싸이는 제 2 반도체 기판(87)의 표면에는, 전체적으로 또는 부분적으로 소정 불순물 농도의 N형 및 P형의 반도체층(N, P)이 형성되어 소정의 pn접합을 포함한 반도체소자가 형성되고 있다. 또, 각 반도체소자를 포함한 제 2 반도체 기판의 표면에는 산화 실리콘막등의 절연층 INS1, INS2이나 알루미늄이나 동등의 금속 배선층, 상하의 배선층을 접속하는 도체 M1~M4가 차례차례 형성되어 도 27에 나타나는 바와 같이, 최상층의 배선 M4로 복수의 전극 단자(9)를 형성하는 구조로 되어 있다.
도 28은, 도 27에 나타낸 칩의 상세 구조를 나타내는 모식적 단면도이고, 반도체소자로서 왼쪽에서 오른쪽으로 걸쳐서 NPN 세로틀 트랜지스터(NPN Trs), PNP 세로틀 트랜지스터(V-PNP Trs), P채널형 MOS 트랜지스터(PMOS), N채널형 MOS 트랜지스터(NMOS), MOS 용량, 저항(폴리실리콘 저항)이 표시 되어 있다. 그리고, 이러한 복수의 반도체소자의 조합에 의해, 도 30에 나타내는 고주파 파워 모듈(반도체장치, 1)이 형성되고 있다.
덧붙여 이러한 고주파 파워 모듈(1)의 제조에 있어서는, 제 1 반도체 기판(85)을 준비한 후, 제 2 반도체 기판(87)을 절연층(86)을 개재하여 붙여 맞추어 그 후, 제 2 반도체 기판(87)을 소정의 두께로 형성한 후, 제 2 반도체 기판(87)을 소정의 두께 선택적으로 에칭 제거해, 그 다음에 원하는 반도체층을 선택적으로 반복해 형성해, 각 반도체소자를 형성함과 동시에, 아이솔레이션 홈의 형성과 절연체(89)를 형성해, 그 다음에 배선 구조를 형성해, 최종적으로 제 1 반도체 기판(85)을 종횡으로 분단 해 반도체 칩(3)을 형성한다.
본 실시 형태 5의 고주파 파워 모듈(1)은 고주파 신호를 취급하는 저잡음 증폭기(LNA, 24) 및 RFVCO(44)는 2 입력 2 출력 구성으로 이루어짐과 동시에, 2 입력 신호의 페어성을 유지하기 위해서 2 입력의 와이어(10)의 길이를 동일하게 하고 있다. 또, 신호선을 구성하는 와이어(10)의 길이는 반도체 칩(3)의 전극 단자(9)와 리드(7)의 제 2 부분(7d)의 단부분에 접속함에 따라 와이어의 길이를 짧게 해 와이어 인덕턴스를 작게 하고 있다. 이렇게 하여 고주파 특성(DC오프셋소)의 향상을 꾀할 수 있다.
환언 한다면, 본 실시 형태 5에서는, GSM·DCS·PCS 통신용의 3개의 저잡음 증폭기(LNA, 24)는, 도 33(b)에 나타내는 2 입력 방식의 차동저잡음 증폭기(차동증폭기)로 구성되고 있다. 즉, 실시 형태 5의 각 저잡음 증폭기(LNA, 24)는, 서로 위상이 역상인 신호(상보 신호)가 입력되는 2개의 단위 증폭기로부터 되어 있다. 따라서, 90도 위상기(40)의 출력 신호가 LNA 입력 라인에 누수되는 경우가 있어도 상보 신호가 입력되기 때문에 동상성분은 캔슬되게 되어, LNA(24)에서 증폭되지 않게 되고 DC오프셋을 작게 하는 것이다. 이 결과, 반송 주파수대가 높아지는 통신 방식으로는, DC오프셋 특성 열화를 억제하는 효과가 있다.
또, 본 실시 형태 5의 고주파 파워 모듈(1)은, DC오프셋 소, 이득 저하 억제의 효과가 있다.
(실시 형태 6)
도 31은 본 발명의 다른 실시 형태(실시 형태 6)인 반도체 칩을 지지하는 탭이 반도체 칩보다 작은 구성(소탭 구성)의 고주파 파워모듈의 모식적 단면도, 도 32는 본 실시 형태 6의 고주파 파워 모듈의 제조에 사용되는 소탭 구성의 리드 프레임의 일부를 나타내는 모식적 평면도이다.
본 실시 형태 6의 고주파 파워 모듈(1)은, 실시 형태 5의 고주파 파워 모듈(1)에 있어서, 칩 탑재부(4)를 반도체 칩(3)보다 작게 한 소탭 구성으로 함과 동시에 칩 탑재부(4)를 도시되어 있지 않은 탭 지지 리드(6)를 도중 부분에서 일단 계단형상으로 접어 구부려 칩 탑재부(4)의 하면이 리드(7)의 제 1 부분(7c)의 하면보다 높아지고, 수지봉합체(2)내에 매몰 하는 구조로 한 것이다. 즉, 본 실시 형태 6의 특징은, 칩 탑재부(4)와 리드(7)의 제 1 부분(7c)은 단차가 붙어 칩 탑재부(4)는 수지봉합체(2)내에 위치 하고 있는 것이다. 이것에 의해, 와이어 본딩부의 직하가 납땜되어 있지 않고 실장 기판에 탑재했을 때, 온도 변화시의 기판으로부터의 응력의 영향을 받지 않고 접속 신뢰성을 향상할 수 있는 효과가 있다.
도 31에 나타나는 바와 같이 반도체 칩(3)과 리드(7)를 접속하는 와이어(10)에 있어서, 와이어(10)의 리드(7)와의 접속 위치를 2점 쇄선으로 나타나는 바와 같이 리드(7)의 제 1 부분(7c)이 아닌, 리드(7)의 제 2 부분(7d)의 단부분에 접속하는 것에 의해 와이어의 길이를 k정도 짧게 할 수 있다.
본 실시 형태 6의 고주파 파워 모듈(1)은 실시 형태 1이 가지는 일부의 효과를 가진다. 도 32에 나타나는 바와 같이, 탭(칩 탑재부, 4)을 반도체 칩(3)보다 작게 하는 구조로 함으로써 리드 프레임의 범용성이 높아져, 고주파 파워 모듈(1)의 제조 코스트의 저감이 달성된다.
도 33은 소탭 구성의 다른 몇개의 변형예를 나타내는 고주파 파워 모듈의 모식적 단면도이다. 도 33(a)은 리드(7)의 제 1 부분(7c)으로부터 굴곡 해 제 2 부분(7d)이 연장 해 수지봉합체(2)내에 제 2 부분(7d)이 위치 하고 있는 구조이다. 이것은, 리드 프레임 형성의 단계에서, 리드(7) 및 탭 지지 리드(6)를 도중 부분에서 일단 계단형상으로 굴곡 하는 것에 의해 형성하는 것이고, 리드(7)에 있어서 이 굴곡 처리에 의해 제 1 부분(7c)으로부터 굴곡 해 연장 하는 제 2 부분(7d)이 형성되어 탭 지지 리드(6)의 굴곡에 의해 칩 탑재부(4)나 수지봉합체(2)내에 매몰 하는 구성으로 할 수 있다. 이 구조는 리드나 칩 탑재부(4) 및 탭 지지 리드(6)의 선택 적 에칭 처리가 불필요해지고 고주파 파워 모듈(1)의 제조 코스트의 저감이 가능하게 된다.
도 33(b)는 탭 지지 리드(6)를 굴곡 시키지 않고 리드(7)만을 굴곡 시켜 제 1 부분(7c)으로부터 굴곡 해 연장 하는 제 2 부분(7d)을 가지는 구조로 한 것이다. 이 예에서는, 칩 탑재부(4)를 수지봉합체(2)의 하면에 노출시키는 구조로 이루어지기 때문에 칩 탑재부(4)의 하면으로부터의 방열 효과가 증대한다. 따라서, 칩 탑재부(4)에 탑재된 반도체소자의 방열성이 양호하게 되어 안정 동작이 가능하게 된다.
도 33(c)는 실시 형태 5의 고주파 파워 모듈(1)에 있어서, 칩 탑재부(4)를 반도체 칩(3)보다 소탭으로 한 구조이고, 리드 프레임의 범용성이 높아져, 고주파 파워 모듈(1)의 제조 코스트의 저감이 달성된다.
도 33(d)는 실시 형태 5의 고주파 파워 모듈(1)에 있어서, 칩 탑재부(4)를 반도체 칩(3)보다 소탭으로 함과 동시에 칩 탑재부(4)의 하면을 리드(7)의 제 2 부분(7d)과 동일하게 에칭 해 얇게 형성한 예이다.
소탭 구성이기 때문에, 제조에 있어서 사용하는 리드 프레임의 범용성을 높게 할 수 있어 고주파 파워 모듈(1)의 제조 코스트의 저감이 달성된다.
이상 본 발명자에 의해 된 발명을 실시 형태에 근거해 구체적으로 설명하였지만 본 발명은 상기 실시 형태로 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한 것은 말할 필요도 없다.
상기 실시의 형태에서는, 공통화하고 또는 분리하는 전원 전위에 대해서 그라운드 전위에 대해서만 기재했지만 본 발명의 적용의 범위는 그라운드 전위와 그 것에 관련하는 구성에 대해서만 한정되는 것은 아니고, 발명을 적용하는데 있어서 적당한 전원 전위( 제 1의 전위), 예를 들면 전극의 공통화를 함에 따라 리드(7)의 수를 줄일 수가 있는 전원 전위에 주목해, 그 전원 전위를 공급하기 위한 전극 단자(9)나 리드(7)의 구성에 대해서 본 발명을 적용해도 좋다.
상기 실시 형태에서는, QFN형의 반도체장치의 제조에 본 발명을 적용한 예에 대해서 설명했지만, 예를 들면, SON형 반도체장치의 제조에 대해서도 본 발명을 같이 적용할 수 있어 같은 효과를 가질 수 있다. 더욱이 본 발명은 논리드형 반도체장치로 한정되는 일 없이, 예를 들면, 봉합체(2)의 주위를 따라, 갈 윙 형상으로 접어 구부러진 리드가 돌출하는 QFP(Quad Flat Package)나 SOP(Smal1 Outline Package)로 불리는 반도체장치에 대해서도 같이 적용할 수가 있지만, 상기 QFP나 SOP와 비교해 봉합체(2)의 주위에 있어서의 리드의 돌출량이 작은 QFN형의 구조를 채용하는 편이 장치의 소형화를 달성하는데 있어서는 보다 바람직하다.
본원 에 있어서 개시되는 발명 가운데 대표적인 것에 의해 얻을 수 있는 효과를 간단하게 설명하면, 아래와 같다.
(1) 누화가 일어나기 어려운 다운본딩 구조의 반도체장치를 제공할 수가 있다.
(2) 저잡음 증폭기나 RFVCO등의 특정 회로부에 있어서의 그라운드 전위가 나머지 회로부의 그라운드 전위의 영향을 받기 어렵고, 저잡음 증폭기, 믹서, VCO, 신시사이져, IQ변조기/복조기, 직교 변조기등 각 회로부를 모놀리식으로 형성한 반 도체소자를 조립한 고주파 파워 모듈을 제공 할 수 있다.
(3) 저잡음 증폭기나 RFVCO등의 특정 회로부에 있어서의 그라운드 전위가 나머지의 회로부의 그라운드 전위의 영향을 받기 어렵고 저잡음 증폭기, 믹서, VCO, 신시사이져, IQ변조기/복조기, 직교 변조기등 각 회로부를 모놀리식으로 형성한 반도체소자를 조립한 다운본딩 구조인 한편 논리드형의 고주파 파워 모듈을 제공하는 할 수 있다.
(4) 저잡음 증폭기나 RFVCO등의 특정 회로부에 있어서의 그라운드 전위가 나머지의 회로부의 그라운드 전위의 영향을 받기 어렵고 저잡음 증폭기, 믹서, VCO, 신시사이져, IQ변조기/복조기, 직교 변조기등 각 회로부를 모놀리식으로 형성한 반도체소자를 조립한 소형·경량의 고주파 파워 모듈을 제공 할 수 있다.
(5) 잡음이 적은 양호한 통화가 가능해지는 무선통신 장치를 제공 할 수 있다.
(6) 잡음이 적은 양호한 통화가 가능해지는 복수의 통신 방식으로 대처할 수 있는 무선통신 장치를 제공 할 수 있다.
(7) 이상과 같이, 본 발명의 반도체장치는 휴대전화기등의 무선통신 장치에 사용된다. 특히, 통신 시스템이나 복수 계통의 휴대전화기에 있어서, 저잡음 증폭기와 같은 입력 신호가 지극히 미약한 신호를 처리하는 회로부의 그라운드 전극 단자를 공통 그라운드 전위가 되는 탭에 접속하는 일 없이, 모두 독립한 리드에 접속 되어 있기 때문에 일계통의 통신 시스템을 사용중 다른 계통의 통신 시스템과의 사이에서의 누화가 발생하지 않게 되어 양호한 통화가 가능한 고주파 파워모듈을 제 공 할 수 있다.
(8) 리드를 외부 전극 단자를 구성하는 제 1 부분과 수지봉합체내에 연장 하는 제 2 부분으로 형성하는 것에 의해, 제 2 부분의 패턴을 자유롭게 선택할 수 있도록 하기 때문에 반도체 칩의 전극 단자와 리드를 접속하는 와이어의 길이를 가능한 짧게 하는 리드 패턴을 선택 할 수 있다. 따라서 와이어 인덕턴스의 저감을 도모 할 수 있다.
(9) 차동증폭 회로부등의 2 입력 구성 회로부를 가지는 반도체장치에 있어서, 2 입력용의 전극 단자에 접속하는 와이어의 길이를 같은 길이로 할 수 있고 입 력 신호의 페어성을 얻을 수 있다. 따라서, 무선통신 장치의 저잡음 증폭기(LNA)나 RFVCO를 2 입력 구성 회로부로 하는 경우에는 각각의 회로부에 있어서 입력 신호의 페어성을 얻을 수 있고 고주파 특성의 향상·이득 저하의 억제를 도모할 수 있다.
도 1은 본 발명의 일실시 형태(실시 형태 1)인 고주파 파워 모듈의 봉합체의 일부를 노치한 모식적 평면도이다.
도 2는 본 실시 형태 1의 고주파 파워 모듈의 단면도이다.
도 3은 본 실시 형태 1의 고주파 파워 모듈의 모식적 평면도이다.
도 4는 본 실시 형태 1의 고주파 파워 모듈에 조립되는 반도체 칩에 있어서의 회로 구성을 블록적으로 나타내는 모식적 평면도이다.
도 5는 본 실시 형태 1의 고주파 파워 모듈에 있어서의 외부 전극 단자와 반도체 칩의 저잡음 증폭기나 신시사이져등의 각 회로부와의 결선 상태를 나타내는 모식적 평면도이다.
도 6은 본 실시 형태 1의 고주파 파워 모듈의 제조 방법을 나타내는 플로차트이다.
도 7은 본 실시 형태 1의 고주파 파워 모듈의 제조에 있어서 사용하는 리드 프레임의 평면도이다.
도 8은 상기 리드 프레임에 있어서의 단위 리드 프레임 패턴을 나타내는 모식적 평면도이다.
도 9는 반도체 칩을 탑재한 상기 리드 프레임을 나타내는 모식적 단면도이다.
도 10은 와이어 본딩이나 종료한 상기 리드 프레임을 나타내는 모식적 단면도이다.
도 11은 봉합체나 형성된 상기 리드 프레임을 나타내는 모식적 단면도이다.
도 12는 본 실시 형태 1의 고주파 파워 모듈이 조립된 휴대전화기의 회로 구성을 나타내는 블럭도이다.
도 13은 본 실시 형태 1의 고주파 파워 모듈의 휴대전화기에 있어서의 실장 상태를 나타내는 모식적 단면도이다.
도 14는 본 발명의 다른 실시 형태(실시 형태 2)인 고주파 파워 모듈의 봉합체의 일부를 노치한 모식적 평면도이다.
도 15는 본 발명의 다른 실시 형태(실시 형태 3)인 고주파 파워 모듈의 봉합체의 일부를 노치한 모식적 평면도이다.
도 16은 본 발명의 다른 실시 형태(실시 형태 4)인 고주파 파워 모듈의 봉합체의 일부를 노치한 모식적 평면도이다.
도 17은 본 실시 형태 4의 고주파 파워 모듈의 모식적 단면도이다.
도 18은 본 실시 형태 4의 고주파 파워 모듈의 변형예를 나타내는 모식적 단면도이다.
도 19는 본 발명의 다른 실시 형태(실시 형태 5)인 고주파 파워 모듈의 모식적 단면도이다.
도 20은 본 실시 형태 5의 고주파 파워 모듈의 평면도이다.
도 21은 본 실시 형태 5의 고주파 파워 모듈의 저면도이다.
도 22는 본 실시 형태 5의 고주파 파워 모듈의 봉합체의 일부를 노치한 평면도이다.
도 23은 고주파 파워 모듈의 차동증폭 회로부에 있어서의 한 쌍의 입력부의 와이어 인덕턴스를 준비한 본 실시 형태 5의 리드 및 와이어의 패턴예와 와이어 인덕턴스를 준비 하지 않는 리드 및 와이어의 패턴예를 나타내는 모식도이다.
도 24는 도 23에 나타내는 리드 패턴의 차이에 의한 와이어의 접속 신뢰성의 차이를 설명하는 모식도이다.
도 25는 본 실시 형태 5의 고주파 파워 모듈에 있어서의 외부 전극 단자와 반도체 칩의 저잡음 증폭기나 신시사이져등의 각 회로부와의 결선 상태를 나타내는 모식적 평면도이다.
도 26은 본 실시 형태 5의 고주파 파워 모듈의 제조에 있어서, 리드 프레임에 고정된 반도체 칩의 전극과 리드를 와이어로 접속한 상태를 나타내는 일부의 리드 프레임의 평면도이다.
도 27은 본 실시 형태 5의 고주파 파워 모듈의 반도체 칩 내부 구성과 와이어의 접속 상태를 나타내는 모식적 확대 단면도이다.
도 28은 본 실시 형태 5의 고주파 파워 모듈의 반도체 칩 내부 구성을 나타내는 모식적 확대 단면도이다.
도 29는 본 실시 형태 5의 고주파 파워 모듈의 실장 상태를 나타내는 모식적 단면도이다.
도 30은 본 실시 형태 5의 고주파 파워 모듈이 조립된 휴대전화기의 회로 구성을 나타내는 블록도이다.
도 31은 본 발명의 다른 실시 형태(실시 형태 6)인 반도체 칩을 지지하는 탭 반도체 칩보다 작은 구성(소탭 구성)의 고주파 파워 모듈의 모식적 단면도이다.
도 32는 본 실시 형태 6의 고주파 파워 모듈의 제조에 사용되는 소탭 구성의 리드 프레임의 일부를 나타내는 모식적 평면도이다.
도 33은 상기 소탭 구성의 다른 몇개의 변형예를 나타내는 고주파 파워 모듈의 모식적 단면도이다.
도 34는 휴대전화기에 있어서의 2 입력차동증폭 회로부(LNA)를 포함한 블럭도와 1 입력차동증폭 회로부(LNA)를 포함한 블럭도이다.

Claims (7)

  1. 전압제어발진기와 저잡음증폭기를 포함하는 반도체 칩과,
    상기 반도체 칩이 탑재되는 칩 탑재부와,
    상기 칩 탑재부의 주위에 배치된 다수의 리드와,
    상기 칩 탑재부의 부분과 리드들의 부분 및 반도체 칩을 덮는 수지봉합체를 포함하고,
    상기 칩 탑재부는 상기 수지봉합체의 이면에 노출되고,
    상기 저잡음증폭기에 그라운드 전위를 공급하기 위한 제 1 전극단자는 상기 반도체 칩 위에 배치되고,
    상기 전압제어발진기에 그라운드 전위를 공급하기 위한 제 2 전극단자는 반도에 칩 위에 배치되고,
    상기 제 1 전극단자는 제 1 전도성 와이어를 통해서 리드들 중의 하나에 전기적으로 연결되고,
    상기 제 2 전극단자는 제 2 전도성 와이어를 통해서 상기 칩 탑재부에 전기적으로 연결되고,
    상기 제 1 전극단자와 상기 제 2 전극단자는 반도체장치안에서 서로 전기적으로 절연되어 있고,
    상기 제 1 전도성 와이어와 상기 제 2 전도성 와이어는 반도체 장치 안에서 서로 전기적으로 절연되어 있는 것을 특징으로 하는 무선통신장치에 사용하기 위한 반도체장치.
  2. 청구항 1에 있어서,
    상기 반도체 장치는 QFN(Quad Flat Non-leaded Package) 구조를 가지는 것을 특징으로 하는 무선통신장치에 사용하기 위한 반도체 장치.
  3. 청구항 1에 있어서,
    상기 저잡음증폭기는 안테나로부터 수신한 무선신호를 처리하는 것을 특징으로 하는 무선통신장치에 사용하기 위한 반도체 장치.
  4. 청구항 1에 있어서,
    상기 반도체장치는 상기 무선통신장치의 베이스 밴드 회로와 결합을 위한 단자들과 변조기 및 복조기를 더 포함하고,
    상기 복조기로부터의 출력신호는 상기 베이스 밴드 회로에 입력을 위해 상기 단자들 중 어느 하나에 공급되고,
    변조기의 입력은 베이스 밴드 회로로부터 출력신호를 받기 위해서 상기 단자들중 다른 것과 결합되는 것을 특징으로 하는 무선통신장치에 사용하기 위한 반도체 장치.
  5. 무선신호를 증폭하는 저잡음증폭기와,
    진동하는 신호를 생산하는 전압제어발진기와,
    저잡음증폭기의 출력신호와 전압제어발진기의 진동하는 신호를 받는 믹서와,
    상기 믹서의 출력신호를 받는 복조기를 포함하는 반도체 칩과
    상기 반도체 칩이 탑재되는 칩 탑재부와,
    상기 칩 탑재부 주위에 배치된 다수의 리드와,
    상기 반도체 칩과 리드들의 부분과 상기 칩 탑재부의 부분을 덮는 수지봉합체를 포함하고,
    상기 칩 탑재부는 상기 수지봉합체의 이면에 배치되고,
    상기 저잡음증폭기에 그라운드 전위를 공급하기 위한 제 1 전극단자는 상기 반도체 칩위에 배치되고,
    상기 전압제어발진기, 믹서와 변조기중 적어도 어느 하나에 그라운드 전위를 공급하기 위한 제 2 전극단자는 상기 반도체 칩위에 배치되고,
    상기 제 1 전극단자는 제 1 전도성 와이어를 통해서 리드들중의 하나에 전기적으로 연결되고,
    상기 제 2 전극단자는 제 2 전도성 와이어를 통해서 상기 칩 탑재부에 전기적으로 연결되고,
    상기 제 1 전극단자와 상기 제 2 전극단자는 반도체장치안에서 서로 전기적으로 절연되어 있고,
    상기 제 1 전도성 와이어와 상기 제 2 전도성 와이어는 반도체 장치 안에서 서로 전기적으로 절연되어 있는 것을 특징으로 하는 무선통신장치에 사용하기 위한 반도체장치.
  6. 무선신호증폭기와 전압제어발진기를 포함하는 반도체 칩과,
    상기 반도체 칩이 탑재되는 칩 탑재부와,
    상기 칩 탑재부 주위에 배치된 다수의 리드와,
    상기 반도체 칩과 리드들의 부분과 상기 칩 탑재부의 부분을 덮는 수지봉합체와
    상기 무선신호증폭기에 그라운드 전위를 공급하기 위해 상기 반도체 칩위에 배치된 제 1 전극단자와,
    상기 전압제어발진기에 그라운드 전위를 공급하기 위해 상기 반도체 칩위에 배치된 제 2 전극단자를 포함하고,
    상기 칩 탑재부는 상기 수지봉합체의 이면에 배치되고,
    상기 제 1 전극단자는 제 1 전도성 와이어를 통해서 리드들중의 하나에 전기적으로 연결되고,
    상기 제 2 전극단자는 제 2 전도성 와이어를 통해서 칩 탑재부에 전기적으로 연결되고,
    상기 제 1 전극단자와 상기 제 2 전극단자는 반도체장치안에서 서로 전기적으로 절연되어 있고,
    상기 제 1 전도성 와이어와 상기 제 2 전도성 와이어는 반도체 장치 안에서 서로 전기적으로 절연되어 있는 것을 특징으로 하는 무선통신장치에 사용하기 위한 반도체장치.
  7. 무선신호증폭기와 전압제어발진기를 포함하는 반도체 칩과,
    상기 반도체 칩이 탑재되는 칩 탑재부와,
    상기 칩 탑재부 주위에 배치된 다수의 리드와,
    상기 반도체 칩과 리드들의 부분과 상기 칩 탑재부의 부분을 덮는 수지봉합체를 포함하고,
    상기 전압제어발진기는 제 1 접지를 가지고 있고,
    상기 무선신호증폭기는 제 2 접지를 가지고 있고,
    상기 제 1 접지와 제 2 접지는 상기 반도체장치안에서 서로 전기적으로 절연되어 있고,
    상기 제 1 접지는 적어도 하나 이상의 다운 본드 와이어에 의해서 상기 칩 탑재부와 전기적으로 연결되고,
    상기 제 2 접지는 적어도 하나 이상의 추가적인 와이어에 의해서 한개 또는 다수의 리드들과 전기적으로 연결되어 있고 상기 칩 탑재부에 다운본드 와이어 연결을 가지고 있지 않은 것을 특징으로 하는 무선통신장치에 사용하기 위한 반도체장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150003043A (ko) * 2013-06-28 2015-01-08 매그나칩 반도체 유한회사 반도체 패키지

Families Citing this family (90)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
MY133357A (en) 1999-06-30 2007-11-30 Hitachi Ltd A semiconductor device and a method of manufacturing the same
WO2003094232A1 (en) * 2002-04-30 2003-11-13 Renesas Technology Corp. Semiconductor device and electronic device
JP2005340741A (ja) 2004-05-31 2005-12-08 Renesas Technology Corp 半導体装置
US20060138613A1 (en) * 2004-12-09 2006-06-29 Henry Tin-Hang Yung Integrated circuit package with inner ground layer
US7580687B2 (en) * 2005-01-19 2009-08-25 Micro Mobio Corporation System-in-package wireless communication device comprising prepackaged power amplifier
US7769355B2 (en) * 2005-01-19 2010-08-03 Micro Mobio Corporation System-in-package wireless communication device comprising prepackaged power amplifier
US7132735B2 (en) * 2005-03-07 2006-11-07 Agere Systems Inc. Integrated circuit package with lead fingers extending into a slot of a die paddle
CA2609553A1 (en) * 2005-05-24 2006-11-30 Radiall Aep, Inc. Common integrated circuit for multiple antennas and methods
US7582951B2 (en) * 2005-10-20 2009-09-01 Broadcom Corporation Methods and apparatus for improved thermal performance and electromagnetic interference (EMI) shielding in leadframe integrated circuit (IC) packages
JP2007158766A (ja) * 2005-12-06 2007-06-21 Renesas Technology Corp 半導体集積装置
JP2007207826A (ja) * 2006-01-31 2007-08-16 Orion Denki Kk プリント基板
JP4770514B2 (ja) * 2006-02-27 2011-09-14 株式会社デンソー 電子装置
DE102006015222B4 (de) * 2006-03-30 2018-01-04 Robert Bosch Gmbh QFN-Gehäuse mit optimierter Anschlussflächengeometrie
US7808087B2 (en) * 2006-06-01 2010-10-05 Broadcom Corporation Leadframe IC packages having top and bottom integrated heat spreaders
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
US8174096B2 (en) * 2006-08-25 2012-05-08 Asm Assembly Materials Ltd. Stamped leadframe and method of manufacture thereof
US20080079148A1 (en) * 2006-09-30 2008-04-03 Silicon Laboratories Inc. Package for mixed signal mcu with minimal pin count
US8063846B2 (en) * 2006-12-28 2011-11-22 Sanyo Electric Co., Ltd. Semiconductor module and mobile apparatus
US7936059B1 (en) * 2007-02-20 2011-05-03 Altera Corporation Lead frame packaging technique with reduced noise and cross-talk
US7977774B2 (en) * 2007-07-10 2011-07-12 Amkor Technology, Inc. Fusion quad flat semiconductor package
US7932587B2 (en) * 2007-09-07 2011-04-26 Infineon Technologies Ag Singulated semiconductor package
US8587297B2 (en) * 2007-12-04 2013-11-19 Infineon Technologies Ag Integrated circuit including sensor having injection molded magnetic material
US8067821B1 (en) 2008-04-10 2011-11-29 Amkor Technology, Inc. Flat semiconductor package with half package molding
US7808084B1 (en) 2008-05-06 2010-10-05 Amkor Technology, Inc. Semiconductor package with half-etched locking features
US20110187359A1 (en) * 2008-05-30 2011-08-04 Tobias Werth Bias field generation for a magneto sensor
US8610430B2 (en) * 2008-05-30 2013-12-17 Infineon Technologies Ag Bias field generation for a magneto sensor
US20090315159A1 (en) * 2008-06-20 2009-12-24 Donald Charles Abbott Leadframes having both enhanced-adhesion and smooth surfaces and methods to form the same
JP2010010634A (ja) * 2008-06-30 2010-01-14 Shinko Electric Ind Co Ltd リードフレーム及び半導体装置の製造方法
KR20100010747A (ko) * 2008-07-23 2010-02-02 삼성전자주식회사 반도체 소자 패키지
US8184453B1 (en) * 2008-07-31 2012-05-22 Amkor Technology, Inc. Increased capacity semiconductor package
JP5549066B2 (ja) * 2008-09-30 2014-07-16 凸版印刷株式会社 リードフレーム型基板とその製造方法、及び半導体装置
US7847392B1 (en) 2008-09-30 2010-12-07 Amkor Technology, Inc. Semiconductor device including leadframe with increased I/O
US7989933B1 (en) 2008-10-06 2011-08-02 Amkor Technology, Inc. Increased I/O leadframe and semiconductor device including same
US8008758B1 (en) 2008-10-27 2011-08-30 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe
KR101297192B1 (ko) * 2008-11-10 2013-08-19 삼성전자주식회사 화상형성장치, 칩, 및, 칩 패키지
US8089145B1 (en) 2008-11-17 2012-01-03 Amkor Technology, Inc. Semiconductor device including increased capacity leadframe
US8072050B1 (en) 2008-11-18 2011-12-06 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including passive device
US7875963B1 (en) 2008-11-21 2011-01-25 Amkor Technology, Inc. Semiconductor device including leadframe having power bars and increased I/O
US10163766B2 (en) * 2016-11-21 2018-12-25 Semiconductor Components Industries, Llc Methods of forming leadless semiconductor packages with plated leadframes and wettable flanks
US8575742B1 (en) * 2009-04-06 2013-11-05 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including power bars
JP5443594B2 (ja) * 2009-05-08 2014-03-19 テレフオンアクチーボラゲット エル エム エリクソン（パブル） チップから導波管ポートへの変換器
KR101657330B1 (ko) 2009-05-15 2016-09-13 로무 가부시키가이샤 반도체 장치
US20110075392A1 (en) 2009-09-29 2011-03-31 Astec International Limited Assemblies and Methods for Directly Connecting Integrated Circuits to Electrically Conductive Sheets
JP5355366B2 (ja) * 2009-12-02 2013-11-27 株式会社東芝 差動増幅回路および無線受信機
JP2011120105A (ja) * 2009-12-04 2011-06-16 Renesas Electronics Corp 半導体装置
JP5242605B2 (ja) * 2010-01-28 2013-07-24 ルネサスエレクトロニクス株式会社 配線構造
CN101814480B (zh) * 2010-04-16 2011-08-31 杭州矽力杰半导体技术有限公司 一种芯片封装结构及其封装方法
JP5352551B2 (ja) * 2010-09-07 2013-11-27 ルネサスエレクトロニクス株式会社 半導体装置
FR2964810B1 (fr) * 2010-09-10 2012-09-21 St Microelectronics Tours Sas Coupleur en boitier
JP4851618B1 (ja) * 2010-11-15 2012-01-11 シャープ株式会社 半導体パッケージ
TWI557183B (zh) * 2015-12-16 2016-11-11 財團法人工業技術研究院 矽氧烷組成物、以及包含其之光電裝置
JP2011129960A (ja) * 2011-03-30 2011-06-30 Mitsubishi Electric Corp 半導体モールドパッケージ
JP5616839B2 (ja) * 2011-04-19 2014-10-29 株式会社豊田中央研究所 高周波装置
US8994157B1 (en) * 2011-05-27 2015-03-31 Scientific Components Corporation Circuit system in a package
TWI455269B (zh) * 2011-07-20 2014-10-01 Chipmos Technologies Inc 晶片封裝結構及其製作方法
JP5953703B2 (ja) 2011-10-31 2016-07-20 ソニー株式会社 リードフレームおよび半導体装置
JP5734217B2 (ja) * 2012-02-03 2015-06-17 ルネサスエレクトロニクス株式会社 半導体装置
JP5477669B2 (ja) * 2012-02-28 2014-04-23 株式会社デンソー 半導体モジュール
TWI544583B (zh) * 2012-04-18 2016-08-01 鴻海精密工業股份有限公司 晶片組裝結構及晶片組裝方法
TWI496348B (zh) * 2012-06-13 2015-08-11 Wistron Corp 電子裝置及其天線模組
US9196504B2 (en) * 2012-07-03 2015-11-24 Utac Dongguan Ltd. Thermal leadless array package with die attach pad locking feature
JP6266219B2 (ja) * 2013-03-18 2018-01-24 ルネサスエレクトロニクス株式会社 半導体装置
JP6129657B2 (ja) * 2013-06-20 2017-05-17 ルネサスエレクトロニクス株式会社 半導体装置
US9514966B2 (en) * 2014-04-11 2016-12-06 Qualcomm Incorporated Apparatus and methods for shielding differential signal pin pairs
US9455157B1 (en) * 2015-09-04 2016-09-27 Anokiwave, Inc. Method and apparatus for mitigating parasitic coupling in a packaged integrated circuit
EP3381085A4 (en) 2015-09-18 2019-09-04 Anokiwave, Inc. LAMINAR PHASE CONTROL NETWORK ANTENNA
CN106980158A (zh) * 2016-01-19 2017-07-25 青岛海信宽带多媒体技术有限公司 一种光模块
TWI585904B (zh) * 2016-04-22 2017-06-01 矽品精密工業股份有限公司 電子封裝件及基板結構
US10559879B2 (en) 2016-07-18 2020-02-11 Anokiwave, Inc. Phased array burst sampler
JP6619518B2 (ja) * 2016-07-29 2019-12-11 日立オートモティブシステムズ株式会社 パワー半導体モジュール
WO2018034868A1 (en) 2016-08-18 2018-02-22 Anokiwave, Inc. Hybrid laminated phased array
US10320093B2 (en) 2016-08-31 2019-06-11 Anokiwave, Inc. Phased array control circuit
US10587044B2 (en) 2016-10-24 2020-03-10 Anokiwave, Inc. Flip-chip beamforming integrated circuit with integral thermal mass
US10577130B1 (en) * 2016-12-07 2020-03-03 Space Systems/Loral, Llc Flexible radio frequency converters for digital payloads
US10200098B2 (en) 2016-12-23 2019-02-05 Anokiwave, Inc. Phased array with beamforming integrated circuit having two signal chains
US10382010B2 (en) 2017-03-31 2019-08-13 Anokiwave, Inc. Attenuation circuit and method of controlling an attenuation circuit
US10355370B2 (en) 2017-08-04 2019-07-16 Anokiwave, Inc. Dual phased array with single polarity beam steering integrated circuits
TW201916182A (zh) * 2017-09-14 2019-04-16 矽品精密工業股份有限公司 電子封裝件
US11418971B2 (en) 2017-12-24 2022-08-16 Anokiwave, Inc. Beamforming integrated circuit, AESA system and method
US20190221502A1 (en) * 2018-01-17 2019-07-18 Microchip Technology Incorporated Down Bond in Semiconductor Devices
US11081792B2 (en) 2018-03-07 2021-08-03 Anokiwave, Inc. Phased array with low-latency control interface
US11063336B2 (en) 2018-04-05 2021-07-13 Anokiwave, Inc. Phased array architecture with distributed temperature compensation and integrated up/down conversion
US10998640B2 (en) 2018-05-15 2021-05-04 Anokiwave, Inc. Cross-polarized time division duplexed antenna
US20200007084A1 (en) * 2018-06-29 2020-01-02 Ali Corporation Low noise block converter integrated circuit
CN109192714B (zh) * 2018-07-24 2020-07-14 江阴芯智联电子科技有限公司 一种用于电镀屏蔽的框架基板及其制造方法
US11205858B1 (en) 2018-10-16 2021-12-21 Anokiwave, Inc. Element-level self-calculation of phased array vectors using direct calculation
US10985819B1 (en) 2018-10-16 2021-04-20 Anokiwave, Inc. Element-level self-calculation of phased array vectors using interpolation
CN109639853B (zh) * 2018-11-14 2020-05-12 武汉华星光电半导体显示技术有限公司 一种显示面板
US11139225B2 (en) * 2019-06-14 2021-10-05 Advanced Semiconductor Engineering, Inc. Device including a plurality of leads surrounding a die paddle and method for manufacturing the same
CN110752197B (zh) * 2019-09-30 2022-09-16 华为技术有限公司 引线框架、封装集成电路板、电源芯片及电路板的封装方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6104078A (en) * 1994-03-09 2000-08-15 Denso Corporation Design for a semiconductor device having elements isolated by insulating regions
JPH07335811A (ja) * 1994-06-10 1995-12-22 Nippondenso Co Ltd 半導体装置
JPH11186921A (ja) 1997-12-22 1999-07-09 Hitachi Ltd 多バンド移動体通信装置
JPH11251494A (ja) 1998-03-02 1999-09-17 Mitsui High Tec Inc 半導体装置
US6628170B2 (en) * 1998-06-04 2003-09-30 Analog Devices, Inc. Low noise amplifier
KR100298692B1 (ko) 1998-09-15 2001-10-27 마이클 디. 오브라이언 반도체패키지제조용리드프레임구조
US6281568B1 (en) * 1998-10-21 2001-08-28 Amkor Technology, Inc. Plastic integrated circuit device package and leadframe having partially undercut leads and die pad
JP2000299438A (ja) * 1999-04-15 2000-10-24 Hitachi Ltd 半導体集積回路
JP3732987B2 (ja) 1999-12-28 2006-01-11 株式会社ルネサステクノロジ 半導体装置
US6198171B1 (en) * 1999-12-30 2001-03-06 Siliconware Precision Industries Co., Ltd. Thermally enhanced quad flat non-lead package of semiconductor
JP4018312B2 (ja) * 2000-02-21 2007-12-05 株式会社ルネサステクノロジ 無線通信装置
JP2001250897A (ja) * 2000-03-08 2001-09-14 Seiko Instruments Inc 半導体パッケージおよびリードフレームの製造方法
US6686652B1 (en) * 2000-03-20 2004-02-03 National Semiconductor Locking lead tips and die attach pad for a leadless package apparatus and method
JP2001313363A (ja) 2000-05-01 2001-11-09 Rohm Co Ltd 樹脂封止型半導体装置
JP2002026222A (ja) 2000-07-03 2002-01-25 Dainippon Printing Co Ltd 樹脂封止型半導体装置用リードフレーム
JP4319339B2 (ja) * 2000-08-30 2009-08-26 株式会社ルネサステクノロジ 半導体装置
KR100993579B1 (ko) * 2002-04-30 2010-11-10 르네사스 일렉트로닉스 가부시키가이샤 반도체장치 및 전자 장치
WO2003094232A1 (en) * 2002-04-30 2003-11-13 Renesas Technology Corp. Semiconductor device and electronic device
GB2393049B (en) * 2002-09-13 2005-09-28 Hitachi Ltd High frequency semiconductor integrated circuit and radio communication system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150003043A (ko) * 2013-06-28 2015-01-08 매그나칩 반도체 유한회사 반도체 패키지

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