JP5080532B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5080532B2
JP5080532B2 JP2009142145A JP2009142145A JP5080532B2 JP 5080532 B2 JP5080532 B2 JP 5080532B2 JP 2009142145 A JP2009142145 A JP 2009142145A JP 2009142145 A JP2009142145 A JP 2009142145A JP 5080532 B2 JP5080532 B2 JP 5080532B2
Authority
JP
Japan
Prior art keywords
lead
sealing body
semiconductor device
electrode terminal
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2009142145A
Other languages
English (en)
Other versions
JP2009278117A (ja
Inventor
忠敏 団野
勉 土屋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from PCT/JP2002/004339 external-priority patent/WO2003094236A1/ja
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2009142145A priority Critical patent/JP5080532B2/ja
Publication of JP2009278117A publication Critical patent/JP2009278117A/ja
Application granted granted Critical
Publication of JP5080532B2 publication Critical patent/JP5080532B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6611—Wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29005—Structure
    • H01L2224/29007—Layer connector smaller than the underlying bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32013—Structure relative to the bonding area, e.g. bond pad the layer connector being larger than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4801—Structure
    • H01L2224/48011—Length
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48253—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a potential ring of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10162—Shape being a cuboid with a square active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12036—PN diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/207—Diameter ranges
    • H01L2924/20752—Diameter ranges larger or equal to 20 microns less than 30 microns
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Amplifiers (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

本発明は半導体装置及び電子装置に係わり、例えば、微弱な信号を増幅する低雑音増幅器（ＬＮＡ：Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ）を含む高周波部アナログ信号処理ＩＣを組み込んだ高周波パワーモジュール（半導体装置）及び無線通信装置（電子装置）に適用して有効な技術に関する。
携帯電話機等の移動体通信機（移動端末）は、複数の通信システムに対応できるような構成になっている。即ち、携帯電話機の送受信機（フロントエンド）には複数の通信システムの送受信を行うように、複数の回路系が組み込まれている。例えば、通信方式（システム）の異なる携帯電話（例えばセルラー電話機）間での通話を可能とする方式としてデュアルバンド通信方式が知られている。デュアルバンド方式については、例えば、搬送周波数帯が８８０〜９１５ＭＨｚのＧＳＭ（登録商標）（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）と、搬送周波数帯が１７１０〜１７８５ＭＨｚのＤＣＳ−１８００（Ｄｉｇｉｔａｌ Ｃｅｌｌｕｌａｒ Ｓｙｓｔｅｍ １８００）によるデュアルバンド方式およびデュアルバンド用高周波電力増幅器について知られている。
また、特開平１１−１８６９２１号（１９９９年７月９日公開）には、ＰＣＮ（Ｐｅｒｓｏｎａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｎｅｔｗｏｒｋ：ＤＣＳ−１８００），ＰＣＳ（Ｐｅｒｓｏｎａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｓｅｒｖｉｃｅ：ＤＣＳ−１９００）およびＧＳＭなどの携帯電話システムに利用できる多バンド移動体通信装置が開示されている。
また、携帯電話機のフロントエンドでは、ＧＳＭ用の高周波部アナログ信号処理回路のモジュール化が図られている。例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）によるデュアルバンドまたはトリプルバンドのＧＳＭ用ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）パワーモジュールが有る。
デュアルバンド方式はＧＳＭ及びＤＣＳ１８００方式等の二つの通信系の信号を処理するものであり、トリプルバンド方式はＧＳＭ及びＤＣＳ（Ｄｉｇｉｔａｌ Ｃｅｌｌｕｌａｒ Ｓｙｓｔｅｍ）１８００並びにＰＣＳ１９００方式等の三つの通信系の信号を処理するものである。ＧＳＭとしては、ＧＳＭ９００あるいはＧＳＭ８５０が組み込まれる。
また、高周波パワーモジュールは、ＬＮＡ，ミキサ，ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）シンセサイザ，オートキャリブレーション付ＰＧＡ（Ｐｒｏｇｒａｍｍａｂｌｅ ＧａｉｎＡｍｐｌｉｆｉｅｒ），ＩＱ変調器／復調器，オフセットＰＬＬ，ＶＣＯ（Ｖｏｌｔａｇｅ−Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）等をモノリシックに集積したワンチップの半導体素子が組み込まれている。
また、特開２００２−７６２３５号公報には、デュアルバンド送受信用半導体集積回路が開示されている。このデュアルバンド送受信用半導体集積回路に内蔵される差動低雑音増幅器（互いに位相が逆相である信号が入力される２つの単位増幅器からなる）は、一対の入力端子及び一対の出力端子を有し、差動増幅器の対を成す増幅器のグランドピンは隣同士となり、また同じ増幅器の入力ピンと、グランドピンは隣同士になっている。これにより、隣り合うピンの信号を逆相とし、ピン間のトランス結合を利用して、トランジスタエミッタにつくインピーダンスを低減し、差動増幅器の利得を改善する技術が開示されている。
一方、携帯電話機は、その持ち運びが便利なように小型・軽量化が要請されている。この結果、高周波パワーモジュール等の電子部品もより小型・軽量化が望まれている。
半導体装置は、そのパッケージの形態によって種々のものがあるが、その一つとして、絶縁性樹脂の封止体（パッケージ）の裏面（実装面）にリード（外部電極端子）を露出させ、封止体の側面に長くリードを突出させないノンリード型半導体装置が知られている。
ノンリード型半導体装置としては、封止体の裏面の対面する２辺に沿ってリードを露出させるＳＯＮ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｎｏｎ−Ｌｅａｄｅｄ Ｐａｃｋａｇｅ）や、封止体の裏面の４辺側にリードを露出させるＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ−Ｌｅａｄｅｄ Ｐａｃｋａｇｅ）がある。小型でリード曲がりが発生しないノンリード型半導体装置については、例えば特開２００１−３１３３６３号公報に記載されている。
この文献に記載されている樹脂封止型半導体装置は、半導体チップを固定するダイパッドとワイヤを接続するワイヤボンディング部とを有するアイランドがあり、ダイパッド上に半導体チップが固定され、半導体チップの各電極端子は、リードやアイランドのワイヤボンディング部に接続される構造になっている。ダイパッドとワイヤボンディング部との間に空隙部を設けて熱ストレスによるボンディングされたワイヤの外れや切断を防止している。このような構造では、半導体チップのアース端子とアイランドをワイヤで接続することによって、アイランドをアースリードとしてプリント基板などに接続できる。
また、特開平１１−２５１４９４号公報には、半導体素子搭載部をグランドとする携帯電話機などに用いられるリード構造がガルウイング型となる高周波デバイスについて記載されている。この技術では、半導体素子の電極とリードをワイヤで接続する以外に、ダイパッドをグランド電極として利用するため、半導体素子の電極と半導体素子搭載部とをワイヤで接続している（ダウンボンディング）。ダウンボンディングするため、半導体素子搭載部は半導体素子よりも大きく、また実装状態では、半導体素子の外側に半導体素子搭載部の周縁部分が突出し、この部分にワイヤが接続される構造になっている。
特開平１１−１８６９２１号公報 特開２００２−７６２３５号公報 特開２００１−３１３３６３号公報
本出願人においては、高周波パワーモジュールをノンリード型半導体装置に組み込み、かつグランド電位の安定化のために、高周波パワーモジュールを構成する各回路部のグランド端子をワイヤを介してタブに電気的に接続する手法の採用を検討した。ダウンボンディングを採用することにより、外部電極端子の数を少なくでき、パッケージの小型化が図れ、最終的には半導体装置の小型化が図れる。
しかし、無線通信系（通信システム）を用途とする高周波パワーモジュールでは、以下のような問題が発生することが判明した。
携帯電話機の受信系では、アンテナで捕らえた信号は低雑音増幅器（ＬＮＡ）で増幅されるが、入力信号は極めて微弱である。このため、各回路部、特に周期的に動作する発振器の動作に応じて共通端子であるタブの電位、即ちグランド電位が変動し、これに起因して一部の回路部との間でクロストークが発生し出力が変動して良好な通話ができなくなる。
特に、リード間クロストークによる誘起電流、またはグランド電位の変動による信号波形の歪みが通信システムから出力され、この出力信号が使用中の通信システムに入ってしまい雑音となる。
このようなグランド電位の変動、およびクロストークの影響を受けやすい回路部は、低雑音増幅器（ＬＮＡ）以外では、高周波を扱うＲＦＶＣＯ（高周波電圧制御発振器）等がある。
そこで、本発明者は、低雑音増幅器やＲＦＶＣＯでは、半導体素子の電極端子のうちグランド端子は共通端子となるタブにワイヤを介して接続することなく、独立したリード端子（外部電極端子）にワイヤを介して接続させ、他の回路部のオン・オフ時等のグランド電位の変動の影響を少なくさせることを思い立ち本発明をなした。
本発明の目的は、ダウンボンディング構造の半導体装置において、半導体素子に形成された回路のうち、特定の回路部におけるグランド電位が残りの回路部のグランド電位の影響を受け難くできる半導体装置を提供することにある。
本発明の他の目的は、高周波パワーモジュールにおいて低雑音増幅器やＲＦＶＣＯ等の回路部が、他の回路部のグランド電位の変動によるクロストークの影響を受け難い高周波パワーモジュールを提供することにある。
本発明の他の目的は、無線通信システムにおいて雑音の少ない良好な通話が可能となる無線通信装置を提供することにある。
本発明の他の目的は、複数の通信システムを有する無線通信システムにおいて、雑音の少ない良好な通話が可能となる無線通信装置を提供することにある。
一方、本発明者においては、互いに位相が逆相である信号（相補信号）が入力される２入力方式の低雑音増幅器（ＬＮＡ：差動低雑音増幅器）について分析検討した。図３４（ａ）及び（ｂ）の各々は低雑音増幅器（ＬＮＡ）１００、高周波電圧制御発振器（ＲＦＶＣＯ）１０１及びミキサ１０２を含む回路部分であり、図３４（ａ）は１入力方式のＬＮＡを示し、図３４（ｂ）は２入力方式のＬＮＡを示す。
アンテナからの受信信号を処理した低雑音増幅器１００の出力信号と、局部発振器（ＲＦＶＣＯ：高周波電圧制御発振器）１０１からの信号とをミキサ１０２でミキシングする回路構成において、図３４（ａ）に示す１入力構成の低雑音増幅器では、ＲＦＶＣＯ１０１の出力周波数がＬＮＡ１００の出力周波数と同一となることから、ＲＦＶＣＯ１０１の出力信号がＬＮＡ入力ラインに漏れると、そのままＬＮＡ１００で増幅されてＤＣオフセットが大きくなってしまう弊害がある。
そこで、図３４（ｂ）に示すように、ＬＮＡ１００を差動低雑音増幅器（差動増幅器：ＬＮＡ）にして、互いに位相が逆相である信号（相補信号）を入力する２入力方式とすることによってＤＣオフセットを小さく抑えることが行われている。即ち、差動増幅器（差動増幅回路）１００は、同じ構成の２つの単位増幅器で構成され、位相が逆相である２つの高周波信号（相補信号）が入力されて差動増幅することから、同相成分は、キャンセルされる為、ＤＣオフセット値を小さく抑えることができる。
しかしながら、搬送周波数帯が更に高くなった場合、上記相補信号を入力する２入力方式を用いただけでは、上記ＤＣオフセットの問題を根本的に解決できないことが判明した。上記相補信号を入力する入力配線経路は、大別して、リードフレームで形成されるリード部分と、前記リード部分と半導体チップの電極を接続するためのワイヤ部分である。
例えば、銅等の金属の板材で形成されるリード部分は厚さ及び幅が比較的大きいため、数ミリ程度の微小なリード長さの違いによるインダクタンスの違いは小さいが、直径が２０〜３０μｍ程度となるワイヤ部分はその長さの違いによってインダクタンスに大きな違いが発生し易い。このワイヤインダクタンスの違いは、２つの相補入力信号の入力時間の差となり、入力信号のペアー性が損なわれる。この結果、高速通信システムにおいては、利得低下の点で好ましくない。
従って、本発明の他の目的は、相補信号を同時に差動低雑音増幅器に入力する回路部において、入力信号のペアー性を高めることにある。
本発明の他の目的は、差動低雑音増幅器を有する高周波パワーモジュールの特性向上（ＤＣオフセット小）を図ることにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）本発明の半導体装置は、
絶縁性樹脂からなる封止体と、
前記封止体の周囲に沿って、前記封止体の内外に亘って設けられる複数のリードと、
主面および裏面を有するタブと、
主面および裏面を有しており、その主面上に複数の電極端子と、それぞれが複数の半導体素子によって構成される複数の回路部とを有する半導体チップと、
前記複数の電極端子と前記リードとを接続する複数の導電性のワイヤと、
前記複数の電極端子に第１の電位を供給するために、前記複数の電極端子と前記タブの主面とを接続する複数の導電性のワイヤとを有する半導体装置（例えば、ノンリード型半導体装置）であって、
前記半導体チップの裏面は前記タブの主面上に固定されており、
前記複数の回路部は、第１の回路部（特定回路部）、第２の回路部を含んでおり、
前記複数の電極端子は、前記第１の回路部に外部信号を入力するための第１の電極端子と、前記第１の回路部に前記第１の電位（グランド電位）を供給するための第２の電極端子と、前記第２の回路部と接続する第３の電極端子と、前記第２の回路部に前記第１の電位を供給するための第４の電極端子とを有しており、
前記複数のリードは、第１のリード（信号用リード）と、第２のリード（信号用リード）と、前記第１のリードと第２のリードの間に配置された第３のリード（グランド用リード）とを含んでおり、
前記第１の電極端子は導電性のワイヤを介して前記第１のリードと接続しており、
前記第２の電極端子は導電性のワイヤを介して前記第３のリードと接続しており、
前記第３の電極端子は導電性のワイヤを介して前記第２のリードと接続しており、
前記第４の電極端子は導電性のワイヤを介して共通グランドとなる前記タブと接続しており、
前記第３のリードと前記タブは電気的に分離されていることを特徴とし、高周波モジュールを構成している。
前記第１の回路部は前記第１のリード、および前記第１の電極端子を介して入力される外部信号を増幅するための増幅回路（低雑音増幅器：ＬＡＮ）であり、無線信号がアンテナを介して変換された電気信号を増幅するための回路である。
前記第２の回路部は、前記第１の回路部によって増幅された信号を処理する機能の少なくとも一部を有する。
また、高周波パワーモジュールには複数の通信方式に対応できるように複数の通信回路が形成されている。このような高周波パワーモジュールは無線通信装置に組み込まれている。
前記（１）の手段によれば、（ａ）半導体素子の電極端子はワイヤを介してリードに接続される以外に共通グランドとなるタブにも接続（ダウンボンディング）される。微弱な信号を増幅する低雑音増幅器（特定回路部）のグランド電極端子（半導体素子の電極端子）は、タブには接続されず、独立したリード端子（グランド用リード）に接続されるため、他の回路部との間でグランド電位が独立することになり、他の回路部の電源のオン・オフ時にもグランド電位変動が起き難くなり、グランド電位の変動に伴う低雑音増幅器の出力変動や信号波形の歪みも発生し難くなり、無線通信装置に組み込めば、出力変動や歪みのない良好な通話が可能になる。
（ｂ）複数の通信回路を有する高周波パワーモジュールにおいては、タブを利用する共通グランドの場合、グランド電位の変動に伴い使用していない通信回路に誘起電流が発生し、この誘起電流に起因する雑音が使用中（動作中）の通信回路に入り込む、いわゆるクロストークが発生するが、本発明の高周波パワーモジュールでは、各通信回路の低雑音増幅器は他の回路部のグランドと分離されていることから、低雑音増幅器の出力の変動や信号波形の歪みを抑制できる。この結果、複数の通信回路を有する無線通信装置においても出力変動や歪みのない良好な通話が可能になる。
（ｃ）低雑音増幅器の電極端子からワイヤを介してリードに至る信号配線はその両側にグランド配線が配置されて電磁シールドされていることから、信号配線間のクロストークを低減する事ができる。
（ｄ）高周波パワーモジュールはダウンボンディング構造のノンリード型の半導体装置であり、小型・薄型・軽量化が図れるとともに、タブが封止体の裏面に露出していることから、放熱性が良好であり、安定動作が可能になる。従って、この高周波パワーモジュールの組み込みによって通話性能が良好な小型・軽量の携帯電話機を提供することができる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）クロストークが起き難いダウンボンディング構造の半導体装置を提供することができる。
（２）低雑音増幅器やＲＦＶＣＯ等の特定回路部におけるグランド電位が残りの回路部のグランド電位の影響を受け難い、低雑音増幅器，ミキサ，ＶＣＯ，シンセサイザ，ＩＱ変調器／復調器，直交変調器等各回路部をモノリシックに形成した半導体素子を組み込んだ高周波パワーモジュールを提供することができる。
（３）低雑音増幅器やＲＦＶＣＯ等の特定回路部におけるグランド電位が残りの回路部のグランド電位の影響を受け難い、低雑音増幅器，ミキサ，ＶＣＯ，シンセサイザ，ＩＱ変調器／復調器，直交変調器等各回路部をモノリシックに形成した半導体素子を組み込んだダウンボンディング構造でかつノンリード型の高周波パワーモジュールを提供することができる。
（４）低雑音増幅器やＲＦＶＣＯ等の特定回路部におけるグランド電位が残りの回路部のグランド電位の影響を受け難い、低雑音増幅器，ミキサ，ＶＣＯ，シンセサイザ，ＩＱ変調器／復調器，直交変調器等各回路部をモノリシックに形成した半導体素子を組み込んだ小型・軽量の高周波パワーモジュールを提供することができる。
（５）雑音の少ない良好な通話が可能となる無線通信装置を提供することができる。
（６）雑音の少ない良好な通話が可能となる複数の通信方式に対処できる無線通信装置を提供することができる。
（７）以上のように、本発明の半導体装置は携帯電話機等の無線通信装置に使用される。特に、通信システムが複数系統の携帯電話機において、低雑音増幅器のような入力信号が極めて微弱な信号を処理する回路部のグランド電極端子を共通グランド電位となるタブに接続することなく、全て独立したリードに接続してあることから、一系統の通信システムを使用中、他の系統の通信システムとの間でのクロストークが発生しなくなり、良好な通話が可能な高周波パワーモジュールを提供することができる。
（８）リードを、外部電極端子を構成する第１部分と、樹脂封止体内に延在する第２部分とで形成することによって、第２部分のパターンを自由に選択できるようにすることから、半導体チップの電極端子とリードを接続するワイヤの長さをできるだけ短くするリードパターンを選ぶことができる。従って、ワイヤインダクタンスの低減を図ることができる。
（９）差動増幅回路部等の２入力構成回路部を有する半導体装置において、２入力用の電極端子に接続するワイヤの長さを同じ長さにでき入力信号のペアー性を得ることができる。従って、無線通信装置の低雑音増幅器（ＬＮＡ）やＲＦＶＣＯを２入力構成回路部とする場合には、それぞれの回路部において入力信号のペアー性が得られ、高周波特性の向上・利得低下の抑制を図ることができる。
図１は本発明の一実施形態（実施形態１）である高周波パワーモジュールの封止体の一部を切り欠いた模式的平面図である。 図２は本実施形態１の高周波パワーモジュールの断面図である。 図３は本実施形態１の高周波パワーモジュールの模式的平面図である。 図４は本実施形態１の高周波パワーモジュールに組み込まれる半導体チップにおける回路構成をブロック的に示す模式的平面図である。 図５は本実施形態１の高周波パワーモジュールにおける外部電極端子と半導体チップの低雑音増幅器やシンセサイザ等の各回路部との結線状態を示す模式的平面図である。 図６は本実施形態１の高周波パワーモジュールの製造方法を示すフローチャートである。 図７は本実施形態１の高周波パワーモジュールの製造において使用するリードフレームの平面図である。 図８は前記リードフレームにおける単位リードフレームパターンを示す模式的平面図である。 図９は半導体チップを搭載した前記リードフレームを示す模式的断面図である。 図１０はワイヤボンディングが終了した前記リードフレームを示す模式的断面図である。 図１１は封止体が形成された前記リードフレームを示す模式的断面図である。 図１２は本実施形態１の高周波パワーモジュールが組み込まれた携帯電話機の回路構成を示すブロック図である。 図１３は本実施形態１の高周波パワーモジュールの携帯電話機における実装状態を示す模式的断面図である。 図１４は本発明の他の実施形態（実施形態２）である高周波パワーモジュールの封止体の一部を切り欠いた模式的平面図である。 図１５は本発明の他の実施形態（実施形態３）である高周波パワーモジュールの封止体の一部を切り欠いた模式的平面図である。 図１６は本発明の他の実施形態（実施形態４）である高周波パワーモジュールの封止体の一部を切り欠いた模式的平面図である。 図１７は本実施形態４の高周波パワーモジュールの模式的断面図である。 図１８は本実施形態４の高周波パワーモジュールの変形例を示す模式的断面図である。 図１９は本発明の他の実施形態（実施形態５）である高周波パワーモジュールの模式的断面図である。 図２０は本実施形態５の高周波パワーモジュールの平面図である。 図２１は本実施形態５の高周波パワーモジュールの底面図である。 図２２は本実施形態５の高周波パワーモジュールの封止体の一部を切り欠いた平面図である。 図２３は高周波パワーモジュールの差動増幅回路部における一対の入力部のワイヤインダクタンスを揃えた本実施形態５のリード及びワイヤのパターン例と、ワイヤインダクタンスを揃えないリード及びワイヤのパターン例を示す模式図である。 図２４は図２３に示すリードパターンの違いによるワイヤの接続信頼性の違いを説明する模式図である。 図２５は本実施形態５の高周波パワーモジュールにおける外部電極端子と半導体チップの低雑音増幅器やシンセサイザ等の各回路部との結線状態を示す模式的平面図である。 図２６は本実施形態５の高周波パワーモジュールの製造において、リードフレームに固定された半導体チップの電極とリードとをワイヤで接続した状態を示す一部のリードフレームの平面図である。 図２７は本実施形態５の高周波パワーモジュールの半導体チップ内部構成と、ワイヤの接続状態を示す模式的拡大断面図である。 図２８は本実施形態５の高周波パワーモジュールの半導体チップ内部構成を示す模式的拡大断面図である。 図２９は本実施形態５の高周波パワーモジュールの実装状態を示す模式的断面図である。 図３０は本実施形態５の高周波パワーモジュールが組み込まれた携帯電話機の回路構成を示すブロック図である。 図３１は本発明の他の実施形態（実施形態６）である、半導体チップを支持するタブが半導体チップよりも小さい構成（小タブ構成）の高周波パワーモジュールの模式的断面図である。 図３２は本実施形態６の高周波パワーモジュールの製造に使用される小タブ構成のリードフレームの一部を示す模式的平面図である。 図３３は前記小タブ構成の他の幾つかの変形例を示す高周波パワーモジュールの模式的断面図である。 図３４は携帯電話機における２入力差動増幅回路部（ＬＮＡ）を含むブロック図と、１入力差動増幅回路部（ＬＮＡ）を含むブロック図である。
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
（実施形態１）
図１乃至図１３は本発明の一実施形態（実施形態１）である半導体装置（高周波パワーモジュール）及びその高周波パワーモジュールを組み込んだ無線通信装置に係わる図である。図１乃至図５は高周波パワーモジュールに係わる図であり、図６乃至図１１は高周波パワーモジュールの製造方法に係わる図であり、図１２及び図１３は無線通信装置に係わる図である。
本実施形態１では、四角形状の封止体（パッケージ）の裏面の実装面に、タブ及びこのタブに連なるタブ吊りリード並びにリード（外部電極端子）が露出するＱＦＮ型の半導体装置に本発明を適用した例について説明する。半導体装置１は、例えば高周波パワーモジュールを構成している。
ＱＦＮ型の半導体装置１は、図１及び図２に示すように、偏平の四角形状の絶縁性樹脂で形成される封止体（パッケージ）２を有している。この封止体２の内部には四角形状の半導体素子（半導体チップ：チップ）３が埋め込まれている。前記半導体チップ３は四角形状のタブ４のタブ表面（主面）に接着剤５によって固定されている（図２参照）。図２に示すように、封止体２の裏面（下面）は実装される面側（実装面）となる。
封止体２の裏面にはタブ４及びタブ４を支持するタブ吊りリード６並びにリード（外部電極端子）７の一面（実装面７ａ）が露出する構造となっている。これらタブ４及びタブ吊りリード６並びにリード７は、半導体装置１の製造において、パターニングした一枚の金属製（例えば、銅製）のリードフレームで形成され、その後切断されて形成される。
従って、本実施形態１ではこれらタブ４及びタブ吊りリード６並びにリード７の厚さは同じになっている。しかし、リード７においては、内端部分は裏面を一定の深さエッチングして薄く形成しておくので、この薄いリード部分の下側には封止体２を構成する樹脂が入り込む構造になっている。これにより、リード７は封止体２から脱落し難くなる。
タブ４は、その４隅が細いタブ吊りリード６によって支持される。これらタブ吊りリード６は四角形状の封止体２の対角線上に位置し、四角形状の封止体２の各隅部に外端を臨ませている。封止体２は偏平の四角形体となり、角部（隅部）は面取り加工が施されて斜面２ａとなっている（図１参照）。タブ吊りリード６の外端はこの面取り部分に０．１ｍｍ以下と僅かに突出している。この突出長さは、リードフレーム状態のタブ吊りリードを切断するときのプレス機械の切断型によって決まり、例えば、０．１ｍｍ以下が選択される。
また、図１に示すように、タブ４の周辺には、内端をタブ４に対面させるリード７が四角形の封止体２の各辺に沿って所定間隔で複数配置されている。タブ吊りリード６及びリード７の外端は封止体２の周縁にまで延在している。即ち、リード７及びタブ吊りリード６は封止体２の内外に亘って延在することになる。リード７の封止体２からの突出長さは、前記タブ吊りリード６と同様にリードフレーム状態のリードを切断するときのプレス機械の切断型によって決まり、例えば、０．１ｍｍ以下と僅かに突出する。
また、封止体２の側面は傾斜面２ｂとなっている（図２参照）。この傾斜面２ｂは、リードフレームの一面に片面モールディングして封止体２を形成した後、成形金型のキャビティから封止体２を抜き取る際、抜き取りを容易にするためにキャビティの側面を傾斜面にした結果によるものである。なお、図１は、封止体２の上部を切り欠いてタブ４，タブ吊りリード６，リード７，半導体チップ３等が見えるようにした模式図である。
また、図１及び図４に示すように、半導体チップ３の露出する主面には電極端子９が設けられている。電極端子９は、半導体チップ３の主面において、四角形の各辺に沿ってほぼ所定ピッチに設けられている。この電極端子９は導電性のワイヤ１０を介してリード７の内端側に接続されている。
タブ４は半導体チップ３に比較して大きく形成され、その主面の中央に半導体素子固定領域を有するとともに、この半導体素子固定領域の外側、即ちタブ４の周縁部分にワイヤ接続領域を有している。そして、この半導体素子固定領域に半導体チップ３が固定される。また、ワイヤ接続領域には、一端が半導体チップ３の電極端子９に接続される導電性のワイヤ１０の他端が接続されている。特に、タブ４に接続されるワイヤ１０をダウンボンドワイヤ１０ａと呼称する。ワイヤボンディング装置によって電極端子９とリード７との間のワイヤボンディング及び電極端子９とタブ４との間のワイヤボンディングを行うことから、ワイヤ１０もダウンボンドワイヤ１０ａも同じ材質のものである。
ダウンボンディング構造の採用の目的は、一般的にはタブを利用した半導体チップ内の各回路部のグランド電位の共通化である。タブを共通のグランド端子とし、このタブとグランド電極端子となる多くの電極端子をワイヤを介して接続することによって、封止体の周囲に沿って並ぶ外部電極端子であるリード（ピン）の数を少なくし、リード数低減による封止体の小型化を図ることができる。これは半導体装置の小型化に繋がる。
また、本実施形態１の半導体装置１は、図３に示すように、各リード７とリード７の間、及びリード７とタブ吊りリード６との間には封止体２を形成する際発生するレジンバリが存在している。このレジンバリ部分は、半導体装置１の製造において、リードフレームの一面に片面モールディングして封止体２を形成する際発生するものである。モールディング後、不要リードフレーム部分を切断するが、この際のリードやタブ吊りリードの切断時に同時にレジンバリも切断されるため、レジンバリの外縁はリード７の縁やタブ吊りリード６の縁と一緒になり、一部のレジンバリが各リード７とリード７の間、及びリード７とタブ吊りリード６との間に残留することになる。
また、本実施形態１では封止体２の裏面はタブ４，タブ吊りリード６及びリード７の裏面（実装面）よりも引っ込んだ構造になっている。これは、トランスファモールディングにおける片面モールディングにおいて、成形金型の上下型間に樹脂製のシートを張り、このシートにリードフレームの一面が接触するようにしてモールディングを行うことから、シートがリードフレームの隙間で食い込むようになるため、封止体２の裏面は引っ込む形になる。
また、トランスファモールディングによる片面モールディング後、リードフレームの表面に表面実装用のメッキ膜を形成する。このため、半導体装置１の封止体２の裏面に露出するタブ４，タブ吊りリード６及びリード７の表面は、図示はしないがメッキ膜を有することになる。
このようにリード７やタブ吊りリード６の裏面である実装面が突出し、封止体２の裏面が引っ込むオフセット構造では、実装基板等の配線基板に半導体装置１を表面実装する場合、半田の濡れ領域が特定されるため半田実装が良好となる特長がある。
ここで、本実施形態１の半導体装置１の製造方法について、図６乃至図１１を参照しながら説明する。図６のフローチャートに示すように、半導体装置１は、リードフレーム準備（Ｓ１０１），チップボンディング（Ｓ１０２），ワイヤボンディング（Ｓ１０３），封止（モールディング：Ｓ１０４），メッキ処理（Ｓ１０５），不要リードフレーム切断除去（Ｓ１０６）の各工程を経て製造される。
図７は本実施形態１によるＱＦＮ型の半導体装置１を製造する際使用するマトリクス構成のリードフレーム１３の模式的平面図である。
このリードフレーム１３は、単位リードフレームパターン１４がＸ方向に沿って２０行、Ｙ方向に沿って４列配置され、１枚のリードフレーム１３から８０個の半導体装置１を製造することができる。リードフレーム１３の両側には、リードフレーム１３の搬送や位置決め等に使用するガイド孔１５ａ〜１５ｃが設けられている。
また、各列の左側には、トランスファモールディング時、ランナーが位置する。そこでランナー硬化レジンをエジェクターピンの突き出しによってリードフレーム１３から引き剥がすため、エジェクターピンが貫通できるエジェクターピン孔１６が設けられている。また、このランナーから分岐し、キャビティに流れるゲート部分で硬化したゲート硬化レジンをエジェクターピンの突き出しによってリードフレーム１３から引き剥がすため、エジェクターピンが貫通できるエジェクターピン孔１７が設けられている。
図８は単位リードフレームパターン１４の一部を示す平面図である。単位リードフレームパターン１４は、実際に製造するパターンであることから、模式図である図１や図２等とは必ずしも一致しない部分が有る。
単位リードフレームパターン１４は矩形枠状の枠部１８を有している。この枠部１８の４隅からタブ吊りリード６が延在し、中央のタブ４を支持するパターンとなっている。枠部１８の各辺の内側から内方に向かって複数のリード７が延在し、その内端はタブ４の外周縁に近接している。タブ４及びリード７の主面には、チップボンディングやワイヤボンディングのために図示しないメッキ膜が設けられている。
また、リード７はその先端側裏面は、ハーフエッチングされて薄くなっている（図２参照）。なお、リード７やタブ４等は、その周縁が主面の幅が裏面の幅よりも広くなるような斜面とし、逆台形断面に形成して封止体２から抜け難くする構造としてもよい。これは、エッチングやプレスによっても製造することができる。
また、図８に示すように、タブ４の主面において、中央の四角形領域は半導体素子搭載部４ａ（二点鎖線枠で囲まれる領域）となり、その外側の領域はワイヤ接続領域４ｂとなる。
このようなリードフレーム１３を準備した後、図８及び図９に示すように、各単位リードフレームパターン１４のタブ４の半導体素子搭載部４ａに接着剤５を介して半導体チップ３を固定（チップボンディング）する（Ｓ１０２）。
つぎに、図１０に示すように、ワイヤボンディングを行い、半導体チップ３の電極端子とリード７の先端を導電性のワイヤ１０で接続するとともに、所定の電極端子とタブ４のワイヤ接続領域４ｂを導電性のワイヤ１０で接続する（Ｓ１０３）。電極端子とタブ４のワイヤ接続領域４ｂを接続したワイヤを特にダウンボンドワイヤ１０ａと呼称する。ワイヤは例えば金線を使用する。
つぎに、常用のトランスファモールディングによる片面モールディングを行い、リードフレーム１３の主面に絶縁性樹脂による封止体２を形成する（Ｓ１０４）。封止体２はリードフレーム１３の主面側の半導体チップ３，リード７等を被う。図８において、二点鎖線枠で示す部分が封止体２が形成される領域である。
つぎに、図示はしないが、メッキ処理を行う（Ｓ１０５）。この結果、リードフレーム１３の裏面には図示しないメッキ膜が形成される。このメッキ膜は、半導体装置１の表面実装時の接合材として使用されるものであり、例えば、半田メッキ膜である。前記メッキ膜を形成する工程に代えて、あらかじめリードフレーム１３の表面全面にＰｄメッキが施された物を使用しても良い、また特にＰｄメッキされたリードフレーム１３を用いる場合には前記封止後のメッキ工程を省略する事ができ、製造工程の簡略化をし、製造コストを削減する事ができる。
つぎに、不要なリードフレーム部分を切断除去し（Ｓ１０６）、図１に示すような半導体装置１を製造する。図８に示す二点鎖線枠の封止体２の僅か外側で、図示しないプレス機械の切断型でリード７及びタブ吊りリード６が切断される。切断型の構造により、リード７及びタブ吊りリード６は封止体２から僅か外れた位置で切断するが、この外れた位置の封止体２からの距離は、例えば０．１ｍｍ以下とされる。リード７及びタブ吊りリード６の封止体２からの突出長さは、引っ掛かり防止等の点では短い程よい。この突出長さはプレス機械の切断型の変更で０．１ｍｍ以上では自由に選択できる。
ここで、半導体装置１の各部の寸法の一例を挙げる。リードフレーム（タブ４，タブ吊りリード６，リード７）の厚さは０．２ｍｍ、チップ３の厚さは０．２８ｍｍ、半導体装置１の厚さは１．０ｍｍ、リード７の幅は０．２ｍｍ、リード７の長さは０．５ｍｍ、タブ４のワイヤ接続箇所（点）は搭載されたチップ３の端から１．０ｍｍ、また、タブ４とリード７のとの間隔は０．２ｍｍである。
一方、これが本発明の特徴の一つであるが、半導体チップ３内の回路の一部、即ち特定回路部のグランドはグランド電極端子として取り出し、かつリードにワイヤを介して接続し、残りの回路部のグランドとは分離するものである。残りの各回路部は必要に応じて共通グランドとなるタブにワイヤを介して接続するとともに、必要に応じてリードにワイヤを介して接続するものである。また、特定回路部のグランドと他の残りの回路部のグランドは、図示はしないが、半導体チップ３内の配線においても層間絶縁膜等によって絶縁分離されているものである。
本実施形態１で適用した高周波パワーモジュールでは、単一の半導体チップ内に形成された各回路部全てをグランド共通化にすると、先に説明したようにグランド電位の変動によってクロストークが発生し、それぞれの回路部での出力変動や信号波形の歪みが発生するおそれがある。また、デュアルバンドやトリプルバンド等複数の通信回路を有する高周波パワーモジュールにおいては、動作中の通信回路に動作させていない通信回路に誘起電流が発生し、この誘起電流が雑音として動作中の通信回路に入り込むおそれがある。そこで、本実施形態１では特定回路部のグランド用の電極端子（グランド電極端子）はタブに接続することなく、独立したリード（グランドリード）にワイヤを介して接続することとする。
また、入力信号配線同士のクロストークによってもそれぞれの回路部での出力変動や信号波形の歪みが発生するおそれがあり、特に入力信号の小さいアンテナからの外部信号入力用リードにおいては、隣接するリードとのクロストークの影響を極力避ける必要が有る。
本実施形態１において半導体装置１は携帯電話機のトリプルバンド用の高周波パワーモジュールであることから、特定回路部は低雑音増幅器（ＬＮＡ）である。トリプルバンドであることから、アンテナに繋がる低雑音増幅器（ＬＮＡ）も３個配置されている。
単一のＬＮＡが本発明で言う狭義の特定回路部となる。即ち、図５に示すように、各ＬＮＡのアンテナからの入力信号配線は２本となっている。そして、この２本の信号配線を電磁シールドするために、２本の信号用リードと他の信号用リードとの間、好ましくは２本の信号用リードの両側にそれぞれグランド用リードを配置している。
入力信号配線を２本にして差動入力構成にすると、入力信号配線の２本に同程度のクロストークによる影響が出てノイズ（クロストーク）を相殺（キャンセル）することができる。なお、図５に示すように、３個のＬＮＡを囲んだ矩形枠部分を広義の特定回路部１１とする。この特定回路部１１では、半導体チップにおいて、他の回路部から絶縁分離された領域に各ＬＮＡが形成されている。そして、各ＬＮＡのグランド電位は共通になっている。これは、デュアル通信システム、トリプル通信システムでは、一つの通信システム（通信系）を使用している間、残りの通信システムはアイドリング状態となっていることから、アイドリング状態になっている通信システムに属するＬＮＡによるグランド電位に対する影響が小さいため、各々別個の通信システムに属するＬＮＡ同士のグランド電極およびグランド配線を共通化しても、お互いに及ぼす悪影響が小さいからである。しかし、必要ならば、各ＬＮＡごとにアイソレーションを施して、各ＬＮＡのグランド電位を独立とさせる構成でもよい。
図１３は本実施形態１の半導体装置（高周波パワーモジュール）１の携帯電話機における実装状態を示す模式的断面図である。
携帯電話機の実装基板（配線基板）８０の主面には半導体装置１を搭載するために、半導体装置１のリード７及びタブ４に対応して配線に連なるランド８１及びタブ固定部８２が設けられている。そこで、半導体装置１のリード７及びタブ４が前記ランド８１及び固定部８２に一致して重なるように半導体装置１を位置決め載置する。そして、この状態で半導体装置１のリード７及びタブ４の裏面に予め形成しておいた半田メッキ膜を一時的に溶融（リフロー）してリード７及びタブ４を半田８３で接続（実装）する。
ここで、トリプルバンド構成の携帯電話機の回路構成（機能構成）について図１２を参照しながら簡単に説明する。即ち、この携帯電話機は、例えば、９００ＭＨｚ帯のＧＳＭ通信方式と、１８００ＭＨｚ帯のＤＣＳ１８００通信方式と、１９００ＭＨｚ帯のＰＣＳ１９００通信方式の信号処理を行うことができる。
図１２のブロック図では、アンテナ２０にアンテナスイッチ２１を介して接続する送信系と、受信系とを示してあり、送信系及び受信系はいずれもベースバンドチップ２２に接続されるものである。
受信系は、アンテナ２０，アンテナスイッチ２１，このアンテナスイッチ２１に並列に接続される３個の帯域通過フィルタ２３、前記帯域通過フィルタ２３にそれぞれ接続される低雑音増幅器（ＬＮＡ）２４、前記３個のＬＮＡ２４に接続されかつ並列に接続される可変増幅器２５を有する。この二つの可変増幅器２５には、それぞれミキサ２６，ローパスフィルタ２７，ＰＧＡ２８，ローパスフィルタ２９，ＰＧＡ３０，ローパスフィルタ３１，ＰＧＡ３２，ローパスフィルタ３３，復調器３４が接続される。ＰＧＡ２８，ＰＧＡ３０，ＰＧＡ３２はＡＤＣ／ＤＡＣ＆ＤＣオフセット用制御論理回路部３５によって制御される。また、二つのミキサ２６は９０度位相変換器（９０度移相器）４０で位相制御される。
図１２において、９０度位相変換器４０および２つのミキサ２６によって構成されるＩ／Ｑ変調器は、各バンド帯域に対応するために、３つのＬＮＡに対応してそれぞれ設けられるが、図１２においては、簡略化のために１つにまとめて書いてある。
半導体チップ３には、信号処理ＩＣとしてＲＦシンセサイザ４１及びＩＦ（Ｉｎｔｅｒｍｅｄｉａｔｅ）シンセサイザ４２からなるシンセサイザが設けられている。ＲＦシンセサイザ４１はバッファ４３を介してＲＦＶＣＯ４４に接続され、ＲＦＶＣＯ４４がＲＦローカル信号を出力するように制御する。バッファ４３には、直列に２つのローカル信号用分周器３７，３８が接続され、それぞれの出力端にはスイッチ４８，４９が接続されている。ＲＦＶＣＯ４４から出されたＲＦローカル信号はスイッチ４８の切替えによって９０度位相変換器４０に入力される。このＲＦローカル信号によって９０度位相変換器４０はミキサ２６を制御する。
ＲＦＶＣＯ４４の信号出力モードはＲｘモードの場合、ＧＳＭでは３７８０〜３８４０ＭＨｚ、ＤＣＳでは３６１０〜３７６０ＭＨｚ、ＰＣＳでは３８６０〜３９８０ＭＨｚである。またＴｘモードはＧＳＭでは３８４０〜３９８０ＭＨｚ、ＤＣＳでは３５８０〜３７３０ＭＨｚ、ＰＣＳでは３８６０〜３９８０ＭＨｚである。
ＩＦシンセサイザ４２は分周器４６を介してＩＦＶＣＯ（中間波電圧制御発振器）４５に接続され、ＩＦＶＣＯ４５がＩＦローカル信号を出力するように制御する。ＩＦＶＣＯ４５による出力信号の周波数は各通信方式共に６４０ＭＨｚである。また、ＲＦシンセサイザ４１及びＩＦシンセサイザ４２によってＶＣＸＯ（電圧制御水晶発振器）５０を制御し、基準信号を出力し、ベースバンドチップ２２に送る。
受信系ではシンセサイザ及びＡＤＣ／ＤＡＣ＆ＤＣオフセット用制御論理回路部３５によってＩＦ信号を制御し、復調器３４によってベースバンドチップ信号（Ｉ，Ｑ信号）に変換してベースバンドチップ２２に送る。
送信系は、ベースバンドチップ２２から出力されるＩ，Ｑ信号を入力信号とする二つのミキサ６１と、この二つのミキサ６１の位相を制御する９０度位相変換器６２と、二つのミキサ６１の出力を加算する加算器６３と、加算器６３の出力をいずれも入力とするミキサ６４及びＤＰＤ（デジタルフェーズディテクタ）６５と、ミキサ６４及びＤＰＤ６５の出力を共に入力とするループフィルタ６６と、ループフィルタ６６の出力を共に入力とする二つのＴＸＶＣＯ（送信波電圧制御発信器）６７と、二つのＴＸＶＣＯ６７の出力を共に入力とするパワーモジュール６８と、アンテナスイッチ２１とからなっている。ループフィルタ６６は外付け部品である。
ミキサ６１，９０度位相変換器（９０度位相器）６２及び加算器６３によって直交変調器を構成する。９０度位相変換器６２は分周器４６に分周器４７を介して接続され、ＩＦＶＣＯ４５から出力されるＩＦローカル信号によって制御される。
二つのＴＸＶＣＯ６７の出力はカプラー７０によって電流を検出される。この検出信号は増幅器７１を介してミキサ７２に入力される。ミキサ７２はスイッチ４９を介してＲＦＶＣＯ４４から出力されるＲＦローカル信号を入力する。ミキサ７２の出力信号は加算器６３の出力信号と共にミキサ６４及びＤＰＤ６５に入力される。ミキサ６４とＤＰＤ６５によってオフセットＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）を構成する。ミキサ７２による出力信号の周波数は各通信方式共に８０ＭＨｚである。
二つのＴＸＶＣＯ６７のうちの一方のＴＸＶＣＯ６７はＧＳＭ通信方式用であり、出力信号の周波数は８８０〜９１５ＭＨｚである。また、他のＴＸＶＣＯ６７はＤＣＳ・ＰＣＳ通信方式用であり、出力信号の周波数は１７１０〜１７８５ＭＨｚ、または１８５０〜１９１０ＭＨｚである。パワーモジュール６８は低周波用パワーモジュールと高周波用パワーモジュールを内蔵し、低周波用パワーモジュールは８８０〜９１５ＭＨｚの信号を出力するＴＸＶＣＯ６７からの信号を受けて増幅処理し、高周波用パワーモジュールは１７１０〜１７８５ＭＨｚ、または１８５０〜１９１０ＭＨｚの信号を出力するＴＸＶＣＯ６７からの信号を受けて増幅処理し、アンテナスイッチ２１に送る。
本実施形態１の半導体装置１にはロジック回路６０もモノリシックに形成され、出力信号をベースバンドチップ２２に送る。
本実施形態１の半導体装置（高周波パワーモジュール）１は、図１２において太線で囲った部分の各回路部がモノリシックに形成されていることになる。そして、３個のＬＮＡ２４の部分が、本実施形態１における特定回路部１１になる（図４，図５参照）。これら各回路部を模式的に一部示したものが、図４及び図５の半導体チップ３のブロック平面図である。
アンテナ２０で受信された無線信号（電波）は電気信号に変換され、受信系の各素子で順次処理されてベースバンドチップ２２に送られる。また、ベースバンドチップ２２から出力された電気信号は、送信系の各素子で順次処理されてアンテナ２０から電波として放射される。
図４は、半導体チップ３における各回路部の配置を示す模式的レイアウト図である。半導体チップ３の主面には、辺に沿って電極端子（パッド）９が配置されている。そして、これら電極端子９の内側に領域を分けて各回路部が配置されている。図４に示すように、半導体チップ３中央にはＡＤＣ／ＤＡＣ＆ＤＣオフセット用制御論理回路部３５が配置され、その左側にはミキサ２６，６４と３個のＬＮＡ２４が並び、上側にはＲＦＶＣＯ４４位置し、右側には上から下に掛けてＲＦシンセサイザ４１，ＶＣＸＯ５０，ＩＦシンセサイザ４２，ＩＦＶＣＯ４５が並び、下側にはＴＸＶＣＯ６７が位置している。
図５には各回路部（第１の回路部及び第２の回路部）とその電極端子９との関係、電極端子９とリード７のワイヤ１０による結線状態を示す。ワイヤ１０は電極端子９とリード７を結線するワイヤ１０と、電極端子９とタブ４を結線するダウンボンドワイヤ１０ａが示されている。
特定回路部１１（第１の回路部）である３個のＬＮＡ２４に着目すると、外付け部品である帯域通過フィルタ２３と繋がる予定のリード７、即ちＳｉｇｎａｌと左側に記載されたリード７と、ＬＮＡ２４の信号電極端子９がワイヤ１０を介して接続されている。電極端子９からワイヤ１０を介してリード７に至る信号配線は２本設けられ、この２本の信号配線の両側は、特定回路部１１であるＬＮＡ２４のグランド電極端子９がワイヤ１０を介してグランドリード７（図中ＧＮＤと左側に記載されたリード７）に接続されてグランド配線が形成されている。
これにより、他の回路部、少なくとも各ＶＣＯのグランドとＬＮＡ２４のグランドは絶縁分離され、かつ、隣接する他の回路部のリードとＬＮＡ２４のリードの間がグランドリード７によって電磁シールドされている。また、隣接するＬＮＡ２４同士もグランドリード７によって電磁シールドされている。
アンテナから入ってくる微弱信号を増幅するＬＮＡ２４に比較して、ベースバンドチップ２２から出力される電気信号を処理する送信系の各回路部（例えばオフセットＰＬＬ、ＴＸＶＣＯ６７など）においては、その電気信号が前記微弱信号に比較して大きいために、グランド電位の変動やクロストークによるノイズにより強いという特性を持つ。そこで、送信系の回路部へのグランド電位の供給は、各ＶＣＯなどとタブ４を介して共通にする事により、リード７の数を減らす事ができ、半導体装置の小型化をする事ができる。
ＬＮＡは、半導体チップ３主面上に形成された配線間でのクロストークによる信号の劣化を防ぐために、例えばＰＧＡなど、前記ＬＮＡによって増幅された信号を扱う回路、または送信系の回路などと比較して前記配線の長さが短くなる様に、電極端子９のより近くに配置するのが好ましい。
本実施形態１によれば、以下の効果を有する。
（１）半導体装置１、即ち高周波パワーモジュール１においては、半導体素子（半導体チップ）３の電極端子９はワイヤ１０を介してリード７に接続される以外にタブ４にも接続（ダウンボンディング）される。そして、このダウンボンディングはタブ４が共通グランドとなることから、特定回路部１１である低雑音増幅器２４のグランド電極端子（半導体素子の電極端子）はタブ４には接続されず、独立したリード端子（グランドリード）に接続される。低雑音増幅器２４は微弱な信号を増幅するため、グランド電位の変動は低雑音増幅器２４の出力の変動となるとともに、信号波形も歪むが、低雑音増幅器２４のグランドは他の回路部のグランドと分離されていることから、低雑音増幅器２４の出力の変動や信号波形の歪みを抑制できる。この結果、無線通信装置に組み込むことによって出力変動や歪みのない良好な通話が可能になる。
（２）複数の通信回路を有する高周波パワーモジュールにおいては、タブ４を利用する共通グランドの場合、グランド電位の変動に伴い使用していない通信回路に誘起電流が発生し、この誘起電流に起因する雑音が使用中（動作中）の通信回路に入り込む、いわゆるクロストークが発生するが、本発明の高周波パワーモジュール１では、各通信回路の低雑音増幅器２４は他の回路部のグランドと分離されていることから、低雑音増幅器２４の出力の変動や信号波形の歪みを抑制できる。この結果、複数の通信回路を有する無線通信装置においても出力変動や歪みのない良好な通話が可能になる。
（３）高周波パワーモジュール１において、低雑音増幅器２４の電極端子９からワイヤ１０を介してリード７に至る信号配線はその両側にグランド配線が配置されて電磁シールドされていることから、信号配線はクロストークを受け難くなる。
（４）高周波パワーモジュール１は、タブ４が封止体２の裏面に露出していることから、半導体チップ３で発生した熱を効果的に実装基板８０に放散することができる。従って、この高周波パワーモジュール１を組み込んだ無線通信装置は安定動作が可能になる。
（５）高周波パワーモジュール１は、タブ４及びリード７が封止体２の裏面に露出するノンリード型半導体装置であることから、高周波パワーモジュール１の小型・薄型化が可能になり、軽量化も図れる。従って、この高周波パワーモジュール１を組み込んだ無線通信装置の小型・軽量化も可能になる。
（６）高周波パワーモジュール１は、半導体チップ３の電極端子９とリード（ピン）７をワイヤ１０で接続するとともに、グランド電位となるタブ４と半導体チップ３の電極端子（グランド電極端子）９をダウンボンドワイヤ１０ａで接続するダウンボンディング構造となっていることから、外部電極端子７となるグランドリードを少なくすることができ、ピン数低減による封止体２の小型化が可能になり、高周波パワーモジュール１の小型化が達成できる。
（実施形態２）
図１４は本発明の他の実施形態（実施形態２）である高周波パワーモジュールの封止体の一部を切り欠いた模式的平面図である。
本実施形態２では、実施形態１において、特定回路部１１として３個の低雑音増幅器（ＬＮＡ）２４を有する回路部以外に、ＶＣＯのうち、高周波を扱うＲＦＶＣＯ４４も特定回路部１１としたものである。従って、ＲＦＶＣＯ４４の全てのグランド電極端子９がワイヤ１０を介してリード（グランドリード）７に接続され、タブ４にはワイヤを介して接続しないものである。
半導体チップ３の電極端子９からワイヤ１０を介してリード７に至る配線において、ＲＦＶＣＯ４４の２本の信号配線の両側にグランド配線が配置され、信号配線の電磁シールドがなされている。
これにより、高周波信号を取り扱う特定回路部１１のグランド電位が他の回路部のグランド電位から絶縁分離されることにより、クロストークが発生しなくなる。
（実施形態３）
図１５は本発明の他の実施形態（実施形態３）である高周波パワーモジュールの封止体の一部を切り欠いた模式的平面図である。
本実施形態３では、ＲＦＶＣＯ４４を外付け部品とし、半導体チップ３にはモノリシックに形成しない例である。このデュアルバンド通信方式では、低雑音増幅器，ミキサ，ＶＣＯ，シンセサイザ，ＩＱ変調器／復調器，分周器、直交変調器等各回路部をモノリシックに形成したものである。
受信系の二つのミキサはそれぞれ分周器によって制御され、またこの分周器は外付け部品であるＲＦＶＣＯから出力された高周波の信号を、より低周波の信号に変換するための周波数変換回路である。
従って、本実施形態３では、図１５に示すように、半導体装置１の外側にＲＦＶＣＯ４４が存在し、ＲＦＶＣＯ４４の信号配線が２本半導体装置１のリード７に接続される。そして、ＲＦＶＣＯ４４に接続される二つのリード７からワイヤ１０を介して半導体チップ３の電極端子９に至る２本の信号配線の両側の電極端子９とリード７とはワイヤ１０を介して接続されている。この２本の信号配線の両側の電極端子９はグランド電極端子であり、このグランド電極端子にワイヤ１０を介して接続されるリード７もグランドリードとなっている。これにより、実施形態２の場合と同様に高周波信号を扱う信号配線も電磁シールドされるとともに、半導体チップ３における他の回路部とはグランド電位が独立した構成になっている。
本実施形態３においても、実施形態２と同様に、ＲＦＶＣＯ４４のグランド電位の変動に伴う障害は発生しなくなる。
（実施形態４）
図１６及び図１７は本発明の他の実施形態（実施形態４）である高周波パワーモジュールに係わる図であり、図１６は高周波パワーモジュールの封止体の一部を切り欠いた模式的平面図、図１７は高周波パワーモジュールの模式的断面図である。
本実施形態４は、共通のグランド端子となるタブ４と、グランド電位とされるリード７を導電性のワイヤ１０ｂで電気的に接続し、リード７をもグランド外部電極端子とするものである。本実施形態４の半導体装置１では、タブ４の裏面が封止体２の裏面（実装面）から露出するため、タブ４をグランド用外部電極端子として使用できるとともに、タブ４にワイヤ１０ｂを介して接続されたリード７もグランド用外部電極端子としても使用することができる。
図１８は本実施形態４の変形例である。即ち、この変形例では、タブ４の裏面側をハーフエッチングして薄くしてあることから、片面モールディング時、タブ４の裏面側にも樹脂が回り込むことから、図１８に示すように、タブ４はその裏面も封止体から露出することなく、完全に封止体２内に埋没する。このような構造の場合、タブ４がワイヤ１０ｂを介してリード７に接続されていることから、このリード７をグランド用外部電極端子として使用することができる。なお、タブを封止体内に埋没させる別の構造としては、タブ吊りリードの途中で一段高く階段状に折り曲げる構造でもよい。
図１８に記載の構成においては、ダウンボンドワイヤ１０ａを介してタブ４に接続するグランド電位供給用の電極端子９の数に比較して、ワイヤ１０ｂを介してタブと接続するリード７の数を少なくする事により、封止体２の周囲に沿って配列されるリード７の本数を少なくし、装置を小型化することができるとともに、タブ４の裏面が封止体２によって覆われているために、本実施例における半導体装置１を配線基板上に実装した際に半導体装置１の下の領域も配線基板上の配線を配置するための領域として利用できるという利点がある。従って、本実施例においては、半導体装置１の小型化に併せて、配線基板上の実装密度を向上できるという利点がある。
（実施形態５）
図１９乃至図３０は本発明の他の実施形態（実施形態５）である高周波パワーモジュール（半導体装置）に係わる図である。本実施形態５の高周波パワーモジュールは、基本的に実施形態１の高周波パワーモジュールと同じである。
本実施形態５の高周波パワーモジュール１は、図３０に示すように、トリプルバンド構成（ＧＳＭ通信，ＤＣＳ通信及びＰＣＳ通信）の無線通信装置（携帯電話機等の携帯用無線機器）に組み込まれて使用される。図３０は図１２にほぼ対応し、アンテナ２０からベースバンド２２に至る送・受信系の回路構成が示されている。本実施形態５では、アンテナ２０が接続されるアンテナスイッチ２１に接続される帯域通過フィルタ２３から一対の位相が逆相となる相補信号が出力され、この相補信号が２入力・２出力構成の低雑音増幅器（ＬＮＡ）２４に入力される構成になり、ＬＮＡ２４の出力信号は順次各回路部で処理されてベースバンド２２や送・受信系切替えスイッチ３６に送られるようになっている。
図３０と図１２の基本的な違いは、図３０では、信号が相補信号処理によるものであることを示すために各回路部を結ぶ結線を２本としてあること、９０度位相器４０からミキサ２６への出力信号線も２本になっていることである。
本実施形態５の高周波パワーモジュール１は、図１９乃至図２２に示すように、封止体（樹脂封止体）２の裏面にリード７の一面（下面：実装面７ａ）を露出するノンリード型半導体装置となり、かつ四角形状の４辺からそれぞれリード７を突出させるＱＦＮ構造になっている。チップ搭載部（タブ）４，タブ吊りリード６及びリード７は、一枚の一定の厚さ（例えば０．２mm程度）を有する金属板（例えば、銅板）をプレスやエッチングによってパターニングして形成される。また、リード７やタブ吊りリード６の下面（裏面）は部分的に一定厚さ（例えば０．１mm程度）エッチングされて薄くなっている。また、リード幅は、第１部分７ｃで例えば０．２mm程度、第２部分７ｄで例えば０．１５mm程度になっている。この結果、半導体チップ３を搭載するチップ搭載部４の上面，リード７の上面及びタブ吊りリード６の上面は同一平面上に位置する構造になるとともに、樹脂封止体２の下面にチップ搭載部４の下面が露出し、リード７及びタブ吊りリード６の一部が露出する構造になっている。
樹脂封止体２は上面と、この上面に対抗する裏面（下面）と、前記上面及び裏面に挟まれた側面を有する偏平矩形な構造になっている。そして、樹脂封止体２の周囲に沿って、樹脂封止体２の内外に亘って設けられる複数のリード７を有している。高周波パワーモジュール１の外形寸法は実施形態１と同じである。
チップ搭載部４は、図２２に示すように、複数のリード７に囲まれた領域に位置し、このチップ搭載部４の上面には接着剤５を介して半導体チップ３が固定されている。半導体チップ３の平面形状は四角形状となり、その主面上に複数の電極端子９と、それぞれが複数の半導体素子によって構成される複数の回路部とを有する構造になっている。
半導体チップ３は、チップ搭載部（タブ）４の周辺に沿って設けたスリット２００に囲まれた四角形状の領域上に固定されている。チップ搭載部４はグランド電位に固定される。また、チップ搭載部４と半導体チップ３の所定の電極端子９（グランド電位用電極端子）は導電性のワイヤ１０で接続されるが、このワイヤ１０、即ちダウンボンドワイヤ１０ａはスリット２００の外側のチップ搭載部分に接続されている。スリット２００の外側のチップ搭載部分にダウンボンドワイヤ１０ａが接続されるため、スリット２００の外側のチップ搭載部分は流出する接着剤５で汚染されることがなく、ダウンボンドワイヤ１０ａの接続性が良好になる。また、スリット２００の存在により、スリット２００内に樹脂封止体２を形成する樹脂が入り込み、チップ搭載部４と樹脂封止体２の接合強度も高まり、パッケージング性が向上する。さらに、スリット２００の存在によって、実装加熱時の耐熱性向上とダウンボンディングのタブボンディング部のワイヤ剥離防止なる効果が得られる。
半導体チップ３の複数の回路部は、一対の入力を有する差動増幅器（差動増幅回路部）を含んでいる。この差動増幅回路部が、図２５に示すように、低雑音増幅器（ＬＮＡ）２４を構成する。図２５に示すように、３個のＬＮＡを囲んだ特定回路部１１では、半導体チップにおいて、他の回路部から絶縁分離された領域に各ＬＮＡが形成されている。そして、各ＬＮＡのグランド電位は共通になっている。この部分の構成は実施形態１と同様である。
ＬＮＡ２４は、携帯用無線機器において、アンテナを介して変換された電気信号を増幅するための回路部である。本実施形態５のＬＮＡ２４の各々は差動増幅器を構成することから、２個の入力配線用の電極端子９を有している。これら２個の電極端子９に接続されるワイヤ１０の長さは、差動増幅回路部の入力信号のペアー性を維持するために、同じ長さになっている。また、これら２個の電極端子９とこれに対応するリード７を接続するワイヤ１０の両側にはグランド用のワイヤ１０が配置され、信号線を電磁シールドしてクロストークが発生しないようになっている。
つぎに、差動増幅回路部の入力配線（信号線）について、リード７のパターン等を含みさらに説明する。半導体チップ３の複数の電極端子９は、図２３（ａ）に示すように、差動増幅回路部の一対の入力に対応する第１電極端子９ａ及び第２電極端子９ｂとを含んでいる。この第１電極端子９ａ及び第２電極端子９ｂは半導体チップ３の一辺に沿って、互いに隣接して配置されている。第１電極端子９ａ及び第２電極端子９ｂには、一対の位相の異なる（逆相になる）相補信号が入力される。入力信号（相補信号）の同時入力性（ペアー性）を得るために、第１電極端子９ａ及び第２電極端子９ｂに接続するワイヤ１０の長さを同じ長さにする。
ワイヤ１０の長さを同じにするために、リード７の平面的パターンを変えて、所定の電極端子９との距離を同じにする。
ここで、チップ搭載部４，リード７及びタブ吊りリード６との関係について説明する。複数のリード７は、図１９に示すように、樹脂封止体２の裏面に裏面（下面）が露出する第１部分７ｃと、第１部分７ｃからチップ搭載部４に向かって内側に伸びる第２部分７ｄとからなり、第２部分７ｄの下面はエッチングによって一定厚さ除去されている。この結果、リード７の第２部分７ｄは第１部分７ｃに比較して厚さが薄くなり、かつ第２部分７ｄは樹脂封止体２内にその全体が覆われる構造になる。また、タブ吊りリード６の途中部分もその下面が前記第２部分７ｄと同様に所定厚さエッチングされることから、トランスファモールディング時にエッチングされた部分に樹脂が入り込むことから、樹脂封止体２の裏面にはタブ吊りリード６は部分的にしか露出しなくなる。また、リード７の第１部分７ｃは、樹脂封止体２の側面（周面）から露出するように樹脂封止体２の周囲に突出している。この突出長さは０．１ｍｍ程度以下である。
リード７の第２部分７ｄが樹脂封止体２内に埋没し、第２部分７ｄの端部（ワイヤ接続部）とチップ搭載部４の外周部との間には絶縁性樹脂が介在されることになることから、第２部分７ｄの端をチップ搭載部４に近接させることができる。
即ち、リード７の第２部分７ｄは樹脂封止体２の裏面に露出せず、樹脂封止体２内を延在する構造になっていることから、図２９に示すように高周波パワーモジュール１を実装基板８０に実装する際、リード７及びチップ搭載部４を実装基板８０のランド８１や固定部８２に半田８３を介して固定する場合、リード７とランド８１を固定する半田８３と、チップ搭載部４を固定部８２に固定する半田８３とが接触、または電気的短絡を発生するほどの接近をすることを考慮しなくてもよいことから、第２部分７ｄの端部をチップ搭載部４の外周部に接近させることができるようになる。
このように、リード７の第２部分７ｄを樹脂封止体２内に埋没させることによって、外部電極となる部分（第１部分７ｃ）の形状とは独立して前記第２部分７ｄのパターンを決定することが可能である。
このため、入力信号（相補信号）のペアー性を得るために、第１電極端子９ａ及び第２電極端子９ｂに接続するワイヤ１０の長さを同じにすることができるようにリード７（第１部分７ｃ及び第２部分７ｄ）のパターンを決定することができる。本実施形態５では、第１電極端子９ａは、第２電極端子９ｂより、半導体チップ３の一つの角部に近く配置され、第１電極端子９ａに電気的に接続されるリード７の第２部分７ｄの端部は、第２電極端子９ｂに電気的に接続されるリード７の第２部分７ｄの端部より半導体チップ３の一辺に近い位置まで伸びている（図２３（ａ）参照）。そして、第１電極端子９ａとリード７の第２部分７ｄを接続する導電性ワイヤ１０の長さと、第２電極端子９ｂとリード７の第２部分７ｄを接続する導電性ワイヤ１０の長さはＬ０となり、ほぼ同じ長さになっている。
一方、第２部分７ｄを有しない図２３（ｂ）で示すリード７の場合は、隣接するリード７と隣接する電極端子９ａ，９ｂを接続する導電性のワイヤ１０の長さは、それぞれＬ１，Ｌ２となり、前記Ｌ０よりも長くなるためインダクタンスが大きくなり高周波特性が劣化する。
また、Ｌ１とＬ２の長さは異なるため、インダクタンスの差異が大きくなり、入力信号のペアー性が劣化する。
例えば、ワイヤとして、直径２５ミクロンメートルのAuワイヤを用いた場合、動作周波数帯がGHz オーダーになると、ワイヤ長が０．５ｍｍ異なるだけで、０．５ｎＨ（ナノヘンリー）の差異があり、相補入力信号のペアー性が著しく損なわれる懸念がある。
ＱＦＮの外形規格として、樹脂封止体２の裏面の周囲に配置するリード７は外部電極端子となることから、所定のピッチで平行に配置する必要がある。
本実施形態５の場合では、図２３（ａ）に示すように、リード７は樹脂封止体２の裏面に下面を露出する第１部分７ｃと、この第１部分７ｃから延在し樹脂封止体２内に埋没状態で延在する第２部分７ｄとからなるため、第２部分７ｄを前述の説明のように自由な方向に延在させることができ、隣接するリード同士を所望方向にそれぞれ延在させることができ、隣接するリード７と隣接する電極端子９間においてもワイヤ１０の長さをほぼ同一（ＬＯ）にすることができる。この結果、第１電極端子９ａとリード７を接続するワイヤ１０の長さと、第２電極端子９ｂとリード７を接続するワイヤ１０の長さを同じ長さにすることができ、それぞれのワイヤ１０のインダクタンスを同じにすることができる。
また、前述のように、リード７の第２部分７ｄは樹脂封止体２の内部に位置し、樹脂封止体２の裏面に露出しないことから、自由な方向に延在させることができる。即ち、図２４（ａ）に示すように、第２部分７ｄの延在方向をワイヤ１０の延在方向に一致させることができ、ワイヤ１０をリード７の先端の幅内に位置させることができるため、ワイヤ１０の接続部分の長さをｆと長くできる。
図２４（ｂ）はリード７を第１部分７ｃだけで形成した場合の図である。第１部分７ｃは樹脂封止体２の裏面において外部電極端子を構成することから、各外部電極端子は所定の間隔で平行に配列されることになる。この結果、図２４（ｂ）に示すように、外部電極端子が四角形状の樹脂封止体２の角の方に寄るにつれて外部電極端子に対するワイヤの交差角度θが大きくなり、ワイヤ１０はリード７の幅員から外れてリード７の側縁に交差する形状となるため、ワイヤ１０のリード７に対する接続長さはｈとなり、接続長さｆよりも短くなる。
本実施形態５のように、図２４（ａ）に示すように第２部分７ｄの延在方向をワイヤ１０の張り方向に一致させることにより、リード７とワイヤ１０との接続長さをｆと長くでき、ワイヤの接続強度向上及びワイヤの接続（ワイヤボンディング）の信頼性を高めることができる。
また、入力信号のペアー性は、高周波信号を扱うＲＦＶＣＯ４４でも同様に重要である。本実施形態５では、図２５に示すように、ＲＦＶＣＯ４４の２本の間に延在する信号線になる２本のワイヤ１０もワイヤ長さが同じにされている。また、２本の信号線も両側のグランド配線によって電磁シールドされることになり、クロストークが発生しなくなる。
図２６は高周波パワーモジュールの製造の一部を示す平面図であり、リードフレーム１３に固定された半導体チップ３の電極端子９とリード７とをワイヤ１０で接続した状態を示す一部のリードフレームの図である。本実施形態５の高周波パワーモジュール１の製造方法も実施形態１と同様であることからその説明は省略する。
本実施形態５では、図２７の模式的拡大断面図に示すように、チップ搭載部４の上面に半導体チップ３が接着剤５を介して搭載されている。半導体チップ３は第１半導体基板８５と、第１半導体基板８５の表面に形成された絶縁層８６と、絶縁層８６上に形成された第２半導体基板８７とを有し、複数の電極端子９は第２半導体基板８７の主面に形成され、複数の回路部は第２半導体基板８７に形成され、半導体チップ３の第１半導体基板８５の裏面がチップ搭載部４に導電性の接着剤５を介して電気的に接続されている。
第１半導体基板８５はＰ型シリコン基板であり、第２半導体基板８７はＮ型シリコン基板であり、両者は絶縁層８６で貼りあわされたＳＯＩ構造（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）になっている。半導体チップ３の上面の複数の電極端子９は信号用電極端子，電源電位用電極端子，基準電源電位用電極端子をそれぞれ構成している。チップ搭載部４と半導体チップ３の電極端子９を接続するワイヤ１０はダウンボンドワイヤ１０ａであり、チップ搭載部４を接地電位又は負電位に固定する。チップ搭載部４を負電位に固定した場合には、第１半導体基板８５が負電位に固定され、その結果、空乏層が第１半導体基板８５側に伸びることになる。
そのため、第２半導体基板８７に形成された複数の回路部に付加される寄生容量を低減でき、回路の高速化を図れる効果がある。
第２半導体基板８７には下底が絶縁層８６に到達するアイソレーション溝が多数設けられている。このアイソレーション溝には絶縁体８９が充填され、アイソレーション溝によって囲まれた領域は電気的に独立したアイランドになっている。そして、各アイソレーション溝に囲まれる第２半導体基板８７の表面には、全体的に又は部分的に所定不純物濃度のＮ型及びＰ型の半導体層（Ｎ，Ｐ）が形成され、所定のｐｎ接合を含む半導体素子が形成されている。また、各半導体素子を含む第２半導体基板の表面には酸化シリコン膜等の絶縁層ＩＮＳ１、ＩＮＳ２やアルミニウムや銅等の金属配線層、上下の配線層を接続する導体Ｍ１〜Ｍ４が順次形成され、図２７に示すように、最上層の配線Ｍ４で複数の電極端子９を形成する構造になっている。
図２８は、図２７に示したチップの詳細構造を示す模式的断面図であり、半導体素子として、左から右に亘って、ＮＰＮ縦型トランジスタ（ＮＰＮ Ｔｒｓ）、ＰＮＰ縦型トランジスタ（Ｖ−ＰＮＰ Ｔｒｓ）、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳ）、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）、ＭＯＳ容量、抵抗（ポリシリコン抵抗）を表示してある。そして、このような複数の半導体素子の組み合わせによって、図３０に示す高周波パワーモジュール（半導体装置）１が形成されている。
なお、このような高周波パワーモジュール１の製造においては、第１半導体基板８５を用意した後、第２半導体基板８７を絶縁層８６を介して貼り合わせ、その後、第２半導体基板８７を所定の厚さに形成した後、第２半導体基板８７を所定の厚さ選択的にエッチング除去し、ついで所望の半導体層を選択的に繰り返して形成し、各半導体素子を形成するとともに、アイソレーション溝の形成と絶縁体８９とを形成し、ついで配線構造を形成し、最終的に第１半導体基板８５を縦横に分断して半導体チップ３を形成する。
本実施形態５の高周波パワーモジュール１は、高周波信号を扱う低雑音増幅器（ＬＮＡ）２４及びＲＦＶＣＯ４４は２入力２出力構成になるとともに、２入力信号のペアー性を維持するために２入力のワイヤ１０の長さを同じにしてある。また、信号線を構成するワイヤ１０の長さは、半導体チップ３の電極端子９とリード７の第２部分７ｄの端部分に接続することによってワイヤの長さを短くしてワイヤインダクタンスを小さくしている。このようなことから高周波特性（ＤＣオフセット小）の向上が図れる。
換言するならば、本実施形態５では、ＧＳＭ・ＤＣＳ・ＰＣＳ通信用の３個の低雑音増幅器（ＬＮＡ）２４は、図３３（ｂ）に示す２入力方式の差動低雑音増幅器（差動増幅器）で構成されている。即ち、実施形態５の各低雑音増幅器（ＬＮＡ）２４は、互いに位相が逆相である信号（相補信号）が入力される２つの単位増幅器からなっている。従って、９０度位相器４０の出力信号がＬＮＡ入力ラインに漏れる場合があっても相補信号が入力されることから、同相成分はキャンセルされることになり、ＬＮＡ２４で増幅されないことになり、ＤＣオフセットを小さくするものである。この結果、搬送周波数帯が高くなる通信方式では、ＤＣオフセット特性劣化を抑える効果がある。
また、本実施形態５の高周波パワーモジュール１は、ＤＣオフセット小、利得低下抑制の効果がある。
（実施形態６）
図３１は本発明の他の実施形態（実施形態６）である、半導体チップを支持するタブが半導体チップよりも小さい構成（小タブ構成）の高周波パワーモジュールの模式的断面図、図３２は本実施形態６の高周波パワーモジュールの製造に使用される小タブ構成のリードフレームの一部を示す模式的平面図である。
本実施形態６の高周波パワーモジュール１は、実施形態５の高周波パワーモジュール１において、チップ搭載部４を半導体チップ３よりも小さくした小タブ構成とするとともに、チップ搭載部４を図示されていないタブ吊りリード６を途中部分で一段階段状に折り曲げてチップ搭載部４の下面がリード７の第１部分７ｃの下面よりも高くなり、樹脂封止体２内に埋没する構造としたものである。即ち、本実施形態６の特徴は、チップ搭載部４とリード７の第１部分７ｃは段差が付き、チップ搭載部４は樹脂封止体２内に位置しているものである。これにより、ワイヤボンディング部の直下が半田付けされておらず実装基板へ搭載した時、温度変化時の基板からの応力の影響を受けず、接続信頼性を向上できる効果がある。
図３１に示すように、半導体チップ３とリード７を接続するワイヤ１０において、ワイヤ１０のリード７との接続位置を二点鎖線で示すようにリード７の第１部分７ｃではなく、リード７の第２部分７ｄの端部分に接続することによってワイヤの長さをｋ程度短くすることができる。
本実施形態６の高周波パワーモジュール１も実施形態１が有する一部の効果を有する。図３２に示すように、タブ（チップ搭載部）４を半導体チップ３よりも小さくする構造とすることによってリードフレームの汎用性が高くなり、高周波パワーモジュール１の製造コストの低減が達成できる。
図３３は小タブ構成の他の幾つかの変形例を示す高周波パワーモジュールの模式的断面図である。図３３（ａ）はリード７の第１部分７ｃから屈曲して第２部分７ｄが延在して樹脂封止体２内に第２部分７ｄが位置している構造である。これは、リードフレーム形成の段階で、リード７及びタブ吊りリード６を途中部分で一段階段状に屈曲することによって形成するものであり、リード７においてこの屈曲処理によって第１部分７ｃから屈曲して延在する第２部分７ｄが形成され、タブ吊りリード６の屈曲によってチップ搭載部４が樹脂封止体２内に埋没する構成とすることができる。この構造はリードやチップ搭載部４及びタブ吊りリード６の選択的エッチング処理が不要となり、高周波パワーモジュール１の製造コストの低減が可能になる。
図３３（ｂ）はタブ吊りリード６を屈曲させずにリード７のみを屈曲させて第１部分７ｃから屈曲して延在する第２部分７ｄを有する構造としたものである。この例では、チップ搭載部４を樹脂封止体２の下面に露出させる構造になることから、チップ搭載部４の下面からの放熱効果が増大する。従って、チップ搭載部４に搭載された半導体素子の放熱性が良好になり安定動作が可能になる。
図３３（ｃ）は実施形態５の高周波パワーモジュール１において、チップ搭載部４を半導体チップ３よりも小タブとした構造であり、リードフレームの汎用性が高くなり、高周波パワーモジュール１の製造コストの低減が達成できる。
図３３（ｄ）は実施形態５の高周波パワーモジュール１において、チップ搭載部４を半導体チップ３よりも小タブとするとともに、チップ搭載部４の下面をリード７の第２部分７ｄと同じようにエッチングして薄く形成した例である。
小タブ構成であることから、製造において使用するリードフレームの汎用性を高くすることができ、高周波パワーモジュール１の製造コストの低減が達成できる。
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
前記実施の形態では、共通化し、または分離する電源電位についてグランド電位についてのみ記載したが、本発明の適用の範囲はグランド電位とそれに関連する構成についてのみに限られる物ではなく、発明を適用する上で適当な電源電位（第１の電位）、例えば電極の共通化をする事によってよりリード７の数を少なくする事ができる電源電位に着目し、その電源電位を供給するための電極端子９やリード７の構成に対して本発明を適用しても良い。
前記実施形態では、ＱＦＮ型の半導体装置の製造に本発明を適用した例について説明したが、例えば、ＳＯＮ型半導体装置の製造に対しても本発明を同様に適用でき、同様の効果を有することができる。さらに、本発明はノンリード型半導体装置に限定されることなく、例えば、封止体２の周囲に沿って、ガルウイング形状に折り曲げられたリードが突出するＱＦＰ(Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ)やＳＯＰ(Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ)と呼ばれる半導体装置についても同様に適用する事ができるが、前記ＱＦＰやＳＯＰに比較して、封止体２の周囲におけるリードの突出量が小さいＱＦＮ型の構造を採用した方が、装置の小型化を達成する上ではより好ましい。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）クロストークが起き難いダウンボンディング構造の半導体装置を提供することができる。
（２）低雑音増幅器やＲＦＶＣＯ等の特定回路部におけるグランド電位が残りの回路部のグランド電位の影響を受け難い、低雑音増幅器，ミキサ，ＶＣＯ，シンセサイザ，ＩＱ変調器／復調器，直交変調器等各回路部をモノリシックに形成した半導体素子を組み込んだ高周波パワーモジュールを提供することができる。
（３）低雑音増幅器やＲＦＶＣＯ等の特定回路部におけるグランド電位が残りの回路部のグランド電位の影響を受け難い、低雑音増幅器，ミキサ，ＶＣＯ，シンセサイザ，ＩＱ変調器／復調器，直交変調器等各回路部をモノリシックに形成した半導体素子を組み込んだダウンボンディング構造でかつノンリード型の高周波パワーモジュールを提供することができる。
（４）低雑音増幅器やＲＦＶＣＯ等の特定回路部におけるグランド電位が残りの回路部のグランド電位の影響を受け難い、低雑音増幅器，ミキサ，ＶＣＯ，シンセサイザ，ＩＱ変調器／復調器，直交変調器等各回路部をモノリシックに形成した半導体素子を組み込んだ小型・軽量の高周波パワーモジュールを提供することができる。
（５）雑音の少ない良好な通話が可能となる無線通信装置を提供することができる。
（６）雑音の少ない良好な通話が可能となる複数の通信方式に対処できる無線通信装置を提供することができる。
（７）以上のように、本発明の半導体装置は携帯電話機等の無線通信装置に使用される。特に、通信システムが複数系統の携帯電話機において、低雑音増幅器のような入力信号が極めて微弱な信号を処理する回路部のグランド電極端子を共通グランド電位となるタブに接続することなく、全て独立したリードに接続してあることから、一系統の通信システムを使用中、他の系統の通信システムとの間でのクロストークが発生しなくなり、良好な通話が可能な高周波パワーモジュールを提供することができる。
（８）リードを、外部電極端子を構成する第１部分と、樹脂封止体内に延在する第２部分とで形成することによって、第２部分のパターンを自由に選択できるようにすることから、半導体チップの電極端子とリードを接続するワイヤの長さをできるだけ短くするリードパターンを選ぶことができる。従って、ワイヤインダクタンスの低減を図ることができる。
（９）差動増幅回路部等の２入力構成回路部を有する半導体装置において、２入力用の電極端子に接続するワイヤの長さを同じ長さにでき入力信号のペアー性を得ることができる。従って、無線通信装置の低雑音増幅器（ＬＮＡ）やＲＦＶＣＯを２入力構成回路部とする場合には、それぞれの回路部において入力信号のペアー性が得られ、高周波特性の向上・利得低下の抑制を図ることができる。
以上のように、本発明の半導体装置は携帯電話機等の無線通信装置に使用される。特に、通信システムが複数系統の携帯電話機において、低雑音増幅器のような入力信号が極めて微弱な信号を処理する回路部のグランド電極端子を共通グランド電位となるタブに接続することなく、全て独立したリードに接続してあることから、一系統の通信システムを使用中、他の系統の通信システムとの間でのクロストークが発生しなくなり、良好な通話が可能な高周波パワーモジュールを提供することができる。
１…半導体装置（高周波パワーモジュール）、２…封止体（樹脂封止体）、２ａ…斜面、２ｂ…傾斜面、３…半導体チップ、４…タブ（チップ搭載部）、４ａ…半導体素子搭載部、４ｂ…ワイヤ接続領域、５…接着剤、６…タブ吊りリード、７…リード（外部電極端子）、７ａ…実装面、７ｃ…第１部分、７ｄ…第２部分、９…電極端子、９ａ…第１電極端子、９ｂ…第２電極端子、
１０…ワイヤ、１０ａ…ダウンボンドワイヤ、１０ｂ…ワイヤ、１１…特定回路部、１３…リードフレーム、１４…単位リードフレームパターン、１５ａ〜１５ｃ…ガイド孔、１６，１７…エジェクターピン孔、１８…枠部、
２０…アンテナ、２１…アンテナスイッチ、２２…ベースバンドチップ、２３…帯域通過フィルタ、２４…低雑音増幅器（ＬＮＡ）、２５…可変増幅器、２６…ミキサ、２７…ローパスフィルタ、２８…ＰＧＡ、２９…ローパスフィルタ、
３０…ＰＧＡ、３１…ローパスフィルタ、３２…ＰＧＡ、３３…ローパスフィルタ、３４…復調器、３５…ＡＤＣ／ＤＡＣ＆ＤＣオフセット用制御論理回路部、３７，３８…ローカル信号用分周器、
４０…９０度位相変換器、４１…ＲＦシンセサイザ、４２…ＩＦシンセサイザ、４３…バッファ、４４…ＲＦＶＣＯ、４５…ＩＦＶＣＯ（中間波電圧制御発振器）、４６，４７…分周器、４８，４９…スイッチ、
５０…ＶＣＸＯ（電圧制御水晶発振器）、
６０…ロジック回路、６１…ミキサ、６２…９０度位相変換器、６３…加算器、６４…ミキサ、６５…ＤＰＤ（デジタルフェーズディテクタ）、６６…ループフィルタ、６７…ＴＸＶＣＯ（送信波電圧制御発信器）、６８…パワーモジュール、
７０…カプラー、７１…増幅器、７２…ミキサ、
８０…実装基板、８１…ランド、８２…タブ固定部、８３…半田、８５…第１半導体基板、８６…絶縁層、８７…第２半導体基板、８９…絶縁体、
１００…低雑音増幅器（ＬＮＡ）、１０１…高周波電圧制御発振器（ＲＦＶＣＯ）、１０２…ミキサ、
２００…スリット。

Claims (18)

  1. 上面と、前記上面に対向する裏面と、前記上面及び裏面に挟まれた側面とを有する樹脂封止体と、
    前記樹脂封止体の周囲に沿って、前記樹脂封止体の内外に亘って設けられる複数のリードと、
    前記複数のリードに囲まれた領域に配置されたチップ搭載部と、
    その主面上に複数の電極端子と、それぞれが複数の半導体素子によって構成される複数の回路部とを有し、前記チップ搭載部上に搭載され、かつ、前記樹脂封止体により封止された四角形状の半導体チップと、
    前記半導体チップの複数の電極端子と前記複数のリードとを接続する複数の導電性ワイヤとを有し、
    前記半導体チップの複数の回路部は、一対の入力を有する差動増幅回路部を含み、
    前記複数の電極端子は、前記差動増幅回路部の一対の入力に対応する第１電極端子及び第２電極端子とを含み、
    前記第１電極端子及び第２電極端子は、前記半導体チップの一辺に沿って、互いに隣接して配置され、
    前記複数のリードは、前記樹脂封止体の裏面に露出する第１部分と、前記第１部分から前記チップ搭載部に向かって内側に伸びる第２部分とを有し、
    前記複数の導電性のワイヤの両端部は、前記複数のリードの第２部分の端部及び前記半導体チップの複数の電極端子にそれぞれ接続されていることを特徴とする半導体装置。
  2. 前記差動増幅回路部の一対の入力に対応する第１電極端子及び第２電極端子には、一対の位相の異なる相補信号が入力されることを特徴とする請求項１に記載の半導体装置。
  3. 前記複数のリードの第２部分は、前記樹脂封止体にその全体が覆われていることを特徴とする請求項１に記載の半導体装置。
  4. 前記複数のリードの第２部分は、前記第１部分よりも、その厚さが薄いことを特徴とする請求項１に記載の半導体装置。
  5. 前記差動増幅回路部は、携帯用無線機器において、アンテナを介して変換された電気信号を増幅するための回路部であることを特徴とする請求項１に記載の半導体装置。
  6. 前記第１電極端子は、前記第２電極端子より、前記半導体チップの一つの角部に近く配置され、前記第１電極端子に電気的に接続されるリードの端部は、前記第２電極端子に電気的に接続されるリードの端部より前記半導体チップの一辺に近い位置まで伸びていることを特徴とする請求項１に記載の半導体装置。
  7. 前記第１電極端子と前記リードを接続する前記導電性ワイヤの長さと、前記第２電極端子と前記リードを接続する前記導電性ワイヤの長さは同じ長さであることを特徴とする請求項６に記載の半導体装置。
  8. 前記チップ搭載部は、平面的に見て、前記半導体チップより大きいことを特徴とする請求項１に記載の半導体装置。
  9. 前記半導体チップが搭載された面と反対側のチップ搭載部の裏面は、前記樹脂封止体の外部に露出していることを特徴とする請求項１に記載の半導体装置。
  10. 前記半導体チップの複数の電極端子は、複数の第１固定電位用電極端子と複数の第２固定電位用電極端子とを含み、前記複数の第１固定電位用電極端子は、前記複数のワイヤを介して前記複数のリードにそれぞれ接続され、前記複数の第２固定電位用電極端子は、前記複数のワイヤを介して前記チップ搭載部の表面にそれぞれ接続されていることを特徴とする請求項１に記載の半導体装置。
  11. 前記複数の第１及び第２固定電位用電極端子の各々は、グランド電位用電極端子であることを特徴とする請求項１０に記載の半導体装置。
  12. 前記複数のリードの第１部分は、前記樹脂封止体の側面から露出するように前記樹脂封止体の周囲に突出していることを特徴とする請求項１に記載の半導体装置。
  13. 前記半導体チップが搭載された面と反対側になるチップ搭載部の裏面は、前記樹脂封止体内に位置していることを特徴とする請求項１に記載の半導体装置。
  14. 前記チップ搭載部のチップ搭載面と、前記リードの第１部分の上面及び第２部分の上面は同一平面上に位置していることを特徴とする請求項１に記載の半導体装置。
  15. 前記リードの第１部分の厚さよりも前記チップ搭載部及び第２部分の厚さは薄くなり、前記チップ搭載部及び第２部分は前記樹脂封止体内に位置していることを特徴とする請求項１に記載の半導体装置。
  16. 前記チップ搭載部と前記リードの第１部分は段差が付き、前記チップ搭載部は前記樹脂封止体内に位置していることを特徴とする請求項１に記載の半導体装置。
  17. 前記リードの第１部分から屈曲して前記第２部分が延在して前記樹脂封止体内に前記第２部分が位置していることを特徴とする請求項１に記載の半導体装置。
  18. 前記チップ搭載部は前記半導体チップよりも小さくなっていることを特徴とする請求項１に記載の半導体装置。
JP2009142145A 2002-04-30 2009-06-15 半導体装置 Expired - Lifetime JP5080532B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009142145A JP5080532B2 (ja) 2002-04-30 2009-06-15 半導体装置

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JPPCT/JP02/04339 2002-04-30
PCT/JP2002/004339 WO2003094236A1 (en) 2002-04-30 2002-04-30 Semiconductor device and radio communication apparatus
JP2002260255 2002-09-05
JP2002260255 2002-09-05
JP2009142145A JP5080532B2 (ja) 2002-04-30 2009-06-15 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2004502352A Division JP4351150B2 (ja) 2002-04-30 2003-04-28 半導体装置及び電子装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2012128107A Division JP5473026B2 (ja) 2002-04-30 2012-06-05 半導体装置

Publications (2)

Publication Number Publication Date
JP2009278117A JP2009278117A (ja) 2009-11-26
JP5080532B2 true JP5080532B2 (ja) 2012-11-21

Family

ID=29404474

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2004502352A Expired - Lifetime JP4351150B2 (ja) 2002-04-30 2003-04-28 半導体装置及び電子装置
JP2009142145A Expired - Lifetime JP5080532B2 (ja) 2002-04-30 2009-06-15 半導体装置
JP2012128107A Expired - Fee Related JP5473026B2 (ja) 2002-04-30 2012-06-05 半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2004502352A Expired - Lifetime JP4351150B2 (ja) 2002-04-30 2003-04-28 半導体装置及び電子装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2012128107A Expired - Fee Related JP5473026B2 (ja) 2002-04-30 2012-06-05 半導体装置

Country Status (6)

Country Link
US (5) US7425756B2 (ja)
JP (3) JP4351150B2 (ja)
KR (2) KR100993276B1 (ja)
CN (1) CN100380651C (ja)
AU (1) AU2003235967A1 (ja)
WO (1) WO2003094232A1 (ja)

Families Citing this family (91)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
MY133357A (en) 1999-06-30 2007-11-30 Hitachi Ltd A semiconductor device and a method of manufacturing the same
US7425756B2 (en) * 2002-04-30 2008-09-16 Renesas Technology Corp. Semiconductor device and electronic device
JP2005340741A (ja) 2004-05-31 2005-12-08 Renesas Technology Corp 半導体装置
US20060138613A1 (en) * 2004-12-09 2006-06-29 Henry Tin-Hang Yung Integrated circuit package with inner ground layer
US7769355B2 (en) * 2005-01-19 2010-08-03 Micro Mobio Corporation System-in-package wireless communication device comprising prepackaged power amplifier
US7580687B2 (en) * 2005-01-19 2009-08-25 Micro Mobio Corporation System-in-package wireless communication device comprising prepackaged power amplifier
US7132735B2 (en) * 2005-03-07 2006-11-07 Agere Systems Inc. Integrated circuit package with lead fingers extending into a slot of a die paddle
CA2609553A1 (en) * 2005-05-24 2006-11-30 Radiall Aep, Inc. Common integrated circuit for multiple antennas and methods
US7582951B2 (en) 2005-10-20 2009-09-01 Broadcom Corporation Methods and apparatus for improved thermal performance and electromagnetic interference (EMI) shielding in leadframe integrated circuit (IC) packages
JP2007158766A (ja) * 2005-12-06 2007-06-21 Renesas Technology Corp 半導体集積装置
JP2007207826A (ja) * 2006-01-31 2007-08-16 Orion Denki Kk プリント基板
JP4770514B2 (ja) * 2006-02-27 2011-09-14 株式会社デンソー 電子装置
DE102006015222B4 (de) * 2006-03-30 2018-01-04 Robert Bosch Gmbh QFN-Gehäuse mit optimierter Anschlussflächengeometrie
US7808087B2 (en) * 2006-06-01 2010-10-05 Broadcom Corporation Leadframe IC packages having top and bottom integrated heat spreaders
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
US8174096B2 (en) * 2006-08-25 2012-05-08 Asm Assembly Materials Ltd. Stamped leadframe and method of manufacture thereof
US20080079148A1 (en) * 2006-09-30 2008-04-03 Silicon Laboratories Inc. Package for mixed signal mcu with minimal pin count
US8063846B2 (en) * 2006-12-28 2011-11-22 Sanyo Electric Co., Ltd. Semiconductor module and mobile apparatus
US7936059B1 (en) * 2007-02-20 2011-05-03 Altera Corporation Lead frame packaging technique with reduced noise and cross-talk
US7977774B2 (en) * 2007-07-10 2011-07-12 Amkor Technology, Inc. Fusion quad flat semiconductor package
US7932587B2 (en) * 2007-09-07 2011-04-26 Infineon Technologies Ag Singulated semiconductor package
US8587297B2 (en) * 2007-12-04 2013-11-19 Infineon Technologies Ag Integrated circuit including sensor having injection molded magnetic material
US8067821B1 (en) 2008-04-10 2011-11-29 Amkor Technology, Inc. Flat semiconductor package with half package molding
US7808084B1 (en) 2008-05-06 2010-10-05 Amkor Technology, Inc. Semiconductor package with half-etched locking features
US8610430B2 (en) 2008-05-30 2013-12-17 Infineon Technologies Ag Bias field generation for a magneto sensor
US20110187359A1 (en) * 2008-05-30 2011-08-04 Tobias Werth Bias field generation for a magneto sensor
US20090315159A1 (en) * 2008-06-20 2009-12-24 Donald Charles Abbott Leadframes having both enhanced-adhesion and smooth surfaces and methods to form the same
JP2010010634A (ja) * 2008-06-30 2010-01-14 Shinko Electric Ind Co Ltd リードフレーム及び半導体装置の製造方法
KR20100010747A (ko) * 2008-07-23 2010-02-02 삼성전자주식회사 반도체 소자 패키지
US8184453B1 (en) * 2008-07-31 2012-05-22 Amkor Technology, Inc. Increased capacity semiconductor package
US7847392B1 (en) 2008-09-30 2010-12-07 Amkor Technology, Inc. Semiconductor device including leadframe with increased I/O
JP5549066B2 (ja) * 2008-09-30 2014-07-16 凸版印刷株式会社 リードフレーム型基板とその製造方法、及び半導体装置
US7989933B1 (en) 2008-10-06 2011-08-02 Amkor Technology, Inc. Increased I/O leadframe and semiconductor device including same
US8008758B1 (en) 2008-10-27 2011-08-30 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe
KR101297192B1 (ko) * 2008-11-10 2013-08-19 삼성전자주식회사 화상형성장치, 칩, 및, 칩 패키지
US8089145B1 (en) 2008-11-17 2012-01-03 Amkor Technology, Inc. Semiconductor device including increased capacity leadframe
US8072050B1 (en) 2008-11-18 2011-12-06 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including passive device
US7875963B1 (en) 2008-11-21 2011-01-25 Amkor Technology, Inc. Semiconductor device including leadframe having power bars and increased I/O
US10163766B2 (en) * 2016-11-21 2018-12-25 Semiconductor Components Industries, Llc Methods of forming leadless semiconductor packages with plated leadframes and wettable flanks
US8575742B1 (en) * 2009-04-06 2013-11-05 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including power bars
WO2010127709A1 (en) 2009-05-08 2010-11-11 Telefonaktiebolaget L M Ericsson (Publ) A transition from a chip to a waveguide port
JP5572622B2 (ja) 2009-05-15 2014-08-13 ローム株式会社 半導体装置
US20110075392A1 (en) * 2009-09-29 2011-03-31 Astec International Limited Assemblies and Methods for Directly Connecting Integrated Circuits to Electrically Conductive Sheets
JP5355366B2 (ja) * 2009-12-02 2013-11-27 株式会社東芝 差動増幅回路および無線受信機
JP2011120105A (ja) * 2009-12-04 2011-06-16 Renesas Electronics Corp 半導体装置
JP5242605B2 (ja) * 2010-01-28 2013-07-24 ルネサスエレクトロニクス株式会社 配線構造
CN101814480B (zh) * 2010-04-16 2011-08-31 杭州矽力杰半导体技术有限公司 一种芯片封装结构及其封装方法
JP5352551B2 (ja) * 2010-09-07 2013-11-27 ルネサスエレクトロニクス株式会社 半導体装置
FR2964810B1 (fr) * 2010-09-10 2012-09-21 St Microelectronics Tours Sas Coupleur en boitier
JP4851618B1 (ja) * 2010-11-15 2012-01-11 シャープ株式会社 半導体パッケージ
TWI557183B (zh) * 2015-12-16 2016-11-11 財團法人工業技術研究院 矽氧烷組成物、以及包含其之光電裝置
JP2011129960A (ja) * 2011-03-30 2011-06-30 Mitsubishi Electric Corp 半導体モールドパッケージ
JP5616839B2 (ja) * 2011-04-19 2014-10-29 株式会社豊田中央研究所 高周波装置
US8994157B1 (en) * 2011-05-27 2015-03-31 Scientific Components Corporation Circuit system in a package
TWI455269B (zh) * 2011-07-20 2014-10-01 Chipmos Technologies Inc 晶片封裝結構及其製作方法
JP5953703B2 (ja) 2011-10-31 2016-07-20 ソニー株式会社 リードフレームおよび半導体装置
JP5734217B2 (ja) * 2012-02-03 2015-06-17 ルネサスエレクトロニクス株式会社 半導体装置
JP5477669B2 (ja) * 2012-02-28 2014-04-23 株式会社デンソー 半導体モジュール
TWI544583B (zh) * 2012-04-18 2016-08-01 鴻海精密工業股份有限公司 晶片組裝結構及晶片組裝方法
TWI496348B (zh) * 2012-06-13 2015-08-11 Wistron Corp 電子裝置及其天線模組
US9196504B2 (en) * 2012-07-03 2015-11-24 Utac Dongguan Ltd. Thermal leadless array package with die attach pad locking feature
JP6266219B2 (ja) * 2013-03-18 2018-01-24 ルネサスエレクトロニクス株式会社 半導体装置
JP6129657B2 (ja) * 2013-06-20 2017-05-17 ルネサスエレクトロニクス株式会社 半導体装置
KR101957529B1 (ko) * 2013-06-28 2019-03-13 매그나칩 반도체 유한회사 반도체 패키지
US9514966B2 (en) * 2014-04-11 2016-12-06 Qualcomm Incorporated Apparatus and methods for shielding differential signal pin pairs
US9455157B1 (en) * 2015-09-04 2016-09-27 Anokiwave, Inc. Method and apparatus for mitigating parasitic coupling in a packaged integrated circuit
US11011853B2 (en) 2015-09-18 2021-05-18 Anokiwave, Inc. Laminar phased array with polarization-isolated transmit/receive interfaces
CN106980158A (zh) * 2016-01-19 2017-07-25 青岛海信宽带多媒体技术有限公司 一种光模块
TWI585904B (zh) * 2016-04-22 2017-06-01 矽品精密工業股份有限公司 電子封裝件及基板結構
US10559879B2 (en) 2016-07-18 2020-02-11 Anokiwave, Inc. Phased array burst sampler
DE112017002605B4 (de) 2016-07-29 2024-05-02 Hitachi Astemo, Ltd. Leistungshalbleitermodul
WO2018034868A1 (en) 2016-08-18 2018-02-22 Anokiwave, Inc. Hybrid laminated phased array
US10320093B2 (en) 2016-08-31 2019-06-11 Anokiwave, Inc. Phased array control circuit
US10777888B2 (en) 2016-10-24 2020-09-15 Anokiwave, Inc. Beamforming integrated circuit with RF grounded material ring
US10577130B1 (en) * 2016-12-07 2020-03-03 Space Systems/Loral, Llc Flexible radio frequency converters for digital payloads
US10200098B2 (en) 2016-12-23 2019-02-05 Anokiwave, Inc. Phased array with beamforming integrated circuit having two signal chains
US10382010B2 (en) 2017-03-31 2019-08-13 Anokiwave, Inc. Attenuation circuit and method of controlling an attenuation circuit
US10355370B2 (en) 2017-08-04 2019-07-16 Anokiwave, Inc. Dual phased array with single polarity beam steering integrated circuits
TW201916182A (zh) * 2017-09-14 2019-04-16 矽品精密工業股份有限公司 電子封裝件
US11418971B2 (en) 2017-12-24 2022-08-16 Anokiwave, Inc. Beamforming integrated circuit, AESA system and method
US20190221502A1 (en) * 2018-01-17 2019-07-18 Microchip Technology Incorporated Down Bond in Semiconductor Devices
US11081792B2 (en) 2018-03-07 2021-08-03 Anokiwave, Inc. Phased array with low-latency control interface
US11063336B2 (en) 2018-04-05 2021-07-13 Anokiwave, Inc. Phased array architecture with distributed temperature compensation and integrated up/down conversion
US10998640B2 (en) 2018-05-15 2021-05-04 Anokiwave, Inc. Cross-polarized time division duplexed antenna
US20200007084A1 (en) * 2018-06-29 2020-01-02 Ali Corporation Low noise block converter integrated circuit
CN109192714B (zh) * 2018-07-24 2020-07-14 江阴芯智联电子科技有限公司 一种用于电镀屏蔽的框架基板及其制造方法
US11205858B1 (en) 2018-10-16 2021-12-21 Anokiwave, Inc. Element-level self-calculation of phased array vectors using direct calculation
US10985819B1 (en) 2018-10-16 2021-04-20 Anokiwave, Inc. Element-level self-calculation of phased array vectors using interpolation
CN109639853B (zh) * 2018-11-14 2020-05-12 武汉华星光电半导体显示技术有限公司 一种显示面板
US11139225B2 (en) * 2019-06-14 2021-10-05 Advanced Semiconductor Engineering, Inc. Device including a plurality of leads surrounding a die paddle and method for manufacturing the same
CN110752197B (zh) * 2019-09-30 2022-09-16 华为技术有限公司 引线框架、封装集成电路板、电源芯片及电路板的封装方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6104078A (en) 1994-03-09 2000-08-15 Denso Corporation Design for a semiconductor device having elements isolated by insulating regions
JPH07335811A (ja) * 1994-06-10 1995-12-22 Nippondenso Co Ltd 半導体装置
JPH11186921A (ja) 1997-12-22 1999-07-09 Hitachi Ltd 多バンド移動体通信装置
JPH11251494A (ja) 1998-03-02 1999-09-17 Mitsui High Tec Inc 半導体装置
US6628170B2 (en) * 1998-06-04 2003-09-30 Analog Devices, Inc. Low noise amplifier
KR100298692B1 (ko) * 1998-09-15 2001-10-27 마이클 디. 오브라이언 반도체패키지제조용리드프레임구조
US6281568B1 (en) * 1998-10-21 2001-08-28 Amkor Technology, Inc. Plastic integrated circuit device package and leadframe having partially undercut leads and die pad
JP2000299438A (ja) * 1999-04-15 2000-10-24 Hitachi Ltd 半導体集積回路
JP3732987B2 (ja) 1999-12-28 2006-01-11 株式会社ルネサステクノロジ 半導体装置
US6198171B1 (en) * 1999-12-30 2001-03-06 Siliconware Precision Industries Co., Ltd. Thermally enhanced quad flat non-lead package of semiconductor
JP4018312B2 (ja) * 2000-02-21 2007-12-05 株式会社ルネサステクノロジ 無線通信装置
JP2001250897A (ja) * 2000-03-08 2001-09-14 Seiko Instruments Inc 半導体パッケージおよびリードフレームの製造方法
US6686652B1 (en) * 2000-03-20 2004-02-03 National Semiconductor Locking lead tips and die attach pad for a leadless package apparatus and method
JP2001313363A (ja) 2000-05-01 2001-11-09 Rohm Co Ltd 樹脂封止型半導体装置
JP2002026222A (ja) 2000-07-03 2002-01-25 Dainippon Printing Co Ltd 樹脂封止型半導体装置用リードフレーム
JP4319339B2 (ja) * 2000-08-30 2009-08-26 株式会社ルネサステクノロジ 半導体装置
KR100993579B1 (ko) * 2002-04-30 2010-11-10 르네사스 일렉트로닉스 가부시키가이샤 반도체장치 및 전자 장치
US7425756B2 (en) * 2002-04-30 2008-09-16 Renesas Technology Corp. Semiconductor device and electronic device
GB2393049B (en) * 2002-09-13 2005-09-28 Hitachi Ltd High frequency semiconductor integrated circuit and radio communication system

Also Published As

Publication number Publication date
US20110198742A1 (en) 2011-08-18
US20060237831A1 (en) 2006-10-26
US20080135960A1 (en) 2008-06-12
JP4351150B2 (ja) 2009-10-28
JP2009278117A (ja) 2009-11-26
KR20050007353A (ko) 2005-01-17
US8126501B2 (en) 2012-02-28
US7937105B2 (en) 2011-05-03
AU2003235967A1 (en) 2003-11-17
WO2003094232A1 (en) 2003-11-13
KR100993276B1 (ko) 2010-11-10
CN100380651C (zh) 2008-04-09
JP5473026B2 (ja) 2014-04-16
KR100993277B1 (ko) 2010-11-10
US20080146187A1 (en) 2008-06-19
JP2012191231A (ja) 2012-10-04
US7777309B2 (en) 2010-08-17
JPWO2003094232A1 (ja) 2005-09-08
KR20080038262A (ko) 2008-05-02
US20050199987A1 (en) 2005-09-15
CN1650425A (zh) 2005-08-03
US7425756B2 (en) 2008-09-16

Similar Documents

Publication Publication Date Title
JP5080532B2 (ja) 半導体装置
US7312511B2 (en) Semiconductor device with electrically isolated ground structures
US9331031B2 (en) Wireless communication system
JP4137059B2 (ja) 電子装置および半導体装置
US20070202832A1 (en) Wireless communication system
TWI283471B (en) Semiconductor device and electronic apparatus
WO2003094236A1 (en) Semiconductor device and radio communication apparatus

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100511

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120410

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120605

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120828

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120830

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150907

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5080532

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term