KR20070122239A - 도전성 인터커넥트들을 갖는 반도체 컴포넌트들을 제조하기위한 후면 처리 방법 및 시스템 - Google Patents

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알랜 지. 우드
윌리암 엠. 하이어트
데이비드 알. 헴브리
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마이크론 테크놀로지, 인크.
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
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Abstract

도전성 인터커넥트(44)를 갖는 반도체 컴포넌트(50)을 제조하기 위한 후면 처리 방법은, 회로면(14), 후면(16), 회로면(14) 상의 기판 컨택트(18)를 갖는 반도체 기판(12)을 제공하는 단계를 포함한다. 상기 방법은 또한, 후면(16)에서부터 기판 컨택트(18)까지 기판 개구(30)를 형성하는 단계와, 도전성 인터커넥트(44)를 기판 컨택트(18)의 내면(32)에 본딩하는 단계를 포함한다. 상기 방법을 수행하기 위한 시스템(62)은, 반도체 기판(12)과, 반도체 기판(12)을 씨닝하기 위한 씨닝 시스템(64)과, 기판 개구(30)를 형성하기 위한 에칭 시스템(66A)과, 도전성 인터커넥트(44)를 기판 컨택트(18)에 본딩하기 위한 본딩 시스템(38)을 포함한다. 반도체 컴포넌트(50)은 모듈 컴포넌트들(98), 언더필된 컴포넌트들(106), 적층된 컴포넌트들(116) 및 이미지 센서 반도체 컴포넌트들(50IS)을 형성하는 데에 이용될 수 있다.
반도체 컴포넌트, 도전성 인터커넥트, 기판 컨택트, 본딩, 에칭, 씨닝

Description

도전성 인터커넥트들을 갖는 반도체 컴포넌트들을 제조하기 위한 후면 처리 방법 및 시스템{BACKSIDE METHOD AND SYSTEM FOR FABRICATING SEMICONDUCTOR COMPONENTS WITH CONDUCTIVE INTERCONNECTS}
본 발명은 일반적으로 반도체 패키징에 관한 것으로, 특히 도전성 인터커넥트들을 갖는 반도체 컴포넌트들을 제조하기 위한 후면 처리 방법 및 시스템에 관한 것이다. 본 발명은 또한 상기 방법 및 시스템을 이용하여 제조되는 도전성 인터커넥트들을 갖는 반도체 컴포넌트들에 관한 것이다.
반도체 컴포넌트는, 각종 반도체 장치 및 집적 회로를 구비한 반도체 기판을 포함한다. 일반적으로, 반도체 기판은 반도체 웨이퍼로부터 싱귤레이트(singulated)된 반도체 다이의 형태를 갖는다. 예를 들어, 칩 스케일의 반도체 컴포넌트는, 지지 부재 및 보호 부재가 제공되는 반도체 다이, 및 신호 송신 시스템을 포함한다. 또한, 반도체 컴포넌트들은 적층 어레이 또는 평면 어레이 형태의 다수의 반도체 기판을 포함할 수 있다. 예를 들어, 패키지형 시스템(system in a package; SIP)은 소성체(plastic body)로 패키지된 서로 다른 전자 구성(electronic configuration)들을 갖는 다수의 반도체 다이를 포함할 수 있다.
반도체 컴포넌트들은 서로 다른 신호 송신 시스템을 구현하기 위한 서로 다 른 형태의 인터커넥트를 포함한다. 인터커넥트(interconnect)는 신호들을 x방향 및 y방향으로 송신하기 위해 반도체 기판 "상(on)"에 형성될 수 있다. 예를 들어, 반도체 컴포넌트의 회로면 "상"의 도전체 등의 표면 인터커넥트는, 집적 회로들을 회로면 상의 터미널 컨택트(terminal contact)들에 전기적으로 접속시키는 데 사용될 수 있다. 또한, 인터커넥트는 신호들을 x방향, y방향, 및 z방향으로 송신하기 위해 반도체 기판의 "외부(external)"에 형성될 수 있다. 예를 들어, 반도체 기판에 결합되는 와이어 등의 와이어 인터커넥트(wire interconnect)는 집적 회로들을 컴포넌트에 대한 지지 기판 상의 "외부" 터미널 컨택트들에 전기적으로 접속시키는 데 사용될 수 있다.
반도체 컴포넌트의 제조 시에, 경우에 따라서는 반도체 기판의 회로면으로부터 반도체 기판의 후면으로 신호들을 송신하는 인터커넥트들을 제공할 필요가 있다. 회로면으로부터 반도체 기판을 통해 후면으로 연장되는 인터커넥트는 "쓰루(through)" 인터커넥트라고 명명되기도 한다. 일반적으로, 쓰루 인터커넥트는, 회로면 상의 집적 회로들을 반도체 기판의 후면 상의 부재들에 전기적으로 접속시키도록 구성되는, 반도체 기판 "내(in)"에 형성된 금속 충진 비아(via)들을 포함한다.
반도체 컴포넌트가 소형화되고, 고 입/출력 구성들을 구비함에 따라, 반도체 제조자는 점차적으로 소형 사이즈 및 피치를 가지면서도, 신호 송신 시스템의 성능 및 신뢰성을 손상시키지 않는 쓰루 인터커넥트를 제조해야만 한다. 또한, 쓰루 인터커넥트는, 종래 기술에 공지되어 있는 장비 및 기술을 이용하여 양산이 가능한 것이 바람직하다.
본 발명은, 후면 처리를 이용하여 도전성 인터커넥트들을 갖는 반도체 컴포넌트들을 제조하기 위한 방법 및 시스템을 목적으로 한다. 또한, 본 발명은 칩 스케일의 컴포넌트, 웨이퍼 스케일의 컴포넌트, 및 다수의 다이 컴포넌트를 포함하여, 도전성 인터커넥트들을 갖는 반도체 컴포넌트를 목적으로 한다.
본 발명에 따르면, 도전성 인터커넥트들을 갖는 반도체 컴포넌트들을 제조하기 위한 후면 처리 방법 및 시스템이 제공된다. 또한, 후면 처리하여 제조한 도전성 인터커넥트들을 갖는 개선된 반도체 컴포넌트들이 제공된다.
상기 방법은, 회로면, 후면, 회로면 상의 적어도 하나의 기판 컨택트를 갖는 반도체 기판을 제공하는 단계를 포함한다. 상기 방법은 또한, 반도체 기판의 후면을 씨닝하는 단계와, 반도체 기판에서 후면에서부터 기판 컨택트의 내면까지 기판 개구를 형성하는 단계와, 기판 컨택트의 내면에 도전성 인터커넥트를 본딩하는 단계를 포함한다.
바람직하게는, 상기 방법의 단계들은 주로 반도체 기판의 후면으로부터 행해진다. 이것에 의해 제조 프로세스 동안 반도체 기판의 회로면을 보호할 수 있게 된다. 상기 씨닝 단계는 기계 화학적 평탄화(CMP) 프로세스, 에칭 프로세스, 또는 이들 프로세스의 조합을 이용하여 행해질 수 있다. 상기 기판 개구 형성 단계는 반응성 이온 에칭 프로세스(RIE), 습식 에칭 프로세스, 레이저 머시닝 프로세스, 소잉 프로세스, 또는 이들 프로세스의 조합을 이용하여 행해질 수 있다. 상기 본딩 단계는 초음파 와이어 본딩, 열음파 와이어 본딩 또는 열압착 와이어 본딩 등의 와이어 본딩 프로세스를 이용하여 행해질 수 있다. 이와 달리, 상기 본딩 단계는 싱글 포인트 본딩, 갱 본딩, 열압착 본딩 또는 열음파 본딩 등의 테이프 자동화 본딩(TAB) 프로세스를 이용하여 행해질 수 있다. 다른 대안으로서, 상기 본딩 단계는 도전성 폴리머 본딩 프로세스를 이용하여 행해질 수 있다. 또 다른 대안으로서, 상기 본딩 단계는 써멀 리플로우, 레이저 솔더 볼 범핑, 디스펜싱 기구를 이용한 범핑, 또는 범프 템플릿으로부터의 이동에 의한 범핑 등의 범핑 프로세스를 이용하여 행해질 수 있다.
와이어 본딩 프로세스에 있어서, 도전성 인터커넥트는 기판 개구 내의 와이어, 및 와이어와 기판 컨택트의 내면 사이의 본딩된 커넥션을 포함한다. 테이프 자동화 본딩 프로세스에 있어서는, 도전성 인터커넥트는 폴리머 기판 상의 플렉스 회로 도전체를 갖는 플렉스 회로, 및 플렉스 회로 도전체와 기판 컨택트의 내면 사이의 본딩된 커넥션을 포함한다. 플렉스 회로는 또한 플렉스 회로 도전체들과 전기적으로 도통하는 폴리머 기판 상의 터미널 컨택트들을 포함한다. 도전성 폴리머 본딩 프로세스에 있어서는, 도전성 인터커넥트는 플렉스 회로 도전체와 기판 컨택트의 내면 사이에 본딩된 커넥션들을 형성하는 도전성 폴리머층을 포함한다. 범핑 프로세스에 있어서는, 도전성 인터커넥트는 기판 컨택트의 내면에 본딩되는 기판 개구 내의 솔더 범프를 포함한다.
상기 시스템은, 기판 컨택트를 갖는 반도체 기판과, 반도체 기판을 후면에서부터 씨닝하기 위한 씨닝 시스템과, 기판 컨택트의 내면까지 기판 개구를 형성하기 위한 에칭 시스템과, 도전성 인터커넥트와 기판 컨택트의 내면 사이에 본딩된 커넥션을 형성하기 위한 본딩 시스템을 포함한다.
상기 컴포넌트는 기판 컨택트의 내면에 본딩되는 후면 상의 적어도 하나의 도전성 인터커넥트를 갖는 반도체 기판을 포함한다. 적층된 반도체 컴포넌트는 인접한 컴포넌트들 상의 도전성 인터커넥트들 사이에 본딩된 커넥션들을 갖는 적층된 어레이 형태의 복수의 반도체 컴포넌트들을 포함한다. 이미지 센서 반도체 컴포넌트는 회로면 상에 광검출 소자들을 갖고, 후면 상에 도전성 인터커넥트들을 갖는 반도체 기판을 포함한다.
도 1A ~ 도 1G는 반도체 컴포넌트를 제조하기 위한 방법의 단계들을 설명하는 개략적인 단면도.
도 2A는 도 1A의 라인 2A-2A를 따라 취해진 개략도.
도 2B는 도 2A의 라인 2B-2B를 따라 취해진 개략적인 확대도.
도 2C는 도 2B의 라인 2C-2C를 따라 취해진 개략적인 확대 단면도.
도 2D는 도 1C의 라인 2D-2D를 따라 취해진 개략도.
도 2E는 상기 방법의 대안적인 실시예를 설명하는 도 2D와 등가인 개략도.
도 3A는 대안적인 실시예의 반도체 컴포넌트의 개략적인 단면도.
도 3B는 도 3A의 라인 3B-3B를 따라 취해진 도면.
도 3C는 도 3B의 라인 3C를 따라 취해진 확대도.
도 3D는 대안적인 실시예의 반도체 컴포넌트의 개략적인 단면도.
도 3E 및 도 3F는 대안적인 실시예의 반도체 컴포넌트의 개략적인 단면도.
도 3G는 대안적인 실시예의 반도체 컴포넌트의 개략적인 단면도.
도 3H는 대안적인 실시예의 반도체 컴포넌트의 개략적인 단면도.
도 3I는 대안적인 실시예의 반도체 컴포넌트의 개략적인 단면도.
도 3J는 대안적인 실시예의 반도체 컴포넌트의 개략적인 단면도.
도 4A ~ 도 4C는 대안적인 실시예의 반도체 컴포넌트를 제조하는 방법의 단계들을 설명하는 개략적인 단면도.
도 4D ~ 도 4F는 대안적인 실시예의 반도체 컴포넌트를 제조하는 방법의 단계들을 설명하는 개략적인 단면도.
도 5A ~ 도 5C는 대안적인 실시예의 반도체 컴포넌트를 제조하는 방법의 단계들을 설명하는 개략적인 단면도.
도 5D는 도 5A의 라인 5D-5D를 따라 취해진 평면도.
도 6A ~ 도 6D는 대안적인 실시예의 반도체 컴포넌트를 제조하는 방법의 단계들을 설명하는 개략적인 단면도.
도 7A ~ 도 7D는 대안적인 실시예의 반도체 컴포넌트를 제조하는 방법의 단계들을 설명하는 개략적인 단면도.
도 8A ~ 도 8D는 대안적인 실시예의 반도체 컴포넌트를 제조하는 방법의 단계들을 설명하는 개략적인 단면도.
도 8E는 대안적인 실시예의 반도체 컴포넌트의 도 8D와 등가인 개략적인 단면도.
도 9는 본 발명에 따라 구성된 모듈 반도체 컴포넌트의 개략적인 단면도.
도 10은 본 발명에 따라 구성된 언더필된(underfilled) 반도체 컴포넌트의 개략적인 단면도.
도 11A 및 도 11B는 본 발명에 따라 구성된 적층된 반도체 컴포넌트의 개략적인 단면도.
도 12A는 본 발명에 따라 구성된 대안적인 실시예의 적층된 반도체 컴포넌트의 개략적인 단면도.
도 12B는 본 발명에 따라 구성된 대안적인 실시예의 적층된 반도체 컴포넌트의 개략적인 단면도.
도 13은 본 발명에 따라 구성된 이미지 센서 반도체 컴포넌트의 개략적인 단면도.
도 14는 본 발명에 따라 구성된 이미지 센서 반도체 컴포넌트의 개략적인 단면도.
도 15A는 본 발명에 따라 구성된 적층된 이미지 센서 반도체 컴포넌트의 개략적인 평면도.
도 15B는 도 17A의 섹션 라인 14B-14B를 따라 취해진 적층된 이미지 센서 반도체 컴포넌트의 개략적인 단면도.
도 16은 본 발명의 방법을 수행하기 위한 시스템의 개략도.
도 17A는 도 16의 시스템에 대한 대안적인 실시예의 에칭 시스템의 개략도.
도 17B는 도 16의 시스템에 대한 대안적인 실시예의 에칭 시스템의 개략도.
도 18A 및 도 18B는 도 16의 시스템에 대한 대안적인 실시예의 디스펜싱 범핑 시스템(dispensing bumping system)의 개략도로서, 도 18B는 도 18A의 섹션 라인 18B-18B를 따라 취해진 단면도.
도 19는 도 16의 시스템에 대한 대안적인 실시예의 템플릿 이동 범핑 시스템의 개략도.
본 명세서에서 사용되는 바와 같이, "반도체 컴포넌트(semiconductor component)"란, 반도체 다이를 포함하거나 또는 반도체 다이와의 전기적 접속을 행하는 전자 소자(electronic element)를 의미한다. "웨이퍼-레벨(Wafer-level)"이란, 다수의 컴포넌트를 포함하는, 반도체 웨이퍼 등의 소자에 대해 행해지는 프로세스를 의미한다. "다이 레벨(Die level)"이란, 싱귤레이트된 반도체 다이 등의 싱귤레이트 소자 또는 패키지 상에서 행해지는 프로세스를 의미한다. "칩 스케일(Chip scale)"이란, 반도체 다이의 외관과 거의 동일한 사이즈의 외관을 갖는 반도체 컴포넌트를 의미한다.
도 1A ~ 도 1G, 및 도 2A ~ 도 2E를 참조하여, 본 발명에 따른 방법의 단계들을 설명한다. 예시적인 실시예에서, 상기 방법은 복수의 반도체 기판(12)을 포함하는 반도체 웨이퍼(10)에 대해 웨이퍼 레벨에서 행해진다. 반도체 웨이퍼(10)는 실리콘 또는 갈륨비소 등의 반도체 재료를 포함할 수 있다. 또한, 반도체 기판(12)은, 이미지 센싱 또는 촬상(imaging)의 특수 용도를 갖는, 메모리 등의 원하는 전기적 구성을 갖는 반도체 다이의 형태일 수 있다.
도 1A에 도시한 바와 같이, 웨이퍼(10) 상의 반도체 기판(12)은 회로면(14)(몇몇 클레임에서의 "제1 면"), 및 후면(16)(몇몇 클레임에서의 "제2 면")을 포함한다. 또한, 반도체 기판(12)은, 예시적인 실시예에서 디바이스 본드 패드들을 포함하는, 회로면(14) 상의 복수의 기판 컨택트(contact)들(18)을 포함한다. 기판 컨택트들(18)은 알루미늄 또는 구리 등의 고전도성의 본딩가능한 금속을 포함할 수 있다. 또한, 기판 컨택트들(18)은 Ni, Au, 솔더(solder), 또는 솔더 습식성 금속(solder wettable metal) 등의 본딩가능한 금속으로 도금된 알루미늄 또는 구리 등의 금속의 기초층을 포함할 수 있다. 도 2A에 도시한 바와 같이, 반도체 기판(12)은 그 중앙선을 따라 단일의 행으로 배치된 5개의 기판 컨택트를 갖는 것으로 도시되어 있다. 그러나, 실제에서는 반도체 기판(12)은 중앙 어레이(center array), 에지 어레이(edge array), 또는 에리어 어레이(area array) 등의 원하는 구성으로 배치된 수십 개의 기판 컨택트들(18)을 포함할 수 있다.
도 2C에 도시한 바와 같이, 기판 컨택트들(18)은 반도체 기판(12)의 회로면(14) 상의 내부 도전체들(20)과 전기적인 도통 상태에 있다. 또한, 내부 도전체들(20)은 반도체 기판(12) 내의 집적 회로들과 전기적인 도통 상태에 있다. 또한, 회로면(14) 상의 다이 비활성층(die passivation layer)(24)은 내부 도전체들(20) 및 집적 회로들(22)을 보호한다. 다이 비활성층(24)은 BPSG(borophosphosilicate glass), 폴리머 또는 산화물 등의 전기적 절연 재료를 포함한다. 내부 도전체들(20), 집적 회로들(22), 및 비활성층(24)을 포함하는 반도체 기판(12)의 이들 모든 소자들은 공지의 반도체 제조 프로세스를 이용하여 형성될 수 있다.
우선, 도 1B에 도시한 바와 같이, 반도체 웨이퍼(10) 및 반도체 기판(12)을 후면(16)으로부터, 선택한 두께 T까지 씨닝(thinning)을 행한다. 후면 씨닝 단계에서는 반도체 웨이퍼(10) 및 반도체 기판(12)으로부터 반도체 재료를 제거한다. 두께 T의 일반적인 범위는 약 10㎛ 내지 725㎛일 수 있다. 씨닝 단계 동안, 그리고 뒤따르는 후속 단계들에서, 반도체 웨이퍼(10)는 임시 캐리어(15)에 탑재될 수 있다(도 2A). 예를 들어, 글래스로 이루어진 임시 캐리어들은 열에 의해 용융되고 반도체 웨이퍼(10)에 접착되어, 반도체 기판(12)의 회로면(14)을 보호할 수 있다. St. Paul, MN의 3M 주식회사 및 그 외 타사에 의해 적절한 임시 캐리어들이 제조된다. 상기 방법의 단계들은 반도체 웨이퍼(10)의 후면(16)으로부터 주로 행해지기 때문에, 회로면(14)은 임시 캐리어(15)에 의해 하향(face down)을 유지한 채 보호될 수 있다(도 2A). 다른 대안으로서, 상기 방법의 일부 단계들에 있어서, 회로면(14)은 반도체 웨이퍼(10)에 도포되는 마스크 재료 또는 테이프 등의 제거가능한 재료에 의해 보호될 수 있다.
후면 씨닝 단계는 CMP(chemical mechanical planarization) 장치를 이용하여 행해질 수 있다. 일례로서의 적절한 CMP 장치는 일본 도쿄의 "ACCRETECH"에 의해 제조된 것으로서, 모델 번호 "PG300RM"로 지정되어 있다. 또한, Westech, SEZ, 플라즈마 폴리싱 시스템즈, TRUSI 및 타사로부터 적절한 CMP 장치가 상업적으로 이용할 수 있다. 또한, 후면 씨닝 단계는 습식 에칭 처리, 건식 에칭 처리, 또는 플라즈마 에칭 처리 등의 에칭 처리를 이용하여 행해질 수도 있다. 또 다른 대안으로서, 평탄화 및 에칭의 조합이 행해질 수 있다. 예를 들어, 기계적 연삭 기(mechanical grinder)를 사용하여 벌크의 재료를 제거하고, 후속하여 연삭 손상을 제거하도록 에칭 처리를 행한다. 본 명세서에 참조로서 포함되는, 발명의 명칭이 "Multi-Dice Chip Scale Semiconductor Components And Wafer Level Methods Of Fabrication" 인, 미국 특허 제6,841,883 B1호에는 후면 씨닝 단계를 수행하기 위한 장비 및 프로세스들이 더 기술되어 있다.
다음, 도 1C 및 도 1D에 도시한 바와 같이, 웨이퍼(10)의 후면(16) 상에는 마스크 개구들(28)을 갖는 마스크(26)를 형성하고, 개구 형성 단계를 행한다. 개구 형성 단계 중에, 반도체 기판(12)을 통해 기판 컨택트들(18)에 기판 개구들(30)을 형성한다. 또한, 기판 컨택트들(18)이 반도체 기판(12) 내의 집적 회로(22)(도 2C) 및 내부 도전체들(20)(도 2C)과의 전기적 도통을 유지하도록 개구 형성 단계를 수행한다.
마스크(26)(도 1C)는, 원하는 두께로 퇴적되고, 그 후 적절한 프로세스를 이용하여 마스크 개구들(28)에 의해 패터닝되는, 질화규소 등의 재료 또는 레지스트를 포함할 수 있다. 예를 들어, 마스크(26)는, 요구되는 사이즈 및 형상을 가지며, 기판 컨택트들(18)과 정확한 정렬을 이루는 마스크 개구들(28)을 형성하도록 구성된 포토 패터닝 장비를 이용하여 형성될 수 있다. 마스크(26)의 형성 중에, 웨이퍼(10)는 임시 캐리어(15), 또는 마스크 형성을 위해 구성되는 등가의 임시 캐리어에 보유될 수 있다.
도 2D에 도시한 바와 같이, 기판 개구들(30)은 정렬화된 늘어진 장방형 트렌치들을 포함하며, 다수의 기판 컨택트들(18)을 포위할 수 있다. 또는, 도 2E에 도 시한 바와 같이, 대안적인 실시예의 기판 개구들(30A)은, 각각이 단 하나의 기판 컨택트(18)와 정렬되는, 원하는 외연 윤곽을 갖는 분리 포켓(separte pocket)들을 포함할 수 있다.
개구 형성 단계는, 건식 에칭 처리 또는 습식 에칭 처리 등의 에칭 처리를 이용하여 행해질 수 있다. 실리콘을 포함하는 웨이퍼(1) 및 기판(12)에 있어서, 적절한 건식 에칭 처리 중 하나는 반응성 이온 에칭(RIE)이다. 반응성 이온 에칭(RIE)은 CF4, SF6, Cl2, 또는 CCl2F2 등의 적절한 에칭 기체를 이용하여 반응기 내에서 행해질 수 있다. 반응성 이온 에칭(RIE)은, 독일 회사인 Robert Bosch의 원조의 프로세스 개발 이후, "BOSCH" 에칭으로 명명되기도 한다. 또한, 개구 형성 단계는 이방성 또는 등방성 습식 에칭 처리를 이용하여 행해질 수도 있다. 예를 들어, 실리콘을 포함하는 웨이퍼(10) 및 기판(12)에 있어서, 적절한 습식 에칭제는 KOH 용액을 포함한다. KOH 에칭제를 이용하여 이방성 에칭 처리를 행하며, 기판 개구들(30)(도 1D)은 수평과 약 55°의 각도로 배향된 경사진 측벽들을 갖는, 피라미드형을 갖는다. 도면에서, 기판 개구들(30)은, 이방성 에칭 처리에 의해 발생하는 것과 같이, 경사진 측벽들을 갖는 것으로 설명되어 있다. 그러나, 에칭 처리에 따라, 기판 개구들(30)은 반응성 이온 에칭(RIE) 처리에 의해 발생하는 것과 같이, 수직 또는 방사형(radiused) 측벽들을 가질 수도 있다. 에칭 외에, 개구 형성 단계는 블레이드에 의한 소잉(sawing) 또는 레이저에 의한 드릴링 등의 기계적 프로세스를 이용하여 행해질 수 있다. 개구 형성 단계들은 이전에 포함된 미국 특허 제6,841,883 B1호에도 기술되어 있다.
씨닝 단계와 함께, 회로면(14)이 보호된 채 남겨질 수 있도록, 반도체 기판(12)의 후면(16)으로부터 개구 형성 단계를 행한다. 또한, 개구 형성 단계는 임시 캐리어(15), 또는 건식 에칭이나 습식 에칭을 위해 구성되는 등가의 임시 캐리어 내에 보유되는 웨이퍼(10)와 함께 행해진다. 또한, 개구 형성 단계는 기판 컨택트(18)(도 1D)의 내면(32)(도 1D) 상의 기판 개구들(30)(도 1D)을 종점화(endpoint)하도록 제어될 수 있다. 도 1C ~ 도 1G을 간략히 하기 위해, 기판 개구들(30)은 기판 컨택트들(18)과 거의 동일한 폭으로 도시되어 있다. 그러나, 실제에서는, 기판 개구들(30)은 기판 컨택트들(18)보다 작은 폭을 가질 수 있다. 어느 경우든, 기판 개구들(30)은 기판 컨택트들(18)과 내부 도전체들(20)(도 2C) 간의 전기적 접속이 유지되도록 형성된다.
도 1E에 도시한 바와 같이, 기판 개구들(30)(도 1E)은, 본딩 캐필러리(34)(도 1E)가 기판 컨택트들(18)(도 1E)의 내면(32)에 액세스 가능할 만큼 충분히 클 수 있다. 예를 들어, 본딩 캐필러리(34)(도 1E)가 65㎛의 팁 폭을 갖는 경우, 기판 개구들(30)은 65㎛보다 큰 폭을 가질 수 있다. 대안으로, 기판 컨택트들(18)(도 1E)의 내면(32) 상에 본딩이 행해질 수 있다면, 기판 개구들(30)은 본딩 캐필러리(34)보다 작은 폭을 가질 수 있다. 예를 들어, 내면(32) 상의 부가층들은 기판 개구들(30)로부터 투영되는 본딩 표면들을 제공할 수 있다. 다른 예로서, 본딩 캐필러리(34)(도 1E)는, 기판 개구들(30)의 폭보다 작지만 기판 개구들(30)의 깊이보다는 큰 직경을 갖는 본딩가능한 프리 에어 볼(free air ball)을 형성하도록 구성될 수 있다. 이 경우, 본딩 캐필러리(34)(도 1E)는 기판 개구들(30)보다 클 수 있지만, 기판 컨택트들(18)(도 1E)의 내면(32) 상에 본딩 접속을 여전히 행할 수 있다.
습식 에칭으로 기판 개구들(30)(도 1D)을 형성하는 대안으로서, 레이저 머시닝 프로세스를 이용할 수 있다. 레이저 머시닝 프로세스는 오염 물질 및 슬래그를 제거하는 습식 에칭 단계를 더 포함할 수 있다. 또한, 레이저 머시닝 프로세스는 포켓 사이즈의 기판 개구들(30A)(도 2E)의 형성에 특히 적합할 것이다. 레이저 머시닝 프로세스를 수행하기 위한 적절한 레이저 시스템 중 하나는 Dublin, Ireland의 XSIL LTD에 의해 제조된 것으로서, 모델 번호 XISE 200로 지정되어 있다.
도 1D에 도시한 바와 같이, 기판 개구들(30)(도 1D)은 그 기판 개구들(30)의 내면 상의 절연층들(96)(도 1D)을 형성함으로써, 반도체 기판(12)의 잔존부로부터 전기적으로 절연될 수도 있다. 도 1D ~ 도 1G를 간단히 하기 위해, 절연층들(96)(도 1D)을 도 1D에만 도시하였다. 절연층들(96)은, 기상 증착, 캐필러리 주입, 또는 스크린-프린팅 등의 적절한 프로세스를 이용하여 퇴적된, 폴리이미드(polyimide) 또는 패릴렌(parylene) 등의 폴리머를 포함할 수 있다. 대안으로, 절연층들(96)(도 1D)은 저온 퇴적된 산화물 등의 퇴적된 산화물층을 포함할 수 있다. 다른 대안으로, 절연층들(96)은 실리콘의 산화에 의해 형성된 이산화규소 등의 성장된 산화물층을 포함할 수 있다. 도 1D에서, 절연층들(96)은 개구들(30)에만 도시되어 있다. 그러나, 절연층들(96)은 반도체 기판(12)의 후면(16)을 피복할 수도 있다. 이 경우, 후면(16) 상 및 기판 개구들(30) 내에는 블랭킷이 퇴적된 절 연층을 형성할 수 있으며, 기판 컨택트(18)의 내면(32)으로부터 절연층을 제거하도록 스페이서 에칭이 이용될 수 있다. 이전에 설명한 미국 특허 제6,841,883 B1호에는, 반도체 기판(12)의 후면(16) 상 및 기판 개구들(30) 내에 절연층들을 형성하기 위한 기술에 대해 더 설명되어 있다.
다음, 도 1E에 도시한 바와 같이, 본딩 캐필러리(34) 및 와이어 본더(38)를 이용하여 본딩 단계를 행한다. 도 1E에 설명된 실시예에서, 본딩 단계는 볼 본딩 프로세스를 포함한다. 그러나, 본딩 단계는 금 또는 알루미늄의 웨지(wedge) 본딩 프로세스 등의 웨지 본딩 프로세스, 또는 스터드 범핑 프로세스(stud bumping process)를 포함할 수도 있다. 대안으로, 후술하는 바와 같이, 본딩 단계는 싱글 포인트 TAB 본딩, 갱 본딩(gang bonding), 리본 본딩 등의 테이프 자동화 본딩(tape automated bonding; TAB) 프로세스를 포함할 수 있다. 다른 대안으로, 본딩 단계는 기판 컨택트들(18)의 내면(32)에 대한 솔더 볼(solder ball)들의 리플로우 본딩 등의 범핑 프로세스를 포함할 수 있다. 다른 범핑 프로세스는, 레이저 솔더 볼 범퍼를 이용하여 기판 컨택트들(18)의 내면(32) 상에 솔더 범프들의 형성을 포함할 수 있다. 다른 범핑 프로세스는 무연(lead free) 범프들을 디스펜싱 기구(170)(도 18A)로부터 직접적으로, 또는 범프 템플릿(186)(도 19)으로부터 이동에 의해 이동하는 것을 포함할 수 있다.
도 1E의 본딩 단계의 수행에서, 본딩 캐필러리(34) 및 와이어 본더(38)는 울트라 미세 피치(예컨대, < 65㎛)의 와이어 본딩 프로세스를 수행하도록 구성될 수 있다. 적합한 본딩 캐필러리 및 와이어 본더들은 Petaluma, CA의 SPT(Small Precision Tools)에 의해 제조된다. 적합한 본딩 캐필러리 중 하나는 모델링된 SBN(slim line bottleneck) 캐필러리로서 지정되어 있다. Willow Grove, PA의 Kulicke & Soffa Industries Inc. 역시, 적합한 본딩 캐필러리 및 와이어 본더를 제조한다. 예를 들어, Kulicke & Soffa Industries Inc.에 의해 제조된 모델 "8098"의 대면적 볼 본더는 약 65㎛까지의 피치에서 약 ±5㎛ 의 전체 본드 배치 정확도를 갖는다. 본딩 단계를 수행하기 위해 적절한 스터드 범퍼는 Kulicke & Soffa Industries Inc.에 의해 제조된 고속 대면적의 스터드 범퍼 "WAFER PRO PLUS" 이다. 와이어 본딩 시스템은, 또한 AZ Phoenix의 ESEC(USA), CA Vista의 Palomar Technolongies, CA Santa Clara의 Shinkwawa USA, CA San Jose ASM, CA Santa Clara의 Texmac 사의 Kaijo, 및 VA Newport News의 Muhibauer High tech 제조사로부터 이용가능하다.
도 1E에 도시한 바와 같이, 본딩 캐필러리(34)는 컨트롤러(도시하지 않음)로부터의 신호들에 응답하여 x, y, 및 z 방향으로 이동가능할 수 있다. 예시적인 실시예에서, 본딩 캐필러리(34)(도 1E)는 약 18㎛ ~ 약 150㎛의 직경을 갖는 와이어(36)를 기판 컨택트(18)의 내면(32)에 본딩하도록 구성된다. 와이어(36)는 반도체 패키징에 사용되는 종래의 와이어 재료, 예컨대 금, 금 합금, 구리, 구리 합금, 은, 은 합금, 알루미늄, 알루미늄-실리콘 합금, 및 알루미늄-마그네슘 합금을 포함할 수 있다. 또한, 와이어(36)는 납 등의 유해 물질(Reductions of hazardous substance; ROHS)을 함유하지 않는 금속, 또는 금속 합금을 포함할 수 있다. ROHS 비함유 금속의 예는 금 및 구리를 포함한다.
와이어 본더(38)(도 1E)는 본딩 캐필러리(34)를 통해 와이어(36)를 공급하도록 구성된 와이어 공급 기구(wire feed mechanism)(78)(도 1E)를 포함할 수도 있다. 와이어 공급 기구(78)는 전술한 와이어 본더들에 합체되는 것과 같은, 스탠다드 와이어 공급 기구를 포함할 수 있다. 예를 들어, 와이어 공급 기구(78)는 와이어 클램프들, 기계적 와이어 공급 기구, 롤러 공급 기구, 또는 선형 이동 클램크 및 공급 기구를 포함할 수 있다.
와이어 본더(38)(도 1E)는 본딩 캐필러리(34)를 기판 컨택트(18)와 정렬시키도록 구성되는 정렬 시스템(도시하지 않음)을 포함할 수도 있다. 또한, 와이어 본더(38)(도 1E)는 본딩 단계 동안에 반도체 기판(12) 및 기판 컨택트(18)를 지지하도록 구성되는 작업 홀더(48)를 포함할 수 있다. 이전 단계에서와 같이, 웨이퍼(10)는 본딩 단계 동안에 임시 캐리어(15)(도 2A) 내에 보유될 수 있다. 도시한 바와 같은 볼 본드의 형성에 있어서, 와이어 본더(38)(도 1E)는 와이어(36)의 단부 상에 볼(40)(도 1E)을 형성하도록 구성된 EFO(electronic flame off) 완드(wand)(도시하지 않음) 등의 소자를 포함할 수도 있다. 또한, 와이어 공급 기구(78)와 결합하는 본딩 캐필러리(34)는 볼(40)을 캡처하고, 기판 컨택트(18)의 내면(32)에 대해 볼(40)을 눌러, 와이어(36)와 기판 컨택트(18) 간의 본딩 커넥션(42)(도 1E)을 형성하도록 구성될 수 있다. 본딩 캐필러리(34)는 열 및 초음파 에너지를 볼(40)과 기판 컨택트(18)에 가하도록 구성될 수도 있다. 후술하는 바와 같이, 볼 본딩의 대안으로, 본딩 캐필러리(34)는 웨지 본드를 형성하도록 구성될 수 있다.
도 1F에 도시한 바와 같이, 와이어 공급 기구(78)와 결합하는 본딩 캐필러리(34)는, 와이어(36)가 선택 길이 L로 절단되는 절단 단계(severing step)를 수행하도록 구성될 수 있다. 절단 단계에서는 기판 컨택트(18)의 내면(32) 상 및 기판 개구(30) 내에 도전성 인터커넥트(44)를 형성한다. 또한, 본딩 단계의 파라미터들은, 도전성 인터커넥트(44)가 반도체 기판(12)의 후면(16)으로부터 길이 L로 투영되도록 제어될 수 있다. 길이 L에 대한 대표값은 약 50㎛ ~ 1000㎛일 수 있다.
다음, 도 1G에 도시한 바와 같이, 반도체 기판(12)의 후면(16) 상에 유전성 봉입제(encapsulant)(46)가 형성되는 봉입 단계를 행한다. 유전성 봉입제(46)는 도전성 인터커넥트(44), 및 그 도전성 인터커넥트(44)와 기판 컨택트(18) 간의 본딩 커넥션(42)을 보호하고 고형화하도록 구성된다. 유전성 봉입제(46)는, 스핀 온, 노즐 성막, 또는 기상 증착 등의 적절한 프로세스를 이용하여 성막된, 폴리이미드 또는 패릴렌 등의 경화성 폴리머(curable polymer)를 포함할 수 있다. 또한, 유전성 봉입제(46)가, 후면(16)을 피복하는 단일 재료층으로서 도시되어 있지만, 유전성 봉입제(46)는 복수의 재료층들을 포함할 수 있다. 다른 대안으로서, 절연성 봉입제(46)는 각 도전성 인터커넥트(44)를 개별적으로 지지하도록 각 기판 개구(30)에 도넛 형상으로 된 분리형 디스펜싱 폴리머를 포함할 수 있다.
유전성 봉입제(46)(도 1G)의 형성 단계에 후속하여, 예컨대, 소잉(sawing), 스크라이빙(scribing), 액체 분사(liquid jetting), 또는 액체를 통한 레이저 커팅 등의 싱귤레이트 단계는, 웨이퍼(10)로부터 칩 스케일의 반도체 컴포넌트(50)(도 1G)를 싱귤레이트하도록 행해질 수 있다. 대안으로, 복수의 싱귤레이트되지 않은 반도체 기판(12)을 포함하는 웨이퍼 사이즈의 컴포넌트가 제공될 수 있다.
도 1G에 도시한 바와 같이, 완성된 반도체 컴포넌트(50)는, 길이 L을 갖는 후면(16)으로부터 투영되는 도전성 인터커넥트(44)를 구비한 반도체 기판(12)을 포함한다. 또한, 반도체 컴포넌트(50)는 유전성 봉입제(46), 기판 컨택트(18)의 내면(32) 상의 본딩 커넥션(42) 및 지지 보호 도전성 인터커넥트(44)를 포함한다. 후술하는 바와 같이, 도전성 인터커넥트(44)는, 반도체 컴포넌트(50)를 다른 반도체 컴포넌트, 또는 플렉스 회로나 프린팅 회로 보드 등의 다른 기판에 탑재하기 위한 터미널 핀 컨택트(terminal pin contact)로서 사용될 수 있다. 또한, 복수의 도전성 인터커넥트(44)는 PGA(pin grid array) 등의 덴스 에리어 어레이(dense area array)로 구성될 수 있다. 후술하는 바와 같이, 도전성 인터커넥트(44)는, 도전성 인터커넥트(44)를 적층 어셈블리로 갖는 복수의 반도체 컴포넌트들을 인터커넥트하는 데 사용될 수도 있다.
도 3A ~ 도 3C를 참조하면, 대안적 실시예의 도전성 인터커넥트(44A)를 갖는 대안적 실시예의 반도체 컴포넌트(50A)가 도시되어 있다. 본 실시예에서, 반도체 기판(12)은 그 후면(16) 상에 위치하는 복수의 후면 컨택트(52)를 포함한다. 예를 들어, 각 기판 컨택트(18)는 관련된 후면 컨택트(52)를 포함할 수 있다. 후면 컨택트(52)는 적절한 감법(subtractive) 또는 가법(additive) 금속 배선 프로세스(metallization process)를 이용하여 형성될 수 있다.
도전성 인터커넥트(44A)(도 3A)는 전술하고 도 1E 및 도 1F에 도시한 바와 같이 형성된, 기판 컨택트(18)를 갖는 본딩 커넥션들(42)을 포함한다. 그러나, 도 전성 인터커넥트(44A)(도 3A)는 또한 후면 컨택트(52)를 갖는 제2 본딩 커넥션들(54)을 포함한다. 본딩 커넥션들(42)에서와 같이, 제2 본딩 커넥션(54)은 본딩 캐필러리(34)(도 1E) 및 와이어 본더(38)(도 1E)를 이용하여 형성될 수 있다. 그러나, 이 경우 제2 본딩 커넥션들(54)은 "볼" 본드가 아닌 "웨지(wedge)" 본드를 포함한다. 웨지 본드는 "스티치 본드(stitch bond)"로 언급되기도 한다.
또한, 반도체 컴포넌트(50A)는 도전성 인터커넥트들(44A) 및 후면 컨택트들(52)과 전기적으로 도통하는 터미널 컨택트(58)(도 3B) 및 후면 도전체들(56)(도 3B)을 포함한다. 후면 도전체들(56)은 후면 컨택트들(52)에 대해 동일한 금속 배선 프로세스를 이용하여 형성될 수 있다. 터미널 컨택트들(58)은 금속 배선 프로세스, 스터드 범핑 프로세스 또는 볼 본딩 프로세스를 이용하여 형성된, 금속, 솔더, 또는 도전성 폴리머 볼, 범프 또는 핀을 포함할 수 있다. 또한, 터미널 컨택트들(58)은 볼 그리드 어레이, 핀 그리드 어레이, 에지 어레이 또는 중앙 어레이 등의, 에리어 어레이로 형성될 수 있다.
터미널 컨택트들(58)은 도전성 인터커넥트들(44A)의 루프 높이 LH보다 큰 외경을 갖는 것이 바람직하다. 이는, 터미널 컨택트들(58)이 플립 칩 본딩 구조에 사용되는 경우에, 도전성 인터커넥트들(44A)이 다른 컴포넌트 또는 다른 기판과 접속함으로써 단락을 방지한다. 예를 들어, 터미널 컨택트들(58)은 선택된 직경(예컨대, 200㎛)을 갖는 볼들을 포함할 수 있으며, 도전성 인터커넥트들(44A)은 선택된 루프 높이 LH(예컨대, 100㎛)를 가질 수 있다. 터미널 컨택트들(58)의 직경에 대한 대표적인 범위는 60 ~ 500㎛일 수 있다. 루프 높이 LH에 대한 대표적인 범위 는 15 ~ 400㎛일 수 있다.
도 3D를 참조하면, 대안적인 실시예의 반도체 컴포넌트(50B)는 기판 컨택트들(52B)을 나란히 둘러싸도록 사이즈화 및 형성화된 기판 개구(30B)를 포함한다. 또한, 도전성 인터커넥트들(44B)은 도 3A 및 도 3B의 도전성 인터커넥트들(44A)에 대해 도시하고 설명한 바와 같이, 기판 컨택트들(18B) 및 후면 컨택트들(52B)에 본딩된다. 기판 개구(30B)는, 기판 개구(30)(도 1D)에 대해 전술한 바와 같이, 에칭 처리를 이용하여 형성될 수 있다. 또한, 기판 컨택트들(18B) 및 도전성 인터커넥트들(44B)는, 전술한 본딩 캐필러리(34)(도 1E)를 이용하여, 약 25㎛의 크기의 간격 S를 가질 수 있다. 반도체 컴포넌트(50B)는 또한, 외측 전기적 커넥션들을 만들기 위해 노출된 루프부들(82B)을 남기는 한편, 실질적으로는 도전성 인터커넥트들(44B)을 봉입하는 유전성 봉입제(46B)를 포함한다.
도 3E 및 도 3F를 참조하면, 대안적인 실시예의 반도체 컴포넌트들(50C-1, 50C-2)(도 3F)이 도시되어 있다. 도 3E에 도시한 바와 같이, 반도체 웨이퍼(10) 상의 인접한 반도체 기판들(12-1, 12-2)은 SA(street area)에 의해 분리되어 있다. 또한, 기판 개구(30C)는 SA를 스팬하고, 인접한 반도체 기판들(12-1, 12-2) 상의 기판 컨택트들(18C-1, 18C-2)을 나란히 에워싼다. 도 3E에 도시한 바와 같이, 기판 컨택트들(18C-1, 18C-2)에는, 어느 한 쪽 단부에 웨지 본드들(54C)을 이용하여 루프 와이어(82C)가 본딩된다. 또한, 유전성 봉입제(46C)는, 그 팁부(tip portion)가 노출된 상태로 남겨 두는 한편, 루프 와이어(82C)(도 3E)를 실질적으로 봉입한다. 도 3F에 도시한 바와 같이, 싱귤레이트 단계 동안, SA(도 3E)에는 소우 컷(saw cut) 등의 그루브(53)가 형성되어, 반도체 기판들(12-1, 12-2)을 분리하고, SA(도 3E)에 루프 와이어(82C)를 절단한다. 반도체 컴포넌트(50C-1, 50C-2)(도 3F)는 절단된 루프 와이어(82C)(도 3E)에 의해 형성된 도전성 인터커넥트들(44C-1, 44C-2)을 포함한다. 도전성 인터커넥트들(44C-1, 44C-2)은 유전성 봉입제(46C) 내에 입베딩되지만, 반도체 컴포넌트들(50C-1, 50C-2)에 대한 외측 전기적 커넥션들을 만들기 위한 노출된 팁부들을 갖는다.
도 3G를 참조하면, 대안적인 실시예의 반도체 컴포넌트(50D)는 기판 컨택트들(18D)을 나란히 에워싸는 기판 개구(30D)를 포함한다. 또한, 도전성 인터커넥트들(44D)은, 도전성 인터커넥트들(44)(도 1F)에 대해 전술한 바와 같이 기판 컨택트들(18D)에 본딩된다. 기판 컨택트들(18D), 및 도전성 인터커넥트들(44D)은 전술한 본딩 캐필러리(34)(도 1E)를 이용하여, 약 25㎛의 크기의 간격 S를 가질 수 있다. 또한, 도전성 인터커넥트들(44D)은, 플렉스 회로 또는 PCB 등의 다른 기판 상의 전극들과 도전성 인터커넥트들(44D) 사이에 본딩 커넥션들을 형성하도록 구성된, 솔더 또느 금 등의 쉽게 본딩가능하거나 비산화물인 재료로 형성된 볼 팁부들(60)을 포함할 수 있다. 또한, 반도체 컴포넌트(50D)는, 볼 팁부들(60)을 노출한 상태로 남겨 두는 한편, 도전성 인터커넥트들(44D)을 실질적으로 봉입하고 고형화하는 유전성 봉입제(46D)를 포함한다.
도 3H를 참조하면, 대안적인 실시예의 반도체 컴포넌트(50T)는 반도체 컴포넌트(50D)(도 3G)와 거의 유사하다. 그러나, 반도체 컴포넌트(50T)는, 기판 컨택트들(18T)에 본딩되고 평탄화된 유전체층(46T)에 입베딩된 평면 도전성 커넥션 들(44T)을 포함한다. 평면 도전성 인터커넥트들(44T) 및 평면 유전체층(46T)은, 도 1B의 씨닝 단계에 대해 전술한 바와 같이, CMP(chemical mechanical planarization), 그라인딩, 또는 폴리싱 등의 평탄화 처리를 이용하여 형성될 수 있다.
도 3I를 참조하면, 대안적인 실시예의 반도체 컴포넌트(50U)는 반도체 컴포넌트(50)(도 1G)와 거의 유사하다. 그러나, 반도체 컴포넌트(50U)는 기판 컨택트들(18)에 본딩된 기판 개구들(30)(또는 도 2E의 기판 개구들(30A)) 내의 금속 또는 도전성 폴리머 범프들의 형태를 갖는 도전성 인터커넥트들(44U)을 포함한다. 도전성 인터커넥트들(44U)은 솔더 볼 범핑, 스터드 범핑 또는 리플로우 본딩 등의 범핑 프로세스를 이용하여 형성될 수 있다. 대안으로, 반도체 인터커넥트들(44U)은 무전해 증착(electroless deposition) 또는 스크린 프린팅 등의 성막 처리를 이용하여 형성될 수 있다. 예시적인 실시예에서, 폴리머 인터커넥트들(44U)은 기판 개구(30)의 깊이와 거의 동일하거나 또는 그보다 다소 큰 높이를 갖는다. 또한, 반도체 컴포넌트(50U)는 반도체 기판(12)의 후면(16) 및 개구(30)의 측벽들을 피복하는 절연층(96U)을 포함한다. 전기적 절연층(96U)은, 절연층(96)(도 1D)에 대해 전술한 바와 마찬가지의 증착 처리 또는 성막 처리를 이용하여 형성될 수 있다.
도 3J를 참조하면, 대안적인 실시예의 반도체 컴포넌트(50LF)는 반도체 컴포넌트(50)(도 1G)와 거의 유사하다. 또한, 반도체 컴포넌트(50LF)는 반도체 기판(12)의 후면(16) 및 개구들(30A)의 측벽들을 피복하는 전기적 절연층(96LF)을 포함한다. 그러나, 반도체 컴포넌트(50LF)는, 개구들(30A)을 실질적으로 채우는 평 면 솔더 플러그 형태의 도전성 인터커넥트들(44LF)을 포함한다. 도전성 인터커넥트(44LF)는, 무연 솔더 등의 솔더를 기판 컨택트들(18)의 내면(32)상으로, 그리고 개구(30A)로 퇴적함으로써 형성될 수 있다. 후술하는 바와 같이, 도전성 인터커넥트들(44LF)은, 디스펜싱 기구로부터의 직접적인 퇴적, 또는 디스펜싱 기구에 의해 솔더로 채워진 캐비티(cavity)를 갖는 범프 템플릿으로부터의 이동에 의해 형성될 수 있다. 도전성 인터커넥트들(44LF)을 형성하기 위한 시스템 및 방법은 도 18A, 도 18B 및 도 19에 도시되어 있으며, 이는 후술한다.
도 4A ~ 도 4C를 참조하여, 본딩 단계가 TAB(tape automated bonding) 프로세스를 이용하여 행해지는, 본 방법의 대안적인 실시예를 설명한다. 도 4A에 도시한 바와 같이, 반도체 기판(12)은 전술한 바와 같이, 씨닝 단계의 처리 대상이다. 반도체 기판(12)은, 전술한 바와 같이 기판 개구 형성 단계를 이용하여 형성된 기판 컨택트들(18)과 정렬되는 기판 개구들(30)을 포함한다. 또한, 반도체 기판(12)은 전술한 바와 같은 금속 배선 프로세스를 이용하여 형성되는 후면 컨택트들(52) 및 후면 도전체들(56)을 포함한다.
우선, 도 4A에 도시한 바와 같이, 기판 컨택트들(18) 상에는 본딩 페디스털(67)이 형성된다. 또한, 후면 컨택트들(52) 상에는 본딩 페디스털(69)이 형성된다. 본딩 페디스털(67, 69)은 Au, Cu, 솔더 등의 종래의 본딩가능한 TAB 금속, 및 이들 금속들의 합금들을 포함할 수 있다. 본딩 페디스털(67, 69)은 원뿔형, 구형, 돔형, 및 범프형을 포함하는 적절한 임의의 형상을 가질 수 있다. 또한, 본딩 페디스털(67, 69)은 접착 금속층(예컨대, Cr, Ti, Al), 배리어 금속층(예컨대, Ta, Cu, Pd, Pt, Ni), 및 범프 금속층(예컨대, Au, Cu, 솔더) 등의 복수의 서로 다른 금속층을 포함할 수 있다. 본딩 페디스털(67, 69)은 마스크를 통한 퇴적 또는 스크린 프린팅, 전해 도금(electrolytic plating), 무전해 도금 등의 적절한 프로세스를 이용하여 형성될 수 있다. 이들 프로세스에 대한 대안으로서, 본딩 페디스털(67, 69)은 Kulicke & Soffa Industries, Inc.에 의해 제조된 전술한 스터드 범퍼 등의 스터드 범퍼를 이용하여 형성된 스터드 범프들을 포함할 수 있다.
도 4A에도 도시한 바와 같이, TAB 본딩 단계를 수행함에 있어서, 플렉스 회로(61)가 제공된다. 플렉스 회로(61)는 MN, St. Paul의 3M사에 의해 제조된 TAB 테이프, 또는 일본의 Nitto Denko에 의해 제조된 "ASMAT" 등의 멀티층 TAB 테이프를 포함할 수 있다. 플렉스 회로(61)는, 폴리이미드 또는 포토이미지블 폴리머(photoimageable polymer) 등의 재료로 형성되어 있는 폴리머 기판(65)에 탑재된 플렉스 회로 도전체들(63)을 포함한다. 플렉스 회로(61)는, 플렉스 회로 도전체들(63)의 터미널부들이 본딩 페디스털(67, 69)과 정렬되도록 구성된다.
도 4B에 도시한 바와 같이, 플렉스 회로 도전체들(63)의 터미널부들을 본딩 페디스털(67, 69)에 본딩하는 데에는 TAB 시스템의 본딩 툴(71)이 사용될 수 있다. 본딩 툴(71)은 써모드 툴(thermode tool), 갱 본딩 툴, 열압착(thermocompression) 본딩 툴, 또는 열음파 본딩 툴을 포함할 수 있다. 적합한 본딩 툴들, 및 본딩 시스템은 PA Willow Grove의 Kulicke & Soffa 사, AZ Phoenix의 ESE(USA) 사, CA Monrovia의 Unitek Equipment, 및 그외 제조사들로부터 이용가능하다.
도 4C에 도시한 바와 같이, 본딩 단계에 후속하여, 반도체 컴포넌트(50E)는, 각 단부에서 본딩 페디스털(67, 69)에 본딩된 플렉스 회로 도전체들(63)을 갖는 플렉스 회로(61)을 포함하는 도전성 인터커넥트들(44E)을 포함한다. 또한, 반도체 컴포넌트(50E)는 전술한 바와 같은 도전성 인터커넥트들(44E)과 전기적으로 도통되어 있는 터미널 컨택트들(58)을 포함한다.
도 4D ~ 도 4F를 참조하여, 도 4A ~ 도 4C의 방법의 대안적인 실시예를 설명한다. 본 실시예에서는, 범핑 플렉스 회로(61B)가 이용되지 않기 때문에, 본딩 페디스털(67, 69)(도 4A)이 형성되지 않는다. 도 4D에 도시한 바와 같이, 범핑 플렉스 회로(61B)는 어느 한쪽의 단부에 Au, Cu, 또는 솔더 등의 본딩가능한 금속으로 형성된 범프들(73)을 갖는 플렉스 회로 도전체들(63B)을 포함한다. 도 4E에 도시한 바와 같이, 본딩 툴(71)은 범프들(73)을 기판 컨택트들(18) 및 후면 컨택트들(52)에 직접적으로 본딩한다. 도 4F에 도시한 바와 같이, 반도체 컴포넌트(50F)는, 기판 컨택트들(18) 및 후면 컨택트들(52)에 본딩된 플렉스 회로 도전체들(63B)을 갖는 범핑 플렉스 회로(61B)를 포함하는 도전성 인터커넥트들(44F)을 포함한다. 또한, 반도체 컴포넌트(50F)는 전술한 바와 같이, 도전성 인터커넥트들(44F)과 전기적으로 도통되어 있는 터미널 컨택트들(58)을 포함한다.
도 5A ~ 도 5D를 참조하면, 본 방법의 대안적인 실시예가, 싱글 포인트 TAB 본딩에 대해 구성된 플렉스 회로(61SP)를 이용하여 행해진다. 우선, 도 5A에 도시한 바와 같이, 반도체 기판(12)은 전술한 바와 같은 기판 컨택트들(18) 및 기판 개구들(30)을 포함한다. 또한, 반도체 기판(12)는 개구들(30)의 측벽들 및 반도체 기판(12)의 후면(16)을 피복하는 전기적 절연층(96SP)을 포함한다. 전기적 절연 층(96SP)은 전기적 절연층(96)(도 1D)에 대해 전술한 바와 같이 형성될 수 있다.
도 5A 및 도 5D에 도시한 바와 같이, 싱글 포인트 플렉스 회로(61SP)는 기판 컨택트(18)과 정렬된 본딩 개구(81SP)를 갖는 폴리머 기판(65SP)을 포함한다. 또한, 폴리머 기판(65SP)은 터미널 컨택트들(58SP)(도 5C)을 탑재하기 위해 구성된 에리어 어레이의 터미널 컨택트 개구들(85SP)을 포함한다. 폴리머 기판(65SP)은 듀퐁 또는 히타치에 의해 제조된 것과 같은 포토이미지블 폴리머를 포함할 수 있다. 지지 구조를 제공하는 것 외에, 폴리머 기판(65SP)은 터미널 컨택트들(58SP)(도 5C)에 대한 솔더 마스크로서 기능하기도 한다.
또한, 싱글 포인트 플렉스 회로(61SP)는 폴리머 기판(65SP)의 내면 상에 플렉스 회로 도전체들(63SP)을 포함한다. 플렉스 회로 도전체들(63SP)은 터미널 컨택트 개구들(85SP)과 정렬된 터미널 컨택트 패드들(79SP)을 포함한다. 또한, 플렉스 회로 도전체들(63SP)은 기판 컨택트들(18)에 대한 본딩을 위해 구성된 본딩 패드들(87SP)을 포함한다. 또한, 싱글 포인트 플렉스 회로(61SP)는, 플렉스 회로(61C)를 반도체 기판(12)에 접착하도록 구성된 유연성(compliant) 접착층(57SP)을 포함한다. 유연성 접착층(57SP)은, 플렉스 회로(61SP)와 반도체 기판(12) 사이의 임의의 TCE 불일치를 보상하기 위한 팽창 부재, 및 접착 부재로서 구성된, 실리콘 또는 에폭시 등의 폴리머 재료를 포함할 수 있다.
도 5B에 도시한 바와 같이, 싱글 포인트 본딩 툴(71SP)은, 플렉스 회로 도전체들(63SP) 상의 본딩 패드들(87SP)을 기판 컨택트들(18)에 본딩하도록 사용될 수 있다. 이 경우, 본딩 개구(81SP)는 싱글 포인트 본딩 툴(71SP)에 대한 액세스를 제공한다. 적합한 싱글 포인트 본딩 툴들(71SP)은 Kulicke & Soffa 및 그외 제조사들에 의해 제조된다.
도 5C에 도시한 바와 같이, 터미널 컨택트들(58SP)은, 터미널 컨택트들(58)(도 3A)에 대해 전술한 바와 실질적으로 같은 본딩 또는 퇴적 프로세스를 이용하여 터미널 컨택트 패드들(79SP) 상에 형성될 수 있다. 또한, 도 5C에 도시한 바와 같이, 반도체 컴포넌트(50SP)는 반도체 기판(12) 및 그 곳에 부착된 싱글 포인트 플렉스 회로(61SP)를 포함한다. 또한, 반도체 컴포넌트(50SP)는, 플렉스 회로 도전체들(63SP)의 부분들 및 기판 컨택트들(18)에 본딩된 본딩 패드들(87SP)을 포함하는 도전성 인터커넥트들(44SP)을 포함한다. 또한, 반도체 컴포넌트(50SP)는 도전성 인터커넥트들(44SP)과 전기적으로 도통해 있는 에리어 어레이의 터미널 컨택트들(58SP)을 포함한다. 또한, 터미널 컨택트들(58SP)은 OLB(outer lead bonds)로서 당해 기술 분야에 공지되어 있다.
도 6A ~ 도 6C를 참조하여, 플렉스 회로(61C)를 반도체 기판(12)에 부착하도록 구성된 유연성 접착층(57C) 및 폴리머 기판(65C)을 갖는 플렉스 회로(61C)를 이용하여 본딩 단계를 행하는, 본 방법의 대안적인 실시예를 설명한다. 폴리머 기판(65C)은 그 외면 상에 터미널 컨택트 패드들(79C)과 전기적으로 도통되어 있는 내면 상의 플렉스 회로 도전체들(63C)을 포함한다. 대안으로, 후술하는 바와 같이, 플렉스 회로 도전체들(63C)은 폴리머 기판(65C)의 외면 상에 형성될 수 있다.
도 6B에 도시한 바와 같이, 본딩 툴(71)은 플렉스 회로 도전체들(63C)의 터미널부들을 기판 컨택트들(18) 상의 페디스털(67)에 본딩한다. 또한, 유연성 접착 층(57C)은 유연성 접착층(57SP)(도 5A)에 대해 전술한 바와 마찬가지로, 플렉스 회로(61C)를 반도체 기판(12)에 부착한다.
도 6C에 도시한 바와 같이, 반도체 기판(65C)에 대한 플렉스 회로(61C)의 부착에 후속하여, 터미널 컨택트들(58)(도 3A)에 대해 전술한 바와 마찬가지로, 터미널 컨택트 패드들(79C)에 터미널 컨택트들(58FC)이 본딩된다. 도 6C에도 도시한 바와 같이, 반도체 컴포넌트(50G)는, 기판 컨택트들(18)에 본딩된 플렉스 회로 도전체들(63C)을 갖는 플렉스 회로(61C)를 포함하는 도전성 인터커넥트들(44G)을 포함한다. 또한, 도전성 인터커넥트들(44G)은 폴리머 기판(65C)의 내면 상의 도전성 인터커넥트들(44F)과 전기적으로 도통해 있는 폴리머 기판(65C)의 외면 상의 터미널 컨택트들(58FC)을 포함한다.
도 6D를 참조하면, 대안적인 실시예의 반도체 컴포넌트(50OS)는 반도체 컴포넌트(50G)(도 6C)와 거의 유사하다. 그러나, 반도체 컴포넌트(50OS)는 폴리머 기판(65OS)의 외면 상의 플렉스 회로 도전체들(63OS)을 갖는 플렉스 회로(61OS)를 포함한다.
도 7A를 참조하면, 대안적인 실시예의 반도체 컴포넌트(50H)는 폴리머 기판(65D)의 내면 상의 플렉스 회로 도전체들(63D)을 갖는 플렉스 회로(61D)를 포함한다. 대안으로, 플렉스 회로 도전체들(63D)은 폴리머 기판(65D)의 외면 상에 위치할 수 있다. 플렉스 회로 도전체들(63D)은, 범핑 플렉스 회로 도전체들(63B)(도 5C)에 대해 전술한 바와 마찬가지로, 기판 컨택트들(18)에 직접 본딩된 범프들(73D)을 포함한다. 또한, 반도체 컴포넌트(50H)는, 스페이서들(77D), 및 플렉스 회로(61D)와 반도체 기판(12) 사이의 유전성 봉입제(46D)를 포함한다. 스페이서(77D)는 실리콘, 에폭시, 또는 접착 재료 등의 전기적 절연 폴리머 재료를 포함할 수 있다. 스페이서들(77D)은 태킹(tacking) 구성으로, 또는 연속 리지(ridge)로서 형성될 수 있으며, 플렉스 회로(61D) 상에 미리 형성될 수 있다. 유전성 봉입제(46D)는 플렉스 회로(61D)와 반도체 기판(12) 간의 임의의 TCE 불일치에 대한 보상을 위해 구성된 언더필 폴리머를 포함할 수 있다. 본 명세서에 참조로서 포함되는, 발명의 명칭이 "Semiconductor Package Including Flex Circuit, Interconnects And Dense Array External Contacts"인 미국 특허 제6,740,960 B1는 플렉스 회로 도전체들에 대한 범프들의 본딩에 대해 더 자세히 기술한다.
도 7B를 참조하면, 대안적인 실시예의 반도체 컴포넌트(50I)는, 기판 컨택트들(18) 상의 본딩 페디스털(67)과 정렬된 개구들(81E)을 갖는 폴리머 기판(65E)을 구비한 플렉스 회로(61E)를 포함한다. 개구들(81E)은, 플렉스 회로 도전체들(63E)의 중간부들을 기판 컨택트들(18) 상의 본딩 페디스털(67)에 본딩하기 위한 본딩 툴(71)에 대한 액세스를 제공한다. 또한, 스페이서들(77E)은 본딩 프로세스 중에 반도체 기판(12)으로부터 폴리머 기판(65E)을 이격시킨다. 스페이서들(77E)은 스페이서들(77D)(도 7A)에 대해 전술한 바와 마찬가지로 구성될 수 있다.
도 7C를 참조하면, 대안적인 실시예의 반도체 컴포넌트(50J)는, 도전성 폴리머층(83F)을 이용하여 기판 컨택트들(18) 상의 본딩 페디스털(67)에 본딩된 폴리머 기판(65F) 상의 플렉스 회로 도전체들(63F)을 갖는 플렉스 회로(61)를 포함한다. 도전성 폴리머층(83F)은 z 방향으로 전기적 도전성을, x 방향 및 y 방향으로는 전 기적 절연을 제공하도록 구성된 전기 절연 기반 재료의 도전성 입자들(89F)을 포함한다. 도전성 폴리머층(83F)은 N.J. Trenton의 A.I. Technology에 의해 제조된 "Z-POXY", 또는 MN Northfield의 Sheldahl에 의해 제조된 "SHELL-ZAC" 등의 z-축 이방성 접착제를 포함할 수 있다.
도 7D를 참조하면, 대안적인 실시예의 반도체 컴포넌트(50H)는 기판 컨택트(18) 상의 본딩 페디스털(67)에 직접 본딩된 터미널 컨택트들(58K)을 포함한다. 터미널 컨택트들(58K)은 본딩 페디스털(67)에 본딩되는, 금속 또는 도전성 폴리머 볼들 또는 범프들을 포함할 수 있다. 예를 들어, 솔더 볼은, 열 리플로우 오븐, 또는 레이저 솔더 볼 범퍼를 이용하여 본딩된 리플로우 및 페디스털 상에 위치할 수 있다. 다른 예로서, 터미널 컨택트들(58K)은 스터드 범퍼를 이용하여 본딩 페디스털(67) 상에 형성된 금속 범프들을 포함할 수 있다. 다른 예로서, 터미널 컨택트들(58K)은 본딩 페디스털(67)과 접촉하여 경화된 도전성 폴리머 범프들을 포함할 수 있다.
도 8A ~ 도 8D를 참조하여, 스터드 범핑 프로세스를 이용하여 본딩 단계를 행하는, 대안적인 실시예의 방법을 설명한다. 도 8A에 도시한 바와 같이, 반도체 기판(12)은 전술한 바와 같이, 기판 컨택트들(18) 및 기판 개구들(30)을 포함한다. 또한, 반도체 기판(12)은, 반도체 기판(12)의 후면(16) 및 개구들(30)의 측벽들을 피복하는 전기 절연층(96ST)을 포함한다. 전기 절연층(96ST)은 전기 절연층(96)(도 1D)에 대해 전술한 바와 마찬가지로 형성될 수 있다.
도 8A에도 도시한 바와 같이, 기판 컨택트들(18) 상에는 범프들(91ST)이 형 성된다. 범프들(92ST)은 Kulicke & Soffa 사에 의해 제조된 전술한 스터드 범퍼 등의 스터드 범퍼를 이용하여 형성된 스터더 범프들을 포함할 수 있다. 대안으로, 범프들(91ST)은, 무전해 증착 또는 스크린 프린팅 등의 퇴적 프로세스, 또는 솔더 볼들의 열 리플로우 또는 레이저 솔더 볼 본딩 등의 본딩 프로세스를 이용하여, 기판 컨택트들(18) 상에 형성된 금속 범프들 또는 볼들을 포함할 수 있다.
도 8B에 도시한 바와 같이, 플렉스 회로(61ST)는, 터미널 컨택트 패드들(79ST)과 전기적으로 도통해 있는 외면 상의 플렉스 회로 도전체들(63ST), 및 폴리머 기판(65ST)을 포함한다. 대안으로, 플렉스 회로 도전체들(63ST)은 폴리머 기판(65ST)의 내면 상에 형성될 수 있다. 또한, 플렉스 회로 도전체들(63ST)은 기판 컨택트들(18) 상의 범프들(92ST)과 정렬하는 개구들(93ST)을 포함한다. 또한, 폴리머 기판(65ST)은 유연성 접착층(57SP)(도 5A)에 대해 전술한 바와 마찬가지로 유연성 접착층(57ST)을 포함한다.
도 8C에 도시한 바와 같이, 플렉스 회로는 유연성 접착층(57ST)을 이용하여 반도체 기판(12)에 부착되어 있다. 또한, 플렉스 회로 도전체들(63ST)의 개구들(93ST) 은 기판 컨택트들(18) 상의 범프들(91ST)과 정렬된다. 도 8C에도 도시한 바와 같이, 기판 컨택트들(18) 상의 범프들(91ST)에 본딩되는 개구들(93ST) 내에 제2 범프들(95ST)을 형성하기 위해 본딩 캐필러리(34ST)가 사용된다. 예시적인 실시예에서, 본딩 캐필러리(34ST)는 스터드 범프들로서 제2 범프들을 형성하도록 구성된다. 그러나, 제2 범프들(95ST)은 당해 기술 분야에서 사용되는 "안전 본드(security bond)"와 유사한, 웨지 본드를 포함할 수도 있다.
도 8D에 도시한 바와 같이, 제2 범프들(95ST)은, 기판 컨택트들(18) 상의 범프들(91ST)과 플렉스 회로 도전체들(63ST) 사이에 리벳형(rivet like) 본딩 커넥션들을 형성한다. 리벳형 커넥션들을 형성하기 위해, 제2 범프들(95ST)은, 제2 범프들(95ST) 상의 고리형 숄더(annular shoulder)들이 플렉스 회로 도전체들(63ST)을 범프들(91ST)에 본딩하도록 플렉스 회로 도전체들(63ST)에서의 개구들(93ST)보다 큰 외경을 가질 수 있다. 또한, 실질적으로 터미널 컨택트들(58)(도 3A)에 대해서 전술한 바와 같이 터미널 컨택트 패드들(79ST) 상에 터미널 컨택트들(58ST)을 형성한다. 반도체 컴포넌트(50ST)는 범프들(91ST) 및 제2 범프들(95ST)을 포함하는 도전성 인터커넥트들(44ST)을 포함한다.
도 8E를 참조해 보면, 다른 실시예의 반도체 컴포넌트(50WB)는 실질적으로 반도체 컴포넌트(50ST)(도 8D)와 유사하다. 그러나, 반도체 컴포넌트(50WB)는 기판 컨택트들(18)와 플렉스 회로 도전체(63WB)에 와이어 본딩되는 와이어들을 포함하는 도전성 인터커넥트들(44WB)을 포함한다. 또한, 플렉스 회로 도전체들(63WB)은 반도체 기판(12)에 부착되는 폴리머 기판(65WB) 상에 장착된다. 게다가, 와이어 본드 봉입제(46WB)가 도전성 인터커넥트들(44WB)을 봉입한다.
도 9를 참조해 보면, 모듈 컴포넌트(98)가 도시되어 있다. 모듈 컴포넌트(98)는 모듈 기판, PCB, 또는 다이나 칩 스케일 패키지 등의 다른 반도체 컴포넌트와 같은 지지 기판(100)에 장착되는 반도체 컴포넌트(50)를 포함한다. 지지 기판(100)은 반도체 컴포넌트(50) 상의 도전성 인터커넥트들(44)을 수용하도록 구성된 도금된 개구들(102)을 포함한다. 지지 기판(100)은 또한 도금된 개구들(102)과 전기적으로 도통하는 도전체들(138) 및 터미널 컨택트들(140)을 포함한다. 또한, 도금된 개구들(102)과 도전성 인터커넥트들(44) 사이에는 본딩된 커넥션들(104)이 형성된다. 본딩된 커넥션들(104)은 도금된 개구들(102)과 도전성 인터커넥트들(44) 사이에 형성되는 솔더 조인트들, 기계적 커넥션들, 웰딩된 커넥션들, 또는 도전성 폴리머 커넥션들을 포함할 수 있다.
도 10을 참조해 보면, 언더필된(underfilled) 컴포넌트(106)가 도시되어 있다. 언더필된 컴포넌트(106)는 모듈 기판, PCB, 또는 다이나 칩 스케일 패키지 등의 다른 반도체 컴포넌트와 같은 지지 기판(108)에 장착되는 반도체 컴포넌트(50)를 포함한다. 반도체 기판(108)은 반도체 컴포넌트(50) 상의 도전성 인터커넥트들(44)에 물리적으로 본딩되도록 구성된 전극들(110)을 포함한다. 또한, 전극들(110)과 도전성 인터커넥트들(44) 사이에는 본딩된 커넥션들(114)이 형성된다. 본딩된 커넥션들(114)은 전극들(110)과 도전성 인터커넥트들(44) 사이에 형성되는 솔더 조인트들, 기계적 커넥션들, 웰딩된 커넥션들, 또는 도전성 폴리머 커넥션들을 포함할 수 있다. 언더필된 컴포넌트(106)는 또한 반도체 컴포넌트(50)와 지지 기판(108) 사이의 갭에 위치하는 언더필층(112)을 포함한다. 언더필층(112)은 퇴적 경화된 에폭시와 같은 종래의 언더필 재료를 포함할 수 있다. 선택적으로, 언더필층(112)은 반도체 컴포넌트(50)로부터 방열하도록 구성된 재료를 포함할 수 있다.
도 11A를 참조해 보면, 적층된 반도체 컴포넌트(116)가 도시되어 있다. 적층된 반도체 컴포넌트(116)는 도전성 인터커넥트들(44A) 및 터미널 컨택트들(58)을 갖는 반도체 컴포넌트(50A)를 포함한다. 터미널 컨텍트들(58)은 지지 기판(도시 생략) 상의 메이팅(mating) 전극들(도시 생략)에 본딩될 수 있다. 적층된 반도체 컴포넌트(116)는 또한 반도체 컴포넌트(50A) 상에 적층된 2개의 반도체 컴포넌트들(50)을 포함한다. 중간 반도체 컴포넌트(50) 상의 도전성 인터커넥트들(44)은 반도체 컴포넌트(50A) 상의 대응하는 기판 컨택트들(18)에 본딩된다. 또한, 상부 반도체 컴포넌트(50) 상의 도전성 인터커넥트들(44)은 중간 반도체 컴포넌트(50) 상의 기판 컨택트들(18)에 본딩된다. 게다가, 도전성 인터커넥트들(44)과 기판 컨택트들(18) 사이에는 본딩된 커넥션들(118)이 형성된다. 본딩된 커넥션들(118)은 실질적으로 전술한 바와 같이, 본딩 툴(71)(도 4b)을 이용하여 형성되는 열압착(thermocompressive) 커넥션들, 열음파(thermosonic) 커넥션들, 또는 초음파(ultrasonic) 커넥션들을 포함할 수 있다. 이와 달리, 본딩된 커넥션들(118)은 도전성 인터커넥트들(44A)과 인접한 반도체 컴포넌트(50 또는 50A) 상의 기판 컨택트들(18) 사이에 형성되는 솔더 조인트들, 기계적 커넥션들, 웰딩된 커넥션들, 또는 도전성 폴리머 커넥션들을 포함할 수 있다. 다른 대안으로서, 본딩된 커넥션들(118)은 적층된 반도체 컴포넌트(116)를 분해 및 재조립할 수 있게 하는 분리 가능한 커넥션들일 수 있다. 또한, 반도체 컴포넌트들(50, 50A) 사이의 갭들에는 언더필층들(120)이 형성되어, 적층된 반도체 컴포넌트(116)에서 특정 방향으로 열을 전도하거나 TCE 부정합을 보상할 수 있다.
도 11B를 참조해 보면, 다른 실시예의 적층된 반도체 컴포넌트(116A)가 도시되어 있다. 적층된 반도체 컴포넌트(116A)는 실질적으로 반도체 컴포넌트(50)(도 1G)와는 유사하나, 기판 컨택트들(18)과 전기적으로 도통하는 회로면(14) 상의 도전체들(142) 및 터미널 컨택트들(144)을 포함하는 반도체 컴포넌트(50L)를 포함한다. 적층된 반도체 컴포넌트(116A)는 또한, 인접한 도전성 인터커넥트들(44) 및 기판 컨택트들(18)에 본딩되는 금속층들 또는 도전성 폴리머층들과 같은 본딩된 커넥션들(118A)을 갖는 2개의 적층된 반도체 컴포넌트들(50)를 포함한다. 적층된 반도체 컴포넌트(116A)는 또한 반도체 컴포넌트들(50) 중 하나 상의 도전성 인터커넥트들(44)에 본딩되는 반도체 패키지, 플립플롭 등의 캡 컴포넌트(164)를 포함한다.
도 12A를 참조해 보면, 다른 실시예의 모듈 반도체 컴포넌트(146)는 지지 기판(148) 상의 반도체 컴포넌트(50U)(도 3I)를 포함한다. 지지 기판(148)은 도전체들(152) 및 터미널 컨택트들(154)과 전기적으로 도통하는 전극들(150)을 포함한다. 또한, 전극들(150)에는 리플로우 본딩 또는 도전성 폴리머 본딩과 같은 적합한 프로세스의 이용에 의해서 도전성 인터커넥트들(44U)이 본딩된다.
도 12B를 참조해 보면, 다른 실시예의 적층된 반도체 컴포넌트(156)가 도시되어 있다. 적층된 반도체 컴포넌트(156)는 실질적으로 반도체 컴포넌트(50U)(도 3I)와는 유사하나, 기판 컨택트들(18)과 전기적으로 도통하는 회로면(14) 상의 도전체들(158) 및 터미널 컨택트들(160)을 포함하는 반도체 컴포넌트(50V)를 포함한다. 적층된 반도체 컴포넌트(156)는 또한, 인접한 도전성 인터커넥트들(44U) 및 기판 컨택트들(18)에 본딩되는 금속층들 또는 도전성 폴리머층들과 같은 본딩된 커넥션들(118U)을 갖는 2개의 적층된 반도체 컴포넌트들(50U)을 포함한다. 적층된 반도체 컴포넌트(156)는 또한 반도체 컴포넌트들(50U) 중 하나 상의 도전성 인터커 넥트들(44U)에 본딩되는 반도체 패키지, 플립플롭 등의 캡 컴포넌트(162)를 포함한다. 이와 달리, 반도체 컴포넌트(50U) 대신에 반도체 컴포넌트(50LF)(도 3J)를 이용하고 기판 컨택트들(18)에 도전성 인터커넥트들(44U)보다는 도전성 인터커넥트들(44LF)을 본딩하여 적층된 반도체 컴포넌트(156)를 만들 수 있다.
도 13을 참조해 보면, 이미지 센서 반도체 컴포넌트(50IS)가 도시되어 있다. 이미지 센서 반도체 컴포넌트(50IS)는 회로면(14IS) 및 후면(16IS)을 갖는 반도체 기판(12IS)을 포함한다. 또한, 반도체 기판(12IS)은, 각각이 충돌하는 광 또는 다른 전자기 방사에 응답할 수 있는 광다이오드들 또는 광트랜지스터들과 같은 광검출 소자들(124)을 갖는 회로면(14IS) 상의 이미지 센서(122)를 포함한다. 반도체 기판(12IS)은 또한 광검출 소자들(124)과 전기적으로 도통하는 회로면(14IS) 상의 기판 컨택트들(18IS)을 포함한다. 이미지 센서 반도체 컴포넌트(50IS)(도 13)는 또한 광 또는 다른 전자기 방사에 투명한 글래스와 같은 투명 기판(126)(도 13)을 포함한다. 이미지 센서 반도체 컴포넌트(50IS)(도 13)는 또한 투명 기판(126)(도 13)을 반도체 기판(12IS)(도 13)에 부착하는 에폭시와 같은 폴리머 스페이서들(128)(도 13)을 포함한다.
이미지 센서 반도체 컴포넌트(50IS)(도 13)는 또한, 실질적으로 기판 개구들(30)(도 1G), 도전성 인터커넥트들(44)(도 1G) 및 유전체 봉입제(46)(도 1G)에 대해서 전술한 바와 같이 형성되는, 기판 개구들(30IS)(도 13), 도전성 인터커넥트들(44IS)(도 13) 및 유전체 봉입제(46IS)(도 13)를 포함한다.
도 14를 참조해 보면, 다른 실시예의 이미지 센서 반도체 컴포넌트(50A-IS) 가 도시되어 있다. 이미지 센서 반도체 컴포넌트(50A-IS)는 실질적으로 이미지 센서 반도체 컴포넌트(50IS)(도 13)와 동일하게 구성되나, 터미널 컨택트들(58A-IS)과 전기적으로 도통하는 도전성 인터커넥트들(44A-IS)을 포함한다. 도전성 인터커넥트들(44A-IS) 및 터미널 컨택트들(58A-IS)은 실질적으로 도전성 인터커넥트들(44A)(도 3A) 및 터미널 컨택트들(58)(도 3A)에 대해서 전술한 바와 같이 형성된다.
도 15A 및 도 15B를 참조해 보면, 적층된 이미지 센서 반도체 컴포넌트(50SIS)가 도시되어 있다. 적층된 이미지 센서 반도체 컴포넌트(50SIS)는 베이스 다이(130)와, 베이스 다이(130) 상에 적층된 2개의 이미지 센서 반도체 컴포넌트들(50IS)을 포함한다. 베이스 다이(130)는 로직, 메모리 도는 특정 용도 구성으로 집적 회로들을 포함할 수 있다. 베이스 다이(130)는 또한 집적 회로들 및 기판 컨택트들(18SIS)과 전기적으로 도통하는 도금된 개구들(102SIs)를 포함한다. 또한, 이미지 센서 반도체 컴포넌트들(50SIS) 상의 도전성 인터커넥트들(44IS)은, 실질적으로 도전성 인터커넥트들(44)(도 15A) 및 도금된 개구들(102)(도 15A)에 대해서 전술한 바와 같이, 베이스 다이(130) 상의 도금된 개구들(102SIS)에 본딩된다. 도시한 실시예에 있어서는, 하나의 베이스 다이(130)와 복수의 이미지 센서 반도체 컴포넌트(50IS)가 있다. 그러나, 적층된 이미지 센서 반도체 컴포넌트(50SIS)는 하나의 이미지 센서 반도체 컴포넌트(50IS)와 복수의 베이스 다이(130)를 포함할 수도 있다.
적층된 이미지 센서 반도체 컴포넌트(50SIS)는 또한, 실질적으로 도전성 인 터커넥트들(44)(도 1G) 및 개구들(30)(도 1G)에 대해서 전술한 바와 같이, 기판 컨택트들(18SIS)에 본딩되는 개구들(30SIS) 내의 도전성 인터커넥트들(44SIS)을 포함한다. 도전성 인터커넥트들(44SIS)에 의하면, 실질적으로 반도체 컴포넌트(50)(도 9)에 대해서 전술한 바와 같이, 적층된 이미지 센서 반도체 컴포넌트(50SIS)를 표면 장착할 수 있다.
도 16을 참조해 보면, 본 발명의 방법을 수행하기에 적합한 시스템(62)이 도시되어 있다. 시스템(62)은 실질적으로 전술한 바와 같이, 회로면(14), 후면(16), 및 회로면(14) 상의 기판 컨택트(18)를 갖는 반도체 기판(12)을 포함하는 반도체 웨이퍼(10)를 포함한다. 시스템(62)은 또한 후면(16)에서부터 반도체 웨이퍼(10) 및 반도체 기판(12)을 선택된 두께(T)로 씨닝하도록 구성된 씨닝 시스템(64)을 포함한다. 씨닝 시스템(64)은 실질적으로 전술한 바와 같이 화학 기계적 평탄화 또는 에칭 장치를 포함할 수 있다. 또한, 씨닝 시스템(64)은 이들 요소를 조합 또는 단독으로 포함할 수 있다. 예컨대, 전술한 일본 도쿄의 "ACCRETECH"에 의해 제조된 CMP 시스템은 그라인딩, 폴리싱 및 에칭 능력을 갖는다.
시스템(62)(도 16)은 또한 후면(16)으로부터 반도체 웨이퍼(10) 및 반도체 기판(12)을 에칭하여 기판 컨택트(18)까지 기판 개구(30)를 형성하도록 구성된 반응성 이온 에칭(REI) 시스템(66A)(도 16)을 포함한다. 반응성 이온 에칭 시스템(RIE)(66A)(도 16)은, 실질적으로 전술한 바와 같이, 반도체 기판(10)에서 개구(30)를 에칭하도록 구성된 이온화 에칭 가스(134)(도 16)를 담고 있는 반응성 이온 에칭기(RIE)(132)(도 16)를 포함한다. 하나의 적합한 반응성 이온 에칭 기(RIE)(132)는 미국 캘리포니아주 산타 클라라에 소재하는 어플라이드 머티리얼즈사(Applied Materials Inc.)에 의해 제조되며, 모델 "DPS II"라고 한다.
반응성 이온 에칭 중에, 반도체 기판(12)의 회로면(14)(도 16)은 테이프 재료, 퇴적된 폴리머층, 또는 임시 캐리어(15)(도 2A)와 같은 기계적 요소 등의 보호 요소(136)(도 16)에 의해 보호될 수 있다. 전술한 씨닝 프로세스와 같이, 반도체 기판(12)의 후면(16)으로부터 에칭 프로세스를 행하며, 마스크(26)는 후면(16) 상의 어떤 영역을 에칭 가스(134)(도 16)에 노출시키는지를 결정한다. 또한, 마스크 개구(28)(도 16)의 사이즈 및 위치는 기판 개구(30)(도 16)의 사이즈 및 위치를 결정한다. 또한, 시간, 에칭제 및 온도 등의 에칭 프로세스의 파라미터들을 제어하여 기판 컨택트(18)의 내면(32) 상의 기판 개구(30)(도 16)를 종료점으로 할 수 있다.
이와 달리, 도 17A에 도시한 바와 같이, 반응성 이온 에칭 시스템(66A)(도 16) 대신에 습식 에칭 시스템(66B)을 이용할 수 있다. 습식 에칭 시스템(66B)(도 17A)은 베르누이 홀더(Bernoulli holder)(68)(도 17A)와, 습식 에칭제(72)(도 17A)를 담고 있도록 구성된 습식 배쓰(bath)(70)(도 17A)를 포함한다. 베르누이 홀더(68)(도 17A)는 종래 기술로 알려진 방법 및 재료를 이용하여 구성할 수 있다. 예컨대, 발명의 명칭이 "Contactless Handling Of Objects"인 미국 특허 제6,601,888호는 대표적인 베르누이 홀더를 개시하고 있다. 베르누이 홀더(68)(도 17A)는 가스와 같은 유체 소스(fluid source)(76)와 유체 연통하는 내부 통로(84)를 포함한다. 베르누이 홀더(68)(도 17A)는 화살표(74)로 나타내는 바와 같이 선 택 유체(86)를 통로(84)를 통해 웨이퍼(10)로 보내도록 구성된다. 이것은 후면(16)이 습식 에칭제(72)와 접촉하도록 웨이퍼(10)를 유지하는 저압 영역(80)(도 17A)을 생성한다. 또한, 저압 영역(80)은 습식 에칭제(72)와의 접촉으로부터 웨이퍼(10)의 회로면(14)을 실링한다. 베르누이 홀더(68)(도 17A)는 또한 웨이퍼(10)가 옆길로 이동하는 것을 방지하는 정렬 탭과 같은 요소들(도시 생략)을 포함한다.
습식 에칭제(72)(도 17A)는, 실질적으로 전술한 바와 같이, 웨이퍼(10)의 후면(16) 상의 마스크(26)(도 17A) 내의 마스크 개구(28)(도 17A)를 통해 에칭하여 기판 개구(30)(도 17A)를 형성하도록 구성된 KOH와 같은 이방성 에칭제를 포함할 수 있다. 또한, 전술한 바와 같이, 에칭 프로세스는 반도체 기판(12)을 약 55°의 각도로 결정면을 따라 에칭하는 이방성 프로세스를 포함할 수 있다. 이와 달리, 에칭제는 TMAH와 같은 등방성 에칭제를 포함할 수 있다.
도 17B를 참조해 보면, 다른 실시예의 에칭 시스템(66C)은 베르누이 홀더(68)(도 17A)보다는 진공 홀더(vacuum holder)(88)를 포함한다. 진공 홀더(88)는 진공 홀더(88) 상에 웨이퍼(10)를 유지하는 진공 힘을 생성하도록 구성된 진공 소스(vaccum source)(90)와 흐름 연통한다. 에칭 시스템(66C)은 또한 웨이퍼(10)의 회로면(14)을 실링하여 습식 에칭제(72)가 회로면(14)과 접촉하는 것을 방지하는 폴리머 개스킷(gasket)(94)을 포함한다. 폴리머 개스킷(94)은 웨이퍼(10)의 외주변(outside peripheral edge)에 부착되는 O-링 또는 테이프 재료를 포함할 수 있다. 선택적으로, 회로면(14)을 더 실링하여 습식 에칭제(72)로부터 보호하기 위한 보호막(92)을 웨이퍼(10)의 회로면(14)에 부착할 수 있다. 보호막(92)은 테이프 재료, 또는 이후의 에칭 프로세스에 의해 제거될 수 있는 레지스트와 같은 퇴적 경화된 폴리머 재료를 포함할 수 있다.
도 16을 다시 참조해 보면, 시스템(62)은 또한 본딩 캐필러리(34)(도 16) 및 와이어 공급 기구(78)(도 16)를 갖는 와이어 본더(38)(도 16)의 형태로 본딩 시스템을 포함하는데, 이것은 실질적으로 전술한 바와 같이, 본딩된 커넥션(42)(도 16)을 형성하고 나서 와이어(36)(도 16)를 절단함으로써 기판 컨택트(18)(도 16)의 내면(32)(도 16) 상에 도전성 인터커넥트(44)(도 16)를 형성하도록 작동한다. 이와 달리, 와이어 본더(38)와 본딩 캐필러리(34)(도 16)는, 실질적으로 전술한 바와 같이, 기판 컨택트(18)의 내면(32) 상에 본딩된 커넥션(42)(도 16)을 갖고 후면 컨택트(52)(도 16) 상에 제2 본딩된 커넥션(54)(도 16)을 갖는 도전성 인터커넥트(44A)(도 16)를 형성하는 데에 이용할 수 있다.
다른 본딩 시스템으로서, 시스템(62)(도 16)의 와이어 본더(38)(도 16) 및 와이어 본딩 캐필러리(34)(도 16)는 본딩 툴(71)(도 4B) 또는 싱글 포인트 TAB 본딩 툴(71SP)(도 5B)을 갖는 테이프 자동화 본딩(TAB) 시스템으로 대체될 수 있다.
도 18A 및 도 18B를 참조해 보면, 도전성 인터커넥트들(44LF)(도 3J)을 제조하기 위한 디스펜싱 범핑 시스템(166)이 도시되어 있다. 디스펜싱 범핑 시스템(166)은 시스템(62)(도 16)의 와이어 본더(38)(도 16)를 대신한다. 디스펜싱 범핑 시스템(166)은 반도체 기판(12)을 포함하는 반도체 웨이퍼(10)를 유지하도록 구성된 작업 홀더(168)를 포함한다. 또한, 반도체 기판들(12)은 실질적으로 전술한 바와 같이 반도체 기판들(12)의 내면들(16)에서부터 기판 컨택트들(18)의 내면 들(32)까지 형성된 포켓 사이즈의 기판 개구들(30A)을 포함한다. 또한, 내면들(32)은 실질적으로 전술한 바와 같이 솔더 웨터블층(solder wettable layer) 또는 솔더 플럭스(flux)를 포함할 수 있다. 도 18A에 도시한 바와 같이, 작업 홀더(168)는 스캔 화살표(174)가 나타내는 바와 같이, x 스캔 방향으로 이동 가능하다. 도 18B에 도시한 바와 같이, 작업 홀더(168)는 또한 스캔 화살표(176)가 나타내는 바와 같이, y 스캔 방향으로도 이동 가능하다.
디스펜싱 범핑 시스템(166)은 또한 압력 소스(178)와 흐름 연통하는 디스펜싱 기구(170)를 포함한다. 디스펜싱 기구(170)는 소정량의 솔더(172)를 점성(viscous) 상태로 유지하도록 구성된 고정 요소이다. 바람직하게는, 솔더(172)는 무연 솔더를 포함한다. 디스펜싱 기구(170)는 작업 홀더(168)가 반도체 웨이퍼(10)를 스캔 방향(174, 176)으로 이동시키면서 솔더(172)를 기판 개구들(30A) 내에 디스펜싱하도록 구성된 솔더 슬롯(182)(도 187B)을 갖는 헤드 요소(180)를 포함한다. 헤드 요소(180) 및 솔더 슬롯(182)(도 18B)은 또한, 실질적으로 도 3J에서 도시한 바와 같이, 도전성 인터커넥트들(44LF)이 반도체 기판들(12)의 후면들(16)과 실질적으로 동일면 상에 존재하도록 기판 개구들(30A)에서 솔더(172)를 평탄화하도록 구성된다.
반도체 웨이퍼(10)가 아닌, 디스펜싱 범핑 시스템(166)의 컴포넌트들은 IBM(International business Machines; 미국 뉴욕 이스트 피쉬킬 소재) 및 SUSS MicroTec AG(독일 뮌헨 소재)로부터 입수 가능하다. 이들 컴포넌트는 "C4NP"라는 상표 하에 "Technology for lead-free wafer bumping"으로서 판매되고 있다.
도 19를 참조해 보면, 범핑된 도전성 인터커넥트들(44LFB)을 제조하기 위한 템플릿 범핑 시스템(184)이 도시되어 있다. 템플릿 범핑 시스템(184)은 시스템(62)(도 16)의 와이어 본더(38)(도 16)를 대신한다. 템플릿 범핑 시스템(184)은 반도체 기판들(12)을 포함하는 반도체 웨이퍼(10)를 유지하도록 구성된 작업 홀더(192)를 포함한다. 또한, 반도체 기판들(12)은 실질적으로 전술한 바와 같이 반도체 기판들(12)의 내면들(16)에서부터 기판 컨택트들(18)의 내면들(32)까지 형성된 포켓 사이즈의 기판 개구들(30A)을 포함한다.
템플릿 범핑 시스템(184)은 또한 솔더(172)를 유지하도록 구성된 캐비티들(188)을 갖는 범프 템플릿(186)을 포함한다. 캐비티들(188)은 그 사이즈, 형상 및 위치가 웨이퍼(10) 상의 반도체 기판들(12) 내의 기판 개구들(30A)의 것과 대응한다. 템플릿 범핑 시스템(184)은 또한, 실질적으로 도전성 인터커넥트들(44LF)(도 18A)을 형성하는 것에 대하여 전술한 바와 같이, 솔더(172)를 캐피티들(188) 내로 디스펜싱하도록 구성된 디스펜싱 기구(170)(도 18A)를 포함한다.
또한, 템플릿 범핑 시스템(184)은 기판 컨택트들(18)의 내면들(32)에 플럭스를 가하여 캐비티들(188)을 기판 개구들(30A)에 정렬하도록 구성된 플럭스 및 정렬 컴포넌트들(196)을 포함한다. 템플릿 범핑 시스템(184)은 또한 범프 템플릿(186)을 웨이퍼(10)에 클램핑하여 캐비티들(188) 내의 솔더(172)를 기판 개구들(30A)로 이동시키도록 구성된 클램핑 및 리플로우 컴포넌트들(198)을 포함한다. 템플릿 범핑 시스템(184)은 또한 웨이퍼(10)로부터 범프 템플릿(186)을 분리하고, 기판 개구들(30A)에 범핑된 도전성 인터커넥트들(44LFB)을 남기도록 구성된 분리 컴포넌 트(200)를 포함한다. 범핑된 도전성 인터커넥트들(44LFB)은 실질적으로 도전성 인터커넥트들(44LF)(도 3J)과 유사하나, 일반적으로 평면이 아닌 반구 또는 돔형의 면을 갖는다. 또한, 범핑된 도전성 인터커넥트들(44LFB)은 실질적으로 전술한 바와 같이 무연 솔더를 포함할 수 있다.
디스펜싱 범핑 시스템(166)과 같이, 반도체 웨이퍼(10)가 아닌 템플릿 범핑 시스템(184)의 컴포넌트들은 IBM(International business Machines; 미국 뉴욕 이스트 피쉬킬 소재) 및 SUSS MicroTec AG(독일 뮌헨 소재)로부터 입수 가능하다. 이들 컴포넌트는 "C4NP"라는 상표 하에 "Technology for lead-free wafer bumping"으로서 판매되고 있다.
이와 같이, 본 발명은 반도체 컴포넌트뿐만 아니라 개선된 반도체 컴포넌트를 제조하는 방법 및 시스템을 제공한다. 본 발명에 대해서는 어떤 바람직한 실시예들을 참조하여 설명하였으나, 당업자라면, 첨부한 청구의 범위에 의해서 규정되는 본 발명의 범주 내에서 어떤 변형 및 변경도 가능하다는 것을 알 것이다.

Claims (147)

  1. 반도체 컴포넌트를 제조하는 방법으로서,
    제1 면, 제2 면, 및 상기 제1 면 상의 기판 컨택트(substrate contact)를 갖는 기판을 제공하는 단계와,
    상기 제2 면에서부터 상기 기판 컨택트까지 개구(opening)를 형성하는 단계와,
    상기 개구에서 도전성 인터커넥트(conductive interconnect)를 상기 기판 컨택트에 본딩(bonding)하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 본딩 단계 전에 상기 기판을 후면(backside)에서부터 씨닝(thinning)하는 단계를 더 포함하는 방법.
  3. 제1항에 있어서,
    상기 도전성 인터커넥트는 와이어(wire)를 포함하고, 상기 본딩 단계는 본딩 캐필러리(bonding capillary)를 이용하여 행하는 방법.
  4. 제1항에 있어서,
    상기 도전성 인터커넥트는 폴리머 기판(polymer substrate) 상의 플렉스 회로 도전체(flex circuit conductor)를 포함하고, 상기 본딩 단계는 테이프 자동화 본딩 툴(tape automated bonding tool)을 이용하여 행하는 방법.
  5. 제1항에 있어서,
    상기 도전성 인터커넥트는 폴리머 기판 상의 플렉스 회로 도전체를 포함하고, 상기 본딩 단계는 도전성 폴리머를 이용하여 행하는 방법.
  6. 제1항에 있어서,
    상기 도전성 인터커넥트는 금속 볼(metal ball)을 포함하고, 상기 본딩 단계는 볼 범핑 프로세스(ball bumping process)를 포함하는 방법.
  7. 제1항에 있어서,
    상기 도전성 인터커넥트는 금속 볼을 포함하고, 상기 본딩 단계는 와이어 본딩 프로세스를 포함하는 방법.
  8. 제1항에 있어서,
    상기 도전성 인터커넥트는 금속 볼을 포함하고, 상기 본딩 단계는 디스펜싱 프로세스(dispensing process)를 이용한 범핑을 포함하는 방법.
  9. 제1항에 있어서,
    상기 도전성 인터커넥트는 금속 볼을 포함하고, 상기 본딩 단계는 범프 템플릿 프로세스(bump template process)로부터의 이동을 이용한 범핑을 포함하는 방법.
  10. 제1항에 있어서,
    상기 도전성 인터커넥트를 상기 제2 면 상의 제2 기판 컨택트에 본딩하는 단계를 더 포함하는 방법.
  11. 제1항에 있어서,
    상기 도전성 인터커넥트의 적어도 일부를 봉입(encapsulating)하는 유전체 봉입제(encapsulant)를 상기 제2 면 상에 형성하는 단계를 더 포함하는 방법.
  12. 제1항에 있어서,
    상기 도전성 인터커넥트에 본딩되는 제2 기판 컨택트를 갖는 제2 기판을 상기 기판 상에 적층(stacking)하는 단계를 더 포함하는 방법.
  13. 제1항에 있어서,
    상기 기판 컨택트의 내면 상에 제1 범프를 형성하는 단계를 더 포함하며,
    상기 본딩 단계는 상기 도전성 인터커넥트를 상기 제1 범프에 본딩하는 방 법.
  14. 제1항에 있어서,
    상기 도전성 인터커넥트는 스터드 범프(stud bump)를 포함하고, 상기 본딩 단계는 스터드 범퍼를 이용하여 행하는 방법.
  15. 제1항에 있어서,
    상기 도전성 인터커넥트는 상기 제2 면으로부터 선택된 길이만큼 돌출하는 방법.
  16. 제1항에 있어서,
    상기 기판은 복수의 기판 컨택트를 포함하고, 상기 개구는 상기 기판 컨택트들을 둘러싸는 방법.
  17. 반도체 컴포넌트를 제조하는 방법으로서,
    제1 면, 제2 면, 내면을 갖는 상기 제1 면 상의 제1 컨택트, 및 상기 제2 면 상의 제2 컨택트를 갖는 반도체 기판을 제공하는 단계와,
    상기 반도체 기판에서 상기 제2 면에서부터 상기 제1 컨택트의 상기 내면까지 기판 개구를 형성하는 단계와,
    상기 제1 컨택트의 상기 내면과 상기 제2 컨택트에 도전성 인터커넥트를 본 딩하는 단계
    를 포함하는 방법.
  18. 제17항에 있어서,
    상기 도전성 인터커넥트는 와이어를 포함하고, 상기 본딩 단계는 본딩 캐필러리를 이용하여 행하는 방법.
  19. 제17항에 있어서,
    상기 도전성 인터커넥트는 플렉스 회로 도전체를 포함하고, 상기 본딩 단계는 테이프 자동화 본딩 툴을 이용하여 행하는 방법.
  20. 제17항에 있어서,
    상기 도전성 인터커넥트는 폴리머 기판 상의 터미널 컨택트(terminal contact)와 전기적으로 도통하는 폴리머 기판 상의 플렉스 회로 도전체를 포함하는 방법.
  21. 제17항에 있어서,
    상기 도전성 인터커넥트는 상기 내면에 본딩되는 범프를 갖는 플렉스 회로 도전체를 포함하는 방법.
  22. 제17항에 있어서,
    상기 도전성 인터커넥트는 플렉스 회로 도전체를 포함하고, 상기 본딩 단계는 상기 내면 상에 본딩 페데스탈(bonding pedestal)을 형성하고 상기 플렉스 회로 도전체와 상기 본딩 페데스탈 사이에 도전성 폴리머층을 형성하는 방법.
  23. 제17항에 있어서,
    상기 도전성 인터커넥트는 개구를 갖는 폴리머 기판 상의 플렉스 회로 도전체를 포함하고, 상기 본딩 단계는 상기 폴리머 기판 내의 상기 개구를 통해 본딩 툴을 배치하여 행하는 방법.
  24. 제17항에 있어서,
    상기 도전성 인터커넥트는 상기 제1 컨택트의 상기 내면 상에 볼 본드(ball bond)를 갖고 상기 제2 컨택트 상에 웨지 본드(wedge bond)를 갖는 와이어를 포함하는 방법.
  25. 제17항에 있어서,
    상기 도전성 인터커넥트는 솔더 범프(solder bump)를 포함하고, 상기 본딩 단계는 써멀 리플로우 프로세스(thermal reflow process)를 포함하는 방법.
  26. 제17항에 있어서,
    상기 도전성 인터커넥트는 솔더 범프를 포함하고, 상기 본딩 단계는 디스펜싱 프로세스를 포함하는 방법.
  27. 제17항에 있어서,
    상기 도전성 인터커넥트는 솔더 범프를 포함하고, 상기 본딩 단계는 범프 템플릿 프로세스로부터의 이동을 포함하는 방법.
  28. 제17항에 있어서,
    상기 본딩 단계 전에 상기 반도체 기판을 상기 제2 면에서부터 선택된 두께로 씨닝하는 단계를 더 포함하는 방법.
  29. 제17항에 있어서,
    상기 도전성 인터커넥트에 본딩되는 제2 컨택트를 갖는 제2 기판을 상기 반도체 기판 상에 적층하는 단계를 더 포함하는 방법.
  30. 제17항에 있어서,
    상기 도전성 인터커넥트와 전기적으로 도통하는 터미널 컨택트를 상기 제2 면 상에 형성하는 단계를 더 포함하는 방법.
  31. 반도체 컴포넌트를 제조하는 방법으로서,
    와이어를 와이어 본딩하도록 구성된 본딩 캐필러리를 제공하는 단계와,
    회로면, 후면, 집적 회로, 및 내면을 갖고 상기 집적 회로와 전기적으로 도통하는 상기 회로면 상의 기판 컨택트를 갖는 반도체 기판을 제공하는 단계와,
    상기 반도체 기판에서 상기 후면에서부터 상기 기판 컨택트의 상기 내면까지 개구를 형성하는 단계와,
    상기 개구에서 상기 본딩 캐필러리를 이용하여 상기 와이어 및 상기 와이어와 상기 내면 사이의 본딩된(bonded) 커넥션을 포함하는 도전성 인터커넥트를 형성하는 단계
    를 포함하는 방법.
  32. 제31항에 있어서,
    상기 개구를 형성하는 단계는 상기 후면에서부터 상기 회로면을 보호하면서 상기 기판 컨택트를 종료점으로 하여 상기 기판을 에칭하는 단계를 포함하는 방법.
  33. 제31항에 있어서,
    상기 본딩된 커넥션과 상기 와이어의 적어도 일부를 봉입하는 유전체 봉입제를 상기 후면 상에 형성하는 단계를 더 포함하는 방법.
  34. 제31항에 있어서,
    상기 와이어와 상기 후면 상의 후면 컨택트 사이에 제2 본딩된 커넥션을 형 성하는 단계를 더 포함하는 방법.
  35. 제31항에 있어서,
    상기 와이어와 전기적으로 도통하는 도전체와, 상기 도전체와 전기적으로 도통하는 터미널 컨택트를 상기 후면 상에 형성하는 단계를 더 포함하는 방법.
  36. 제31항에 있어서,
    상기 도전성 인터커넥트를 형성하는 단계 전에 상기 내면 상에 본딩가능한(bondable) 금속층을 형성하는 단계를 더 포함하는 방법.
  37. 제31항에 있어서,
    상기 반도체 기판을 제공하는 단계는 복수의 반도체 기판을 포함하는 반도체 웨이퍼를 제공하는 단계를 포함하는 방법.
  38. 제31항에 있어서,
    지지 기판 상의 도금된(plated) 개구와 상기 와이어 사이에 제2 본딩된 커넥션을 형성하여 상기 반도체 기판을 상기 지지 기판에 부착하는 단계를 더 포함하는 방법.
  39. 반도체 컴포넌트를 제조하는 방법으로서,
    폴리머 기판과 상기 폴리머 기판 상의 플렉스 회로 도전체를 포함하는 플렉스 회로를 제공하는 단계와,
    회로면, 후면, 집적 회로, 및 내면을 갖고 상기 집적 회로와 전기적으로 도통하는 상기 회로면 상의 기판 컨택트를 갖는 반도체 기판을 제공하는 단계와,
    상기 반도체 기판에서 상기 후면에서부터 상기 기판 컨택트의 상기 내면까지 개구를 형성하는 단계와,
    상기 플렉스 회로 도전체를 상기 내면에 본딩하는 단계
    를 포함하는 방법.
  40. 제39항에 있어서,
    상기 본딩 단계는 써모드(thermode), 열압착(thermocompression) 본딩 툴 또는 열음파(thermosonic) 본딩 툴을 이용하여 행하는 방법.
  41. 제39항에 있어서,
    상기 본딩 단계는 상기 폴리머 기판 내의 개구를 통해 배치되는 테이프 자동화 본딩 툴을 이용하여 행하는 방법.
  42. 제39항에 있어서,
    상기 본딩 단계는 상기 플렉스 회로 도전체와 상기 내면 사이에서 도전성 폴리머를 이용하여 행하는 방법.
  43. 제39항에 있어서,
    상기 플렉스 회로 도전체는 상기 내면에 본딩하도록 구성된 범프를 포함하는 방법.
  44. 제39항에 있어서,
    상기 내면은 상기 플렉스 회로 도전체에 본딩하도록 구성된 본딩 페데스탈을 포함하는 방법.
  45. 제39항에 있어서,
    상기 개구를 형성하는 단계는 상기 후면에서부터 상기 회로면을 보호하면서 상기 기판 컨택트를 종료점으로 하여 상기 기판을 에칭하는 단계를 포함하는 방법.
  46. 제39항에 있어서,
    본딩된 커넥션과 상기 플렉스 회로 도전체의 적어도 일부를 봉입하는 유전체 봉입제를 상기 후면 상에 형성하는 단계를 더 포함하는 방법.
  47. 반도체 컴포넌트를 제조하는 방법으로서,
    제1 면, 제2 면, 및 내면을 갖는 상기 제1 면 상의 기판 컨택트를 갖는 기판을 제공하는 단계와,
    상기 제2 면에서부터 상기 기판 컨택트까지 개구를 형성하는 단계와,
    상기 개구에서 솔더 재료를 퇴적하고 상기 솔더 재료를 상기 내면에 본딩하는 단계
    를 포함하는 방법.
  48. 제47항에 있어서,
    상기 솔더 재료를 퇴적하는 단계는 상기 제2 면을 따라 상기 솔더 재료를 평탄화하도록 구성된 헤드를 갖는 디펜싱 기구를 이용하여 행하는 방법.
  49. 제47항에 있어서,
    상기 솔더 재료를 퇴적하는 단계는 범프 템플릿으로부터 솔더 합금을 상기 개구로 이동시키는 단계를 포함하는 방법.
  50. 제47항에 있어서,
    상기 솔더 재료를 퇴적하는 단계는 상기 내면에 플럭스(flux)를 가하여 상기 내면 상에서 솔더 볼을 리플로우(reflow)시키는 단계를 포함하는 방법.
  51. 제47항에 있어서,
    상기 솔더 재료는 무연 솔더(lead free solder)를 포함하는 방법.
  52. 제47항에 있어서,
    상기 솔더 재료를 퇴적하는 단계 전에 상기 기판을 상기 후면에서부터 씨닝하는 단계를 더 포함하는 방법.
  53. 적층된 반도체 컴포넌트를 제조하는 방법으로서,
    제1 면, 제2 면, 상기 제1 면 상의 컨택트, 및 상기 제1 면에서부터 상기 제2 면에 달하는 개구를 갖는 제1 반도체 컴포넌트를 제공하는 단계와,
    상기 컨택트 상의 상기 개구에서 본딩된 커넥션을 갖도록 상기 제1 반도체 컴포넌트 상에 도전성 인터커넥트를 제공하는 단계와,
    상기 도전성 인터커넥트와 제2 반도체 컴포넌트 상의 제2 기판 컨택트 사이에 제2 본딩된 커넥션을 형성하여 상기 제1 반도체 컴포넌트에 제2 반도체 컴포넌트를 본딩하는 단계
    를 포함하는 방법.
  54. 제53항에 있어서,
    상기 도전성 인터커넥트는 와이어 본딩된 와이어를 포함하고, 상기 제2 반도체 컴포넌트는 상기 와이어를 수용하도록 구성된 도금된 개구를 포함하는 방법.
  55. 제53항에 있어서,
    상기 제1 반도체 컴포넌트는 반도체 다이를 포함하고, 상기 제2 반도체 컴포 넌트는 지지 기판을 포함하는 방법.
  56. 제53항에 있어서,
    상기 제1 반도체 컴포넌트와 상기 제2 반도체 컴포넌트는 반도체 다이를 포함하는 방법.
  57. 제53항에 있어서,
    상기 제1 본딩된 커넥션은 와이어 본드 또는 테이프 자동화 본드를 포함하는 방법.
  58. 제53항에 있어서,
    상기 제1 반도체 컴포넌트와 상기 제2 반도체 컴포넌트 사이에 언더필층(underfill layer)을 형성하는 단계를 더 포함하는 방법.
  59. 제53항에 있어서,
    상기 제1 반도체 컴포넌트는 이미지 센서 반도체 컴포넌트를 포함하는 방법.
  60. 제53항에 있어서,
    상기 제1 반도체 컴포넌트는 이미지 센서 반도체 컴포넌트를 포함하고, 상기 제2 반도체 컴포넌트는 반도체 다이를 포함하는 방법.
  61. 반도체 컴포넌트로서,
    제1 면, 제2 면, 내면을 갖는 상기 제1 면 상의 기판 컨택트, 및 상기 제2 면에서부터 상기 내면에 달하는 기판 개구를 갖는 반도체 기판과,
    상기 기판 컨택트의 상기 내면에 본딩되는 도전성 인터커넥트
    를 포함하는 반도체 컴포넌트.
  62. 제61항에 있어서,
    상기 반도체 기판은 상기 도전성 인터커넥트와 전기적으로 도통하는 적어도 하나의 집적 회로를 포함하는 반도체 컴포넌트.
  63. 제61항에 있어서,
    상기 도전성 인터커넥트는 와이어 본딩된 와이어를 포함하는 반도체 컴포넌트.
  64. 제61항에 있어서,
    상기 도전성 인터커넥트는 폴리머 기판 상의 플렉스 회로 도전체를 포함하는 반도체 컴포넌트.
  65. 제61항에 있어서,
    상기 도전성 인터커넥트는 폴리머 기판 상의 터미널 컨택트와 전기적으로 도통하는 폴리머 기판 상의 플렉스 회로 도전체를 포함하는 반도체 컴포넌트.
  66. 제61항에 있어서,
    상기 도전성 인터커넥트는 폴리머 기판 상의 플렉스 회로 도전체 및 상기 플렉스 회로 도전체와 상기 내면 사이의 도전성 폴리머층을 포함하는 반도체 컴포넌트.
  67. 제61항에 있어서,
    상기 도전성 인터커넥트는 상기 내면에 본딩되는 금속 또는 폴리머 볼을 포함하는 반도체 컴포넌트.
  68. 제61항에 있어서,
    상기 내면은 솔더 웨터블층(solder wettable layer)을 포함하고, 상기 도전성 인터커넥트는 상기 솔더 웨터블층에 본딩되는 솔더 볼을 포함하는 반도체 컴포넌트.
  69. 제61항에 있어서,
    상기 도전성 인터커넥트는 상기 개구를 채우는 무연 솔더를 포함하는 반도체 컴포넌트.
  70. 제61항에 있어서,
    상기 도전성 인터커넥트는 상기 개구를 채우는 평탄화된 솔더 플러그를 포함하는 반도체 컴포넌트.
  71. 제61항에 있어서,
    상기 도전성 인터커넥트는 상기 개구로부터 돌출하는 솔더 범프를 포함하는 반도체 컴포넌트.
  72. 반도체 컴포넌트로서,
    제1 면, 제2 면, 상기 제1 면 상의 기판 컨택트, 및 상기 제2 면에서부터 상기 기판 컨택트에 달하는 기판 개구를 갖는 반도체 기판과,
    상기 기판 개구 내의 와이어 및 상기 와이어와 상기 기판 컨택트 사이의 본딩된 커넥션을 포함하는 상기 기판 컨택트 상의 도전성 인터커넥트
    를 포함하는 반도체 컴포넌트.
  73. 제72항에 있어서,
    상기 반도체 기판은 상기 도전성 인터커넥트와 전기적으로 도통하는 적어도 하나의 집적 회로를 포함하는 반도체 컴포넌트.
  74. 제72항에 있어서,
    상기 와이어에 본딩되는 제2 컨택트를 갖고 상기 반도체 기판 상에 적층되는 제2 기판을 더 포함하는 반도체 컴포넌트.
  75. 제72항에 있어서,
    상기 도전성 인터커넥트와 전기적으로 도통하는 상기 제2 면 상의 터미널 컨택트를 더 포함하는 반도체 컴포넌트.
  76. 제72항에 있어서,
    상기 도전성 인터커넥트와의 제2 본딩된 커넥션을 갖는 상기 제2 면 상의 제2 기판 컨택트를 더 포함하는 반도체 컴포넌트.
  77. 제72항에 있어서,
    상기 도전성 인터커넥트의 적어도 일부를 봉입하는 상기 제2 면 상의 유전체 봉입제를 더 포함하는 반도체 컴포넌트.
  78. 반도체 컴포넌트로서,
    제1 면, 제2 면, 상기 제1 면 상의 제1 기판 컨택트, 상기 기판 컨택트와 전기적으로 도통하는 집적 회로, 및 상기 제2 면 상의 제2 기판 컨택트를 갖는 반도체 기판과,
    상기 제2 면에서부터 상기 기판 컨택트까지의 기판 개구와,
    상기 제1 기판 컨택트 상의 제1 본딩된 커넥션 및 상기 제2 컨택트 상의 제2 본딩된 커넥션을 포함하는 상기 제2 면 상의 도전성 인터커넥트
    를 포함하는 반도체 컴포넌트.
  79. 제78항에 있어서,
    상기 도전성 인터커넥트는 와이어를 포함하는 반도체 컴포넌트.
  80. 제78항에 있어서,
    상기 도전성 인터커넥트는 폴리머 기판 상의 플렉스 회로 도전체를 포함하는 반도체 컴포넌트.
  81. 제78항에 있어서,
    상기 도전성 인터커넥트와 전기적으로 도통하는 상기 제2 면 상의 터미널 컨택트를 더 포함하는 반도체 컴포넌트.
  82. 제78항에 있어서,
    상기 반도체 기판으로부터 상기 도전성 인터커넥트를 절연하도록 구성된 상기 기판 개구 내의 유전체층을 더 포함하는 반도체 컴포넌트.
  83. 반도체 컴포넌트로서,
    회로면, 후면, 집적 회로, 및 상기 집적 회로와 전기적으로 도통하는 상기 회로면 상의 기판 컨택트를 갖는 반도체 기판과,
    상기 후면에서부터 상기 기판 컨택트까지의 기판 개구, 및 상기 기판 컨택트 상의 본딩된 커넥션을 갖는 와이어, 플렉스 회로 도전체 또는 솔더 범프를 포함하는 상기 반도체 기판 상의 도전성 인터커넥트
    를 포함하는 반도체 컴포넌트.
  84. 제83항에 있어서,
    상기 도전성 인터커넥트와 전기적으로 도통하는 상기 후면 상의 터미널 컨택트를 더 포함하는 반도체 컴포넌트.
  85. 제83항에 있어서,
    상기 와이어의 적어도 일부를 봉입하는 상기 기판 개구 내의 유전체 봉입제를 더 포함하는 반도체 컴포넌트.
  86. 제83항에 있어서,
    상기 기판 컨택트에 본딩되는 제2 도전성 인터커넥트를 갖는 상기 반도체 기판 상의 제2 반도체 기판을 더 포함하는 반도체 컴포넌트.
  87. 제83항에 있어서,
    복수의 도전성 인터커넥트 및 상기 도전성 인터커넥트들과 전기적으로 도통하는 상기 후면 상의 에어리어 어레이 형태의 복수의 터미널 컨택트를 더 포함하는 반도체 컴포넌트.
  88. 제83항에 있어서,
    상기 도전성 인터커넥트는 무연 솔더를 포함하는 반도체 컴포넌트.
  89. 제83항에 있어서,
    상기 반도체 기판은 씨닝된 기판을 포함하는 반도체 컴포넌트.
  90. 반도체 컴포넌트로서,
    회로면, 후면, 집적 회로, 상기 집적 회로와 전기적으로 도통하는 상기 회로면 상의 기판 컨택트, 및 상기 후면에서부터 상기 기판 컨택트까지의 기판 개구를 갖는 반도체 기판과,
    폴리머 기판, 및 상기 기판 컨택트와 본딩된 커넥션을 갖는 상기 폴리머 기판 상의 플렉스 회로 도전체를 포함하는 상기 후면 상의 플렉스 회로와,
    상기 플렉스 회로 도전체와 전기적으로 도통하는 상기 폴리머 기판 상의 터미널 컨택트
    를 포함하는 반도체 컴포넌트.
  91. 제90항에 있어서,
    상기 본딩된 커넥션은 상기 기판 컨택트 상의 제1 범프 및 상기 제1 범프에 상기 플렉스 회로 도전체를 본딩하는 제2 범프를 포함하는 반도체 컴포넌트.
  92. 제90항에 있어서,
    상기 본딩된 커넥션은 상기 플렉스 회로 도전체와 상기 기판 컨텍트 사이의 도전성 폴리머층을 포함하는 반도체 컴포넌트.
  93. 제90항에 있어서,
    상기 본딩된 커넥션은 상기 기판 컨텍트에서부터 상기 플렉스 회로 도전체에 달하는 상기 개구 내의 와이어 본딩된 와이어를 포함하는 반도체 컴포넌트.
  94. 제90항에 있어서,
    상기 본딩된 커넥션은 상기 플렉스 회로 도전체와 상기 기판 컨텍트 사이의 싱글 포인트 TAB 본드를 포함하는 반도체 컴포넌트.
  95. 제90항에 있어서,
    상기 플렉스 회로는 상기 폴리머 기판을 상기 반도체 기판에 부착하도록 구성된 접착층을 포함하는 반도체 컴포넌트.
  96. 제90항에 있어서,
    상기 본딩된 커넥션은 상기 플렉스 회로 도전체를 상기 기판 컨텍트에 본딩하는 스터드 범프를 포함하는 반도체 컴포넌트.
  97. 제90항에 있어서,
    상기 폴리머 기판은 상기 기판 컨택트와 정렬되어 본딩 툴에 액세스를 제공하도록 구성된 개구를 포함하는 반도체 컴포넌트.
  98. 제90항에 있어서,
    상기 플렉스 회로 도전체는 상기 폴리머 기판의 내면 상에 있고, 상기 터미널 컨택트는 상기 폴리머 기판의 외면 상에 있는 반도체 컴포넌트.
  99. 제90항에 있어서,
    상기 플렉스 회로 도전체와 상기 터미널 컨택트는 상기 폴리머 기판의 외면 상에 있는 반도체 컴포넌트.
  100. 반도체 컴포넌트로서,
    회로면, 후면, 집적 회로, 내면을 갖고 상기 집적 회로와 전기적으로 도통하는 상기 회로면 상의 기판 컨택트, 및 상기 후면에서부터 상기 기판 컨택트까지의 기판 개구를 갖는 반도체 기판과,
    폴리머 기판 및 상기 폴리머 기판 상의 플렉스 회로 도전체를 포함하는 상기 후면 상의 플렉스 회로와,
    상기 폴리머 기판을 상기 후면에 부착하는 유연성 접착층과,
    상기 플렉스 회로 도전체와 상기 기판 컨택트의 상기 내면 사이의 상기 기판 개구 내의 본딩된 커넥션을 포함하는 상기 후면 상의 도전성 인턴커넥트와,
    상기 플렉스 회로 도전체와 전기적으로 도통하는 상기 폴리머 기판 상의 터미널 컨택트
    를 포함하는 반도체 컴포넌트.
  101. 제100항에 있어서,
    상기 본딩된 커넥션은 상기 플렉스 회로 도전체와 상기 기판 컨텍트의 상기 내면에 본딩되는 상기 기판 개구 내의 와이어를 포함하는 반도체 컴포넌트.
  102. 제100항에 있어서,
    상기 본딩된 커넥션은 상기 와이어와 상기 기판 컨택트의 상기 내면 사이의 상기 개구 내의 싱글 포인트 TAB 본드를 포함하는 반도체 컴포넌트.
  103. 제100항에 있어서,
    상기 본딩된 커넥션은 상기 내면 상의 상기 개구 내의 제1 범프, 및 상기 플 렉스 회로 도전체를 상기 제2 범프에 본딩하는 제2 범프를 포함하는 반도체 컴포넌트.
  104. 제100항에 있어서,
    상기 본딩된 커넥션은 적어도 하나의 스터드 범프를 포함하는 반도체 컴포넌트.
  105. 제100항에 있어서,
    상기 플렉스 회로 도전체와 상기 터미널 컨택트는 상기 폴리머 기판의 반대면 상에 있는 반도체 컴포넌트.
  106. 제100항에 있어서,
    상기 플렉스 회로 도전체와 상기 터미널 컨택트는 상기 폴리머 기판의 동일면 상에 있는 반도체 컴포넌트.
  107. 반도체 컴포넌트로서,
    제1 면, 제2 면, 상기 제1 면 상의 기판 컨택트, 및 상기 제2 면에서부터 상기 기판 컨택트에 달하는 기판 개구를 갖는 제1 기판과,
    상기 기판 컨택트 상의 본딩된 커넥션을 포함하는 상기 제1 기판 상의 도전성 인터커넥트와,
    상기 제1 기판에 부착되고 상기 도전성 인터커넥트에 본딩되는 컨택트를 갖는 제2 기판
    을 포함하는 반도체 컴포넌트.
  108. 제107항에 있어서,
    상기 도전성 인터커넥트는 와이어 본딩된 와이어를 포함하는 반도체 컴포넌트.
  109. 제107항에 있어서,
    상기 도전성 인터커넥트는 TAB 본딩된 플렉스 회로 도전체들을 포함하는 반도체 컴포넌트.
  110. 제107항에 있어서,
    상기 도전성 인터커넥트는 상기 컨택트에 본딩되는 금속 또는 폴리머 범프를 포함하는 반도체 컴포넌트.
  111. 제107항에 있어서,
    상기 도전성 인터커넥트는 상기 컨택트에 본딩되는 스터드 범프를 포함하는 반도체 컴포넌트.
  112. 제107항에 있어서,
    상기 도전성 인터커넥트는 상기 컨택트에 본딩되는 도전성 폴리머를 포함하는 반도체 컴포넌트.
  113. 제107항에 있어서,
    상기 제2 기판은 상기 도전성 인터커넥트에 본딩되는 제2 도전성 인터커넥트를 포함하는 반도체 컴포넌트.
  114. 제107항에 있어서,
    상기 제1 기판은 이미지 센서 반도체 컴포넌트를 포함하는 반도체 컴포넌트.
  115. 제107항에 있어서,
    상기 기판 개구는 상기 도전성 인터커넥트를 형성하기 위해서 상기 기판 컨택트에의 액세스를 제공하도록 구성되는 반도체 컴포넌트.
  116. 제107항에 있어서,
    상기 제1 기판과 상기 제2 기판 사이의 유전체 언더필층을 더 포함하는 반도체 컴포넌트.
  117. 제107항에 있어서,
    상기 도전성 인터커넥트는 와이어 본딩된 와이어를 포함하고, 상기 컨택트는 상기 와이어를 수용하도록 구성된 도금된 개구를 포함하는 반도체 컴포넌트.
  118. 제107항에 있어서,
    상기 제2 기판은 상기 컨택트와 전기적으로 도통하는 터미널 컨택트를 포함하는 반도체 컴포넌트.
  119. 반도체 컴포넌트를 제조하는 시스템으로서,
    제1 면, 제2 면, 내면을 갖는 상기 제1 면 상의 기판 컨택트, 및 상기 제2 면에서부터 상기 내면에 달하는 기판 개구를 갖는 반도체 기판과,
    상기 기판 컨택트의 상기 내면에 도전성 인터커넥트를 본딩하도록 구성된 본딩 시스템
    을 포함하는 시스템.
  120. 제119항에 있어서,
    상기 도전성 인터커넥트는 와이어를 포함하고, 상기 본딩 시스템은 와이어 본딩 캐필러리를 포함하는 시스템.
  121. 제119항에 있어서,
    상기 도전성 인터커넥트는 플렉스 회로 도전체를 포함하고, 상기 본딩 시스 템은 테이프 자동화 본딩 툴을 포함하는 시스템.
  122. 제119항에 있어서,
    상기 도전성 인터커넥트는 상기 기판 개구를 채우는 솔더 범프를 포함하고, 상기 본딩 시스템은 솔더 디스펜싱 기구를 포함하는 시스템.
  123. 제119항에 있어서,
    상기 도전성 인터커넥트는 솔더 범프를 포함하고, 상기 본딩 시스템은 범프 템플릿을 포함하는 시스템.
  124. 제119항에 있어서,
    상기 본딩 시스템은 복수의 캐비티를 갖는 범프 템플릿과, 상기 캐비티들을 무연 솔더로 채우도록 구성된 디스펜싱 기구를 포함하는 시스템.
  125. 제119항에 있어서,
    상기 도전성 인터커넥트는 솔더 볼을 포함하고, 상기 본딩 시스템은 레이저 솔더 볼 범퍼를 포함하는 시스템.
  126. 제119항에 있어서,
    상기 제2 면으로부터 상기 반도체 기판을 에칭하도록 구성된 에칭 시스템을 더 포함하는 시스템.
  127. 제126항에 있어서,
    상기 에칭 시스템은 반응성 이온 에칭기를 포함하는 시스템.
  128. 제126항에 있어서,
    상기 에칭 시스템은 습식 에칭제(wet etchant)를 담고 있는 배쓰(bath)와, 상기 습식 에칭제에서 상기 반도체 기판을 유지하도록 구성된 베르누이 홀더(Bernoulli holder)를 포함하는 시스템.
  129. 제126항에 있어서,
    상기 에칭 시스템은 습식 에칭제를 담고 있는 배쓰와, 상기 습식 에칭제에서 상기 반도체 기판을 유지하도록 구성된 진공 홀더를 포함하는 시스템.
  130. 제119항에 있어서,
    상기 반도체 기판을 상기 제2 면으로부터 씨닝하도록 구성된 씨닝 시스템을 더 포함하는 시스템.
  131. 반도체 컴포넌트를 제조하는 시스템으로서,
    제1 면, 제2 면, 내면을 갖는 상기 제1 면 상의 기판 컨택트, 및 상기 제2 면에서부터 상기 내면에 달하는 기판 개구를 갖는 반도체 기판과,
    상기 개구 내로 솔더 합금을 디스펜싱하여 상기 내면에 본딩되는 도전성 인터커넥트를 형성하도록 구성된 디스펜싱 시스템
    을 포함하는 시스템.
  132. 제131항에 있어서,
    상기 디스펜싱 시스템은 상기 개구 내로 직접 상기 솔더 합금을 디스펜싱하고 상기 제2 면을 따라 상기 솔더 합금을 평탄화하도록 구성된 기구를 포함하는 시스템.
  133. 제131항에 있어서,
    상기 디스펜싱 시스템은 상기 개구 내로 상기 솔더 합금을 이동시키도록 구성된 범프 템플릿을 포함하는 시스템.
  134. 제131항에 있어서,
    상기 솔더는 무연 솔더를 포함하는 시스템.
  135. 반도체 컴포넌트를 제조하는 시스템으로서,
    회로면, 후면, 및 내면을 갖는 상기 회로면 상의 기판 컨택트를 갖는 반도체 기판과,
    상기 후면으로부터 상기 반도체 기판을 에칭하여 상기 내면까지 기판 개구를 형성하도록 구성된 에칭 시스템과,
    상기 기판 컨택트의 상기 내면에 도전성 인터커넥트를 형성하여 본딩하도록 구성된 본딩 시스템
    을 포함하는 시스템.
  136. 제135항에 있어서,
    상기 본딩 시스템은 와이어와, 상기 와이어를 상기 내면에 와이어 본딩하도록 구성된 본딩 캐필러리를 포함하는 시스템.
  137. 제135항에 있어서,
    상기 본딩 시스템은 플렉스 회로 도전체를 갖는 플렉스 회로와, 상기 플렉스 회로 도전체를 상기 내면에 본딩하도록 구성된 테이프 자동화 본딩 시스템을 포함하는 시스템.
  138. 제135항에 있어서,
    상기 에칭 시스템은 반응성 이온 에칭기를 포함하는 시스템.
  139. 제135항에 있어서,
    상기 에칭 시스템은 습식 에칭제에서 상기 반도체 기판을 유지하도록 구성된 베르누이 홀더를 포함하는 시스템.
  140. 제135항에 있어서,
    상기 에칭 시스템은 습식 에칭제에서 상기 반도체 기판을 유지하도록 구성된 진공 홀더를 포함하는 시스템.
  141. 제135항에 있어서,
    상기 에칭 시스템은 습식 에칭제로부터 상기 회로면을 실링(sealing)하도록 구성된 상기 반도체 기판 상의 실(seal)을 포함하는 시스템.
  142. 제135항에 있어서,
    상기 반도체 기판은 반도체 웨이퍼 상에 포함되는 시스템.
  143. 제135항에 있어서,
    상기 반도체 기판을 상기 후면으로부터 씨닝하도록 구성된 씨닝 시스템을 더 포함하는 시스템.
  144. 제135항에 있어서,
    상기 씨닝 시스템은 화학 기계적 평탄화 시스템을 포함하는 시스템.
  145. 제135항에 있어서,
    상기 반도체 기판은 상기 기판 컨택트와 전기적으로 도통하는 집적 회로를 갖는 반도체 다이를 포함하는 시스템.
  146. 제135항에 있어서,
    상기 본딩 시스템은 상기 기판 개구 내로 솔더 합금을 디스펜싱하고 상기 제2 면을 따라 상기 솔더 합금을 평탄화하도록 구성된 디스펜싱 기구를 포함하는 시스템.
  147. 제135항에 있어서,
    상기 본딩 시스템은 상기 기판 개구 내로 솔더 합금을 이동시키도록 구성된 범프 템플릿을 포함하는 시스템.
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