KR20070085576A - 다마신 구리 배선 이미지 센서 - Google Patents

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제프리 피 갬비노
마크 디 재프
로버트 케이 레이디
앤소니 케이 스탬퍼
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Abstract

센서가, 증가된 감광도를 나타내는 화소 어레이를 생성하기 위하여, 향상된 두께 균일성을 갖는 보다 얇은 레벨간 유전체 스택(130a ~ c)의 통합을 허용하는 구리(Cu) 금속화 레벨들(M1, M2)을 포함하는 것인 CMOS 이미지 센서 어레이(100) 및 제조 방법이 제공된다. 센서 어레이에서, 각 Cu 금속화 레벨은 각 어레이 화소 사이의 위치들에 형성된 Cu 금속 배선 구조(135a, 135b)를 포함하고, 배리어 재료층(132a, 132b)은 화소 광로를 횡단하는 각 Cu 금속 배선 구조의 정상부에 형성된다. 단일 마스크 또는 자기-정렬된 마스크법을 실행함으로써, 단일 에칭이 수행되어, 광로를 횡단하는 배리어층들과 레벨간 유전체를 완전히 제거한다. 다음, 에칭된 개구부(51)는 유전체 재료(150)로 리필된다. 리필 유전체를 적층하기 전에, 반사성 또는 흡수성 재료(140)의 층은 에칭된 개구부의 측벽들을 따라 형성되어, 하지의 포토다이오드(18)에 광을 반사시킴으로써 또는 광 반사를 제거함으로써 화소들의 민감도를 향상시킨다.

Description

다마신 구리 배선 이미지 센서{A DAMASCENE COPPER WIRING IMAGE SENSOR}
본 발명은 일반적으로 반도체 화소 이미저 어레이의 제조에 관한 것이며, 보다 자세하게는 렌즈들 하부의 유전체층을 최적화함으로써 광학 이미지 센서들의 민감도를 증가시키기 위한 신규한 반도체 화소 이미저 구조 및 그 신규한 프로세스에 관한 것이다.
CMOS 이미지 센서들은, 디지털 카메라들, 셀룰러 폰들, PDA(personal digital assistant), 퍼스널 컴퓨터들 등과 같은 촬상을 요하는 애플리케이션을 위한 종래의 CCD 센서들을 대체하기 시작하고 있다. 유리하게도, CMOS 이미지 센서들은 포토다이오드들 등과 같은 반도체 소자들을 위한 현 CMOS 제조 프로세스를 저 비용으로 적용함으로써 제조된다. 또한, CMOS 이미지 센서들은 단일 전력 공급장치에 의하여 동작될 수 있어, 이에 대한 전력 소모는 CCD 센서들의 전력 소모보다 작게 억제될 수 있고, 또한 CMOS 논리 회로들 및 유사한 논리 처리 소자들은 센서 칩에 용이하게 집적화되어, CMOS 이미지 센서들이 최소화될 수 있다.
본 특허 문헌에는 CMOS 이미지 센서 어레이들과 그 제조 태양들을 기술하는 참조가 충분히 참조된다. 미국 특허 공개 번호 2003/0038293, 2002/0033492 및 2001/0010952는, 미국 특허 번호 6,635,912, 6,611,013 및 6,362,498이 발행했던 바와 같이, 종래의 CMOS 이미지 어레이 설계들의 통상적인 상태를 개시한다. 그러나, 설명된 종래 소자들의 이들 상태 중 어떤 것도 화소 설계시 구리 금속화층들(copper metallization layers)을 사용하지 않는다. 즉, AlCu 금속 레벨들이, Al 금속의 증가된 저항으로 인하여 보다 두꺼운 유전체 스택을 요하는 현 CMOS 이미지 센서들에서 현재 제조되고 있다. 유전체가 보다 두꺼울 수록, 레벨간 유전체층들이 더 두꺼울 것이 요구된다는 것을 의미하며, 이로 인하여 화소 광변환 소자(예컨대, 포토다이오드)에 도달하는 광의 감소된 강도를 초래한다. 따라서, CMOS 이미저 화소의 민감도가 손상된다.
반도체 산업은 0.18 ㎛ 노드 CMOS 이미지 센서 기술을 위하여 AlCu와 계속 사용하도록 예측되므로, 감법 에칭(subtractive etch) AlCu 배선과 함께 요구되는 유전체 CMP 단계의 제거로 인하여, 두께 변화성이 더 작은 보다 얇은 레벨간 유전체 스택을 요할 것인 금속화(예컨대, M1, M2) 레벨들에 대한 다마신 구리(Cu) 금속 라인들을 갖는 CMOS 이미지 센서를 제공하는 것이 상당히 바람직할 것이며, 따라서 보다 많은 광이 포토다이오드에 도달할 것이므로 화소 어레이의 민감도를 증가시킨다. 그러나, 산화 및 오염에 구리가 영향을 받기 쉽기 때문에, Cu 금속들 상에 패시배이션 레벨들이 요구되므로, 상기 구리 배선들 위에 SiN, SiC, SiCN 또는 유사한 패시배이션층이 요구된다. 즉, RIE 정지 및 Cu 확산 배리어들로서의 다마신 구리 배선용으로 사용되는 SiN, SiC, SiCN 또는 유사한 층들은 굴절률 불일치 발생으로 인하여 광학 이미지 센서들과 사용될 수 없다(not compatible).
따라서, 센서가, 굴절률 불일치 발생을 해결하고, 동시에 렌즈 하부의 유전 체층을 최적화함으로써 광학 이미지 센서들의 민감도를 선택적으로 증가시키는 금속화 레벨들을 위한 구리(Cu) 금속 라인들을 구비하는 것인 CMOS 이미지 센서와 그 제조 방법을 제공하는 것이 상당히 바람직할 것이다.
본 발명은 Cu 배선을 실행하는 CMOS 광학 이미징 어레이에서 렌즈들 하부에 유전체 층을 최적화함으로써 광학 이미지 센서들의 민감도를 증가시키기 위한 구조 및 방법을 제시한다.
이미지 필터링 코팅들 및 렌즈들 하부의 Cu 확산 배리어 유전체 재료(예컨대, 질화물)의 대부분 또는 전부를 제거하는 신규한 반도체 광학 이미저 구조의 다수의 실시예를 제공한다. 이것은, 실리콘 기판을 패터닝하고 에칭 다운(etching down)하고, 이미지 센서 위의 질화물층을 제 위치에 남겨두거나 이것을 제거함으로써 달성된다. 대안적인 실시예들은, 개구부의 측벽을 따라 유전체 또는 도전체 스페이서, 및/또는 개구부 주위에 금속 가드 링 구조를 추가하여 이동성 이온 오염 발생을 제거하고, 잠재적으로 광을 측벽들에서 검출기로 반사시킨다.
따라서, 이미지 센서가, 두께 변화성이 감소된 보다 얇은 레벨간 유전체 스택의 통합을 허용하는 구리(Cu) 금속화 레벨들을 포함하여, 화소 어레이가 증가된 광 민감도를 나타내도록 하는 것인 CMOS 이미지 센서 및 제조 방법이 제공된다. CMOS 이미지 센서는, 센서 어레이에 각 화소의 광로를 횡단하는 각 레벨간 Cu 금속화 위에 얇은(예컨대, 1nm ~ 100nm) 유전체 배리어층(예컨대, PECVD 또는 HDPCVD SiN, SiC, SiCN 등)을 포함하도록 초기에 제조된다. 다음, 단일 마스크 또는 자기-정렬법(self-aligned methodologies)을 실행함으로써, 어레이에서 각 화소에 대한 광로의 위치에서 배리어층 금속을 완전히 제거하도록 에칭이 수행되고, 그 후 에칭된 개구부를 충전하기 위하여 리필(refill) 유전체가 제공된다. 대안적인 실시예에서, 리필 유전체를 적층하기 전에, 반사성 또는 흡수성 재료의 층이 에칭된 개구부의 측벽들을 따라 형성되어, 하지의(underlying) 포토다이오드에 광을 반사시킴으로써 또는 광 반사를 제거함으로써 화소들의 민감도를 향상시킨다.
본 발명의 일 태양에 따르면, 화소들의 어레이를 포함하는 이미지 센서가 제공되며, 각 화소는,
수광(receiving light)을 위한 화소 마이크로렌즈를 포함하는 정상층;
상기 화소 마이크로렌즈에 입사하는 광을 수광하기 위하여, 내부에 형성된 감광 소자를 포함하는 반도체 기판;
상기 정상층과, 상기 기판에 형성된 상기 감광 소자 간의 광로에 제공된 유전체 재료의 구조; 및
층들 사이에 하나 이상의 Cu 금속화 레벨이 형성된 레벨간 유전체 재료층들의 스택으로서, 각 금속화 레벨은 화소의 유전체 재료 구조에 인접하여 형성된 Cu 금속 배선 구조를 포함하고, 각 Cu 금속 배선 구조는 위에 형성된 배리어 재료층을 포함하는 것인 상기 레벨간 유전체 재료층들의 스택
을 포함하고,
상기 유전체 재료 구조는 광로를 정의하기 위하여, 화소에서의 개구부를 에칭한 후에 유전체 리필 프로세스의 일부로서 형성된다.
본 발명의 다른 태양에 따르면, 화소들의 이미지 센서 어레이를 제조하는 방법이 제공되며, 각 화소는 수광을 위한 화소 마이크로렌즈를 포함하는 정상층을 포함하고, 상기 방법은,
a. 각 어레이 화소에 대하여 반도체 기판에, 각 화소 마이크로렌즈에 입사하는 광을 수광하도록 사용되는 감광 소자를 형성하는 단계;
b. 상기 기판의 정상에 레벨간 유전체층들의 스택을 형성하는 단계와, 그 사이에 상기 스택의 인접한 레벨간 유전체층들을 형성하는 단계로서, 이들 형성 단계는, 상기 어레이에서의 각 화소 사이의 위치들에 형성된 Cu 금속 배선 구조를 포함하는 Cu 금속화 레벨을 형성하는 단계와, 상기 각 Cu 금속 배선 구조 정상부에 배리어 재료층을 형성하는 단계를 포함하는 상기 형성 단계들;
c. 화소의 광로를 정의하기 위하여 상기 감광 소자 위의 상기 레벨간 유전체층들의 스택의 일부를 제거하는 단계; 및
d. 상기 정상층과 상기 감광 소자 사이의 상기 유전체 재료로 상기 광로에서의 상기 스택의 제거 부분을 리필하는 단계
를 포함한다.
유리하게는, 화소들의 이미지 센서 어레이를 제조하는 방법은 단일 마스크 또는 자기-정렬된 마스크법을 실행하는 단계를 포함하여, 각 화소에 대하여 광로를 횡단하는 배리어층 금속들의 일부 또는 전부와 유전체 스택을 완전히 제거하도록 단일 에칭이 수행되는 것을 가능하게 한다.
대안적인 실시예에서, 리필 유전체를 적층하기 전에, 반사성 또는 흡수성 재료의 층이 에칭된 개구부의 측벽을 따라 형성되어, 하지의 포토다이오드로 광을 반사시키거나 광 반사를 제거함으로써 화소의 민감도를 향상시킬 수도 있다.
본 발명의 목적, 특징 및 이점은 첨부된 도면과 함께 다음의 상세한 설명을 참조하여, 당업자에게 명백해질 것이다.
도 1은 CMOS 이미지 센서 화소 어레이(10)를 도시한다.
도 2는 화소의 광로를 횡단하는 다수의 Cu 확산 배리어층들을 포함하는 구리 레벨간 배선을 갖는 CMOS 이미지 센서 어레이 화소를 단면도로 도시한다.
도 2(a) 내지 도 2(c)는, 최종 배선 레벨들 및 패시배이션 유전체(도 2(a)), 단자 비아/배선접합 또는 솔더 범프 패드들에 대한 후속으로 에칭된 개구부들, 및 이미지 센서 칼라 필터에 대한 개구부들(도 2(b)), 및 웨이퍼 프로세싱, 칩과 광학 렌즈와의 패키징, 및 배선 접합(도 2(c))을 갖는 구조를 생성하는 CMOS 이미지 센서 프로세스 단계들을 단면도로 도시한다.
도 3은 에칭된 화소 개구부의 측벽들에 반사성 라이너 재료없이 형성된 본 발명의 CMOS 이미지 센서 어레이 화소를 단면도로 도시한다.
도 3(a) ~ 도 3(c)는, 역 개구부 마스크(반대 극성 레지스트)를 사용하여 이미지 센서를 평탄화한 후, 에치 백 프로세스를 실행하고, 선택적으로 CMP 단계를 수행하는 CMOS 이미지 센서 프로세스 단계들을 단면도로 도시한다.
도 4는 에칭된 화소 개구부의 측벽들에 반사성 라이너 재료로 형성되고, 기판의 정상부에 배리어 재료층을 포함하는 본 발명의 CMOS 이미지 센서 어레이 화소 를 단면도로 도시한다.
도 5는 에칭된 화소 개구부의 측벽들에 반사성 라이너 재료로 형성되고, 기판의 정상부에 배리어 재료층을 갖지 않는 본 발명의 CMOS 이미지 센서 어레이 화소를 단면도로 도시한다.
도 6은 리필 화소 유전체를 둘러싸는 부가적인 접촉/금속 가드 링 구조로 형성된, 도 5의 CMOS 이미지 센서 어레이 화소의 예시적인 실시예를 단면도로 도시한다.
도 7은 상기 광로를 정의하는 에칭된 화소 개구부의 바닥부에 상기 기판의 정상부에 형성된 칼라 필터 소자를 갖는 CMOS 이미지 센서 어레이 화소의 예시적인 실시예를 단면도로 도시한다.
도 8은 상기 광로를 정의하는 에칭된 화소 개구부를 부분적으로 충전하는 리필 유전체 구조의 정상에 형성된 칼라 필터 소자를 구비하는 CMOS 이미지 센서 어레이 화소를 단면도로 도시한다.
도 9는 상기 광로를 정의하는 에칭된 화소 개구부를 충전하는 리필 유전체 구조의 에치 백 부분에 형성된 칼라 필터 소자를 구비하는 CMOS 이미지 센서 어레이 화소를 단면도로 도시한다.
도 1은 CMOS 이미지 센서 화소 어레이(10)를 도시한다. 도시된 바와 같이, 이 어레이는 복수의 마이크로렌즈들(12)을 구비하고, 각 마이크로렌즈는 반구 형상을 가지며, 마이크로렌즈 어레이의 형성을 가능하게 하는 칼라 필터 어레이(15)의 정상부에 형성된 평탄한 평탄화층(17), 예컨대 스핀 온 폴리머 상에 배열된다. 칼라 필터 어레이(15)는 개별적인 적색, 녹색 및 청색 필터 소자들(25)(주 칼라 필터들)을 포함하고, 또는 대안적으로 청록색, 마젠타색 및 황색 필터 소자들(보완적인 칼라 필터)을 포함한다. 마이크로렌즈 어레이(12)의 각 마이크로렌즈(22)는 대응하는 칼라 필터 소자(25)와 정렬되고, 화소(20)의 상부 수광부를 포함한다. 화소(20)는, 금속화 상호접속 레벨들(M1, M2) 및 알루미늄(Al) 배선 층들(35a, 35b)을 통합하는 하나 이상의 레벨간 유전체층들(30a~ 30c)을 구비하는 스택을 포함하는 반도체 기판(14) 부 상에 제조된 셀 부를 포함한다. 레벨간 유전체 재료들은, 예컨대 폴리머 또는 SiO2를 포함할 수도 있다. Al 금속화 상호접속층들(35a, 35b)은 패시배이션을 요하지 않으므로, 어떠한 각각의 배리어층들도 도시되어 있지 않다. 도 1에 또한 도시되어 있는 바와 같이, Al 금속화(35a, 35b)를 갖는 각 화소 셀(20)은 각 화소(20) 사이의 M1 및 M2 금속화로의 배선 접합을 가능하게 하는 최종 알루미늄 금속 레벨(36)을 더 포함하고, 최종 패시배이션층(28)이 배선 접합 레벨(36) 위에 형성된다. 이 최종 패시배이션층(28)은 SiN, SiO2, SiC, SiCN, SiON 또는 이들의 조합을 포함할 수도 있다. 상세하게 도시되지 않았으나, 각 화소(20)는, 광전 변환을 수행하는 포토다이오드(18)와 같은 감광 소자를 포함하는 광전 변환 소자와, 전하 증폭 및 스위칭을 수행하는 CMOS 트랜지스터(미도시)를 포함한다. 화소들(20) 각각은 각 화소에 의하여 수광된 광의 강도에 대응하는 신호 전하를 생성하며, 이를 반도체 기판(14) 상에 형성된 광전 변환(포토다이오드) 소자(18)에 의하여 신호 전류로 변환한다. 또다른 배리어 또는 캡핑(capping) 층, 예컨대 SiN 층(38)과 같은 질화물이 Si 기판(14) 표면에 형성된 비규화된(unsilicided) 확산 영역들 위에 형성된다.
CMOS 이미지 센서들에서의 알루미늄 금속 레벨들(35a, 35b)의 사용은 Al 금속의 증가된 저항으로 인하여 보다 두꺼운 유전체 스택을 요한다. 유전체가 보다 두꺼울 수록 유전체층들(30a ~ 30c)이 보다 두꺼울 것을 요하여, 광변환 소자(포토다이오드)에 도달하는 광의 강도를 감소시키며, 즉 화소(20)의 민감도가 손상된다.
본 발명은, 유전체 CMP 또는 감법 에칭 AlCu 배선과 함께 요구되는 다른 평탄화 단계의 제거로 인하여, 보다 작은 두께 변화성을 갖는 보다 얇은 레벨간 유전체 스택을 요하는 M1, M2 레벨들에 대한 다마신 구리(Cu) 금속 라인들을 가져, 보다 많은 광이 포토다이오드에 도달할 것이므로 화소 어레이의 민감도가 증가하는 것인 CMOS 이미지 센서 기술에 관한 것이다. 구리가 산화 및 오염에 영향을 받기 쉬우므로 패시배이션 레벨이 Cu 금속 상에 요구되며, 주위의 유전체로의 Cu 확산을 방지하기 위하여, 구리 배선들 위에 SiN, SiC, SiCN 또는 유사한 패시배이션층이 요구된다. 그러나, RIE 정지 및 Cu 확산 배리어들로서의 다마신 구리 배선용으로 사용되는 SiN, SiC, SiCN 또는 유사한 층들은 굴절률 불일치 발생으로 인하여 광학 이미지 센서들과 사용할 수 없고, 따라서 본 발명에 따른 이미지 센서 화소에서의 광로로부터 제거된다.
도 2는, 다수의 Cu 확산 배리어층들을 포함하는 구리 배선을 갖는, 발명의 명칭이 "A CMOS IMAGER WITH CU WIRING AND METHOD OF ELIMINATING HIGH REFLECTIVITY INTERFACES THEREFROM"이며, 2004년 12월 23일 출원된, 공동 소유이며 공동 계류중인 미국 특허 출원 일련 번호 제10/905,277에 설명된 실시예와 유사한 백 엔드 오브 라인(BEOL)(back end of line) CMOS 이미지 센서 어레이(100)를 단면도로 도시한다. 화소(20)의 상부 수광부(마이크로렌즈(22) 및 칼라 필터들(25))는 도 1에 도시된 종래 기술과 동일하나, 본 발명은 기판(14) 상에 형성된 레벨간 유전체층들(130a~ 130c)의 보다 얇은 스택의 형성을 허용하는 Cu 금속화 상호접속부(M1, M2)의 형성을 포함한다. 기판(14)은, 예컨대 Si, SiGe, SiC, SiGeC, GaAs, InP, InAs 및 다른 Ⅲ-Ⅴ족 화합물 반도체, Ⅱ-Ⅵ족, Ⅱ-Ⅴ족 등 화합물 반도체들, 또는 절연체-상-실리콘(silicon-on-insultors)(SOI), 절연체-상-SiC(SiCOI) 또는 절연체-상-실리콘 게르마늄(SGOI)같은 레이어링된(layered) 반도체들, 또는 석영 또는 알루미늄과 같은 절연 기판들을 포함하는 벌크 반도체일 수도 있다. 바람직하게는, 레벨간 유전체 재료는, 스퍼터링, 스핀-온 또는 PECVD와 같은 잘 공지된 기술들 수 중 임의 것에 의하여 적층될 수도 있는 유기 또는 무기 레벨간 유전체(ILD) 재료를 포함할 수도 있고, 약 4.2 이하의 유전체 상수를 갖는 종래의 스펀-온(spun-on) 유기 유전체, 스펀-온 무기 유전체 또는 그 조합들을 포함할 수도 있다. 본 발명에서 채용될 수 있는 적합한 유기 유전체들은 C, O, F 및/또는 H를 함유하는 유전체를 포함한다. 본 발명에서 채용될 수 있는 유기 유전체의 일부 형태의 예들은, 예컨대 상표명 SiLK
Figure 112007039764763-PCT00001
으로 DOW Chemical Company에 의해, 상표명 Flare
Figure 112007039764763-PCT00002
으로 Honeywell에 의하여 판매되는 수지, 및 다른 공급자들로부터의 유사한 수지인 아로마틱 열경화성 폴리메릭 수지, 및 다른 유사한 유기 유전체 를 포함하나, 이들에 한정되지 않는다. 레벨간 유전체층들로서 채용된 이들 유기 유전체는 다공성일 수도 있고, 그렇지 않을 수도 있으며, 다공성 유기 유전체층들은 감소된 k값으로 인하여 선호된다. 레벨간 유전체로서 채용될 수도 있는 적합한 무기 유전체는 통상적으로 Si, O 및 H를, 선택적으로 C를 함유하고, 예컨대 플라즈마 강화된 화학적 기상 증착(CVD) 기술에 의하여 적층된 SiO2, FSG(fluorosilicate glass), SiCOH, 탄소-도핑된 산화물(CDO), 실리콘-옥시카바이드, 오르가노실리케이트 글래스(OSG)를 함유한다. 채용될 수 있는 무기 유전체의 일부 형태의 예시적인 예들은, 실세스키옥산 HOSP(Honeywell에 의하여 판매), 메틸실세스키옥산(MSQ), 하이드로젠 실세스키옥산(HSQ), MSQ-HSQ 코폴리머, 규소원으로서 테트라에틸오르소실리케이트(TEOS) 또는 SiH4 및 산화제로서 O2, N2O, NO 등을 사용하여 적층된 SiO2 ; 오르가노실란 및 임의의 다른 Si-함유 재료를 포함하나, 이들에 제한되지 않는다. 논의를 위하여, 무기 유전체 재료는 SiO2 인 것으로 가정한다.
도 2를 참조하여, 프론트-엔드-오브-더-라인(front-end-of-the-line)(FEOL) 제1 배선 레벨(pre first wiring level)(M1)의 선행 구조, 즉 MOS 트랜지스터들, 이미지 센서들 등, 및 FEOL 구조들에 대한 텅스텐 또는 다른 금속 전도체 접촉부가 종래 기술에 공지된 바와 같이 제조된다. M1 층을 형성하기 위한 방법은, 기판 캐핑층(38)의 정상부 상에, SiO2 또는 다른 유전체 층(130c)을, 예컨대 약 2kÅ 내지 20 kÅ의 범위의 두께로, 바람직하게는 4kÅ 내지 5kÅ의 범위를 갖는 두께로 적층 하는 제1 적층 단계, 공지된 리소그래피 및 RIE 기술을 사용하여 SiO2 층(130c)에 트렌치들을 패터닝하는 단계, 및 예컨대 Ta, TaN, TiN, TiSiN, W, WCN, Ru와 같은 하나 이상의 내화 재료들과 같은 금속 라이너로 상기 형성된 트렌치들을 라이닝(lining)하는 단계를 포함한다. 다음, 라이닝된 트렌치들은 구리 재료들로 충전되어, Cu M1 층(135b)을 형성하고, 이 층은 후속하여 공지된 CMP 기술을 사용하여 연마된다. 그 후, SiN과 같은 배리어 또는 Cu 확산층(132b)은, 예컨대 약 2nm 내지 200nm 범위의 두께, 바람직하게는 20nm ~ 70nm의 범위를 갖는 두께로 Cu M1 금속화의 정상부에 적층된다. 이 실시예에서, Cu 상호접속부의 정상부 상의 질화물층(132b)의 두께는 반사율을 최소화하도록 감소된다. 다른 배리어층 재료들은 SiON, SiC, SiCN, SiCON, SiCO 재료들 등을 포함하여 사용될 수도 있으나, 이들에 제한되지 않는다는 것이 이해된다. 이 프로세스는 후속 듀얼-다마신 제2 Cu 배선 레벨(M2) 및 제1 비아 레벨(V1) 금속화층에 대하여 반복되어, 예컨대 SiO2인 얇은 M2/V1 유전체층(130b)이 약 2kÅ 내지 20kÅ 범위, 바람직하게는 1 미크론의 두께로 Cu 확산층(132b) 위에 적층된 후, M2/V1 금속화층들은 공지된 리소그래피 및 RIE 기술을 사용하여 SiO2 층(130b)에서의 트렌치들과 비아들을 패터닝하고, 내화 금속과 같은 금속 라이너로, 형성된 트렌치들 및 비아들을 라이닝하고, 후속하여 공지된 CMP 기술을 사용하여 연마되는 Cu M2(135a) 층을 형성하기 위하여 구리 재료로 라이닝된 트렌치들을 충전함으로써 형성된다. 그 후, SiN과 같은 배리어 또는 Cu 확산층(132a)은, 예컨대 약 20Å 내지 2kÅ 범위의 두께로 Cu M2층(135a)의 정상부 상에 적층된다. 후속 단계는, 확산층(132a)의 정상부 상에 레벨간 유전체층(130a)을 형성하는 단계, 다마신 텅스텐 또는 다른 도전체 비아를 형성하는 단계, 및 공지된 기술에 따라 최종 감법 에칭 AlCu 금속화(36)를 포함한다. 또는, 종래 기술에 공지된 바와 같은, 다마신 텅스텐 비아 대신에 테이퍼링된 비아가 채용될 수 있다. 본 실시예에서, 도 2에 도시된 바와 같이, M1 및 M2 확산 배리어들 모두의 총 두께는 반사율을 최소화하기 위하여, 약 20nm 이하인 것이 바람직하다.
도 2에 도시된 바와 같이, 예컨대 구리와 같은 금속인 도전성 재료를 포함하는, 예컨대 V1인 금속 비아에 의하여 금속화 레벨(M2)에 접속된 레벨간 금속화층(M1)과, 유사하게, 예컨대 텅스텐과 같은 금속인 도전성 재료를 포함하는, 예컨대 V2인 금속 비아에 의해 금속화 레벨(M3)에 접속된 레벨간 금속화층(M2)를 포함하는 상호접속된 금속 라인들과 비아들의 스택이 제공된다. 마찬가지로, 도 2에 도시된 바와 같이, 레벨간 금속화층(M1)은, 예컨대 텅스텐과 같은 금속을 포함하는다마신 접촉부, C1, 또는 플러그를 경유하여 기판(14) 상에 형성된 활성 소자 영역(19)(또는 다른 확산 영역)에 접속된다. 도 2에 도시된 실시예에 더하여, SiON과 같은, SiN(1.98)와 SiO2(1.46)의 굴절률 사이의 굴절률을 갖는 재료들의 부가적인 층(미도시)이, 얇은 SiN 층들(132a, b)의 정상부 상에서 필적하는(comparable) 두께들(예컨대, 약 20Å 내지 2kÅ)로 형성되어, 광 반사를 감소하는 데 원조할 수 있다는 것이 이해되어야 한다.
도 2를 참조하여 설명된 실시예에 따르면, 광로에의 Cu 금속화 및 대응하는 얇은 레벨간 유전체층들(130a ~ 130c) 및 극박의(ultrathin) 확산 배리어층들(132a, b)의 제공은, 광 반사를 최소화시켜, 보다 많은 양의 광(13)이 화소(20)의 광로를 통하여 흘러 하지의 포토다이오드 소자(18)에 도달하도록 한다. 또한, 도 2에 설명된 실시예에서, 활성 실리콘 영역(19) 및 예컨대 포토다이오드(18)인 감광 소자에 인접하여 형성된 부가적인 얕은 트렌치 절연(STI)(shallow trench isolation) 절연 유전체 영역(138)이 도시되어 있다.
본 발명의 바람직한 실시예에 따르면, 활성 소자들(트랜지스터)(19), 기판 캐핑층(38), 레벨간 유전체층(130a), 레벨간 금속화(135b)(M1) 및 대응하는 배리어층(132b), M2 유전체층(130b), 금속화(M2)(135a) 및 대응하는 배리어층(132a), 및 최종 유전체층(130c)을 포함하는 도 3의 CMOS 이미저가, 최종 알루미늄 금속 레벨(36)을 포함하는 최종 금속 레벨(M3)에까지 제조된다. 3개 레벨의 배선이 도시되었으나, Cu에서 2개와 AlCu에서 1개, 및 배선 레벨의 임의 수가 사용될 수 있다. 포토리소그래피 마스크가 후속하여 패터닝되어 후속하는 단일 단계 에칭 프로세스에서 각 화소에 대응하는 영역을 개방시키고, 홀(51)을 생성하도록 습식 또는 건식 에칭이 수행되어, 화소의 광로로부터 레벨간 유전체(130c), M2 층에 대한 질화물 배리어들(132a), 및 동일한 에칭 프로세스 단계에서의, M2 유전체층(130b) 및 M1 배리어(132b) 및 M1 유전체층(130a)의 일부들을 효과적으로 제거한다. RIE 에칭이 사용되면, 표준 평행판, 다운스트림 플라즈마, 또는 고밀도 플라즈마 챔버는, 종래 기술에 공지된 바와 같이, 불소원으로서 사용되는 퍼플루오로카본(PFC) 및/또는 하이드로플루오로카본(HFC) 가스들과, 희석 가스로서 사용되는 산소, 수소, 질소, 아 르곤 등과 함께 사용될 수 있다. 습식 에칭이 사용되면, 종래 기술에 공지된 바와 같이, 희석 하이드로플루오릭산이 SiO2 또는 유사한 산화물막을 에칭하기 위하여 사용될 수 있고, 인산이 SiN 또는 유사한 막 등을 에칭하기 위하여 사용될 수 있다. 바람직하게는, 개구부(51)가 패터닝되고, 질화물 배리어(38)까지 에칭 다운되나, 개구부는 질화물 배리어(38)를 제거함으로써 기판(14)의 표면까지 에칭 다운되어, 후속하여 표준 세정 단계들이 따를 수도 있다는 것이 이해된다. 화소에 형성된 개구부(51)는 약 1㎛ ~ 3㎛ 깊이 정도, 및 약 1㎛ ~ 5㎛ 너비 정도일 수도 있다. 에칭된 개구부(51)는 태이퍼링되는 것으로(즉, 바닥보다 넓은 정상 개구부를 갖는) 도 3에 도시되나, 역의 테이퍼(정상 개구부보다 바닥 너비가 넓은)로 형성될 수도 있거나, 에칭이 실질적으로 평행인 측벽들을 형성할 수도 있다는 것이 이해된다.
이 단일 에칭 후, 도 3에 도시된 바와 같이, 레벨간 유전체(예컨대, 산화물) 재료(150)가, 예컨대 스핀-온 유전체(SiO2), 스핀-온 유리 등과 같은 스핀-온 리필 프로세스와 같은 에칭된 경로(51)로 다시 적층되고, 평탄화 단계가 수행된다. 리필 유전체 재료는 폴리머 유전체(감광 폴리이미드, Dow Chemical의 SiLK
Figure 112007039764763-PCT00003
, 등)를 대안적으로 포함할 수도 있고, CVD 또는 (플라즈마 강화된) PE-CVD 프로세싱과 같은 우수한 갭 충전 성능을 갖는 레벨간 유전체(산화물, SiO2 또는 탄소-기반 산화물 등)을 적층하기 위한 다른 기술이 사용될 수도 있다는 것이 이해된다. 바람직하게는, 대기압 CVD(APCVD) 또는 아상압 CVD(SACVD) 적층 기술이 사용되어 99% 적합성(conformity)을 달성하고, 400℃의 적층 온도의 SACVD가 사용되면, 어떠한 후-적 층 어닐링도 필요하지 않으므로 도핑되지 않은 SiO2를 사용한다. 적층된 유전체의 두께는 채용된 적층 방법 및 후속 프로세싱 방법들에 좌우된다는 것이 이해되어야 한다. 예컨대, 어떠한 리세스도 이미지 센서 필터링 코팅에서 계획되지 않으면, 트렌치 깊이 또는 트렌지 너비의 1/2 중 더 작은 것보다 약간 큰 SACVD SiO2의 두께가 적층되고; 대안적으로 선택적인 자기 정렬된 리세스가 이미지 센서 필터링 코팅에서 게획되면, 트렌지 깊이보다 작은 두께가 적층된다. 스핀-온 유전체가 사용되면, 스핀-온 파라미터들(샷(shot) 크기, 스핀 속도, 후속 베이킹 온도)이 웨이퍼의 어떤 곳에서도 최소 적층을 갖는 개구부(150)의 충전을 달성하도록 최적화될 것이다. 웨이퍼를 가로질러 재생가능한 갭 충전을 제공할 것인, 사용될 무기 유전체의 일부 형태들의 다른 예들은, 실세스키옥산(HOSP), 메틸실세스키옥산(MSQ
Figure 112007039764763-PCT00004
), 하이드로젠 실세스키옥산(HSQ
Figure 112007039764763-PCT00005
), MSQ-HSQ 코폴리머들, 및 산화제로서 산소 또는 N2O를, 그리고 규소원으로서 테트라에틸오르소실리케이트(TEOS) 또는 실란을 사용하여 적층된 SACVD 또는 PECVD SiO2 을 포함하나, 이들에 제한되는 것은 아니다. 본 프로세스 단계의 중요한 태양은, 에칭된 화소 개구부들(51) 모두의 각각은 실질적으로 동일한 애스팩트비를 가져 양호한 충전 균일성을 달성한다는 것이 이해된다. 갭 리필 프로세스 후, 선택적으로 평탄화 단계가 수행될 수 있어, 역 개구부 마스크(반대 극성 레지스트)가 사용될 수도 있고, 그 후 에치백 프로세스, 및 도 3(a) ~ 도 3(f)에 관하여 이제 설명된 바와 같이 수행된 선택적인 CMP 단계가 뒤따를 수 있다.
특히, 도 3(a)에 도시된 바와 같이, 웨이퍼가 제조되고, 트렌치(149)가 에칭되어, 여기서 이미지 센서가 형성될 것이다. 다음, 도 3(b)에 도시된 다음 단계는 유전체 재료(150)(예컨대, SiO2)를, 트렌치가 과충전될 정도의 두께로 적층하는 단계를 포함한다. 다음, 도 3(c)에 도시된 바와 같이, 이미지 센서 위 트렌치를 패터닝하기 위해 사용되었던 동일하지만, 포토레지스트의 극성이 반대인 리소그래픽 마스크(또는 선택적으로는, 유사하나 상이한 리소그래픽 마스크를 사용하는)를 사용하여, 레지스트(179)를 노광하여 현상한다. 다음, 도 3(d)에 도시된 바와 같이, 유전체는 유전체 충전(150)의 표면 위로 미리 결정된 깊이로 에칭된다. 다음, 도 3(e)에 도시된 바와 같이, 포토레지스트(179)가 박리되고, 최종적으로 도 3(f)에 도시된 바와 같이, CMP 평탄화 단계가 수행되어 도 3(f)에 도시된 구조를 생성한다. 대안적으로, 종래 기술에 공지된 바와 같은 제2 유전체(예컨대, SiO2가 충전용으로 사용되면 SiN; 폴리머 리필이 사용되면 SiO2 또는 SiN)의 선택적인 희생적 적층을 갖는 CMP 프로세스 단계가 채용되어, 개구부에서의 유전체의 CMP 부식을 방지한다(즉, 칼라 필터(25) 하부의 두께 불균일성을 방지). 그러나, 자기-정렬 접근법이 칼라 필터 재료에 관하여 실행된 후, 에치백이 후속하는 역 개구부 마스크가 수행될 수도 있고; 또는 개구부에서 유전체의 CMP 부식을 방지하기 위하여(칼라 필터의 두께 불균일성을 방지) 제2 유전체(예컨대, SiO2가 충전용으로 사용되면, SiN; 폴리머 리필이 사용되면 SiO2 또는 SiN)의 선택적인 희생적 적층을 갖는 CMP 단계가 수행될 수도 있다는 것이 이해된다. 대안적인 실시예에서, "스퀴지(squeegee)" 프로세스가, 흐를 수 있는 재료(폴리이미드와 같은)로 홀들을 충전하기 위하여 실행될 수도 있다. 도 3에 도시되지 않았으나, 금속 접촉부/배선 가드 링이 추가적으로 제조되어, 렌즈와 칼라 필터를 통하여 들어갈 수도 있는 활성 화소 영역으로의 이동성 이온 확산(소듐 또는 포타슘과 같은 주위 이온들)을 방지할 수도 있다는 것이 이해된다. 이러한 금속 가드 링은 이동성 이온 배리어로서 기능하고, 광로 및 활성 실리콘 영역(19) 사이의 리필 유전체(150)를 둘러싸는 비아들 및 금속들을 포함하는 재료 또는 재료들의 스택으로 형성된다.
다른 실시예에서, 패드에서 개방되는 최종 금속 레벨(36)에 대한 충분히 높은 선택도가 있으면, 단말 또는 최종 비아 마스크가 이 에칭을 수행하도록 사용될 수도 있다. 도 2(a)는 최종 배선 레벨들 및 패시배이션 유전체(29)를 통하여 처리된 이미지 센서를 도시한다. 다음, 배선접합 또는 솔더 범프 패드들(36)을 개방하기 위한 단말 비아(49), 및 이미지 센서 칼라 필터용 개구부(59)는, 도 2(b)에 도시된 바와 같이 하나의 마스크와 유전체 에칭 단계를 사용하여 패터닝된다. 다음, 칩을 다이싱하는 단계, 이 칩과 광학 렌즈를 패키징하는 단계, 및 도 2(c)에 도시된 바와 같이 칩을 패키지에 배선 접합(69)하는 단계를 포함하는 웨이퍼 프로세싱 및 패키징이 수행된다. 따라서, 단일 단계 에칭 프로세스에서 양쪽 금속화 배리어층들(132a, b)을 제거하기 위하여 하나의 마스크만이 필요하다.
도 4에 도시된 대안적인 실시예에서, 각 화소의 광로에서 홀(51)을 개방한 후 그리고 이 홀을 레벨간 유전체(예컨대, 산화물)로 충전하기 전에, 에칭된 홀의 측벽들 및 바닥부에 부합되는 얇은 라이너(140)가 적층된다. 후속하여, 스페이서 에칭 프로세스가 수행되어, 종래 기술에 공지된 바와 같이 측벽들 상에 라이너를 남겨두나, 바닥부(142) 및 정상 표면들로부터는 이 라이너를 제거한다. 바람직하게는, 예컨대 SiN, SiC, SiCN 등인 얇은 질화물 라이너 재료 또는 광 반사성 특성을 갖는 금속이 PE-CVD와 같은 공지된 적층 기술을 사용하여 에칭된 개구부의 바닥부 및 측벽들을 라이닝하도록 적층될 수도 있다. 예컨대, 광 반사성 특성을 갖는 다른 라이너 재료들은, SiC, 예컨대 Al, TiN, 텅스텐, Ru, 폴리-Si, 폴리-Ge 등인 특정 금속들을 포함하나, 이들에 제한되지 않는다. 이 얇은 라이너(140)는 50Å 내지 2kÅ 범위의 두께로 적층될 수도 있고, 칩의 활성 영역으로의 이동성 이온 진입을 방지하도록 효과적으로 기능하며, 부가적으로 소정의 각으로 렌즈(22)에 들어가는 임의 광이 포토다이오드(18)에 도달하도록 입사광을 반사하기 위하여 반사면으로서 기능한다. 후속 단계에서, 얇은 라이너(140)를 적층한 후, 상술된 바와 같이, 예컨대 스핀-온 SiO2 리필 프로세스 또는 CVD 프로세스를 사용하여 레벨간 유전체 재료가 라이닝된 홀로 다시 적층되고, 최종 평탄화 단계가 선택적으로 수행된다. 리필된 유전체(150)가 1.46(k ~ 0)의 굴절률 n을 갖는 SiO2이고, 측벽 라이너(140)가 1.98(k ~ 0)의 굴절률을 갖는 SiN이면, SiN 상의 입사광의 소정 퍼센트는 브래그의 법칙에 의하여 예측되는 바와 같이, 반사될 것이다. 대안적으로, 반사도는 스페이서(140)용 실리콘 또는 탄탈륨과 같은 보다 높은 굴절률 전도체 또는 반도체를 채용함으로써 증가될 수 있다.
도 5는, 개구부(51)가 패터닝되고, 에칭이 기판(14)의 표면까지 수행되어 기판 질화물 배리어(38)를 제거하는 것인 대안적인 실시예를 도시한다. 화소의 광로에서의 홀(51)을 개방한 후 그리고 레벨간 유전체(예컨대, 산화물)(150)로 홀을 충전하기 전에, PE-CVD와 같이, 여기서 설명된 공지된 적층 기술을 사용하여 에칭된 홀의 측벽들 및 바닥부에 부합하는 얇은 질화물 라이너(140)가 적층된다. 그 후, 홀의 바닥부에 부합하는 반사성 라이너 재료(140)는 스페이서 에치, 즉 에칭된 개구부의 측벽들을 따라 SiN 스페이서들을 형성하기 위하여 사용되는 임의 방향성 에칭에 의하여 제거된다. 예컨대, CF4와 같은 불소원으로서 PFC 또는 HFC를 사용하는 F-기반 방향성 에칭이 사용되어 SiN 스페이서들을 형성한다. 후속 단계에서, 얇은 질화물을 적층하고 에칭하여 스페이서들(140)을 형성한 후, 여기서 설명된 바와 같은 스핀-온 SiO2 리필 프로세스 또는 다른 기술을 사용하여 라이닝된 홀로 레벨간 유전체 재료(150)가 다시 적층되고, 최종 평탄화 단계가 선택적으로 수행된다.
도 6은, 개구부(51)가 패터닝고, 기판(14)의 표면까지 에칭이 수행되어 기판 질화물 배리어(38)를 제거하는 도 5(질화물 스페이서 재료(140)를 포함하는)에 도시된 본 발명의 대안적인 실시예를 도시한다. 도 6에 도시된 바와 같이, 금속 접촉부/배선 가드 링(160)이, 렌즈와 칼라 필터를 통하여 들어갈 수도 있는 활성 화소 영역으로의 이동성 이온 주입을 방지하기 위하여 부가적으로 제조되었다. 이 금속 가드 링(160)은 이동성 이온 배리어로서 기능하고, 광로와 활성 실리콘 영역(19) 사이의 리필 유전체(150)를 둘러싸는 텅스텐(160)과 내화 재료 라이닝된 구 리(135b)를 포함하는 재료의 웨이퍼 또는 재료들의 스택 상에 통상의 배선들 및 비아들과 동시에 형성된다. 일반적으로, 가드 링은, Cu, AlCu, W, Ta, TaN, TiN, WN, Ag, Au 등을 포함하는, 온 칩 배선용으로 사용되는 어떠한 전도체로도 형성된다. 가드 링(160)은 기판(14)으로 배선되고 접지되어(웨이퍼의 최저 전위에 연결), 양의 이동성 이온들이 가드 링으로 이끌릴 것이고, 칩의 활성 영역(19)으로 도달하지는 않을 것이다. 도 6에 도시된 바와 같이, 금속 접촉부/배선 가드 링(160)은 가장 근접한 질화물 레벨, 예컨대 M1 금속화 질화물 배리어(132b) 까지 수직으로 제조되나, 최종 금속 레벨까지 제조될 수 있다.
도 7은, 개부구(51)의 패터닝 및 화소로의 에칭 후, 칼라 필터(25')가 트렌치 개구부의 바닥부에 형성되는 것인 본 발명의 대안적인 실시예를 도시한다. 본 실시예에서, 부가된 리필 유전체 재료가 있을 수도 또는 없을 수도 있다. 또한, 상기에 논의된 바와 같이, 트렌치의 전체 길이를 연장하는, 즉 칼라 필터 재료의 바닥부까지, 또는 칼라 필터 재료의 정상부까지 연장하는 선택적인 반사성 측벽 라이너가 형성된다. 도 8은, 개구부(51)의 패터닝 및 화소로의 에칭 후, 리필 유전체 재료(150)가 에칭된 개구부에 부분적으로 충전되고, 칼라 필터(25')가 트렌치 개구부의 정상부 위에 형성되는 것인 본 발명의 대안적인 실시예를 도시한다. 도 7에 도시된 실시예에서, 선택적인 흡수성 또는 반사성 라이너(141)가 측벽들 상에 형성되어, 트렌치의 바닥부까지 연장한다. 도 9에 도시된 대안적인 실시예에서, 리필 유전체 재료(150)가 에칭된 개구부(51)에 충전된 후, 등방성 에치백 프로세스가 수행되어, 리필 유전체의 얕은 제2 개구부(52)를 형성하고, 여기서 칼라 필 터(25")가 후속하여 비-자기-정렬(non-self-aligned) 프로세스에서 형성된다. 이 실시예는 자기 정렬된 칼라 필터없이 여기서 설명된 다른 구조들 중 임의의 것과 조합될 수도 있다는 것이 이해되어야 한다.
도 7 ~ 도 9에 관하여 여기서 설명된 실시예들을 참조하여, 실리콘 또는 탄탈륨과 같은 불투명(흡수성) 측벽 라이너 재료(141)가 사용되면(즉, k > 0), 2개 이상의 층들이 다층 스택에서 함께 최적적으로 조합되어, 광학 범위를 넘는 파장(WI)에 대략 독립적인 스택에 대한 특정 k(유전체 상수), n(굴절률), 또는 n 및 k 값을 달성할 수 있다. 가능한 흡수성 측벽 라이너 재료들은, Ta, TaN, Si, Ti, Cu, AlCu, TiN 등을 포함하나, 이들에 제한되지 않는다. 이하의 표 1(a) 및 1(b)는 나타낸 라이너 재료들에 대한 다양한 파장들에서 스택에 대한 n 및 k 값들을 나타낸다.
표 1(a)
Ta Si Ti
WI n k n k n k
4000 2.3 2.7 4.5 2.1 1.8 2.9
5500 2.8 3.5 4.4 0.6 2.6 3.6
7000 3.4 4.0 4.1 0.3 3.7 4.1
표 2(b)
Cu AlCu TiN
WI n k n k n k
4000 1.1 2.1 0.4 4.1 2.3 1.2
5500 0.8 2.7 0.8 5.6 2.1 1.5
7000 0.3 4.5 1.5 7.0 1.9 1.9
예컨대, Ta 및 Si가 동일한 두께의 다층들(2, 4, 6, 8 등)에서 함께 조합되면, 조합된 n 및 k 값들 각각은 각각 10% 내지 15%의 변화성 범위를 가질 것이다. n 및 k 변화성의 이러한 감소는 400nm 내지 700nm의 파장 범위를 넘는 균일한 광학 반사도를 생성할 것이고, 이 변화성은 임의의 단일 층보다 훨씬 작다.
본 발명의 바람직한 실시예를 고려하여 도시되고 설명되었으나, 형태 또는 상세에서 다양한 변형 및 변경이 본 발명의 사상을 벗어나지 않고 용이하게 행해질 수 있다는 것을 물론 이해할 것이다. 따라서, 본 발명은 상술되고 도시된 바로 그 형태에 한정되는 것이 아니라, 첨부된 청구항의 범위 내에 있을 수도 있는 모든 변형물을 망라하도록 구성되어야 하고자 함이다.

Claims (10)

  1. 화소들의 어레이를 포함하는 이미지 센서로서, 각 화소는,
    수광(receiving light)을 위한 화소 마이크로렌즈를 포함하는 정상층;
    상기 화소 마이크로렌즈에 입사하는 광을 수광하기 위하여, 내부에 형성된 감광 소자를 포함하는 반도체 기판;
    상기 정상층과, 상기 기판에 형성된 상기 감광 소자 사이의 광로에 제공된 유전체 재료 구조; 및
    층들 사이에 2 이상의 Cu 금속화 레벨이 형성된 레벨간 유전체 재료층들의 스택으로서, 상기 금속화 레벨 각각은 상기 화소의 상기 유전체 재료 구조에 인접하여 형성된 Cu 금속 배선 구조를 포함하고, 상기 Cu 금속 배선 구조 각각은 위에 형성된 배리어 재료층을 포함하는 것인 상기 레벨간 유전체 재료층들의 스택
    을 포함하고,
    상기 유전체 재료 구조는 상기 광로를 정의하기 위하여, 상기 화소에서의 개구부를 에칭한 후에 유전체 리필 프로세스의 일부로서 형성되는 것인 화소들의 어레이를 포함하는 이미지 센서.
  2. 제 1 항에 있어서, 상기 스택의 상기 레벨간 유전체층들 각각은 2kÅ 내지 20 kÅ의 범위의 두께인 것인 이미지 센서.
  3. 제 2 항에 있어서, 상기 기판과 제1 레벨간 유전체층 사이에 형성된 배리어 재료층을 더 포함하는 이미지 센서.
  4. 제 1 항에 있어서, 상기 화소 마이크로렌즈 밑에 및 상기 광로에 형성된 상기 유전체 재료 구조 위에 상기 정상층에 형성된 칼라 필터 소자를 더 포함하는 이미지 센서.
  5. 제 1 항에 있어서, 상기 감광 소자 위에 및 상기 광로에서의 상기 유전체 재료 구조 아래에 상기 기판의 정상에 형성된 칼라 필터 소자를 더 포함하는 이미지 센서.
  6. 제 1 항에 있어서, 상기 유전체 재료 구조는 상기 광로를 정의하는 에칭된 화소 측벽들 사이의 개구부를 부분적으로 충전하고, 상기 센서 화소는 상기 측벽들 사이의 상기 광로의 정상부에서의 상기 유전체 재료 구조 위에 형성된 칼라 필터 소자를 더 포함하는 것인 이미지 센서.
  7. 제 1 항에 있어서, 상기 레벨간 유전체 재료는 상기 광로를 정의하는 화소 측벽들 사이의 상기 광로를 충전하고, 상기 센서 화소는 상기 광로에서의 상기 레벨간 유전체 재료의 에치 백(etched back) 부에 형성된 칼라 필터 소자를 더 포함하는 것인 이미지 센서.
  8. 제 1 항에 있어서, 각 화소는 상기 광로를 정의하는 화소 측벽들 상에 형성된 광 반사성 재료층을 더 포함하고, 상기 광 반사성 재료층들은 상기 감광 소자에 의하여 수광되는 수광량을 증가시키도록 하는 것인 이미지 센서.
  9. 제 1 항에 있어서, 각 화소는 상기 광로를 정의하는 화소 측벽들 상에 형성된 광 흡수성 재료층을 포함하는 것인 이미지 센서.
  10. 화소들의 이미지 센서 어레이를 제조하는 방법으로서, 각 화소는 수광을 위한 화소 마이크로렌즈를 포함하는 정상층을 포함하고, 상기 방법은,
    a. 각 어레이 화소에 대하여 반도체 기판에, 각 화소 마이크로렌즈에 입사하는 광을 수광하도록 사용되는 감광 소자를 형성하는 단계;
    b. 상기 기판의 정상에 레벨간 유전체층들의 스택을 형성하는 단계와, 그 사이에 상기 스택의 인접한 레벨간 유전체층들을 형성하는 단계로서, 이들 형성 단계는, 상기 어레이에서의 각 화소 사이의 위치들에 형성된 Cu 금속 배선 구조를 포함하는 Cu 금속화 레벨을 형성하는 단계와, 상기 Cu 금속 배선 구조 각각의 정상 상에 배리어 재료층을 형성하는 단계를 포함하는 상기 형성 단계들;
    c. 화소의 광로를 정의하기 위하여 상기 감광 소자 위의 상기 레벨간 유전체층들의 스택의 일부를 제거하는 단계; 및
    d. 상기 정상층과 상기 감광 소자 사이의 유전체 재료로 상기 광로에서의 상 기 스택의 상기 제거 부분을 리필하는 단계
    를 포함하는, 화소들의 이미지 센서 어레이를 제조하는 방법.
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