KR100745985B1 - 이미지 센서 - Google Patents

이미지 센서

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KR100745985B1
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Abstract

크로스토크가 감소된 이미지 센서가 제공된다. 이미지 센서는 기판 내에 형성된 복수개의 광전 변환 소자들, 기판 상에 형성된 절연막, 절연막 상에 형성되고 각 광전 변환 소자들에 대응하는 어퍼쳐들을 포함하는 광 차폐막, 절연막 내에 형성된 복수개의 어퍼쳐형 트렌치들로 각 트렌치들은 각 광전 변환 소자들 상면에 형성되고 각 트렌치들의 바닥면 하부에는 절연막 및 식각 정지막의 적층막을 구비하는 트렌치들, 및 트렌치들의 측벽을 덮고 각 트렌치들 바닥면에 광전 변환 소자들을 둘러싸는 어퍼쳐들을 구비하는 광흡수막을 포함한다.
이미지 센서, CMOS, 크로스토크, 광흡수막

Description

이미지 센서{Image sensor}
도 1은 종래의 이미지 센서의 단면도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 블록도이다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀의 등가회로도이다.
도 4는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서(APS) 어레이의 간략 회로도이다.
도 5a는 본 발명의 제1 실시예에 따른 이미지 센서를 구성하는 APS 어레이의 일부 레이아웃도이다.
도 5b는 도 5a의 B-B' 선을 따라 자른 단면도이다.
도 6a는 본 발명의 제2 실시예에 따른 이미지 센서를 구성하는 APS 어레이의 일부 레이아웃도이다.
도 6b는 도 6a의 B-B' 선을 따라 자른 단면도이다.
도 7a는 본 발명의 제3 실시예에 따른 이미지 센서를 구성하는 APS 어레이의 일부 레이아웃도이다.
도 7b는 도 7a의 B-B' 선을 따라 자른 단면도이다.
도 8a는 본 발명의 제4 실시예에 따른 이미지 센서를 구성하는 APS 어레이의 일부 레이아웃도이다.
도 8b는 도 8a의 B-B' 따라 자른 단면도이다.
도 9a는 본 발명의 제5 실시예에 따른 이미지 센서를 구성하는 APS 어레이의 일부 레이아웃도이다.
도 9b는 도 9a의 B-B' 따라 자른 단면도이다.
도 10a는 본 발명의 제6 실시예에 따른 이미지 센서를 구성하는 APS 어레이의 일부 레이아웃도이다.
도 10b는 도 10a의 B-B' 선을 따라 자른 단면도이다.
도 11 내지 도 16는 본 발명의 제1 실시예에 따른 CMOS 이미지 센서의 제조방법을 설명하기 위한 각 제조 공정 중간 단계별 단면도들이다.
(도면의 주요 부분에 대한 부호의 설명)
110: 광전 변환 소자
T1, T2, T3, T4: 트렌치
150, 140, 140' 130, 130' 광흡수막
A1, A2: 어퍼쳐
A3, A4: 개구부
본 발명은 이미지 센서 및 그 제조방법에 관한 것으로, 크로스토크의 발생이 감소된 이미지 센서 및 그 제조방법에 관한 것이다.
이미지 센서는 광학 영상을 전기 신호로 변환시키는 소자이다. 최근들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다.
그런데, 도 1에 도시되어 있는 바와 같이 종래의 이미지 센서는 의도된 광전 변환 소자(2)에만 입사되어야 할 입사광이 서로 다른 굴절율을 가지는 층간 절연막(3, 4, 5)으로 이루어진 다층 구조 또는 불균일한 막의 표면에서 굴절되어 형성된 굴절광(6), 금속 배선(M1, M2, M3)의 상면 및 측면에서 반사되어 형성된 반사광(7), 및 기판(1) 내에 형성된 광전 변환 영역(2)을 노출시키는 어퍼쳐(aperture)(A1)를 구비하는 차광막 패턴(M3)과 광전 변환 영역(2)간의 거리가 입사광의 파장(예., 100-800nm)보다 훨씬 큰 수 ㎛ 이상됨으로써 어퍼쳐(A1)에 의해 회절되어 형성된 회절광(8)등으로 변형되어 의도된 광전 변환 소자(2)가 아닌 주변의 광전 변환 소자(미도시)로 입사되어 크로스토크가 발생하고 이로 인하여 색조(tint) 불량 등이 발생된다.
따라서, 보다 고화질의 이미지를 센싱하기 위해서는 크로스토크의 발생을 최소화할 수 있는 이미지 센서의 개발이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 크로스토크의 발생이 감소된 이미지 센서를 제공하고자 하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 이미지 센서는 기판 내에 형성된 복수개의 광전 변환 소자들, 기판 상에 형성된 절연막, 절연막 상에 형성되고 각 광전 변환 소자들에 대응하는 어퍼쳐들을 포함하는 광 차폐막, 절연막 내에 형성된 복수개의 어퍼쳐형 트렌치들로 각 트렌치들은 각 광전 변환 소자들 상면에 형성되고 상기 각 트렌치들의 바닥면 하부에는 절연막 및 식각 정지막의 적층막을 구비하는 트렌치들, 및 트렌치들의 측벽을 덮고 각 트렌치들 바닥면에 광전 변환 소자들을 둘러싸는 어퍼쳐들을 구비하는 광흡수막을 포함한다.
본 발명의 다른 실시예에 따른 이미지 센서는 기판 내에 형성된 복수개의 광전 변환 소자들, 상기 기판 상에 형성된 절연막, 상기 절연막 상에 상기 광전 변환 소자들 주변에 형성된 배선, 상기 절연막 내에 형성된 복수개의 트렌치들로 상기 각 트렌치들은 상기 각 광전 변환 소자들 상면에 형성되고 상기 각 트렌치들의 바닥면은 상기 각 광전 변환 소자들과 절연된 트렌치들, 및 상기 각 트렌치들의 측벽과 함께 상기 배선의 상면과 측벽도 덮고, 상기 각 트렌치들 바닥면에 상기 광전 변환 소자들의 두면 내지 전면을 둘러싸는 개구부들을 구비하는 광흡수막을 포함한다.
본 발명의 또 다른 실시예에 따른 이미지 센서는 기판 내에 형성된 복수개의 광전 변환 소자들, 상기 기판 상에 형성된 하부 절연막, 상기 하부 절연막 상에 형성된 하부 배선, 상기 하부 배선 상에 형성된 상부 절연막, 상기 상부 절연막 상에 형성된 상부 배선, 상기 상부 절연막으로부터 시작하여 상기 하부 배선의 형성 위치보다 깊게 상기 하부 절연막 내로 형성된 복수개의 트렌치들로, 상기 각 트렌치들은 상기 광전 변환 소자들 상면에 형성되고, 상기 각 트렌치들의 바닥면은 상기 각 광전 변환 소자들과 절연된 트렌치들, 및 상기 각 트렌치들의 측벽과 함께 상기 배선의 상면과 측벽도 덮고, 상기 각 트렌치들 바닥면에 상기 각 광전 변환 소자들의 두면 내지 전면을 둘러싸는 개구부들을 구비하는 광흡수막을 포함한다.
본 발명의 또 다른 실시예에 따른 이미지 센서는 기판 내에 형성된 복수개의 광전 변환 소자들, 상기 기판 상에 형성된 절연막, 상기 절연막 상에 상기 광전 변환 소자들 주변에 형성된 배선 및 상기 배선의 상면과 측벽을 덮고 상기 광전 변환 소자들의 두면 내지 전면을 둘러싸는 개구부들을 구비하는 광 흡수막을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예들에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되어지는 것을 피하기 위하여 구체적으로 설명되지 않는다. 나아가, n형 또는 p형은 예시적인 것이며, 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭 한다.
본 발명의 실시예들에 따른 이미지 센서는 CCD와 CMOS 이미지 센서를 포함한다. 이중 CCD는 고화질 표시가 가능하며, 낮은 암전류 특성 및 낮은 노이즈 특성을 가진다는 장점이 있다. 그러나, CCD의 경우 고전압을 요구하며 공정 단가가 비싼 반면, CMOS 이미지 센서는 공정 단가가 저렴하면서 여러 가지 기능의 주변 회로를 이미지 센서를 포함하여 하나의 칩에 집적할 수 있으며, 저전압 동작이 가능하고 소모 전력이 작다는 장점이 있다. 따라서, 이하에서는 본 발명의 이미지 센서로 CMOS 이미지 센서를 예시하여 설명한다. 그러나, 본 발명의 기술적 사상은 그대로 CCD에도 적용될 수 있음은 물론이다.
본 발명의 실시예들에 따른 이미지 센서는 도 2 내지 도 13b를 참조함으로써 잘 이해될 수 있을 것이다.
도 2 내지 도 4는 각각 본 발명의 실시예들에 따른 이미지 센서의 블록도, 단위 픽셀의 등가회로도 및 액티브 픽셀 센서(APS) 어레이의 간략 회로도이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 이미지 센서는 광전 변화 소자로 구성된 픽셀들이 이차원적으로 배열되어 이루어진 액티브 픽셀 센서(APS) 어레이(10), 픽셀로부터 신호를 독출하기 위해 필요한 타이밍 신호를 발생하는 타이밍 발생기(21), 픽셀을 선택하기 위한 행 디코더(23), 선택된 픽셀로부터 출력된 신호를 상관 이중 표본화(CDS: correlated double sampling)하는 CDS부(24), 비교 회로부(25), 비교 회로부(25)로부터 출력된 아날로그 신호를 디지털 신호로 변환하기 위한 변환기(ADC)(26)로 구성된다. 이외에도 디지털화된 신호를 디지털 이미지 신 호로 전환하기 위한 DSP(27) 및 디지털 이미지 신호를 외부로 출력하고 외부로부터 명령 데이터를 수신하기 위한 인터페이스(I/F)(28)를 포함한다. 경우에 따라서는 DSP(27)는 이미지 센서와 별개의 칩으로 구성될 수도 있다.
이미지 센서에서 광 신호를 전기적인 신호로 변환하는 액티브 픽셀 센서 어레이(APS)(10)는 도 3에 도시되어 있는 등가회로도로 구성된 단위 픽셀(100)들이 도 4에 도시되어 있는 바와 같이 매트릭스 형태로 배열되어 구성된다. 도 3에서는 단위 픽셀이 4개의 트랜지스터 구조로 이루어진 경우를 도시하고 있으나, 단위 픽셀은 3개의 트랜지스터 구조, 5개의 트랜지스터 구조 또는 4개의 트랜지스터 구조와 유사한 포토게이트 구조로 구성될 수도 있다.
도 3 및 도 4를 참조하면, 단위 픽셀(100)은 PN 접합에 의해 구현된 포토다이오드 등으로 구성된 광전 변환 소자(110) 를 선택하고 이로부터 출력을 얻어내기 위한 트랜지스터들(Tx, Rx, Dx, Sx)로 구성된다. 트랜지스터들은 트랜스퍼 트랜지스터(Tx), 리셋 트랜지스터(Rx), 선택 트랜지스터(Sx) 및 드라이브 트랜지스터(Dx)를 포함한다. 리셋 트랜지스터(Rx)의 드레인에 전원 전압(VDD)이 연결되고, 리셋 트랜지스터(Rx)와 트랜스퍼 트랜지스터(Tx)는 광전 변환 소자(110)에 직렬 연결된다. 트랜스퍼 트랜지스터(Tx)의 드레인이자 리셋 트랜지스터(Rx)의 소오스는 부유 확산층(FD)으로 드라이브트랜지스터(Dx)의 게이트에 접속된다. 드라이버 트랜지스터(Dx) 및 선택트랜지스터(Sx)는 직렬로 연결되고, 드라이버 트랜지스터(Dx)의 드레인에 전원 전압(VDD)이 연결된다. 선택 트랜지스터(Sx)의 게 이트는 행 드라이버(도 2의 23)에 연결된다. 선택 트랜지스터(Sx)의 소오스에 출력단(Vout)이 연결된다.
도 5a는 본 발명의 제1 실시예에 따른 이미지 센서를 구성하는 APS(도 2의 10)의 일부 레이아웃도이고, 도 5b는 도 5a의 B-B' 선을 따라 자른 단면도이다.
도 5a 및 도 5b를 참조하면, 광전 변환 소자 영역(104a)과 활성 영역(104b)으로 구성된 단위 픽셀 영역(104)이 매트릭스 형태로 p형 반도체 기판(101) 상에 배열된다. p형 반도체 기판(101)에 깊은 p형 웰(105)과 p형 에피택셜 층(102)이 차례대로 형성되어 있으며, 소자분리막(103)이 배치되어 복수개의 픽셀영역(104)을 한정한다. 광전 변환 소자 영역(104a)의 p형 에피택셜 층(102)내 소정 깊이에 n형 포토 다이오드(108)와 n형 포토 다이오드(108) 상부의 표면부근에 p형 포토 다이오드(109)가 형성되어 광전 변환 소자(110)를 형성한다. p형 분리 웰(106)이 광전 변환 소자(110)를 둘러싼다. n형 포토 다이오드(108)에 축적된 전자를 부유확산층(FD; 111)에 전달하기 위하여 n형 채널 영역(107)을 갖는 트랜스퍼 게이트 전극(Tg)이 배치되고, 트랜스퍼 게이트 전극(Tg)으로부터 소정간격 이격되어 리셋 게이트 전극(Rg)이 배치된다. 트랜스퍼 게이트 전극(Tg) 및 리셋 게이트 전극(Rg) 사이의 활성영역(104b) 내에 부유확산층(111) 및 드레인 영역(113)이 형성되어 각 트랜지스터를 구성한다. 선택 게이트 전극(Sg) 및 드라이버 게이트 전극(Dg) 또한 활성 영역(104b)을 가로 질러 형성된다.
부유 확산층(111)에 접속하는 금속 콘택(MC)이 제1 층간 절연막(ILD1)내에 형성되어 있고, 부유 확산층(111)과 드라이버 게이트 전극(Dg)을 전기적으로 접속 하기 위한 제1 금속 배선(M1)이 광전 변환 소자 영역(104a) 주변에 형성되어 있다. 리셋 트랜지스터의 드레인 영역(113)에 접속하는 비아(V1)가 제2 및 제1 층간 절연막(ILD2, ILD1)내에 형성되어 있고, 리셋 트랜지스터의 드레인 영역(113)에 전원 전압을 공급하기 위한 제2 금속 배선(M2)이 광전 변환 소자 영역(104a) 주변에 형성되어 있다. 제2 금속 배선(M2) 상면에 제3 층간 절연막(ILD3)이 형성되어 있고, 그 상면에 광 차폐막(M3)이 형성되어 있다. 광 차폐막(M3)은 각 광전 변환 소자(110)에 대응하는 어퍼쳐(A1)를 포함한다. 어퍼쳐(A1)는 광전 변환 소자(110)의 크기와 동일하거나 클 수 있다.
각 광전 변환 소자(110) 상면에는 트렌치(T1)가 형성되어 있다. 트렌치(T1)는 층간 절연막(ILD3, ILD2, ILD1) 내에 형성되며, 트렌치(T1)의 바닥면이 광전 변환 소자(110)로부터 소정 높이(H1)에 형성되어 광전 변환 소자(110)와 절연되어 있다. 소정 높이(H1)는 트렌치(T1) 형성시 발생하는 식각 손상에 의해 백점 특성이 열화되지 않도록 하는 높이일 수 있다. 예컨대 100Å이상의 높이가 적합할 수 있다.
트렌치(T1) 바닥면 하부의 절연막(122) 상부에는 식각 정지막(124)을 구비하고 있다. 이는 트렌치(T1) 형성의 정확성을 위해 구비하는 것으로, 트렌치(T1) 형성 공정 조절을 정확하게 할 수 있다면 식각 정지막(124)은 생략할 수도 있다.
트렌치(T1)의 측벽에는 광흡수막(150)이 형성되어 있으며, 광 흡수막(150)은 광전 변환 소자(110)로의 실질적인 광 입사 영역을 정의하는 어퍼쳐(A2)들을 트렌치(T1)의 바닥면에 구비한다. 트렌치(T1)의 측벽에 형성된 광흡수막(150)은 텅스텐 막, 티타늄 질화막, 실리콘 산질화막 및 이들의 적층막으로 이루어진 그룹에서 선택된 어느 하나로 이루어질 수 있다. 광흡수막(150)은 광 차폐막(M3)의 상면과 측벽도 함께 덮음으로서 표면 반사에 의한 반사광의 발생을 효과적으로 감소시킬 수 있다. 특히, 광 차폐막(M3)이 APS 어레이 이외의 주변 회로 부분을 모두 덮도록 형성되어 있는 경우, 광흡수막(150)은 주변 회로 부분에서의 난반사도 효과적으로 방지할 수 있다.
광흡수막(150)의 어퍼쳐(A2)는 광전 변환 소자(110)의 크기보다 미스 얼라인 마진 정도 작은 것이 광전 변환 소자(110) 이외의 영역으로 광이 입사되는 것을 효과적으로 차단할 수 있다. 물론 사진 공정의 정확성을 담보할 수 있다면 광전 변환 소자(110)의 크기와 동일하게 형성할 수도 있다. 또, 광흡수막(150)의 어퍼쳐(A2)와 광전 변환 소자(110) 사이의 거리(H1)가 종래에 비해 현저히 작아졌기 때문에 회절광에 의한 영향을 거의 무시할 수 있으므로 어퍼쳐(A2)의 크기를 광전 변환 소자(110)의 크기와 동일하게 형성하여도 무방할 수 있다.
또, 광흡수막(150)의 어퍼쳐(A2)는 광 차폐막(M3)의 각 어퍼쳐(A1)들의 폭보다 작은 것이 어퍼쳐(A1) 형성용 마스크를 그대로 사용하여 트렌치(T1)를 형성하는 것이 가능하도록 한다. 나아가 트렌치(T1)는 측벽이 경사진 형태로 형성되는 것이 광흡수막(150)의 단차 도포성을 향상시킬 수 있다. 이 때, 트렌치(T1)의 경사는 광전 변환 소자(110)에 입사되는 입사광의 입사 경로에 대응하는 것이 바람직하다.
도 5b에 도시되어 있는 바와 같이, 다층 절연막(ILD3, ILD2, ILD1) 내에는 상기 광전 변환 소자(110)들의 주변에 배열된 다층 금속 배선 구조(M1, M2)를 포함 하므로, 상기 트렌치(T1)는 상기 다층 금속 배선 구조(M1, M2)의 최하부 금속 배선(M1)의 위치보다 더 깊게 형성된 것이 금속 배선(M1, M2) 측벽에서 발생하는 반사를 억제할 수 있으므로 바람직하다.
도면에는 도시하지 않았으나, 트렌치(T1) 내부는 레지스트, 산화막 또는 질화막 등의 절연막 등으로 채워질 수 있으며, 그 위에 칼라필터와 평탄화와 초점거리 조절을 위한 버퍼막 및 마이크로렌즈가 차례대로 적층되어 이미지 센서를 완성할 수 있다. 또는, 트렌치(T1) 내부가 칼라필터로 직접 채워질 수 있으며, 그 위에 버퍼막과 마이크로렌즈가 차례대로 적층되어 이미지 센서를 완성할 수도 있다.
본 발명의 제1 실시예에 따른 이미지 센서의 동작은 다음과 같다.
선택 트랜지스터(Sx)의 게이트(Sg)에 인가되는 행 선택 신호(Row SEL)의 인에이블 신호에 의해 선택된 픽셀 행을 구성하는 픽셀의 트랜스퍼 트랜지스터(Tx) 게이트(Tg)에 인가되는 펄스를 "하이" 레벨로 올리면 광전 변환 소자(110)의 전하가 부동 확산층(111)으로 전달되어 초기화된다. 그 다음, 리셋 트랜지스터(Rx) 게이트(Rg)에 인가되는 펄스를 "하이" 레벨로 올리면 n-형 포토다이오드(108)의 포텐셜이 리셋 트랜지스터의 드레인 영역(113)에 인가된 전원 전압 VDD가 된다. 그 결과 n-형 포토다이오드(108)내의 시그날 전하(signal charge)가 리셋된다. 리셋 트랜지스터(Rx) 게이트(Rg)에 인가되는 펄스를 "로우" 레벨로 낮추면 전하의 축적이 일어난다. 전하의 축적이 일어나는 동안, 입사광은 n-형 포토다이오드(108)의 하부 영역에서 전자-정공 쌍(EHP)을 생성하고, 이에 의해 n- 형 포토다이오드(108) 하부의 공핍영역에 전자가 축적되고 정공은 p-형 에피택셜층(102)을 통해 방출(discharge)된다. 축적된 전자의 수에 따라 n-형 포토다이오드(108)의 포텐셜은 변화하고, 소오스 팔로워의 동작에 의해 이 포텐셜의 변화는 드라이버 트랜지스터(Dx)의 소오스를 경유하고, 새로운 행 선택 신호(Row SEL)의 인에이블 신호에 의해 선택트랜지스터(Sx)의 소오스로 출력(Vout)된다. 이에 의해서, 양호한 선형성을 구비하는 광전 변환 출력 특성이 얻어질 수 있다. 이렇게 얻어진 아날로그 상태의 전기적 출력 신호가 입력된 CDS(도 2의 24)는 수신된 신호를 상관 이중 표본화되고 표본화신호를 각 비교기(25)로 출력한다. 비교기(25)와 ADC(26)를 거쳐서 아날로그 신호가 디지털 신호로 변환된다. 이와 같은 광전 변환 과정 동안 본 발명의 일 실시예에 따른 이미지 센서에서는 선택된 픽셀의 광전 변환 소자에 입사된 사입사광의 반사가 광전 변환 소자(110) 상부에 형성된 트렌치(T1)의 측벽에 형성된 광 흡수막(150)에 의해 원천 봉쇄되고, 광 흡수막(150)의 새로운 어퍼쳐(A2) 구조와 적층 구조가 감소된 층간 절연막 구조로 인해 회절광 및 굴절광 또한 주변 픽셀에 입사되지 않기 때문에 크로스토크가 발생하지 않는다.
도 6a 및 도 6b는 각각 본 발명의 제2 실시예에 의한 이미지 센서를 구성하는 APS의 일부 레이아웃도와 도 6a의 B-B' 선을 따라 자른 단면도이다. 도 6a에서는 도시의 간략화를 위해서 픽셀 영역(104)과 제2 금속 배선(M2)과 어퍼쳐(A1)와 개구부(A3)만을 도시하였다.
도 6a 및 도 6b를 참조하면, 제2 실시예에 의한 이미지 센서는 트렌치(T2)가 광 차폐막(M3) 하부의 절연막(ILD3)부터가 아니라 중간 배선(M2) 하부의 절연막(ILD2)부터 아래로 형성되어 어스펙트 비가 작다는 점에 있어서 제1 실시예와 차이가 있다.
트렌치(T2) 의 바닥면은 각 광전 변환 소자(110) 상면으로부터 소정 높이에 형성되어 광전 변환 소자(110)와 절연되어 있다. 도 6b에서 트렌치(T2) 바닥면 하부에 식각 정지막(134) 을 구비하고 있다. 이는 트렌치(T2) 형성의 정확성을 위해 구비하는 것으로, 트렌치(T2) 형성 공정 조절을 정확하게 할 수 있다면 생략할 수도 있다.
트렌치(T2) 측벽에는 광흡수막(140)이 형성되어 있으며, 광 흡수막(140)은 광전 변환 소자(110)로의 광의 입사가 가능하도록 하는 개구부(A3)들을 트렌치(T2)의 바닥면에 구비한다. 트렌치(T2)의 측벽에 형성된 광흡수막(150)은 텅스텐막, 티타늄 질화막, 실리콘 산질화막 및 이들의 적층막으로 이루어진 그룹에서 선택된 어느 하나로 이루어질 수 있다. 광흡수막(140)은 금속 배선(M2)의 상면과 측벽도 함께 덮음으로서 표면 반사에 의한 사입사광의 발생을 효과적으로 감소시킬 수 있다. 금속 배선(M2)은 전원 전압(VDD) 공급 배선일 수 있다.
제2 실시예에 따른 트렌치(T2)는 어스펙트 비가 작기 때문에 공정상 유리한 측면이 있다. 이때, 최하부 배선(M1)의 측벽 반사를 광 흡수막(140)이 차단하지 못하는 것을 보완하기 위하여 최하부 배선(M1)의 측벽과 상면에 추가적인 광 흡수막(130)을 더 구비할 수도 있다.
트렌치(T2)는 광전 변환 영역과 유사한 형태의 어퍼쳐형 트렌치이거나 배선(M2)과 평행한 트렌치일 수 있다. 이 경우 광흡수막(140)의 개구부는, 도 6a의 상부에 도시되어 있는 바와 같이 배선(M2)과 평행하여 광전 변환 소자(110)의 두 면을 둘러싸는 개구부(A3)이거나, 도 6a의 하부에 도시되어 있는 바와 같이 광전 변환 소자(110)의 전면을 둘러싸는 어퍼쳐형 개구부(A3')일 수 있다.
두 경우 모두 개구부(A3, A3')의 크기는 광전 변환 소자(110)의 크기보다 미스 얼라인 마진 정도 작은 것이 광전 변환 소자(110) 이외의 영역으로 광이 입사되는 것을 효과적으로 차단할 수 있다.
또, 광흡수막(140)의 개구부(A3, A3')는 광 차폐막(M3)의 각 어퍼쳐(A1)들의 폭보다 작은 것이 입사광에 적합한 입사 경로 제공 차원에서 유리하다. 나아가 트렌치(T2)는 측벽이 경사진 형태로 형성되는 것이 광흡수막(140)의 단차 도포성을 향상시킬 수 있다. 이 때, 트렌치(T2)의 경사는 광전 변환 소자(110)에 입사되는 입사광의 입사 경로에 대응하는 것이 바람직하다.
도 7은 본 발명의 제3 실시예에 의한 이미지 센서의 단면도이다.
제3 실시예에 따른 이미지 센서는 제2 실시예보다 깊은 트렌치(T3)와 그 측벽에 형성된 광흡수막(140)을 포함한다. 트렌치(T3)의 바닥면이 최하부 배선(M1) 형성 위치보다 더 깊다. 따라서, 최하부 배선(M1) 측벽에서 발생하는 반사광의 문제가 심각할 경우 최하부 배선(M1)의 측벽으로 광이 입사되는 것을 광 흡수막(140)이 원천 봉쇄할 수 있다. 따라서, 최하부 배선(M1)을 덮는 추가적인 광흡수막(130)을 생략할 수 있다. 트렌치(T3) 바닥면 하부에는 식각정지막(124)을 더 구비할 수 있다. 나머지 구성요소는 제2 실시예와 동일하므로 설명을 생략한다.
도 8a 및 도 8b는 각각 본 발명의 제4 실시예에 의한 이미지 센서를 구성하는 APS의 일부 레이아웃도와 도 8a의 B-B' 선을 따라 자른 단면도이다. 도 8a에서는 도시의 간략화를 위해서 픽셀 영역(104)과 제1 배선(M1)과 어퍼쳐(A1)와 개구부(A4) 만을 도시하였다.
도 8a 및 도 8b를 참조하면, 제4 실시예에 의한 이미지 센서는 개구부(A4)를 구비하는 광흡수막(130)이 형성되어 있는 트렌치(T4)가 최하부 금속 배선(M1) 하부의 절연막(ILD1)에만 형성되어 있다는 점에 있어서 제2 실시예와 차이가 있고, 나머지 구성요소는 동일하다. 이 경우, 트렌치(T3)의 어스펙트 비를 최소화하면서도 광전 변환 소자(110)와 트렌치(T3) 바닥면까지의 높이를 최소화할 수 있다는 장점이 있다.
도 9a 및 도 9b는 각각 본 발명의 제5 실시예에 의한 이미지 센서를 구성하는 APS의 일부 레이아웃도와 도 9a의 B-B' 선을 따라 자른 단면도이다. 도 9a에서는 도시의 간략화를 위해서 광전 변환 소자 영역(104a)과 광흡수막(140', 140")만을 도시하였다.
제5 실시예에 따른 이미지 센서의 경우에는 제2 및 제3 실시예와 달리 트렌치(도 6b T2, 도 7의 T3 참조)를 포함하지 않음으로써 트렌치 형성 공정을 생략할 수 있다는 장점이 있다. 대신, 도 9a 및 도 9b에 도시되어 있는 바와 같이, 제2 금속 배선(M2)의 상면과 측벽을 덮으면서 광전 변환 소자 영역(104a)의 적어도 일부를 둘러싸도록 연장된 광흡수막(140', 140")을 포함한다. 광흡수막(140', 140")은 도 9a의 상부에 도시되어 있는 바와 같이 광전 변환 소자 영역(104a)의 전면을 둘 러싸며 광전 변환 소자 영역(104a)을 노출시키는 광흡수막(140')이거나 도 9a의 하부에 도시되어 있는 바와 같이 광전 변환 소자 영역(104a)의 두면을 둘러싸면서 광전 변환 소자 영역(104a)을 노출시키는 광흡수막(140")일 수 있다. 실리콘산질화막등을 사용할 경우에는 도 9a의 상부와 같은 광흡수막(140')이 바람직하고, 텅스텐막, 티타늄 질화막 또는 이들의 조합막을 사용할 경우에는 도 9a의 하부와 같이 제2 금속 배선(M2)을 따라서 분리된 광흡수막(140")이 바람직하다. 광흡수막(140',140")은 미스얼라인 마진에 해당하는 값만큼 광전 변환 소자(110)와 오버랩되는 것이 광전 변환 소자(110) 이외의 영역으로 광이 입사되는 것을 효과적으로 차단할 수 있다. 비록, 트렌치가 생략되기는 하였으나, 도 9b에 도시되어 있는 바와 같이, 광흡수막(140', 140")이 제2 금속 배선(M2)의 상면 또는 측벽에서 사입사광의 반사가 일어나는 것을 효과적으로 방지할 수 있다. 또, 광흡수막(140',140")이 광차폐막(M3)의 어퍼쳐(A1)보다 광전 변환 소자(110)에 보다 가까운 위치에서 광전 변환 소자(110)를 노출시키므로 회절에 의한 효과를 종래에 비해 감소시킬 수 있다.
도 10a 및 도 10b는 각각 본 발명의 제6 실시예에 의한 이미지 센서를 구성하는 APS의 일부 레이아웃도와 단면도이다. 도 10a에서는 도시의 간략화를 위해서 광전 변환 소자 영역(104a), 제1 금속 배선 패턴(M1)과 광흡수막패턴(140',140")만을 도시하였다.
제6 실시예에 따른 이미지 센서의 경우에도 제5 실시예와 마찬가지로 트렌치를 포함하지 않음으로써 트렌치 형성 공정을 생략할 수 있다는 장점이 있다. 대신, 도 10a 및 도 10b에 도시되어 있는 바와 같이, 제1 금속 배선(M2)의 상면과 측벽을 덮으면서 광전 변환 소자 영역(104a)의 적어도 일부를 둘러싸는 광흡수막(130')을 포함한다. 광흡수막(130')이 제1 금속 배선(M1)의 상면 또는 측벽에서 사입사광의 반사가 일어나는 것을 효과적으로 방지할 수 있다. 또, 광흡수막(130')이 제1 층간 절연막(ILD1)의 높이만큼의 간격을 두고 광전 변환 소자(110)를 노출시키므로 회절에 의한 효과를 보다 더 효과적으로 감소시킬 수 있다. 이상, 본 발명의 제1 내지 제6 실시예에 따른 이미지 센서를 각각 도면을 참조하여 설명하였으나, 발명의 범주를 벗어나지 않는다면, 본 발명의 각 실시예들의 하나 이상의 구성 요소들이 본 발명의 다른 실시예의 하나 이상의 구성 요소들과 조합될 수 있음은 물론이다.
이하 도 11 내지 도 16을 참조하여, 본 발명의 제1 실시예에 따른 이미지 센서의 제조 방법을 설명한다. 도 11 내지 도 16은 본 발명의 제1 실시예에 따른 CMOS 이미지 센서의 제조방법을 설명하기 위한 각 제조 공정 중간 단계별 단면도들이다. 먼저, 반도체 기판에 매트릭스 형태로 배열된 픽셀 영역을 형성한다.
구체적으로, 도 11을 참조하면, APS를 구성하는 단위 픽셀 영역(104)은 광전 변환 소자 영역(104a)과 광전 변환(photoelectric conversion)된 전기신호를 출력하기 위한 트랜지스터들이 형성될 활성영역(104b)으로 구성된다.
먼저, p형 에피택셜층(102)이 형성된 반도체 기판(101)을 준비한다. 준비된 반도체 기판(101)에 소자 분리막(103)을 형성하여 픽셀 영역(104)과 주변 회로들이 형성될 활성 영역(미도시)을 정의한다. 계속해서, p형 반도체 기판(101)의 소정 깊이에 p형 깊은 웰(deep p-well)(105)을 형성한다. p형 깊은 웰(105)은 p형 에피택 셜층(102)과 기판(101)의 경계 영역에 형성될 수 있다. p형 깊은 웰(105)의 농도는 p형 에피택셜층(102)의 농도보다 고농도가 되도록 이온을 주입한다. 예컨대, p형 깊은 웰(105)의 농도는 1×1018 - 1×1022 cm3 불순물 농도가 되도록 이온 주입할 수 있고, p형 에피택셜층(102)의 불순물 농도는 1×1016 - 1×1018 cm3 정도일 수 있다. 이 때, 최종 구조물에서 p형 에피택셜층(102)의 두께는 2 내지 10㎛일 수 있다. 2 내지 10㎛는 실리콘 내에서 적외선 또는 근적외선의 흡수 파장의 길이(absorption length of red or와 near infrared region light)와 실질적으로 동일하다.
계속해서, p형 에피택셜층(102)내에 p형 분리 웰(106)을 형성한다. 이 때, p형 분리 웰(106)은 광전 변환 소자 영역(104a)의 주변에 형성되어 광전 변환 소자 영역(104a)간의 분리(isolation)기능을 한다. p형 분리 웰(106)은 p형 에피택셜층(102)보다 높은 농도로 도핑된다. 물론 경우에 따라서는 p형 깊은 웰(105) 및 p형 분리 웰(106)은 소자 분리막(103)을 형성하기 전에 형성할 수도 있다.
다음 단계로, 트랜지스터들을 형성한다.
구체적으로, 도 12를 참조하면, 광전 변환 소자 영역(104a)과 인접한 활성 영역(104b) 내에 n-형 채널 확산층(107)을 형성한다. 이어서, 불순물이 도우프된 다결정 실리콘막을 화학기상증착법등으로 형성한 후, 패터닝하여 트랜스퍼 게이트 전극(Tg), 리셋 게이트 전극(Rg), 선택 게이트 전극(Sg) 및 드라이버 게이트 전극Dg)을 형성한다. 트랜스퍼 게이트 전극(Tg)은 광전 변환 소자 영역(104a)에 인 접하여 형성되고 트랜스퍼 게이트 전극(Tg) 하부의 활성 영역(104b)에 n-형 채널 확산층(107)이 존재한다. 이어서, 광전 변환 소자 영역(104a)내에 n형 불순물을 주입하여 n형 포토 다이오드(108)를 형성한다. n형 포토다이오드(108)는 p형 깊은 웰(105)과 소정 거리 이격되도록 형성하는 것이 바람직하다. n-형 포토 다이오드(108)의 불순물 농도는 1×1018 - 1×1022 cm3일 수 있다. 이어서, p형 불순물을 주입하여 n형 포토다이오드(108)내에 p형 포토다이오드(109)를 형성하여 광전 변환 소자(110)를 완성한다. n형 포토다이오드(108)와 n형 채널 확산층(107)은 서로 접촉하여 전자의 흐름 경로를 제공할 수 있다. p형 포토다이오드(109)는 p형 수직 웰(106)에 접속될 수 있다.
상술한 바와 달리, n형 포토다이오드(108) 및 p 형 포토다이오드(109)는 게이트 전극들(Tg, Rg, Sg, Dg)의 형성 전에 먼저 형성할 수도 있다. 이 경우에는, 게이트 전극들(Tg, Rg, Sg, Dg) 형성을 위해 필요한 열처리 공정의 영향을 고려하여 불순물의 농도 및 주입 깊이를 조절하여야 한다.
계속해서, 각 게이트 전극들(Tg, Rg, Sg, Dg) 사이의 활성 영역(104b) 내에 n형 불순물을 주입하여 트랜스퍼 게이트 전극(Tg)과 리셋 게이트 전극(Rg) 사이의 활성 영역(104b) 내에 부유 확산층(FD, 111)를 형성하고, 나머지 트랜지스터들의 소오스 및 드레인 영역(113)을 형성한다.
다음 단계로, 제1 금속 배선 형성 공정을 실시한다.
구체적으로, 도 13을 참조하면, 광전 변환 소자(110)와 트랜지스터들이 완성 된 기판 전면에 제1 층간 절연막(ILD1)을 형성한다. 제1 층간 절연막(ILD1)은 제1 절연막(122), 식각 정지막(124) 및 제2 절연막(126)을 차례대로 적층하여 형성한다. 제1 층간 절연막(ILD1)은 7000-8000Å두께로 형성한다.
제1 층간 절연막(ILD1)은 입사광에 대하여 투명한 절연물질로 구성된다. 제1 절연막(122)은 USG(Undoped Silicate Glass), PSG(Phospho Silicate Glass), BPSG(BoroPhospho Silicate Glass), HSQ(Hydrogen SilsesQuioxane) 등의 유동성이 좋은 산화막으로 형성하고, 식각 정지막(124)은 제1 절연막(122)에 대하여 식각 선택비가 큰 물질, 예컨대 질화막 등으로 형성한다. 제2 절연막은 PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), HDP(High Density Plasma) 산화막 또는 P-SiH4 산화막등을 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방법에 의해 형성한다.
이어서, 제1 층간 절연막(ILD1) 내에 콘택홀을 형성한 후 Ti, TiN 또는 이들의 조합으로 이루어진 장벽금속막과 텅스텐막으로 콘택홀을 매립하여 콘택(MC)을 형성하고, 그 위에 도전막을 형성한다. 도전막은 장벽 금속막과 금속막의 두층으로 형성된다. 장벽금속막은 스파이킹(spiking)과 일렉트로마이그레이션(electromigration)의 발생을 방지하기 위해 형성한다. 장벽금속막은 주로 Ti, TiN 또는 이들의 적층막으로 형성되며, 금속막은 알루미늄 또는 알루미늄 합금 등으로 형성된다. 경우에 따라서는 금속막 상면에 따라 Ti, TiN 또는 이들의 적층막을 더 형성할 수도 있다.
도전막을 패터닝하여 제1 금속 배선(M1)을 형성한다. 제1 금속 배선(M1)은 부유확산층(FD, 111)과 드라이버 게이트 전극(Dg)을 전기적으로 연결하는 배선, 선택 트랜지스터의 소오스 영역에 연결되는 출력 전압 배선 등일 수 있으나, 이는 APS 어레이와 주변 회로를 구성하는 각 트랜지스터들의 구조에 따라 다양하게 변형될 수 있다.
다음 단계로, 제2 금속 배선 형성 공정을 실시한다.
구체적으로, 도 14를 참조하면, 제1 금속 배선(M1)이 형성되어 있는 기판 전면에 제2 층간 절연막(ILD2)을 형성한다. 제2 층간 절연막(ILD2)은 제1 절연막(132) 및 제2 절연막(136)을 차례대로 적층하여 형성한다. 제1 절연막 및 제2 절연막은 제1 층간 절연막(ILD1) 형성시 사용한 물질들을 사용하여 형성한다.
이어서, 제2 및 제1 층간절연막(ILD2, ILD1)을 관통하는 비아홀을 형성한 후, Ti, TiN 또는 이들의 조합으로 이루어진 장벽금속막과 텅스텐막으로 비아홀을 매립하여 비아(V1)를 형성하고, 그 위에 도전막을 형성한다. 도전막은 제1 금속 배선(M1) 형성을 위한 도전막과 동일한 도전막을 사용하여 형성한다. 도전막을 패터닝하여 제2 금속 배선(M2)을 형성한다. 제2 금속 배선(M2)은 리셋 트랜지스터(Rx)의 드레인과 드라이버 트랜지스터(Dx)의 드레인에 전원 전압(VDD)을 공급하기 위한 배선일 수 있으나, 이는 APS 어레이와 주변 로직 회로를 구성하는 각 트랜지스터들의 구조에 따라 다양하게 변형될 수 있다.
다음 단계로, 광 차폐막과 트렌치를 형성한다.
구체적으로, 도 15를 참조하면, 제1 금속 배선(M2)이 형성되어 있는 기판 전 면에 제3 층간 절연막(ILD3)을 형성한다. 제3 층간 절연막(ILD3)은 제1 절연막(142) 및 제2 절연막(146)을 차례대로 적층하여 형성한다. 제1 절연막(142) 및 제2 절연막(146)은 제1 층간 절연막(ILD1) 형성시 사용한 물질들을 사용하여 형성한다.
이어서, 제3 층간 절연막(ILD3) 상부에 광 차폐물질막을 형성한다. 광 차폐물질막은 내부 금속 배선을 구성하는 금속으로 구성되거나, 또는 다른 유기 재료 또는 무기 재료로 형성될 수 있다. 이어서, 광 차폐물질막을 부분적으로 제거하여 어퍼쳐(A1)를 형성한다. 어퍼쳐(A1)의 크기는 광전 변환 소자(110)의 크기와 동일하거나 클 수 있다.
계속해서, 어펴처(A1)를 형성하기 위한 마스크를 그대로 사용하여 제3, 제2 및 제1 층간 절연막(ILD3, ILD2, ILD1)을 차례대로 식각하여 트렌치(T1)를 형성한다. 물론 필요하다면 어퍼쳐(A1)의 크기와 트렌치(T1)의 상면 크기를 다르게 하고자 할 경우에는 트렌치(T1) 형성용 마스크를 따로 준비하여 사용할 수도 있다. 트렌치(T1)는 CFx 계열의 식각 가스(예: C4F6 또는 C3F8)를 사용한 건식 식각으로 진행한다. 트렌치(T1) 형성을 위한 식각 공정의 종점은 식각 정지막(124)에 의해 결정할 수 있다. 이때, 트렌치(T1)의 측벽이 상부에서 하부로 일정한 경사를 지니도록 식각 조건을 조절하여 실시한다.
마지막으로, 광흡수막을 형성한다.
구체적으로, 도 16을 참조하면, 트렌치(T1)가 형성된 기판 전면에 광흡수물 질막, 예컨대, 텅스텐막, 티타늄 질화막, 실리콘 산질화막 및 이들의 적층막으로 이루어진 그룹에서 선택된 어느 하나를 형성한다. 이어서, 광 차폐물질막을 부분적으로 제거하여 어퍼쳐(A2)를 형성한다. 어퍼쳐(A2)의 크기는 광전 변환 소자(110)의 크기와 동일하거나 작을 수 있다. 이미지 센서가 300dpi 정도의 광해상도 또는 등가의 광학 해상도를 갖는 경우에 약 80×50㎛의 크기가 되도록 할 수 있다.
이상 본 발명의 제1 실시예에 따른 이미지 센서의 제조 방법만을 설명하였으나, 당업자라면 제1 실시예의 제조 방법으로부터 제2 내지 제6 실시예에 따른 제조 방법을 충분히 기술적으로 유추할 수 있는 것이므로 그 설명을 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 명세서에서 사용된 용어 및 표현들은 서술의 목적으로 사용된 것일 뿐 어떠한 제한을 가지는 것은 아니며, 이와 같은 용어 및 표현의 사용은 도시되고 기술된 구성 요소 또는 그 일부분들의 등가물을 배제하고자 하는 것이 아니며, 청구된 발명의 범주 안에서 다양한 변형이 가능함은 물론이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 본 발명의 이미지 센서에 따르면 반사광 또는 굴절광이 주변 광전 변환 소자로 입사되는 것을 광흡수막이 방지한다. 그리고, 실제 입사광의 입사 영역을 한정하는 어퍼쳐 또는 개구부가 광전 변환 소자와 가까운 높이에 형성되기 때문에 회절광이 주변 광전 변환 소자로 입사하는 현상이 발생하지 않는다. 또, 입사광이 통과해야 하는 다층 절연막의 층수가 감소하여 굴절의 영향이 감소한 다. 따라서, 크로스토크를 효과적으로 감소시키거나 방지할수 있으며, 틴트 불량 등이 없는 양호한 특성의 이미지 센서 제공이 가능하다.

Claims (30)

  1. 기판 내에 형성된 복수개의 광전 변환 소자들;
    상기 기판 상에 형성된 절연막;
    상기 절연막 상에 형성되고 상기 각 광전 변환 소자들에 대응하는 어퍼쳐들을 포함하는 광 차폐막;
    상기 절연막 내에 형성된 복수개의 어퍼쳐형 트렌치들로, 상기 각 트렌치들은 상기 각 광전 변환 소자들 상면에 형성되고, 상기 각 트렌치들의 바닥면 하부에는 상기 절연막 및 식각 정지막의 적층막을 구비하는 트렌치들; 및
    상기 각 트렌치들의 측벽을 덮고, 상기 각 트렌치들 바닥면에 상기 광전 변환 소자들을 둘러싸는 어퍼쳐들을 구비하는 광흡수막을 포함하는 이미지 센서.
  2. 제1 항에 있어서, 상기 광 흡수막은 텅스텐막, 티타늄 질화막, 실리콘 산질화막 및 이들의 적층막으로 이루어진 그룹에서 선택된 어느 하나인 것을 특징으로 하는 이미지 센서.
  3. 제1 항에 있어서, 상기 광 흡수막은 상기 광 차폐막의 상면과 측벽도 함께 덮는 것을 특징으로 하는 이미지 센서.
  4. 제1 항에 있어서, 상기 광 흡수막의 각 어펴쳐들은 상기 광전 변환 소자들의 크기와 동일하거나 작은 것을 특징으로 하는 이미지 센서.
  5. 제4 항에 있어서, 상기 광 흡수막의 각 어퍼쳐들은 상기 광 차폐막의 각 어퍼쳐들보다 크기가 작은 것을 특징으로 하는 이미지 센서.
  6. 제1 항에 있어서, 상기 각 트렌치들의 측벽은 경사진 형태인 것을 특징으로 하는 이미지 센서.
  7. 삭제
  8. 삭제
  9. 제1 항에 있어서, 상기 절연막 내에는 상기 광전 변환 소자들의 주변에 배열된 다층 배선을 포함하고, 상기 트렌치는 상기 다층 배선의 최하부 배선 형성 위치보다 더 깊게 형성된 것을 특징으로 하는 이미지 센서.
  10. 기판 내에 형성된 복수개의 광전 변환 소자들;
    상기 기판 상에 형성된 절연막;
    상기 절연막 상에 상기 광전 변환 소자들 주변에 형성된 배선;
    상기 절연막 내에 형성된 복수개의 트렌치들로, 상기 각 트렌치들은 상기 각 광전 변환 소자들 상면에 형성되고, 상기 각 트렌치들의 바닥면은 상기 각 광전 변환 소자들과 절연된 트렌치들; 및
    상기 각 트렌치들의 측벽과 함께 상기 배선의 상면과 측벽도 덮고, 상기 각 트렌치들 바닥면에 상기 광전 변환 소자들의 두면 내지 전면을 둘러싸는 개구부들을 구비하는 광흡수막을 포함하는 이미지 센서.
  11. 제10 항에 있어서, 상기 광흡수막은 텅스텐막, 티타늄 질화막, 실리콘 산질화막 및 이들의 조합막으로 이루어진 그룹에서 선택된 어느 하나인 것을 특징으로 하는 이미지 센서.
  12. 삭제
  13. 제10 항에 있어서, 상기 각 트렌치들의 측벽은 경사진 형태인 것을 특징으로 하는 이미지 센서.
  14. 제10 항에 있어서, 상기 배선 상부에 상기 배선과 절연되고 상기 각 광전 변 환 소자들에 대응하는 어퍼쳐들을 포함하는 광 차폐막을 더 포함하는 것을 특징으로 하는 이미지 센서.
  15. 제14 항에 있어서, 상기 광 흡수막의 개구부의 크기는 상기 광 차폐막의 어퍼쳐의 크기보다 작은 것을 특징으로 하는 이미지 센서.
  16. 제10 항에 있어서, 상기 절연막 내에 상기 광전 변환 소자들의 주변에 배열된 하부 배선을 더 포함하고, 상기 하부 배선의 상면 및 측벽에는 광 흡수막이 더 형성된 것을 특징으로 하는 이미지 센서.
  17. 제10 항에 있어서, 상기 트렌치 바닥면 하부에는 절연막 및 식각 정지막의 적층막을 포함하는 것을 특징으로 하는 이미지 센서.
  18. 삭제
  19. 기판 내에 형성된 복수개의 광전 변환 소자들;
    상기 기판 상에 형성된 하부 절연막;
    상기 하부 절연막 상에 형성된 하부 배선;
    상기 하부 배선 상에 형성된 상부 절연막;
    상기 상부 절연막 상에 형성된 상부 배선;
    상기 상부 절연막으로부터 시작하여 상기 하부 배선의 형성 위치보다 깊게 상기 하부 절연막 내로 형성된 복수개의 트렌치들로, 상기 각 트렌치들은 상기 광전 변환 소자들 상면에 형성되고, 상기 각 트렌치들의 바닥면은 상기 각 광전 변환 소자들과 절연된 트렌치들; 및
    상기 각 트렌치들의 측벽과 함께 상기 배선의 상면과 측벽도 덮고, 상기 각 트렌치들 바닥면에는 상기 광전 변환 소자들의 두면 내지 전면을 둘러싸는 개구부들을 구비하는 광흡수막을 포함하는 이미지 센서.
  20. 제19 항에 있어서, 상기 광흡수막은 텅스텐막, 티타늄 질화막, 실리콘 산질화막 및 이들의 조합막으로 이루어진 그룹에서 선택된 어느 하나인 것을 특징으로 하는 이미지 센서.
  21. 삭제
  22. 제19 항에 있어서, 상기 각 트렌치들의 측벽은 경사진 형태인 것을 특징으로 하는 이미지 센서.
  23. 제19 항에 있어서, 상기 배선 상부에 상기 배선과 절연되고 상기 각 광전 변환 소자들에 대응하는 어퍼쳐들을 포함하는 광 차폐막을 더 포함하는 것을 특징으로 하는 이미지 센서.
  24. 제23 항에 있어서, 상기 광 흡수막의 개구부의 크기는 상기 광 차폐막의 어퍼쳐의 크기보다 작은 것을 특징으로 하는 이미지 센서.
  25. 제19 항에 있어서, 상기 트렌치 바닥면 하부에는 절연막 및 식각 정지막의 적층막을 포함하는 것을 특징으로 하는 이미지 센서.
  26. 삭제
  27. 기판 내에 형성된 복수개의 광전 변환 소자들;
    상기 기판 상에 형성된 절연막;
    상기 절연막 상에 상기 광전 변환 소자들 주변에 형성된 배선; 및
    상기 배선의 상면과 측벽을 덮고 상기 광전 변환 소자들의 두면 내지 전면을 둘러싸는 개구부들을 구비하는 광 흡수막을 포함하는 이미지 센서.
  28. 제27 항에 있어서, 상기 광흡수막은 텅스텐막, 티타늄 질화막, 실리콘 산질화막 및 이들의 조합막으로 이루어진 그룹에서 선택된 어느 하나인 것을 특징으로 하는 이미지 센서.
  29. 제27 항에 있어서, 상기 배선 상부에 상기 배선과 절연되고 상기 각 광전 변환 소자들에 대응하는 어퍼쳐들을 포함하는 광 차폐막을 더 포함하는 것을 특징으로 하는 이미지 센서.
  30. 제27 항에 있어서, 상기 광 흡수막은 미스얼라인 마진만큼 상기 광전 변환 소자들과 오버랩되는 것을 특징으로 하는 이미지 센서.
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