KR101801259B1 - 광 유도 구조물, 상기 광 유도 구조물을 포함하는 이미지 센서, 및 상기 이미지 센서를 포함하는 프로세서 베이스드 시스템 - Google Patents
광 유도 구조물, 상기 광 유도 구조물을 포함하는 이미지 센서, 및 상기 이미지 센서를 포함하는 프로세서 베이스드 시스템 Download PDFInfo
- Publication number
- KR101801259B1 KR101801259B1 KR1020100070448A KR20100070448A KR101801259B1 KR 101801259 B1 KR101801259 B1 KR 101801259B1 KR 1020100070448 A KR1020100070448 A KR 1020100070448A KR 20100070448 A KR20100070448 A KR 20100070448A KR 101801259 B1 KR101801259 B1 KR 101801259B1
- Authority
- KR
- South Korea
- Prior art keywords
- insulating film
- insulating
- film
- conductive pattern
- light guide
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 73
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 238000005530 etching Methods 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims description 62
- 239000000463 material Substances 0.000 claims description 30
- 230000001939 inductive effect Effects 0.000 claims description 9
- 230000003667 anti-reflective effect Effects 0.000 claims description 2
- 230000006698 induction Effects 0.000 abstract description 8
- 238000001020 plasma etching Methods 0.000 description 46
- 238000009792 diffusion process Methods 0.000 description 15
- 239000012535 impurity Substances 0.000 description 15
- 230000003287 optical effect Effects 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 238000000206 photolithography Methods 0.000 description 8
- 125000006850 spacer group Chemical group 0.000 description 6
- 238000009413 insulation Methods 0.000 description 5
- 239000000945 filler Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000013144 data compression Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14625—Optical elements or arrangements associated with the device
- H01L27/14629—Reflectors
Abstract
광 유도 구조물이 제공될 수 있다. 이를 위해서, 상기 광 유도 구조물은 반도체 기판 상에 위치하는 제 1 내지 3 절연막들에 한정될 수 있다. 상기 광 유도 구조물은 제 1 내지 3 절연막들에 하나 또는 다수 개의 식각 종료점을 대응시켜서 제 1 내지 3 절연막들에 배치될 수 있다. 이를 통해서, 상기 광 유도 구조물은 반도체 기판으로부터 이격해서 제 1 내지 3 절연막들에 배치될 수 있다. 상기 광 유도 구조물은 이미지 센서에 포함될 수 있다. 상기 이미지 센서는 프로세서 베이스드 시스템에 배치될 수 있다.
Description
실시예들은 광 유도 구조물, 상기 광 유도 구조물을 포함하는 이미지 센서, 및 상기 이미지 센서를 포함하는 프로세서 베이스드 시스템에 관한 것이다.
일반적으로, 씨모스 이미지 센서(CMOS image sensor)는 자연광 중 선택된 광을 받아들여서 프로세서 베이스드 시스템에 고 화질의 디지털 영상을 구현시킨다. 이를 위해서, 상기 선택된 광은 씨모스 이미지 센서 내 광 포획 지점으로부터 포토 다이오드 사이의 광 경로(light path)를 따라서 이동될 수 있다. 상기 포토 다이오드는 광 경로로부터 선택된 광을 받아들여서 선택된 광을 전기 신호로 변환시킬 수 있다.
이 경우에, 상기 씨모스 이미지 센서는 광 경로에서 선택된 광의 손실을 방지하기 위해서 광 경로에 광 유도 구조물을 가질 수 있다. 상기 광 유도 구조물은 반도체 기판을 노출시키거나 반도체 기판에 직접적으로 접촉하는 물질막을 노출시킬 수 있다. 상기 광 유도 구조물은 플라즈마 식각 공정을 통해서 제조될 수 있다. 상기 플라즈마 식각 공정은 반도체 기판에 직접적으로 또는 물질막을 통해서 간접적으로 플라즈마 데미지를 줄 수 있다.
상기 플라즈마 데미지는 반도체 기판의 결정 구조를 변형시키거나 플라즈마의 전하를 물질막에 축적시켜서 포토 다이오드의 전기적 특성을 변형시킬 수 있다. 더불어서, 상기 광 유도 구조물의 크기는 이미지 센서의 디자인 룰의 계속적인 축소 때문에 광 경로에 대해서 수직 방향으로 점점 작아질 수 있다. 상기 광 유도 구조물의 크기의 축소는 디자인 룰 축소 이전 대비 단위 시간 당 선택된 광의 양을 적게 받아들임을 의미할 수 있다.
이를 통해서, 상기 광 유도 구조물은 씨모스 이미지 센서의 전기적 특성 및 광 특성을 열악하게 할 수 있다. 상기 이미지 센서는 프로세서 베이스드 시스템의 디지털 영상의 화질을 저하시킬 수 있다. 이후로, 상기 상술한 종래 기술의 문제점들은 본 발명의 기술적 사상에 따르는 실시예들(Embodiments according to the inventive concept)을 통해서 해결하기로 한다.
실시예들이 해결하고자 하는 과제는 반도체 기판에 주는 플라즈마 데미지를 최소화시키는데 적합한 광 유도 구조물을 제공하는데 있다.
실시예들이 해결하고자 하는 다른 과제는 광 유도 구조물을 포함해서 전기적 특성 및 광 특성을 향상시키는데 적합한 이미지 센서를 제공하는데 있다.
실시예들이 해결하고자 광 유도 구조물을 구비하는 이미지 센서를 포함해서 디지털 영상의 화질을 향상시키는데 적합한 프로세서 베이스드 시스템을 제공하는데 있다.
상기 기술적 과제들을 해결하기 위해서, 실시예들은 반도체 기판 상에 위치하는 절연막들의 식각 정도를 컨트롤해서 절연막들에 한정되는 광 유도 구조물을 제공할 수 있다. 더불어서, 실시예들은 상기 광 유도 구조물을 포함하는 이미지 센서 및 상기 이미지 센서를 포함하는 프로세서 베이스드 시스템을 제공할 수 있다.
본 발명의 기술적 사상에 따르는 실시예들은 광 유도 구조물을 포함할 수 있다. 광 유도 구조물은 반도체 기판 상에 차례로 위치하는 제 1 내지 3 절연막들로 한정되고, 상기 제 1 및 2 절연막들에 식각 종료점(Etching end point)들을 각각 대응시켜서 상기 제 2 및 3 절연막들을 관통하여 상기 제 1 절연막으로 연장할 수 있다. 상기 광 유도 구조물은 상기 반도체 기판의 주 표면에 대하여 기울어지면서 상기 제 1 내지 3 절연막들에 위치하는 측벽 및 상기 반도체 기판의 주 표면에 대하여 평행하면서 상기 제 1 절연막에 위치하는 바닥면으로 이루어질 수 있다.
선택된 실시예들에 따라서, 상기 제 2 절연막의 두께는 상기 제 1 및 3 절연막들의 각각의 두께 대비 작은 크기를 가질 수 있다.
선택된 실시예들에 따라서, 상기 제 2 절연막은 상기 제 1 및 3 절연막들과 다른 식각률을 가지는 물질을 포함할 수 있다.
선택된 실시예들에 따라서, 상기 제 2 절연막으로부터 상기 제 1 절연막으로 연장하는 측벽의 길이는 상기 제 2 절연막의 두께와 동일한 크기를 가지거나 다른 크기를 가질 수 있다.
선택된 실시예들에 따라서, 상기 바닥면 아래에 위치하는 제 1 절연막의 두께는 상기 제 2 절연막의 상기 두께와 동일한 크기를 가지거나 다른 크기를 가질 수 있다.
실시예들에 따르는 이미지 센서는 반도체 기판 상에 도전 패턴을 포함할 수 있다. 상기 도전 패턴 및 상기 반도체 기판 상에 제 1 내지 3 절연막들이 차례로 배치될 수 있다. 상기 도전 패턴의 측부에 광 유도 구조물이 배치될 수 있다. 상기 광 유도 구조물은 상기 제 1 및 2 절연막들에 식각 종료점들을 각각 대응시켜서 상기 제 2 및 3 절연막들을 관통하여 상기 제 1 절연막으로 연장할 수 있다. 상기 광 유도 구조물은 상기 반도체 기판의 주 표면에 대하여 기울어지면서 상기 제 1 내지 3 절연막들에 위치하는 측벽 및 상기 반도체 기판의 주 표면에 대하여 평행하면서 상기 제 1 절연막에 위치하는 바닥면으로 이루어질 수 있다.
선택된 실시예들에 따라서, 상기 광 유도 구조물의 상기 바닥면은 상기 도전 패턴의 하면 및 상기 도전 패턴의 상면 사이에 위치할 수 있다.
선택된 실시예들에 따라서, 상기 광 유도 구조물의 상기 바닥면은 상기 도전 패턴 및 상기 제 2 절연막 사이에 위치할 수 있다.
선택된 실시예들에 따라서, 상기 제 2 절연막은 상기 제 1 및 3 절연막들과 다른 식각률을 가지는 물질을 포함할 수 있다.
선택된 실시예들에 따라서, 상기 이미지 센서는 상기 반도체 기판에 포토 다이오드를 더 포함할 수 있다. 상기 반도체 기판 및 상기 제 1 절연막 사이에서 반사 방지막이 배치될 수 있다. 상기 반사 방지막은 상기 도전 패턴을 컨포멀하게 덮을 수 있다. 상기 제 3 절연막에 하나 또는 다수 개의 와이어가 배치될 수 있다.
선택된 실시예들에 따라서, 상기 반도체 기판의 상기 주 표면에서 상기 포토 다이오드의 점유 면적은 상기 광 유도 구조물의 상기 바닥면의 면적과 동일한 크기를 가지거나 다른 크기를 가질 수 있다.
선택된 실시예들에 따라서, 상기 포토 다이오드는 상기 제 1 절연막 및 상기 반사 방지막을 통해서 상기 광 유도 구조물의 상기 바닥면과 마주볼 수 있다. 상기 제 2 절연막은 상기 도전 패턴, 및 상기 하나 또는 다수 개의 와이어 사이에 위치할 수 있다.
선택된 실시예들에 따라서, 상기 제 1 절연막이 상기 도전 패턴을 둘러싸고 그리고 상기 도전 패턴의 상부측에서 상기 반사 방지막을 부분적으로 노출시키는 경우에,
상기 제 2 절연막은 상기 제 1 절연막 및 상기 반사 방지막 상에 위치해서 상기 제 3 절연막과 접촉할 수 있다.
선택된 실시예들에 따라서, 상기 제 1 절연막이 상기 반사 방지막을 덮는 경우에,
상기 제 2 절연막은 상기 제 1 절연막 상에 위치해서 상기 제 3 절연막과 접촉할 수 있다.
선택된 실시예들에 따라서, 이미지 센서는 상기 제 3 절연막에 개재되는 제 4 절연막을 더 포함할 수 있다. 상기 제 4 절연막은 상기 제 2 절연막과 동일한 식각률을 가지는 물질로 이루어질 수 있다. 상기 제 4 절연막은 상기 하나 또는 다수 개의 와이어로 관통되어서 상기 광 유도 구조물을 한정할 수 있다.
실시예들에 따르는 프로세서 베이스드 시스템은 프로세서 및 이미지 센서를 포함할 수 있다. 상기 이미지 센서는 상기 프로세서와 전기적으로 접속할 수 있다. 상기 이미지 센서는 반도체 기판 상에 차례로 배치되는 도전 패턴을 포함할 수 있다. 상기 도전 패턴 및 상기 반도체 기판 상에 제 1 내지 3 절연막들이 배치될 수 있다. 상기 도전 패턴의 측부의 상기 제 1 내지 3 절연막들에 광 유도 구조물이 위치할 수 있다.
상기 광 유도 구조물은 상기 제 1 및 2 절연막들에 식각 종료점들을 각각 대응시켜서 상기 제 2 및 3 절연막들을 관통하여 상기 제 1 절연막으로 연장하고, 그리고 상기 반도체 기판의 주 표면에 대하여 기울어지면서 상기 제 1 내지 3 절연막들에 위치하는 측벽 및 상기 반도체 기판의 주 표면에 대하여 평행하면서 상기 제 1 절연막에 위치하는 바닥면으로 이루어질 수 있다.
선택된 실시예들에 따라서, 상기 제 2 절연막의 두께는 상기 제 1 및 3 절연막들의 각각의 두께 대비 작은 크기를 가질 수 있다.
선택된 실시예들에 따라서, 상기 제 2 절연막은 상기 제 1 및 3 절연막들과 다른 식각률을 가지는 물질을 포함할 수 있다.
선택된 실시예들에 따라서, 상기 제 2 절연막으로부터 상기 제 1 절연막으로 연장하는 측벽의 길이는 상기 제 2 절연막의 두께와 동일한 크기를 가지거나 다른 크기를 가질 수 있다.
선택된 실시예들에 따라서, 상기 바닥면 아래에 위치하는 제 1 절연막의 두께는 상기 제 2 절연막의 상기 두께와 동일한 크기를 가지거나 다른 크기를 가질 수 있다.
상술한 바와 같이, 실시예들은 반도체 기판으로부터 바닥면을 안정적으로 이격시킨 광 유도 구조물을 제공할 수 있다. 이를 위해서, 실시예들은 반도체 기판 상에 서로 다른 식각률들을 각각 가지는 절연막들을 제공할 수 있다. 상기 절연막들은 광 유도 구조물이 제조되는 동안에 서로에 대해서 식각 정지막에 대응될 수 있다. 상기 식각 정지막은 플라즈마 식각 공정에서 절연막들에 대한 식각 정도를 컨트롤할 수 있다.
따라서, 상기 플라즈마 식각 공정은 반도체 기판으로부터 광 유도 구조물을 안정적으로 이격시킬 수 있다. 더불어서, 상기 광 유도 구조물이 반사 방지막 상에 위치되기 때문에, 상기 플라즈마 식각 공정은 종래 기술 대비 반도체 기판에 주는 플라즈마 데미지를 최소화시킬 수 있다. 상기 광 유도 구조물은 이미지 센서에 배치되어서 종래 기술 대비 이미지 센서의 전기적 특성 및 광 특성을 향상시킬 수 있다.
상기 이미지 센서는 프로세서 베이스드 시스템에 배치될 수 있다. 상기 이미지 센서는 종래 기술 대비 프로세서 베이스드 시스템의 디지털 영상의 화질을 향상시킬 수 있다.
도 1 은 실시예들에 따르는 이미지 센서를 보여주는 평면도이다.
도 2 내지 4 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 이미지 센서의 형성방법을 보여주는 단면도들이다.
도 5 및 6 은 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 이미지 센서의 형성방법을 보여주는 단면도들이다.
도 7 은 도 1 의 이미지 센서를 포함하는 프로세서 베이스드 시스템을 보여주는 평면도이다.
도 2 내지 4 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 이미지 센서의 형성방법을 보여주는 단면도들이다.
도 5 및 6 은 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 이미지 센서의 형성방법을 보여주는 단면도들이다.
도 7 은 도 1 의 이미지 센서를 포함하는 프로세서 베이스드 시스템을 보여주는 평면도이다.
상기 실시예들의 양태들은 이후로 첨부 도면들을 참조해서 설명하기로 한다. 그러나, 상기 실시예들은 여러 가지 다른 형태들로 구체화되어질 수 있고, 그리고 여기에서 설명되는 양태들로 한정되는 것으로 해석되지 않는다. 오히려, 상기 양태들은 실시예들을 더욱 철저하고 그리고 완전하게 되도록 해주며, 당업자에게 실시예들의 영역을 충분히 전달할 수 있도록 해준다.
비록 제 1, 제 2 .. 등을 지칭하는 용어들이 여러 구성 요소들을 기술하기 위하여 여기에서 사용되어질 수 있다면, 상기 구성 요소들은 이러한 용어들로 한정되지 않는 것으로 이해되어질 것이다. 단지, 이러한 용어들은 어떤 구성 요소로부터 다른 구성 요소를 구별하기 위해서 사용되어질 뿐이다.
여기에서, '상부측, 측부, 아래, 상에" 등과 같이 특별히 상대적인 용어들은 선택된 구성 요소, 다른 구성 요소와 어떤 형상과의 상대적인 관계, 또는 도면들에 도시된 형상을 간단하게 설명하는데 설명의 간소화를 위해서 사용되어질 수 있다. 그리고, 여기에서 전문용어의 사용은 특별한 양태들을 단지 설명하기 위함이지 실시예들을 한정하려는 것은 아니다.
이제, 실시예들에 따르는 이미지 센서는 도 1 을 참조해서 설명하기로 한다.
도 1 은 실시예들에 따르는 이미지 센서를 보여주는 평면도이다.
도 1 을 참조하면, 실시예들에 따르는 이미지 센서(80)는 활성 영역(8) 및 도전 패턴(16)을 포함할 수 있다. 상기 활성 영역(8)은 도전 패턴(16)과 중첩할 수 있다. 상기 도전 패턴(16)은 활성 영역(8)을 지나서 활성 영역(8)으로부터 돌출할 수 있다. 실시예들에 따르는 이미지 센서(80)는 하나 또는 다수 개의 와이어(Wire; 58), 및 광 유도 구조물(66 또는 69)를 포함할 수 있다. 상기 광 유도 구조물(66 또는 69)은 도전 패턴(16)의 측부에 배치될 수 있다.
상기 광 유도 구조물(66 또는 69)은 활성 영역(8)과 중첩할 수 있다. 상기 광 유도 구조물(66 또는 69)의 면적(A2)은 도전 패턴(16)의 측부에 위치하는 활성 영역(8)의 면적(A1)과 동일한 크기이거나 다른 크기일 수 있다. 상기 도전 패턴(16)의 측부에 위치하는 활성 영역(8)의 면적(A1)은 도 2 의 반도체 기판(4)의 주 표면(S)에서 포토 다이오드(24)의 점유 면적에 대응할 수 있다.
상기 광 유도 구조물(66 또는 69)의 면적(A2)은 도 4 또는 6 의 광 유도 구조물(66 또는 69)의 바닥면의 면적에 대응할 수 있다. 상기 하나 또는 다수개의 와이어(58)는 도전 패턴(16)을 따라서 위치해서 도전 패턴(16)과 중첩할 수 있다.
계속해서, 실시예들에 따르는 이미지 센서의 형성방법은 도 2 내지 6 을 참조해서 보다 상세하게 설명하기로 한다.
[
실시예
1]
도 2 내지 4 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 이미지 센서의 형성방법을 보여주는 단면도들이다.
도 2 를 참조하면, 실시예들에 따라서, 반도체 기판(4)에 활성 영역(8)이 준비될 수 있다. 상기 활성 영역(8)의 상면은 반도체 기판(4)의 주 표면(S)과 동일한 레벨에 위치하거나 다른 레벨에 위치할 수 있다. 상기 활성 영역(8) 상에 차례로 적층된 절연 패턴(13) 및 도전 패턴(16)들을 형성할 수 있다. 상기 절연 패턴(13)은 반도체 기판(4)과 다른 식각률을 가지는 물질을 포함할 수 있다. 상기 도전 패턴(16)은 절연 패턴(13)과 다른 식각률을 가지는 물질을 포함할 수 있다.
상기 절연 패턴(13) 및 도전 패턴(16)의 측부들 상에 스페이서(19)들을 형성할 수 있다. 상기 스페이서(19)들은 절연 패턴(13)과 동일하거나 다른 절연 물질을 포함할 수 있다. 상기 도전 패턴(16) 및 스페이서(19)들을 마스크로 사용해서 활성 영역(8)에 제 1 및 2 불순물 확산 영역들(24, 28)을 형성할 수 있다. 상기 제 1 및 2 불순물 확산 영역들(24, 28)은 서로 다른 단계들에서 형성될 수 있다.
상기 제 1 불순물 확산 영역(24)은 도전 패턴(16)의 측부에 형성될 수 있다. 상기 제 1 불순물 확산 영역(24)은 포토 다이오드(Photodiode)를 포함할 수 있다. 상기 제 2 불순물 확산 영역(28)은 도전 패턴(16)의 측부의 반대편에 형성될 수 있다. 상기 제 1 불순물 확산 영역(24)은 활성 영역(8)에서 제 2 불순물 확산 영역(28)과 다른 체적을 가질 수 있다. 상기 제 1 및 2 불순물 확산 영역들(24, 28)은 스페이서(19)들이 형성되기 이전에 서로 다른 단계들에서 형성될 수도 있다.
상기 도전 패턴(16) 및 스페이서(19)들을 컨포멀하게 덮도록 반도체 기판(4)의 주 표면(S) 상에 반사 방지막(34)을 형성할 수 있다. 상기 반사 방지막(34)은 스페이서(19)들과 동일하거나 다른 절연 물질을 포함할 수 있다.
도 3 을 참조하면, 실시예들에 따라서, 상기 반사 방지막(34) 상에 제 1 절연막(38)을 형성할 수 있다. 상기 제 1 절연막(38)은 도전 패턴(16)을 둘러싸면서 도전 패턴(16)의 상부측의 반사 방지막(34)을 노출시킬 수 있다. 이 경우에, 상기 반사 방지막(34) 및 제 1 절연막(38) 상에 제 2 절연막(43) 및 제 3 절연막(46)을 차례로 형성할 수 있다. 상기 제 2 절연막(43)은 반사 방지막(34) 및 제 1 절연막(38)과 접촉할 수 있다.
또한, 상기 반사 방지막(34) 및 제 1 절연막(38) 상에 제 3 절연막(46) 및 제 2 절연막(43)을 차례로 형성할 수도 있다. 상기 제 2 절연막(43)의 두께는 제 1 및 3 절연막들(38, 46)의 각각의 두께 대비 작은 크기를 가질 수 있다. 이와는 다르게, 상기 제 1 절연막(38)은 반사 방지막(34)을 덮을 수도 있다. 이 경우에, 상기 제 2 및 3 절연막들(43, 46)은 제 1 절연막(38) 상에 차례로 형성될 수도 있다. 또한, 상기 제 1 절연막(38) 상에 제 3 절연막(46) 및 제 2 절연막(43)이 차례로 형성될 수도 있다.
상기 제 1 절연막(38)은 반사 방지막(34)과 다른 식각률을 가지는 물질을 포함할 수 있다. 상기 제 1 절연막(38)은 제 3 절연막(46)과 동일한 식각률을 가지거나 다른 식각률을 가지는 물질을 포함할 수 있다. 상기 제 2 절연막(43)은 반사 방지막(34)과 동일한 식각률을 가지는 물질을 포함할 수 있다. 상기 제 2 절연막(43)은 제 1 및 3 절연막들(38, 46)과 다른 식각률을 가지는 물질을 포함할 수 있다.
계속해서, 상기 제 1 절연막(38)이 반사 방지막(34)을 노출시키는 경우에, 상기 제 2 절연막(43) 또는 제 3 절연막(46) 상에 하나 또는 다수 개의 와이어(58)를 형성할 수 있다. 이와는 다르게, 상기 제 1 절연막(38)이 반사 방지막(34)을 덮는 경우에, 상기 하나 또는 다수 개의 와이어(58)는 제 2 절연막(43) 또는 제 3 절연막(46) 상에 형성될 수도 있다. 상기 적어도 하나의 와이어(58)는 도전 물질을 포함할 수 있다.
도 4 를 참조하면, 실시예들에 따라서, 상기 제 1 절연막(38)이 도 2 의 반사 방지막(34)을 도 3 과 같이 노출시키는 경우에, 상기 하나 또는 다수 개의 와이어(58)를 덮도록 제 3 절연막(46) 상에 제 6 절연막(63)을 형성할 수 있다. 상기 제 6 절연막(63)은 제 3 절연막(46)과 동일하거나 다른 물질을 포함할 수 있다. 상기 하나 또는 다수 개의 와이어(58) 및 제 6 절연막(63)은 제 3 절연막(46) 상에 한 번 또는 다수 번 반복될 수 있다.
상기 제 6 절연막(63)상에 제 1 포토 공정을 적용할 수 있다. 상기 제 1 포토 공정은 반도체 포토 장비를 사용해서 제 6 절연막(63) 상에 포토레지스트 막(도면에 미 도시)을 형성하도록 수행될 수 있다. 상기 반도체 포토 장비는 도 2 의 활성 영역(8)의 제 1 불순물 확산 영역(24)과 정렬하는 개구부를 포토레지스트 막에 형성할 수 있다. 상기 포토레지스트 막의 개구부는 제 6 절연막(63)을 노출시킬 수 있다.
상기 포토레지스트 막의 개구부를 통해서 제 1, 2, 3 및 6 절연막들(38, 43, 46, 63) 상에 제 1 플라즈마 식각 공정을 적용할 수 있다. 이 경우에, 상기 제 1 플라즈마 식각 공정은 제 1 반도체 플라즈마 식각 장비를 사용해서 수행될 수 있다. 상기 제 1 반도체 플라즈마 식각 장비는 챔버(Chamber) 내 제 1 공정 환경(First process environment)을 유지하면서 제 3 및 6 절연막들(46, 63)을 식각할 수 있다.
상기 제 1 공정 환경은 챔버 내 식각 가스의 투입 량, 그리고 챔버 내 식각 가스의 플라즈마를 유지하기 위한 전원들의 크기를 포함할 수 있다. 상기 제 1 반도체 플라즈마 식각 장비는 포토레지스트 막, 및 제 2 절연막(43)을 식각 마스크(etch mask) 및 식각 정지막(etch stopping layer)으로 사용해서 제 3 및 6 절연막들(46, 63)을 식각할 수 있다.
상기 제 3 및 6 절연막들(46, 63)이 식각된 후에, 상기 제 1 반도체 플라즈마 식각 장비는 챔버 내 제 2 절연막(43)의 물질을 탐지해서 제 2 절연막(43)에 제 1 식각 종료점(Firt etch end point)을 대응시키는 제 1 알고리듬(First algorithm)을 가동시킬 수 있다. 상기 제 2 절연막(43)의 물질이 탐지된 후에, 상기 제 1 반도체 플라즈마 식각 장비는 챔버 내 제 2 공정 환경을 유지하면서 제 2 절연막(43)을 식각할 수 있다.
상기 제 2 공정 환경은 제 1 공정 환경과 다를 수 있다. 상기 제 1 반도체 플라즈마 식각 장비는 포토레지스트 막, 및 제 1 절연막(38)을 식각 마스크 및 식각 정지막으로 사용해서 제 2 절연막(43)을 식각할 수 있다. 상기 제 2 절연막(43)은 제 2 반도체 플라즈마 식각 장비에서 식각될 수도 있다. 상기 제 2 반도체 플라즈마 식각 장비는 제 1 반도체 플라즈마 식각 장비와 다를 수 있다.
상기 제 2 절연막(43)이 식각된 후에, 상기 제 1 반도체 플라즈마 식각 장비는 챔버 내 제 1 절연막(38)의 물질을 탐지해서 제 1 절연막(38)에 제 2 식각 종료점을 대응시키는 제 2 알고리듬을 가동시킬 수 있다. 상기 제 1 절연막(38)의 물질이 탐지된 후에, 상기 제 1 반도체 플라즈마 식각 장비는 챔버 내 제 3 공정 환경을 유지하면서 제 1 절연막(38)을 부분적으로 식각할 수 있다.
상기 제 3 공정 환경은 제 1 공정 환경과 동일하거나 다를 수 있다. 상기 제 3 공정 환경은 제 2 공정 환경과 다를 수 있다. 상기 제 1 반도체 플라즈마 식각 장비는 포토레지스트 막을 식각 마스크(etch mask)로 사용해서 제 1 절연막(38)을 식각할 수 있다. 상기 제 1 절연막(38)은 제 3 반도체 플라즈마 식각 장비에서 식각될 수도 있다. 상기 제 3 반도체 플라즈마 식각 장비는 제 1 반도체 플라즈마 식각 장비와 다를 수 있다.
이를 통해서, 상기 제 1 반도체 플라즈마 식각 장비는 제 1, 2, 3 및 6 절연막들(38, 43, 46, 63)에 포토레지스트 막의 개구부에 대응하는 광 유도 구조물(66)을 형성할 수 있다. 상기 광 유도 구조물(66)은 상부측으로부터 하부측을 향해서 자연 광 중 선택된 광의 광 경로를 갖는다. 상기 광 유도 구조물(66)은 제 1, 2, 3 및 6 절연막들(38, 43, 46, 63)로 한정되는 캐버티(Cavity) 형상을 가질 수 있다.
상기 광 유도 구조물(66)은 제 1, 2, 3 및 6 절연막들(38, 43, 46, 63)로 한정되는 트랜치(Trench) 형상을 가질 수도 있다. 상기 광 유도 구조물(66)은 제 2, 3 및 6 절연막들(43, 46, 63)을 지나서 제 1 절연막(38)으로 소정 길이(L)만큼 연장할 수 있다. 상기 광 유도 구조물(66)은 반도체 기판(4)의 주 표면(S)에 대하여 기울어지면서 제 1, 2, 3 및 6 절연막들(38, 43, 46, 63)에 위치하는 측벽을 가질 수 있다.
상기 광 유도 구조물(66)은 반도체 기판(4)의 주 표면(S)에 대하여 평행하면서 제 1 절연막(38)에 위치하는 바닥면을 가질 수 있다. 상기 광 유도 구조물(66)은 광 경로를 따라서 반도체 기판(4)의 상부측으로부터 하부측을 향해서 테이퍼진 형상(Tapered shape)을 가질 수 있다. 상기 광 유도 구조물(66)의 바닥면은 제 1 절연막(38) 및 반사 방지막(34)을 통해서 제 1 불순물 확산 영역(24)과 마주볼 수 있다.
상기 광 유도 구조물(66)의 바닥면은 도 2 의 도전 패턴(16)의 하면 및 도전 패턴(16)의 상면 사이에 위치할 수 있다. 상기 광 유도 구조물(66)의 바닥면은 도전 패턴(16) 및 제 2 절연막(43) 사이에 위치할 수 있다. 상기 제 2 절연막(43)으로부터 제 1 절연막(38)으로 연장하는 측벽의 길이는 제 2 절연막(43)의 두께와 동일한 크기를 가지거나 다른 크기를 가질 수 있다.
상기 광 유도 구조물(66)의 바닥면 아래에 위치하는 제 1 절연막(38)의 두께는 제 2 절연막(43)의 두께와 동일한 크기를 가지거나 다른 크기를 가질 수 있다.
다시 도 4 를 참조하면, 실시예들에 따라서, 상기 제 1 절연막(38)이 도 2 의 반사 방지막(34)을 노출시키는 경우에, 상기 하나 또는 다수 개의 와이어(58)를 덮도록 제 2 절연막(43) 상에 제 6 절연막(63)을 형성할 수도 있다. 상기 적어도 하나의 와이어(58) 및 제 6 절연막(63)은 제 2 절연막(43) 상에 한 번 또는 다수 번 반복될 수 있다.
이 경우에, 상기 제 6 절연막(63) 상에 제 1 포토 공정이 수행될 수도 있다. 상기 제 1, 2, 3 및 6 절연막들(38, 43, 46, 63) 상에 제 2 플라즈마 식각 공정이 수행될 수도 있다. 상기 제 2 플라즈마 식각 공정은 제 1 반도체 플라즈마 식각 장비를 사용해서 수행될 수 있다. 상기 제 2 플라즈마 식각 공정은 제 1, 2, 3 및 6 절연막들(38, 43, 46, 63)의 적층 순서에 따라서 제 1 플라즈마 식각 공정의 제 1 및 2 식각 종료점들을 사용하여 수행될 수도 있다.
상기 제 2 플라즈마 식각 공정은 제 2 및 6 절연막들(43, 63)을 지나서 제 1 및 3 절연막들(38, 46)에 광 유도 구조물(66)을 형성할 수도 있다. 이와는 다르게, 상기 제 1 절연막(38)이 반사 방지막(34)을 덮는 경우에, 상기 하나 또는 다수 개의 와이어(58)를 덮도록 제 3 절연막(46) 상에 제 6 절연막(63)을 형성할 수도 있다. 이 경우에, 상기 제 6 절연막(63) 상에 제 1 포토 공정이 수행될 수도 있다.
상기 제 1, 2, 3 및 6 절연막들(38, 43, 46, 63) 상에 제 3 플라즈마 식각 공정이 수행될 수도 있다. 상기 제 3 플라즈마 식각 공정은 제 1 반도체 플라즈마 식각 장비를 사용해서 수행될 수 있다. 상기 제 3 플라즈마 식각 공정은 제 1 플라즈마 식각 공정의 제 1 및 2 식각 종료점들을 사용해서 제 1 절연막(38)의 두께를 고려하여 수행될 수도 있다.
상기 제 3 플라즈마 식각 공정은 제 2, 3 및 6 절연막들(43, 46, 63)을 지나서 제 1 절연막(38)으로 연장하는 광 유도 구조물(66)을 형성할 수도 있다. 또한, 상기 제 1 절연막(38)이 반사 방지막(34)을 덮는 경우에, 상기 하나 또는 다수 개의 와이어(58)를 덮도록 제 2 절연막(43) 상에 제 6 절연막(63)을 형성할 수도 있다. 이 경우에, 상기 제 6 절연막(63) 상에 제 1 포토 공정이 수행될 수도 있다.
상기 제 1, 2, 3 및 6 절연막들(38, 43, 46, 63) 상에 제 4 플라즈마 식각 공정이 수행될 수도 있다. 상기 제 4 플라즈마 식각 공정은 제 1 반도체 플라즈마 식각 장비를 사용해서 수행될 수 있다. 상기 제 4 플라즈마 식각 공정은 제 2 플라즈마 식각 공정의 제 1 및 2 식각 종료점들을 사용해서 제 1 절연막(38)의 두께를 고려하여 수행될 수도 있다.
상기 제 4 플라즈마 식각 공정은 제 2 및 6 절연막들(43, 63)을 지나서 제 1 및 3 절연막들(38, 46)에 광 유도 구조물(66)을 형성할 수도 있다. 상기 광 유도 구조물(66)은 제 1 절연막(38)에 바닥면을 안정적으로 가지기 때문에 제 1 불순물 확산 영역(24)에 플라즈마 식각 공정의 플라즈마 데미지를 주지 않는다. 계속해서, 상기 광 유도 구조물(66)이 형성된 후에, 상기 제 6 절연막(63)으로부터 포토레지스트 막을 제거할 수 있다.
상기 광 유도 구조물(66)에 충진체(Filling structure; 74)를 채울 수 있다. 상기 충진체(74)는 실리콘 옥사이드 대비 굴절율의 크기가 큰 물질을 포함할 수 있다. 상기 충진체(74)는 도전 패턴(16), 제 1 불순물 확산 영역(24) 및 광 유도 구조물(66)과 함께 실시예들에 따르는 이미지 센서(80)에 포함될 수 있다.
상기 이미지 센서(80)의 디자인 룰이 계속적으로 축소되는 경우에도, 상기 광 유도 구조물(66)은 테이퍼진 형상 때문에 종래 기술 대비 단위 시간 당 선택된 광의 양을 많이 받아들일 수 있다. 더불어서, 상기 제 2 절연막(43)은 이미지 센서(80)의 광 특성을 고려해서 도전 패턴(16), 및 하나 또는 다수 개의 와이어(58) 사이에 형성될 수 있다. 이를 통해서, 상기 이미지 센서(80)는 광 유도 구조물(66)을 포함해서 종래 기술 대비 향상된 전기적 특성 및 광 특성을 가질 수 있다.
[
실시예
2]
도 5 및 6 은 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 이미지 센서의 형성방법을 보여주는 단면도들이다. 도 5 및 6 은 도 2 내지 4 와 동일한 부재에 대해서 동일한 참조 부호를 사용하기로 한다.
도 5 를 참조하면, 실시예들에 따라서, 도 3 의 제 3 절연막(46) 상에 제 4 절연막(49)을 형성할 수 있다. 상기 제 4 절연막(49)은 제 3 절연막(46)과 다른 식각률을 가지는 물질을 포함할 수 있다. 상기 제 4 절연막(49)은 도 3 의 제 2 절연막(43)과 동일한 식각률을 가지는 물질을 포함할 수 있다. 상기 제 4 절연막(49) 상에 제 5 절연막(54)을 형성할 수 있다.
상기 제 5 절연막(54)은 제 4 절연막(49)과 다른 식각률을 가지는 물질을 포함할 수 있다. 상기 제 5 절연막(54)은 제 3 절연막(46)과 동일하거나 다른 식각률을 가지는 물질을 포함할 수 있다. 상기 제 4 및 5 절연막들(49, 54)에 하나 또는 다수 개의 와이어(58)를 형성할 수 있다. 상기 하나 또는 다수 개의 와이어(58)는 제 4 및 5 절연막들(49, 54)을 관통해서 제 3 절연막(46)과 접촉할 수 있다.
도 6 을 참조하면, 실시예들에 따라서, 상기 하나 또는 다수 개의 와이어(58)를 덮도록 제 5 절연막(54) 상에 제 6 절연막(63)을 형성할 수 있다. 상기 제 4 절연막(49), 제 5 절연막(54), 하나 또는 다수 개의 와이어(58) 및 제 6 절연막(63)은 제 3 절연막(46) 상에 한 번 또는 다수 번 반복될 수 있다. 상기 제 6 절연막(63) 상에 제 2 포토 공정이 적용될 수 있다. 상기 제 2 포토 공정은 도 4 의 제 1 포토 공정과 동일할 수 있다.
상기 제 1 내지 6 절연막들(38, 43, 46, 49, 54. 63) 상에 제 5 플라즈마 식각 공정을 수행할 수 있다. 상기 제 5 플라즈마 식각 공정은 도 4 의 제 1 반도체 플라즈마 식각 장비를 사용해서 수행될 수 있다. 상기 제 1 반도체 플라즈마 식각 장비는 챔버(Chamber) 내 제 4 공정 환경을 유지하면서 제 5 및 6 절연막들(54, 63)을 식각할 수 있다. 상기 제 4 공정 환경은 도 4 의 제 1 내지 3 공정 환경들 중 하나 이상과 동일하거나 제 1 내지 3 공정 환경들과 다를 수 있다.
상기 제 1 반도체 플라즈마 식각 장비는 도 4 의 포토레지스트 막, 및 제 4 절연막(49)을 식각 마스크 및 식각 정지막으로 사용해서 제 5 및 6 절연막들(54, 63)을 식각할 수 있다. 상기 제 5 및 6 절연막들(54, 63)이 식각된 후에, 상기 제 1 반도체 플라즈마 식각 장비는 챔버 내 제 4 절연막(49)의 물질을 탐지해서 제 4 절연막(49)에 제 3 식각 종료점을 대응시키는 제 3 알고리듬(Third algorithm)을 가동시킬 수 있다.
상기 제 4 절연막(49)의 물질이 탐지된 후에, 상기 제 1 반도체 플라즈마 식각 장비는 챔버 내 제 5 공정 환경을 유지하면서 제 4 절연막(49)을 식각할 수 있다. 상기 제 5 공정 환경은 도 4 의 제 2 공정 환경과 동일하거나 다를 수 있다. 상기 제 1 반도체 플라즈마 식각 장비는 포토레지스트 막 및 제 3 절연막(46)을 식각 마스크 및 식각 정지막으로 사용해서 제 4 절연막(49)을 식각할 수 있다.
상기 제 4 절연막(49)이 식각된 후에, 상기 제 1 반도체 플라즈마 식각 장비는 챔버 내 제 3 절연막(46)의 물질을 탐지해서 제 3 절연막(46)에 제 4 식각 종료점을 대응시키는 제 4 알고리듬을 가동시킬 수 있다. 상기 제 3 절연막(46)의 물질이 탐지된 후에, 상기 제 1 반도체 플라즈마 식각 장비는 챔버 내 도 4 의 제 1 내지 3 공정 환경들을 차례로 유지하면서 제 1 내지 3 절연막들(38, 43, 46)을 식각할 수 있다.
이 경우에, 상기 제 1 절연막(38)은 도 3 의 반사 방지막(34)을 노출시키거나 반사 방지막(34)을 노출시키지 않을 수 있다. 따라서, 상기 제 1 반도체 플라즈마 식각 장비는 제 1 내지 3 절연막들(38, 43, 46)에 대해서 도 4 의 제 1, 2, 3, 또는 4 플라즈마 식각 공정의 제 1 및 2 알고리듬들을 가동시킬 수 있다. 이를 통해서, 상기 제 1 반도체 플라즈마 식각 장비는 제 1 내지 6 절연막들(38, 43, 46, 49, 54. 63)에 광 유도 구조물(69)을 형성할 수 있다.
상기 광 유도 구조물(69)은 제 1 내지 6 절연막들(38, 43, 46, 49, 54. 63)로 한정되는 캐버티 형상을 가질 수 있다. 상기 광 유도 구조물(69)은 제 1 내지 6 절연막들(38, 43, 46, 49, 54. 63)로 한정되는 트랜치 형상을 가질 수도 있다. 상기 광 유도 구조물(69)은 제 2 내지 6 절연막들(43, 46, 49, 54. 63)을 지나서 제 1 절연막(38)으로 소정 길이(L)만큼 연장할 수 있다.
상기 광 유도 구조물(69)은 반도체 기판(4)의 주 표면(S)에 대하여 기울어지면서 제 1 내지 6 절연막들(38, 43, 46, 49, 54. 63)에 위치하는 측벽을 가질 수 있다. 상기 광 유도 구조물(69)은 반도체 기판(4)의 주 표면(S)에 대하여 평행하면서 제 1 절연막(38)에 위치하는 바닥면을 가질 수 있다. 상기 광 유도 구조물(69)은 광 경로를 따라서 반도체 기판(4)의 상부측으로부터 하부측을 향해서 테이퍼진 형상을 가질 수 있다.
상기 광 유도 구조물(69)의 바닥면은 제 1 절연막(38) 및 반사 방지막(34)을 통해서 제 1 불순물 확산 영역(24)과 마주볼 수 있다. 상기 광 유도 구조물(69)의 바닥면은 도 2 의 도전 패턴(16)의 하면 및 도전 패턴(16)의 상면 사이에 위치할 수 있다. 상기 광 유도 구조물(69)의 바닥면은 도전 패턴(16) 및 제 2 절연막(43) 사이에 위치할 수 있다.
상기 제 2 절연막(43)으로부터 제 1 절연막(38)으로 연장하는 측벽의 길이는 제 2 절연막(43)의 두께와 동일한 크기를 가지거나 다른 크기를 가질 수 있다. 상기 광 유도 구조물(69)의 바닥면 아래에 위치하는 제 1 절연막(38)의 두께는 제 2 절연막(43)의 두께와 동일한 크기를 가지거나 다른 크기를 가질 수 있다.
상기 광 유도 구조물(69)은 제 1 절연막(38)에 바닥면을 안정적으로 가지기 때문에 제 1 불순물 확산 영역(24)에 플라즈마 식각 공정의 플라즈마 데미지를 주지 않는다. 계속해서, 상기 광 유도 구조물(69)이 형성된 후에, 상기 제 6 절연막(63)으로부터 포토레지스트 막을 제거할 수 있다. 상기 광 유도 구조물(69)에 충진체(Filling structure; 74)를 채울 수 있다. 상기 충진체(74)는 실리콘 옥사이드 대비 굴절율의 크기가 큰 물질을 포함할 수 있다.
상기 충진체(74)는 도전 패턴(16), 제 1 불순물 확산 영역(24) 및 광 유도 구조물(69)과 함께 실시예들에 따르는 이미지 센서(80)에 포함될 수 있다. 상기 이미지 센서(80)의 디자인 룰이 계속적으로 축소되는 경우에도, 상기 광 유도 구조물(69)은 테이퍼진 형상 때문에 종래 기술 대비 단위 시간 당 선택된 광의 양을 많이 받아들일 수 있다.
더불어서, 상기 제 2 절연막(43)은 이미지 센서(80)의 광 특성을 고려해서 도전 패턴(16) 및 하나 또는 다수 개의 와이어(58), 또는 도전 패턴(16) 및 제 4 절연막(49) 사이에 형성될 수 있다. 이를 통해서, 상기 이미지 센서(80)는 광 유도 구조물(69)을 포함해서 종래 기술 대비 향상된 전기적 특성 및 광 특성을 가질 수 있다.
다음으로, 실시예들에 따르는 프로세서 베이스드 시스템은 도 7 을 참조해서 설명하기로 한다.
도 7 은 도 1 의 이미지 센서를 포함하는 프로세서 베이스드 시스템을 보여주는 평면도이다.
도 7 을 참조하면, 실시예들에 따르는 프로세서 베이스드 시스템(120)은 카메라 시스템(Camera system)일 수 있다. 이 경우에, 상기 프로세서 베이스드 시스템(120)은 버스 라인(105)을 통해서 서로 전기적으로 접속하는 중앙 처리 장치(Central processing unit; CPU, 94) 및 제거 가능한 메모리(Removal memory; 98)를 포함할 수 있다. 상기 중앙 처리 장치(94)는 마이크로 프로세서(Microprocessor)를 포함할 수 있다. 상기 제거 가능한 메모리(98)는 플레쉬 메모리(Flash memory)를 포함할 수 있다.
상기 프로세서 베이스드 시스템(120)은 이미지 센서(Image sensor; 80), 입/ 출력 장치(Input/ output device; I/ O device, 114) 및 램(RAM; 118)을 더 포함할 수 있다. 상기 이미지 센서(80), 입/ 출력 장치(114) 및 램(118)은 버스 라인(105)을 통해서 중앙 처리 장치(94) 및 제거 가능한 메모리(98)와 전기적으로 접속할 수 있다. 상기 이미지 센서(80)는 도 4 또는 6 의 광 유도 구조물(66 또는 69)을 포함할 수 있다. 상기 이미지 센서(80)는 종래 기술 대비 프로세서 베이스드 시스템(120)의 디지털 영상의 화질을 향상시킬 수 있다.
한편, 상기 프로세서 베이스드 시스템(120)은 컴퓨터 시스템(Computer system), 스캐너(scaner), 자동차 네이비게이션(Vehicle navigation), 비디오 폰(Video phone), 또는 데이타 컴프레션 시스템(Data compression system)을 포함할 수도 있다.
8; 활성 영역, 16; 도전 패턴,
66, 69; 광 유도 구조물,
58; 와이어, 80; 이미지 센서.
66, 69; 광 유도 구조물,
58; 와이어, 80; 이미지 센서.
Claims (10)
- 반도체 기판 상에 배치되는 도전 패턴;
상기 반도체 기판과 상기 도전 패턴을 컨포말하게 덮는 반사방지막;
상기 반사방지막 상에 차례로 배치되는 제 1 내지 3 절연막들; 및
상기 도전 패턴의 측부에 위치하고, 상기 제 1 및 2 절연막들에 식각 종료점들을 각각 대응시켜서 상기 제 2 및 3 절연막들을 관통하여 상기 제 1 절연막으로 연장하고, 그리고 상기 반도체 기판의 주 표면에 대하여 기울어지면서 상기 제 1 내지 3 절연막들에 위치하는 측벽 및 상기 반도체 기판의 주 표면에 대하여 평행하면서 상기 제 1 절연막에 위치하는 바닥면으로 이루어지는 광 유도 구조물을 포함하되,
상기 제 2 절연막은 상기 반사방지막과 상기 제 1 절연막과 동시에 접하고,
상기 제 1 절연막은 상기 도전 패턴을 둘러싸고, 상기 도전 패턴의 상부측에서 상기 반사 방지막을 부분적으로 노출시키고,
상기 제 2 절연막은 상기 제 1 절연막 및 상기 반사 방지막 상에 위치해서 상기 제 3 절연막과 접촉하는 이미지 센서(Image sensor). - 제 1 항에 있어서,
상기 광 유도 구조물의 상기 바닥면은 상기 도전 패턴의 하면 및 상기 도전 패턴의 상면 사이에 위치하는 이미지 센서. - 제 1 항에 있어서,
상기 광 유도 구조물의 상기 바닥면은 상기 도전 패턴의 하면 및 상기 제 2 절연막 사이에 위치하는 이미지 센서. - 제 1 항에 있어서,
상기 제 2 절연막은 상기 제 1 및 3 절연막들과 다른 식각률을 가지는 물질을 포함하는 이미지 센서. - 제 1 항에 있어서,
상기 반도체 기판에 배치되는 포토 다이오드(Photodiode); 및
상기 제 3 절연막에 하나 또는 다수 개의 와이어(Wire)를 더 포함하는 이미지 센서. - 제 5 항에 있어서,
상기 반도체 기판의 상기 주 표면에서 상기 포토 다이오드의 점유 면적은 상기 광 유도 구조물의 상기 바닥면의 면적과 동일한 크기를 가지거나 다른 크기를 가지는 이미지 센서. - 제 6 항에 있어서,
상기 포토 다이오드는 상기 제 1 절연막 및 상기 반사 방지막을 통해서 상기 광 유도 구조물의 상기 바닥면과 마주보고, 그리고 상기 제 2 절연막은 상기 도전 패턴, 및 상기 하나 또는 다수 개의 와이어 사이에 위치하는 이미지 센서. - 삭제
- 제 1 항에 있어서,
상기 제 1 절연막의 상부면은 상기 반사방지막의 상부면과 공면을 이루는 이미지 센서. - 제 7 항에 있어서,
상기 제 3 절연막 상에 배치되는 제 4 절연막을 더 포함하되,
상기 제 4 절연막은 상기 제 2 절연막과 동일한 식각률을 가지는 물질로 이루어지고, 상기 제 4 절연막은 상기 하나 또는 다수 개의 와이어로 관통되어서 상기 광 유도 구조물을 한정하는 이미지 센서.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100070448A KR101801259B1 (ko) | 2010-07-21 | 2010-07-21 | 광 유도 구조물, 상기 광 유도 구조물을 포함하는 이미지 센서, 및 상기 이미지 센서를 포함하는 프로세서 베이스드 시스템 |
| US13/186,667 US8785992B2 (en) | 2010-07-21 | 2011-07-20 | Light-guiding structure, image sensor including the light-guiding structure, and processor-based system including the image sensor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100070448A KR101801259B1 (ko) | 2010-07-21 | 2010-07-21 | 광 유도 구조물, 상기 광 유도 구조물을 포함하는 이미지 센서, 및 상기 이미지 센서를 포함하는 프로세서 베이스드 시스템 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120009776A KR20120009776A (ko) | 2012-02-02 |
| KR101801259B1 true KR101801259B1 (ko) | 2017-11-27 |
Family
ID=45492903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100070448A KR101801259B1 (ko) | 2010-07-21 | 2010-07-21 | 광 유도 구조물, 상기 광 유도 구조물을 포함하는 이미지 센서, 및 상기 이미지 센서를 포함하는 프로세서 베이스드 시스템 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8785992B2 (ko) |
| KR (1) | KR101801259B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100894387B1 (ko) * | 2007-10-22 | 2009-04-22 | 주식회사 동부하이텍 | 이미지센서 및 그 제조방법 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2917920B2 (ja) * | 1996-06-27 | 1999-07-12 | 日本電気株式会社 | 固体撮像装置およびその製造方法 |
| US7215361B2 (en) * | 2003-09-17 | 2007-05-08 | Micron Technology, Inc. | Method for automated testing of the modulation transfer function in image sensors |
| JP2005175442A (ja) * | 2003-11-20 | 2005-06-30 | Matsushita Electric Ind Co Ltd | 固体撮像装置およびその製造方法 |
| KR100579964B1 (ko) | 2003-12-31 | 2006-05-12 | 동부일렉트로닉스 주식회사 | 이미지 센서 및 그 제조방법 |
| KR100745985B1 (ko) * | 2004-06-28 | 2007-08-06 | 삼성전자주식회사 | 이미지 센서 |
| KR100652379B1 (ko) * | 2004-09-11 | 2006-12-01 | 삼성전자주식회사 | Ｃｍｏｓ 이미지 센서 및 그 제조 방법 |
| JP4938238B2 (ja) * | 2005-01-07 | 2012-05-23 | ソニー株式会社 | 固体撮像素子及び固体撮像素子の製造方法 |
| KR100687102B1 (ko) * | 2005-03-30 | 2007-02-26 | 삼성전자주식회사 | 이미지 센서 및 그 제조 방법. |
| KR20070035206A (ko) | 2005-09-27 | 2007-03-30 | 매그나칩 반도체 유한회사 | 이미지 센서 및 그 제조방법 |
| US20070102736A1 (en) * | 2005-11-04 | 2007-05-10 | Cheng-Hsing Chuang | Image sensor device and method for manufacturing the same |
| JP2007305690A (ja) | 2006-05-09 | 2007-11-22 | Matsushita Electric Ind Co Ltd | 固体撮像装置用素子及びその製造方法 |
| US7524690B2 (en) * | 2006-08-10 | 2009-04-28 | United Microelectronics Corp. | Image sensor with a waveguide tube and a related fabrication method |
| JP2008288243A (ja) * | 2007-05-15 | 2008-11-27 | Sony Corp | 固体撮像装置とその製造方法および撮像装置 |
| KR101478189B1 (ko) * | 2007-11-19 | 2015-01-02 | 삼성전자주식회사 | 이미지 센서의 제조 방법 |
| JP5369441B2 (ja) * | 2008-01-24 | 2013-12-18 | ソニー株式会社 | 固体撮像素子 |
-
2010
- 2010-07-21 KR KR1020100070448A patent/KR101801259B1/ko active IP Right Grant
-
2011
- 2011-07-20 US US13/186,667 patent/US8785992B2/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100894387B1 (ko) * | 2007-10-22 | 2009-04-22 | 주식회사 동부하이텍 | 이미지센서 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20120009776A (ko) | 2012-02-02 |
| US8785992B2 (en) | 2014-07-22 |
| US20120018833A1 (en) | 2012-01-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10998364B2 (en) | Image sensor scheme for optical and electrical improvement | |
| US10672816B2 (en) | Optical sensors including a light-impeding pattern | |
| KR102384890B1 (ko) | 이미지 센서 및 그 형성 방법 | |
| US8519400B2 (en) | Light pipe etch control for CMOS fabrication | |
| US20170186805A1 (en) | Image Sensors Including Non-Aligned Grid Patterns | |
| US8987852B2 (en) | Solid-state image pickup apparatus, image pickup system including solid-state image pickup apparatus, and method for manufacturing solid-state image pickup apparatus | |
| KR102255183B1 (ko) | 수직형 트랜지스터를 갖는 씨모스 이미지 센서 및 그 제조 방법 | |
| EP3179512B1 (en) | Cmos image sensor and fabrication method thereof | |
| KR101232282B1 (ko) | 이미지 센서 및 그 제조방법 | |
| US9030587B2 (en) | Solid-state image sensor with light-guiding portion | |
| US20090166518A1 (en) | Light guide array for an image sensor | |
| KR20190056999A (ko) | 반도체 구조 및 그 제조 방법 | |
| US20190198536A1 (en) | Image Sensor and Forming Method Thereof | |
| KR20150018449A (ko) | 고체 촬상 장치 및 그 제조 방법, 및 전자 기기 | |
| JP4971616B2 (ja) | 撮像装置 | |
| JP2017069553A (ja) | 固体撮像装置、その製造方法及びカメラ | |
| CN104347657A (zh) | 固态成像装置、其制造方法以及电子设备 | |
| JP2016018859A (ja) | 固体撮像装置及びその製造方法 | |
| CN109841640B (zh) | 具有焊盘结构的图像传感器 | |
| CN102637707A (zh) | 半导体装置的制造方法和固态图像拾取装置的制造方法 | |
| JP2010016242A (ja) | 光電変換装置、撮像システム、及び光電変換装置の製造方法 | |
| CN104425519A (zh) | 图像传感器及其形成方法 | |
| KR20110090585A (ko) | 광전 집적 회로 장치의 광 입/출력 소자 및 그 형성 방법 | |
| KR101801259B1 (ko) | 광 유도 구조물, 상기 광 유도 구조물을 포함하는 이미지 센서, 및 상기 이미지 센서를 포함하는 프로세서 베이스드 시스템 | |
| KR20120015929A (ko) | 광전 집적 회로 장치 및 그 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant |