TWI593290B - 影像感測器 - Google Patents
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Description
本發明是有關於一種半導體影像感測元件，且特別是有關於一種具有基底內反射凹穴(in-substrate reflective cavity)結構的正面照射(FSI)型CMOS影像感測器(CIS)及其製作方法。
互補式金屬氧化半導體(CMOS)影像感測器已被廣泛地應用於如安全監控、數位相機、玩具、手機、影像電話等影像產品中。隨著智慧型手機和平板電腦趨於薄型化、輕盈化和精緻複雜化，CMOS影像感測器需要不斷地縮小尺寸和提高解析度。
一般來說，CMOS影像感測器包括由許多像素排列而成的像素陣列，各像素通常具有一光二極體(photodiode)，其製作於一半導體基底內，可將入射光轉換成電流訊號。由於CMOS影像感測器尺寸不斷地縮小，像素彼此之間的間距也隨之縮小。如此一來，入射於影像感測器中的光會在像素之間產生嚴重的光散射雜訊(optical scattering noise)，造成量子效率(Q.E.)與光敏度降低，且像素之間的光學干擾(optical crosstalk)變得更嚴重。上述光學干擾使得影像感測器的空間解析度(spatial resolution)與整體靈敏度(overall sensitivity)難以提升，且會產生混色效應(color mixing)，進而導致影像雜訊(image noise)。
由此可知，目前該技術領域仍需要一種改良的CMOS影像感測器結構，能夠解決上述先前技藝的不足與缺點，尤其是改善像素之間的光學干擾，並提升量子效率。
本發明提供一種正面照射型CMOS影像感測器及其製作方法，能避免像素間的光學干擾現象，並提升影像感測器的靈敏度與量子效率。
根據本發明一較佳實施例，提供一種影像感測器，包括一基底，包括一像素陣列區；複數個隔離結構，位於該基底中，於該像素陣列區中區隔出複數個像素區；一光感測區，位於各該像素區內的該基底中；以及一反射凹穴結構，位於各該像素區內的該基底中，該反射凹穴結構由各該隔離結構的底部一較淺處，連續的延伸至各該像素區中間一較深處，俾於各該像素區內構成一碟狀輪廓，其中該反射凹穴結構的折射率小於該基底的折射率。
根據本發明另一較佳實施例，提供一種影像感測器，包括一基底，包括一像素陣列區；一反射層結構，位於各該像素區內的該基底中的一預定深度；複數個隔離結構，位於該基底中，與該反射層結構於該像素陣列區中隔離出複數個像素區，其中該反射層結構的折射率小於該基底的折射率；以及一光感測區，位於各該像素區內的該基底中。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
請參閱第1圖至第7圖，其為依據本發明一實施例所繪示的CMOS影像感測器製作流程的剖面示意圖。如第1圖所示，首先，提供一基底100，包括一像素陣列區102與一周邊電路區104。根據本發明實施例，基底100可以是矽基底，折射率(n1
)約為4.5，但不限於此。
接著，於基底100上形成一圖案化遮罩層120，再以圖案化遮罩層120為蝕刻遮罩對基底100進行蝕刻，於基底100中形成多個溝槽110。圖案化遮罩層120可為單層或多層結構，例如，圖案化遮罩層120可以包括氧化矽層122與氮化矽層124，但不限於此。
如第2圖所示，於溝槽110內形成多個隔離結構112，區隔出各個像素區102a，例如，紅色(R)像素、綠色(G)像素、藍色(B)像素。例如，先於基底100上形成高密度電漿(high density plasma, HDP)氧化物層，再以圖案化遮罩層120的表面為研磨終止層以對HDP氧化物層進行平坦化製程，但本發明不限於此。在本實施例中，形成多個隔離結構112之後，更包括至少移除圖案化遮罩層120中的氮化矽層124。
如第3圖所示，接著於基底100上形成一圖案化光阻層130，使圖案化光阻層130遮蓋住周邊電路區104，僅顯露出像素陣列區102。然後，進行一離子佈植製程140，於像素陣列區102的基底100內形成形成一具有預定摻雜輪廓的摻雜區142。然後，再將圖案化光阻層130去除。
進行離子佈植製程140時，氧化矽層122可以當作一離子佈植篩層(screen layer)，減少對基底100的破壞。離子佈植製程140可以是氧離子佈植製程，摻雜區142可以是氧離子摻雜區，但不限於此。在其它實施例中，亦可以摻雜其它摻質，例如，氮。在其它實施例中，亦可以摻雜兩種或兩種以上的摻質，例如，氧以及氮。
由於像素陣列區102內具有隔離結構112，離子佈植製程140中的氧離子會自動植入到不同的深度，形成上述預定的摻雜輪廓。例如，摻雜區142可以是由隔離結構112接近其底部的較淺處，連續的延伸至各像素區102a中間較深處，在各個像素區102a內構成一類似碟狀或碗狀的摻雜輪廓。根據本發明實施例，摻雜區142延伸至各像素區102a中間較深處的深度d大於或等於6000埃。
如第4圖所示，在進行離子佈植製程140之後，隨後進行一退火(anneal)製程，例如，在850℃以上的高溫環境，使得高密度電漿氧化物更加緻密，同時使摻雜區142內的摻質與矽反應，使原來的摻雜區142轉換成一反射凹穴結構144，其厚度t可以介於20~1000埃。同樣的，反射凹穴結構144是由隔離結構112底部較淺處，連續的延伸至各像素區102a中間較深處，在各個像素區102a內構成一類似碟狀或碗狀的輪廓。接著，將氧化矽層122去除。根據本發明實施例，反射凹穴結構144可以接觸到隔離結構112底部，但不限於此。在其它實施例中，反射凹穴結構144可以不接觸到隔離結構112底部。
根據本發明實施例，反射凹穴結構144是由二氧化矽所構成，其折射率(n2
)約為1.5。因此，反射凹穴結構144的折射率會小於其周圍的基底100的折射率，且與基底100之間具有較大的折射率差異。在其它實施例中，反射凹穴結構144可以是由其它材質所構成，例如，氮氧化矽、氮化矽等。
如第5圖所示，接著，於各個像素區102a與周邊區104的基底100上分別形成閘極結構160、260。然後，於閘極結構160兩側的基底100中形成光感測區150與浮置汲極區162，以及於閘極結構260兩側的基底100中形成源極區262與汲極區264。閘極結構160、260可以包括一介電層與一導體層，其中介電層可以是氧化矽，導體層可以是單晶矽、未摻雜多晶矽、摻雜多晶矽、非晶矽、金屬矽化物或其組合。閘極結構160、260的側壁上可以形成有間隙壁，例如是氧化矽或氮化矽或兩者的組合。
光感測區150可以是一光二極體，包括第一導電型摻雜區152與第二導電型摻雜區154，其中第一導電型與第二導電型為相反導電型。以基底100為p型為例，第一導電型摻雜區152例如是n型摻雜區，第二導電型摻雜區154例如是p型摻雜區，浮置汲極區162以及源極區262與汲極區264例如是n型摻雜區，反之亦然。其中，第一導電型摻雜區152例如是淺摻雜區，第二導電型摻雜區154、浮置汲極區162、源極區262與汲極區264例如是重摻雜區。
根據本發明實施例，接著可以於基底100上順應的形成一接觸蝕刻終止層(contact etching stop layer, CESL)170，但本發明不以此為限。接觸窗蝕刻終止層170的材料可以包括氮化矽。
如第6圖所示，隨後於像素陣列區102與周邊區104的基底100上形成一內連線結構180，例如，至少一介電層與至少一導體層。介電層可以包含二氧化矽，但不限於此。導體層可以包含鋁、銅，但不限於此。根據本發明實施例，內連線結構180可以包含介電層181、183、185、187。根據本發明實施例，內連線結構180可以包含導體層M1
、V1
、M2
、V2
、M3
，其中導體層M1
、M2
、M3
可以是線路層，導體層V1
可以是電連接導體層M1
、M2
的介層插塞，導體層V2
可以是電連接導體層M2
、M3
的介層插塞。據本發明實施例，像素陣列區102內的導體層M1
、V1
、M2
、V2
、M3
可以位於隔離結構112的正上方，可以降低入射光線的散射。
如第7圖所示，接下來，於介電層187上形成一鈍化層(passivation layer)189，再形成一彩色濾光(color filter)層190。根據本發明實施例，彩色濾光層190可以覆蓋像素陣列區102與周邊區104上。彩色濾光層190的製作為週知技藝，因此不多贅述。接著，於像素陣列區102內的彩色濾光層190上形成微透鏡(micro lens)192。
由於反射凹穴結構144與基底100之間具有較大的折射率差異，故進入到基底100的入射光線Li
會在反射凹穴結構144與基底100之間的介面發生全反射，反射光線會被導引回光感測區150，如此增加量子效率。此外，反射凹穴結構144可用於隔離其它像素產生的雜訊，降低像素之間的光干涉，進而提升像素的靈敏度。
請參閱第8圖至第14圖，其為依據本發明另一實施例所繪示的CMOS影像感測器製作流程的剖面示意圖，其中相同的區域、元件、層仍沿用相同的符號來表示。
如第8圖所示，同樣提供一基底100，包括一像素陣列區102與一周邊電路區104。根據本發明實施例，基底100可以是矽基底，折射率(n1)約為4.5，但不限於此。接著於基底100上形成一圖案化光阻層130，使圖案化光阻層130遮蓋住周邊電路區104，僅顯露出像素陣列區102。然後，進行一離子佈植製程140，於像素陣列區102的基底100內形成一具有預定深度的摻雜區142。然後，再將圖案化光阻層130去除。
根據本發明實施例，離子佈植製程140可以是氧離子佈植製程，摻雜區142可以是氧離子摻雜區，但不限於此。在其它實施例中，亦可以摻雜其它摻質，例如，氮。在其它實施例中，亦可以摻雜兩種或兩種以上的摻質，例如，氧以及氮。
根據本發明實施例，摻雜區142可以是連續的延伸並涵蓋整個像素陣列區102。根據本發明實施例，摻雜區142在基底100內具有約略相同的深度d，其中深度d大於或等於6000埃。
如第9圖所示，在進行離子佈植製程140之後，隨後進行一退火製程，例如，在850℃以上的高溫環境，使摻雜區142內的摻質與矽反應，使原來的摻雜區142轉換成一反射層結構145，其厚度t可以介於20~1000埃。根據本發明實施例，反射層結構145是由二氧化矽所構成，其折射率(n2)約為1.5。因此，反射層結構145的折射率會小於其周圍的基底100的折射率，且與基底100之間具有較大的折射率差異。在其它實施例中，反射層結構145可以是由其它材質所構成，例如，氮氧化矽、氮化矽等。
如第10圖所示，於基底100上形成一圖案化遮罩層120，再以圖案化遮罩層120為蝕刻遮罩對基底100進行蝕刻，於周邊電路區104內的基底100中形成多個第一溝槽210，於像素陣列區102內的基底100中形成多個第二溝槽310。根據本發明實施例，第二溝槽310的深度深於第一溝槽210的深度，但不限於此。在其它實施中，第二溝槽310的深度與第一溝槽210的深度也可以相同。圖案化遮罩層120可為單層或多層結構，例如，圖案化遮罩層120可以包括氧化矽層122與氮化矽層124，但不限於此。
在基底100內形成兩種不同深度的溝槽乃週知技藝，故其細節不再贅述。例如，在形成第二溝槽310時，可以以一光阻圖案(圖未示)覆蓋住周邊電路區104，然後以蝕刻製程蝕刻未被圖案化遮罩層120覆蓋的基底100，直到反射層結構145被顯露出來。根據本發明實施例，反射層結構145可以做為一蝕刻停止層。
如第11圖所示，於溝槽210、310內形成多個隔離結構212、312，其中隔離結構312可以銜接反射層結構145，於像素陣列區102內隔離出各個像素區102a，例如，紅色(R)像素、綠色(G)像素、藍色(B)像素。例如，先於基底100上形成高密度電漿(high density plasma,HDP)氧化物層，再以圖案化遮罩層120的表面為研磨終止層以對HDP氧化物層進行平坦化製程，但本發明不限於此。在本實施例中，形成隔離結構212、312後，可以移除圖案化遮罩層120。
如第12圖所示，接著，於各個像素區102a與周邊區104的基底100上分別形成閘極結構160、260。然後，於閘極結構160兩側的基底100中形成光感測區150與浮置汲極區162，以及於閘極結構260兩側的基底100中形成源極區262與汲極區264。閘極結構160、260可以包括一介電層與一導體層，其中介電層可以是氧化矽，導體層可以是單晶矽、未摻雜多晶矽、摻雜多晶矽、非晶矽、金屬矽化物或其組合。閘極結構160、260的側壁上可以形成有間隙壁，例如是氧化矽或氮化矽或兩者的組合。
光感測區150可以是一光二極體，包括第一導電型摻雜區152與第二導電型摻雜區154，其中第一導電型與第二導電型為相反導電型。以基底100為p型為例，第一導電型摻雜區152例如是n型摻雜區，第二導電型摻雜區154例如是p型摻雜區，浮置汲極區162以及源極區262與汲極區264例如是n型摻雜區，反之亦然。其中，第一導電型摻雜區152例如是淺摻雜區，第二導電型摻雜區154、浮置汲極區162、源極區262與汲極區264例如是重摻雜區。
根據本發明實施例，接著可以於基底100上順應的形成一接觸蝕刻終止層(CESL)170，但本發明不以此為限。接觸窗蝕刻終止層170的材料可以包括氮化矽。
如第13圖所示，隨後於像素陣列區102與周邊區104的基底100上形成一內連線結構180，例如，至少一介電層與至少一導體層。介電層可以包含二氧化矽，但不限於此。導體層可以包含鋁、銅，但不限於此。根據本發明實施例，內連線結構180可以包含介電層181、183、185、187。根據本發明實施例，內連線結構180可以包含導體層M1
、V1
、M2
、V2
、M3
，其中導體層M1
、M2
、M3
可以是線路層，導體層V1
可以是電連接導體層M1
、M2
的介層插塞，導體層V2
可以是電連接導體層M2
、M3
的介層插塞。據本發明實施例，像素陣列區102內的導體層M1
、V1
、M2
、V2
、M3
可以位於隔離結構312的正上方，可以降低入射光線的散射。
如第14圖所示，接下來，於介電187上形成一鈍化層189，再形成一彩色濾光層190。根據本發明實施例，彩色濾光層190可以覆蓋像素陣列區102與周邊區104上。彩色濾光層190的製作為週知技藝，因此不多贅述。接著，於像素陣列區102內的彩色濾光層190上形成微透鏡192。
由於反射層結構145、隔離結構312與基底100之間具有較大的折射率差異，故進入到基底100的入射光線Li
會在隔離結構312與基底100之間、反射層結構145與基底100之間的介面發生全反射，反射光線會被導引回光感測區150，如此增加量子效率。此外，反射層結構145可用於隔離其它像素產生的雜訊，降低像素之間的光干涉，進而提升像素的靈敏度。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧基底
102‧‧‧像素陣列區
102a‧‧‧像素區
104‧‧‧周邊電路區
110‧‧‧溝槽
112‧‧‧隔離結構
120‧‧‧圖案化遮罩層
122‧‧‧氧化矽層
124‧‧‧氮化矽層
130‧‧‧圖案化光阻層
140‧‧‧離子佈植製程
142‧‧‧摻雜區
144‧‧‧反射凹穴結構
145‧‧‧反射層結構
150‧‧‧光感測區
152‧‧‧第一導電型摻雜區
102‧‧‧像素陣列區
102a‧‧‧像素區
104‧‧‧周邊電路區
110‧‧‧溝槽
112‧‧‧隔離結構
120‧‧‧圖案化遮罩層
122‧‧‧氧化矽層
124‧‧‧氮化矽層
130‧‧‧圖案化光阻層
140‧‧‧離子佈植製程
142‧‧‧摻雜區
144‧‧‧反射凹穴結構
145‧‧‧反射層結構
150‧‧‧光感測區
152‧‧‧第一導電型摻雜區
154‧‧‧第二導電型摻雜區
160、260‧‧‧閘極結構
162‧‧‧浮置汲極區
170‧‧‧接觸蝕刻終止層
180‧‧‧內連線結構
181、183、185、187‧‧‧介電層
189‧‧‧鈍化層
190‧‧‧彩色濾光層
192‧‧‧微透鏡
210‧‧‧第一溝槽
212‧‧‧隔離結構
262‧‧‧源極區
264‧‧‧汲極區
310‧‧‧第二溝槽
312‧‧‧隔離結構
M1、V1、M2、V2、M3‧‧‧導體層
d‧‧‧深度
t‧‧‧厚度
n1、n2‧‧‧折射率
第1圖至第7圖為依據本發明一實施例所繪示的CMOS影像感測器製作流程的剖面示意圖。 第8圖至第14圖為依據本發明另一實施例所繪示的CMOS影像感測器製作流程的剖面示意圖。
100‧‧‧基底
102‧‧‧像素陣列區
102a‧‧‧像素區
104‧‧‧周邊電路區
112‧‧‧隔離結構
120‧‧‧圖案化遮罩層
122‧‧‧氧化矽層
124‧‧‧氮化矽層
144‧‧‧反射凹穴結構
150‧‧‧光感測區
152‧‧‧第一導電型摻雜區
154‧‧‧第二導電型摻雜區
160、260‧‧‧閘極結構
162‧‧‧浮置汲極區
170‧‧‧接觸蝕刻終止層
180‧‧‧內連線結構
181、183、185、187‧‧‧介電層
189‧‧‧鈍化層
190‧‧‧彩色濾光層
192‧‧‧微透鏡
262‧‧‧源極區
264‧‧‧汲極區
M1、V1、M2、V2、M3‧‧‧導體層
n1、n2‧‧‧折射率
Claims (18)
- 一種影像感測器，包括：一基底，包括一像素陣列區，其中該基底為矽基底；複數個隔離結構，位於該基底中，於該像素陣列區中區隔出複數個像素區；一光感測區，位於各該像素區內的該基底中；以及一反射凹穴結構，位於各該像素區內的該基底中，該反射凹穴結構由各該隔離結構的底部，連續的延伸至各該像素區中間一較深處，其中該較深處的深度大於或等於6000埃，俾於各該像素區內構成一碟狀輪廓，其中該反射凹穴結構的折射率小於該基底的折射率，其中該反射凹穴結構為二氧化矽層且位於該光感測區的下方。
- 如申請專利範圍第1項所述的影像感測器，其中該基底的折射率為4.5，該反射凹穴結構的折射率為1.5。
- 如申請專利範圍第1項所述的影像感測器，其中該反射凹穴結構的厚度介於20~1000埃。
- 如申請專利範圍第1項所述的影像感測器，其中該反射凹穴結構直接接觸到各該隔離結構的底部。
- 如申請專利範圍第1項所述的影像感測器，其中該反射凹穴結構不接觸到各該隔離結構的底部。
- 如申請專利範圍第1項所述的影像感測器，其中該光感測區包含一光二極體。
- 如申請專利範圍第1項所述的影像感測器，其中另包含一內連線結構，位於該基底上。
- 如申請專利範圍第7項所述的影像感測器，其中該內連線結構包含至少一介電層與至少一導體層。
- 如申請專利範圍第7項所述的影像感測器，其中另包含一彩色濾光層，位於該內連線結構上，以及一微透鏡，位於該彩色濾光層上。
- 一種影像感測器，包括：一基底，包括一像素陣列區，該像素陣列區包含複數個像素區，其中該基底為矽基底；一反射層結構，位於各該像素區內的該基底中的一預定深度；複數個隔離結構，位於該基底中，與該反射層結構於該像素陣列區中隔離出複數個像素區，其中該反射層結構的折射率小於該基底的折射率；以及一光感測區，位於各該像素區內的該基底中，其中該反射層結構為二氧化矽層且位於該光感測區的下方。
- 如申請專利範圍第10項所述的影像感測器，其中該基底的折射率為為4.5，該反射層結構的折射率為1.5。
- 如申請專利範圍第10項所述的影像感測器，其中該反射層結構的厚度介於20~1000埃。
- 如申請專利範圍第10項所述的影像感測器，其中該反射層結構直接接觸到各該隔離結構的底部。
- 如申請專利範圍第10項所述的影像感測器，其中該預定深度大於或等於6000埃。
- 如申請專利範圍第10項所述的影像感測器，其中該光感測區包含一光二極體。
- 如申請專利範圍第10項所述的影像感測器，其中另包含一內連線結構，位於該基底上。
- 如申請專利範圍第16項所述的影像感測器，其中該內連線結構包含至少一介電層與至少一導體層。
- 如申請專利範圍第16項所述的影像感測器，其中另包含一彩色濾光層，位於該內連線結構上，以及一微透鏡，位於該彩色濾光層上。
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