KR20190038432A - 톱니 모양의 포토다이오드 구조물을 갖는 cmos 이미지 센서 - Google Patents

톱니 모양의 포토다이오드 구조물을 갖는 cmos 이미지 센서 Download PDF

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치아-유 웨이
핑-하오 린
유 팅 카오
옌-리앙 린
쿠오-쳉 리
순-잉 후앙
신-치 첸
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Abstract

본 발명은 CMOS 이미지 센서, 및 관련된 이미지 센서의 형성 방법에 관한 것이다. 일부 실시예들에서, CMOS 이미지 센서는, 기판 내의 전송 게이트의 일 측면에 배치된 플로팅 확산 영역과, 기판 내의 플로팅 확산 영역에 대향하는 전송 게이트의 다른 측면에 배치된 광 검출 컬럼을 포함한다. 광 검출 컬럼은 기판의 도핑 유형과 대향하는 도핑 유형을 갖는 도핑된 감지 층을 포함한다. 광 검출 컬럼 및 기판은 하나 이상의 리세스부들을 포함하는 접합 인터페이스에서 서로 접촉한다. 리세스부들을 갖는 접합 인터페이스를 형성함으로써, 그 접합 인터페이스는 리세스부가 없이 이전의 p-n 접합 인터페이스에 비해 확대되고, 그에 따라 포토다이오드 구조물의 전체 웰 수용량이 개선된다.

Description

톱니 모양의 포토다이오드 구조물을 갖는 CMOS 이미지 센서{CMOS IMAGE SENSOR HAVING INDENTED PHOTODIODE STRUCTURE}
본 출원은 2017년 9월 29일자로 출원된 미국 가출원 일련 번호 제62/565,315호의 우선권을 주장하는 출원으로서, 그 전체 내용이 본 명세서에 참고로 인용되고 있다.
디지털 카메라들 및 광학 이미징 디바이스들은 이미지 센서들을 사용한다. 이미지 센서들은 광학 이미지들을 디지털 이미지들로 나타낼 수 있는 디지털 데이터로 변환한다. 이미지 센서는 광을 검출하기 위한 픽셀 어레이(또는 그리드) 및 검출된 광의 기록 강도(휘도)를 포함한다. 픽셀 어레이는 전하를 축적함으로써 광에 응답한다. 축적된 전하는 디지털 카메라와 같은 적절한 응용 분야에 사용하기 위한 컬러 및 휘도 신호를 제공하기 위해 예를 들어, 다른 회로에 의해 사용된다.
본 개시의 양태들은 첨부된 도면들과 함께 판독할 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관례에 따라, 다양한 피처들(features)은 일정한 축척에 따라 그려진 것이 아니라는 점을 알 수 있다. 실제로, 다양한 피처들의 치수들은 논리의 명확성을 위해 임의로 늘리거나 또는 줄일 수 있다.
도 1a 및 도 1b는 하나 이상의 실시예들에 따라 톱니 모양의 접합 인터페이스를 갖는 포토다이오드 구조물을 포함하는 상보형 금속 산화물 반도체(CMOS, complementary metal-oxide-semiconductor) 이미지 센서의 평면도를 나타낸다.
도 2a 및 도 2b는 하나 이상의 실시예들에 따라 CMOS 이미지 센서의 감지 픽셀의 사시도를 나타낸다.
도 3a 및 도 3b는 하나 이상의 실시예들에 따라 라인 A-A'를 따른 도 1b의 CMOS 이미지 센서의 단면도를 나타낸다.
도 4는 하나 이상의 실시예들에 따라 톱니 모양의 접합 인터페이스를 갖는 포토다이오드 구조물을 포함하는 CMOS 이미지 센서의 평면도를 나타낸다.
도 5a, 도 5b 및 도 5c는 하나 이상의 실시예들에 따라 톱니 모양의 접합 인터페이스를 갖는 포토다이오드 구조물을 포함하는 CMOS 이미지 센서의 평면도를 나타낸다.
도 6 내지 도 11은 하나 이상의 실시예들에 따라 톱니 모양의 접합 인터페이스를 갖는 포토다이오드 구조물을 포함하는 CMOS 이미지 센서를 형성하는 방법을 도시하는 단면도를 나타낸다.
도 12는 하나 이상의 실시예들에 따라 톱니 모양의 접합 인터페이스를 갖는 포토다이오드 구조물을 포함하는 CMOS 이미지 센서를 형성하는 방법의 흐름도를 나타낸다.
본 개시는 제공된 발명의 기술적 요지의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들, 또는 예시들을 제공한다. 본 개시를 간단히 하기 위해 구성 요소들 및 배치들(arrangements)의 특정 예시들이 아래에 설명된다. 이들은 물론 단지 예시들이며 이들 기재 내용으로 제한하고자 하는 것은 아니다. 예를 들어, 이하의 설명에서 제2 피처 위 또는 상의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접 접촉하지 않도록 제1 피처와 제2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간단하고 명료함을 목적으로 하며, 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 그 자체로 지시하지는 않는다.
또한, "아래(beneath)", "아래(below)", "하부의(lower)", "위(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어들(spatially relative terms)은 도면들에 도시된 바와 같이 하나의 소자 또는 피처들의 다른 소자들 또는 피처들의 관계를 기술하기 위한 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향에 부가하여 사용 또는 동작 중에 디바이스(device)의 상이한 방향들을 포함하도록 의도된다. 장치(apparatus)는 다르게 지향될 수도 있고(90도 회전되거나 또는 다른 방향으로 회전될 수도 있음), 또한 그에 따라서 본 명세서에서 사용되는 공간적으로 상대적인 기술어도 이와 마찬가지로 해석될 수 있다.
집적 회로(IC) 기술들은 끊임없이 개선되고 있다. 이러한 개선점들은 종종 낮은 제조 비용, 높은 디바이스 집적 밀도, 더 높은 속도, 및 보다 나은 성능을 달성하기 위해 디바이스의 기하학적 구조들을 축소하는 것을 포함한다. CMOS 이미지 센서들은 상업 및 과학 응용 분야들의 양쪽 모두에 대한 주요 이미지 센서 기술이 되고 있다. 디바이스의 비례 축소로 인하여, CMOS 이미지 센서의 픽셀 어레이의 픽셀들은 더 작은 치수를 가지며 서로 더 근접하게 된다. 작은 CMOS 이미지 센서에 의해 높은 동적 범위를 달성하기 위해서는 높은 전체 웰 수용량(full well capacity, FWC)이 요구된다. 그러나, CMOS 이미지 센서의 포토다이오드의 전체 웰 수용량은 그것들의 주입 프로파일에 의해 제한된다. 전체 웰 수용량을 증가시키는 한 가지 방법은 CMOS 이미지 센서 포토다이오드의 P-N 접합을 제조할 때 이온 주입량을 증가시키는 것이다. 그러나, 포토다이오드 프로파일은 고용량 이온 주입으로 제어하는 데에 어려움이 있다. 또한, 열 처리량(thermal budget)은 CMOS 이미지 센서의 성능에 영향을 미치고 화질(picture quality)을 저하시킨다.
본 발명은 톱니 모양의 p-n 접합 인터페이스를 갖는 포토다이오드 구조물을 포함하는 CMOS 이미지 센서, 및 관련된 이미지 센서의 형성 방법에 관한 것이다. 일부 실시예들에서, CMOS 이미지 센서는 게이트 전극 및 플로팅 확산 영역의 중심들의 연장된 선을 따라 실질적으로 대칭으로 분포된 하나 이상의 리세스부들을 포함한다. CMOS 이미지 센서의 전체 웰 수용량을 증가시키기 위해 전자-정공 쌍들의 수가 증가되도록 p-n 접합 인터페이스의 면적은 리세스부를 갖는 것에 의해(특정 픽셀 크기에 대해) 증가된다. 일부 실시예들에서, 예를 들어 도 2a 및 도 2b를 참조하면, CMOS 이미지 센서의 감지 픽셀(124)은 기판(212) 및 그 기판(212) 위에 배치된 전송 게이트(222d)를 갖는다. 플로팅 확산 영역(228)은 기판(212) 내의 전송 게이트(222d)의 일 측면에 배치된다. 플로팅 확산 영역(228)에 대향하는 기판(212) 내의 전송 게이트(222d)의 다른 쪽에는 광 검출 컬럼(photo detecting column, 220d)이 배치되어 있다. 일부 실시예들에서, 광 검출 컬럼(220d)은 적어도 하나의 핀 포토다이오드를 포함한다. 광 검출 컬럼(220d)과 기판(212)은 접합 인터페이스(112)에서 서로 접촉하고, 기판(212)에 입사하는 복사선을 전기 신호로 변환하는 포토다이오드 구조물로서 구성된다. 일부 예들에서, 접합 인터페이스(112)는 하나 이상의 리세스부를 포함한다. 이로써, 접합 인터페이스(112)는 리세스부가 없이 이전의 p-n 접합 인터페이스에 비해 확대되고, 그에 따라 포토다이오드 구조물의 전체 웰 수용량이 개선된다.
본 발명의 다양한 톱니 모양의 p-n 접합 인터페이스 실시예들에 따른 후면 조사(BSI) CMOS(상보형 금속 산화물 반도체) 이미지 센서 디바이스에 대한 설명은도 1a 및 도 1b와 관련하여 논의된다. 도 1a는 일부 실시예들에 따른 톱니 모양의 접합 인터페이스를 갖는 포토다이오드 구조물을 포함하는 CMOS 이미지 센서(100a)의 평면도를 도시한다. 일부 실시예들에서, 이미지 감지 픽셀(101)은 기판(212) 내에 배치된 광 검출 컬럼(220)을 포함한다. 플로팅 확산 영역(228)은 광 검출 컬럼(220)과 별도로 기판(212) 내에 배치된다. 전송 게이트(222)는 플로팅 확산 영역(228)과 광 검출 컬럼(220) 사이의 기판(212) 상부에 배치된다. 광 검출 컬럼(220)과 기판(212)은 접합 인터페이스(112)에서 서로 접촉되어 있다. 접합 인터페이스(112)는 하나 이상의 리세스부(110)를 포함할 수 있다. 리세스부(110)는 전송 게이트(222) 및 플로팅 확산 영역(228)의 중심들의 연장된 선(A-A')을 따라 대칭적으로 분포될 수 있다. 리세스부(110)는 임의의 적용 가능한 형상일 수 있다. 예를 들어, 리세스부(110)는 도 1a에 도시된 바와 같이 직사각형일 수 있다. 리세스부(110)는 또한 연속적인 곡면 또는 반원형을 갖는 "손가락(finger)" 형상일 수 있다. 도 1b는 일부 추가의 실시예들에 따른 톱니 모양의 접합 인터페이스를 갖는 포토다이오드 구조물을 포함하는 CMOS 이미지 센서(100b)의 평면도를 도시한다. CMOS 이미지 센서(100b)는 일부 실시예들에 따라 행과 열로 배열된 감지 픽셀들을 갖는 픽셀 어레이를 포함한다. 예를 들어, 제1 감지 픽셀(114) 및 제2 감지 픽셀(116)은 제1 행에서 서로 인접하여 배치되고, 제3 감지 픽셀(122) 및 제4 감지 픽셀(124)은 제1 행 아래의 제2 행에 배치된다. 제1 감지 픽셀(114)과 제3 감지 픽셀(122)은 행에 수직인 제1 열을 따라 정렬되고, 제2 감지 픽셀(116)과 제4 감지 픽셀(124)은 제1 열 옆에 있는 제2 열을 따라 정렬된다. 특히, 2 × 2 이미지 감지 픽셀 어레이가 도 1b에 도시되어 있지만, 픽셀 어레이는 다양한 응용 분야들에 적합한 임의의 크기로 확장 가능하다.
"픽셀"이라는 용어는 전자기 복사선을 전기 신호로 변환하기 위한 피처들(예를 들어, 다양한 반도체 디바이스들을 포함할 수 있는 광 검출기 및 다양한 회로들)을 포함하는 단위 셀을 의미한다. 픽셀들은 포토다이오드들, 상보형 금속 산화물 반도체(CMOS) 이미지 센서들, CCD(charged coupling device) 센서들, 능동 센서들(active sensors), 수동 센서들(passive sensors), 기타의 센서들, 또는 미래에 개발된 이미지 감지 디바이스들을 포함할 수 있다. 픽셀들은 다양한 센서 유형을 갖도록 설계될 수 있다. 예를 들어, 한 그룹의 픽셀들은 CMOS 이미지 센서들일 수 있고, 다른 그룹의 픽셀들은 수동 센서들일 수 있다. 또한, 픽셀들은 컬러 이미지 센서들 및/또는 단색 이미지 센서들을 포함할 수 있다. 일 예시에서, 각각의 픽셀은 CMOS(complementary metal-oxide-semiconductor) 이미지 센서와 같은 능동 픽셀 센서이다. 도시된 실시예에서, 각 픽셀은 광(복사선)의 강도 또는 휘도를 기록하기 위해 포토게이트형 광 검출기와 같은 광 검출기를 포함할 수 있다. 각 픽셀은 또한 전송 트랜지스터, 리셋 트랜지스터, 소스 팔로워 트랜지스터, 선택 트랜지스터, 다른 적합한 트랜지스터, 또는 이들의 조합을 포함하는 다양한 트랜지스터들과 같은 각종 반도체 디바이스들을 포함할 수 있다. 추가적인 회로, 입력, 및/또는 출력은 픽셀들에 대한 동작 환경을 제공하고 픽셀들과 외부 통신들을 지원하기 위해 픽셀 어레이에 결합될 수 있다. 예를 들어, 픽셀 어레이는 판독 회로 및/또는 제어 회로와 결합될 수 있다.
일부 실시예들에서, 이미지 감지 픽셀 어레이는 기판(212) 내에 배치된다. 플로팅 확산 영역(228)은 감지 픽셀들(114, 116, 122 또는 124) 이외에 기판(212) 내에 배치된다. 일부 실시예들에서, 플로팅 확산 영역(228)은 감지 픽셀들(114, 116, 122 또는 124)의 중심 영역에 배치되고 감지 픽셀들(114, 116, 122 또는 124)에 의해 공유된다. 각각의 감지 픽셀들(114, 116, 122 또는 124)은 각각 기판(212) 상에 배치된 전송 게이트(222a, 222b, 222c 또는 222d)를 포함한다. 일부 실시예들에서, 전송 게이트(222a, 222b, 222c 또는 222d)는 삼각형 형상을 갖는다. 감지 픽셀들(114, 116, 122 또는 124)의 각각은 광 검출 컬럼(220a, 220b, 220c 또는 220d)을 각각 더 포함한다. 설명을 간단히 하기 위해, CMOS 이미지 센서(100b)는 제4 감지 픽셀(124)과 같은 예시적인 픽셀 및 전송 게이트(222d) 및 광 검출 컬럼(220d)과 같은 그것의 대응하는 구성 요소들을 사용하여 아래에서 설명될 수 있지만, 이러한 피처들은 CMOS 이미지 센서(100b)의 다른 픽셀들에 적합할 수 있다. 광 검출 컬럼(220d)과 기판(212)은 접합 인터페이스(112)에서 서로 접촉한다. 접합 인터페이스(112)는 전송 게이트(222d) 및 플로팅 확산 영역(228)의 중심들의 연장된 선(A-A')을 따라 대칭으로 분포된 제1 리세스부(110a) 및 제2 리세스부(110b)를 포함할 수 있다. 일 예시로서, 제1 리세스부(110a)는 광 검출 컬럼(220d)의 일 측면의 중앙 영역에 위치하고, 제2 리세스부(110b)는 광 검출 컬럼(220d)의 다른 인접한 측면의 중앙 영역에 위치한다. 제1 리세스부(110a)와 제2 리세스부(110b)는 서로 이격되어 있다. 제1 리세스부(110a) 및 제2 리세스부(110b)는 다양한 곡면 또는 평면을 포함할 수 있다. 예를 들어, 리세스부(110a, 110b)는 도 1b에 도시된 바와 같이 "손가락" 형상, 즉 곡면에 의해 연결된 한 쌍의 평면일 수 있다. 또한, 리세스부(110a, 110b)는 단일 연속 곡면일 수 있다. 리세스부(110a, 110b)의 평면도는 도 4에 도시된 바와 같이 반원일 수 있다. 다른 예시로서, 리세스부(110a, 110b)는 연결된 평면을 포함할 수 있고, 평면도는 도 5a에 도시된 바와 같이 복수의 삼각형일 수 있다. 리세스부(110a, 110b)의 다른 형태도 사용될 수 있으며, 리세스부(110a, 110b)의 평면도는 직사각형, 타원형 등일 수 있다. 일부 실시예에서, 광 검출 컬럼(220d)의 상면 또는 상부 표면(120s)은 오목한 다각형 형상이다. 제1 리세스부(110a)와 제2 리세스부(110b)는 서로 이격될 수 있다.
또한, 도 1b에 도시된 바와 같이, 플로팅 확산 영역(228)은 감지 픽셀(114, 116, 122 또는 124)에 의해 공유되고, 그에 따라서, 감지 픽셀들(114, 116, 122, 또는 124)은 일부 대칭 피처를 갖는다. 예를 들어, 제1 감지 픽셀(114)의 제1 광 검출 컬럼(220a) 및 제1 전송 게이트(222a)와 제3 감지 픽셀(122)의 제3 광 검출 컬럼(220c) 및 제3 전송 게이트(222c)는 제1 감지 픽셀(114) 및 제3 감지 픽셀(122)을 분리하는 분리선(B-B')을 따라 대칭이다. 제2 감지 픽셀(116)의 제2 광 검출 컬럼(220b) 및 제2 전송 게이트(222b)와 제4 감지 픽셀(124)의 제4 광 검출 컬럼(220d) 및 제4 전송 게이트(222d)는 제2 감지 픽셀(116) 및 제4 감지 픽셀(124)을 분리하는 분리선(B-B')을 따라 대칭이다. 또한, 제1 감지 픽셀(114)의 제1 광 검출 컬럼(220a) 및 제1 전송 게이트(222a)와 제2 감지 픽셀(116)의 제2 광 검출 컬럼(220b) 및 제2 전송 게이트(222b)는 제1 감지 픽셀(114) 및 제2 감지 픽셀(116)을 분리하는 분리선(C-C')을 따라 대칭이다. 제3 감지 픽셀(122)의 제3 광 검출 컬럼(220c) 및 제3 전송 게이트(222c) 및 제4 감지 픽셀(124)의 제4 광 검출 컬럼(220d) 및 제4 전송 게이트(222d)는 제3 감지 픽셀(122) 및 제4 감지 픽셀(124)을 분리하는 분리선(C-C')을 따라 대칭이다.
도 2a 및 도 2b는 일부 실시예들에 따른 도 1b의 CMOS 이미지 센서(100b)의 감지 픽셀의 사시도를 도시한다. 감지 픽셀은 일 예시로서 픽셀 어레이의 제4 감지 픽셀(124)로서 도시되어 있지만, 픽셀 어레이의 감지 픽셀 중 임의의 것일 수 있다. 기판(212)은 제1 도핑 유형을 가질 수 있고, 광 검출 컬럼(220d)은 적어도 제1 도핑 유형과 반대인 제2 도핑 유형을 갖는 도핑된 감지 층(204)을 포함할 수 있다. 제1 도핑 유형은 n-형 및 p-형 중 하나이며, 제2 도핑 유형은 n-형 및 p-형 중 다른 하나이다. 일부 실시예들에서, 광 검출 컬럼(220d)은 도핑된 감지 층(204) 상에 배치된 제1 도핑 유형을 갖는 핀 층(202) 및/또는 도핑된 감지 층(204) 바로 아래에 배치된 제2 도핑 유형을 갖는 깊은 도핑된 층(206)을 더 포함한다. 도 2a에 도시된 바와 같이, 핀 층(202), 도핑된 감지 층(204) 및/또는 깊은 도핑된 층(206)은 수직으로 정렬된 측벽 표면을 가질 수 있다. 도 2b에 도시된 바와 같이, 일부 대안적인 실시예들에서, 도핑된 감지 층(204)은 리세스부(110a 및 110b)를 갖는다. 깊은 도핑된 층(206)은 도핑된 감지 층(204)의 비리세스부와 수직으로 정렬된 측벽 표면의 일부, 및 도핑된 감지 층(204)의 리세스부와 수직으로 정렬되지 않은 측벽 표면의 다른 부분을 가질 수 있다. 핀 층(202)은 고농도로 도핑되고(예를 들어, 1018 내지 1020 cm-3 범위의 도핑 농도를 가짐), 기판(212)의 표면 상에 배치된다. 핀 층(202)은 (SiO2-Si 계면에서 생성된 전하로부터 수집된 매설 채널을 절연시킴으로써) 암전류를 감소시키는데 도움을 주지만, 종종 피닝 전압으로 지칭되는 최대 채널 전위를 제한한다. 핀 층(202)은 도핑된 감지 층(204)의 도핑 농도보다 큰 도핑 농도를 갖는다. 깊은 도핑된 층(206)은 도핑된 감지 층(204)의 도핑 농도보다 작은 도핑 농도를 갖는다.
광 검출 컬럼(220d)과 기판(212)은 접합 인터페이스(112)에서 서로 접촉한다. 광 검출 컬럼(220d) 및 기판(212)은 기판(212)에 입사하는 복사선을 전기 신호로 변환하는 포토다이오드 구조물로서 구성된다. 광 검출 컬럼(220d)은 기판(212)을 향하는 입사된 복사선(광)과 같은 복사선의 세기(휘도)를 검출한다. 입사 복사선은 가시 광선이다. 대안적으로, 복사선은 적외선(IR), 자외선(UV), X-선, 마이크로파, 다른 적절한 복사선 유형, 또는 이들의 조합이다. 리세스부(110a, 110b)는 접합 인터페이스(112)의 영역을 확대하여 CMOS 이미지 센서(100b)의 전체 웰 수용량을 증가시킨다.
도 3a는 일부 실시예들에 따른 도 1b의 CMOS 이미지 센서(100b)의 A-A'선에 따른 단면도(300a)를 도시한다. 제1 감지 픽셀(114)의 전송 게이트(222a) 및 제4 감지 픽셀(124)의 전송 게이트(222d)는 기판(212) 위에 배열되고 게이트 유전체 층(226)에 의해 기판(212)으로부터 분리된다. 게이트 유전체 층(226)은 실리콘 산화물, 고유전율 유전체 재료, 다른 유전체 재료, 또는 이들의 조합물과 같은 유전체 재료를 포함한다. 고유전율 유전체 재료의 예시들로는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 고유전율 유전체 재료, 또는 이들의 조합물을 포함할 수 있다. 전송 게이트(222a, 222d)는 폴리실리콘 및/또는 Al, Cu, Ti, Ta, W, Mo, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 다른 도전성 재료, 또는 이들의 조합물을 포함할 수 있다. 전송 게이트(222a, 222d)는 게이트 스택의 측벽 상에 배치된 측벽 스페이서(224)를 포함할 수 있다. 하나 이상의 실시예들에 따르면, 측벽 스페이서(224)는 다층 구조물에서 실리콘 질화물, 실리콘 산질화물, 다른 적절한 재료, 또는 이들의 조합물일 수 있다.
광 검출 컬럼(220a, 220d)은 기판(212) 내에 배열된다. 감지 픽셀들(114, 124)은 전송 게이트들(222a, 222d) 사이 및 기판(212) 내에 배치된 플로팅 확산 영역(228)을 공유한다. 전송 게이트(222a, 222d)는 플로팅 확산 영역(228)과 광 검출 컬럼들(220a, 220d)을 사이에 두고 플로팅 확산 영역(228)과 광 검출 컬럼들(220a, 220d) 사이에 전달 트랜지스터와 관련된 채널이 형성되도록 한다. CMOS 이미지 센서(100b)는 리셋 트랜지스터, 소스 팔로워 트랜지스터, 및 선택 트랜지스터(도시되지 않음), 다른 적합한 트랜지스터들, 또는 이들의 조합물과 같은 다른 트랜지스터들을 추가로 포함할 수 있다. 광 검출 컬럼(220a, 220d) 및 다양한 트랜지스터들(집합적으로 픽셀 회로로서 언급될 수 있음)은 감지 픽셀들(114, 124)이 특정 광 파장의 세기를 검출하게 한다. 감지 픽셀들(114, 124)에 동작 환경을 제공하고 및/또는 감지 픽셀(114, 124)과의 통신을 지원하기 위해 추가적인 회로, 입력, 및/또는 출력들이 감지 픽셀들(114, 124)에 제공될 수 있다.
컬러 필터 어레이는 감지 픽셀(114, 124)에 대응하는 컬러 필터(104, 106)를 포함하는 기판(212) 위에 배치된다. 일부 실시예에서, 도 1b에 도시된 컬러 필터들(102, 104, 106)은 상이한 스펙트럼의 복사선을 필터링한다. 예를 들어, RGB 이미지 센서의 경우, 제1 컬러 필터(102)는 다른 컬러들을 차단하면서 청색광을 투과시키도록 구성될 수 있고, 제2 컬러 필터(104)는 적색광을 투과하도록 구성될 수 있으며, 제3 컬러 필터(106)는 녹색광을 투과하도록 구성될 수 있다. 컬러 필터들(104, 106)은 대응하는 광 검출 컬럼들(220a, 220d)의 상부에 놓이는 기판(212) 위에 배치된다. 복합 그리드(208)는 절연 목적으로 컬러 필터 어레이(예를 들어, 컬러 필터들(104, 106))의 컬러 필터들 사이에 배치된다. 일부 실시예에서, 복합 그리드(208)는 유전체 광 가이드 구조물(208a) 내에 배치된 금속 그리드 구조물(208b)을 포함한다. 일부 실시예들에서, 유전체 광 가이드 구조물(208a)은 하나 이상의 유전체 구조물, 예를 들어 실리콘 질화물 그리드, 실리콘 산 질화물 그리드, 또는 실리콘 이산화물 그리드를 포함할 수 있다. 일부 실시예들에서, 반사 방지층(210)은 입사광의 투과율을 향상시키도록 구성된 컬러 필터 어레이와 포토다이오드 어레이 사이에 배치될 수 있다.
일부 실시예들에서, 상호 접속 구조물(214)은 컬러 필터 어레이에 대향하는 기판(212) 아래에 배치된다. 상호 접속 구조물(214)은 하나 이상의 유전체 층(218) 내에 배치된 복수의 금속선들(216)(예를 들어, 구리 와이어들 및/또는 비아들)을 포함한다. 일부 실시예들에서, 전송 게이트들(222a, 222d) 및 소스 팔로워 트랜지스터들 또는 리셋 스위치 트랜지스터들과 같은 일부 처리 디바이스들은 기판(212) 및 유전체 층들(218) 내에 배치될 수 있다. 비록 도 3a에는 배면 조사 구조물(back illumination structure, BIS)이 도시되어 있지만, 전면 조사 구조물(front illumination structure, FIS)이 또한 적용될 수 있다는 것을 알 수 있다. FIS CMOS 이미지 센서의 일 예시는 일부 실시예들에 따른 도 3b의 단면도(300b)에 의해 도시된다.
도 4는 일부 추가 실시예들에 따라 톱니 모양의 접합 인터페이스를 갖는 포토다이오드 구조물을 포함하는 CMOS 이미지 센서(400)의 평면도를 도시한다. CMOS 이미지 센서(400)의 일부 피처들은 본 발명의 다른 도면들과 관련하여 설명된 것과 동일하거나 유사하며, 간략화를 위해 여기서는 반복하지 않는다. 이들 피쳐들은 여기에서 나머지 도면들과 동일하거나 상이한 참조 번호를 사용할 수 있다. 감지 픽셀들(114, 116, 122 또는 124) 이외의 기판(212) 내에 배치된 제1 플로팅 확산 영역(228a) 및 제2 플로팅 확산 영역(228b)은 도 4에 도시된다. 일부 실시예들에서, 제1 플로팅 확산 영역(228a)은 제1 감지 픽셀(114)과 제3 감지 픽셀(122) 사이에 배치되어 공유되며; 제2 플로팅 확산 영역(228b)은 제2 감지 픽셀(116)과 제4 감지 픽셀(124) 사이에 배치되어 공유된다. 도 1b와 비교하여, 분리선 B-B'를 따라 제1 감지 픽셀(114) 및 제3 감지 픽셀(122)의 대칭 특징과 제2 감지 픽셀(116) 및 제4 감지 픽셀(124)의 대칭 특성은 도 4에도 적용된다. 그러나, 분리선 C-C'을 따라 제1 감지 픽셀(114) 및 제2 감지 픽셀(116), 제3 감지 픽셀(122) 및 제4 감지 픽셀(124)의 대칭 특성은 도 4에 적용되지 않는다.
도 5a는 일부 추가의 실시예들에 따라 톱니 모양의 접합 인터페이스를 갖는 포토다이오드 구조물을 포함하는 CMOS 이미지 센서(500a)의 평면도를 도시한다. 광 검출 컬럼(220a-220d)의 리세스부(110a, 110b)는 연결된 평면(502a, 502b)을 포함할 수 있다. 평면도는 도 5a에 도시된 바와 같이 복수의 삼각형일 수 있다. 광 검출 컬럼(220a-220d)은 원, 삼각형, 타원, 또는 리세스를 갖는 핑거 형상과 같은 다른 형상들일 수 있다. 도 5b는 일부 추가의 실시예들에 따른 핑거 형상을 갖는 광 검출 컬럼(220a-220d)의 예시를 도시한다. 광 검출 컬럼(220a-220d)의 리세스부(110a, 110b)는 광 검출 컬럼(220a-220d)의 다른 위치에 배치될 수 있다. 도 5c는 일부 추가적인 실시예들에 따라 대응하는 전송 게이트(222a-222d)와 플로팅 확산 영역(228)을 연결하는 연장된 라인 A-A'에 배치된 리세스부(110)를 각각 갖는 광 검출 컬럼(220a-220d)의 예시를 도시한다.
도 6 내지 도 12는 톱니 모양의 접합 인터페이스를 갖는 포토다이오드 구조물을 포함하는 CMOS 이미지 센서를 형성하는 방법을 도시하는 단면도(예를 들어, 도 1b의 라인 A-A'를 따라 절취됨)의 일부 실시예들을 도시한다.
도 6의 단면도(600)에 도시된 바와 같이, 제1 전송 게이트(222a) 및 제4 전송 게이트(222d)는 기판(212) 위에 형성되고 게이트 유전체(226)에 의해 기판(212)으로부터 분리된다. 전송 게이트(222a, 222d) 및 게이트 유전체(226)는 기판(212) 위에 게이트 유전체 막 및 게이트 전극 막을 증착한 다음 패터닝 프로세스에 의해 형성될 수 있다. 측벽 스페이서(224)는 전송 게이트들(222a, 222d) 및 게이트 유전체(226)의 외부 측벽들 상에 형성될 수 있다. 일부 실시예들에서, 측벽 스페이서(224)는 전송 게이트(222a, 222d) 및 게이트 유전체(226)의 측벽들을 따라 측면부를 제거하고 수직 부분을 남기도록 등각의 질화물 층을 기판(212) 상에 증착하고 등각의 질화물 층을 선택적으로 에칭함으로써 형성될 수 있다.
하나 이상의 절연 구조물들은, 실리콘의 국부 산화(local oxidation of silicon, LOCOS) 및/또는 얕은 트렌치 절연(shallow trench isolation, STI)과 같은, 기판(212) 상에 또는 기판(212) 내에 형성된 다양한 영역들 및/또는 디바이스들을 분리(또는 절연)시키기 위해 전송 게이트들(222a, 222d)의 형성 이전 또는 형성 이후에 형성될 수 있다. 예를 들어, 얕은 트렌치를 형성한 다음, 그 얕은 트렌치들 내에 유전체(예를 들어, 산화물)를 형성하기 위해 기판(212)을 선택적으로 에칭함으로써 기판(212)의 전면 내에는 절연 피처(302)가 형성될 수 있다. 절연 피처(302)는 인접한 감지 픽셀들(114, 124)을 절연시킨다.
제1 전송 게이트(222a)와 제4 전송 게이트(222d) 사이에는 플로팅 확산 영역(228)이 형성된다. 플로팅 확산 영역(228)은 주입 프로세스에 의해 형성될 수 있다. 일부 실시예들에서, 기판(212)은 포토레지스트를 포함하는 패터닝된 마스킹 층(도시되지 않음)에 따라 또는 절연 피처(302) 및/또는 전송 게이트들(222a, 222d)과 같은 기판(212) 상에 형성된 다른 피처들에 따라 선택적으로 주입될 수 있다. 다양한 실시예들에서, 기판(212)은 반도체 웨이퍼 또는 웨이퍼 상의 하나 이상의 다이 뿐만 아니라 그 위에 형성되고 및/또는 다른 방식으로 관련된 임의의 다른 유형의 반도체 및/또는 에피택셜 층과 같은 임의의 유형의 반도체 바디(예를 들어, 실리콘/CMOS 벌크, SiGe, SOI 등)를 포함할 수 있다. 기판(212)은 제1 도핑 유형(예를 들어, 붕소와 같은 p-유형)으로 형성될 포토다이오드의 제1 영역을 포함하여 준비될 수 있다. 제1 도핑 유형으로 형성될 포토다이오드의 제1 영역을 형성하기 위해 블랭킷 주입 또는 그레이딩 에피택셜 성장 프로세스가 수행될 수 있다. 이어서 도펀트 화학 종이 플로팅 확산 영역(228)을 형성하도록 기판(212)에 주입된다. 일부 실시예들에서, 도펀트 종은 기판(212)에 주입되는 제2 도핑 유형(예컨대, 인과 같은 n-형 도펀트)을 포함할 수 있다. 다른 실시예에서, 도펀트 종은 제1 도핑 유형을 포함할 수 있다.
도 7의 단면도(700)에 도시된 바와 같이, 광 검출 컬럼(220a, 220d)을 포함하는 도핑 영역을 형성하기 위해 도펀트 종들이 기판(212) 내에 주입된다. 광 검출 컬럼(220)은 도 1a 내지 도 5c에 도시된 바와 같이, 면/라인에 대해 안쪽으로 리세스되도록 형성된다. 일부 실시예들에서, 광 검출 컬럼(220a, 220d)은 패터닝된 마스킹 층(702)에 따라 기판(212)을 선택적으로 주입함으로써 형성될 수 있다. 패터닝된 마스킹 층(702) 및 형성된 광 검출 컬럼(220a, 220d)의 평면도는 전송 게이트(222a, 222d) 및 플로팅 확산 영역(228)과 함께 도 8에 도시된다. 패터닝된 마스킹 층(702)은 광 검출 컬럼(220a, 220d)에 대응하는 개구부를 갖도록 형성될 수 있다. 패터닝된 마스킹 층(702)은 이후에 제거된다.
일부 실시예들에서, 도펀트 종들은 기판(212)으로 연장되는 깊은 도핑 웰을 형성하기 위한 블랭킷 주입(즉, 마스킹되지 않은 주입)으로서 주입되어, 깊은 도핑 웰보다 얕은 기판(212)의 깊이로 연장되는 복수의 열을 갖는 광 검출 컬럼(220a, 220d)을 형성하기 위한 선택적 주입(즉, 마스크된 주입)이 이루어질 수 있다. 깊은 도핑 웰은 복수의 열보다 작은 도핑 농도를 가질 수 있다. 일부 실시예들에서, 제2 도핑 유형을 갖는 깊은 도핑된 층(도 2a 및 도 2b의 206)은 기판(212)의 깊이로 형성된다. 제2 도핑 유형을 갖는 도핑된 감지층(도 2a 및 도 2b의 204)은 깊은 도핑된 층상에 직접 형성된다. 제1 도핑 유형을 갖는 핀 층(도 2a 및 도 2b의 202)은 도핑된 감지층 상에 직접 형성된다. 깊은 도핑된 층, 도핑된 감지층, 및 핀 층은 면/라인에 대해 내측으로 수직으로 정렬되고 리세스된 측벽 표면을 가질 수 있다.
도 9의 단면도 900에 도시된 바와 같이, 상호 접속 구조물(214)은 전송 게이트들(222a, 222d) 위에 형성된다. 상호 접속 구조물(214)은 하나 이상의 유전체 층(218) 내에 배치된 복수의 금속선들(216)(예를 들어, 구리 와이어들 및/또는 비아들)을 구비하여 형성된다.
도 10의 단면도(1000)에 도시된 바와 같이, 공작물은 박막화 프로세스에 의해 기판(212)의 후면으로부터 뒤집어지고(flipped Over) 박막화 된다(thinned down). 기판(212)은 화학 기계적 폴리싱 프로세스 및/또는 다른 에칭 프로세스에 의해 박막화될 수 있다. 일부 실시예들에서, 광 검출 컬럼(220a, 220d)은 박막화 프로세스 이후에 기판(212)의 후면 측으로부터 노출된다.
도 11의 단면도(1100)에 도시된 바와 같이, 컬러 필터들(예를 들어, 102a, 102b, 104a, 104b)은 대응하는 광 검출 컬럼(220a, 220d)의 상부에 놓이도록 형성된다. 일부 실시예들에서, 버퍼층 및/또는 반사 방지층(210)이 기판(212) 위에 형성된다. 금속 그리드 구조물(208b)은 컬러 필터들 사이의 반사 방지층(210) 위에 배치된다. 유전체 광 가이드 구조물(208a)은 금속 그리드 구조물(208b) 위에 형성된다. 일부 실시예들에서, 반사 방지층(210), 금속 그리드 구조물(208b), 및 유전체 광 가이드 구조물(208a)은 증착 프로세스들(예를 들어, 화학 기상 증착(CVD), 물리적 기상 증착(PVD)), 스퍼터링, 또는 코팅 프로세스들 중 하나 이상을 사용하여 처음으로 형성될 수 있다. 그 다음, 유전체 가이드 구조물(208a) 및 금속 그리드 구조물(208b)을 패터닝하여 컬러 필터용 개구를 형성하기 위해 일련의 에칭 프로세스가 수행된다.
다음에, 개구부 내에 컬러 필터들(104, 106)이 형성된다. 컬러 필터들(104, 106)은 적색, 녹색, 및 청색과 같은 컬러들이 할당되고, 그 할당된 컬러들을 전송하면서 다른 컬러들을 차단하도록 구성된다. 컬러 필터들(104, 106)을 형성하는 프로세스는 각각의 컬러 할당들에 대해 컬러 필터층을 형성하고 컬러 필터층을 패터닝하는 단계를 포함할 수 있다. 칼라 필터층은 할당된 개구부를 채우고 유전체 광 가이드 구조물(208a)을 덮도록 형성될 수 있다. 그 다음, 컬러 필터층은 유전체 광 가이드 구조물(208a)의 대략 균일한 상부 표면으로 평탄화 및/또는 에칭될 수 있다. 도면들에 도시되지는 않았지만, 일부 실시예들에서, 제2 버퍼층 또는 접착제층은 컬러 필터들 위에 형성될 수 있고, 마이크로 렌즈들은 제2 버퍼층 위에 형성될 수 있다. 제2 버퍼층은 예를 들어 증착, 원자층 증착(ALD), 스핀 코팅(spin coating) 등 중 하나 이상에 의해 형성될 수 있다. 마이크로 렌즈들은 예를 들어 제2 버퍼층과 동일한 재료로 형성될 수 있고/있거나 기상 증착, ALD, 스핀 코팅 등의 하나 이상의 방법을 사용하여 형성될 수 있다. 마이크로 렌즈층을 형성한 후에, 마이크로 렌즈층을 패터닝하여 대응하는 마이크로 렌즈들의 풋프린트를 정의한다. 예를 들어, 마이크로 렌즈층의 선택 영역을 마스킹하는 포토레지스트 층은 마이크로 렌즈층 위에 형성되고, 마이크로 렌즈층의 에칭 동안 마스크로서 사용되고, 이어서 제거될 수 있다. 마이크로 렌즈층이 패터닝된 상태에서, 하나 이상의 리플로우 및/또는 가열 프로세스들이 패터닝된 마이크로 렌즈층의 모서리를 둥글게하기 위해 패터닝된 마이크로 렌즈층 상에서 수행될 수 있다.
도 12는 톱니 모양의 접합 인터페이스를 갖는 포토다이오드 구조물을 포함하는 CMOS 이미지 센서를 형성하는 방법(1200)의 일부 실시예들의 흐름도를 도시한다.
개시된 방법(1200)은 본 명세서에서 일련의 동작들 또는 이벤트들로서 예시되고 설명되었지만, 그러한 동작들 또는 이벤트들의 예시된 순서는 제한적인 의미로 해석되는 것이 아님을 이해할 수 있을 것이다. 예를 들어, 일부 동작들은 본 명세서에 예시 및/또는 설명된 것과 별개로 다른 동작들 또는 이벤트들과 상이한 순서 및/또는 동시에 발생할 수 있다. 또한, 도시된 모든 동작들이 본 명세서의 설명의 하나 이상의 양태들 또는 실시예들을 구현하도록 요구될 수 있는 것은 아니다. 또한, 본 명세서에 기술된 하나 이상의 동작들은 하나 이상의 개별 동작들 및/또는 단계들에서 수행될 수 있다
단계 1202에서, 기판의 전면 내에 플로팅 확산 영역 및 전송 게이트가 형성된다. 도 6은 동작 1202에 대응하는 일부 실시예들에 대응하는 단면도를 도시한다.
단계 1204에서, 기판의 전면 내에 광 검출 컬럼이 형성된다. 일부 실시예들에서, 광 검출 컬럼의 적어도 일부분은 도펀트 종을 기판의 전면 측에 주입함으로써 형성될 수 있다. 광 검출 컬럼은 블랭킷 주입(blanket implantation) 다음에 기판 내부로 연장되는 복수의 열을 형성하기 위해 선택적 주입을 통해 주입할 수 있다. 도 7은 동작 1204에 대응하는 일부 실시예들에 대응하는 단면도를 도시한다.
단계 1206에서, 기판의 전면 상의 전송 게이트 상에 BEOL 금속화 스택이 형성된다. 도 9는 동작 1206에 대응하는 일부 실시예들에 대응하는 단면도를 도시한다.
단계 1208에서, 기판은 추후 처리를 위해 플립된다. 기판의 후면이 박형화되고 광 검출 컬럼이 노출될 수 있다. 도 10은 동작 1208에 대응하는 일부 실시예들에 대응하는 단면도를 도시한다.
단계 1210에서, 반도체 기판의 후면 상에 컬러 필터들이 형성된다. 도 11은 동작 1210에 대응하는 일부 실시예들에 대응하는 단면도를 도시한다.
따라서, 본 발명은 톱니 모양의 접합 인터페이스를 갖는 포토다이오드 구조물 및 관련된 형성 방법을 포함하는 CMOS 이미지 센서에 관한 것이다. 일부 실시예들에서, CMOS 이미지 센서는 제1 도핑 유형을 갖는 기판과, 기판의 전면 측에 배치되고 게이트 유전체에 의해 기판으로부터 분리된 전송 게이트를 포함한다. CMOS 이미지 센서는 기판 내의 전송 게이트의 일 측면에 배치된 제2 도핑 유형을 갖는 플로팅 확산 영역과, 기판 내의 상기 플로팅 확산 영역에 대향하는 전송 게이트의 다른 측면에 배치된 광 검출 컬럼을 더 포함한다. 광 검출 컬럼은 제2 도핑 유형을 갖는 도핑된 감지층을 포함한다. 광 검출 컬럼과 기판은 접합 인터페이스에서 서로 접촉하고, 기판에 입사하는 복사선을 전기 신호로 변환하는 포토다이오드 구조물로서 구성된다. 접합 인터페이스는 하나 이상의 리세스부를 포함한다.
일부 다른 실시예들에서, 본 발명은 CMOS 이미지 센서에 관한 것이다. CMOS 이미지 센서는 제1 도핑 유형을 갖는 기판과 복수의 픽셀들을 포함하는 픽셀 어레이를 포함한다. 픽셀들의 각각은 기판 위에 배치된 전송 게이트와 제2 도핑 유형을 갖는 플로팅 확산 영역에 대향하는 전송 게이트의 일 측면에서 기판 내에 배치된 제2 도핑 유형을 갖는 광 검출 컬럼을 포함한다. 광 검출 컬럼과 기판은 접합 인터페이스에서 서로 접촉하고, 기판에 입사하는 복사선을 전기 신호로 변환하는 포토다이오드 구조물로서 구성된다. 접합 인터페이스는 전송 게이트 및 플로팅 확산 영역의 중심들의 연장된 선을 따라 대칭적으로 분포된 리세스부를 포함한다.
또 다른 실시예들에서, 본 발명은 이미지 센서를 형성하는 방법에 관한 것이다. 이 방법은 제1 도핑 유형을 갖는 기판을 준비하는 단계와 기판 위에 전송 게이트를 형성하는 단계를 포함한다. 본 방법은 기판 내에 플로팅 확산 영역을 형성하는 단계와 기판 상에 마스킹 층을 형성하는 단계를 더 포함하며, 마스킹 층은 전송 게이트 및 플로팅 확산 영역의 중심들의 연장된 선을 따라 대칭적으로 분포된 리세스부를 포함하는 원주를 갖는다. 본 방법은 마스킹 층을 제위치에 두고 플로팅 확산 영역에 대향하는 전송 게이트의 일 측면에서 기판 내에 광 검출 컬럼을 형성하기 위해 복수의 주입 프로세스를 수행하는 단계를 더 포함한다. 광 검출 컬럼과 기판은 접합 인터페이스에서 서로 접촉하고, 기판에 입사하는 복사선을 전기 신호로 변환하는 포토다이오드 구조물로서 구성된다.
전술한 내용은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 개략적으로 설명한다. 당업자는 본 명세서에서 소개된 실시예들의 동일한 목적들을 수행하고 및/또는 동일한 이점들을 달성하기 위한 다른 프로세스들 및 구조물들을 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 수 있을 것이다. 또한, 당업자는 이러한 균등한 구성들이 본 개시의 사상 및 범위를 벗어나지 않고, 본 개시의 사상 및 범위를 벗어나지 않으면서 다양한 변경, 대체 및 변형을 가할 수 있음을 알아야 한다.
실시예들
실시예 1. CMOS 이미지 센서에 있어서,
제1 도핑 유형을 갖는 기판;
상기 기판의 전면에 배치되고 게이트 유전체에 의해 상기 기판으로부터 분리되는 전송 게이트;
상기 기판 내의 상기 전송 게이트의 일 측면에 배치된 제2 도핑 유형을 갖는 플로팅 확산 영역; 및
상기 기판 내의 상기 플로팅 확산 영역에 대향하는 상기 전송 게이트의 다른 측면에 배치되고, 상기 제2 도핑 유형을 갖는 도핑된 감지층을 포함하는 광 검출 컬럼(photo detecting column)
을 포함하고,
상기 광 검출 컬럼 및 상기 기판은 접합 인터페이스에서 서로 접촉하고, 상기 기판에 입사하는 복사선을 전기 신호로 변환하는 포토다이오드 구조물로서 구성되며,
상기 접합 인터페이스는 하나 이상의 리세스부들을 포함하는 것인, CMOS 이미지 센서.
실시예 2. 실시예 1에 있어서,
상기 접합 인터페이스는, 상기 전송 게이트 및 상기 플로팅 확산 영역의 중심들의 연장된 선을 따라 대칭적으로 분포되는 제1 리세스부 및 제2 리세스부를 포함하는 것인, CMOS 이미지 센서.
실시예 3. 실시예 2에 있어서,
상기 제1 리세스부 및 상기 제2 리세스부는 서로 이격되어 있는 것인, CMOS 이미지 센서.
실시예 4. 실시예 1에 있어서,
상기 광 검출 컬럼의 상부면은 오목한 다각형 형상을 갖는 것인, CMOS 이미지 센서.
실시예 5. 실시예 1에 있어서,
상기 광 검출 컬럼은,
상기 도핑된 감지층 상에 배치된 상기 제1 도핑 유형을 갖는 핀 층(pinning layer); 및
상기 도핑된 감지층 바로 아래에 배치된 상기 제2 도핑 유형을 갖는 깊은 도핑된 층(deep doped layer)
을 더 포함하고,
상기 깊은 도핑된 층은 상기 도핑된 감지층의 도핑 농도보다 작은 도핑 농도를 갖는 것인, CMOS 이미지 센서.
실시예 6. 실시예 5에 있어서,
상기 깊은 도핑된 층은 상기 도핑된 감지층의 두께보다 약 2배 큰 두께를 갖는 것인, CMOS 이미지 센서.
실시예 7. 실시예 5에 있어서,
상기 깊은 도핑된 층은 상기 도핑된 감지층의 측벽과 수직으로 정렬된 측벽 표면을 갖는 것인, CMOS 이미지 센서.
실시예 8. 실시예 1에 있어서,
상기 기판의 전면에서 상기 기판 내의 위치까지 인접한 픽셀 영역들 사이에 배치되고, 상기 광 검출 컬럼을 둘러싸는 얕은 트렌치 절연(shallow trench isolation; STI) 구조물을 더 포함하는, CMOS 이미지 센서.
실시예 9. 실시예 1에 있어서,
상기 기판의 전면 상에 배열되고, 하나 이상의 레벨 간 유전체 층 내에 배열된 복수의 금속 상호 접속층들을 포함하는 BEOL(back-end-of-the-line) 금속화 스택을 더 포함하는, CMOS 이미지 센서.
실시예 10. 실시예 1에 있어서,
상기 전면에 대향하는 상기 기판의 후면 상에 배치되고, 그리드 구조물 내에 배열되며 상기 광 검출 컬럼의 위에 놓이는 컬러 필터를 더 포함하는, CMOS 이미지 센서.
실시예 11. CMOS 이미지 센서에 있어서,
제1 도핑 유형을 갖는 기판; 및
복수의 픽셀들을 포함하는 픽셀 어레이
를 포함하고,
상기 픽셀들의 각각은, 상기 기판의 전면 상에 배치된 전송 게이트 및 제2 도핑 유형을 갖는 플로팅 확산 영역에 대향하는 상기 전송 게이트의 일 측면에서 상기 기판의 내부에 배치된 상기 제2 도핑 유형을 갖는 광 검출 컬럼을 포함하고,
상기 광 검출 컬럼 및 상기 기판은 접합 인터페이스에서 서로 접촉하고, 상기 기판에 입사하는 복사선을 전기 신호로 변환하는 포토다이오드 구조물로서 구성되며,
상기 접합 인터페이스는, 상기 전송 게이트 및 상기 플로팅 확산 영역의 중심들의 연장된 선을 따라 대칭적으로 분포된 리세스부들을 포함하는 것인, CMOS 이미지 센서.
실시예 12. 실시예 11에 있어서,
상기 픽셀 어레이는, 제1 행에 배열된 제1 감지 픽셀 및 제2 감지 픽셀과 제2 행에 배열된 제3 감지 픽셀 및 제4 감지 픽셀을 포함하는 2 × 2 어레이로서 행 및 열로 배열된 4개의 픽셀들을 포함하고,
상기 제1 감지 픽셀의 제1 광 검출 컬럼 및 제1 전송 게이트와 상기 제3 감지 픽셀의 제3 광 검출 컬럼 및 제3 전송 게이트는 상기 제1 감지 픽셀과 상기 제3 감지 픽셀을 분리하는 분리선을 따라 대칭이며,
상기 제2 감지 픽셀의 제2 광 검출 컬럼 및 제2 전송 게이트와 상기 제4 감지 픽셀의 제4 광 검출 컬럼 및 제4 전송 게이트는 상기 제2 감지 픽셀 및 상기 제4 감지 픽셀을 분리하는 분리선을 따라 대칭인 것인, CMOS 이미지 센서.
실시예 13. 실시예12에 있어서,
상기 제1, 제2, 제3 및 제4 플로팅 확산 영역은 동일한 플로팅 확산 영역을 공유하는 것인, CMOS 이미지 센서.
실시예 14. 실시예 13에 있어서,
상기 제1 감지 픽셀의 제1 광 검출 컬럼 및 제1 전송 게이트와 상기 제2 감지 픽셀의 제2 광 검출 컬럼 및 제2 전송 게이트는 상기 제1 감지 픽셀과 상기 제2 감지 픽셀을 분리하는 분리선을 따라 대칭이며,
상기 제3 감지 픽셀의 제3 광 검출 컬럼 및 제3 전송 게이트와 상기 제4 감지 픽셀의 제4 광 검출 컬럼 및 제4 전송 게이트는 상기 제3 감지 픽셀 및 상기 제4 감지 픽셀을 분리하는 분리선을 따라 대칭인 것인, CMOS 이미지 센서.
실시예 15. 실시예 12에 있어서,
상기 제1 감지 픽셀 및 상기 제3 감지 픽셀은 제1 플로팅 확산 영역을 공유하고, 상기 제2 감지 픽셀 및 상기 제4 감지 픽셀은 제2 플로팅 확산 영역을 공유하는 것인, CMOS 이미지 센서.
실시예 16. 실시예 11에 있어서,
상기 전송 게이트는 삼각형 형상을 갖는 것인, CMOS 이미지 센서.
실시예 17. 실시예 11에 있어서,
상기 광 검출 컬럼의 상부면은 오목한 다각형 형상을 갖는 것인, CMOS 이미지 센서.
실시예 18. 실시예 11에 있어서,
상기 기판의 전면 상에 배열되고 하나 이상의 레벨 간 유전체 층 내에 배열된 복수의 금속 상호 접속층들을 포함하는 BEOL(back-end-of-the-line) 금속화 스택; 및
상기 전면과 대향하는 상기 기판의 후면 상에 배치되고 그리드 구조물 내에 배열되며 상기 광 검출 컬럼의 위에 놓이는 컬러 필터
를 더 포함하는, CMOS 이미지 센서.
실시예 19. 이미지 센서를 형성하는 방법에 있어서,
제1 도핑 유형을 갖는 기판을 준비하는 단계;
상기 기판 위에 전송 게이트를 형성하는 단계;
상기 기판 내에 플로팅 확산 영역을 형성하는 단계;
상기 기판 위에, 상기 전송 게이트 및 상기 플로팅 확산 영역의 중심들의 연장된 선을 따라 대칭적으로 분포된 리세스부를 포함하는 원주를 갖는 마스킹 층을 형성하는 단계; 및
상기 마스킹 층이 제위치에 있는 상태에서, 상기 플로팅 확산 영역에 대향하는 상기 전송 게이트의 일 측면에서 상기 기판 내에 광 검출 컬럼을 형성하기 위해 복수의 주입 프로세스들을 수행하는 단계
를 포함하고,
상기 광 검출 컬럼 및 상기 기판은 접합 인터페이스에서 서로 접촉하고, 상기 기판에 입사하는 복사선을 전기 신호로 변환하는 포토다이오드 구조물로서 구성되는 것인, 이미지 센서를 형성하는 방법.
실시예 20. 실시예 19에 있어서,
상기 기판의 전면 상에 BEOL(back-end-of-the-line) 금속화 스택을 형성하는 단계를 더 포함하고,
상기 BEOL 금속화 스택은 하나 이상의 레벨 간 유전체 층 내에 배열된 복수의 금속 상호 접속층들을 포함하는 것인, 이미지 센서를 형성하는 방법.

Claims (10)

  1. CMOS 이미지 센서에 있어서,
    제1 도핑 유형을 갖는 기판;
    상기 기판의 전면에 배치되고 게이트 유전체에 의해 상기 기판으로부터 분리되는 전송 게이트;
    상기 기판 내의 상기 전송 게이트의 일 측면에 배치된 제2 도핑 유형을 갖는 플로팅 확산 영역; 및
    상기 기판 내의 상기 플로팅 확산 영역에 대향하는 상기 전송 게이트의 다른 측면에 배치되고, 상기 제2 도핑 유형을 갖는 도핑된 감지층을 포함하는 광 검출 컬럼(photo detecting column)
    을 포함하고,
    상기 광 검출 컬럼 및 상기 기판은 접합 인터페이스에서 서로 접촉하고, 상기 기판에 입사하는 복사선을 전기 신호로 변환하는 포토다이오드 구조물로서 구성되며,
    상기 접합 인터페이스는 하나 이상의 리세스부들을 포함하는 것인, CMOS 이미지 센서.
  2. 제1항에 있어서,
    상기 접합 인터페이스는, 상기 전송 게이트 및 상기 플로팅 확산 영역의 중심들의 연장된 선을 따라 대칭적으로 분포되는 제1 리세스부 및 제2 리세스부를 포함하는 것인, CMOS 이미지 센서.
  3. 제1항에 있어서,
    상기 광 검출 컬럼의 상부면은 오목한 다각형 형상을 갖는 것인, CMOS 이미지 센서.
  4. 제1항에 있어서,
    상기 광 검출 컬럼은,
    상기 도핑된 감지층 상에 배치된 상기 제1 도핑 유형을 갖는 핀 층(pinning layer); 및
    상기 도핑된 감지층 바로 아래에 배치된 상기 제2 도핑 유형을 갖는 깊은 도핑된 층(deep doped layer)
    을 더 포함하고,
    상기 깊은 도핑된 층은 상기 도핑된 감지층의 도핑 농도보다 작은 도핑 농도를 갖는 것인, CMOS 이미지 센서.
  5. 제4항에 있어서,
    상기 깊은 도핑된 층은 상기 도핑된 감지층의 두께보다 2배 큰 두께를 갖는 것인, CMOS 이미지 센서.
  6. 제4항에 있어서,
    상기 깊은 도핑된 층은 상기 도핑된 감지층의 측벽과 수직으로 정렬된 측벽 표면을 갖는 것인, CMOS 이미지 센서.
  7. 제1항에 있어서,
    상기 기판의 전면 상에 배열되고, 하나 이상의 레벨 간 유전체 층 내에 배열된 복수의 금속 상호 접속층들을 포함하는 BEOL(back-end-of-the-line) 금속화 스택을 더 포함하는, CMOS 이미지 센서.
  8. 제1항에 있어서,
    상기 전면에 대향하는 상기 기판의 후면 상에 배치되고, 그리드 구조물 내에 배열되며 상기 광 검출 컬럼의 위에 놓이는 컬러 필터를 더 포함하는, CMOS 이미지 센서.
  9. CMOS 이미지 센서에 있어서,
    제1 도핑 유형을 갖는 기판; 및
    복수의 픽셀들을 포함하는 픽셀 어레이
    를 포함하고,
    상기 픽셀들의 각각은, 상기 기판의 전면 상에 배치된 전송 게이트 및 제2 도핑 유형을 갖는 플로팅 확산 영역에 대향하는 상기 전송 게이트의 일 측면에서 상기 기판의 내부에 배치된 상기 제2 도핑 유형을 갖는 광 검출 컬럼을 포함하고,
    상기 광 검출 컬럼 및 상기 기판은 접합 인터페이스에서 서로 접촉하고, 상기 기판에 입사하는 복사선을 전기 신호로 변환하는 포토다이오드 구조물로서 구성되며,
    상기 접합 인터페이스는, 상기 전송 게이트 및 상기 플로팅 확산 영역의 중심들의 연장된 선을 따라 대칭적으로 분포된 리세스부들을 포함하는 것인, CMOS 이미지 센서.
  10. 이미지 센서를 형성하는 방법에 있어서,
    제1 도핑 유형을 갖는 기판을 준비하는 단계;
    상기 기판 위에 전송 게이트를 형성하는 단계;
    상기 기판 내에 플로팅 확산 영역을 형성하는 단계;
    상기 기판 위에, 상기 전송 게이트 및 상기 플로팅 확산 영역의 중심들의 연장된 선을 따라 대칭적으로 분포된 리세스부를 포함하는 원주를 갖는 마스킹 층을 형성하는 단계; 및
    상기 마스킹 층이 제위치에 있는 상태에서, 상기 플로팅 확산 영역에 대향하는 상기 전송 게이트의 일 측면에서 상기 기판 내에 광 검출 컬럼을 형성하기 위해 복수의 주입 프로세스들을 수행하는 단계
    를 포함하고,
    상기 광 검출 컬럼 및 상기 기판은 접합 인터페이스에서 서로 접촉하고, 상기 기판에 입사하는 복사선을 전기 신호로 변환하는 포토다이오드 구조물로서 구성되는 것인, 이미지 센서를 형성하는 방법.
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