KR20060125700A - 탄화규소 반도체소자 및 그 제조방법 - Google Patents

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마코토 기타바타케
겐야 야마시타
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오사무 구스모토
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Abstract

반도체소자의 제조방법은, 탄화규소기판(1) 상에 형성된 탄화규소 박막(2) 내에 이온을 주입하는 공정과, 탄화규소기판을 감압분위기에서 가열함으로써 탄화규소기판 표면에 탄소층(5)을 형성하는 공정과, 탄소층(5)을 형성하는 공정보다 높은 압력이며, 또 높은 온도의 분위기 중에서 탄화규소기판을 활성화 열처리하는 공정을 포함한다.
탄화규소기판, 탄소층, 게이트절연막

Description

탄화규소 반도체소자 및 그 제조방법{SILICON CARBIDE SEMICONDUCTOR DEVICE AND PROCESS FOR PRODUCING THE SAME}
본 발명은, 탄화규소기판을 사용한 반도체소자 및 그 제조방법에 관한 것이다.
탄화규소(SILICON CARBIDE, SiC)는 규소(Si)에 비해 밴드갭이 크며, 절연파괴에 이르는 전계강도가 높은 점 등에서, 차세대 저손실 파워디바이스 등에의 응용이 기대되는 반도체재료이다. 탄화규소는, 입방정계인 3C-SiC나 육방정계인 6H-SiC, 4H-SiC 등, 다양한 폴리타입을 갖는다. 그 중에서 실용적인 탄화규소 반도체소자를 제작하기 위해 일반적으로 사용되고 있는 것이 6H-SiC 및 4H-SiC이다. 그리고 그 중에서도 c축의 결정축과 수직인 (0001)면에 거의 일치하는 면을 주면으로 하는 탄화규소기판(SiC기판)이 탄화규소 반도체소자(SiC반도체소자)에 자주 이용된다.
탄화규소 반도체소자를 형성하기 위해서는, 탄화규소기판 상에 반도체소자의 활성영역이 될 에피택셜 성장층을 형성하고, 이 에피택셜 성장층의 선택된 영역에서 도전형이나 캐리어농도를 제어할 필요가 있다. 선택된 국부적 영역에 불순물 도핑층을 형성하기 위해서는, 불순물 도팬트를 에피택셜 성장층 중에 이온 주입하는 수법이 이용된다.
여기서 이온 주입을 이용하여 탄화규소로 이루어지는 MOSFET를 형성하는 일반적인 방법에 대해 설명한다.
도 9의 (a)∼(d)는 탄화규소로 이루어지는 MOSFET를 형성하기 위한 일반적인 방법을 나타내는 단면도이다.
우선, 도 9의 (a)에 나타내는 공정에서, 탄화규소기판(140) 상에 탄화규소 박막을 에피택셜 성장시켜 n형 드리프트층(141)을 형성한다. 본 공정에서는, 탄화규소기판(140)의 (0001)면에 약간의 각도(수°)를 고의적으로 주어 기판 표면의 스텝밀도를 증대시키고, 스텝의 횡방향 성장에 의한 스텝플로어에 의해 탄화규소 박막을 성장시킨다. 현재는 (0001)면을 기준면으로 하여, 4H-SiC에서는 8도의 오프각을, 6H-SiC에서는 3.5도의 오프각을 [11-20]방향으로 주는 것이 일반적이다.
이어서 도 9의 (b)에 나타내는 공정에서, n형 드리프트층(141) 상면에 이온주입용 주입마스크(142)를 형성한다. 이 주입마스크(142)는, n형 드리프트층(141)의 일부분을 피복하여, 후 공정에서 p형 웰 영역(143)이 될 영역을 개구시킨다.
다음으로 도 9의 (c)에 나타내는 공정에서, 주입마스크(142) 위쪽으로부터 n형 드리프트층(141) 내로 Al이온(144)을 주입한다.
그 후 도 9의 (d)에 나타내는 공정에서, 주입마스크(142)를 제거한 후, 이온주입에 의해 생긴 손상을 회복시키고, 또 주입한 불순물이온을 활성화시키기 위해, 탄화규소기판(140)을 희가스(예를 들어 아르곤가스) 분위기 중에서 1700℃ 이상의 온도까지 가열시켜 활성화 열처리를 실시한다. 이 활성화 열처리에 의해 n형 드리 프트층(141) 일부에 p형 웰 영역(143)이 형성된다.
그 후 추가 이온주입, 및 전극 형성 등을 실시함으로써 종형 MOSFET를 제작할 수 있다.
그러나 도 9의 (d)에 나타내는 공정에서는, 탄화규소기판을 고온으로 처리하기 때문에, 이온이 주입된 영역 상면에 마크로스텝(145)이 형성돼버린다. 또한 이온주입영역의 마크로스텝(145)보다 치수가 작기는 하나, 이온을 주입하지 않은 영역의 상면에도 마크로스텝(146)이 형성된다. 여기서 마크로스텝이란, 탄화규소 박막 표면에 형성되는 원자층 레벨의 스텝이 몇 층씩 합체되어 묶음이 된 것이다. 이와 같이 도 9에 나타내는 바와 같은 종래 기술에서는, 활성화 열처리 후의 탄화규소 박막 상면에 마크로스텝에 의한 요철이 형성되는 것이, 반도체소자의 성능 향상에 커다란 장애가 되었다. 그리고 이온주입영역에 형성된 마크로스텝(145)의 치수가 이온이 주입되지 않은 영역에 형성된 마크로스텝(146)에 비해 큰 것은, 이온주입에 의해 손상이 생김으로써 규소원자 및 탄소원자가 탄화규소 박막의 표면으로부터 탈리되기 쉬워졌기 때문인 것으로 생각된다. 마크로스텝(145)의 치수는, 활성화 열처리의 온도가 높으면 높을수록 커지며, 스텝높이(도 9의 (d) 참조)가 수십nm, 테라스 폭이 수백nm에 도달하는 경우가 있다.
마크로스텝의 형성은, MOSFET를 포함하는 많은 반도체소자에서 성능을 저하시키는 원인이 되었다. 예를 들어 쇼트키다이오드의 경우에는, 탄화규소 박막의 상면에 형성된 쇼트키 전극에 있어서 마크로스텝의 선단부분에서 전계집중이 발생하여 내압이 저하된다는 문제가 발생한다. 또 탄화규소박막의 표층을 전류가 흐르는 식의 MESFET 경우에는, 마크로스텝에서 캐리어의 흐트러짐이 발생하여, 이동도가 저하되고 상호 컨덕던스가 저하된다는 문제가 생긴다. 또한 탄화규소 박막의 상면 상에 열산화에 의해 게이트산화막을 형성하는 MOSFET에서는, 마크로스텝의 스텝 측벽 부분과 테라스 부분에서 서로 두께가 다른 산화막이 형성되기 때문에, 게이트전압을 인가시켜 이루어지는 반전층의 두께가 불균일해져, 채널이동도가 저하된다는 문제가 생긴다. 이와 같이, 종래의 방법에서는 탄화규소를 이용하여 반도체소자를 제작해도, 탄화규소 본래의 우수한 물성값으로부터 기대되는 전기적 특성을 얻기가 어려웠다.
그래서 활성화 열처리에 의해 탄화규소 박막의 상면에 스텝이 형성되지 않도록 하기 위해, 활성화 열처리 전에 다이아몬드라이크카본(DLC)막이나 포토레지스트를 보호막으로 하여 탄화규소 박막의 상면 상에 형성하는 것이 제안되었다(예를 들어 특허문헌 1: 일특개 2001-68428호 공보 참조).
발명의 개시
그러나, 특허문헌 1에 개시된 바와 같은, 종래의 탄화규소 반도체소자 및 그 제조방법에는 이하와 같은 문제가 있다.
우선 다이아몬드라이크카본막이나 포토레지스트를 보호막으로서 탄화규소 박막의 상면 상에 형성하기 위해, 반도체소자의 제조공정 수가 증가돼버린다는 문제가 있다. 반도체소자의 구조에 따라서는, 복수 회의 활성화 열처리를 실시할 필요가 있으나, 종래의 방법에서는 활성화 열처리 때마다 보호막을 형성할 필요가 있었다. 또한 이러한 보호막 형성을 위해서는 새로운 장치가 필요하게 되어 제조원가의 부담도 있다. 또 활성화 열처리 후에 보호막을 제거하는 공정과, 보호막을 제거하는 장치도 필요하다는 문제도 있다.
그리고 이러한 문제와 더불어, 1600℃ 이상의 고온에서 활성화 열처리를 실시할 때에 보호막 중의 불순물질이 확산에 의해 탄화규소 박막 중으로 침입하거나, 보호막으로부터 승화된 불순물질에 의해 열처리기 안이 오염될 가능성도 있다. 이와 같은 불순물질에 오염된 경우, 탄화규소 반도체소자의 특성이 현저하게 저하돼버린다.
따라서 가령 이러한 대책으로 스텝번칭의 형성을 억제시키기가 가능하다 하더라도, 우수한 특성을 갖는 탄화규소 반도체소자를 형성하기란 매우 어려웠다. 때문에 활성화 열처리에 의해 표면에 요철이 형성되지 않으면서, 불순물질에 의한 특성 열화가 없는 탄화규소 반도체소자 및 그 제조방법이 요구되고 있다.
그래서 본 발명은, 상기 종래의 문제점에 감안하여, 주입된 불순물의 활성화율을 높이면서도 탄화규소 박막의 상면을 평탄하게 유지하기가 가능한 탄화규소 반도체소자의 제조방법과 그 방법으로 제조된 탄화규소 반도체소자를 제공하는 것을 목적으로 한다.
과제를 해결하기 위한 수단
상기 과제를 해결하기 위해 본 발명의 탄화규소 반도체소자의 제조방법은, 탄화규소층(탄화규소기판 및 탄화규소기판 상에 에피택셜 성장된 탄화규소막을 포함)에 불순물 이온을 주입하는 공정(a)과, 상기 탄화규소층을 가열함으로써 상기 탄화규소층 표면에 탄소층을 형성하는 공정(b)과, 상기 공정(b) 후, 상기 공정(b)보다 고온분위기 중에서 상기 탄화규소층을 활성화 열처리하는 공정(c)을 포함한다.
이 방법에 의해 탄소층을 형성한 상태에서 공정(c)의 활성화 열처리를 실시하므로, 고온에서 활성화 열처리를 실시해도 이온주입영역의 표면에 형성되는 마크로스텝을 작게 할 수 있다. 이로써 탄화규소기판 또는 탄화규소막에 주입된 불순물의 활성화율을 저하시키는 일없이 종래보다 탄화규소기판 또는 탄화규소막의 상면이 평탄화된 반도체소자의 제작이 가능해진다. 특히 본 발명의 방법에 의하면, 보호막이 될 탄소층은 탄화규소기판 또는 탄화규소막으로부터 생성되는 것이므로, 레지스트막의 성분 등 불순물에 의해 반도체소자가 오염되는 것을 방지할 수 있다.
상기 공정(b)에서는, 대기압을 밑도는 압력조건 하에서 상기 탄소층을 형성하며, 상기 공정(c)에서는, 상기 공정(b)보다 높은 압력조건 하에서 활성화 열처리를 실시함으로써, 공정(b)에서 탄화규소기판 또는 탄화규소막 표면으로부터의 규소 승화가 촉진되므로, 공정(c)과 동일 압력조건 하에서 공정(b)을 실행하는 경우에 비해 신속하게 탄소층을 형성할 수 있다.
상기 공정(b)과 상기 공정(c)을 동일 가열로 내에서 실시하는 것이 바람직하다. 이로써 사용하는 장치의 종류를 줄여 공정의 간략화가 가능해진다.
상기 공정(b)에서는, 수소를 함유하는 가스 존재 하에서 상기 탄소층을 형성함으로써, 탄소층의 형성을 촉진시킬 수 있으므로 바람직하다.
상기 공정(b)에서는, 1×10-5Pa 이상 10Pa 이하의 압력조건 하에서 상기 탄소층을 형성하는 것이 바람직하다. 압력이 10Pa보다 높을 경우에는 가열처리에 의해 탄화규소기판 또는 탄화규소막의 상면에 스텝이 형성돼버리며, 압력이 10-5Pa보다 낮을 경우에는 가열처리에 의해 탄소까지 승화돼버릴 우려가 있기 때문이다.
상기 공정(b)에서는, 상기 탄화규소층의 온도가 1100℃ 이상 1400℃ 이하인 것이 바람직하다. 기판온도가 1100℃보다 낮을 경우에는 기판 표면으로부터의 규소 승화가 일어나지 않으며, 1400℃보다 높을 경우에는 탄소까지 승화돼버릴 우려가 있기 때문이다.
상기 공정(c)에서는, 1kPa 이상 100kPa 이하의 압력조건 하, 상기 탄화규소층의 온도를 1500℃ 이상 2000℃ 이하로 하여 활성화 열처리를 실시하는 것이 바람직하다. 이 압력 및 온도범위에서 활성화 열처리를 실시함으로써 불순물의 활성화율을 충분히 높일 수 있기 때문이다.
상기 공정(c) 후, 산소원자를 함유하는 기체의 존재 하에서 상기 탄화규소층을 가열하여, 상기 탄소층을 제거하는 공정(d)을 추가로 포함함으로써, 탄소막을 산소분자와 반응시켜 제거할 수 있다.
상기 공정(d)에서는, 상기 탄화규소층의 온도가 500℃ 이상 1000℃ 이하이면, 탄소층을 보다 확실하게 제거할 수 있다. 특히 기판온도를 800℃로 하는 것이 바람직하다. 이로써 탄화규소의 산화반응을 발생시키지 않고 또 보다 효율적으로 탄소층을 제거할 수 있다.
상기 공정(d)에서의 탄소층 제거는, 상기 공정(c)에서의 활성화 열처리와 동일 가열로 내에서 실시함으로써, 사용하는 장치의 종류를 줄여 공정의 간략화가 가능해진다.
본 발명의 탄화규소 반도체소자는, 탄화규소층과, 상기 탄화규소층의 일부에 형성된 불순물 도핑층과, 상기 탄화규소층 상에 형성된 전극을 구비하며, 상기 탄화규소층 중 상기 불순물 도핑층과 상기 불순물 도핑층을 제외한 영역에서는, 상면의 스텝 높이가 실질적으로 동일하다. 여기서 본 명세서 및 청구범위에 있어서, "스텝 높이"란, 탄화규소층 표면에서 사방 10㎛ 영역에서의 모든 스텝 높이의 합을 스텝 수로 나눈 값을 말한다. 또 "스텝 높이"란, 도 9의 (d)에 나타내는 바와 같이, 서로 인접하는 2개의 스텝에서 결정면 높이의 차(결정면과 수직인 방향에서의 높이 차)를 말한다. 또한 본 발명의 불순물 도핑층은, 탄화규소층 상면의 일부에 노출된다.
이와 같이 탄화규소층 중 불순물 도핑층과 그 외의 영역에서 스텝 높이를 실질적으로 동일하게 하는 것은 본 발명의 탄화규소 반도체소자 제조방법에 의해 가능해진다. 즉 탄화규소층 상면 상에 탄소층을 탄화규소층으로부터 생성함으로써 탄소층과 탄화규소층의 계면에서는 본드가 강하게 결합하여, 불순물을 활성화시키기 위한 열처리를 실시해도, 탄화규소층 상면에서의 마크로스텝 형성이 억제된다. 종래는, 불순물 도핑층에 다른 영역보다 큰 마크로스텝이 형성되었으나, 본 발명에서는 불순물 도핑층과 그 밖의 영역이 탄화규소층과 본드가 강하게 결합된 탄소층에 의해 보호되므로, 양쪽 영역에서의 스텝 높이가 실질적으로 동일해진다.
본 발명의 탄화규소 반도체소자에서는, 예를 들어 불순물 도핑층의 상면 근방에 전류가 흐를 경우에, 캐리어 이동도를 향상시킬 수 있다. 혹은 불순물 도핑층 상에 쇼트키 전극을 형성할 경우에 전계집중을 저감하여 내압을 향상시킬 수 있다.
상기 탄화규소층의 상기 상면의 스텝 높이가 0.1nm 이상 1nm 이하인 것이 바람직하다. 이 경우에는 특히, 고내압이며 높은 전류밀도의 전류를 공급하기가 가능한 탄화규소 반도체소자가 실현된다.
본 발명의 탄화규소 반도체소자를 형성하는 공정에 있어서, 탄화규소층으로부터 탄소층을 형성하기 위해, 상기 불순물 도핑층에 있어서, 탄소, 규소 및 상기 불순물 도핑층의 도팬트를 제외한 원소의 농도가 1×1014㎝-3 이하로 유지된다. 종래, 보호막으로서 다이아몬드라이크카본막이나 포토레지스트를 이용한 경우에는, 보호막에 함유된 불순물이 탄화규소층으로 확산되면 탄화규소 반도체소자의 특성이 열화될 우려가 있었다. 그러나 본 발명에서는 탄화규소층에 원래 함유된 탄소를 이용하므로 탄화규소 반도체소자의 특성이 열화되는 일은 없다.
여기서 다이아몬드라이크카본 자체는 탄소로 이루어지나, 플라즈마CVD법에 의한 형성 시에, SUS챔버 내에서의 크롬 니켈, 철 또는 망간 등의 불순물이 다이아몬드라이크카본 내로 혼입될 우려가 있다. 다이아몬드라이크카본을 보호막으로서 이용할 경우에는 이 불순물이 탄화규소층 내로 침입할 우려가 있다.
한편 레지스트는, 탄소, 수소 및 산소로 이루어진다. 레지스트를 보호막으로 이용할 경우에는 이들 원소가 탄화규소층 내로 확산될 우려가 있다.
이상으로써, 본 발명의 탄화규소 반도체소자에서는, 종래에 비해 다이아몬드라이크카본이나 레지스트에 함유된 불순물 농도가 낮아지게 된다. 즉 수소, 산소, 크롬, 니켈, 망간 및 철의 농도가 낮아진다.
본 발명의 탄화규소 반도체소자는, 상기 탄화규소층 상에 형성된 게이트절연막과, 상기 게이트절연막 상에 형성된 게이트전극과, 상기 탄화규소층과 오믹 접촉하는 제 1 전극을 추가로 구비해도 된다. 이 경우에는 게이트절연막의 막 두께를 종래보다 균일하게 할 수 있으므로, 게이트내압을 높일 수 있다.
또 본 발명의 탄화규소 반도체소자는, 상기 탄화규소층 하면 상에 형성된 탄화규소기판과, 상기 탄화규소기판의 하면과 오믹 접촉하는 제 2 전극을 추가로 구비해도 된다. 이 경우에는 예를 들어 종형 MOSFET 등, 종방향으로 전류가 흐르는 소자에 대한 특성 향상을 실현할 수 있다.
또한 본 발명의 탄화규소 반도체소자는, 상기 탄화규소층과 쇼트키 접촉하는 제 3 전극을 추가로 구비해도 된다. 이 경우에는 탄화규소막과 제 2 전극 사이에 형성되는 쇼트키 장벽을 양호하게 형성할 수 있으므로, 내압이 향상된 반도체소자를 실현할 수 있다.
발명의 효과
이상과 같이, 본 발명의 반도체소자 제조방법에 의하면, 탄화규소 반도체막이 평탄한 표면을 유지한 채 높은 활성화율을 실현하는 탄화규소 반도체소자를 제공할 수 있다.
도 1의 (a)∼(d)는, 본 발명의 제 1 실시형태에 관한 반도체소자의 제조방법에 있어서, 이온주입에 의한 불순물 도핑층을 형성하는 공정을 나타내는 단면도.
도 2는, 활성화 열처리 후 기판의 2차 이온질량분석계(SIMS)에 의한 분석결과를 나타내는 도.
도 3은, 도 1의 (b)∼(d)에 나타내는 공정에서의 기판온도, 가열로 내 압력 및 가스공급량의 경시변화를 나타내는 타이밍도.
도 4는, 도 1의 (b)에서 형성되는 탄소층의 두께와 기판온도와의 관계를 나타내는 그래프.
도 5의 (a)∼(c)는, 본 발명의 제 2 실시형태에 관한 탄화규소 MOSFET의 제조방법을 나타내는 단면도.
도 6의 (a)∼(c)는, 본 발명의 제 2 실시형태에 관한 탄화규소 MOSFET의 제조방법을 나타내는 단면도.
도 7의 (a)∼(d)는, 본 발명의 실시형태에 관한 쇼트키 다이오드의 제조방법을 나타내는 단면도.
도 8의 (a)∼(d)는, 본 발명의 실시형태에 관한 MESFET의 제조방법을 나타내는 단면도.
도 9의 (a)∼(d)는, 탄화규소로 이루어지는 MOSFET를 형성하기 위한 일반적인 방법을 나타내는 단면도.
도 10은 본 발명의 반도체소자 제조방법에서 사용하는 열처리로의 구조를 나타내는 단면도.
*부호의 설명*
1, 21 : 탄화규소기판 2 : 탄화규소 박막
3 : 불순물이온 4 : 불순물이온 주입층
5, 25 : 탄소층 6 : 불순물 도핑층
22 : n형 드리프트층 23 : 제 1 불순물이온 주입층
24 : 제 2 불순물이온 주입층 26 : p형 웰 영역
27 : 소스용 콘택트영역 28 : 게이트절연막
29 : 소스전극 30 : 드레인전극
31 : 게이트전극 150 : 반응로
151 : 기판 152 : 서셉터
153 : 지지축 154 : 코일
155 : 아르곤가스 156 : 수소가스
157 : 산소가스 158 : 가스공급계
159 : 가스배기계 160 : 배기가스용 배관
161 : 압력조정밸브 162 : 단열재
제 1 실시형태
본 발명의 제 1 실시형태에 관한 반도체소자 제조방법의 특징은, 이온주입 후의 활성화 열처리 전에 감압분위기에서 열처리함으로써 기판 표면에 탄소층을 형성하고, 계속해서 압력 및 온도를 올려 활성화 열처리를 실시하는 점이다. 제 1 실 시형태에 관한 반도체소자 및 그 제조방법을, 도면을 이용하여 이하에 설명하기로 한다.
도 10은, 본 발명의 반도체소자 제조방법에서 사용하는 열처리로의 구조를 나타내는 단면도이다. 도 10에 나타내는 바와 같이, 이 열처리로는 반응로(150)와, 기판(151)을 고정시키기 위한 탄소제 서셉터(152), 지지축(153), 시료를 가열하기 위한 코일(154), 반응로(150)에 아르곤가스(155), 수소가스(156) 및 산소가스(157)를 공급하기 위한 가스공급계(158), 반응로(150) 내의 가스를 배기시키기 위한 가스배기계(159), 배기가스용 배관(160), 및 압력조정밸브(161)를 구비한다. 또 서셉터(152)는 단열재(162)로 주위가 피복된다. 지지축(153)으로 받쳐진 서셉터(152)는 반응로(150) 주위에 감긴 코일(154)을 이용한 고주파 유도가열에 의해 가열된다.
이 열처리로를 이용하여, 이온주입 후의 탄화규소기판 상에 탄소층을 형성하고, 그 후에 활성화 열처리를 실시하는 반도체소자의 제조방법에 대해 설명한다.
도 1의 (a)∼(d)는, 제 1 실시형태의 반도체소자 제조방법을 나타내는 단면도이다.
우선 도 1의 (a)에 나타내는 공정에서, [11-20](112bar0)방향으로 8도의 오프각이 주어진 직경 50mm의 탄화규소기판(1)을 준비한다. 여기서 탄화규소기판(1)으로는, 예를 들어 n형의 4H-SiC기판을 이용한다. 다음으로 CVD법으로 탄화규소기판(1) 상에 두께 10㎛의 탄화규소 박막(탄화규소막)(2)을 에피택셜 성장시킨다. 이어서 탄화규소박막(2)에 이온주입장치에 의해 불순물이온(3)을 주입한다. 이로써 불순물 이온주입층(4)이 형성된다(도 1의 (b) 참조). 여기서 주입하는 불순물이온 (3)으로, 예를 들어 p형 도핑층을 형성하기 위한 알루미늄이온을 선택한다. 구체적으로는 알루미늄이온을 7 종류의 가속전압으로 다단 주입한다. 이 때 가속전압을 각각 1.0MeV, 1.6MeV, 2.4MeV로 하고 도즈량 3×1014㎝-3의 이온을, 가속전압을 각각 3.3MeV, 4.4MeV로 하고 도즈량 7×1014㎝-3의 이온을, 가속전압을 각각 5.6MeV, 7.0MeV로 하고 도즈량 3×1014㎝-3의 이온을 각각 주입한다. 이온주입 시의 기판온도는 실온으로 한다. 이로써 평균 도팬트 농도가 약 5×1018㎝-3이며, 두께 4㎛의 불순물 이온주입층(4)이 형성된다.
이어서, 도 1의 (b)에 나타내는 공정에서, 불순물 이온주입층(4)이 형성된 탄화규소기판(1)을 열처리로의 서셉터(152)에 설치한 뒤, 가스배기계(159)에 의해 챔버 내의 진공처리를 실시한다. 이 때의 진공도(챔버 내의 기압)는 약 10-4Pa로 한다. 챔버 내를 진공처리 한 상태에서, 유도가열용 코일에 20.0kHz, 20kW의 고주파전력을 인가하여, 탄화규소기판(1)을 1250℃까지 가열한다. 이 상태에서 60분간 열처리를 실시한다. 이때 가열로 내를 저압으로 유지하면서 수소가스를 공급해도 된다. 이 경우, 수소가 존재함으로써 규소와 탄소의 결합을 쉽게 분리할 수 있으므로, 규소를 선택적으로 쉽게 승화시킬 수 있다.
도 2는, 활성화 열처리 후 기판의, 2차 이온질량분석계(SIMS)에 의한 분석결과를 나타내는 도이다. 도 2에 나타내는 바와 같이, 기판 상부의 조성분석 결과 두께 약 30nm의 탄소층(5)이 기판 표면, 즉 불순물 이온주입층(4) 상에 형성되었음을 알 수 있다.
다음으로 도 1의 (c)에 나타내는 공정에서, 표면에 탄소층(5)이 형성된 탄화규소기판(1)을 1250℃로 가열한 채, 가스공급계(158)로부터 열처리 분위기용 가스(열처리가스)를 공급한다. 열처리가스로서 아르곤가스(155)를 선택하며, 가스유량은 0.5l/min로 한다. 그리고 압력조정밸브(161)를 이용하여 챔버 내의 압력을 증가시켜 91kPa로 일정하게 한다. 그 후 기판온도를 1750℃까지 승온시키고, 이 온도를 유지한 채 30분간 활성화 열처리를 실시한다. 다음에, 아르곤가스(155)를 공급한 채로, 코일(154)에의 고주파전력 인가를 정지하고 가열을 종료하여 기판(151)을 냉각시킨다. 이 활성화 열처리에 의해 불순물 이온주입층(4) 중의 알루미늄이온이 활성화되어, 탄화규소 박막(2) 중에 불순물 도핑층(6)이 형성되게 된다.
이어서 도 1의 (d)에 나타내는 공정에서, 탄소층(5)을 제거하기 위해 열처리로의 챔버 내 기판온도를 800℃로 일정하게 하고, 유량 5l/min의 산소를 공급하여 30분간 가열처리를 실시한다. 이 처리에 의해 기판표층의 탄소층(5)은 완전히 제거되어 불순물 도핑층(6)이 노출된다.
본 공정 후, 예를 들어 불순물 도핑층(6) 상에 전극을 형성하는 등의 공정을 거침으로써, MOSFET 등 각종 반도체소자를 제작할 수 있다.
여기서 도 3은, 도 1의 (b)∼(d)에 나타내는 공정에서의 기판온도, 가열로 내 압력, 및 가스공급량의 경시변화를 나타내는 타이밍도이다.
도 3에 나타내는 바와 같이, 도 1의 (b)에 나타내는 탄소층(5)의 형성공정에 서는, 가열로 내 압력을 적어도 대기압을 밑도는 값, 바람직하게는 10-5Pa 이상 10Pa 이하 정도로 유지하고, 기판온도를 활성화 열처리 온도보다 저온인 1100℃ 이상 1400℃ 이하 정도로 한다. 도 4는 도 1의 (b)에서 형성되는 탄소층의 두께와 기판온도와의 관계를 나타내는 그래프이다. 도 4로부터 기판온도가 1100℃ 이상 1400℃ 이하일 경우에 탄소층이 형성됨을 알 수 있다. 이는 기판온도가 1100℃보다 낮으면 규소(Si)의 승화가 일어나지 않고, 1400℃보다 높으면 탄소(C)까지 승화돼버리기 때문이다. 즉, 규소는 탄소보다 저온에서 승화되므로, 이와 같이 온도범위를 한정함으로써 불순물 이온주입층(4)으로부터 규소가 선택적으로 승화되고 탄소만이 기판 표면에 남는다. 이로써 탄소층(5)이 형성된다. 또 가열로 내의 압력을 대기압보다 작게 하는 것은, 규소의 승화를 촉진시키기 위함이다. 단 가열로 내 압력이 10-5Pa보다 낮아지면 가열처리에 의해 탄소까지 승화돼버리며, 10Pa을 초과하면 기판 표면에 스텝이 형성돼버리므로, 상술한 압력범위에서 처리하는 것이 바람직하다. 단 기판온도를 상술한 범위로 설정하면, 탄소층(5)을 형성하는 것 자체는 가능하다.
이어서 도 1의 (c)에 나타내는 활성화 열처리공정에서는, 아르곤가스를 공급함으로써 가열로의 압력을 적어도 탄소층(5) 형성공정보다 높은 압력, 바람직하게는 1kPa 이상 100kPa 이하로 유지하고, 기판온도를 1500℃ 이상 2000℃ 이하 정도로 한다. 그리고 불순물의 활성화율은 기판온도에 대체로 비례하므로, 탄화규소의 승화속도가 크지 않은 범위에서 탄소층(5) 형성공정보다 기판온도를 올림으로써, 불순물 도핑층(6)에서의 활성화율은 80% 이상으로 할 수 있다. 여기서 본 명세서 중에서, "활성화율"이란, 불순물 도핑층에 포함되는 캐리어농도를, 주입한 불순물의 농도(밀도)로 나눈 값을 말한다. 캐리어농도는 단위면적 당 전류량으로 산출할 수 있으며, 주입한 불순물의 농도(밀도)는 SIMS 등으로 측정할 수 있다.
다음으로 아르곤가스의 공급을 정지한 후, 도 1의 (d)에 나타내는 공정에서 기판온도를 500℃ 이상 1000℃ 이하로 한 상태에서, 산소가스를 공급한다. 본 공정에서는, 기판온도가 500℃ 이상 1000℃ 이하이면 산소와 탄소층(5)을 효과적으로 반응시켜 탄소층(5)을 제거할 수 있으나, 기판온도가 800℃이면 탄화규소의 산화반응을 발생시키지 않고 탄소층(5)을 제거할 수 있으므로 가장 바람직하다. 또 산소가스 대신 산소분자를 함유하는 가스를 공급해도 탄소층을 제거할 수 있다.
다음에, 본원 발명자들은 이상에서 설명한 방법으로 활성화 열처리한 기판의 표면 모폴로지(morphology;형태)에 대해 원자간력현미경(AFM)을 이용하여 해석했다. 또 비교를 위해 본 실시형태의 방법과 동일 조건으로 불순물이온을 주입한 탄화규소기판을 종래 기술의 아르곤가스 분위기 중에서 활성화 열처리한 탄화규소기판을 준비한다. 종래 기술의 활성화 열처리 조건은, 기판온도 1750℃, 아르곤가스 유량 0.5l/min, 열처리 시 가열로 내 압력은 91kPa로 일정하게 하고, 열처리 시간은 30분으로 한다. 종래의 방법으로 활성화 열처리한 기판의 표면 모폴로지에 대해서도 AFM을 이용하여 측정한다.
본 실시형태의 방법과 종래 기술에 의한 활성화 열처리 결과의 표면 모폴로지를 비교한 결과, 본 실시형태의 활성화 열처리방법에 의하면, 종래 방법에 비해 기판 표면의 거칠기를 2자리 이상 저감할 수 있음을 알았다. 본 실시형태의 방법으로 처리한 기판 상면의 표면거칠기는 약 0.5nm이다. 여기서 "표면거칠기"란, 스텝 높이와 동일한 의미이다. 또한 본 실시형태의 방법으로 처리한 기판에서의 알루미늄이온의 활성화율에 대해 조사한 바, 약 90%라는 매우 높은 활성화율을 실현했음이 명백해졌다.
이들 결과는, 본 실시형태의 방법에 의해 평탄한 표면을 유지한 채 높은 활성화율을 실현할 수 있음을 나타낸다. 또 종래의 기술에서는, 활성화 열처리의 온도를 높이면 활성화율은 높아지나 마크로스텝도 커지므로, 활성화율의 향상과 마크로스텝의 억제를 양립하기란 어려웠다.
또 본 실시형태의 방법에 의하면, 활성화 열처리를 실시하기 위한 가열로 내에 레지스트 등에 함유된 불순물질이 도입되지 않으므로, 불순물질에 의한 반도체소자의 특성 열화를 방지할 수 있다. 그리고 마크로스텝의 발생을 억제하기 위한 탄소층(5)을 활성화 열처리와 동일 가열로에서 실시할 수 있으므로, 새로운 장치를 도입할 필요가 없어, 반도체소자를 제조하기 위한 공정을 간략화할 수 있다. 또한 탄소층(5)의 제거를 활성화 열처리와 동일 가열로에서 실시할 수도 있으므로, 활성화 열처리와 탄소층(5) 제거를 별도의 장치에서 실시하는 경우에 비해 제조장치의 수를 줄일 수 있어, 제조공정의 대폭적인 간략화가 가능해진다.
여기서 본 실시형태에서 설명한 방법에 있어서는, 탄소층 형성을 위한 열처리와 이온주입의 활성화 열처리를 동일 가열로 내에서 연속적으로 실시하나, 각각의 공정을 별도의 가열로에서 실시해도 본 실시형태의 방법과 마찬가지 효과가 얻 어진다.
또 본 실시형태에서 설명한 방법에 있어서는, 이온주입의 활성화 열처리와 탄소층 제거를 동일 가열로에서 연속적으로 실시하나, 각각의 공정을 별도의 가열로에서 실시해도 본 실시형태의 방법과 마찬가지 효과가 얻어진다.
또한 이상의 실시형태에서는 열산화에 의해 탄소층을 제거했으나, 산소를 이용한 플라즈마 처리나 오존처리로 탄소층을 제거해도 본 실시형태의 방법과 마찬가지 효과가 얻어진다.
또 이상의 실시형태에서는 4H-SiC를 탄화규소기판으로 이용했으나, 4H-SiC 이외의 폴리타입으로 이루어진 탄화규소기판을 이용해도 된다.
또한 본 실시형태에서 설명한 예에서는 p형 이온의 주입 후에 탄소층을 형성했으나, 이와 동일한 방법으로 n형 이온을 주입할 경우에도 탄소층을 형성할 수 있다.
그리고 전술한 방법으로 제조되는 탄화규소 반도체소자는, 도 1의 (d)에 나타내는 바와 같이, 탄화규소기판(1)과, 탄화규소기판(1)의 주면 상에 형성된 두께 10㎛의 탄화규소 박막(2)과, 탄화규소 박막(2) 내에 형성된 두께 4㎛의 불순물 도핑층(6)을 구비한다. 불순물 도핑층(6)에는, 예를 들어 농도 5×1018㎝-3 정도의 p형 불순물(알루미늄 등)이 함유된다. 여기서는 도시하지 않으나 탄화규소 반도체소자는, 예를 들어 불순물 도핑층(6) 상이나 탄화규소기판(1)의 이면 상에 전극 등이 형성되어, 트랜지스터나 다이오드 등의 반도체소자로서 동작한다.
본 실시형태의 탄화규소 반도체소자에 있어서, 불순물 도핑층(6) 상면에는 미소한 단차(스텝)가 형성되는데, 그 스텝 높이는 약 0.1nm 이상 1nm 이하이다.
이로써 종형MOSFET 등, 불순물 도핑층 상에 게이트절연막이 형성된 소자의 경우에는, 게이트절연막의 두께를 균일하게 할 수 있으면서 캐리어 이동이 마크로스텝에 의해 방해받지 않으므로, 내압성을 향상시키는 동시에 높은 전류밀도의 전류공급이 가능해진다. 이에 대해서는 후술하기로 한다. 또한 불순물 도핑층(6) 중의 p형 불순물 활성화율은 80% 이상이므로, 활성화율이 낮은 경우에 비해 반도체소자로서의 특성을 향상시킬 수 있다.
제 2 실시형태
본 발명의 제 2 실시형태로서, 탄화규소 반도체소자의 일례인, 불순물이 도입된 층 상면의 스텝 높이가 1nm 이하인 탄화규소 MOSFET, 및 그 제조방법에 대해 도면을 참조하면서 설명한다.
도 5의 (a)∼(c) 및 도 6의 (a)∼(c)는, 본 실시형태의 탄화규소 MOSFET 제조방법을 나타내는 단면도이다.
우선, 도 5의 (a)에 나타내는 공정에서, 탄화규소기판(21)을 준비한다. 탄화규소기판(21)으로는, 예를 들어 주면이 (0001)에서 [11-20](112bar0) 방향으로 8도의 오프각이 주어진 직경 50nm의 4H-SiC기판을 이용한다. 이 기판은 n형이며 캐리어 밀도는 1×1018㎝-3이다.
다음으로, CVD법으로 탄화규소기판(21) 상에 n형의 불순물 도핑층을 에피택 셜 성장시킨다. 이로써 두께 10㎛, 캐리어 농도 5×1015㎝-3 MOSFET의 n형 드리프트층(22)이 탄화규소기판(21) 상에 형성된다.
다음으로 도 5의 (b)에 나타내는 공정에서, 제 1 불순물 이온주입층(23)을 형성하기 위해, n형 드리프트층(22) 상면에 예를 들어 실리콘산화층(SiO2)으로 이루어지는 제 1 주입마스크(도시 생략)를 형성한다. 이 제 1 주입마스크는, n형 드리프트층(22)의 일부분을 피복하여, 뒤에 제 1 불순물 이온주입층(23)이 될 영역을 개구한다. 그리고 제 1 주입마스크 위쪽으로부터 n형 드리프트층(22) 내로 다단계의 Al이온을 주입한다. 여기서 Al이온의 주입조건은, 제 1 실시형태의 방법과 동일한 것으로 한다.
이어서 제 1 주입마스크를 제거한 후, 일부분을 개구하도록 하여 SiO2로 이루어지는 제 2 주입마스크(도시 생략)를 기판 상에 형성한다. 계속해서 제 2 주입마스크의 개구부를 통해, 질소이온을 제 1 불순물 이온주입층(23)에 주입하여, 제 1 불순물 이온주입층(23) 내에 제 2 불순물 이온주입층(24)을 형성한다.
다음으로 도 5의 (c)에 나타내는 공정에서, 기판(각 층이 형성된 탄화규소기판(21))을 열처리로의 서셉터(152)에 설치하고, 챔버 내를 가스배기계로 진공 처리한 상태에서 기판을 1250℃까지 가열한다. 그리고 이 상태에서 180분간 열처리를 실시하여 두께 약 100nm의 탄소층(25)을 형성한다.
다음에 도 6의 (a)에 나타내는 공정에서, 기판 온도를 1250℃로 일정하게 한 채, 아르곤가스를 0.5l/min의 유량을 공급하여 챔버 내 압력을 91kPa로 한다. 그 후, 기판온도를 1750℃까지 승온시키고, 이 온도를 유지한 채 30분간 활성화 열처리를 실시한다. 이로써 제 1 불순물 이온주입층(23) 및 제 2 불순물 이온주입층(24)에 함유된 불순물이 활성화되어, 각각 p형 웰 영역(26)과 소스용 콘택트영역(27)이 형성된다. p형 웰 영역(26) 및 소스용 콘택트영역(27)의 불순물 활성화율은 각각 80% 이상이 된다.
이어서 도 6의 (b)에 나타내는 공정에서 탄소층(25)을 제거하기 위해 열처리로의 챔버 내 기판온도를 800℃로 일정하게 하고, 유량 5l/min의 산소를 공급하여 30분간 가열처리를 실시한다. 이 처리에 의해 탄화규소기판(21)의 상방에 형성된 탄소층(25)은 완전히 제거된다. 이로써 p형 웰 영역(26) 및 소스용 콘택트영역(27)이 노출된다. 여기서 p형 웰 영역(26)에 함유된 캐리어 농도는 1×1017㎝-3이며, 소스용 콘택트영역(27)에 함유된 캐리어 농도는 1×1018㎝-3이인 n형 소스용 콘택트영역(27)이 형성된다. 본 공정의 활성화 열처리 후의 p형 웰 영역(26) 및 소스용 콘택트영역(27) 상면에 형성된 스텝의 높이는 0.1nm 이상 1nm 이하이며, 종래의 방법을 이용한 경우에 비해 스텝 높이가 1/10 이하까지 작아진다.
다음으로 도 6의 (c)에 나타내는 공정에서, 기판을 1100℃로 열산화시킴으로써 기판 표면에 두께 30nm의 게이트절연막(28)을 형성한다. 그 후 전자 빔(EB) 증착장치를 이용하여 소스용 콘택트영역(27) 상면 및 탄화규소기판(21) 이면에 Ni을 증착시킨다. 이어서 가열로를 이용하여 1000℃로 가열함으로써, 소스용 콘택트영역(27) 상에는 제 1 오믹전극이 될 소스전극(29)을, 탄화규소기판(21) 이면 상에는 제 2 오믹전극이 될 드레인전극(30)을 각각 형성한다.
다음에, 게이트절연막(28) 상에 알루미늄을 증착시켜, 게이트전극(31)을 형성함으로써, 도 6의 (c)에 나타내는 바와 같은 구조의 MOSFET가 형성된다.
이상과 같이 하여 제작된 MOSFET는, n형의 탄화규소기판(21)과 상기 탄화규소기판(21)의 주면 상에 형성된 n형 드리프트층(22)과, 상기 n형 드리프트층(22) 내에 형성된 p형 웰 영역(26)과, 상기 p형 웰 영역(26) 내에 형성된 n형 소스용 콘택트영역(27)과, 상기 n형 드리프트층(22) 및 p형 웰 영역(26) 상에 형성된 게이트절연막(28)과, 상기 게이트절연막(28) 상에 형성된 게이트전극(31)과, 상기 소스용 콘택트영역(27) 상에 형성된 소스전극(오믹전극)(29)과, 상기 탄화규소기판(21) 이면 상에 형성된 드레인전극(30)을 구비한다. 그리고 p형 웰 영역(26) 및 소스용 콘택트영역(27) 상면에 형성된 스텝의 높이는 0.1nm 이상 1nm 이하로서, n형 드리프트층(22) 중, 이온 주입된 영역과 이온이 주입되지 않은 영역에서, 상면에 형성된 스텝 높이가 거의 균일하다.
다음으로, 본 실시형태에 관한 MOSFET의 성능을 조사하기 위해 전류전압특성을 측정한다. 그 결과에 대해 이하에 설명한다.
비교를 위해, 종래 기술에 의해 활성화 열처리를 실시하여 제작한 MOSFET를 준비한다. 종래 기술의 활성화 열처리 조건은, 기판온도 1750℃, 아르곤가스 유량 0.5l/min, 열처리 시의 가열로 내 압력은 91kPa로 일정하게 하고, 열처리 시간은 30분으로 한다. 종래 기술로 제작한 MOSFET의 소자구조는 본 실시형태의 MOSFET와 동일하게 한다.
본 실시형태의 MOSFET 및 종래의 MOSFET 동작 시의 드레인전류 값을 측정하여 비교한 결과, 본 실시형태의 MOSFET에서는 종래 기술로 형성한 MOSFET에 비해 드레인전류가 3배 이상 큰 것이 판명됐다. 그 이유로서 종래의 MOSFET에서는, 스텝 높이(표면 거칠기)가 10nm 이상이기 때문에 p형 웰 영역(26)의 표면 근방을 흐르는 캐리어의 이동도가 저하되어 드레인 전류가 흐르기 어려워지는 점을 생각할 수 있다. 이에 반해 본 실시형태의 MOSFET에서는, p형 웰 영역(26) 및 소스용 콘택트영역(27)의 스텝 높이가 1nm 이하이므로, 캐리어 이동도가 저하되지 않고 높은 전류밀도의 드레인전류가 흐르는 것으로 생각된다.
이상의 점에서, 이온 주입 후의 활성화 열처리 전에 감압분위기에서 열처리함으로써 기판 표면에 탄소층을 형성하고, 계속해서 온도를 올려 활성화 열처리를 행함으로써, 평탄한 표면을 유지한 채 높은 활성화율을 실현하기가 가능해지며, 표면 거칠기가 1nm 이하인 탄화규소 MOSFET를 제작할 수 있음이 나타나있다.
그리고 본 실시형태에서는 MOSFET에 대해 설명했으나, 탄화규소 박막과 쇼트키 장벽을 형성하는 게이트전극과, 탄화규소 박막과 오믹 접촉하는 소스전극 및 드레인전극을 추가로 형성한 MESFET나, 탄화규소 박막 상에 형성된 쇼트키 전극과 탄화규소 기판 이면 상에 형성된 오믹전극을 구비한 쇼트키 다이오드 등에 대해서도 상기와 마찬가지 효과가 얻어진다.
또 이상의 실시형태에서는, 반전형 MOSFET에 대해 설명했으나, 축적형 MOSFET에 대해서도 본 실시형태의 MOSFET와 마찬가지 효과가 얻어진다.
이상의 설명에서는 MOSFET를 예로 들어 설명했으나, 이온주입을 이용하여 제 조하는 MOSFET 이외의 탄화규소 반도체소자라도, 불순물 도핑층 상면을 종래보다 평탄하게 함으로써 전기적 특성을 향상시키기가 가능하다.
그 밖의 실시형태
제 2 실시형태에서 설명한 MOSFET 이외에도, 쇼트키 다이오드나 MESFET 등은 이온주입을 이용하여 제조되므로, 본 발명의 제조방법을 응용할 수 있다. 이하, 이들 소자에 있어서 마크로스텝의 치수를 작게 하는 방법을 설명한다.
도 7의 (a)∼(d)는, 본 발명의 실시형태에 관한 쇼트키 다이오드의 제조방법을 나타내는 단면도이다.
우선, 도 7의 (a)에 나타내는 공정에서, n형 탄화규소기판(31) 상에 CVD법으로 두께 10㎛이며 캐리어 농도 약 5×1015㎝-3의 n형 에피택셜 성장층(32)을 형성한다. 여기서 n형 탄화규소기판(31)에 포함되는 캐리어 농도는 1×1018㎝-3이다.
다음으로 도 7의 (b)에 나타내는 공정에서, 에피택셜 성장층(32)의 일부에 Al이온을 주입하여 보호링(33a)을 형성한다.
이어서 도 7의 (c)에 나타내는 공정에서, 기판온도를 1250℃로 하여 180분간 유지한다. 이로써 기판 상에 두께 100nm의 탄소층(35)을 형성한다. 계속해서 열처리공정과 동일 가열로를 이용하여 기판온도를 1750℃까지 올려 보호링(33a) 내의 불순물을 활성화시키고, 보호링(33)을 형성한다.
다음으로 도 7의 (d)에 나타내는 공정에서, n형 탄화규소기판(31) 이면에 니켈을 증착시켜 1000℃로 가열함으로써 오믹전극(39)을 형성한다. 그리고 에피택셜 성장층(32) 상면에 티탄(Ti)을 증착시켜 쇼트키 전극(37)을 형성한다.
이상과 같이 하여 제조되는 쇼트키 다이오드는 도 7의 (d)에 나타내는 바와 같이, n형 탄화규소기판(31)과, n형 탄화규소기판(31) 상에 형성된 n형 SiC으로 이루어지는 에피택셜성장층(32)과, 에피택셜성장층(32) 상에 형성된 티탄으로 이루어지는 쇼트키 전극(37)과, 에피택셜성장층(32) 중 쇼트키 전극(37)의 양쪽 하방에 위치하는 영역에 형성되며 p형 불순물을 함유하는 보호링(33)과, n형 탄화규소기판(31) 이면 상에 형성된 니켈로 이루어지는 오믹전극(39)을 구비한다.
도 7의 (c)에 나타내는 공정에서, 불순물을 활성화시키기 위한 열처리에 앞서 탄소층(35)을 형성함으로써, 본 실시형태의 쇼트키 다이오드에서는 에피택셜성장층(32) 상면의 스텝 높이가 0.1nm 이상 1nm 이하 정도로 억제된다. 따라서 본 실시형태의 쇼트키 다이오드에서는, 종래의 쇼트키 다이오드에 비해 쇼트키 전극(37)과 에피택셜성장층(32) 계면에서의 전계집중을 억제할 수 있어 내압을 향상시킬 수 있다.
다음으로, 본 발명의 방법을 이용하여 제조한 MESFET에 대해서도 설명한다.
도 8의 (a)∼(d)는, 본 발명의 실시형태에 관한 MESFET 제조방법을 나타내는 단면도이다.
우선 도 8의 (a)에 나타내는 공정에서, CVD법으로 탄화규소기판(41) 상에 두께 10㎛의 탄화규소로 이루어지는 비도프층(43)을 성장시킨다. 이어서 비도프층(43) 상에 두께 200nm, 캐리어 농도 약 5×1017㎝-3의 n형 탄화규소로 이루어지는 채 널층(45)을 성장시킨다.
다음으로 도 8의 (b)에 나타내는 공정에서, 채널층(45) 및 비도프층(43) 일부에 질소이온을 주입시켜, 채널층(45) 중 불순물이 도핑되지 않은 부분(도 8의 (c) 이후에 나타내는 채널층(45))을 개재하도록 소스용 콘택트영역(47a) 및 드레인용 콘택트영역(49a)을 형성한다.
이어서 도 8의 (c)에 나타내는 바와 같이, 기판을 1250℃에서 180분간 열처리하여 기판 상에 두께 100nm의 탄소층(51)을 형성한다. 계속해서 열처리공정과 동일 가열로를 이용하여 기판온도를 1750℃까지 올리고 활성화 열처리를 실시하여 소스영역(47) 및 드레인영역(49)을 형성한다.
그 후 도 8의 (d)에 나타내는 바와 같이, 소스영역(47) 및 드레인영역(49) 상면에 니켈을 증착시킨 후 1000℃로 가열함으로써, 소스전극(53) 및 드레인전극(55)을 형성한다. 또 채널층(45) 상면에 티탄을 증착시켜 게이트전극을 형성한다.
이상과 같이 하여 제조한 본 실시형태의 MESFET는, 탄화규소기판(41)과, 탄화규소기판(41) 상에 형성된 두께 10㎛이며 비도프 SiC로 이루어지는 비도프층(43)과, 비도프층(43) 상에 형성되며 n형 불순물을 함유하는 SiC로 이루어지는 채널층(45)과, 채널층(45) 상에 형성된 게이트전극(57)과, 비도프층(43) 및 채널층(45) 중 게이트전극(57)의 양쪽 하방에 위치하는 영역에 형성된 소스영역(47) 및 드레인영역(49)과, 소스영역(47) 상에 형성된 소스전극(53)과, 드레인영역(49) 상에 형성된 드레인전극(55)을 구비한다.
본 실시형태의 MESFET에서는, 소스영역(47), 드레인영역(49) 및 채널층(45) 각 상면의 스텝 높이가 0.1nm 이상 1nm 이하 정도로 억제된다. 따라서 본 실시형태의 MESFET에서는, 종래의 MESFET에 비해 캐리어의 흐트러짐이 억제되어 상호 컨덕턴스가 향상된다.
본 발명의 탄화규소 반도체소자는, 플라즈마 디스플레이 등, 고전압 하에서의 동작이 요구되는 기기 등에 적합하게 이용된다.

Claims (17)

  1. 탄화규소층에 불순물 이온을 주입하는 공정(a)과,
    상기 탄화규소층을 가열함으로써 상기 탄화규소층 표면에 탄소층을 형성하는 공정(b)과,
    상기 공정(b) 후, 상기 공정(b)보다 고온분위기 중에서 상기 탄화규소층을 활성화 열처리하는 공정(c)을 포함하는 탄화규소 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 공정(b)에서는, 대기압을 밑도는 압력조건 하에서 상기 탄소층을 형성하며,
    상기 공정(c)에서는, 상기 공정(b)보다 높은 압력조건 하에서 활성화 열처리를 실시하는, 탄화규소 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 공정(b)과 상기 공정(c)을 동일 가열로 내에서 실시하는, 탄화규소 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 공정(b)에서는, 수소를 함유하는 가스 존재 하에서 상기 탄소층을 형성 하는, 탄화규소 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 공정(b)에서는, 1×10-5Pa 이상 10Pa 이하의 압력조건 하에서 상기 탄소층을 형성하는, 탄화규소 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 공정(b)에서는, 상기 탄화규소층의 온도가 1100℃ 이상 1400℃ 이하인, 탄화규소 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 공정(c)에서는, 1kPa 이상 100kPa 이하의 압력조건 하, 상기 탄화규소층의 온도를 1500℃ 이상 2000℃ 이하로 하여 활성화 열처리를 실시하는, 탄화규소 반도체소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 공정(c) 후, 산소원자를 함유하는 기체의 존재 하에서 상기 탄화규소층을 가열하여, 상기 탄소층을 제거하는 공정(d)을 추가로 포함하는, 탄화규소 반도체소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 공정(d)에서는, 상기 탄화규소층의 온도가 500℃ 이상 1000℃ 이하인, 탄화규소 반도체소자의 제조방법.
  10. 제 8 항에 있어서,
    상기 공정(d)에서의 탄소층 제거는, 상기 공정(c)에서의 활성화 열처리와 동일 가열로 내에서 실시하는, 탄화규소 반도체소자의 제조방법.
  11. 탄화규소층과, 상기 탄화규소층의 일부에 형성된 불순물 도핑층과, 상기 탄화규소층 상에 형성된 전극을 구비하며,
    상기 탄화규소층 중 상기 불순물 도핑층과 상기 불순물 도핑층을 제외한 영역에서는, 상면의 스텝 높이가 실질적으로 동일한 탄화규소 반도체소자.
  12. 제 11 항에 있어서,
    상기 탄화규소층의 상기 상면의 스텝 높이가 0.1nm 이상 1nm 이하인, 탄화규소 반도체소자.
  13. 제 11 항에 있어서,
    상기 불순물 도핑층에 있어서, 탄소, 규소 및 상기 불순물 도핑층의 도팬트 를 제외한 원소의 농도가 1×1014㎝-3 이하인, 탄화규소 반도체소자.
  14. 제 13 항에 있어서,
    상기 원소는 수소, 산소, 크롬, 니켈, 망간 및 철인, 탄화규소 반도체소자.
  15. 제 11 항에 있어서,
    상기 탄화규소층 상에 형성된 게이트절연막과,
    상기 게이트절연막 상에 형성된 게이트전극과,
    상기 탄화규소층과 오믹 접촉하는 제 1 전극을 추가로 구비하는, 탄화규소 반도체소자.
  16. 제 15 항에 있어서,
    상기 탄화규소층 하면 상에 형성된 탄화규소기판과,
    상기 탄화규소기판의 하면과 오믹 접촉하는 제 2 전극을 추가로 구비하는, 탄화규소 반도체소자.
  17. 제 11 항에 있어서,
    상기 탄화규소층과 쇼트키 접촉하는 제 3 전극을 추가로 구비하는, 탄화규소 반도체소자.
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