KR20060118009A - 칩 저항기 및 그 제조 방법 - Google Patents

Abstract

칩 저항기(A1)는 칩 형상의 저항체(1)와, 이 저항체의 바닥면(1a)에 서로 이격되어 설치된 2개의 전극(31)과, 이들 2개의 전극 사이에 설치된 전극막(21)을 구비하고 있다. 각 전극(31)은 상하 방향으로 본 경우에 있어서 절연막(21)과 중첩되는 오버랩부(31c)를 갖고 있다.

칩 저항기, 저항체, 바닥면, 전극막, 절연막

Description

칩 저항기 및 그 제조 방법 {CHIP RESISTOR AND MANUFACTURING METHOD THEREOF}

본 발명은 칩 저항기 및 그 제조 방법에 관한 것이다.

본원의 도15는, 하기의 특허 문헌 1에 개시된 칩 저항기를 도시하고 있다. 도시된 칩 저항기(B)는 금속제의 저항체(90)와, 이 저항체의 바닥면(90a)에 고정된 한 쌍의 전극(91)을 구비하고 있다. 전극(91)은 서로 소정의 간격(s5)만큼 이격되어 있고, 각 전극(91)의 하면에는 땜납층(92)이 형성되어 있다.

특허 문헌 1 : 일본 특허 공개 제2002-57009호 공보

칩 저항기(B)의 저항치는 저항체(90)의 사이즈를 불변으로 한 경우, 전극(91) 사이의 간격(s5)에 비례한다. 즉, 간격(s5)을 변경함으로써 칩 저항기(B)의 저항치를 변경할 수 있다. 도15로부터 이해되는 바와 같이, 간격(s5)이 커지면 각 전극(91)의 폭(s6)은 작아지고, 간격(s5)이 작아지면 폭(s6)은 커진다.

상술한 바와 같이, 종래의 칩 저항기(B)에 있어서는 간격(s5)을 바꿈으로써 폭(s6)이 바뀐다. 이로 인해, 다음에 서술하는 문제점이 발생되고 있었다.

칩 저항기(B)는, 예를 들어 회로 기판에 대해 납땜된다. 이 때, 저항기(B)의 각 전극(91)이 회로 기판 상에 형성된 접속 단자에 대해 전기적 및 기계적으로 적절하게 접합되는 것이 요망된다. 그러기 위해서는, 상기 접속 단자의 사이즈가 전극(91)의 사이즈에 대응하고 있을 필요가 있다. 그러나 이러한 구성에서는, 칩 저항기(B)의 저항치를 변경하는 경우, 상기 접속 단자의 사이즈를 변경할 필요가 있고, 그로 인해 회로 기판의 생산 효율의 저하와 제조 비용의 상승이라고 하는 문제점을 초래하게 되어 있었다.

본 발명은 상기한 사정을 바탕으로 고안된 것이다. 그래서 본 발명은, 저항치가 다른 경우라도 전극의 사이즈를 일정하게 하는 것이 가능한 칩 저항기를 제공하는 것을 그 과제로 하고 있다. 또한, 본 발명은 그러한 칩 저항기를 효율적으로, 또한 적절하게 제조하는 것이 가능한 방법을 제공하는 것을 다른 과제로 하고 있다.

본 발명의 제1 측면에 의해 제공되는 칩 저항기는 바닥면, 이 바닥면과는 반대인 상면, 2개의 단부면 및 2개의 측면을 포함하는 칩 형상의 저항체와, 상기 저항체의 바닥면에 서로 이격되어 설치된 2개의 전극과, 상기 2개의 전극 사이에 설치된 절연체를 구비하고 있다. 상기 바닥면 및 상기 상면이 서로 이격되는 방향으로 본 경우에 있어서, 상기 2개의 전극 중 적어도 한쪽과 상기 절연체는 서로 중첩되어 있다.

바람직하게는, 상기 절연체는 전체적으로 평탄한 수지막이며, 상기 적어도 한쪽 전극은 상기 수지막 상을 연장하는 오버랩부를 포함하고 있다. 혹은, 상기 절연체는 상기 2개의 전극 사이에 위치하는 제1 부분과, 이 제1 부분에 일체적으로 형성된 제2 부분을 포함하고 있고, 이 제2 부분이 상기 적어도 한쪽의 전극 상을 연장하고 있다.

바람직하게는, 상기 칩 저항기는 상기 저항체의 상기 단부면 및 상기 전극을 덮는 납땜 작업 용이층을 더 구비하고 있다.

바람직하게는, 상기 칩 저항기는 상기 저항체의 상기 상면에 형성된 추가 절연막과, 이 추가 절연막을 거쳐서 서로 이격되는 2개의 보조 전극을 더 구비하고 있다.

본 발명의 제2 측면에 의해 제공되는 칩 저항기의 제조 방법은, 금속제 저항체 재료의 한쪽면에 절연막을 패턴 형성하는 공정과, 상기 한쪽면에 있어서 상기 절연막이 형성되어 있지 않은 영역 상과 상기 절연막 상에 걸쳐지도록 하여 도전층을 형성하는 공정과, 상기 도전층의 일부가 상기 절연막의 일부를 사이에 두고 이격되는 한 쌍의 전극으로서 형성되도록 상기 저항체 재료를 복수의 칩으로 분할하는 공정을 갖고 있다.

바람직하게는, 상기 저항체 재료는 금속제 플레이트 및 금속제 바아 중 어느 한쪽이다.

바람직하게는, 상기 도전층을 형성하는 공정은 상기 한쪽면 중 상기 절연막이 형성되어 있지 않은 영역 상과, 상기 절연막 상에 걸쳐지도록 하여 제1 도전층을 인쇄에 의해 형성하는 공정과, 상기 제1 도전층 상에 제2 도전층을 도금 처리에 의해 형성하는 공정을 포함한다.

바람직하게는, 상기 절연막의 패턴 형성은 후막 인쇄에 의해 행한다.

본 발명의 제3 측면에 의해 제공되는 칩 저항기의 제조 방법은 금속제 저항체 재료의 한쪽면에 제1 절연막을 패턴 형성하는 공정과, 상기 저항체 재료의 상기 한쪽면 중 상기 절연막이 형성되어 있지 않은 영역 상에 도전층을 형성하는 공정과, 상기 저항체 재료의 상기 한쪽면 중 상기 제1 절연막 상과, 상기 도전층 상에 걸쳐지도록 하여 제2 절연막을 패턴 형성하는 공정과, 상기 도전층의 일부가 상기 제1 절연막의 일부를 사이에 두고 이격되는 한 쌍의 전극으로서 형성되도록 상기 저항체 재료를 복수의 칩으로 분할하는 공정을 갖는다.

바람직하게는, 상기 제1 절연막 및 상기 제2 절연막의 패턴 형성은 후막 인쇄에 의해 행한다.

바람직하게는, 상기 도전층의 형성은 도금 처리에 의해 행한다.

본 발명의 그 밖의 특징 및 이점에 대해서는, 첨부 도면을 참조하여 이하에 행하는 상세한 설명에 의해 보다 명백해질 것이다.

도1은 본 발명의 제1 실시예를 기초로 하는 칩 저항기를 도시하는 사시도이다.

도2는 도1에 있어서의 II-II선에 따르는 단면도이다.

도3은 도1에 있어서의 III-III선에 따르는 단면도이다.

도4는 제1 실시예의 저항기를 도시하는 바닥면도이다.

도5a는 본 발명을 기초로 하는 칩 저항기의 제조에 이용되는 프레임을 도시하는 사시도이고, 도5b는 상기 프레임의 주요부를 도시하는 평면도이다.

도6a 및 도6b는 제1 실시예의 칩 저항기의 제조 방법의 일공정을 도시하는 평면도이다.

도7은 상기 제조 방법의 다른 일공정을 도시하는 평면도이다.

도8a 및 도8b는 상기 제조 방법의 또 다른 일공정을 도시하는 평면도이다.

도9는 본 발명의 제2 실시예를 기초로 하는 칩 저항기를 도시하는 단면도이다.

도10은 도9에 있어서의 X-X선에 따르는 단면도이다.

도11a 및 도11b는 제2 실시예의 칩 저항기의 제조 방법의 일공정을 도시하는 평면도이다.

도12a 및 도12b는 제2 실시예의 칩 저항기의 제조 방법의 다른 일공정을 도시하는 평면도이다.

도13a 및 도13b는 제2 실시예의 칩 저항기의 제조 방법의 또 다른 일공정을 도시하는 평면도이다.

도14a는 본 발명의 제3 실시예를 기초로 하는 칩 저항기를 도시하는 바닥면도이고, 도14b는 상기 칩 저항기의 제조 도중의 일상태를 도시한 도면이다.

도15는 종래의 칩 저항기의 일예를 도시하는 사시도이다.

본 발명의 바람직한 실시 형태에 대해, 도면을 참조하여 구체적으로 설명한다.

도1 내지 도4는 본 발명의 제1 실시예를 기초로 한 칩 저항기를 도시하고 있 다. 이 칩 저항기(A1)는 저항체(1), 절연막(21 내지 23), 한 쌍의 하방 전극(31), 한 쌍의 상방 전극(보조 전극)(33) 및 납땜을 용이하게 하기 위한 한 쌍의 도금층(4)(도4에서는 도시하지 않음)을 구비하고 있다. 칩 저항기(A1)는, 예를 들어 0.5 mΩ 내지 100 mΩ 정도의 낮은 저항치를 갖는다. 또한, 이 수치 범위는 단순한 예시이며, 본 발명이 이러한 낮은 저항치를 갖는 저항기에 한정되는 것은 아니다.

저항체(1)는 두께가 일정한 평면으로부터 보아 긴 직사각 형상을 한 칩이며, 도2 혹은 도3에 도시한 바와 같이 바닥면(1a), 상면(1b), 2개의 단부면(1c)(X방향으로 서로 이격) 및 2개의 측면(1d)(X방향으로 긴 형상)을 갖고 있다. 저항체(1)는, 예를 들어 Ni-Cu계 합금이나 Cu-Mn계 합금으로 이루어진다. 단, 본 발명은 이들에 한정되는 것은 아니며, 목표 저항치에 알맞은 저항율을 갖는 것 외의 재료를 이용하여 저항체(1)를 형성해도 좋다.

각 절연막(21 내지 23)은, 예를 들어 에폭시계 수지로 이루어진다. 절연막(21)은 저항체(1)의 바닥면(1a) 중 2개의 하방 전극(31) 사이의 영역을 덮도록 설치되어 있다. 절연막(22)은 저항체(1)의 상면(1b) 중 2개의 보조 전극(33) 사이의 영역을 덮도록 설치되어 있다. 절연막(23)은 저항체(1)의 각 측면(1d)을 전체적으로 덮도록 설치되어 있다.

한 쌍의 하방 전극(31)은 저항체(1)의 바닥면(1a)에 있어서 X방향으로 간격을 두고 설치되어 있다. 도2에 도시한 바와 같이, 각 전극(31)은 제1 도전층(31A) 상에 제2 도전층(31B)이 중첩된 2층 구조를 갖는다. 도2 및 도4로부터 이해되는 바와 같이, 각 전극(31)은 저항체(1)의 바닥면(1a)의 일부[절연막(21)에 의해 덮여 있지 않은 부분] 및 절연막(21)의 일부의 쌍방을 덮도록 형성되어 있다. 각 전극(31) 중 절연막(21)을 덮는 부분을, 이하에서는「오버랩부(부호 31c)」라 한다. 도4에 있어서, 오버랩부(31c)에는 해칭이 실시되어 있다.

한 쌍의 보조 전극(33)은, 저항체(1)의 상면(1b)에 있어서 절연막(22)을 사이에 두고 이격되도록 설치되어 있다. 보조 전극(33)은 하방 전극(31)의 제2 도전층(31B)과 동일 재질이며, 예를 들어 구리 도금 처리에 의해 형성된다.

도2에 도시한 바와 같이, 각 도금층(4)은 하방 전극(31), 보조 전극(33) 및 저항체(1)의 단부면(1c)을 덮는 일체 형성 부재이다. 도금층(4)은, 예를 들어 Sn으로 이루어지지만 다른 재료를 이용해도 좋다.

저항체(1)의 두께는, 예를 들어 0.1 mm 내지 1 mm 정도이며, 하방 전극(31) 및 보조 전극(33)의 두께는 예를 들어 30 내지 100 ㎛ 정도이다. 또한, 각 절연막(21 내지 23)의 두께는 예를 들어 20 ㎛ 정도이고, 도금층(4)의 두께는 예를 들어 5 ㎛ 정도이다. 저항체(1)의 길이 및 폭은, 예를 들어 2 내지 7 mm 정도이다. 물론, 저항체(1)의 사이즈는 상기 수치에 한정되지 않으며, 원하는 저항치에 따라서 적절한 사이즈로 하면 된다.

다음에, 상기한 칩 저항기(A1)의 제조 방법의 일예를 도5 내지 도8을 참조하여 설명한다.

우선, 저항체(1)의 재료가 되는 프레임을 준비한다. 도5a에 도시하는 프레임(F)은 두께가 균일한 금속판에 대해 펀칭 가공 등 하여 형성된다. 프레임(F)은 서로 평행하게 연장되는 복수의 바아(11)와, 이들 바아(11)를 지지하는 직사각 형상의 지지부(12)를 구비하고 있다. 인접하는 바아(11)끼리는 슬릿(13)을 사이에 두고 이격되어 있다. 각 바아(11)는 상기 바아의 길이 방향으로 이격된 2개의 연결부(14)에 의해 지지부(12)에 연결되어 있다. 도5b에 도시한 바와 같이, 각 연결부(14)의 폭(W1)은 바아(11)의 폭(W2)보다도 작다. 이로 인해, 연결부(14)를 비틀어 변형시켜, 각 바아(11)를 그 길이 축심 주위로 회전시키는 것이 용이하다. 도5a에 도시한 예에서는, 바아(11)를 화살표(N1) 방향으로 90도 회전시키고 있다. 이와 같이 바아(11)를 회전시킴으로써, 바아(11)의 측면(11d)에 대한 절연막(23)의 형성 작업(후술)을 용이하게 행할 수 있다.

프레임(F)을 준비한 후에는, 각 바아(11)의 제1면(11a)(예를 들어 도5에 있어서의 상면) 및 그 반대인 제2면(11b)(도5에 있어서의 하면) 상에 복수의 직사각 형상 절연막을 형성한다. 구체적으로는, 도6a에 도시한 바와 같이 각 바아(11)의 제1면(11a) 상에는 복수의 절연막(21)을 상기 바아의 길이 방향으로 서로 이격하도록 형성한다. 마찬가지로, 도6b에 도시한 바와 같이 각 바아(11)의 제2면(11b) 상에는 복수의 절연막(22)을 상기 바아의 길이 방향으로 서로 이격하도록 형성한다. 각 절연막(21, 22)은 동일한 재료(예를 들어, 에폭시 수지)를 이용한 후막 인쇄에 의해 형성된다. 후막 인쇄에 따르면, 절연막(21, 22)을 원하는 치수로 정확하게 마무리할 수 있다. 절연막(22)의 표면에는, 저항기의 특성 등을 나타내는 마킹을 실시해도 좋다.

계속해서, 도7에 도시한 바와 같이 각 바아(11)의 제1면(11a) 상에 복수의 직사각 형상 도전층(31A)을 상기 바아의 길이 방향으로 서로 이격하도록 형성한다. 각 도전층(31A)은 절연막(21)이 형성되어 있지 않은 영역의 일부분과, 절연막(21)의 일부분의 쌍방 상에 형성되어 있다. 절연막(21)이 형성되어 있지 않은 영역에는, 도전층(31A) 미형성 부분이 존재하고 있고, 이 도전층 미형성 부분에서는 바아(11)의 표면이 노출되어 있다. 이로 인해, 후술하는 도금 처리에 의해 도전층 미형성 부분에는 도전층(31B)이 직접 형성되고, 바아(11)에 대한 도전층(31B)의 접합이 확실하게 행해진다. 도전층(31A)의 형성 프로세스는, 예를 들어 은을 주성분으로 하는 금속 입자를 포함한 페이스트를 인쇄하는 스텝을 포함한다. 이러한 인쇄 수법에 따르면, 도전층(31A)을 원하는 치수로 정확하고 또한 용이하게 형성할 수 있다.

계속해서, 각 바아(11)의 각 측면(11d)에 절연막(23)을 형성한다(도8a 참조). 절연막(23)의 형성에는 절연막(21, 22)의 형성에 이용한 재료와 동일한 재료를 이용한다. 각 측면(11d)에 절연막(23)을 형성할 때에는, 우선 각 바아(11)를 도5a의 가상선으로 나타낸 자세까지 회전시킨다. 그 후, 측면(11d)을 도료액 중에 침지시킴으로써 상기 측면에 도료를 부착시킨다. 마지막으로, 부착된 도료를 건조시킨다.

계속해서, 도8a 및 8b에 도시한 바와 같이 각 바아(11)의 제1면(11a) 및 제2면(11b) 상에 각각 도전층(31B') 및 도전층(33')을 구리 도금 처리에 의해 형성한다. 보다 구체적으로는, 도8a에 도시한 바와 같이 도전층(31B')은 제1면(11a) 상에 있어서 상술한 도전층 미형성 부분 및 도전층(31A)(도7 참조)을 덮도록 형성된 다. 각 도전층(31B')은 전극(31)의 일부분의 원형이 된다. 또한, 도8b에 도시한 바와 같이 도전층(33')은 제2면(11b) 상에 있어서 절연막(22)이 형성되어 있지 않은 부분에 형성된다. 각 도전층(33')은 보조 전극(33)의 원형이 된다.

상술한 바와 같이, 도전층(31A)은 절연막(21) 상에도 형성되어 있다. 이로 인해, 도금 처리에 의해 도전층(31B')을 절연막(21) 상에 용이하게 형성할 수 있다. 또한, 도금 처리에 따르면 도전층(31B', 33')을 동시에 형성할 수 있다. 그로 인해, 각 도전층(31B', 33')을 개별 형성하는 경우와 비교하여 생산 효율이 향상된다.

상기 도금 처리 후에는, 도8a 및 도8b에 도시한 바와 같이 각 바아(11)를 가상선(C1)에 따라 절단하여 복수의 칩 저항기(A1')로 분할한다. 가상선(C1)은 바아(11)의 길이 방향에 대해 직교하는 방향으로 연장된다. 또한, 각 가상선(C1)은 도전층(33')을 균등하게 2분할하는 위치에 있다. 이러한 방식으로 얻어진 각 저항기(A1')는 한 쌍의 하방 전극(31) 및 한 쌍의 보조 전극(33)을 포함하고 있다. 1개의 프레임(F)으로 복수개의 칩 저항기(A1')를 제작할 수 있으므로 생산성은 양호하다.

계속해서, 칩 저항기(A1')의 저항체(1)의 각 단부면(1c), 각 전극(31)의 표면 및 각 보조 전극(33)의 표면 상에 도금층(4)을 형성한다. 도금층(4)의 형성은 예를 들어 배럴 도금에 의해 행한다. 이 배럴 도금 처리는 복수의 칩 저항기(A1')를 1개의 배럴 도금에 수용하여 행한다. 각 칩 저항기(A1')는 저항체(1)의 각 단부면(1c), 각 전극(31)의 표면 및 각 보조 전극(33)의 표면의 금속면이 노출된 구 조를 갖고 있고, 이들 이외의 부분은 절연막(21 내지 23)에 의해 덮여 있다. 따라서, 상기한 금속면에 대해서만 효율적이고, 또한 적절하게 도금층(4)을 형성할 수 있다. 또한, 도금층(4)을 형성하기 전에 상기한 금속면에, 예를 들어 Ni로 이루어지는 보호막을 형성하고, 그 후 도금층(4)을 형성해도 좋다. 이와 같이 하여 보호막을 형성하면, 전극(31) 및 보조 전극(33)의 산화 방지를 도모할 수 있으므로 적합하다. 보호막의 형성도, 예를 들어 배럴 도금 처리에 의해 행할 수 있다. 상기한 일련의 작업 공정에 의해, 도1 내지 도4에 도시하는 칩 저항기(A1)를 효율적으로 제조할 수 있다.

칩 저항기(A1)는, 예를 들어 회로 기판에 대해 땜납 리플로우 등의 수법을 이용하여 면 실장된다. 땜납 리플로우에서는, 회로 기판에 형성된 도전성 단자 상에 전극(31)이 위치하도록 칩 저항기(A1)를 적재한 후 상기 기판 및 저항기(A1)를 리플로우 노 내에서 가열한다.

다음에, 칩 저항기(A1)의 작용에 대해 설명한다.

도2에 도시한 바와 같이, 상술한 칩 저항기(A1)에서는 각 하방 전극(31)의 오버랩부(31c)가 절연막(21) 상에 얹힌 상태로 되어 있다. 즉, 상하 방향[바닥면(1a) 및 상면(1b)이 이격하는 방향]에 대해 시선이 평행이 되도록 본 경우(이하, 단순히「상하 방향으로 본 경우」라 함)에 있어서, 각 하방 전극(31) 및 절연막(21)은 적어도 부분적으로 오버랩되어 있다. 좌측의 전극(31)에 관하여 말하면, 그 오버랩부(31c)는 상기 좌측 전극(31)과 저항체(1)의 직접 접촉 영역(「좌측 접촉 영역」)으로부터 우측 방향으로 연장되어 있다. 마찬가지로, 우측의 전극(31) 에 있어서는 그 오버랩부(31c)는 상기 우측 전극(31)과 저항체(1)의 직접 접촉 영역(「우측 접촉 영역」)으로부터 좌측 방향으로 연장되어 있다.

이러한 구성에 따르면, 칩 저항기(A1)의 저항치는 2개의 하방 전극(31) 사이의 최단 거리[즉 2개의 오버랩부(31c) 사이의 거리]에 의해 정해지는 것은 아니며, 좌측 접촉 영역과 우측 접촉 영역 사이의 최단 거리(「저항치 규정 거리」)에 의해 정해진다. 한편, 도5 내지 도8을 참조하여 설명한 제조 방법에 따르면, 상기 저항치 규정 거리는 절연막(21)의 치수(s1)와 동등해진다. 즉, 절연막(21)의 치수(s1)를 변경함으로써 상기 저항치 규정 거리를 변경하고, 나아가서는 칩 저항기(A1)의 저항치를 변경할 수 있다. 이 때에, 각 하방 전극(31)의 치수(s2)를 변경할 필요는 없다.

상술한 바와 같이, 칩 저항기(A1)에 있어서는 그 저항치를 변경할 때에 전극(31)의 치수(s2)를 변경할 필요가 없다. 그로 인해, 전기 회로의 사양 변경 등에 의해 회로 기판에 실장하는 칩 저항기(A1)의 저항치를 변경하는 경우에 있어서, 기판상의 접속 단자부의 사이즈를 변경할 필요는 없다. 또한, 저항치가 서로 다른 복수의 칩 저항기(A1)를 단일의 회로 기판에 실장하는 경우, 각각의 저항기(A1)에 대응하는 접속 단자부의 사이즈를 동일하게 할 수 있다.

칩 저항기(A1)에 있어서는, 각 하방 전극(31)의 치수(s2)의 초기 설정치를 크게 할수록 절연막(21)의 치수(s1)의 가변 범위가 커져 저항기(A1)의 저항치 조절 범위를 넓게 할 수 있다. 또한, 전극(31)의 치수(s2)가 커질수록 통전에 의해 저항체(1)에서 발생한 열을 전극(31)을 통해 효율적으로 방열할 수 있다. 또한, 전 극(31)의 치수(s2)가 커질수록 전극(31)의 땜납 접합 면적이 커져 회로 기판에 대한 접합 강도가 높아진다.

칩 저항기(A1)는 다음과 같은 기술적 효과도 발휘한다. 즉, 저항기(A1)를 땜납 리플로우에 의해 회로 기판에 고정할 때에는 도금층(4)이 용융한다. 상술한 바와 같이, 각 도금층(4)은 저항체(1)의 단부면(1c) 상 및 보조 전극(33)의 표면 상에도 형성되어 있다. 이로 인해, 납땜시에 도1의 가상선으로 나타내는 땜납 필렛(Hf)이 형성된다. 따라서, 예를 들어 땜납 필렛(Hf)의 형상을 눈으로 확인함으로써 칩 저항기(A1)의 실장 상태의 적합 여부를 판단할 수 있다. 또한, 땜납 필렛(Hf)의 형성은 회로 기판에 대한 칩 저항기(A1)의 접합 강도를 높이는 데에도 도움이 된다.

한 쌍의 보조 전극(33)은 통전에 의해 저항체(1)에서 발생한 열을 대기 중으로 릴리프시키는 역할을 다할 수 있어 방열 효과의 향상에 이바지한다. 또한, 보조 전극(33)은 예를 들어 다음과 같은 사용이 가능하다. 즉, 한 쌍의 전극(31)을 전류용 전극으로서 이용하는 한편, 한 쌍의 보조 전극(33)을 전압용 전극으로서 이용한다. 전기 회로의 전류 검출을 행하는 경우, 저항기(A1)[저항치는 기지(旣知)]를 한 쌍의 전류용 전극[전극(31)]을 거쳐서 전기 회로에 직렬로 접속하고, 한 쌍의 전압용 전극[보조 전극(33)]은 전압계에 접속한다. 이러한 설정하에 칩 저항기(A1)의 저항체(1)에 있어서의 전압 강하를 상기 전압계를 이용하여 측정한다. 이 측정된 전압치 및 저항기(A1)의 저항치에 오옴의 법칙을 적용함으로써 저항체(1)에 흐르는 전류치를 구할 수 있다.

절연막(21)은 후막 인쇄에 의해 형성되므로, 소정의 목표 사이즈로 정밀도 좋게 형성하는 것이 가능하다. 이로 인해, 절연막(21)의 치수(s1)에 의해 규정되는 저항치의 설정 오차를 작게 할 수 있다.

도9 및 도10은 본 발명의 제2 실시예를 기초로 하는 칩 저항기(A2)를 나타내고 있다. 또한, 이하의 실시예에 있어서 상기 제1 실시예와 동일 또는 유사한 요소에는 동일한 부호를 붙이고 있다.

칩 저항기(A2)는 저항체(1), 절연막(21 내지 23), 한 쌍의 하방 전극(32), 한 쌍의 보조 전극(33) 및 한 쌍의 도금층(4)을 구비하고 있다. 한 쌍의 하방 전극(32)은 서로 소정의 간격(「저항치 규정 거리」)을 두고 설치되어 있다. 각 전극(32)은 저항체(1)의 바닥면(1a) 중, 절연막(21)이 형성되어 있지 않은 영역을 덮도록 형성되어 있지만, 절연막(21)에는 얹히지 않는 구성으로 되어 있다. 절연막(21)은 제1 절연층(21A)과 이 제1 절연층 상에 중첩된 제2 절연층(21B)으로 이루어진다. 제1 및 제2 절연층(21A, 21B)은, 후술하는 바와 같이 동일한 수지재에 의해 형성되어 있고, 절연막(21)은 실질적으로는 단일편 요소이다. 도9에 도시한 바와 같이, 제1 절연층(21A)은 하방 전극(32) 사이에 형성되어 있다. 제2 절연층(21B)은, 양 전극(32)에 부분적으로 중첩되는 오버랩부(21c)를 갖고 있다. 즉, 상하 방향으로 본 경우에 있어서 절연막(21) 및 각 전극(32)은 적어도 부분적으로 오버랩되어 있다.

상기한 칩 저항기(A2)의 제조 방법을 도11 내지 도13을 참조하여 설명한다.

우선, 제1 실시예에 있어서 이용한 것과 동일한 프레임(F)을 준비한다. 계 속해서, 도11a 및 도11b에 도시한 바와 같이, 프레임(F)의 각 바아(11)의 제1면(11a) 상 및 제2면(11b) 상에 복수의 직사각 형상 제1 절연층(21A)(도11a) 및 복수의 직사각 형상 절연막(22)(도11b)을 형성한다. 절연층(21A) 및 절연막(22)의 형성은, 예를 들어 동일한 에폭시 수지를 이용하여 후막 인쇄함으로써 행한다. 후막 인쇄에 따르면, 절연층(21A) 및 절연막(22)의 폭이나 두께를 원하는 치수로 정확하게 마무리할 수 있다.

계속해서, 각 바아(11)의 각 측면(11d)에 절연막(23)을 형성한다. 절연막(23)의 형성에는, 절연층(21A) 및 절연막(22)의 형성에 이용한 재료와 동일한 재료를 이용한다. 절연막(23)은 제1 실시예에 있어서의 절연막(23)의 경우와 동일한 방법에 의해 형성할 수 있다.

계속해서, 도12a 및 도12b에 도시하는 바와 같이 각 바아(11)의 제1면(11a) 및 제2면(11b) 중 상기 절연층(21A)이 형성되어 있지 않은 부분과 상기 절연막(22)이 형성되어 있지 않은 부분에 복수개씩의 도전층(32', 33')(크로스 해칭으로 나타낸 부분)을 형성한다. 제1면(11a) 상의 각 도전층(32')은 하방 전극(32)의 원형이 되는 부분이며, 제2면(11b) 상의 각 도전층(33')은 보조 전극(33)의 원형이 되는 부분이다. 각 도전층(32', 33')의 형성은, 예를 들어 구리 도금 처리에 의해 행한다.

계속해서, 도13a에 도시하는 바와 같이 각 바아(11)의 제1면(11a)에 있어서 직사각 형상의 복수의 제2 절연층(21B)을 형성한다. 각 제2 절연층(21B)은 제1 절연층(21A) 상과, 그 양측에 위치하는 도전층(32') 상에 걸쳐지도록 형성되어 있다. 제2 절연층(21B)의 형성은 제1 절연층(21A) 및 절연막(22, 23)과 동일한 재료를 이용하여 후막 인쇄함으로써 행한다.

제2 절연층(21B)의 형성 후에는, 도13a 및 도13b에 도시한 바와 같이 각 바아(11)를 절단하여 복수의 칩 저항기(A2')로 분할한다. 이 작업에서는 제1 및 제2 절연층(21A, 21B)을 사이에 두고, 그 양측에 2개의 도전층(32')의 일부분이 포함되도록 각 바아(11)를 가상선(C2)으로 절단한다. 이 가상선(C2)으로 나타내는 절단 위치는, 각 도전층(32', 33')을 균등하게 2분할하는 위치이며, 그 절단 방향은 바아(11)의 길이 방향에 직교하는 방향이다. 이에 의해, 칩 저항기(A2')에는 한 쌍의 하방 전극(32) 및 한 쌍의 보조 전극(33)이 형성되게 된다. 계속해서, 칩 저항기(A2')의 저항체(1)의 각 단부면(1c), 각 하방 전극(32)의 표면 및 각 보조 전극(33)의 표면 상에 배럴 도금 처리에 의해 도금층(4)을 형성한다. 상기한 일련의 작업 공정에 의해 도9 및 도10에 도시하는 칩 저항기(A2)를 효율적으로 제조할 수 있다.

다음에, 칩 저항기(A2)의 작용에 대해 설명한다.

도9에 잘 나타나 있는 바와 같이, 칩 저항기(A2)의 저항치는 제1 절연층(21A)의 치수(s3)에 의해 규정할 수 있고, 상기 치수(s3)를 변경함으로써 저항기(A2)의 저항치를 변경하는 것이 가능하다. 또한, 칩 저항기(A2)에서는 제2 절연층(21B)의 오버랩부(21c)가 하방 전극(32)에 부분적으로 중첩되어 있다. 이로 인해, 저항치를 변경하기 위해 절연층(21A)의 치수(s3)를 변경한 경우라도 전극(32)의 노출 부분의 치수(s4)를 일정하게 할 수 있다. 그 결과, 제1 실시예와 동일한 기술적 효과를 발휘할 수 있다.

도14a 및 도14b는 본 발명의 제3 실시예를 기초로 하는 칩 저항기(A3)를 도시한다. 칩 저항기(A3)에서는, 도14b에 도시한 바와 같이 저항체(1)의 바닥면(1a)에 4개의 전극(32B)이 설치되어 있다. 이들 전극(32B)은 저항체(1)의 바닥면(1a)에 열십(十)자 형상의 절연층(21A)을 형성한 후, 바닥면(1a)에 대해 도금 처리를 행함으로써 형성된다. 그 후, 제2 절연층(21B)을 형성함으로써 칩 저항기(A3)를 얻을 수 있다. 또한, 설명의 편의상 상기 도면에 있어서는 납땜을 용이하게 하기 위한 도금층의 도시를 생략하고 있다.

칩 저항기(A3)는 4개의 전극(32B)을 갖고 있으므로, 다음과 같이 사용하는 것이 가능하다. 즉, 칩 저항기(A3)의 저항치를 기지로 하고, 4개의 전극(32B) 중 2개의 전극을 전류용 전극으로서 이용하고, 나머지 2개의 전극을 전압용 전극으로서 이용한다. 한 쌍의 전압용 전극에 대해서는 전기 회로에 전류가 흐르도록 전기 접속을 도모하는 동시에, 한 쌍의 전압용 전극에는 전압계를 접속하여 전압용 전극의 전압 강하량을 측정한다. 이 측정한 전압치 및 기지의 저항치를 오옴 법칙에 적용시킴으로써 저항체(1)에 흐르는 전류의 값을 알 수 있다.

본 발명은 상술한 각 실시예에 한정되지 않는다. 본 발명에 관한 칩 저항기의 각 부분의 구체적인 구성은 다양하게 설계 변경 가능하다. 예를 들어, 제1 실시예에 있어서의 한 쌍의 하방 전극(31)은 금속 페이스트를 인쇄하여 소성함으로써 형성된 1층 구조라도 좋다.

상기 제1 실시예에 있어서는, 하방 전극(31)의 양방이 절연막(21) 상에 중첩 되도록 형성되어 있지만, 한 쌍의 전극(31) 중 어느 한쪽만이 절연막(21) 상에 중첩되도록 형성되어 있어도 좋다. 마찬가지로, 상기 제2 실시예에 있어서 제2 절연층(21B)이 하방 전극(32)의 양방에 중첩되도록 형성되어 있지만, 어느 한쪽에만 중첩되도록 형성되어 있어도 좋다.

상술한 각 칩 저항기 제조 방법에 있어서는 프레임 대신에 플레이트 형상 부재를 이용해도 좋다. 이 경우, 플레이트 형상 부재의 한쪽면 및 그 반대의 면에 절연막(21, 22)을 형성한 후, 이 플레이트 형상 부재를 복수의 바아로 분할한다. 분할 후, 각 바아의 측면에 절연막(23)을 형성하는 등의 공정을 거쳐서 원하는 칩 저항기를 제조한다. 또한, 플레이트 형상 부재를 분할하는 수법 대신에 처음부터 바아 형상인 부재를 작성한 후에 소정의 수속을 거쳐서 칩 저항기를 제조해도 좋다.

Claims (12)

1. 바닥면, 이 바닥면과는 반대인 상면, 2개의 단부면 및 2개의 측면을 포함하는 칩 형상의 저항체와,

   상기 저항체의 바닥면에 서로 이격되어 설치된 2개의 전극과,

   상기 2개의 전극 사이에 설치된 절연체를 구비하고 있고,

   상기 바닥면 및 상기 상면이 서로 이격되는 방향으로 본 경우에 있어서, 상기 2개의 전극 중 적어도 한쪽과 상기 절연체는 서로 중첩되어 있는 칩 저항기.
2. 제1항에 있어서, 상기 절연체는 전체적으로 평탄한 수지막이며, 상기 적어도 한쪽 전극은 상기 수지막 상을 연장하는 오버랩부를 포함하고 있는 칩 저항기.
3. 제1항에 있어서, 상기 절연체는 상기 2개의 전극 사이에 위치하는 제1 부분과, 이 제1 부분에 일체적으로 형성된 제2 부분을 포함하고 있고, 이 제2 부분이 상기 적어도 한쪽의 전극 상을 연장하고 있는 칩 저항기.
4. 제1항에 있어서, 상기 저항체의 상기 단부면 및 상기 전극을 덮는 납땜 작업 용이층을 더 구비하는 칩 저항기.
5. 제1항에 있어서, 상기 저항체의 상기 상면에 형성된 추가 절연막과, 이 추가 절연막을 거쳐서 서로 이격되는 2개의 보조 전극을 더 구비하는 칩 저항기.
6. 금속제 저항체 재료의 한쪽면에 절연막을 패턴 형성하는 공정과,

   상기 한쪽면에 있어서, 상기 절연막이 형성되어 있지 않은 영역 상과, 상기 절연막 상에 걸쳐지도록 하여 도전층을 형성하는 공정과,

   상기 도전층의 일부가 상기 절연막의 일부를 사이에 두고 이격되는 한 쌍의 전극으로서 형성되도록 상기 저항체 재료를 복수의 칩으로 분할하는 공정을 갖는 것을 특징으로 하는 칩 저항기의 제조 방법.
7. 제6항에 있어서, 상기 저항체 재료는 금속제 플레이트 및 금속제 바아 중 어느 한쪽인 칩 저항기의 제조 방법.
8. 제6항에 있어서, 상기 도전층을 형성하는 공정은 상기 한쪽면 중 상기 절연막이 형성되어 있지 않은 영역 상과, 상기 절연막 상에 걸쳐지도록 하여 제1 도전층을 인쇄에 의해 형성하는 공정과, 상기 제1 도전층 상에 제2 도전층을 도금 처리에 의해 형성하는 공정을 포함하는 칩 저항기의 제조 방법.
9. 제6항에 있어서, 상기 절연막의 패턴 형성은 후막 인쇄에 의해 행하는 칩 저항기의 제조 방법.
10. 금속제 저항체 재료의 한쪽면에 제1 절연막을 패턴 형성하는 공정과,

    상기 저항체 재료의 상기 한쪽면 중 상기 절연막이 형성되어 있지 않은 영역 상에 도전층을 형성하는 공정과,

    상기 저항체 재료의 상기 한쪽면 중 상기 제1 절연막 상과, 상기 도전층 상에 걸쳐지도록 하여 제2 절연막을 패턴 형성하는 공정과,

    상기 도전층의 일부가 상기 제1 절연막의 일부를 사이에 두고 이격되는 한 쌍의 전극으로서 형성되도록 상기 저항체 재료를 복수의 칩으로 분할하는 공정을 갖는 것을 특징으로 하는 칩 저항기의 제조 방법.
11. 제10항에 있어서, 상기 제1 절연막 및 상기 제2 절연막의 패턴 형성은 후막 인쇄에 의해 행하는 칩 저항기의 제조 방법.
12. 제10항에 있어서, 상기 도전층의 형성은 도금 처리에 의해 행하는 칩 저항기의 제조 방법.

Images