KR20200037511A

KR20200037511A - 바리스터

Info

Publication number: KR20200037511A
Application number: KR1020180116805A
Authority: KR
Inventors: 김익섭; 김정일; 김용성; 오은주; 배수림; 김해인
Original assignee: 삼성전기주식회사
Priority date: 2018-10-01
Filing date: 2018-10-01
Publication date: 2020-04-09
Also published as: CN110970186A; US20200105444A1; US10706994B2

Abstract

본 발명의 일 실시 예에 따른 바리스터는, 바리스터 소체와, 바리스터 소체의 일측에 배치된 제1 단자와, 바리스터 소체의 타측에 배치된 제2 단자와, 바리스터 소체의 상부에 배치되고 제1 단자에 전기적으로 연결되어 바리스터 소체의 타측을 향하여 연장된 제1 전극과, 바리스터 소체의 하부에 배치되고 제2 단자에 전기적으로 연결되어 바리스터 소체의 일측을 향하여 연장된 제2 전극을 포함할 수 있다.

Description

바리스터{Varistor}

본 발명은 바리스터에 관한 것이다.

현재의 첨단 IT 단말기등 정보통신 기기들은 소형화와 저전력화 구현을 위해 집적도가 증가되고 미세선폭 기술이 적용된 반도체 소자/칩/모듈을 사용하고 적층 세라믹 캐패시터(MLCC)와 같은 고효율의 수동소자를 사용할 수 있다.

그러나, 이러한 반도체 소자/칩/모듈과 수동소자는 내전압 등에 있어서 취약해지는 단점을 가지므로, 다양한 경로로 유발되는 써지(surge)나 정전기방전(ESD)에 의해서 파괴되거나 오동작등의 장애를 유발할 수 있다.

바리스터는 이러한 써지를 흡수하거나 정전기방전을 필터링하기 위해 사용될 수 있다.

또한, 현재 자동차의 전자화가 급속하게 진행되는 추세로서 자동차는 더 이상 기계적인 생산품이 아닌 ICT융합에 따른 고도로 전자화된 전자제품으로 되가는 추세이다.

이러한 자동차에 포함된 반도체 소자/칩/모듈과 수동소자도 써지나 정전기방전에 의해서 파괴되거나 오동작등의 장애를 유발할 수 있다.

예를 들어, 자율주행 스마트 카등은 이러한 오동작에 따라 운전자와 보행자등의 안전에 취약해질 수 있으므로, 써지의 회로내 유입을 적응 차단하고 제어하는 것에 더욱 높은 비중을 두게 된다.

따라서, 이러한 자동차는 반도체 소자/칩/모듈과 수동소자를 보호하기 위한 바리스터를 사용할 수 있다.

이처럼, 바리스터가 사용되는 분야는 점차 넓어지고 있으며, 바리스터는 보호대상/목적에 따라 다양한 특성을 가질 필요가 있다.

예를 들어, 전장부품으로 사용되는 바리스터는 IT 단말기에 사용되는 바리스터에 비해 높은 항복전압, 높은 캐패시턴스를 가지도록 설계될 수 있으며, IT 단말기에 사용되는 바리스터는 고주파 신호손실을 줄이기 위해 낮은 캐패시턴스를 가지도록 설계될 수 있다. 또한, 바리스터는 보호대상이 소형일 경우에 수 ~ 수십 volt 수준의 저 항복전압을 가지도록 설계될 수 있으며, 보호대상에 따라 수백 volt ~ 수천 volt 수준의 항복전압을 가지도록 설계될 수도 있다.

공개특허공보 제10-2014-0112884호

본 발명은 특성(예: 항복전압, 캐패시턴스, I-V 커브 기울기, ESD 노이즈 흡수능, 최대전류 등)을 쉽고 다양하게 조절할 수 있는 구조의 바리스터를 제공한다.

본 발명의 일 실시 예에 따른 바리스터는, 바리스터 소체; 상기 바리스터 소체의 일측에 배치된 제1 단자; 상기 바리스터 소체의 타측에 배치된 제2 단자; 상기 바리스터 소체의 상부에 배치되고 상기 제1 단자에 전기적으로 연결되어 상기 바리스터 소체의 타측을 향하여 연장된 제1 전극; 및 상기 바리스터 소체의 하부에 배치되고 상기 제2 단자에 전기적으로 연결되어 상기 바리스터 소체의 일측을 향하여 연장된 제2 전극; 을 포함할 수 있다.

본 발명의 일 실시 예에 따른 바리스터는, 특성(예: 항복전압, 캐패시턴스, I-V 커브 기울기, ESD 노이즈 흡수능, 최대전류 등)을 쉽고 다양하게 조절할 수 있다.

설계에 따라, 본 발명의 일 실시 예에 따른 바리스터는, 바리스터 소체의 상면, 하면 및/또는 측면의 스파크(spark) 발생을 방지하여 더욱 안정적인 특성을 가질 수 있다.

도 1a 및 도 1b는 본 발명의 일 실시 예에 따른 바리스터를 나타낸 사시도이다.
도 2a 및 도 2b는 본 발명의 일 실시 예에 따른 바리스터를 나타낸 측면도이다.
도 3a는 본 발명의 일 실시 예에 따른 바리스터의 1개의 전극의 연장길이 변화를 나타낸 측면도이다.
도 3b는 본 발명의 일 실시 예에 따른 바리스터의 2개의 전극의 연장길이 변화를 나타낸 측면도이다.
도 3c는 본 발명의 일 실시 예에 따른 바리스터의 서로 오버랩된 제1 및 제2 전극의 연장길이 변화를 나타낸 측면도이다.
도 4a는 본 발명의 일 실시 예에 따른 바리스터의 연장길이 변화를 나타낸 평면도이다.
도 4b는 본 발명의 일 실시 예에 따른 바리스터의 폭을 나타낸 평면도이다.
도 5a는 본 발명의 일 실시 예에 따른 바리스터의 전극의 연장길이에 따른 캐패시턴스와 항복전압을 나타낸 그래프이다.
도 5b는 본 발명의 일 실시 예에 따른 바리스터의 전극의 연장길이에 따른 전압 과도를 나타낸 그래프이다.
도 5c는 본 발명의 일 실시 예에 따른 바리스터의 오버랩되지 않은 전극의 연장길이에 따른 I-V특성을 나타낸 그래프이다.
도 5d는 본 발명의 일 실시 예에 따른 바리스터의 오버랩되는 전극의 연장길이에 따른 I-V특성을 나타낸 그래프이다.
도 6a는 본 발명의 일 실시 예에 따른 바리스터의 제조과정을 예시한 도면이다.
도 6b는 본 발명의 일 실시 예에 따른 바리스터의 제조과정을 예시한 순서도이다.

본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

본 발명의 실시형태들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.

이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.

도 1a 및 도 1b는 본 발명의 일 실시 예에 따른 바리스터를 나타낸 사시도이다.

도 1a를 참조하면, 본 발명의 일 실시 예에 따른 바리스터(100a)는, 바리스터 소체(110), 제1 전극(121a), 제2 전극(122a), 제1 단자(131a) 및 제2 단자(132a)를 포함하고, 제1 전극(121a)과 제2 전극(122a)이 두께방향(T)으로 오버랩되지 않는 구조를 가질 수 있다.

도 1b를 참조하면, 본 발명의 일 실시 예에 따른 바리스터(100b)는, 바리스터 소체(110), 제1 전극(121b), 제2 전극(122b), 제1 단자(131a) 및 제2 단자(132a)를 포함하고, 제1 전극(121b)과 제2 전극(122b)이 두께방향(T)으로 오버랩되는 구조를 가질 수 있다.

바리스터 소체(110)는 복수의 지점 간의 전압에 따라 상기 복수의 지점 사이의 저항값이 변하는 특성을 가질 수 있다. 즉, 바리스터 소체(110)는 I-V(전류-전압) 특성이 비선형적인 특성을 가질 수 있다. 예를 들어, 바리스터 소체(110)는 ZnO를 포함하여 ZnO-Bi2O3계와 ZnO-Pr6O11계로 구현될 수 있으며, Zn, Bi, Sb, Co, Mn, Si, Ni 및 Zr 등의 첨가제를 포함할 수 있다. 상기 첨가제는 바리스터 소체(110)의 2차 결정상 생성 및 액상 생성에 관여할 수 있다.

제1 단자(131a)는 바리스터 소체(110)의 일측에 배치될 수 있다.

제2 단자(132a)는 바리스터 소체(110)의 타측에 배치될 수 있다.

제1 전극(121a, 121b)은 바리스터 소체(110)의 상부에 배치되고 제1 단자(131a)에 전기적으로 연결되어 바리스터 소체(110)의 타측을 향하여 연장될 수 있다.

제2 전극(122a, 122b)은 바리스터 소체(110)의 하부에 배치되고 제2 단자(132a)에 전기적으로 연결되어 바리스터 소체(110)의 일측을 향하여 연장될 수 있다.

제1 전극(121a, 121b)과 제2 전극(122a, 122b)은 서로 전기적으로 분리될 수 있다. 제1 전극(121a, 121b)과 제2 전극(122a, 122b) 사이에 걸리는 전압이 낮을 경우, 바리스터 소체(110)는 높은 저항값을 가져서 제1 전극(121a, 121b)과 제2 전극(122a, 122b) 사이를 절연시킬 수 있다.

바리스터 소체(110)의 저항값은 제1 전극(121a, 121b)과 제2 전극(122a, 122b) 사이에 걸리는 전압이 높아질수록 낮아질 수 있으며, 상기 전압이 바리스터(100a, 100b)의 항복전압보다 높을 경우에 급격히 낮아질 수 있다.

즉, 제1 전극(121a, 121b)과 제2 전극(122a, 122b) 사이에 걸리는 전압은 바리스터(100a, 100b) 내부에서 제1 전극(121a, 121b)과 제2 전극(122a, 122b) 사이의 최단루트에 집중하여 전기장을 형성시킬 수 있다. 상기 전기장은 제1 전극(121a, 121b)의 일단과 제2 전극(122a, 122b)의 일단에 전자를 축적시킬 수 있으며, 상기 전자를 상기 최단루트를 따라 세울 수 있다. 이때 상기 전자가 세워지는 높이는 상기 전기장의 크기가 클수록 높아질 수 있다.

상기 전기장이 항복전압에 대응되는 크기보다 클 경우, 제1 전극(121a, 121b)의 일단의 전자와 제2 전극(122a, 122b)의 일단의 전자는 서로 만날 수 있다. 이때, 바리스터(100a, 100b)는 상기 최단루트를 중심으로 전기적 경로를 제공할 수 있다.

따라서, 바리스터(100a, 100b)의 항복전압은 제1 전극(121a, 121b)과 제2 전극(122a, 122b) 간의 최단거리가 길수록 높을 수 있다.

즉, 본 발명의 일 실시 예에 따른 바리스터(100a, 100b)는 제1 전극(121a, 121b) 및/또는 제2 전극(122a, 122b)의 연장길이를 조절함으로써 다양한 항복전압을 가질 수 있다.

한편, 본 발명의 일 실시 예에 따른 바리스터(100b)는 제1 전극(121b)과 제2 전극(122b)의 두께방향 오버랩 영역의 크기를 조절함으로써 다양한 캐패시턴스를 가질 수 있다.

본 발명의 일 실시 예에 따른 바리스터(100a, 100b)의 큰 전류가 흐른 후에 전압이 안정되기까지 안정시간(settling time)은 바리스터(100a, 100b)의 캐패시턴스가 클수록 짧을 수 있으며, 바리스터(100a, 100b)의 최대전류는 상기 캐패시턴스가 클수록 클 수 있다.

따라서, 본 발명의 일 실시 예에 따른 바리스터(100b)는 제1 전극(121a, 121b) 및/또는 제2 전극(122a, 122b)의 오버랩 영역 크기를 조절함으로써 다양한 ESD 노이즈 흡수능 및 다양한 최대전류를 가질 수 있다.

한편, 제1 및 제2 단자(131a, 132a)는 각각 바리스터 소체(110)의 폭방향 측면으로 연장되지 않은 형태를 가질 수 있다. 이에 따라, 본 발명의 일 실시 예에 따른 바리스터(100a, 100b)는 바리스터 소체(110)의 폭방향 측면에서의 스파크(spark) 발생을 줄일 수 있으므로, 안정적인 특성(예: 항복전압, ESD 노이즈 흡수능 등)을 가질 수 있다.

도 2a 및 도 2b는 본 발명의 일 실시 예에 따른 바리스터를 나타낸 측면도이다.

도 2a를 참조하면, 본 발명의 일 실시 예에 따른 바리스터(100c)는, 바리스터 소체(110), 제1 전극(121a), 제2 전극(122a), 제1 단자(131b), 제2 단자(132b), 제1 절연층(141), 제2 절연층(142), 제3 절연층(143) 및 제4 절연층(144) 중 적어도 일부를 포함하고, 제1 전극(121a)과 제2 전극(122a)이 두께방향(T)으로 오버랩되지 않는 구조를 가질 수 있다.

도 2b를 참조하면, 본 발명의 일 실시 예에 따른 바리스터(100d)는, 바리스터 소체(110), 제1 전극(121b), 제2 전극(122b), 제1 단자(131b), 제2 단자(132b), 제1 절연층(141), 제2 절연층(142), 제3 절연층(143) 및 제4 절연층(144) 중 적어도 일부를 포함하고, 제1 전극(121b)과 제2 전극(122b) 사이의 오버랩 영역(115)을 가질 수 있다.

제1 절연층(141)은 바리스터 소체(110)와 제1 전극(121a, 121b)의 상부에 배치될 수 있다.

제2 절연층(142)은 바리스터 소체(110)와 제2 전극(122a, 122b)의 하부에 배치될 수 있다.

이에 따라, 본 발명의 일 실시 예에 따른 바리스터(100c, 100d)는 바리스터 소체(110)의 상면 및 하면에서의 스파크 발생을 줄일 수 있으므로, 안정적인 특성(예: 항복전압, ESD 노이즈 흡수능 등)을 가질 수 있으며, 큰 오버랩 영역(115)을 가질수록 발생 가능성이 증가하는 전극과 단자 사이의 스파크 발생을 방지할 수 있으므로, 더욱 향상된 내구성을 가질 수 있다.

예를 들어, 제1 및 제2 절연층(141, 142)은 고저항체(예: SiO2, Al2O3, 유기물)로 구현될 수 있다.

또한, 제1 및 제2 절연층(141, 142)은 각각 제1 단자(131b)와 제2 단자(132b)에 접할 수 있다. 즉, 제1 절연층(141)의 일부분은 제1 전극(121a, 121b)과 제2 단자(132b)의 사이에 배치될 수 있으며, 제2 절연층(142)의 일부분은 제2 전극(122a, 122b)과 제1 단자(131b)의 사이에 배치될 수 있다.

이에 따라, 본 발명의 일 실시 예에 따른 바리스터(100c, 100d)는 바리스터 소체(110)의 상면 및 하면의 표면을 타고 흐르는 스파크 발생을 줄일 수 있으므로, 더욱 안정적인 특성을 가질 수 있다.

설계에 따라, 제1 절연층(141)은 제1 전극(121a, 121b)의 일단에서 꺾인 형태를 가지고, 제2 절연층(142)은 제2 전극(122a, 122b)의 일단에서 꺾인 형태를 가질 수 있으나, 이에 한정되지 않는다.

이에 따라, 본 발명의 일 실시 예에 따른 바리스터(100c, 100d)의 제1 전극(121a, 121b)의 일단 경계와 제2 전극(122a, 122b)의 일단 경계는 안정적으로 형성될 수 있다. 따라서, 제1 전극(121a, 121b)과 제2 전극(122a, 122b) 간의 최단거리는 더욱 안정적으로 조절될 수 있으며, 본 발명의 일 실시 예에 따른 바리스터(100c, 100d)는 더욱 안정적인 특성을 가질 수 있다.

제3 절연층(143)은 제1 절연층(141)의 상부에 배치될 수 있다.

제4 절연층(144)은 제2 절연층(142)의 하부에 배치될 수 있다.

이에 따라, 제3 및 제4 절연층(143, 144)은 제1 및 제2 절연층(141, 142)보다 외부충격으로부터의 보호성능에 더욱 집중하여 설계될 수 있으며, 제1 및 제2 절연층(141, 142)은 제3 및 제4 절연층(143, 144)보다 단자와 전극간 절연성능에 더욱 집중하여 설계될 수 있다.

설계에 따라, 상기 제3 및 제4 절연층(143, 144)은 경화형 에폭시 수지와 같이 제1 및 제2 절연층(141, 142)보다 더 경화될 수 있으며, 저융점 글래스(예: SiO2-B2O3-Bi2O3)와 같이 제1 및 제2 절연층(141, 142)보다 저융점을 가질 수 있다.

이에 따라, 본 발명의 일 실시 예에 따른 바리스터(100c, 100d)는 제1 및 제2 절연층(141, 142)에 의한 절연성능을 확보한 상태에서 외부충격에 대한 보호성능을 더욱 쉽게 향상시킬 수 있으므로, 전반적으로 개선된 신뢰도를 가질 수 있다.

한편, 제1 단자(131b)의 일단은 제1 전극(121a, 121b)의 상부에 배치될 수 있으며, 제2 단자(132b)의 일단은 제2 전극(122a, 122b)의 하부에 배치될 수 있다. 즉, 제1 전극(121a, 121b)과 제2 전극(122a, 122b)은 제1 단자(131b)와 제2 단자(132b)가 배치되기 전에 배치될 수 있다. 이에 따라, 제1 단자(131b)와 제2 단자(132b)는 바리스터 소체(110)에 더욱 쉽게 배치될 수 있으므로, 더욱 정밀한 연장길이 조절환경을 제공할 수 있다.

한편, 바리스터 소체(110)의 내부는 내부전극이 배치되지 않도록 비도전성 재질 또는 반도성 재질로 메워질 수 있다. 즉, 바리스터 소체(110)의 내부는 전극이나 단자와 같은 도전성 요소를 포함하지 않을 수 있다. 이에 따라, 제1 전극(121a, 121b)과 제2 전극(122a, 122b) 사이의 전압에 따라 바리스터 소체(110)의 내부에 형성되는 전기장은 제1 전극(121a, 121b)과 제2 전극(122a, 122b) 사이의 최단루트에 더욱 집중될 수 있다. 따라서, 본 발명의 일 실시 예에 따른 바리스터(100c, 100d)는 더욱 안정적인 특성을 가질 수 있다.

도 3a는 본 발명의 일 실시 예에 따른 바리스터의 1개의 전극의 연장길이 변화를 나타낸 측면도이다.

도 3a을 참조하면, 본 발명의 일 실시 예에 따른 바리스터(100e, 100f, 100g, 100h, 100i)는, a 길이와 d 두께를 가지는 바리스터 소체를 포함할 수 있으며, 고정된 연장길이(a/2)를 가지는 제1 전극과, 가변적 연장길이(b1, b2, b3, b4, b5)를 가지는 제2 전극을 포함할 수 있다.

바리스터(100e, 100f, 100g, 100h, 100i)의 제1 및 제2 전극 사이의 최단거리(c11, c12, c13, c14, c15)는 하기의 수학식 1에 따라 결정될 수 있다.

즉, 제1 전극의 연장길이(a/2)와 제2 전극의 연장길이는 서로 다를 수 있다. 이에 따라, 본 발명의 일 실시 예에 따른 바리스터(100e, 100f, 100g, 100h, 100i)는 제1 전극의 연장길이를 최적화할 수 있으며, 제2 전극의 연장길이만을 조절하여 더욱 정밀히 조절된 항복전압을 가질 수 있다.

도 3b는 본 발명의 일 실시 예에 따른 바리스터의 2개의 전극의 연장길이 변화를 나타낸 측면도이다.

도 3b을 참조하면, 본 발명의 일 실시 예에 따른 바리스터(100j, 100k, 100l, 100m)는, a 길이와 d 두께를 가지는 바리스터 소체를 포함할 수 있으며, 각각 가변적 연장길이(b1, b2, b3, b4)를 가지는 제1 및 제2 전극을 포함할 수 있다.

바리스터(100j, 100k, 100l, 100m)의 제1 및 제2 전극 사이의 최단거리(c21, c22, c23, c24)는 하기의 수학식 2에 따라 결정될 수 있다.

제1 및 제2 전극의 연장길이(b1, b2, b3, b4)는 각각 바리스터 소체의 두께(d)보다 길 수 있다. 이에 따라, 본 발명의 일 실시 예에 따른 바리스터(100j, 100k, 100l, 100m)는 소형화될 뿐만 아니라 제1 및 제2 전극의 길이조절에 따른 넓은 항복전압 조절범위를 가질 수 있다.

도 3c는 본 발명의 일 실시 예에 따른 바리스터의 서로 오버랩된 제1 및 제2 전극의 연장길이 변화를 나타낸 측면도이다.

도 3c를 참조하면, 본 발명의 일 실시 예에 따른 바리스터(100n, 100o, 100p)는, a 길이와 d 두께를 가지는 바리스터 소체를 포함할 수 있으며, 가변적 연장길이(b11, b12, b13)를 가지는 제1 전극과, 가변적 연장길이(b21, b22, b23)를 가지는 제2 전극을 포함할 수 있다.

바리스터(100n, 100o, 100p)의 제1 및 제2 전극 사이의 오버랩 영역의 길이(OL1, OL2, OL3)는 하기의 수학식 3에 따라 결정될 수 있다.

여기서, b1 및 b2는 각각 제1 및 제2 전극의 연장길이를 나타낸다.

도 4a는 본 발명의 일 실시 예에 따른 바리스터의 연장길이 변화를 나타낸 평면도이다.

도 4a를 참조하면, 본 발명의 일 실시 예에 따른 바리스터(100q, 100r, 100s)는 바리스터 소체의 폭과 동일한 폭을 가지는 제1 및 제2 전극(121a, 122a)을 가질 수 있다.

도 4b는 본 발명의 일 실시 예에 따른 바리스터의 폭을 나타낸 평면도이다.

도 4b를 참조하면, 본 발명의 일 실시 예에 따른 바리스터(100t, 100u, 100v)의 제1 및 제2 전극(121a, 122a)의 폭(W2)은 바리스터 소체의 폭(W1)보다 짧을 수 있다.

즉, 마진 영역은 제1 및 제2 전극(121a, 122a)의 폭방향 일측 및 타측에 형성될 수 있다. 마진 영역의 폭(W3)은 바리스터 소체의 폭(W1)에서 제1 및 제2 전극(121a, 122a)의 폭(W2)을 감산한 값이다.

이에 따라, 제1 및 제2 전극(121a, 122a)이 형성 과정에서 바리스터 소체의 측면으로 세는 현상(예: 도금 번짐)은 방지될 수 있으므로, 본 발명의 일 실시 예에 따른 바리스터(100t, 100u, 100v)은 측면의 스파크 발생을 줄일 수 있으며, 더욱 안정적인 특성을 가지고 높은 내구성을 가질 수 있다.

한편, 도 2a 및 도 2b를 참조하여 전술한 제1 절연층은 제1 전극(121a)의 외부노출을 막도록 제1 전극(121a)의 상면 및 측면을 커버할 수 있으며, 제2 절연층은 제2 전극(122a)의 외부노출을 막도록 제2 전극(122a)의 하면 및 측면을 커버할 수 있다. 여기서, 제3 및 제4 절연층도 각각 제1 및 제2 전극(121a, 122a)의 상하면 및 측면을 커버할 수 있다.

이에 따라, 본 발명의 일 실시 예에 따른 바리스터(100t, 100u, 100v)은 측면의 스파크 발생을 더욱 효과적으로 줄일 수 있으며, 더욱 안정적인 특성을 가지고 더욱 높은 내구성을 가질 수 있다.

도 5a는 본 발명의 일 실시 예에 따른 바리스터의 전극의 연장길이에 따른 캐패시턴스와 항복전압을 나타낸 그래프이다.

도 5a를 참조하면, 바리스터의 항복전압(Vb)은 제1 및 제2 전극의 연장길이(b)가 길어질수록 낮아지고, 바리스터의 캐패시턴스(Cp)는 제1 및 제2 전극의 연장길이(b)가 길어질수록 커질 수 있다.

도 5b는 본 발명의 일 실시 예에 따른 바리스터의 전극의 연장길이에 따른 전압 과도(transient)를 나타낸 그래프이다.

도 5b를 참조하면, 제1 및 제2 전극의 연장길이가 0인 바리스터의 제1 전압과도(Tb0)는 안정화되기까지 가장 많은 시간을 소요하고 가장 높은 피크 전압을 가질 수 있다.

제1 및 제2 전극의 연장길이가 100μm인 바리스터의 제2 전압과도(Tb1)는 안정화되기까지 2번째로 많은 시간을 소요하고 2번째로 높은 피크 전압을 가질 수 있다.

제1 및 제2 전극의 연장길이가 200μm인 바리스터의 제3 전압과도(Tb2)는 안정화되기까지 3번째로 많은 시간을 소요하고 3번째로 높은 피크 전압을 가질 수 있다.

제1 및 제2 전극의 연장길이가 400μm인 바리스터의 제4 전압과도(Tb4)는 안정화되기까지 가장 짧은 시간을 소요하고 가장 낮은 피크 전압을 가질 수 있다.

또한, 제1 및 제2 전극의 연장길이가 100μm인 바리스터는 제1 전압과도(Tb0)의 적분값에서 제2 전압과도(Tb1)의 적분값을 감산한 값에 대응되는 ESD 노이즈 흡수능을 가질 수 있다.

또한, 제1 및 제2 전극의 연장길이가 200μm인 바리스터는 제1 전압과도(Tb0)의 적분값에서 제3 전압과도(Tb2)의 적분값을 감산한 값에 대응되는 ESD 노이즈 흡수능을 가질 수 있다.

또한, 제1 및 제2 전극의 연장길이가 400μm인 바리스터는 제1 전압과도(Tb0)의 적분값에서 제4 전압과도(Tb4)의 적분값을 감산한 값에 대응되는 ESD 노이즈 흡수능을 가질 수 있다.

도 5c는 본 발명의 일 실시 예에 따른 바리스터의 오버랩되지 않은 전극의 연장길이에 따른 I-V특성을 나타낸 그래프이다.

도 5c를 참조하면, 제1 및 제2 전극의 연장길이가 200μm인 바리스터의 제2 I-V특성(IVb2)은 제1 및 제2 전극의 연장길이가 100μm인 바리스터의 제1 I-V특성(IVb1)과 제1 및 제2 전극의 연장길이가 400μm인 바리스터의 제3 I-V특성(IVb1)의 중간 특성을 가질 수 있다.

예를 들어, 제2 I-V특성(IVb2)의 항복전압은 제1 I-V특성(IVb1)의 항복전압보다 낮고 제3 I-V특성(IVb3)의 항복전압보다 높을 수 있다.

도 5d는 본 발명의 일 실시 예에 따른 바리스터의 오버랩되는 전극의 연장길이에 따른 I-V특성을 나타낸 그래프이다.

도 5d를 참조하면, 제1 및 제2 전극의 오버랩 영역이 중간인 바리스터의 제2 I-V특성(IVb12)은 제1 및 제2 전극의 오버랩 영역이 작은 바리스터의 제1 I-V특성(IVb11)과 제1 및 제2 전극의 오버랩 영역이 큰 바리스터의 제3 I-V특성(IVb13)의 중간 특성을 가질 수 있다.

예를 들어, 제1 I-V특성(IVb11)과 제2 I-V특성(IVb12)과 제3 I-V특성(IVb13)은 제1 및 제2 전극이 오버랩되지 않을 경우 대비 큰 I-V 기울기를 가질 수 있으며, 서로 다른 I-V 기울기를 가질 수 있다.

도 6a는 본 발명의 일 실시 예에 따른 바리스터의 제조과정을 예시한 도면이다.

도 6a를 참조하면, 제1 및 제2 전극(121a, 122a)은 각각 바리스터 소체(110)의 상부 및 하부에 배치될 수 있다.

이후, 절연막(140)은 바리스터 소체(110)의 전체에 코팅될 수 있다.

이후, 절연막(140)의 제1 및 제2 절연층(141, 142)로 분할될 수 있으며, 제1 및 제2 단자(131b, 132b)는 각각 바리스터 소체(110)의 길이방향(L) 일측 및 타측에 배치될 수 있다. 이후, 제3 및 제4 절연층(143, 144)은 각각 제1 및 제2 절연층(141, 142)의 상면 및 하면 상에 배치될 수 있다.

도 6b는 본 발명의 일 실시 예에 따른 바리스터의 제조과정을 예시한 순서도이다.

도 6b를 참조하면, 바리스터 소체는 배치 단계(S11), 성형 단계(S12), 적층 단계(S13), 절단 단계(S14) 및 소성 단계(S15)를 통해 제조될 수 있다.

배치 단계(S11)에서, ZnO와 첨가제(Zn, Bi, Sb, Co, Mn, Si, Ni, Zr 등)를 습식혼합, 분쇄 및 분산하고, 건조된 파우더를 약 700℃에서 약 3hr 유지하는 조건으로 하소하고, 습식분쇄 및 분산하여 하소 첨가제 파우더를 준비하고, 배치(batch) 공정을 진행하여 슬러리(slurry)를 제조할 수 있다. 파우더의 평균 입경은 특별히 제한되지 않는다.

성형 단계(S12)에서, 슬러리를 여과하여 불순물을 제거하고 슬러리내 기포제거를 위해 상온에서 일정시간 에이징(Aging) 후 그린시트(green sheet) 성형기에서 일정 두께가 되도록 성형할 수 있다.

적층 단계(S13)에서, 성형된 시트를 일정크기로 절단하고, 두께 수축률 고려하여 목표 두께가 구현되도록 성형된 그린시트를 여러 장 겹쳐쌓고 65℃ 가량의 온도에서 일축가압하여 시트간 가볍게 접착된 상태의 그린바를 제작할 수 있다.

절단 단계(S14)에서, 제작된 그린바를 ISO 프레싱(pressing)공정을 통해 압착하여 각기 적층된 그린시트가 일체화된 그린바(green bar)를 제작하고, 그린바를 소성 후 1005 사이즈가 되도록 X,Y 방향으로 칩 절단을 진행하여 그린칩을 준비할 수 있다.

소성 단계(S15)에서, 그린칩을 400℃에서 5h 가량 가소공정을 거쳐 배치 단계(S11)에서 사용된 유기 성분등 제거를 위한 탈 바인딩(Binder Burn Out) 후 950~1050℃ 사이의 온도에서 1시간 소성공정을 통해 바리스터 소체를 제조할 수 있다.

시트들이 소결된 상태에서, 인접하는 시트 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.

도 6b를 참조하면, 제1 및 제2 전극은 정렬/전극인쇄 단계(S21) 및 전극소성 단계(S22)를 통해 제조될 수 있다.

정렬/전극인쇄 단계(S21)에서, 바리스터 소체를 습식 연마 후 세척하고 건조하고 정렬하고, 스크린 인쇄로 바리스터 소체의 상부 및 하부에 팔라듐(Pd), 은(Ag) 또는 백금(Pt) 등의 단독 또는 이들의 합금과 같은 도전성 페이스트(paste)로 전극을 스크린 인쇄법 등으로 인쇄할 수 있다.

전극소성 단계(S22)에서, 150℃에서 건조 후 600℃ 벨트 로(belt furnace)에서 전극 소성을 진행할 수 있다.

도 6b를 참조하면, 제1 및 제2 절연층은 절연막 코팅 단계(S31)를 통해 제조될 수 있다.

절연막 코팅 단계(S31)에서, 전극 소성이 완료된 바리스터 소체를 SiO2 졸 용액에 침지하고 건조하고 250℃ 경화처리를 통해 칩 표면에 얇은 절연막을 형성시킬 수 있다.

설계에 따라, 절연막 코팅 단계(S31)에서, PLD(pulsed laser deposition) 설비를 이용하여 플라즈마(plasma) 코팅공법으로 Al2O3 절연막을 200nm 이하의 두께로 형성할 수 있다.

설계에 따라, 절연막 코팅 단계(S31)에서, SiO2와 Al2O3 절연막 형성 후 추가로 글래스 페이스트(Glass paste)를 도포하고 열처리하여 글래스(glass) 코팅층을 형성할 수 있으며, SiO2와 Al2O3 코팅없이 글래스만으로 절연층을 형성할 수도 있다. 또한, 글래스 코팅층 대신 경화형 에폭시 수지를 제3 및 제4 절연층으로 배치할 수 있다.

도 6b를 참조하면, 제1 및 제2 단자는 단자 도포 단계(S41) 및 단자 소성 단계(S42) 및 도금 단계(S43)를 통해 제조될 수 있다.

단자 도포 단계(S41)에서, 바리스터 소체의 길이방향 일측 및 타측에 팔라듐(Pd), 은(Ag) 또는 백금(Pt) 등의 단독 또는 이들의 합금과 같은 도전성 페이스트(paste)로 단자를 도포할 수 있다. 이때 도포 두께는 가급적 100um이내로 얇게 하는 것이 좋으나 여기에 국한되지는 않는다. 설계에 따라, 단자는 시트(Sheet) 전사, 패드(Pad) 전사 방식에 의해 형성될 수도 있다.

단자 소성 단계(S42)에서, 단자 도포 및 건조 후 600℃ 벨트 로(belt furnace)에서 단자 소성을 진행할 수 있다.

도금 단계(S43)에서, 단자에 Ni, Cu, Sn등의 도금 공정을 진행할 수 있다.

본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.

따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

100: 바리스터(varistor)
110: 바리스터 소체
115: 오버랩 영역
121a, 121b: 제 1 전극
122a, 122b: 제 2 전극
131a, 131b: 제 1 단자
132a, 132b: 제 2 단자
140: 절연막
141: 제1 절연층
142: 제2 절연층
143: 제3 절연층
144: 제4 절연층

Claims

바리스터 소체;
상기 바리스터 소체의 일측에 배치된 제1 단자;
상기 바리스터 소체의 타측에 배치된 제2 단자;
상기 바리스터 소체의 상부에 배치되고 상기 제1 단자에 전기적으로 연결되어 상기 바리스터 소체의 타측을 향하여 연장된 제1 전극; 및
상기 바리스터 소체의 하부에 배치되고 상기 제2 단자에 전기적으로 연결되어 상기 바리스터 소체의 일측을 향하여 연장된 제2 전극; 을 포함하는 바리스터.
제1항에 있어서,
상기 바리스터 소체는 ZnO를 포함하고,
상기 바리스터 소체의 내부는 내부전극이 배치되지 않도록 비도전성 재질 또는 반도성 재질로 메워진 바리스터.
제1항에 있어서,
상기 바리스터 소체와 상기 제1 전극의 상부에 배치된 제1 절연층; 및
상기 바리스터 소체와 상기 제2 전극의 하부에 배치된 제2 절연층; 을 더 포함하는 바리스터.
제3항에 있어서,
상기 제1 절연층의 상부에 배치되고 상기 제1 절연층보다 더 경화된 제3 절연층; 및
상기 제2 절연층의 하부에 배치되고 상기 제2 절연층보다 더 경화된 제4 절연층; 을 더 포함하는 바리스터.
제3항에 있어서,
상기 제1 절연층의 상부에 배치되고 상기 제1 절연층보다 저융점을 가지는 제3 절연층; 및
상기 제2 절연층의 하부에 배치되고 상기 제2 절연층보다 저융점을 가지는 제4 절연층; 을 더 포함하는 바리스터.
제3항에 있어서,
상기 제1 및 제2 절연층은 각각 상기 제1 단자와 상기 제2 단자에 접하고,
상기 제1 절연층의 일부분은 상기 제1 전극과 상기 제2 단자의 사이에 배치되고,
상기 제2 절연층의 일부분은 상기 제2 전극과 상기 제1 단자의 사이에 배치되는 바리스터.
제3항에 있어서,
상기 제1 절연층은 상기 제1 전극의 일단에서 꺾인 형태를 가지고,
상기 제2 절연층은 상기 제2 전극의 일단에서 꺾인 형태를 가지는 바리스터.
제1항에 있어서,
상기 제1 전극의 폭은 상기 바리스터 소체의 폭보다 짧고,
상기 제2 전극의 폭은 상기 바리스터 소체의 폭보다 짧은 바리스터.
제8항에 있어서,
상기 제1 전극의 외부노출을 막도록 상기 제1 전극의 상면 및 측면을 커버하는 제1 절연층; 및
상기 제2 전극의 외부노출을 막도록 상기 제2 전극의 하면 및 측면을 커버하는 제2 절연층; 을 더 포함하는 바리스터.
제1항에 있어서,
상기 제1 및 제2 단자는 각각 상기 바리스터 소체의 폭방향 측면으로 연장되지 않은 형태를 가지는 바리스터.
제10항에 있어서,
상기 제1 단자의 일단은 상기 제1 전극의 상부에 배치되고,
상기 제2 단자의 일단은 상기 제2 전극의 하부에 배치된 바리스터.
제1항에 있어서,
상기 제1 전극의 길이와 상기 제2 전극의 길이는 각각 상기 바리스터 소체의 두께보다 긴 바리스터.
제12항에 있어서,
상기 제1 전극과 상기 제2 전극은 두께방향으로 서로 오버랩하는 바리스터.
제1항에 있어서,
상기 제1 전극의 연장길이와 상기 제2 전극의 연장길이는 서로 다른 바리스터.