WO2011162181A1 - 面実装バリスタ - Google Patents

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WO2011162181A1
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varistor
electrode
exterior material
frame
surface mount
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洋二 五味
達也 神埼
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コーア株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/10—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material voltage responsive, i.e. varistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/10—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material voltage responsive, i.e. varistors
    • H01C7/102—Varistor boundary, e.g. surface layers

Definitions

  • the present invention relates to a surface mount varistor for protecting electronic equipment and the like from various surges and pulse noise, for example.
  • ⁇ Varistors as circuit protection parts are disc type (many radial parts type), surface mount type (chip type), and laminated (inner layer) parts, and they are properly used depending on the application.
  • a disk type is used for household power supply equipment such as 100 to 200 V, protection of peripheral circuits, and high voltage and large current pulses such as lightning surge.
  • the surface mount type and the laminated type are used for pulses with a lower voltage and a lower current than the disk type. The higher the voltage and the higher current type, the larger the bulk size. This is because the bulk size cannot be increased unless it can withstand lightning surges.
  • the present invention has been made in view of the above-described problems, and an object of the present invention is to provide a surface-mount type chip varistor for high voltage and large current pulses without risk of burning a substrate. That is.
  • the surface mount varistor of the present invention is a surface mount in which a varistor element, electrodes disposed on both sides of the varistor element, and a pair of frame terminals joined to the electrode are covered with an insulating exterior material.
  • a varistor wherein each of the pair of frame terminals is pulled out from the exterior material and bent along a surface shape of the exterior material, and a tip portion of each of the pair of frame terminals is formed at a bottom portion of the exterior material It is characterized by being opposed across the gap.
  • the bottom portion of the exterior material is provided with a leg portion having a predetermined height.
  • the exterior material includes a first resin layer that covers the varistor element, the electrode, and the frame terminal, and a second resin layer that further covers the first resin layer, and the second resin.
  • the gap is formed between the bottom surface of the second resin layer and the mounting substrate by providing a leg portion having a predetermined height at the bottom of the layer.
  • the gap is a space having a width equal to or greater than the longitudinal direction of the electrode and having a height of 3/4 or more of the thickness of the varistor element.
  • the gap is a space having a width equal to or greater than the longitudinal direction of the varistor element and having a height of 3/4 or more of the thickness of the varistor element.
  • a through hole is provided at each end of the pair of frame terminals, and the frame terminal and the electrode are welded and joined through the through hole.
  • the present invention it is possible to provide a surface mount varistor capable of avoiding the danger of burning the substrate when the varistor is short-circuited.
  • FIG. 1 is a cross-sectional view showing the structure of a surface mount type chip varistor according to an embodiment of the present invention. It is an internal view which shows the connection state of the terminal part and upper surface electrode of the chip varistor which concerns on the example of this Embodiment. It is an internal view which shows the connection state of the terminal part and lower surface electrode of the chip varistor which concerns on the example of this Embodiment. It is a figure which shows a mode when the chip varistor which concerns on the example of this embodiment is seen from the bottom face side. It is a flowchart which shows the manufacturing process of the chip varistor concerning this Example in a time series.
  • FIG. 1 shows the state which formed the electrode in the varistor element in this Embodiment. It is a figure for demonstrating the process of joining a lead frame to the electrode of this embodiment. It is a figure which shows the state which formed the 1st mold layer (primary mold layer) in this Embodiment. It is a figure which shows the state which formed the 2nd mold layer (secondary mold layer) in this Embodiment. It is a figure for demonstrating the state which bent the lead frame front-end
  • FIG. 13 is a sectional view taken along line XX in FIG. 12. It is sectional drawing for demonstrating the detail of the lead frame of this Embodiment, and an electrode. It is sectional drawing for demonstrating the joining process of the lead frame of this Embodiment, and an electrode.
  • FIG. 1 is a sectional view showing the structure of a surface mount type chip varistor according to the present embodiment.
  • 2 is an internal view (a view of the chip varistor before molding seen from the direction of arrow A in FIG. 1) showing the connection state between the terminal portion and the upper surface electrode in the chip varistor of FIG. 1
  • FIG. FIG. 2 is an internal view (a view of the chip varistor before molding viewed from the direction of arrow B in FIG. 1) showing a connection state between the terminal portion and the lower surface electrode in the chip varistor of FIG.
  • FIG. 4 shows a state when the chip varistor of FIG. 1 is viewed from the bottom side.
  • the “surface mount type” component (varistor) means, for example, a component whose mounting height is 10 mm or less and whose varistor voltage is 240 to 820V.
  • a chip varistor 1 As shown in FIG. 1, a chip varistor 1 according to this embodiment has electrodes 5 and 7 on the front and back surfaces of a varistor element 2 having a composition in which an additive is mixed with zinc oxide (ZnO), for example. Is formed. Furthermore, lead frame terminals 9 and 11 having a predetermined shape are attached to the surfaces of these electrodes 5 and 7 in a state where they are electrically connected. The varistor element 2 and the electrodes 5 and 7 together with the lead frame terminals 9 and 11 are sealed with a resin mold, and these are further covered with another resin mold.
  • ZnO zinc oxide
  • the chip varistor 1 includes a first mold layer 13 that directly seals the varistor element 2 and the like, and a first mold layer 13 that is formed so as to cover the periphery of the first mold layer 13.
  • a double (two-layer) structure including two mold layers 15 is formed.
  • the first mold layer 13 and the second mold layer 15 are exterior materials for the chip varistor 1 according to the present embodiment.
  • Legs 17 and 19 are formed on the bottom of the second mold layer 15. When the chip varistor is mounted on the substrate 20 or the like, these legs 17 and 19 are formed.
  • a gap (space) S described later is formed between the bottom and the substrate.
  • the exterior material has a two-layer structure, and the legs 17 and 19 are formed when the second mold layer 15 is configured (secondary process), so that the first mold layer (primary Compared with the case where the legs are formed only by the mold), the breakage of the legs during reflow is suppressed.
  • the material of the first mold layer 13 and the second mold layer 15 is, for example, a first combination in which both the first and second mold layers are made of epoxy resin in consideration of the effect of avoiding substrate combustion. 13 is a silicon resin and the second mold layer is an epoxy resin, or the third combination is a hollow structure exterior, that is, an internal space of an exterior case (exterior material) made of, for example, epoxy resin or ceramic. Alternatively, the varistor element may be held so as not to directly touch the outer case.
  • the exterior material does not necessarily have to be two layers, and may have a one-layer structure.
  • lead frames are punched out by pressing to form connection holes 21 and 31 on the connection surfaces of the lead frame terminals 9 and 11 with the electrodes 5 and 7, and the lead frame terminals and electrodes Welded together.
  • These lead frame terminals 9 and 11 are made of, for example, phosphor bronze having a frame thickness of 0.2 mm, and the surfaces thereof are plated with Ni and Sn with a thickness of 2 to 6 ⁇ m.
  • two through holes 21 and 31 having a diameter of 1 mm are formed in one frame. It is desirable to form a plurality of through holes.
  • the Sn of the frame terminal and the Sn contained in the electrodes 5 and 7 are mixed and integrated by melting by welding heat to realize strong adhesion, and the through-holes 21 and 31 reduce the melting area of the frame material and the like. It is possible to ensure a wide connection, strengthen the adhesion, and ensure a good electrical connection.
  • the lead frame terminals 9 and 11 joined to the electrodes 5 and 7 are each drawn out from the exterior material and bent into a predetermined shape along the surface shape of the exterior material.
  • the leading end portions of the lead frame terminals 9 and 11 are configured to terminate on the bottom surfaces (surfaces on the mounting board side) of the leg portions 17 and 19.
  • the end portions of the lead frame terminals 9 and 11 are opposed to each other with a gap L provided at the bottom of the exterior material sandwiched by a width L of the gap S.
  • the surface mount type chip varistor according to the present embodiment is a bottom portion of the varistor 1 and has leg portions 17, which will be described later, on both ends of the bottom of the second mold layer 15 (exterior material).
  • leg portions 17 which will be described later, on both ends of the bottom of the second mold layer 15 (exterior material).
  • the surface mount varistor according to the present embodiment has a structure in which a space (gap) is provided between the varistor element 2 and the mounting substrate 20. For this reason, the varistor is electrically short-circuited by a high voltage and large current pulse, and there is little risk of burning the substrate even if the varistor is at a high temperature.
  • the distance (space distance of the gap S) between the bottom of the varistor 1 (the bottom of the second mold layer 15) and the mounting substrate 20 is determined by the height of the legs 17 and 19.
  • This spatial distance a is preferably 1.8 mm or more, and desirably 3/4 or more of the element thickness of the varistor element 2.
  • the L dimension (length width) of the gap S is equal to or greater than the dimensions of the electrodes 5 and 7 disposed on the varistor element 2.
  • the L dimension of the gap S may be equal to or greater than the L dimension of the varistor element 2.
  • FIG. 5 is a flowchart showing the manufacturing process of the chip varistor according to the present embodiment in time series.
  • the varistor raw material of the varistor element 2 is prepared.
  • bismuth oxide (Bi 2 O 3 ) is 0.2 mol%
  • cobalt oxide (CoO) is 4.0 mol% with respect to 100 mol% of zinc oxide (ZnO) having a median average particle size of about 3 ⁇ m as a varistor element material.
  • Manganese dioxide (MnO 2 ) 4.0 mol%, antimony oxide (Sb 2 O 3 ) 3.5 mol%, chromium oxide (Cr 2 O 3 ) 1.0 mol%, boric acid (H 3 BO 3 ) 1 0.0 mol% and 0.1 mol% of aluminum oxide (Al 2 O 3 ) are weighed using an electronic balance or the like.
  • step S2 the varistor raw material weighed in step S1 is mixed using a ball mill device.
  • a ball mill device for example, using media (YTZ15 ⁇ ) and ion-exchanged water as a mixed solvent, mixing is performed at 45 rpm for 24 hours.
  • step S3 the mixed material is dried at 120 ° C. for 24 hours using a drying oven.
  • step S4 for example, a PVA solution is added to the mixed material dried in step S3 and granulated using a mortar or the like.
  • step S5 for example, a press load of 1200 Kgf is applied using a rotary press machine, and the molded body is molded to have a thickness of about 2 mm.
  • step S6 using a sintering furnace, the compact is held at, for example, 1140 ° C. for 1.5 hours, and the binder is removed and fired at a temperature increase / decrease rate of 200 ° C./hr.
  • an electrode is formed using an electrode firing furnace.
  • electrodes are formed using Ag glass paste or the like on both sides of the molded body formed by the above-described process, that is, a varistor element, and baked at 540 ° C. for 10 minutes. The temperature rising rate at this time is set to 800 ° C./hr, and after the baking, it is gradually cooled.
  • FIG. 6 shows a state where electrodes are formed on the surface of the varistor element in the process of step S7.
  • FIG. 6 is a diagram showing a state in which electrodes are formed on the varistor element in the present embodiment.
  • 2 is a varistor element.
  • 5 is an electrode.
  • the electrode 7 is also formed on the back surface of the surface on which the electrode 5 of the varistor element 2 is formed.
  • a plating layer is formed by electrolytic plating in order of the Ni layer and the Sn layer so as to cover the electrode 5.
  • the plating thickness is, for example, 2-6 ⁇ m for Ni and 3-8 ⁇ m for Sn.
  • the lead frame terminal is provided with through holes at two locations by press working.
  • a lead frame terminal is joined to the electrode by, for example, welding joining using a welding machine.
  • FIG. 7 shows the state in which the lead frame is joined.
  • FIG. 7 is a diagram for explaining a process of joining the lead frame to the electrode according to the present embodiment.
  • the lead frame 9 is connected and fixed to the electrode 5, and shows a state before the lead frame 11 is connected to the electrode 7.
  • the lead frames 9 and 11 are previously formed with through holes 21 and 31, and are bent according to the thickness of the varistor element or electrode to be joined, and It is molded so that the width of the joint portion with the electrode is slightly narrowed.
  • step S10 the chip varistor is molded.
  • the chip varistor according to the present embodiment forms the mold twice as described above. Therefore, here, as a first step, first mold layer 13 for directly sealing varistor element 2 with LCP resin or Si resin is formed by injection molding.
  • FIG. 8 shows a state in which the first layer mold is formed.
  • FIG. 8 is a diagram showing a state in which the first mold layer (primary mold layer) is formed in the present embodiment. As shown in FIG. 8, when the first mold layer 13 is formed, the lead frames 9 and 11 are extended outward from the primary mold layer 13 as they are.
  • FIG. 9 shows a state where the second mold layer 15 is formed.
  • FIG. 9 is a diagram showing a state in which the second mold layer (secondary mold layer) is formed in the present embodiment. As shown in FIG. 9, leg portions 17 and 19 extending to the mounting substrate side are formed at the bottom of the second mold layer 15, and a space S is formed between the leg portions 17 and 19.
  • step S11 the lead frame terminals 9 and 11 drawn out from the exterior material are bent to a predetermined shape along the surface shape of the exterior material using a forming machine.
  • FIG. 10 shows a state in which the leading end portion of the lead frame is bent.
  • FIG. 10 is a view for explaining a state in which the lead frame tip portion of the present embodiment is bent.
  • the lead frames 9 and 11 are bent at the tip portions 9a and 11a (primary forming) so that the lead frames 9 and 11 are just stored in the recesses 41 and 42 of the leg portions 17 and 19, respectively. It cut
  • FIG. Concave portions 41 and 42 for accommodating the lead frames 9 and 11 are formed on the mounting surfaces (contact surfaces with the mounting substrate) of the leg portions 17 and 19. The depth of the recesses 41 and 42 is substantially the same as the thickness of the lead frames 9 and 11.
  • the lead frames 9 and 11 extending outside the second mold layer 15 are accommodated in the recesses 41 and 42 of the leg portions 17 and 19.
  • the secondary forming is performed, and the leading end portions 9a and 11a of the lead frame are housed in the recesses 41 and 42. Since the tip portions 9a and 11a are accommodated in the recesses 41 and 42, the flatness of the mounting surface is increased, so that stable mounting can be achieved.
  • FIG. 11 and 12 show the state of the lead frames 9 and 11 when the secondary forming is completed.
  • FIG. 11 is a view of the bent state of the lead frame of the present embodiment as viewed from the bottom surface side
  • FIG. 12 is a view of the bent state of the lead frame of the present embodiment as viewed from the upper surface side.
  • reference numerals 9a and 11a denote lead frame tip portions (terminal tip portions).
  • the bottoms of the leg portions 17 and 19 are kept substantially flat, and the flatness of the mounting surface is ensured.
  • FIG. 13 is a cross-sectional view taken along the line XX of FIG.
  • FIG. 13 is the same as FIG. 1 except that through-holes are shown, so other reference numerals are omitted.
  • reference numerals 21 and 31 denote through-holes.
  • the through-holes 21 and 31 are also filled with the conductive material by welding joining in step S9, and the lead frame 9 and the varistor element body 2 are It is firmly fixed.
  • the lead frames 9 and 11 are bent in advance so that the lead-out positions of the top and bottom lead frames from the exterior material are substantially the same on both side surfaces of the exterior material. Has been processed. Further, the varistor element 2 is bent so that the distance between both end faces and the bent lead frame surface is substantially the same.
  • the surface mount varistor of this embodiment is manufactured through the above steps, in the subsequent step S12, the appearance inspection of all manufactured surface mount varistors and the inspection of electrical characteristics such as varistor voltage and leakage current are performed.
  • FIG. 14 is a cross-sectional view for explaining details of the lead frame and the electrode of the present embodiment
  • FIG. 15 is a cross-sectional view for explaining a bonding process between the lead frame and the electrode of the present embodiment.
  • the plating layer 9a is formed in advance on the surfaces of the lead frames 9 and 11.
  • any conductive metal plating such as nickel (Ni) plating or tin (Sn) plating can be used.
  • the plated lead frame 9 is positioned at a predetermined position above the electrode 5 so that the portion where the through hole 21 is formed contacts the electrode 5.
  • the lead frame 9 is brought into contact with the electrode 5 and is heat-pressed using the heater 50.
  • the plated layer 9b on the surface of the lead frame 9 and the plated layer on the surface of the electrode 5 are melted and filled into the through hole 21.
  • Reference numeral 25 denotes a conductor in which the plated layer is melted and filled in the through hole.
  • the lead frame 9 and the varistor element body 2 are firmly fixed.
  • the through hole 31 of the lead frame 11 is brought into contact with the electrode 7 so that the lead frame 11 and the electrode 7 are thermocompression bonded.
  • the chip varistor used for the evaluation was composed of a varistor element having a varistor voltage of 470 V and a size of 14 mm, and an Ag electrode having a silver metal content of 65 wt% and a borosilicate glass and others of 35 wt% was used. Moreover, the lead frame terminal and the electrode were joined by lead-free solder. Here, the quality (spatial distance) a from the substrate surface to the bottom surface of the product (chip varistor) was changed, and the quality of 20 samples was judged for each distance. Table 1 shows the evaluation results of the samples.
  • the pass / fail judgment criteria in this sample evaluation are that after the test voltage is applied to the product varistor, the board surface on which the test varistor is mounted has no combustion, smoke, and ignition, and the number of combustion, smoke, and ignition is Using the substrate surface as a reference surface, the distance a from the product varistor (varistor bottom) was counted.
  • the height (spatial distance) a from the substrate of the varistor bottom is preferably 1.8 mm or more, and the spatial distance a is desirably 3/4 or more of the thickness of the varistor element. It turned out that.
  • the gap is formed at the bottom of the exterior of the surface mount type chip varistor.

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Abstract

【課題】基板を燃焼させる等の危険性のない高電圧・大電流パルス用の面実装バリスタを提供する。 【解決手段】バリスタ１の外装材を第１モールド層１３と第２モールド層１５とからなる２重（２層）構成とし、この外装材の底部に所定高の脚部を形成する。その結果、バリスタ１を基板２０に実装したときにバリスタ素子２と実装基板２０との間に形成される空間（空隙）により、バリスタが電気的な短絡状態になっても基板２０を燃焼させる等の危険性を回避できる。

Description

面実装バリスタ
　本発明は、例えば、各種サージやパルスノイズから電子機器等を保護するための面実装バリスタに関する。
　自動車や産業機器等において使用される電子部品は、その使用環境の変化が目覚ましく、従来はこの種の部品に要求されなかった規格の改定や、その用途も益々多様化しているというのが現状である。その結果、予期せぬノイズや大きなパルスから脆弱な電子回路を保護する電子部品への要求が非常に高くなっている。さらには、硫化や結露等の環境の影響を充分に考慮し、単に初期機能だけでなく、継続的な信頼性の高い製品を提供する必要がある。
　回路保護部品としてのバリスタには、ディスクタイプ（ラジアル部品タイプのものが多い）、面実装タイプ（チップ型）、積層（内層）部品があり、用途により使い分けられている。例えば、１００Ｖ～２００Ｖ等の家庭用電源機器、周辺回路の保護、雷サージ等の高電圧・大電流のパルスにはディスクタイプが使用される。また、面実装タイプや積層タイプは、ディスクタイプよりも低電圧、低電流のパルス用として使用される。高電圧・大電流タイプになるほど、バルクサイズは大きくなるが、これは、バルクサイズの大きいものでなければ、雷サージ等に耐えることができないからである。
　電子機器のサージ保護用のチップバリスタとして、サージ電流耐量を向上させたチップバリスタについては、例えば、特許文献１に記載されている。
特開平４－３１５４０２号公報
　近年における電子部品の省スペース化、小型化の進展により、高電圧・大電流パルスに対応できる面実装チップタイプのバリスタが求められているが、従来の面実装型を高電圧・大電流パルス用にバルクサイズを大きくしても、雷サージ等のパルスにおいてバリスタが短絡した際、部品はおよそ１０００℃近くまで発熱する。このことから、基板に実装されたときにバリスタの底面が基板と近接している、特許文献１等に記載の従来品の構造では、バリスタの短絡時に基板を燃焼させる危険性が極めて高くなるという問題がある。
　本発明は、上述した課題に鑑みてなされたものであり、その目的とするところは、基板を燃焼させる等の危険性のない高電圧・大電流パルス用の面実装型のチップバリスタを提供することである。
　上記の目的を達成し、上述した課題を解決する一手段として以下の構成を備える。すなわち、本発明の面実装バリスタは、バリスタ素子と、該バリスタ素子の両面に配された電極と、該電極に接合された一対のフレーム端子とが絶縁性の外装材で覆われてなる面実装バリスタであって、前記一対のフレーム端子それぞれが前記外装材より引き出されるとともに、前記外装材の表面形状に沿って折り曲げられ、前記一対のフレーム端子それぞれの先端部が、前記外装材の底部に形成された空隙部を挟んで対向することを特徴とする。また、前記外装材の底部には、所定高の脚部が設けられた構造である。また、例えば、前記外装材は、前記バリスタ素子と電極とフレーム端子とを覆う第１の樹脂層と、その第１の樹脂層をさらに覆う第２の樹脂層とからなり、この第２の樹脂層の底部に所定高の脚部を設けることで、前記第２の樹脂層の底面と実装基板との間に前記空隙部を形成することを特徴とする。また、例えば、前記空隙部は、前記電極の長手方向と等しいか、あるいはそれ以上の幅を有し、前記バリスタ素子の厚さの３／４以上の高さを有する空間であることを特徴とする。例えば、前記空隙部は、前記バリスタ素子の長手方向と等しいか、あるいはそれ以上の幅を有し、前記バリスタ素子の厚さの３／４以上の高さを有する空間であることを特徴とする。さらには、例えば、前記一対のフレーム端子それぞれの端部に貫通孔を配し、前記貫通孔を介して前記フレーム端子と前記電極とを溶接接合することを特徴とする。
　本発明によれば、バリスタの短絡時において基板を燃焼させる等の危険性を回避可能な面実装バリスタを提供することができる。
本発明の実施の形態例に係る面実装タイプのチップバリスタの構造を示す断面図である。 本実施の形態例に係るチップバリスタの端子部と上面電極との接続状態を示す内部図である。 本実施の形態例に係るチップバリスタの端子部と下面電極との接続状態を示す内部図である。 本実施の形態例に係るチップバリスタを底面側から見たときの様子を示す図である。 本実施の形態例に係るチップバリスタの製造工程を時系列で示すフローチャートである。
本実施の形態例におけるバリスタ素子に電極を形成した状態を示す図である。 本実施の形態例の電極にリードフレームを接合する工程を説明するための図である。 本実施の形態例において第１モールド層（一次モールド層）を形成した状態を示す図である。 本実施の形態例において第２モールド層（二次モールド層）を形成した状態を示す図である。 本実施の形態例のリードフレーム先端部を折り曲げた状態を説明するための図である。 本実施の形態例のリードフレームを折り曲げた状態を底面側から見た図である。 本実施の形態例のリードフレームを折り曲げた状態を上面側から見た図である。 図１２のＸ－Ｘ断面図である。 本実施の形態例のリードフレームと電極の詳細を説明するための断面図である。 本実施の形態例のリードフレームと電極との接合処理を説明するために断面図である。
　以下、本発明に係る実施の形態例について添付図面等を参照して詳細に説明する。図１は、本実施の形態例に係る面実装タイプのチップバリスタの構造を示す断面図である。また、図２は、図１のチップバリスタにおける端子部と上面電極との接続状態を示す内部図（モールド前のチップバリスタを図１の矢印Ａ方向から見た図）であり、図３は、図１のチップバリスタにおける端子部と下面電極との接続状態を示す内部図（モールド前のチップバリスタを図１の矢印Ｂ方向から見た図）である。図４は、図１のチップバリスタを底面側から見たときの様子を示している。なお、本実施の形態例において「面実装タイプ」の部品（バリスタ）とは、例えば、実装高さが１０ｍｍ以下であり、バリスタ電圧が２４０～８２０Ｖに適用されるものをいう。
　図１に示すように、本実施の形態例に係るチップバリスタ１は、例えば、酸化亜鉛（ＺｎＯ）に添加物を混合してなる組成のバリスタ素子２の表面と裏面それぞれに電極５，７が形成されている。さらに、これらの電極５，７の表面に所定形状のリードフレーム端子９，１１が電気的に接続された状態で取り付けられている。そして、リードフレーム端子９，１１とともにバリスタ素子２、電極５，７が樹脂モールドで封止され、それらがさらに、別の樹脂モールドで覆われる構造になっている。
　より具体的には、本実施の形態例に係るチップバリスタ１は、バリスタ素子２等を直接封止する第１モールド層１３と、この第１モールド層１３の周囲を覆うように形成された第２モールド層１５とからなる２重（２層）構成になっている。第１モールド層１３および第２モールド層１５は、本実施の形態例にかかるチップバリスタ１の外装材である。第２モールド層１５の底部には脚部１７，１９が形成されており、チップバリスタが基板２０等に実装されたとき、これらの脚部１７，１９が形成されていることから、外装材の底部と基板との間に、後述する空隙部（空間）Ｓが形成されるようになっている。
　上述したように外装材を２層構成とし、第２モールド層１５の構成時（二次工程）に脚部１７，１９を形成することで、応力の解放との関係から第１モールド層（一次モールド）のみで脚部を構成する場合に比べて、リフロー時における脚部の破壊が抑制される。また、第１モールド層１３と第２モールド層１５の材質は、基板燃焼を避ける効果を考慮した場合、例えば、第１、第２モールド層ともにエポキシ樹脂とする第１の組み合わせ、第１モールド層１３をシリコン樹脂、第２モールド層をエポキシ樹脂とする第２の組み合わせ、あるいは、第３の組み合わせとして中空構造の外装、即ち、例えばエポキシ樹脂やセラミック等からなる外装ケース（外装材）の内部空間にバリスタ素子が外装ケースと直接触れないように保持する構造にしてもよい。なお、必ずしも外装材を２層にしなくてもよく、１層の構造でもよい。
　図２および図３に示すように、リードフレーム端子９，１１の電極５，７との接続面に、プレス加工によりリードフレームを打ち抜いて貫通孔２１，３１を形成し、リードフレーム端子と電極とを溶接接合する。これらのリードフレーム端子９，１１は、例えば、フレーム厚が０．２ｍｍの燐青銅からなり、表面に２～６μｍ厚のＮｉメッキとＳｎメッキを施したものである。
　本実施の形態では、１つのフレームに直径が１ｍｍの貫通孔２１，３１を２個所に形成した。貫通孔は複数形成することが望ましい。フレーム端子のＳｎと電極５，７に含まれるＳｎとが溶接熱によって溶融することで混合一体化し、強固な接着を実現できるだけでなく、貫通孔２１，３１により、フレーム材等の溶融する面積を広く確保して、接着を強化するとともに、電気的にも良好な接続を確保することができる。
　図１に示すように、電極５，７に接合されたリードフレーム端子９，１１は、それぞれが外装材より外部へ引き出され、外装材の表面形状に沿って所定形状に折り曲げられている。そして、リードフレーム端子９，１１それぞれの先端部分は、脚部１７，１９の底面（実装基板側の面）上で終端される構成となっている。その結果、リードフレーム端子９，１１の端部は互に、外装材の底部に設けた空隙部Ｓを挟んで、その空隙部Ｓの幅Ｌだけ離間して対向することになる。
　さらには、本実施の形態例に係る面実装タイプのチップバリスタは、バリスタ１の底部であって、第２モールド層１５（外装材）の底部両端側に、後述する高さの脚部１７，１９を形成したことにより、バリスタ１を基板２０に実装したとき、第２モールド層１５の底部と実装基板２０との間に空間が形成される構造になっている。これにより、本実施の形態例に係る面実装バリスタは、バリスタ素子２と実装基板２０との間に空間（空隙）を設けた構造を有することになる。そのため、高電圧・大電流パルスによってバリスタが電気的な短絡状態になり、高温状態となっても、基板を燃焼させる等の危険が少ない。
　バリスタ１の底部（第２モールド層１５の底部）と実装基板２０との距離（空隙部Ｓの空間距離）ａは、脚部１７，１９の高さによって決まる。この空間距離ａは、好ましくは１．８ｍｍ以上であり、バリスタ素子２の素子厚の３／４以上であることが望ましい。また、空隙部ＳのＬ寸法（長さ幅）は、バリスタ素子２に配された電極５，７の寸法と等しいか、あるいはそれ以上とする。なお、空隙部ＳのＬ寸法を、バリスタ素子２のＬ寸法と等しいか、あるいはそれ以上としてもよい。これによって、短絡等によってバリスタが高温化しても、実装基板の表面を燃焼させることのない面実装バリスタとすることができる。
　次に、本実施の形態例に係るチップバリスタの製造プロセスについて説明する。図５は、本実施の形態例に係るチップバリスタの製造工程を時系列で示すフローチャートである。図５のステップＳ１でバリスタ素子２のバリスタ原料の調合を行う。例えば、バリスタ素子の材料としてメジアン平均粒径３μｍ程度の酸化亜鉛（ＺｎＯ）１００ｍｏｌ％に対して、酸化ビスマス（Ｂｉ2Ｏ3）を０．２ｍｏｌ％、酸化コバルト（ＣｏＯ）を４．０ｍｏｌ％、二酸化マンガン（ＭｎＯ2）を４．０ｍｏｌ％、酸化アンチモン（Ｓｂ2Ｏ3）を３．５ｍｏｌ％、酸化クロム（Ｃｒ2Ｏ3）を１．０ｍｏｌ％、ホウ酸（Ｈ3ＢＯ3）を１．０ｍｏｌ％、酸化アルミニウム（Ａｌ2Ｏ3）を０．１ｍｏｌ％を、電子天秤等を使用して秤量する。
　ステップＳ２では、ステップＳ１で秤量したバリスタ原料を、ボールミル装置を使用して混合する。ここでは、例えば、メディア（ＹＴＺ１５φ）と混合溶媒としてのイオン交換水を用いて、毎分４５回転で２４時間、混合する。ステップＳ３で、乾燥オーブンを使用して１２０℃で２４時間、混合材料を乾燥する。続くステップＳ４において、ステップＳ３で乾燥させた混合材料に、例えばＰＶＡ溶液を加えて、乳鉢等を用いて造粒する。
　ステップＳ５では、例えば、ロータリープレス機を使用してプレス荷重１２００Ｋｇｆを印加し、成形体の厚みが２ｍｍ程度となるよう成形する。そして、ステップＳ６で、焼結炉を使用して、成形体を例えば１１４０℃で１．５時間保持し、昇降温速度２００℃／ｈｒで脱バインダーおよび焼成を行う。
　ステップＳ７において、電極焼成炉を用いて電極を形成する。例えば、上述の工程によって成形された成形体、すなわちバリスタ素子の両面に、Ａｇガラスペースト等を用いて電極を形成し、５４０℃で１０分間、焼付けを行う。このときの昇温速度を８００℃／ｈｒとし、焼付け後は徐冷する。
　ステップＳ７の処理においてバリスタ素子の表面に電極を形成した状態を図６に示す。図６は本実施の形態例におけるバリスタ素子に電極を形成した状態を示す図である。図６において、２がバリスタ素子。５が電極である。なお、バリスタ素子２の電極５が形成された面の裏面にも電極７を形成する。
続くステップＳ８では、電極５を覆うようにＮｉ層、Ｓｎ層の順に電解メッキによりメッキ層を形成する。メッキ厚は、例えば、Ｎｉを２～６μｍ、Ｓｎを３～８μｍとする。リードフレーム端子には、プレス加工によって２個所に貫通孔が設けられている。ステップＳ９において、溶接機を使用して、電極にリードフレーム端子を例えば溶接接合等により接合する。
　リードフレームを接合する状態を図７に示す。図７は、本実施の形態例の電極にリードフレームを接合する工程を説明するための図である。図７において、リードフレーム９は電極５に接続固定され、リードフレーム１１を電極７へ接続する前の状態を示している。図７に示すように、本実施の形態例では、予めリードフレーム９，１１には貫通孔２１，３１が形成されており、且つ接合するバリスタ素子や電極の厚さにあわせて折り曲げられ、且つ電極との接合部分の幅がやや狭くなるように成型されている。
　ステップＳ１０では、チップバリスタのモールド成形を行う。本実施の形態例に係るチップバリスタは、上述したようにモールドを２重成形する。そのため、ここでは、まず第一段階として、射出成形により、ＬＣＰ樹脂、Ｓｉ樹脂でバリスタ素子２を直接封止する第１モールド層１３が形成される。
　この第１層目のモールドが形成された状態を図８に示す。図８は本実施の形態例において第１モールド層（一次モールド層）を形成した状態を示す図である。図８に示すように第１モールド層１３が形成された状態ではリードフレーム９，１１はそのまま一次モールド層１３より外方に延出した状態である。
　つづいて同じく射出成形により第１モールド層１３の周囲を覆うように第２モールド層１５を形成する。第２モールド層１５が形成された状態を図９に示す。図９は本実施の形態例において第２モールド層（二次モールド層）を形成した状態を示す図である。図９に示すようにこの第２モールド層１５の底部には、実装基板側へ延出する脚部１７，１９が形成され脚部１７、１９間には空間Ｓが形成される。
　ステップＳ１１において、上記外装材より外部へ引き出されたリードフレーム端子９，１１を、フォーミング加工機を使ってその外装材の表面形状に沿って所定形状に折り曲げる加工を行う。リードフレームの先端部を折り曲げた状態を図１０に示す。図１０は本実施の形態例のリードフレーム先端部を折り曲げた状態を説明するための図である。
　図１０において、リードフレーム９，１１は、脚部１７，１９の凹部４１，４２にちょうど収納されるように先端部９ａ，１１ａが折り曲げられ（一次フォーミング）、折り曲げた先端部の長さが脚部１７，１９の幅となるように必要に応じて切断される。
　脚部１７，１９の実装面（実装基板との当接面）には、リードフレーム９，１１を収納する凹部４１，４２が形成されている。凹部４１，４２の深さは、リードフレーム９，１１の厚さと略同じ深さとなっている。
　図１０の状態につづいて、第２モールド層１５（外装材）の外側に延出しているリードフレーム９，１１を、先端部が脚部１７，１９の凹部４１，４２内に収納するように折り曲げる二次フォーミングを行い、リードフレームの先端部分９ａ，１１ａをこの凹部４１，４２内に収納した状態となる。先端部分９ａ，１１ａが凹部４１，４２内に収まることで、実装面の平坦性が増すため、安定して実装することができる。
　このリードフレーム９，１１の二次フォーミング完了時の状態を図１１，１２に示す。図１１は本実施の形態例のリードフレームを折り曲げた状態を底面側から見た図、図１２は本実施の形態例のリードフレームを折り曲げた状態を上面側から見た図である。図１１において、９ａ，１１ａはリードフレーム先端部（端子先端部）である。図示のように、脚部１７，１９の底部が略平面に保たれ、実装面の平坦性が担保されている。
　図１３は図１２のＸ－Ｘ断面図である。図１３は貫通孔が示されていること以外は図１と同様であるため、その他の符号は省略する。図１３において、２１，３１は貫通孔であり、本実施の形態例ではステップＳ９の溶接接合により貫通孔２１，３１内にも導電材料が充填されており、リードフレーム９とバリスタ素体２は強固に固定されている。
　なお、図１３に明らかなように、上面及び下面それぞれのリードフレームの外装材からの引出位置が、外装材の両側面においてほぼ同一の引出位置となるように、予めリードフレーム９，１１が折り曲げ加工されている。また、バリスタ素子２の両端面と折り曲げたリードフレーム面との距離もほぼ同一となるように折り曲げられている。
　以上の工程で本実施の形態例面実装バリスタが製造されるため、続くステップＳ１２において、製造された面実装バリスタ全数の外観検査、およびバリスタ電圧、漏れ電流等の電気的特性の検査をする。
　上記したステップＳ９のリードフレームと電極との接合処理の詳細を図１４及び図１５を参照して以下に説明する。図１４は本実施の形態例のリードフレームと電極の詳細を説明するための断面図、図１５は本実施の形態例のリードフレームと電極との接合処理を説明するための断面図である。
　本実施の形態例では、リードフレーム９，１１の表面には予めメッキ層９ａを形成している。このメッキ層は、例えばニッケル（Ｎｉ）メッキあるいはスズ（Ｓｎ）メッキなど、任意の導電金属メッキを用いることができる。図１４に示すように、メッキを施したリードフレーム９を、貫通孔２１を形成した部分が電極５に当接するように、電極５上方の所定位置に位置決めする。
その後、図１５に示すように、リードフレーム９を電極５に当接させ、ヒータ５０を用いて加熱圧着する。このとき、リードフレーム９表面のメッキ層９ｂや電極５の表面のメッキ層が溶融し、貫通孔２１内に充填された状態となる。符号２５はメッキ層が溶融して貫通孔内に充填された導電体である。このためリードフレーム９とバリスタ素体２は強固に固定される。また、同様にして、リードフレーム１１の貫通孔３１を電極７に当接させて、リードフレーム１１と電極７を加熱圧着する。
　次に、本実施の形態例に係るチップバリスタのサンプル評価の結果について説明する。評価に使用したチップバリスタは、バリスタ電圧が４７０Ｖ、１４ｍｍサイズのバリスタ素子からなり、電極には、銀メタル分が６５ｗｔ％、ホウ珪酸ガラス・その他が３５ｗｔ％のＡｇ電極を使用した。また、リードフレーム端子と電極を、鉛フリーはんだによって接合した。ここでは、基板面から製品（チップバリスタ）の底面までの距離（空間距離）ａを変えて、各々の距離についてサンプル２０個の良否判断を行った。表１は、サンプルの評価結果を示している。
Figure JPOXMLDOC01-appb-T000001
　このサンプル評価における良否判断基準は、製品バリスタに試験電圧を印加後、それを実装した基板面に燃焼、発煙、および発火がないこと、また、燃焼、発煙、および発火については、その数を、基板面を基準面として、そこから製品バリスタ（バリスタ底部）までの距離ａに対して計数した。その結果、バリスタ底部の基板からの高さ（空間距離）ａは、好ましくは１．８ｍｍ以上であり、また、空間距離ａは、バリスタ素子の厚さの３／４以上であることが望ましい、ということが判明した。
　以上説明したように本実施の形態例によれば、面実装タイプのチップバリスタの外装の底部に空隙部を形成した。このような構成とすることによって、バリスタを基板に実装したとき、バリスタ素子と実装基板との間に空間（空隙）を設けることができ、それにより、高電圧・大電流パルスによってバリスタが電気的な短絡状態になっても、基板を燃焼させる等の危険性を少なくすることができる。また、回路保護素子として優れたバリスタ特性を有する面実装タイプのチップバリスタが実現可能となる。
　１　　チップバリスタ
　２　　バリスタ素子
　５，７　　電極
　９，１１　　リードフレーム端子
　１３　　第１モールド層
　１５　　第２モールド層
　１７，１９　　脚部
　２０　　実装　基板
　２１，３１　　貫通孔
　ａ　　空間距離
　Ｌ　　空隙部の寸法
　Ｓ　　空隙部（空間）

Claims (8)

  1. バリスタ素子と、該バリスタ素子の両面に配された電極と、該電極に接合された一対のフレーム端子とが絶縁性の外装材で覆われてなる面実装バリスタであって、
    　前記一対のフレーム端子それぞれが前記外装材より引き出されるとともに、前記外装材の表面形状に沿って折り曲げられ、前記一対のフレーム端子それぞれの先端部が、前記外装材の底部に形成された空隙部を挟んで対向することを特徴とする面実装バリスタ。
  2. 　前記外装材の底部に所定高の脚部を設けたことを特徴とする請求項１に記載の面実装バリスタ。
  3. 前記外装材は、前記バリスタ素子と電極とフレーム端子とを覆う第１の樹脂層と、その第１の樹脂層をさらに覆う第２の樹脂層とからなり、この第２の樹脂層の底部に所定高の脚部を設けたことを特徴とする請求項１又は請求項２に記載の面実装バリスタ。
  4. 前記空隙部は、前記電極の長手方向と等しいか、あるいはそれ以上の幅を有し、前記バリスタ素子の厚さの３／４以上の高さを有する空間であることを特徴とする請求項１乃至請求項３に記載の面実装バリスタ。
  5. 前記空隙部は、前記バリスタ素子の長手方向と等しいか、あるいはそれ以上の幅を有し、前記バリスタ素子の厚さの３／４以上の高さを有する空間であることを特徴とする請求項１乃至請求項３に記載の面実装バリスタ。
  6. 前記一対のフレーム端子に貫通孔を配し、前記フレーム端子の前記貫通孔を形成した部分と前記電極とを溶接接合することを特徴とする請求項１乃至請求項５のいずれかに記載の面実装バリスタ。
  7. 前記フレーム端子の前記電極との接合部には貫通孔が形成されていると共に、前記フレーム端子には予めメッキ層が形成されており、前記フレーム端子と前記電極との接合時には接合部を加熱して前記貫通孔内にメッキ層を溶融させて充填させることを特徴とする請求項１乃至請求項５のいずれかに記載の面実装バリスタ。
  8. 前記フレーム端子は、前記外装材の両側面においてほぼ同一の引き出し位置となるように、前記電極との接合まえに予め折り曲げ加工されていることを特徴とする求項１乃至請求項７のいずれかに記載の面実装バリスタ。
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