JP2023169178A - 集積コンデンサフィルタおよびバリスタ機能を有する集積コンデンサフィルタ - Google Patents

集積コンデンサフィルタおよびバリスタ機能を有する集積コンデンサフィルタ Download PDF

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Abstract

【課題】改良された小型化ならびに増大した機能および／または動作特性をもたらす３つ以上の容量素子を有する集積多端子多層セラミックデバイス及びそれをを提供する方法を提供する。【解決手段】３つ以上の容量素子を備えた多端子多層デバイスにおいて、容量素子のうちの２つ（６５４、６５６）は直列であり、第３の容量素子６５８は並列であってもよい。該デバイスは、オーバーモールドされた３リード線（６４８、６５０、６５２）コンポーネントとしてパッケージングされてもよく、あるいはＳＭＤ（表面実装デバイス）として実装されてもよく、リード線付きコンポーネントのスタック配置における個別のバリスタ６６０と組み合わされてもよい。【選択図】図６Ｂ

Description

関連出願の相互参照
[001]本出願は、参照によりその全体が本明細書に組み込まれている、２０１７年２月６日に出願した米国仮特許出願第６２／４５５０７６号の出願利益を主張するものである。
[002]ここしばらく、様々な電子コンポーネントの設計は、小型化に向かう一般的な業界の傾向ならびに増大した機能によって動機付けられている。このような点に鑑みて、動作特性が改良されたより小さい電子コンポーネントに対する必要性が存在している。例えばいくつかのアプリケーションは、複数のコンポーネントに相当する分だけ恩恵を受けることが可能であるが、このような電子コンポーネントが回路基板上で占有し得る空間の量は厳しく制限される。
[003]多層セラミックコンデンサまたはバリスタなどの多層セラミックデバイスは、しばしば、スタック配置の複数の誘電体電極層を使用して構築される。製造中、層がプレスされ、垂直方向に積み重ねられた構造に形成され得る。多層セラミックデバイスは、単一の素子または複数の素子を含むことができる。既に発行済みの米国特許または米国特許出願公開の例は、米国特許第９０２５３０６号、第７３０７８２９号および第５８７０２７３号、ならびに米国特許出願公開第２０１２／０１８８６８１号、第２００９／０１５４０５５号、第２００９／０１４７４４０号および第２００６／０２６２４９０号を含み、これらはすべて、あらゆる目的のために、また、あたかも本明細書に完全に明記されているかの如くに、参照により本開示に組み込まれている。
米国特許第９０２５３０６号明細書 米国特許第７３０７８２９号明細書 米国特許第５８７０２７３号明細書 米国特許出願公開第２０１２／０１８８６８１号明細書 米国特許出願公開第２００９／０１５４０５５号明細書 米国特許出願公開第２００９／０１４７４４０号明細書 米国特許出願公開第２００６／０２６２４９０号明細書
[004]したがって改良された小型化ならびに増大した機能および／または動作特性をもたらすデバイスおよび対応する方法が提供され得る場合、それは有利であろう。
[005]本発明の一実施形態によれば、複数の容量素子を有する多端子多層セラミックデバイスが開示される。多端子多層セラミックデバイスは、集積容量構造を形成するための電極層を含む協働する複数の層を有するボディと、２つのそれぞれのコンデンサの分割フィードスルー型構造を形成する上記電極層の第１の領域と、多層セラミックコンデンサのオーバラップ型構造を形成する上記電極層の第２の領域と、上記ボディの外部の、反対の極性を有する第１の対の終端部と、上記ボディの外部の、同じ極性を有する第２の対の終端部とを備え、上記第１の対の終端部は上記第２の領域コンデンサと直列接続であり、上記第１の対の終端部、および上記第２の対の終端部のうちの少なくとも一方は、上記第１の領域の上記２つのそれぞれのコンデンサとそれぞれ並列接続であり、したがって複数の容量素子が単一のパッケージデバイスに集積される。
[006]本発明の別の実施形態によれば、バリスタ機能を有する集積コンデンサフィルタが開示される。集積コンデンサフィルタは、複数の容量素子を有する離散多端子多層セラミックコンデンサデバイスであって、集積容量構造を形成することになる電極層を含む協働する複数の層を有するボディと、上記ボディの外部の、反対の極性を有する第１の対のコンデンサデバイス終端部と、上記ボディの外部の、同じ極性を有する第２の対のコンデンサデバイス終端部と、２つのそれぞれのコンデンサを形成する上記電極層の第１の領域と、上記第１の対の終端部の間に直列接続で受け取られる多層セラミックコンデンサを形成する上記電極層の第２の領域とを備える、離散多端子多層セラミックコンデンサデバイスと、ボディを備える離散バリスタであって、上記バリスタボディの外部に反対の極性を有する一対のバリスタ終端部を有する離散バリスタと、それぞれ上記第１の対のコンデンサデバイス終端部および上記一対のバリスタ終端部に取り付けられた第１のリード線および第２のリード線と、上記第２の対のコンデンサデバイス終端部のうちの少なくとも一方に取り付けられた第３のリード線とを備える。
[007]本発明の別の実施形態によれば、複数の容量素子を有する多端子多層セラミックデバイスを提供するための方法が開示される。方法は、集積容量構造を形成するために使用される電極層を含む協働する複数の層を有するボディを提供するステップと、上記電極層の指定された第１の領域に２つのそれぞれのコンデンサの分割フィードスルー型構造を形成するステップと、上記電極層の指定された第２の領域に多層セラミックコンデンサのオーバラップ型構造を形成するステップと、上記ボディの一対のそれぞれの反対側の面の外部に第１の対の終端部を加えるステップであって、上記第２の領域コンデンサが上記第１の対の終端部の間に直列に接続される、ステップと、上記ボディの別の対のそれぞれの反対側の面の少なくとも一部の外部に、同じ極性を有する第２の対の終端部を加えるステップであって、上記第２の対の終端部および上記第１の対の終端部のうちの少なくとも一方の対の終端部がそれぞれ上記第１の領域の上記２つのそれぞれのコンデンサと並列に接続され、したがって複数の容量素子が単一のパッケージデバイスに集積される、ステップとを含む。
[008]本発明の他の特徴および態様は、以下でより詳細に考察される。
[009]当業者を対象とする、その最良モードを含む、現在開示されている主題の完全で、かつ、実施可能な記載は、添付の図を参照する本明細書に明記されている。
[0010]現在開示されている主題による、ＳＭＤ構成などのために使用するための多端子多層デバイスの例示的実施形態の外部斜視図である。 [0011]多層構造によって中に形成された複数のコンポーネントを図解するために部分的に透視図になっている、アプリケーション図１Ａの例示的実施形態の斜視図である。 [0012]リード線構成が追加された、アプリケーション図１Ａの例示的実施形態の斜視図である。 [0013]アプリケーション図１Ａの例示的実施形態の略図である。 [0014]多層構造によって中に形成された複数のコンポーネントを図解するために部分的に透視図になっている、現在開示されている主題の別の例示的実施形態の斜視図である。 [0015]現在開示されている主題による多端子多層デバイスの別の例示的実施形態の外部斜視図である。 [0016]多層構造によって中に形成された複数のコンポーネントを図解するために部分的に透視図になっている、アプリケーション図３Ａの例示的実施形態の斜視図である。 [0017]アプリケーション図３Ａの例示的実施形態の略図である。 [0018]多層構造によって中に形成された複数のコンポーネントを図解するために部分的に透視図になっている、現在開示されている主題のさらに別の例示的実施形態の斜視図である。 [0019]図４Ａの例示的実施形態の多層構造内の選択された層の上面図である。 [0020]アプリケーション図４Ａの例示的実施形態の略図である。 [0021]多層構造によって中に形成された複数のコンポーネントを図解するために部分的に透視図になっている、現在開示されている主題のさらに別の例示的実施形態の斜視図である。 [0022]図５Ａの例示的実施形態の多層構造内の選択された層の上面図である。 [0023]バリスタデバイスを有するスタック構成で使用するための、図解されているように、すべて、追加されたリード線と共に使用するための、現在開示されている主題による多端子多層デバイスの例示的実施形態の外部斜視図である。 [0024]アプリケーション図６Ａの例示的実施形態の略図である。 [0025]現在開示されている主題による多端子多層デバイスの例示的実施形態の外部斜視図である。
[0026]本明細書および添付の図面全体を通して反復して使用されている参照文字には、同じまたは類似した特徴、要素またはそれらのステップを表すことが意図されている。
[0027]次に、本発明の様々な実施形態が詳細に参照され、そのうちの１つまたは複数の例が以下で明記される。個々の例は、本発明の非制限の説明によって提供される。実際、本発明の範囲または精神を逸脱することなく、様々な修正および変更が本発明に加えられ得ることは当業者には明らかであろう。例えば一実施形態の一部として図解され、あるいは説明されている特徴は、別の実施形態上で使用されてもよく、それによりさらに他の実施形態が得られる。したがって本発明は、このような修正および変更を特許請求の範囲およびそれらの等価物の範囲内として包含することが意図されている。
[0028]一般的に言えば、本発明は、集積コンデンサフィルタ、詳細にはバリスタ機能を有する集積コンデンサフィルタなどのフィルタデバイスを対象とする。一般に、多端子多層セラミックデバイスが提供される。一実施形態では、デバイスは離散バリスタを備えることができる。
[0029]一般に、多層セラミックコンデンサなどの多層セラミックデバイスは、外部電極を有するセラミックボディを含むことができる。セラミックボディは、交互に積み重ねられた誘電体層および内部電極で形成された積層ボディを焼結させることによって製造される。個々の対の隣り合う内部電極は互いに対向し、それらの間に誘電体層が介在し、異なる外部電極にそれぞれ電気結合される。
[0030]一般に、誘電体層は、当分野で広く使用されている任意の材料で構築され得る。例えば誘電体層は、主成分としてチタン酸塩を含むセラミック材料で構築され得る。チタン酸塩は、それには限定されないがバリウムチタン酸塩（ＢａＴｉＯ3）を含むことができる。セラミック材料は、希土類金属の酸化物および／またはＭｎ、Ｖ、Ｃｒ、Ｍｏ、Ｆｅ、Ｎｉ、Ｃｕ、Ｃｏ、等々などの受容体タイプの元素の化合物をも含有することができる。また、チタン酸塩は、ＭｇＯ、ＣａＯ、Ｍｎ3Ｏ4、Ｙ2Ｏ3、Ｖ2Ｏ5、ＺｎＯ、ＺｒＯ2、Ｎｂ2Ｏ5、Ｃｒ2Ｏ3、Ｆｅ2Ｏ3、Ｐ2Ｏ5、ＳｒＯ、Ｎａ2Ｏ、Ｋ2Ｏ、Ｌｉ2Ｏ、ＳｉＯ2、ＷＯ3、等々をも含有することができる。また、セラミック材料は、セラミック粉末に加えて、他の添加剤、有機溶剤、柔軟剤、結合剤、分散剤、等々をも含むことができる。
[0031]一般に、内部電極は、当分野で広く使用されている任意の材料で構築され得る。例えば内部電極は、主成分が貴金属材料である導電ペーストを焼結させることによって形成され得る。これらの材料は、それらに限定されないが、パラジウム、パラジウム－銀合金、ニッケルおよび銅を含むことができる。例えば一実施形態では、電極は、ニッケルまたはニッケル合金で構築され得る。合金は、Ｍｎ、Ｃｒ、Ｃｏ、Ａｌ、Ｗ、等々のうちの１つまたは複数を含有することができ、また、合金中のＮｉ含有量は、好ましくは９５重量％以上である。ＮｉまたはＮｉ合金は、Ｐ、Ｃ、Ｎｂ、Ｆｅ、Ｃｌ、Ｂ、Ｌｉ、Ｎａ、Ｋ、Ｆ、Ｓ、等々などの０．１重量％以下の様々な微量成分を含有することができる。
[0032]セラミックボディは、当分野で広く知られている任意の方法を使用して形成され得る。例えばセラミックボディは、交互に積み重ねられたセラミックシートおよびパターン化された内部電極を使用して積層ボディを形成し、積層ボディから結合剤を除去し、結合剤が除去された積層ボディを１２００℃から１３００℃までの範囲の高温の非酸化性大気中で焼結させ、かつ、焼結した積層ボディを酸化性大気中で再度酸化させることによって形成され得る。
[0033]一般に、バリスタは、外部電極を有するセラミックボディを含むことができる。セラミックボディは、交互に積み重ねられたセラミック層および内部電極で形成された積層ボディを焼結させることによって製造される。個々の対の隣り合う内部電極は互いに対向し、それらの間にセラミック層が介在し、異なる外部電極にそれぞれ電気結合される。
[0034]一般に、セラミック層は、当分野で広く使用されている任意の材料で構築され得る。例えばセラミック層は金属酸化物から構築され得る。詳細には、金属酸化物は酸化亜鉛を含むことができ、また、ビスマス、コバルト、アンチモン、マンガン、クロム、ホウ素および／またはスズの酸化物などの他の酸化物を含むことも可能である。
[0035]一般に、内部電極は、当分野で広く使用されている任意の材料で構築され得る。例えば内部電極は、主成分が貴金属材料である導電ペーストを焼結させることによって形成され得る。これらの材料は、それらに限定されないが、パラジウム、パラジウム－銀合金、銀、ニッケルおよび銅を含むことができる。例えば一実施形態では、電極は、ニッケルまたはニッケル合金で構築され得る。合金は、Ｍｎ、Ｃｒ、Ｃｏ、Ａｌ、Ｗ、等々のうちの１つまたは複数を含有することができ、また、合金中のＮｉ含有量は、好ましくは９５重量％以上である。ＮｉまたはＮｉ合金は、Ｐ、Ｃ、Ｎｂ、Ｆｅ、Ｃｌ、Ｂ、Ｌｉ、Ｎａ、Ｋ、Ｆ、Ｓ、等々などの０．１重量％以下の様々な微量成分を含有することができる。
[0036]理論によって制限される意図なく、コンデンサは、電界中の電気エネルギーを蓄積する電気コンポーネントである。理論によって制限される意図なく、バリスタは、印加される電圧に応じて変化し得る電気抵抗を有する電気コンポーネントであり、それによりバリスタを電圧依存抵抗器にしている。コンデンサおよび抵抗器は、組合せでＲＣ回路すなわちフィルタを提供することができる。
[0037]一実施形態では、３つ以上の容量素子を有する多端子多層セラミックデバイスが提供される。３つのコンデンサは、２つの直列コンデンサを含むことができ、これらの２つのコンデンサは第３の素子と並列である。デバイスは、離散バリスタと並列に提供されてもよい。多端子多層セラミックデバイスは同時焼成デバイスであってもよく、および／または離散バリスタは離散同時焼成バリスタであってもよい。
[0038]一実施形態では、本開示のデバイスは、オーバーモールドされた３リード線コンポーネントにパッケージングされ得る。別の実施形態では、本開示のデバイスは、別法として、表面実装デバイス（ＳＭＤ：ｓｕｒｆａｃｅ ｍｏｕｎｔ ｄｅｖｉｃｅｓ）として実装され得る。オーバーモールドされた３リード線コンポーネントに関して、このオーバーモールドされた３リード線コンポーネントは、３つの単一の離散キャップを単一の集積容量デバイスに置き換えることによって単純に組み立てることができる点で、利点を提供することができる。表面実装デバイスに関して、表面実装デバイスは、印刷回路基板（ＰＣＢ：ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）上の複数の離散コンポーネントの置換えをもたらし、それにより空間を節約し、いくつかの実例ではインダクタンスを小さくし得る点で、利点を提供することができる。
[0039]現在開示されているいくつかの例示的実施形態は、単一の同時焼成パッケージにおける容量素子の集積をもたらす。さらに他の代替の場合、バリスタ素子の追加は過渡保護を提供する。
[0040]さらに、他の利点も存在し得る。例えばデバイスサイズの実質的な縮小が得られ、それによりはんだ接続の数を少なくすることができ、延いては信頼性が高くなる。別の利点は、結果として得られる集積デバイスは、対応する数の離散デバイスよりはるかに小さい寄生インダクタンスを有し得ることである。さらに、リード線ワイヤは、電動機ハウジング内への例示的デバイスの設置を許容する。また、このようなデバイスはＳＭＤとしても構築され得る。
[0041]本開示の別の態様は、自動車アプリケーションなどの特定のアプリケーションにとりわけ有用であり得るＥＭＩおよびＥＭＩ／ＥＳＤ回路保護が獲得され得ることである。現在開示されている主題は、電動機始動－停止アプリケーションにも有用であり得る。
[0042]本開示の一実施形態は、複数の容量素子を有する多端子同時焼成多層セラミックデバイスなどの多端子多層セラミックデバイスに関している。デバイスは、集積容量構造を形成することになる電極層を含む協働する複数の層を有する概ね矩形の６面ボディなどのボディと、２つのそれぞれのコンデンサの分割フィードスルー型構造を形成するこのような電極層の第１の領域と、多層セラミックコンデンサのオーバラップ型構造を形成するこのような電極層の第２の領域と、このようなボディの外部の、反対の極性を有する第１の対の終端部と、このようなボディの外部の、同じ極性を有する第２の対の終端部とを備える。さらに、好ましくはこのような第１の対の終端部はこのような第２の領域コンデンサと直列接続であり、このような第１の対の終端部、およびこのような第２の対の終端部のうちの少なくとも一方は、このような第１の領域のこのような２つのそれぞれのコンデンサとそれぞれ並列接続であり、したがって複数の容量素子が単一パッケージ同時焼成デバイスなどの単一のパッケージデバイスに集積される。
[0043]一実施形態では、このような電極層のこのような第１の領域は、このような第２の対の終端部とそれぞれ接触するそれぞれの前面延在エッジおよび背面延在エッジを有する概ね十字形の層の互いに反対側に位置し、このような第１の対の終端部とそれぞれ接触する側面延在エッジを有する、概ね矩形の層などの少なくとも一対の層を備えることができる。
[0044]別の実施形態では、このような電極層のこのような第２の領域は、オーバラップ構成で少なくとも対にされた交互層を備えることができ、これらの交互層のそれぞれの延在部分はこのような第１の対の終端部のそれぞれと接触する。
[0045]一実施形態では、このような第１の領域のこのような２つのそれぞれのコンデンサは互いに直列であってもよく、また、いずれもこのような第２の領域のこのような多層セラミックコンデンサと並列であってもよい。
[0046]別の実施形態では、このような第１の対の終端部および第２の対の終端部は、このようなボディのそれぞれの反対側の対の側面に配置され、このようなデバイスのための表面実装デバイス（ＳＭＤ）構成を形成するために、そこからこのようなボディの指定された底面にそれぞれ巻き付くことができる。
[0047]一実施形態によれば、第１のリード線および第２のリード線がこのような第１の対の終端部にそれぞれ取り付けられ、また、第３のリード線がこのような第２の対の終端部のうちの少なくとも一方に取り付けられ得る。
[0048]別の一実施形態によれば、このような多端子多層セラミックデバイスは、２つのそれぞれの追加コンデンサの分割フィードスルー型構造を形成するこのような電極層の第３の領域をさらに備えることができる。このような代替によれば、このような第１の対の終端部、およびこのような第２の対の終端部のうちの少なくとも一方は、このような第３の領域のこのような２つのそれぞれの追加コンデンサとそれぞれ並列接続であってもよい。
[0049]さらに別の実施形態では、このような電極層のこのような第２の領域は、このような電極層のこのような第１の領域と第３の領域の間に存在し得る。他の変形形態によれば、このようなボディは、一対の比較的細長い側面および一対の比較的より短い側面を有することができ、このような第１の対の終端部は、それぞれこのような対の比較的細長い側面に存在することができ、また、このような第２の対の終端部は、それぞれ、このような対の比較的より短い側面に存在し得る。
[0050]いくつかの実施形態の場合、概ね矩形の層などのこのような第１の層のこのような対の層は、それぞれ、このような第１の層のこのような概ね十字形の層との異なるオーバラップ面積を有することができ、したがってこのような第１の領域のこのようなそれぞれのコンデンサに対して異なるキャパシタンス値を得ることができる。他の場合、このような例示的多端子多層セラミックデバイスは、２つのそれぞれの追加コンデンサの分割フィードスルー型構造を形成するこのような電極層の第３の領域をさらに備えることができ、このような第３の領域は、このような第２の対の終端部とそれぞれ接触するそれぞれの前面延在エッジおよび背面延在エッジを有し、このような第１の対の終端部とそれぞれ接触する側面延在エッジを有する、概ね矩形の層などの少なくとも一対の層を備える。いくつかの実施形態では、概ね矩形の層などのこのような第３の層のこのような対の層は、それぞれ、このような第３の層のこのような概ね十字形の層との異なるオーバラップ面積を有することができ、したがってこのような第３の領域のこのようなそれぞれの追加コンデンサに対して異なるキャパシタンス値を得ることができる。
[0051]一実施形態では、このような第２の領域のこのような電極層は、比較的大きいキャパシタンス値オーバラップ型多層セラミックコンデンサを形成するための比較的広い面積を含むことができる。
[0052]一実施形態では、一対の外部終端部を有する離散バリスタをこのようなデバイスに対して積み重ねることができ、このような第１のリード線および第２のリード線は、それぞれこのようなバリスタのこのような対の外部終端部に取り付けられ、したがってこのようなデバイスおよびこのような離散バリスタは並列に接続される。
[0053]現在開示されている主題による別の例示的実施形態は、好ましくは、複数の容量素子を有する同時焼成多層セラミックコンデンサデバイスなどの離散多端子多層セラミックコンデンサデバイスを備えた、バリスタ機能を有する集積コンデンサフィルタに関しており、集積容量構造を形成することになる電極層を含む協働する複数の層を有する、概ね矩形の６面などのボディと、このようなボディの外部の、反対の極性を有する第１の対のコンデンサデバイス終端部と、このようなボディの外部の、同じ極性を有する第２の対のコンデンサデバイス終端部と、２つのそれぞれのコンデンサを形成するこのような電極層の第１の領域と、このような第１の対の終端部の間に直列接続で受け取られる多層セラミックコンデンサを形成するこのような電極層の第２の領域とを備える。このような離散多端子多層セラミックコンデンサデバイスは、好ましくは離散同時焼成バリスタなどの離散バリスタとさらに結合され、離散バリスタは、ボディであって、このようなバリスタボディの外部の、反対の極性を有する一対のバリスタ終端部を有する概ね矩形の６面などのボディと、それぞれこのような第１の対のコンデンサデバイス終端部およびこのような対のバリスタ終端部に取り付けられた第１のリード線および第２のリード線と、このような第２の対のコンデンサデバイス終端部のうちの少なくとも一方に取り付けられた第３のリード線とを備える。
[0054]一実施形態では、このような第１の対のコンデンサデバイス終端部、およびこのような第２の対のコンデンサデバイス終端部のうちの少なくとも一方は、このような第１の領域のこのような２つのそれぞれのコンデンサとそれぞれ並列接続であってもよい。別の実施形態では、このような電極層のこのような第１の領域は、このような２つのそれぞれのコンデンサの分割フィードスルー型構造を形成することができ、また、このような電極層のこのような第２の領域は、このような多層セラミックコンデンサのオーバラップ型構造を形成することができる。
[0055]別の実施形態によれば、例えばこのようなデバイスを製造するための方法を含む方法が提供される。例えば現在開示されている主題の一例示的実施形態は、複数の容量素子を有する同時焼成多層セラミックデバイスなどの多端子多層セラミックデバイスを提供するための方法に関している。このような方法は、集積容量構造を形成するために使用される電極層を含む協働する複数の層を有する、概ね矩形の６面などのボディを提供するステップと、このような電極層の指定された第１の領域に２つのそれぞれのコンデンサの分割フィードスルー型構造を形成するステップと、このような電極層の指定された第２の領域に多層セラミックコンデンサのオーバラップ型構造を形成するステップと、このようなボディの一対のそれぞれの反対側の面の外部に第１の対の終端部を加えるステップであって、このような第２の領域コンデンサがこのような第１の対の終端部の間に直列に接続される、ステップと、このようなボディの別の対のそれぞれの反対側の面の少なくとも一部の外部に、同じ極性を有する第２の対の終端部を加えるステップであって、このような第２の対の終端部およびこのような第１の対の終端部のうちの少なくとも一方の対の終端部がそれぞれこのような第１の領域のこのような２つのそれぞれのコンデンサと並列に接続され、したがって複数の容量素子が単一パッケージ同時焼成デバイスなどの単一のパッケージデバイスに集積される、ステップとを含む。
[0056]一実施形態では、このような電極層のこのような第１の領域は、このような第２の対の終端部とそれぞれ接触するそれぞれの前面延在エッジおよび背面延在エッジを有する概ね十字形の層の互いに反対側に位置し、このような第１の対の終端部とそれぞれ接触する側面延在エッジを有する、概ね矩形の層などの少なくとも一対の層を備えることができ、また、このような電極層のこのような第２の領域は、オーバラップ構成で少なくとも対にされた交互層を備えることができ、これらの交互層のそれぞれの延在部分はこのような第１の対の終端部のそれぞれと接触する。
[0057]一実施形態の場合、このような第１の対の終端部および第２の対の終端部は、このようなデバイスのための表面実装デバイス（ＳＭＤ）構成を形成するために、それぞれこのようなボディの指定された底面に巻き付くことができる。
[0058]一実施形態の場合、方法は、このような電極層の指定された第３の領域の２つのそれぞれのコンデンサの別の分割フィードスルー型構造を形成するステップをさらに含むことができ、このような第３の領域のこのような２つのそれぞれのコンデンサは、このような第２の対の終端部およびこのような第１の対の終端部のうちの少なくとも一方の終端部に対してそれぞれ並列に接続される。
[0059]一実施形態では、方法は、このような第１の層のこのような概ね十字形の層とのそれぞれ異なるオーバラップ面積を有する、概ね矩形の層などのこのような第１の層のこのような対の層を提供するステップを含むことができ、したがってこのような第１の領域のこのようなそれぞれのコンデンサに対して異なるキャパシタンス値を得ることができる。
[0060]方法は、このような電極層の指定された第３の領域の２つのそれぞれの追加コンデンサの分割フィードスルー型構造を形成するステップをさらに含むことも可能であり、このような第３の領域は、このような第２の対の終端部とそれぞれ接触するそれぞれの前面延在エッジおよび背面延在エッジを有し、このような第１の対の終端部とそれぞれ接触する側面延在エッジを有する、概ね矩形の層などの少なくとも一対の層を備える。
[0061]一実施形態では、方法は、第１のリード線および第２のリード線をそれぞれこのような第１の対の終端部に取り付けるステップと、第３のリード線をこのような第２の対の終端部のうちの少なくとも一方に取り付けるステップとをさらに含むことができる。一実施形態では、方法は、このようなデバイスに対して、一対の外部終端部を有する離散バリスタを積み重ねるステップをさらに含むことができ、このような第１のリード線および第２のリード線は、それぞれこのようなバリスタのこのような対の外部終端部に取り付けられ、したがってこのようなデバイスおよびこのような離散バリスタは並列に接続される。
[0062]図１Ａは、現在開示されている主題による多端子多層デバイス、一括して１００の例示的実施形態の外部斜視図を図解したものである。図解されているように、例示的実施形態１００は、一般に、外部終端部１０４、１０６、１０８および１１０を有する６面ボディなどのボディ、一括して１０２を有している。すべてのこのような外部終端部は、表面実装デバイス（ＳＭＤ）構成などに使用するために、デバイス１００の指定された底面、一括して１１２に提供されている。
[0063]図解されている例示的実施形態におけるデバイス１００は、３つ以上の容量素子を備えた多端子多層セラミックデバイスを備えることができる。いくつかのこのような実施形態では、このような３つのコンデンサは、２つの直列コンデンサを含むことができ、これらの２つのコンデンサは第３の素子と並列である。本明細書において説明されているすべての実施形態に関連する分野の当業者には理解されるように、主題多層構造における協働する層は電極層を備え、これらの電極層は集積容量構造を形成することになる。
[0064]図１Ｂは、アプリケーション図１Ａの例示的実施形態、一括して１００の斜視図を図解したものであり、多層構造によって中に形成された複数のコンポーネントを図解するために部分的に透視図になっている。より詳細には、このような図１Ｂに示されているように、デバイス１００の上部すなわち第１の領域、一括して１１４は、分割フィードスルー型構造を内部提供して２つのそれぞれの例示的コンデンサをもたらし、一方、デバイス１００の下部すなわち第２の領域、一括して１１６は、より標準のオーバラップ多層コンデンサ構造を内部提供している。したがってこの図１Ａおよび図１Ｂの典型的な例示的実施形態は、単一同時焼成パッケージなどの単一パッケージにおける容量素子の集積をもたらす。
[0065]より詳細には、上部領域１１４に関して、概ね矩形の層１１８および１２０などの一対の層１１８および１２０は、典型的な十字形層１２２の互いに反対側に並置されている。示されているように、層１２２の前面延在エッジおよび背面延在エッジ１２４および１２６は、中央（すなわち第２の対の）外部終端部１０８および１１０とそれぞれ接触し、一方、側面延在エッジ１２８および１３０は、側面／端部（すなわち第１の対の）終端部１０４および１０６とそれぞれ接触する。
[0066]下部領域１１６に関して、対にされた交互層１３２／１３４および１３６／１３８は、デバイス１００のこのような領域１１６に多層コンデンサを形成するための標準オーバラップ構成である。やはり示されているように、これらの交互層のそれぞれの端部１４０および１４２は外部端部終端部１０４と接触し、一方、これらの交互層のそれぞれの端部１４４および１４６は外部端部終端部１０６と接触する。
[0067]図１Ｃは、アプリケーション図１Ａの例示的実施形態１００の斜視図を図解したものであり、リード線構成が追加されている。より詳細には、リード線１４８、１５０および１５２は、それぞれ外部終端部１０４、１０８および１０６に取り付けられている。リード線１４８および１５２は、それぞれ第１の対の終端部１０４および１０６に取り付けられた第１のリード線および第２のリード線を構成することができ、一方、リード線１５０は、第２の対の終端部１０８および１１０のうちの少なくとも一方に取り付けられた第３のリード線を構成することができる。当業者は、リード線１５０が同じ電気回路機構帰結でこのような終端部１０８または１１０のいずれかと接続され得るよう、終端部１０８および１１０は、いずれもデバイス１００の上部領域１１４の層１２２に接続されていることをも理解するであろう。結果として得られるアプリケーション図１Ｃの構成は、オーバーモールドされた３リード線コンポーネントである。
[0068]図１Ｄは、アプリケーション図１Ａの例示的実施形態、一括して１００の略図を図解したものであり、その接続／取付け構成はアプリケーション図１Ｃに示されている通りである。より詳細には、示されているリード線１４８、１５０および１５２は、それぞれ直列および並列コンデンサと接触している。示されているキャパシタンス値には、その値に限定するものではなく、単に例示的なものにすぎないことが意図されている。
[0069]図解されているように、デバイス１００は、直列および並列コンデンサを含むための単一デバイス解決法を提供している。デバイス１００の上部領域、一括して１１４は、典型的な層１１８、１２２および１３０の分割フィードスルー構成によって形成された２つの典型的な１０ｎＦコンデンサ１５４および１５６を示している。デバイス１００の下部領域、一括して１１６は、標準多層コンデンサ構造から形成されることになるコンデンサなどの典型的な単一１μＦコンデンサ１５８を示している。
[0070]本明細書において開示されている任意の例示的実施形態のために様々なサイズが実践され得るが、デバイス１００は、典型的な標準ＭＬＣケースサイズ、例えば１２０６ケースサイズであると見なされ得る。当然、様々な実施形態では、特定のアプリケーションの必要または要望に応じて様々なサイズが実践され得る。すべてのこのような変形形態および例示的キャパシタンス値の変形形態には、現在開示されている主題の精神および範囲の範疇であることが意図されている。そうでない場合、現在開示されている主題によるデバイス１００は、デバイス１００の指定された上部領域の分割フィードスルーと結合されたデバイス１００の指定された下部領域に標準多層コンデンサ（ＭＬＣ：ｍｕｌｔｉｌａｙｅｒ ｃａｐａｃｉｔｏｒ）を有する集積３端子デバイスを表している。方法の面からすると、その説明による、また、本明細書において使用しているデバイス１００（単一パッケージの集積多重容量素子）は、３つの単一の離散コンデンサを単一の集積容量デバイスに置き換えることにより、リード線付きコンポーネント、またはＳＭＤコンポーネントの組立てを単純にしている。とりわけＳＭＤ構成に使用される場合、ＰＣＢ上の複数の離散コンポーネントが回避され、それはＰＣＢ上の空間を節約し、その一方でインダクタンスを小さくする。
[0071]図２は、現在開示されている主題の別の例示的実施形態、一括して２００の斜視図を図解したものである。図２は、アプリケーション図１Ｂと同様、多層構造によって中に形成された複数のコンポーネントを図解するために部分透視図を提供している。より詳細には、デバイス２００は、概ね上部領域２１４に位置している一対の直列コンデンサ、ならびに概ね下部領域２１４’に位置している同様の一対の直列コンデンサを有しており、領域２１４および２１４’は中央領域、一括して２１６の両側に存在し、この中央領域に単一の並列コンデンサが形成されている。したがって当業者は、本開示と共に完全な開示から、アプリケーション図２のデバイス２００の内部構成実施形態は、それにもかかわらず、標準パッケージサイズ（または他のサイズ）およびアプリケーション図１Ａによって示されている外部終端部構成と共に使用されてもよいことを認識するであろう。
[0072]より詳細には、このような図２に示されているように、デバイス２００の上部および下部（第１および第３の）領域、一括して２１４および２１４’は、それぞれの分割フィードスルー型構造を内部提供して２つの対のそれぞれの例示的コンデンサをもたらし、一方、デバイス２００の、領域２１４と２１４’の間の中央すなわち中間（第２の）領域、一括して２１６は、より標準のオーバラップ多層コンデンサ構造を内部提供している。したがってこの図２の典型的な例示的実施形態は、現在開示されている、単一同時焼成パッケージなどの単一パッケージにおける容量素子の集積の別の例示的実施形態をもたらす。
[0073]より詳細には、上部領域２１４に関して、概ね矩形の共面層２１８および２２０などの一対の層２１８および２２０は、典型的な十字形層２２２の互いに反対側に並置されている。示されているように、層２２２の前面延在エッジおよび背面延在エッジ２２４および２２６は、中央外部終端部１０８および１１０（アプリケーション図１Ａの）とそれぞれ接触することになり、一方、側面延在エッジ２２８および２３０は、側面／端部終端部１０４および１０６（アプリケーション図１Ａの）とそれぞれ接触する。同様に、下部領域２１４’に関して、概ね矩形の層２１８’および２２０’などの一対の層２１８’および２２０’は、典型的な十字形層２２２’の互いに反対側に並置されている。示されているように、層２２２’の前面延在エッジおよび背面延在エッジ２２４’および２２６’は、中央外部終端部１０８および１１０（アプリケーション図１Ａの）とそれぞれ接触することになり、一方、側面延在エッジ２２８’および２３０’は、側面／端部終端部１０４および１０６（アプリケーション図１Ａの）とそれぞれ接触する。
[0074]中間すなわち中央領域２１６に関して、対にされた交互層２３２／２３４および２３６／２３８は、デバイス２００のこのような領域２１６に多層コンデンサを形成するための標準オーバラップ構成である。やはり示されているように、これらの交互層のそれぞれの端部２４０および２４２は外部端部終端部１０４（アプリケーション図１Ａの）と接触し、一方、これらの交互層のそれぞれの端部２４４および２４６は外部端部終端部１０６（アプリケーション図１Ａの）と接触する。
[0075]アプリケーション図１Ｃのリード線付き構成における図１Ａのアプリケーション実施形態１００の潜在的代替実装と同様、アプリケーション図２のデバイス２００は、表面実装デバイスとして実装されてもよく、あるいはアプリケーション図１Ｃの構成におけるリード線と結合されてもよい。
[0076]図３Ａは、現在開示されている主題による多端子多層デバイスの別の例示的実施形態３００の外部斜視図を図解したものである。図３Ｂは、アプリケーション図３Ａのこのような例示的実施形態３００の斜視図を図解したもので、多層構造によって中に形成された複数のコンポーネントを図解するために部分的に透視図になっており、一方、図３Ｃは、アプリケーション図３Ａの例示的実施形態３００の略図を図解したものである。
[0077]より詳細には、現在開示されている主題の代替実施形態デバイス３００は、当業者に理解されるように、比較的より小さいインダクタンスをもたらすいわゆる逆配置構成と見なされ得る。アプリケーション図１Ａおよび図１Ｂの例示的実施形態１００と比較すると、６面ボディ３０２などの例示的ボディ３０２の細長い側面は、外部終端部３０４および３０６によって終端されており、一方、帯状外部終端部３０８および３１０は、ボディ３０２のそれぞれの短い側面端に形成されている。アプリケーション図１Ｂと同様、デバイス３００は、それぞれデバイス３００のそれぞれの下部領域および上部領域３１４および３１６の複数の層によって形成された複数のコンポーネントを有している。しかしながらこのような層は、デバイス３００の比較的細長い側面および比較的短い側面を参照すると、デバイス１００の内部多層構造と比較して相対的に９０度回転されている。
[0078]さらに、図３Ａの部分透視図は、２つのそれぞれの例示的コンデンサをもたらす分割フィードスルー型構造を内部提供するデバイス３００の上部領域、一括して３１４を含み、また、より標準のオーバラップ多層コンデンサ構造を内部提供するデバイス３００の下部領域、一括して３１６を含む多層構造によって中に形成された複数のコンポーネントを図解している。したがってこの図３Ａおよび図３Ｂの典型的な代替例示的実施形態は、この場合も単一同時焼成パッケージなどの単一パッケージにおける容量素子の集積をもたらす。
[0079]上部領域３１４に関して、一対の相補共面層３１８および３２０（概ねＴ字形または他の形であってもよい）が典型的な十字形層３２２の互いに反対側に並置されている。示されているように、層３２２の側面延在エッジ３２４および３２６は、帯状／側面外部終端部３０８および３１０とそれぞれ接触し、一方、それぞれ部材３１８および３２０の前面延在エッジおよび背面延在エッジ３２８および３３０は、細長い側面終端部３０４および３０６とそれぞれ接触する。
[0080]下部領域３１６に関して、典型的な交互層３３２および３３６は、デバイス３００のこのような領域３１６に多層コンデンサを形成するための標準オーバラップ構成である。やはり示されているように、これらの交互層のそれぞれの端部３４０および３４２は、それぞれ外部の細長い側面終端部３０４および３０６と接触する。
[0081]本明細書における完全な開示から、当業者には、デバイス３００は図３ＡではＳＭＤ構成で図解されているが、このようなデバイス３００は、図１Ｃの例示的実施形態によって示されているようにリード線付き構成でも等しく実践され得ることを理解されたい。
[0082]図１Ｄと同様、図３Ｃは、アプリケーション図３Ａによって示されているその接続構成における、アプリケーション図３Ａの例示的実施形態、一括して３００の略図を図解したものである。より詳細には、接続は、直列および並列コンデンサとそれぞれ接触して示されている回路機構接続のためのそれぞれの終端部３０４、３０８および３０６としてリストされている。示されているキャパシタンス値には、その値に限定するものではなく、単に例示的なものにすぎないことが意図されている。
[0083]図解されているように、デバイス３００は、直列および並列コンデンサを含むための単一デバイス解決法を提供している。デバイス３００の上部領域、一括して３１４は、典型的な層３１８、３２２および３３０の分割フィードスルー構成によって形成された２つの典型的な１０ｎＦコンデンサ３５４および３５６を示している。デバイス３００の下部領域、一括して３１６は、標準多層コンデンサ構造から形成されることになるコンデンサなどの典型的な単一１μＦコンデンサ３５８を示している。
[0084]図４Ａは、現在開示されている主題のさらに別の例示的実施形態、一括して４００の斜視図を図解したものであり、多層構造によって中に形成された複数のコンポーネントを図解するために部分的に透視図になっている。詳細には、このような例示的実施形態４００は、集積同時焼成デバイスなどの集積デバイスにおける、結果として得られる異なるキャパシタンスを提供するために、異なるオーバラップ面積（例示的実施形態２００に対して）を利用している。
[0085]より詳細には、デバイス４００は、概ね上部領域４１４に位置している一対の直列コンデンサ、ならびに概ね下部領域４１４’に位置している同様の一対の直列コンデンサを有しており、領域４１４および４１４’は中央領域、一括して４１６の両側に存在し、この中央領域に単一の並列コンデンサが形成されている。したがって当業者は、本開示と共に完全な開示から、アプリケーション図４Ａのデバイス４００の内部構成実施形態は、それにもかかわらず、標準パッケージサイズ（または他のサイズ）およびアプリケーション図１Ａによって示されている外部終端部構成と共に使用されてもよいことを認識するであろう。
[0086]より詳細には、このような図４に示されているように、デバイス４００の上部および下部領域、一括して４１４および４１４’は、それぞれの分割フィードスルー型構造を内部提供して２つの対のそれぞれの例示的コンデンサをもたらし、一方、デバイス４００の、領域４１４と４１４’の間の中央すなわち中間領域、一括して４１６は、より標準のオーバラップ多層コンデンサ構造を内部提供している。したがってこの図４の典型的な例示的実施形態は、現在開示されている、単一同時焼成パッケージなどの単一パッケージにおける容量素子の集積の別の例示的実施形態をもたらす。
[0087]より詳細には、上部領域４１４に関して、概ね矩形の共面層４１８および４２０などの一対の層４１８および４２０は、典型的な十字形層４２２の互いに反対側に並置されている。示されているように、層４２２の前面延在エッジおよび背面延在エッジ４２４および４２６は、中央外部終端部１０８および１１０（アプリケーション図１Ａの）とそれぞれ接触することになり、一方、側面延在エッジ４２８および４３０は、側面／端部終端部１０４および１０６（アプリケーション図１Ａの）とそれぞれ接触する。同様に、下部領域４１４’に関して、概ね矩形の層４１８’および４２０’などの一対の層４１８’および４２０’は、典型的な十字形層４２２’の互いに反対側に並置されている。示されているように、層４２２’の前面延在エッジおよび背面延在エッジ４２４’および４２６’は、中央外部終端部１０８および１１０（アプリケーション図１Ａの）とそれぞれ接触することになり、一方、側面延在エッジ４２８’および４３０’は、側面／端部終端部１０４および１０６（アプリケーション図１Ａの）とそれぞれ接触する。
[0088]中間すなわち中央領域４１６に関して、対にされた交互層４３２／４３４および４３６／４３８は、デバイス４００のこのような領域４１６に多層コンデンサを形成するための標準オーバラップ構成である。やはり示されているように、これらの交互層のそれぞれの端部４４０および４４２は外部端部終端部１０４（アプリケーション図１Ａの）と接触し、一方、これらの交互層のそれぞれの端部４４４および４４６は外部端部終端部１０６（アプリケーション図１Ａの）と接触する。
[0089]アプリケーション図１Ｃのリード線付き構成における図１Ａのアプリケーション実施形態１００の潜在的代替実装と同様、アプリケーション図４Ａのデバイス４００は、表面実装デバイスとして実装されてもよく、あるいはアプリケーション図１Ｃの構成におけるリード線と結合されてもよい。
[0090]図４Ｂは、概ね図４Ａの例示的実施形態４００の多層構造の上部領域４１４内の選択された層の上面図を図解したものである。より詳細には、典型的な層４１８、４２０および４２２が示されている。当業者には理解されるように、反対側の層との間でオーバラップされる表面積の広さは、それらによって形成される、結果として得られるキャパシタンスの値の決定に寄与している。この実例では、それぞれの層４１８、４２０および４２２は、示されているように、領域４１４の一方の側に存在しているオーバラップ面積４２３が領域４１４のもう一方の側に存在しているオーバラップ面積４２５より広くなるように構成されている。理解されるように、このような異なるオーバラップ面積は、別途、本明細書において反映されているように、異なるキャパシタンスの形成を促進する。とりわけ図４Ｃは、アプリケーション図４Ａおよび４Ｂの例示的実施形態４００の略図を図解したものである。示されているように、２つの直列キャパシタンスは、面積４２３および４２５に対するそれぞれのオーバラップの非一様性の程度の反映として、異なる値のキャパシタンスで形成されている。変形形態が実践され得るが、図解されている例示的実施形態４００は、それぞれ２０ｎＦおよび１０ｎＦのコンデンサ４５４および４５のための例示的キャパシタンス、およびコンデンサ４５８のための１μＦをもたらしている。リード線付き構成が実践され得るが、終端部４０４、４０８および４０６は、図３Ｃの略図では、実施形態４００の表面実装デバイス構成を反映するために示されている。
[0091]図５Ａは、現在開示されている主題のさらに別の例示的実施形態５００の斜視図を図解したものであり、多層構造によって中に形成された複数のコンポーネントを図解するために部分的に透視図になっている。詳細には、比較的大きい電極（Ｔ字形設計などの）を使用してオーバラップの相対程度が大きくされ、それに応じてキャパシタンス値が大きくされ得る。やはり比較的大きい電極を使用して、それらに限定されないが、インダクタンスおよび／または等価直列抵抗（ＥＳＲ：ｅｑｕｉｖａｌｅｎｔ ｓｅｒｉｅｓ ｒｅｓｉｓｔａｎｃｅ）の低減を含む他の有利な特徴が提供され得る。
[0092]より詳細には、このような図５Ａに示されているように、デバイス５００の上部領域、一括して５１４は、分割フィードスルー型構造を内部提供して２つのそれぞれの例示的コンデンサをもたらし、一方、デバイス５００の下部領域、一括して５１６は、オーバラップ多層コンデンサ構造を内部提供している。したがってこの図５Ａの典型的な例示的実施形態は、単一同時焼成パッケージなどの単一パッケージにおける容量素子の集積をもたらす。
[0093]より詳細には、上部領域５１４に関して、概ね矩形の層５１８および５２０などの一対の層５１８および５２０は、典型的な十字形層５２２の互いに反対側に並置されている。示されているように、層５２２の前面延在エッジおよび背面延在エッジ５２４および５２６は、中央外部終端部１０８および１１０（ＳＭＤ構成のためのアプリケーション図１Ａ）とそれぞれ接触し、一方、側面延在エッジ５２８および５３０は、側面／端部終端部１０４および１０６（アプリケーション図１Ａ）とそれぞれ接触する。
[0094]下部領域５１６に関して、対にされた交互層５３２／５３４および５３６／５３８は、デバイス５００のこのような領域５１６に多層コンデンサを形成するための標準オーバラップ構成である。やはり示されているように、これらの交互層のそれぞれの端部５４０および５４２は外部端部終端部１０４（アプリケーション図１Ａ）と接触し、一方、これらの交互層のそれぞれの端部５４４および５４６は外部端部終端部１０６（アプリケーション図１Ａ）と接触する。
[0095]図５Ｂは、図５Ａの例示的実施形態５００の多層構造の下部領域５１６内の選択された層５３２および５３６の上面図を図解したものである。様々な形状が実践され得るが、示されているようにこのようなコンデンサ電極層５３２および５３６は、いくつかの実例ではＴ字形層を備えることができる。当業者には理解されるように、オーバラップ領域すなわち面積５３３は、このようなオーバラップ面積を比較的広くすることにより、対応するキャパシタンス値が比較的大きくなるよう（すべての他の要因が一定である場合）、結果として得られるキャパシタンスの形成に寄与している。やはり比較的広い面積を使用して、それらに限定されないが、インダクタンスおよび／または等価直列抵抗（ＥＳＲ）の低減を含む他の有利な特徴が提供され得る。
[0096]本明細書において別途開示されているように、本明細書における例示的実施形態を離散同時焼成バリスタなどの離散バリスタと並列に追加することにより、素子は、結果として得られる組合せに対する過渡保護の提供を促進する。より詳細には、図６Ａは、バリスタデバイス、一括して６６０を有するスタック構成で使用するための、図解されているように、すべて、それぞれ追加されたリード線６４８、６５０および６５２と共に使用するための、現在開示されている主題による多端子多層デバイス、一括して６００の例示的実施形態の外部斜視図を図解したものである。本明細書においてさらに考察されているように、図６Ｂは、アプリケーション図６Ａの例示的実施形態６００の略図を図解したものである。
[0097]図６Ａは、現在開示されている主題による多端子多層デバイス、一括して６００の例示的実施形態の外部斜視図を図解したものである。図解されているように、例示的実施形態６００は、一般に、外部終端部６０４、６０６、６０８および６１０を有する６面ボディなどのボディ、一括して６０２を有している。図解されている例示的実施形態におけるデバイス６００は、同時焼成多層セラミックデバイスなどの多端子多層セラミックデバイスを備えることができ、多端子多層セラミックデバイスは３つ以上の容量素子を備えている。いくつかのこのような実施形態では、このような３つのコンデンサは、２つの直列コンデンサを含むことができ、これらの２つのコンデンサは第３の素子と並列である。
[0098]また、図６Ａは、バリスタデバイス、一括して６６０が追加された例示的実施形態６００の斜視図をも図解している。このようなデバイス６６０は、標準１２０６ケースサイズまたは他の標準あるいは非標準ケースサイズを有することも可能である。示されているように、バリスタ６６０は、外部終端部、一括して６６２および６６４をも有している。さらに、図６Ａによれば、リード線構成配置を使用してデバイス６００およびバリスタ６６０が互いに並列に配置され得る。より詳細には、リード線６４８、６５０および６５２は、デバイス６００の外部（コンデンサデバイス）終端部６０４、６０８および６０６にそれぞれ取り付けられ、一方、リード線６４８および６５２は、示されているように、バリスタ６６０の外部側面（バリスタ）終端部６６２および６６４にそれぞれ接続される。結果として得られるアプリケーション図６Ａの構成は、オーバーモールドされた３リード線コンポーネントである。
[0099]図６Ｂは、アプリケーション図６Ａによって示されているその接続／取付け構成におけるアプリケーション図６Ａの例示的実施形態、一括して６００の略図を図解したものである。より詳細には、示されているリード線６４８、６５０および６５２は、直列および並列コンデンサとそれぞれ接触している。示されているキャパシタンス値には、その値に限定するものではなく、単に例示的なものにすぎないことが意図されている。同様にバリスタ６６０は、図解されているようにリード線６４８および６５２と接触しており、したがってデバイス６００と並列関係にある。示されているバリスタ特性には、それに限定するものではなく、単に例示的なものにすぎないことが意図されている。
[00100]図６Ｃは、多端子多層デバイスの斜視図を図解したものである。一般に、図６Ｃは、別の遠近法における図６Ａのデバイスを図解している。例えば図６Ｃの実施形態は、バリスタ６６０を上部にして底部に多層セラミックデバイスなどのデバイス６００を提供する。このような構成は、はんだ付けなどによってデバイス６００およびバリスタ６６０を一体に結合した後、表面実装デバイスとしての使用を許容することができる。さらに、図６Ｃに図解されている実施形態は、図６Ａに図解されているリード線なしに提供されている。しかしながらこのような構成の場合、リード線も使用され得ることを理解されたい。
[00101]図解されているように、デバイス６００は、直列および並列コンデンサを含むための単一デバイス解決法を提供している。デバイス６００は、デバイス６００の隔離された領域における複数の層の分割フィードスルー構成によって形成され得るコンデンサなどの２つの典型的な１０ｎＦコンデンサ６５４および６５６を示している。また、デバイス６００は、示されているように、デバイス６００の別の領域における標準多層コンデンサ構造から形成され得るコンデンサなどの単一の典型的な１μＦコンデンサ６５８をも提供している。
[00102]本明細書において開示されている任意の例示的実施形態のために様々なサイズが実践され得るが、デバイス６００およびバリスタ６６０は、典型的な標準ＭＬＣケースサイズ、例えば１２０６ケースサイズであると見なされ得る。当然、様々な実施形態では、特定のアプリケーションの必要または要望に応じて様々なサイズが実践され得る。すべてのこのような変形形態および例示的キャパシタンス値の変形形態には、現在開示されている主題の精神および範囲の範疇であることが意図されている。
[00103]本明細書における開示によって示されているように、ＳＭＤ配置に使用されるいくつかの実施形態の場合、現在開示されている主題は、印刷回路基板（ＰＣＢ）上の複数の離散コンポーネントの置換えをもたらし、それにより空間を節約し、いくつかの実例ではインダクタンスを小さくし得る。このような現在開示されている例示的実施形態のすべては、そのいくつかの使用においては、オーバーモールドされた３リード線コンポーネントにパッケージされたものであってもよい。現在開示されている主題によれば、デバイスサイズの実質的な縮小が得られ、それによりはんだ接続の数が少なくなり、延いては信頼性が高くなる。
[00104]また、開示されている構成を達成する個々のステップには、それらが典型的なものであり、別途示される開示の一般的な性質を越えた他の態様の必要な使用を示すものではないことが意図されているにすぎない。例えば当業者は、選択されたステップを実践して、現在開示されている主題の所与のアプリケーションのために選択された特定の設計がもたらされ得ることを認識するであろう。

[00105]以上、このような現在開示されている主題について、その特定の実施形態に関して詳細に説明したが、当業者は、以上の説明を理解すれば、このような実施形態に対する変更、このような実施形態の変形形態、およびこのような実施形態に対する等価物を容易にもたらすことができることは認識されよう。したがって本開示の範囲は、制限としてではなく、例としてのものであり、主題開示は、当業者には容易に明らかであるように、現在開示されている主題に対するこのような修正、変更および／または追加の包含を排除するものではない。
[0069]図解されているように、デバイス１００は、直列および並列コンデンサを含むための単一デバイス解決法を提供している。デバイス１００の上部領域、一括して１１４は、典型的な層１１８、１２２および１２０の分割フィードスルー構成によって形成された２つの典型的な１０ｎＦコンデンサ１５４および１５６を示している。デバイス１００の下部領域、一括して１１６は、標準多層コンデンサ構造から形成されることになるコンデンサなどの典型的な単一１μＦコンデンサ１５８を示している。
[00105]以上、このような現在開示されている主題について、その特定の実施形態に関して詳細に説明したが、当業者は、以上の説明を理解すれば、このような実施形態に対する変更、このような実施形態の変形形態、およびこのような実施形態に対する等価物を容易にもたらすことができることは認識されよう。したがって本開示の範囲は、制限としてではなく、例としてのものであり、主題開示は、当業者には容易に明らかであるように、現在開示されている主題に対するこのような修正、変更および／または追加の包含を排除するものではない。
〔態様１〕
複数の容量素子を有する多端子多層セラミックデバイスであって、
集積容量構造を形成するための電極層を含む協働する複数の層を有するボディと、
２つのそれぞれのコンデンサの分割フィードスルー型構造を形成する前記電極層の第１の領域と、
多層セラミックコンデンサのオーバラップ型構造を形成する前記電極層の第２の領域と、
前記ボディの外部の、反対の極性を有する第１の対の終端部と、
前記ボディの外部の、同じ極性を有する第２の対の終端部と
を備え、
前記第１の対の終端部が前記第２の領域コンデンサと直列接続であり、前記第１の対の終端部、および前記第２の対の終端部のうちの少なくとも一方が、前記第１の領域の前記２つのそれぞれのコンデンサとそれぞれ並列接続であり、したがって複数の容量素子が単一のパッケージデバイスに集積される、多端子多層セラミックデバイス。
〔態様２〕
前記電極層の前記第１の領域が、前記第２の対の終端部とそれぞれ接触するそれぞれの前面延在エッジおよび背面延在エッジを有する概ね十字形の層の互いに反対側に位置し、前記第１の対の終端部とそれぞれ接触する側面延在エッジを有する少なくとも一対の層を備える、態様１に記載の多端子多層セラミックデバイス。
〔態様３〕
前記電極層の前記第２の領域が、オーバラップ構成で少なくとも対にされた交互層を備え、前記交互層のそれぞれの延在部分が前記第１の対の終端部のそれぞれと接触する、態様１に記載の多端子多層セラミックデバイス。
〔態様４〕
前記第１の領域の前記２つのそれぞれのコンデンサが互いに直列であり、いずれも前記第２の領域の前記多層セラミックコンデンサと並列である、態様１に記載の多端子多層セラミックデバイス。
〔態様５〕
前記第１の対の終端部および第２の対の終端部が、前記ボディのそれぞれの反対側の対の側面に配置され、前記デバイスのための表面実装デバイス（ＳＭＤ）構成を形成するために、それぞれそこから前記ボディの指定された底面に巻き付く、態様１に記載の多端子多層セラミックデバイス。
〔態様６〕
前記第１の対の終端部にそれぞれ取り付けられた第１のリード線および第２のリード線、および前記第２の対の終端部のうちの少なくとも一方に取り付けられた第３のリード線をさらに含む、態様１に記載の多端子多層セラミックデバイス。
〔態様７〕
２つのそれぞれの追加コンデンサの分割フィードスルー型構造を形成する前記電極層の第３の領域
をさらに備え、
前記第１の対の終端部、および前記第２の対の終端部のうちの少なくとも一方が、前記第３の領域の前記２つのそれぞれの追加コンデンサとそれぞれ並列接続である、態様１に記載の多端子多層セラミックデバイス。
〔態様８〕
前記電極層の前記第２の領域が前記電極層の前記第１の領域と第３の領域の間に存在する、態様１に記載の多端子多層セラミックデバイス。
〔態様９〕
前記ボディが、一対の比較的細長い側面および一対の比較的より短い側面を有し、
前記第１の対の終端部がそれぞれ前記対の比較的細長い側面に存在し、
前記第２の対の終端部がそれぞれ前記対の比較的より短い側面に存在する、
態様１に記載の多端子多層セラミックデバイス。
〔態様１０〕
前記第１の層の前記対の層が、それぞれ、前記第１の層の前記概ね十字形の層との異なるオーバラップ面積を有し、したがって前記第１の領域の前記それぞれのコンデンサに対して異なるキャパシタンス値をもたらす、態様２に記載の多端子多層セラミックデバイス。
〔態様１１〕
２つのそれぞれの追加コンデンサの分割フィードスルー型構造を形成する前記電極層の第３の領域であって、前記第２の対の終端部とそれぞれ接触するそれぞれの前面延在エッジおよび背面延在エッジを有し、前記第１の対の終端部とそれぞれ接触する側面延在エッジを有する少なくとも一対の層を備える第３の領域をさらに備え、
前記第３の層の前記対の層が、それぞれ、前記第３の層の前記概ね十字形の層との異なるオーバラップ面積を有し、したがって前記第３の領域の前記それぞれの追加コンデンサに対して異なるキャパシタンス値をもたらす、態様１０に記載の多端子多層セラミックデバイス。
〔態様１２〕
前記第２の領域の前記電極層が、比較的大きいキャパシタンス値オーバラップ型多層セラミックコンデンサを形成するための比較的広い面積を含む、態様１に記載の多端子多層セラミックデバイス。
〔態様１３〕
一対の外部終端部を有する離散バリスタが前記デバイスに対して積み重ねられ、前記第１のリード線および第２のリード線がそれぞれ前記バリスタの前記対の外部終端部に取り付けられ、したがって前記デバイスおよび前記離散バリスタが並列に接続される、態様６に記載の多端子多層セラミックデバイス。
〔態様１４〕
バリスタ機能を有する集積コンデンサフィルタであって、
複数の容量素子を有する離散多端子多層セラミックコンデンサデバイスであって、集積容量構造を形成することになる電極層を含む協働する複数の層を有するボディと、前記ボディの外部の、反対の極性を有する第１の対のコンデンサデバイス終端部と、前記ボディの外部の、同じ極性を有する第２の対のコンデンサデバイス終端部と、２つのそれぞれのコンデンサを形成する前記電極層の第１の領域と、前記第１の対の終端部の間に直列接続で受け取られる多層セラミックコンデンサを形成する前記電極層の第２の領域とを備える、離散多端子多層セラミックコンデンサデバイスと、
ボディを備える離散バリスタであって、前記バリスタボディの外部に反対の極性を有する一対のバリスタ終端部を有する離散バリスタと、
それぞれ前記第１の対のコンデンサデバイス終端部および前記一対のバリスタ終端部に取り付けられた第１のリード線および第２のリード線と、
前記第２の対のコンデンサデバイス終端部のうちの少なくとも一方に取り付けられた第３のリード線と
を備える集積コンデンサフィルタ。
〔態様１５〕
前記第１の対のコンデンサデバイス終端部、および前記第２の対のコンデンサデバイス終端部のうちの少なくとも一方が前記第１の領域の前記２つのそれぞれのコンデンサとそれぞれ並列接続である、態様１４に記載のバリスタ機能を有する集積コンデンサフィルタ。
〔態様１６〕
前記電極層の前記第１の領域が前記２つのそれぞれのコンデンサの分割フィードスルー型構造を形成し、
前記電極層の前記第２の領域が前記多層セラミックコンデンサのオーバラップ型構造を
形成する、態様１４に記載のバリスタ機能を有する集積コンデンサフィルタ。
〔態様１７〕
複数の容量素子を有する多端子多層セラミックデバイスを提供するための方法であって、
集積容量構造を形成するために使用される電極層を含む協働する複数の層を有するボディを提供するステップと、
前記電極層の指定された第１の領域に２つのそれぞれのコンデンサの分割フィードスルー型構造を形成するステップと、
前記電極層の指定された第２の領域に多層セラミックコンデンサのオーバラップ型構造を形成するステップと、
前記ボディの一対のそれぞれの反対側の面の外部に第１の対の終端部を加えるステップであって、前記第２の領域コンデンサが前記第１の対の終端部の間に直列に接続される、加えるステップと、
前記ボディの別の対のそれぞれの反対側の面の少なくとも一部の外部に、同じ極性を有する第２の対の終端部を加えるステップであって、前記第２の対の終端部および前記第１の対の終端部のうちの少なくとも一方の対の終端部がそれぞれ前記第１の領域の前記２つのそれぞれのコンデンサと並列に接続され、したがって複数の容量素子が単一のパッケージデバイスに集積される、加えるステップと
を含む方法。
〔態様１８〕
前記電極層の前記第１の領域が、前記第２の対の終端部とそれぞれ接触するそれぞれの前面延在エッジおよび背面延在エッジを有する概ね十字形の層の互いに反対側に位置し、前記第１の対の終端部とそれぞれ接触する側面延在エッジを有する少なくとも一対の層を備え、
前記電極層の前記第２の領域が、オーバラップ構成で少なくとも対にされた交互層を備え、前記交互層のそれぞれの延在部分が前記第１の対の終端部のそれぞれと接触する、
態様１７に記載の方法。
〔態様１９〕
前記第１の対の終端部および第２の対の終端部が、前記デバイスのための表面実装デバイス（ＳＭＤ）構成を形成するために、それぞれ前記ボディの指定された底面に巻き付く、態様１７に記載の方法。
〔態様２０〕
前記電極層の指定された第３の領域の２つのそれぞれのコンデンサの別の分割フィードスルー型構造を形成するステップをさらに含み、前記第３の領域の前記２つのそれぞれのコンデンサが、前記第２の対の終端部および前記第１の対の終端部のうちの少なくとも一方の終端部に対してそれぞれ並列に接続される、態様１７に記載の方法。
〔態様２１〕
前記第１の層の前記概ね十字形の層とのそれぞれ異なるオーバラップ面積を有する前記第１の層の前記対の層を提供するステップをさらに含み、したがって前記第１の領域の前記それぞれのコンデンサに対して異なるキャパシタンス値をもたらす、態様１８に記載の方法。
〔態様２２〕
前記電極層の指定された第３の領域の２つのそれぞれの追加コンデンサの分割フィードスルー型構造を形成するステップをさらに含み、前記第３の領域が前記第２の対の終端部とそれぞれ接触するそれぞれの前面延在エッジおよび背面延在エッジを有し、前記第１の対の終端部とそれぞれ接触する側面延在エッジを有する少なくとも一対の層を備える、態様１７に記載の方法。
〔態様２３〕
第１のリード線および第２のリード線をそれぞれ前記第１の対の終端部に取り付けるステップと、第３のリード線を前記第２の対の終端部のうちの少なくとも一方に取り付ける
ステップとをさらに含む、態様１７に記載の方法。
〔態様２４〕
前記デバイスに対して、一対の外部終端部を有する離散バリスタを積み重ねるステップをさらに含み、前記第１のリード線および第２のリード線がそれぞれ前記バリスタの前記対の外部終端部に取り付けられ、したがって前記デバイスおよび前記離散バリスタが並列に接続される、態様２３に記載の方法。

Claims (24)

  1. 複数の容量素子を有する多端子多層セラミックデバイスであって、
    集積容量構造を形成するための電極層を含む協働する複数の層を有するボディと、
    ２つのそれぞれのコンデンサの分割フィードスルー型構造を形成する前記電極層の第１の領域と、
    多層セラミックコンデンサのオーバラップ型構造を形成する前記電極層の第２の領域と、
    前記ボディの外部の、反対の極性を有する第１の対の終端部と、
    前記ボディの外部の、同じ極性を有する第２の対の終端部と
    を備え、
    前記第１の対の終端部が前記第２の領域コンデンサと直列接続であり、前記第１の対の終端部、および前記第２の対の終端部のうちの少なくとも一方が、前記第１の領域の前記２つのそれぞれのコンデンサとそれぞれ並列接続であり、したがって複数の容量素子が単一のパッケージデバイスに集積される、多端子多層セラミックデバイス。
  2. 前記電極層の前記第１の領域が、前記第２の対の終端部とそれぞれ接触するそれぞれの前面延在エッジおよび背面延在エッジを有する概ね十字形の層の互いに反対側に位置し、前記第１の対の終端部とそれぞれ接触する側面延在エッジを有する少なくとも一対の層を備える、請求項１に記載の多端子多層セラミックデバイス。
  3. 前記電極層の前記第２の領域が、オーバラップ構成で少なくとも対にされた交互層を備え、前記交互層のそれぞれの延在部分が前記第１の対の終端部のそれぞれと接触する、請求項１に記載の多端子多層セラミックデバイス。
  4. 前記第１の領域の前記２つのそれぞれのコンデンサが互いに直列であり、いずれも前記第２の領域の前記多層セラミックコンデンサと並列である、請求項１に記載の多端子多層セラミックデバイス。
  5. 前記第１の対の終端部および第２の対の終端部が、前記ボディのそれぞれの反対側の対の側面に配置され、前記デバイスのための表面実装デバイス（ＳＭＤ）構成を形成するために、それぞれそこから前記ボディの指定された底面に巻き付く、請求項１に記載の多端子多層セラミックデバイス。
  6. 前記第１の対の終端部にそれぞれ取り付けられた第１のリード線および第２のリード線、および前記第２の対の終端部のうちの少なくとも一方に取り付けられた第３のリード線をさらに含む、請求項１に記載の多端子多層セラミックデバイス。
  7. ２つのそれぞれの追加コンデンサの分割フィードスルー型構造を形成する前記電極層の第３の領域
    をさらに備え、
    前記第１の対の終端部、および前記第２の対の終端部のうちの少なくとも一方が、前記第３の領域の前記２つのそれぞれの追加コンデンサとそれぞれ並列接続である、請求項１に記載の多端子多層セラミックデバイス。
  8. 前記電極層の前記第２の領域が前記電極層の前記第１の領域と第３の領域の間に存在する、請求項１に記載の多端子多層セラミックデバイス。
  9. 前記ボディが、一対の比較的細長い側面および一対の比較的より短い側面を有し、
    前記第１の対の終端部がそれぞれ前記対の比較的細長い側面に存在し、
    前記第２の対の終端部がそれぞれ前記対の比較的より短い側面に存在する、
    請求項１に記載の多端子多層セラミックデバイス。
  10. 前記第１の層の前記対の層が、それぞれ、前記第１の層の前記概ね十字形の層との異なるオーバラップ面積を有し、したがって前記第１の領域の前記それぞれのコンデンサに対して異なるキャパシタンス値をもたらす、請求項２に記載の多端子多層セラミックデバイス。
  11. ２つのそれぞれの追加コンデンサの分割フィードスルー型構造を形成する前記電極層の第３の領域であって、前記第２の対の終端部とそれぞれ接触するそれぞれの前面延在エッジおよび背面延在エッジを有し、前記第１の対の終端部とそれぞれ接触する側面延在エッジを有する少なくとも一対の層を備える第３の領域
    をさらに備え、
    前記第３の層の前記対の層が、それぞれ、前記第３の層の前記概ね十字形の層との異なるオーバラップ面積を有し、したがって前記第３の領域の前記それぞれの追加コンデンサに対して異なるキャパシタンス値をもたらす、請求項１０に記載の多端子多層セラミックデバイス。
  12. 前記第２の領域の前記電極層が、比較的大きいキャパシタンス値オーバラップ型多層セラミックコンデンサを形成するための比較的広い面積を含む、請求項１に記載の多端子多層セラミックデバイス。
  13. 一対の外部終端部を有する離散バリスタが前記デバイスに対して積み重ねられ、前記第１のリード線および第２のリード線がそれぞれ前記バリスタの前記対の外部終端部に取り付けられ、したがって前記デバイスおよび前記離散バリスタが並列に接続される、請求項６に記載の多端子多層セラミックデバイス。
  14. バリスタ機能を有する集積コンデンサフィルタであって、
    複数の容量素子を有する離散多端子多層セラミックコンデンサデバイスであって、
    集積容量構造を形成することになる電極層を含む協働する複数の層を有するボディと、
    前記ボディの外部の、反対の極性を有する第１の対のコンデンサデバイス終端部と、
    前記ボディの外部の、同じ極性を有する第２の対のコンデンサデバイス終端部と、
    ２つのそれぞれのコンデンサを形成する前記電極層の第１の領域と、
    前記第１の対の終端部の間に直列接続で受け取られる多層セラミックコンデンサを形成する前記電極層の第２の領域とを備える、離散多端子多層セラミックコンデンサデバイスと、
    ボディを備える離散バリスタであって、前記バリスタボディの外部に反対の極性を有する一対のバリスタ終端部を有する離散バリスタと、
    それぞれ前記第１の対のコンデンサデバイス終端部および前記一対のバリスタ終端部に取り付けられた第１のリード線および第２のリード線と、
    前記第２の対のコンデンサデバイス終端部のうちの少なくとも一方に取り付けられた第３のリード線と
    を備える集積コンデンサフィルタ。
  15. 前記第１の対のコンデンサデバイス終端部、および前記第２の対のコンデンサデバイス終端部のうちの少なくとも一方が前記第１の領域の前記２つのそれぞれのコンデンサとそれぞれ並列接続である、請求項１４に記載のバリスタ機能を有する集積コンデンサフィルタ。
  16. 前記電極層の前記第１の領域が前記２つのそれぞれのコンデンサの分割フィードスルー型構造を形成し、
    前記電極層の前記第２の領域が前記多層セラミックコンデンサのオーバラップ型構造を形成する、請求項１４に記載のバリスタ機能を有する集積コンデンサフィルタ。
  17. 複数の容量素子を有する多端子多層セラミックデバイスを提供するための方法であって、
    集積容量構造を形成するために使用される電極層を含む協働する複数の層を有するボディを提供するステップと、
    前記電極層の指定された第１の領域に２つのそれぞれのコンデンサの分割フィードスルー型構造を形成するステップと、
    前記電極層の指定された第２の領域に多層セラミックコンデンサのオーバラップ型構造を形成するステップと、
    前記ボディの一対のそれぞれの反対側の面の外部に第１の対の終端部を加えるステップであって、前記第２の領域コンデンサが前記第１の対の終端部の間に直列に接続される、加えるステップと、
    前記ボディの別の対のそれぞれの反対側の面の少なくとも一部の外部に、同じ極性を有する第２の対の終端部を加えるステップであって、前記第２の対の終端部および前記第１の対の終端部のうちの少なくとも一方の対の終端部がそれぞれ前記第１の領域の前記２つのそれぞれのコンデンサと並列に接続され、したがって複数の容量素子が単一のパッケージデバイスに集積される、加えるステップと
    を含む方法。
  18. 前記電極層の前記第１の領域が、前記第２の対の終端部とそれぞれ接触するそれぞれの前面延在エッジおよび背面延在エッジを有する概ね十字形の層の互いに反対側に位置し、前記第１の対の終端部とそれぞれ接触する側面延在エッジを有する少なくとも一対の層を備え、
    前記電極層の前記第２の領域が、オーバラップ構成で少なくとも対にされた交互層を備え、前記交互層のそれぞれの延在部分が前記第１の対の終端部のそれぞれと接触する、
    請求項１７に記載の方法。
  19. 前記第１の対の終端部および第２の対の終端部が、前記デバイスのための表面実装デバイス（ＳＭＤ）構成を形成するために、それぞれ前記ボディの指定された底面に巻き付く、請求項１７に記載の方法。
  20. 前記電極層の指定された第３の領域の２つのそれぞれのコンデンサの別の分割フィードスルー型構造を形成するステップをさらに含み、前記第３の領域の前記２つのそれぞれのコンデンサが、前記第２の対の終端部および前記第１の対の終端部のうちの少なくとも一方の終端部に対してそれぞれ並列に接続される、請求項１７に記載の方法。
  21. 前記第１の層の前記概ね十字形の層とのそれぞれ異なるオーバラップ面積を有する前記第１の層の前記対の層を提供するステップをさらに含み、したがって前記第１の領域の前記それぞれのコンデンサに対して異なるキャパシタンス値をもたらす、請求項１８に記載の方法。
  22. 前記電極層の指定された第３の領域の２つのそれぞれの追加コンデンサの分割フィードスルー型構造を形成するステップをさらに含み、前記第３の領域が前記第２の対の終端部とそれぞれ接触するそれぞれの前面延在エッジおよび背面延在エッジを有し、前記第１の対の終端部とそれぞれ接触する側面延在エッジを有する少なくとも一対の層を備える、請求項１７に記載の方法。
  23. 第１のリード線および第２のリード線をそれぞれ前記第１の対の終端部に取り付けるステップと、第３のリード線を前記第２の対の終端部のうちの少なくとも一方に取り付ける
    ステップとをさらに含む、請求項１７に記載の方法。
  24. 前記デバイスに対して、一対の外部終端部を有する離散バリスタを積み重ねるステップをさらに含み、前記第１のリード線および第２のリード線がそれぞれ前記バリスタの前記対の外部終端部に取り付けられ、したがって前記デバイスおよび前記離散バリスタが並列に接続される、請求項２３に記載の方法。
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