KR20060090217A - 게이트 높이가 감소된 트랜지스터를 제조하는 방법 - Google Patents

게이트 높이가 감소된 트랜지스터를 제조하는 방법 Download PDF

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Abstract

게이트 높이가 감소된 집적 회로 트랜지스터를 형성하는 방법 및 시스템이 개시된다. 이 방법은 기판, 기판 위의 게이트 도체(13), 및 게이트 도체(13) 위의 적어도 하나의 희생층(14-16)을 갖는 적층 구조물을 형성한다. 이 프로세서는 상기 기판으로부터 연장된 적어도 하나의 게이트 스택으로 상기 적층 구조물을 패터닝하고, 상기 게이트 스택에 인접하여 스페이서(60)를 형성하고, 게이트 스택에 인접하여 소스와 드레인 영역(71)을 형성하도록 기판 중 상기 스페이서(60)에 의해 보호되지 않는 영역을 도핑하고, 상기 스페이서(60)와 상기 희생층(14-16)을 제거한다.
스페이서, 희생층, 적층 구조물, 집적 회로 트랜지스터, 상승된 소스와 드레인 영역

Description

게이트 높이가 감소된 트랜지스터를 제조하는 방법{METHOD TO PRODUCE TRANSISTOR HAVING REDUCED GATE HEIGHT}
본 발명은 일반적으로 집적 회로 트랜지스터에 관한 것으로 더욱 특히는 게이트 전극의 높이를 감소시키는 동시에 각 전극 내에 활성 도펀트를 제한함으로써, 집적 회로 성능을 최대화하는 개선된 구조와 방법에 관한 것이다.
고성능의 상보적 금속 산화물 반도체 (CMOS) 장치의 종래 처리 중에는 여러 문제에 직면하게 된다. 트랜지스터의 피처 크기가 작아짐에 따라, 전극 (소스, 드레인, 및 게이트)의 크기만이 아니라 이들 간의 거리는 이들이 서로에 더 가깝게 형성되기 때문에 작아지게 된다. 더욱 근접할수록 장치의 동작 동안 전극 간의 전계가 증가한다. 따라서, 전체 집적 회로 성능상, 전극 간의 기생 용량을 최소화하는 동시에, 장치의 오프 상태 누설을 증가시키지 않고 구동 전류를 최대화하는 것이 점점 더 중요해지고 있다.
게이트 폴리 스택의 높이는 게이트 및 소스와 드레인 (S/D) 컨택트 구조물 간의 기생 용량에 영향을 주고 이들의 연장부 도핑과 같은 전기적 연장부가 게이트 및 금속 컨택트와 중첩된다. 폴리 높이의 감소, 즉 폴리 게이트 라인의 측벽 영역이 작을수록 게이트 폴리 라인과 소스/드레인 전극 간의 외부 프린지 용량의 주변 구성 요소와 이들의 관련 컨택트 구조물이 감소되게 된다. 게이트-소스/드레인 연장부 용량은 전류 구동성과 파워에 부가하여 논리 어플리케이션에 대한 집적 회로의 전체 속도에 상당히 영향을 준다. 따라서, 게이트의 높이를 감소시키는 것이 바람직하다.
자기 정렬 소스/드레인/게이트 주입 처리되는 종래의 CMOS에서는 게이트 높이가 감소될 수 있는 정도에 제한이 있었다. 소스와 드레인 영역을 도핑하고 자기 정렬된 마스크로 폴리 게이트를 이용하는 할로 형성에 충분한 에너지로 도펀트를 주입하는 것은 게이트 높이가 감소함에 따라 도펀트가 폴리 게이트와 게이트 유전체를 투과할 수 있게 한다. 따라서, 게이트 높이가 감소함에 따라, 게이트 불순물이 아래 놓인 게이트 산화물을 오염시킬 위험이 증가하게 된다. 이를 방지하게 위해, 몇 종래의 프로세스들은 제조 프로세스의 총 열 부담을 감소시킨다. 그러나, 전체 열 부담을 감소시키는 것은 다른 전극의 도펀트 활동을 불충분하게 만들 수 있고, 그 결과 구동 전류가 제한될 수 있다. 다르게, 자기 정렬된 게이트/소스/드레인 및 할로 주입 에너지는 도펀트 투과를 완화하도록 급격히 감소될 수 있지만, 소스/드레인 및 할로의 저 에너지 주입은 채널에서 높은 소스/드레인 기생 저항과 불충분한 할로 도핑을 초래하여, 구동 전류와 단채널 롤오프 (rolloff) 특성을 열화시킨다.
부가하여, 높이가 감소된 게이트로 성취할 수 있는 최대 측벽 스페이서 길이가 문제에 부딪히게 되다. 게이트 높이가 낮아질수록, 스페이서의 최대 크기는 피착된 임의 두께의 스페이서 재료의 RIE(반응성 이온 에칭)을 위해 감소된 단차 높 이로 인해 감소되게 되고, 이로 인해 S/D 도펀트의 측면 잠식 및 게이트와 S/D 간의 실리사이드 브리징 (silicide bridging)의 가능성이 더 커지게 된다. 이 문제는 에피텍셜 성장된 소스와 드레인 구조물을 이용할 때 더욱 심각해지는데 왜냐하면 에피텍셜 과도 성장이 높이가 감소된 게이트의 상부에서 발생하기 때문이다. 원치 않게 게이트 위에 과도 성장된 에피텍셜 폴리실리콘이 또한 실리사이드되어 게이트와 상승된 소스와 드레인 영역 간에 도전성 경로를 형성하게 되고, 이로 인해 트랜지스터 기능에 이상이 초래된다.
게이트의 높이를 단축하는 것에 관련한 상기 문제 이외에도, RSD (상승된 소스/드레인)의 종래의 CMOS 처리는 또한 불필요한 과도 증속 확산 (transient enhanced diffusion; TED)이 있게 된다. 더욱 구체적으로, 붕소 같은 불순물이 RSD 처리 동안 N형 전계 효과 트랜지스터 (NFET)에 대해서는 할로 주입으로부터, N형 전계 효과 트랜지스터 (PFET)에 대해서는 연장부와 소스/드레인 주입으로부터 채널에 확산될 수 있다. 더욱 구체적으로, 박막 SOI 구조물 상에 RSD를 구축하는 실리콘 선택적 에피텍셜 프로세스가 통상 수분 보다 많은 연장된 열적 사이클 동안 700℃ 내지 900℃의 온도에서 통상 실행된다. 이 열적 조건은 통상 주요 도펀트, 특히 붕소의 가장 중요한 TED를 초래하여, 임계 전압의 상승된 롤오프와 같이 단채널 장치에 역효과를 초래하는 것으로 알려져 있다.
본 발명은 게이트 높이가 감소된 집적 회로 트랜지스터를 형성하는 방법을 제공한다. 본 발명은 기판, 기판 위의 게이트 도체, 및 게이트 도체 위의 적어도 하나의 희생층을 구비한 적층 구조를 형성하는 방법을 제공한다. 이 적층 구조물은 게이트 스택에 인접하여 스페이서를 형성하여 기판으로부터 연장된 적어도 하나의 게이트 스택으로 패터닝되고, 스페이서로 보호되지 않는 기판의 도핑 영역은 게이트 스택에 인접한 소스와 드레인 영역을 형성하도록 형성된다. 다음에 스페이서와 희생층이 제거된다.
게이트 도체의 높이는 스페이서로 형성되는 소스와 드레인 영역의 공간과 관련되는 게이트 높이 보다 더 작다. 스페이서의 크기는 게이트 도체와 희생층의 조합된 높이로 조절되므로, 스페이서는 게이트 도체만의 높이와 비교하여 이 조합된 높이에 더 큰 공간을 제공하게 된다. 공간이 더 커질수록 소스와 드레인 영역은 게이트 도체의 높이에 대해서만 형성된 스페이서로 형성된 소스와 드레인 영역과 비교하여 게이트 도체로부터 더 멀리 위치하게 된다.
게이트 도체 위의 희생층은 게이트 도체 위의 희생 산화물층을 형성하고 산화물층 위에 부가의 희생층을 형성하는 것으로 형성되게 된다. 희생 산화물층은 게이트 도체를 보호한다. 적층 구조는 게이트 도체 아래에 실리콘층을 가지며 또한 패터닝 프로세스 후에 자기 정렬 주입으로 소스/드레인 전극과 게이트 도체를 함께 더욱 도핑한다.
게이트 도체와 희생층의 조합된 높이는 불순물이 실리콘층에 도달하지 못하도록 하고, 희생층 없이 도핑 프로세스는 불순물을 게이트 도체와 게이트 유전층을통해 실리콘층에 주입한다. 적층 구조는 게이트 도체 아래에 실리콘층을 갖는다. 소스/드레인 전극과 게이트 도체는 패터닝 프로세스 이후에 자기 정렬 주입으로 함께 도핑된다. 본 발명은 또한 제1 도핑 프로세스에 이용된 것과 반대 극성의 불순물로의 자기 정렬 주입으로 게이트 도체 아래에 할로 영역을 도핑하는 제2 도핑 프로세스를 제공한다. 게이트 도체와 희생층의 조합된 높이는 불순물이 실리콘층에 도달하지 못하도록 하고, 희생층 없이 도핑 프로세스는 게이트 도체와 게이트 유전층을 통해 실리콘층에 불순물을 주입한다.
본 발명은 또한 임시 스페이서에 인접한 기판층 위에 상승된 소스와 드레인 영역을 에피텍셜 성장하여 임시 스페이서가 상승된 소스와 드레인 영역을 게이트 스택과 격리시키도록 하는 방법을 더욱 제공한다. 부가의 유전층이 상승된 소스와 드레인 영역 상에 성장되고, 임시 스페이서가 희생 재료를 제거하지 않고 제거되고, 할로 주입이 상승된 소스와 드레인 영역 및 노출된 실리콘층 영역에서 실행되며, 영구 스페이서가 게이트 스택에 인접하여 형성된다. 영구 스페이서는 임시 스페이서 보다 더 얇다. 다음에, 불순물이 상승된 소스와 드레인 영역 및 실리콘의 노출된 영역으로 주입되고, 영구 스페이서 및 상승된 소스와 드레인 영역 사이의 노출된 실리콘 영역을 충진하는 최종 스페이서가 형성된다. 이후에 부가의 불순물을 상승된 소스와 드레인 영역 및 실리콘의 노출 영역으로 주입하고, 모든 불순물을 활성화하도록 어닐링하고, 상승된 소스와 드레인 영역 상에 부가의 유전층을 에칭백하고, 게이트 도체 및 상승된 소스와 드레인 영역 둘 다를 살리사이드 (salicide)한다.
게이트 스택의 상부에서 희생층으로 성취된 인공적인 게이트 높이의 증가로 더 큰 제거 가능한 스페이서의 형성이 가능하게 된다. 본 발명은 스페이서 폭 변조 에 대해 두 단계의 스페이서 형성 프로세스 (희생 및 영구 스페이서)를 이용한다. 본 발명은 또한 스페이서를 더 크게 하여, 게이트 높이의 감소가 성취 가능한 스페이서의 크기를 제한 및 감소시킬 때 발생할 수 있는 도펀트 침식 및 실리사이드 브리징 문제들을 방지하게 된다.
본 발명은 도면을 참조하여 다음의 바람직한 실시예의 상세 설명으로 잘 이해될 것이다:
도 1A 및 1B는 부분 완성된 N형 및 P형 트랜지스터의 개략도이다.
도 2A 및 2B는 부분 완성된 N형 및 P형 트랜지스터의 개략도이다.
도 3A 및 3B는 부분 완성된 N형 및 P형 트랜지스터의 개략도이다.
도 4A 및 4B는 부분 완성된 N형 및 P형 트랜지스터의 개략도이다.
도 5A 및 5B는 부분 완성된 N형 및 P형 트랜지스터의 개략도이다.
도 6A 및 6B는 부분 완성된 N형 및 P형 트랜지스터의 개략도이다.
도 7A 및 7B는 부분 완성된 N형 및 P형 트랜지스터의 개략도이다.
도 8A 및 8B는 부분 완성된 N형 및 P형 트랜지스터의 개략도이다.
도 9A 및 9B는 부분 완성된 N형 및 P형 트랜지스터의 개략도이다.
도 10A 및 10B는 부분 완성된 N형 및 P형 트랜지스터의 개략도이다.
도 11A 및 11B는 부분 완성된 N형 및 P형 트랜지스터의 개략도이다.
도 12A 및 12B는 부분 완성된 N형 및 P형 트랜지스터의 개략도이다.
도 13A 및 13B는 부분 완성된 N형 및 P형 트랜지스터의 개략도이다.
도 14A 및 14B는 부분 완성된 N형 및 P형 트랜지스터의 개략도이다.
도 15A 및 15B는 부분 완성된 N형 및 P형 트랜지스터의 개략도이다.
본 발명은 게이트 높이를 포함하여, SOI 상에 CMOS 장치의 모든 전극의 치수를 줄이는 새로운 방법을 제시한다. 본 발명은 게이트 폴리 위에 희생층을 제공하여 게이트 높이의 감소와 관련된 문제를 해결한다. 게이트 폴리실리콘의 상부 상의 버퍼층은 후속 프로세스 통합에서 게이트 높이를 인공적으로 증가시키고, 이로 인해 폴리 게이트와 게이트 유전층을 통한 붕소 투과의 문제를 유발하지 않고 소스/드레인 및 채널 영역을 충분히 도핑할 만큼 높은 에너지로 소스, 드레인, 및 할로 주입을 실행하는 것이 가능하게 된다. 다시 말해, 종래의 자기 정렬 주입 프로세스는 버퍼층의 두께가 종래의 높은 게이트 구조물을 갖는 것과 같이, 소스/드레인 및 할로 접합 및 측벽 스페이서 크기를 포함하는 본 발명의 장치 구조물 내에서 불순물이 동일한 깊이로 주입될 수 있게 하기 때문에 본 발명에서도 이용될 수가 있다.
게이트 스택의 상부에서 희생층으로 성취되는 인공적인 게이트 높이의 증가는 더 큰 제거 가능한 스페이서의 형성을 가능하게 한다. 본 발명은 스페이서 폭 변조 에 대해 두 단계 스페이서 형성 프로세스 (인공적 및 영구적 스페이서)를 이용한다. 본 발명은 또한 스페이서를 더 크게 하여 감소된 게이트 높이가 성취 가능한 스페이서의 크기를 제한 및 감소시킬 때 발생할 수 있는 도펀트 침식과 실리사이드 브리징 문제들을 방지한다. 상기한 붕소 확산 문제를 방지하기 위해서, 본 발명은 상승된 소스/드레인이 형성된 후에 N 할로, P 연장부 및 P형 소스 및 드레인에 붕소를 주입한다. 이 프로세스는 비소와 같은 저속 확산 도펀트가 RSD 처리 이전에 유입될 수 있게 한다. 부가하여, 스페이서의 폭은 PFET 소스와 드레인에서의 붕소 확산을 위해 더 넓은 공간을 제공하기 위해서, NFET 비소 주입에 대해서보다 PFET 붕소/BF2 소스/드레인 주입에 대해 비교적 더 크게 만들어진다.
본 발명은 NFET와 PFET 도펀트종을 분리한다. 더욱 구체적으로, 본 발명은 RSD 선택적 에피텍셜 프로세스 동안 붕소의 측면 잠식의 효과를 최소화하기 위해서 큰 제거 가능한 스페이서를 이용하여 붕소 주입을 분리한다. 도 1A-15B는 개략적 단면으로 나타낸 본 발명의 일 예를 나타낸다. 본 발명은 이들 예에만 제한되는 것이 아니고, 대신에 모든 유사한 구조물에 동일하게 적용될 수 있다. 이들 예들은 본 발명을 대표하여 선택된 것이므로, 이들 예에만 명백하게 제한되는 것이 아니다.
"A" 도면은 N형 장치를 나타내는 반면 "B"은 P형 장치를 나타낸다. 또한, 도면을 간략하게 하기 위해서, 구조물 각각의 절반 (예를 들어 좌측 절반)만을 도 1A-14B에 나타내었다. 각 구조물의 우측 절반 (도시 생략)은 도시된 좌측 절반과 미러상이다. 도 15A 및 도 15B는 완성된 (좌측과 우측 절반 모두) 트랜지스터 구조물을 나타낸다. 일 실시예에서, 본 발명은 N형과 P형 장치가 동일한 기판이나 칩 상에서 동시에 제조되는 것을 가정한다. 따라서, 여러 "A"와 "B" 도면은 제조 프로세스에서 동일한 처리 단계를 나타낸다.
도 1A 및 도 1B에서, 적층 구조물은 여러 층의 재료를 순차적으로 피착/형성하여 형성된다. 이들 층은 화학적 기상 증착법 (CVD), 액상 증착법 (LPD), 기상 증착법 (VPD), 스퍼터링 산화물 성장, 에피텍셜 성장 등을 포함하는 공지의 피착/형성 프로세스를 이용하여 피착/형성될 수 있다. 제1 층은 절연체(산화물;10) 및 실리콘층(11)을 포함한다.
산화물(10)은 실리콘층(11)을 아래 놓인 기판 (도시 생략)과 전기적 접촉되지 않게 격리한다. 이 유형의 구조물은 실리콘(11)이 절연체 (이 경우 산화물(10))위에 있기 때문에 실리콘-온-절연체(SOI) 구조물로 알려져 있다. 이 구조물에서, 산화물(10)은 매립 산화물 (BOX)을 말한다. 매립 산화물(10)은 트랜지스터를 아래 놓인 구조물과 격리시킨다. 그러나, 본 발명은 동일한 적용성과 중요성을 갖는 SOI와 벌크 Si 기판 기술에 적용된다.
부호 12는 게이트 산화물을; 13은 게이트 도체를 나타낸다. 게이트 도체(13)는 금속, 합금, 도전성 산화물, 폴리실리콘 등의 도전성 재료일 수 있다. 게이트 도전층(13)의 두께는 게이트 도체의 최종 높이를 결정한다.
부호 14-16는 최종 구조물로부터 제거되게 되어 제조 프로세스 동안만 이용되게 되는 희생 절연체 재료이다. 이 예에서, 부호 14는 산화물이고, 부호 15는 질화물이고, 부호 16은 경 절연체 재료 (예를 들어, 테트라에틸오소실리케이트 (TEOS))이지만, 제거 가능한 최종 스페이서 재료와 대응하는 에칭 선택도와 관련하여 제조되고 있는 장치를 형성할 때 디자이너의 특정 요구에 따라서 어느 개수나 어느 유형의 희생 재료라도 이용될 수가 있다. 부호 14-16은 다음 처리 단계 동안 게이트의 높이를 인공적으로 증가시킨다. 이것은 상기된 것과 같은 부작용을 겪지 않고 게이트의 높이가 감소되게 한다. 바람직한 게이트 도체 대 희생층의 높이비는 실리사이드 두께, 타겟 스페이서 폭, RSD 두께, 및 기판 유형에 대한 소스/드레인/할로 주입 에너지와 같은 여러 디자인 요소 뿐만 아니라, 기술의 타겟 게이트 길이에 대한 게이트 스택 RIE 프로세스로 결정된다.
도 2A 및 도 2B에서, 상부층 (층(12-16))은 예를 들어, 반응성 이온 에칭 (RIE) 등의 에칭 프로세스를 이용하여 게이트 스택 (도면 각각에서는 그 절반이 나타나 있음)으로 패터닝된다 부가의 산화물(26)이 후속의 처리 동안 게이트 산화물, 게이트 폴리, 및 연장부 영역의 보호를 위해 게이트 스택 위에 성장된다. 도 2A에서 나타낸 N형 장치에 대해, 연장부 주입(22) (예를 들어, 비소, 등)이 실리콘층(11) 내에 N형 연장부(24)를 형성하도록 이루어진다. 이하 더욱 상세히 설명하는 바와 같이, 이 단계에서 비소를 주입하는 것은 다른 불순물과 비교하여 비소가 비교적 느리게 확산되기 때문에 바람직하지 않은 분순물 확산을 초래하지 않게 된다. 도 2B에 나타낸 P형 장치는 이 처리 동안 마스크 (도시 생략)를 이용하여 보호되어 N형 연장부 불순물의 주입을 방지할 수 있다. 또한, 게이트 스택은 연장 주입물(24)을 게이트의 에지와 정확하게 정렬시킨다.
도 3A 및 도 3B에서, 보호성 캡(30, 31)이 구조물 위에 형성된다. 캡(31)은 저온 산화(LTO) 캡을 포함하는 한편 재료(30)는 예를 들어, 급속 열적 화학 기상 증착 (RTCVD) 프로세스에서 형성된 질화물층을 포함한다. 도 4에서, 보호성 산화물(44)이 구조물 위에 형성된다. 산화물(44)은 오버 에칭 프로세스에서 화학 기계 적 연마 (CMP)를 이용하여 높이가 감소되므로 산화물이 게이트 스택의 상부를 차단하지 않게 된다. 다음에, 별개의 불순물이 N형과 P형에 대해 별개의 게이트 사후 도핑 처리 단계에서 주입되게 된다. 더욱 구체적으로, 도 4B에 나타낸 P형 장치는 N형 게이트 주입 (인황 또는 비소; 40)이 게이트 도체(13) 내로 이루어지고, 이어서 선택적 급속 열 어닐링(RTA)이 행해지는 동안 마스크 (도시 생략)를 이용하여 보호된다. 다음에, 도 4A에 나타낸 N형 장치는 다시 마스크 (도시 생략)을 이용하여 보호되어 P형 게이트 주입 (붕소, BF2 등; 41)이 게이트 도체(13) 내에 이루어질 수 있다. 상기 게이트 사후 도핑 방안의 대안으로, 희생 버퍼층(14, 15 및 16)을 형성하기 전에 감소된 높이의 폴리층(13)을 피착하고 바로 도펀트의 저에너지 주입으로 게이트를 미리 도핑할 수 있다.
희생층(14-16)에 의해 제공된 부가의 두께로 인해 게이트 산화물(12)를 통해 실리콘(11)의 채널 영역으로의 불순물 투과 없이 충분히 높은 에너지 주입 (예를 들어, 5keV 보다 더 높은 붕소, 10keV 보다 더 높은 비소, 및 8keV 보다 더 높은 인황)이 게이트만이 아니라 소스, 드레인 및 할로 영역을 도핑하는 데에 이용될 수가 있다. 다시 말해, 게이트 스택과 자기 정렬된 종래의 주입 프로세스는 종래의 더 높은 게이트 구조물을 갖는 것과 같이, 버퍼층의 두께가 본 발명의 게이트 구조물 내에서의 동일한 두께로 불순물이 주입될 수 있게 하기 때문에 본 발명에 이용될 수 있다. 따라서, 본 발명은 공지된 주입 기술을 이용할 수 있게 하므로, 장치의 제조를 간략화하고 비용을 절감할 수가 있다. 또한, 본 발명은 이 종래 처리가 가능하지만, 그럼에도 실제 게이트 도체(13) 위에 희생층(14-16)을 제공하여 원치 않는 불순물 투과의 위험을 제거하고 있다.
다음에, 도 5A 및 도 5B에 나타낸 바와 같이, 보호성 산화물(44)은 예를 들어, 버퍼링된 HF 솔루션을 이용한 습식 에칭으로 제거되게 된다. 다음에, 스페이서 재료는 예를 들어, 비등방성 건식 에칭이나 RIE에서 임시 스페이서(60) 내로 피착되어 형성되게 된다. RIE 프로세스와 부가의 에칭 (종래의 합성 스페이서 형성 기술에서와 같이)은 또한 도 6A 및 도 6B에서 나타낸 바와 같이, 스페이서(60)에 의해 보호되지 않는 게이트 상의 산화물 캡(31) 위의 질화물(30) 부분을 제거한다.
도 7A 및 도 7B에서, 상승된 소스와 드레인 영역(71)이 에피텍셜 프로세스에서 성장된다. 희생 버퍼층(14-16)으로 인해, 폴리 게이트 상의 불필요한 에피 과도 성장이 방지된다. 더욱, 상술된 바와 같이, 에피 프로세스는 약 수분 이상 동안 750℃ 내지 900℃ 범위의 온도에서의 열적 사이클에 구조물을 노출시킨다. 이 열적 프로세스는 게이트 도체(13) 전체에 걸쳐 N형과 P형 불순물(40, 41)을 확산시킨다.
또한 도 7A 및 도 7B에 나타낸 바와 같이, N형 장치는 마스크 (도시 생략)로 보호되고 P형 장치는 P형 트랜지스터의 상승된 소스와 드레인 영역(71)을 도핑하여 실리콘(11) 내에 P형 소스와 드레인(73)을 또한 형성하는 P형 주입 프로세스 (예를 들어, 붕소, BF2 등)를 거친다. 상술된 바와 같이, 이 주입은 상승된 소스와 드레인 영역이 성장된 후에 실행되기 때문에, 상승된 소스와 드레인 영역을 성장시키는 에피텍셜 프로세스와 관련되는 고온 열적 사이클을 피하게 된다. 따라서, 고온 열적 에피텍셜 상승된 소스/드레인 프로세스 이후에 이 주입과 다른 후속의 주입을 실행함으로써, 본 발명은 에피 성장 동안 해로운 붕소의 과도 증속 확산을 제거할 수 있다.
도 8A 및 도 8B에서, 산화물 스페이서 및 상부 산화물(16) 뿐만 아니라, 산화물(26) 및 캡(31)의 일부까지 에칭 프로세스에서 제거된다. 이 단계에서, 본 발명은 폴리 게이트 높이 감소를 성취한다. 부가하여, 본 발명은 도핑된 상승 소스 드레인 영역(71)의 표면을 보호하기 위해 저온에서 박막 산화물(80)(도 8A 및 도 8B에서만 도시됨)을 선택적으로 성장시킨다. 이 선택적 프로세스는 또한 스페이서(60)를 제거하는 에칭 동안 게이트 도체(13)의 코너로부터 제거될 수 있는 산화물(26)이 재성장되게 도와준다.
도 9A 및 도 9B에서, 질화물 라이너(30)가 에칭 프로세스에서 제거된다. 다음에, 도 10A 및 도 10B에 나타낸 바와 같이, NFET(100) (붕소, BF2)에 대해 N 할로 및 PFET(104) (비소, 인황)에 대해 P 할로 주입이 할로 주입 영역(102, 106)을 형성하도록 이루어진다. 이들 할로 주입은 일 유형의 트랜지스터가 다른 유형의 트랜지스터가 적당한 주입물을 수용하는 동안 보호되고, 그 반대로 보호되는 프로세스에서 별개로 실행되게 된다. 상술된 바와 같이, 할로 주입은 높은 열 부담의 에피텍셜 상승된 소스/드레인 형성 프로세스 이후에 이루어지기 때문에, 붕소 N-할로의 과도 증속 확산의 역효과는 본 발명에서는 회피될 수 있다.
도 11A 및 11B에서, 영구 질화물 스페이서(110)가 공지의 피착 및 에칭/형상화 기술 (예를 들어, RTCVD)을 이용하여 형성된다. 이어서, N형 소스/드레인 주입(비소나 인황)은 P형 장치가 마스크로 보호되는 동안 실행되고; P형 연장 주입(114) (붕소, BF2, 등)은 N형 장치가 여러 마스크로 보호되는 동안 실행되게 된다. 이들 주입물은 상승된 소스와 드레인(71, 24 및 71, 73) 내에 도핑을 유도하고 또한 관련 연장 영역의 부분(116, 118)을 도핑한다.
도 12A 및 도 12B에서, 최종 영구 스페이서(120; 질화물)가 종래의 기술을 이용하여 피착되어 형상화된다. 영구 스페이서(110)가 희생 스페이서(60) 보다 더 작은 반면, 최종 스페이서(120)는 영구 스페이서(110)와 희생 스페이서(60) 둘 다 보다 더 크다. 실제, 도 12A 및 12B에서 나타낸 바와 같이, 최종 영구 스페이서(120)는 면들을 가질 수 있는 상승된 소스와 드레인 영역(71)의 코너를 커버하도록 연장된다.
도 13A 및 13B에서, 고온의 급속 열적 어닐링 (RTA)이 여러 도펀트를 활성화하도록 적용된다. 따라서, 이제까지 주입된 도펀트는 상승된 소스와 드레인 영역(71) 전체 뿐만 아니라 연장부(24, 73) 및 폴리 게이트(13) 전체에도 재분산된다. 이것은 할로(102, 106)의 도펀트가 거치게 되는 제1 고온 열적 사이클임에 유의해야 한다. 상술된 바와 같이, 대다수의 붕소와 그 외 고속 이송 불순물이 상승된 소스와 드레인 영역을 형성하는 높은 열 부담 프로세스 이후에 주입되기 때문에, 이들 불순물은 (도 13A 및 13B에 나타낸 급속 열 어닐링 등과 같은) 남은 처리에서 최소한의 필요한 열 부담을 수용하게 된다. 다시 한번, 이로 인해 본 발명은 불필요한 과도 증속 확산 문제를 방지할 수 있다. 도 11A는 NSD (NFET 소스/드레인)를 박막 질화물 스페이서를 이용하는 것으로 나타낸 반면, 도 7B는 더 큰 제거 가능한 스페이서와 정렬되는 PSD (PFET 소스/드레인) 주입을 나타낸다. 다른 실시예로, 이들 주입이 더 큰 최종 스페이서 형성 이후에 행해질 수 있다 (예를 들어, 도 13A 및 도 13B 참조).
도 14A 및 14B는 종래의 실리사이드 프로세스가 게이트 도체(13) 위에서 상승된 소스와 드레인(71)이 이미 존재하는 실리사이드 영역(140, 141)을 형성한 후의 구조물을 나타낸다. 도 15A 및 15B는 도 14A 및 도 14B에 나타낸 것과 기본적으로 동일한 구조를 나타내며 도 14A 및 14B에 나타낸 절반부 대신에 구조물의 양측을 나타내고 있다.
따라서, 위에서 나타낸 바와 같이, 본 발명은 처리 동안 게이트 위에 희생층을 제공하여 게이트 높이 감소와 관련된 문제를 해결한다. 여러 종래의 문제를 초래하지 않고 폴리 높이를 제거함으로써, 본 발명은 실리사이드된 게이트 전극 및 소스/드레인 전극과 이들의 전기적 접속된 금속화/컨택트 구조물 간의 기생 용량을 감소시키는 궁극적 목적을 달성하게 된다. 상승된 소스/드레인와 조합된 폴리 게이트의 높이의 감소는 또한 게이트-소스/드레인 기생 용량을 증가시키고 전체 회로 성능을 열화시키지 않고도 높은 구동 전류를 성취할 수 있도록 한다. 게이트 폴리실리콘의 상부 상의 버퍼층은 처리 동안 게이트 높이를 인공적으로 증가시키고, 이로 인해 종래의 붕소 투과 문제를 초래하지 않도 PFET 소스/드레인과 게이트의 높 은 에너지 주입을 충분히 이용할 수 있게 된다. 이 실시예의 다른 변형예로는 도 11A에서의 제거 이후 대신에, 도 7A에서 버퍼층(16)의 제거 이전에 충분히 높은 에너지에서 인황이나 비소를 이용한 NFET 소스/드레인 및 게이트의 주입을 포함할 수 있다.
게이트 스택의 상부에서 희생층으로 성취되는 게이트 높이의 인공적 증가는 더 큰 제거 가능한 스페이서의 형성을 가능하게 한다. 희생 버퍼층(14-16) 없이, 단순히 감소된 게이트 높이로는 상승된 소스/드레인 영역을 도 6A 및 6B의 게이트 측벽과 격리할 만큼 충분히 큰 제거 가능한 스페이서를 형성하기가 어렵다. 본 발명은 스페이서 폭 변조를 위한 2단계 스페이서 형성 프로세스를 이용한다. 더 큰 스페이서를 이용하여, 감소된 게이트 높이로 스페이서의 크기가 감소될 때 발생할수 있는 도펀트 침식과 실리사이드 브리징 문제들을 피할 수가 있다.
상술된 붕소 확산 문제를 피하기 위해, 상승된 소스/드레인이 형성된 후에 N 할로, P 연장부 및 P형 소스와 드레인에 대해 붕소가 주입되게 된다. 이 프로세스는 비소와 같은 저속 확산 도펀트가 RSD 처리 이전에 유입되게 한다. 부가하여, 최종 스페이서의 폭은 PFET 소스와 드레인에서의 붕소 확산을 위해 더 넓은 공간을 제공하기 위해서, NFET에 대해서 보다 PFET에 대해 비교적 더 크게 만들어진다.
바람직한 실시예의 연장으로, 본 발명의 다른 실시예를 이하에 설명한다. 도 6A-6B에서, 질화물 제거 가능 스페이서가 질화물 라이너 상에서 산화물 스페이서 대신에 형성된다. 따라서, 이 구조물에서 제거 가능한 스페이서 재료는 게이트의 상부 상의 희생 버퍼 재료 (이 경우 산화물)와 다르다. 도 8A-8B에서의 RSD 형 성을 위한 에피 성장 (및 선택적 딥 소스/드레인 주입) 이후에, 더 두꺼운 산화물이 RSD 층(71)의 표면 상에 성장되므로 이 RSD 표면 산화물의 두께는 버퍼 산화물층(16)의 두께와 대략 동일하다. 그 후에, 산화물 버퍼층(16)과 RSD 표면 산화물층을 에칭하지 않고 질화물 제거 가능한 스페이서만이 고온 인황산에 의해 선택적으로 제거된다. 다음에, 할로 주입이 SOI와 벌크 Si CMOS 기술 둘 다에 대해서 단채널 롤오프를 조절할 만큼 충분히 높은 에너지와 도스에서 실행된다. 이 실시예에서 게이트 폴리 상의 버퍼층(16)으로 인해, 비교적 높은 에너지와 도스에서의 할로 주입이 게이트 폴리를 통해 채널로 투과하지 못하는데, 이는 방지되어야만 하는 것이다. 소스/드레인 연장부 주입이 또한 이 단계에서 실행된다. 선택적으로, 도 11A-11B의 바람직한 실시예에서와 같이, 할로와 연장부 주입 이전과 이후에 박막 영구 스페이서(110)을 이용할 수 있다. 그러나, 이 실시예에서, 박막 스페이서 재료는 질화물 대신에 산화물이어야 한다. 다음에, 최종 큰 산화물 스페이서가 버퍼층(16)과 RSD 표면 산화물층을 오버에칭으로 비등방성 에칭하는 RIE를 이용하여 형성되어 RSD 층과 게이트 스택의 측벽 사이의 간격을 충진한다. 다른 간격 충진이 게이트 폴리 버퍼와 RSD 층 둘다를 커버하는 데에 충분한 두께로 피착된 산화물의 등방성 에칭백으로 실행될 수 있다. 그 결과, 이 단계로 도 13A-13B와 유사한 구조물의 폴리 높이 감소를 성취하는데, 폴리 높이가 더 많이 감소된다. 소스/드레인 전극과 게이트 폴리의 부가의 주입이 이 단계에서 저 에너지로 실행되어 도펀트가 채널에 투과되는 것을 방지한다. 최종 RTA는 모든 도펀트를 활성화하고, 실리사이드화로 게이트 폴리와 RSD가 감소된 최종 소스/드레인 및 게이트 전극을 형성 하게 된다. 따라서, 이 제2 실시예는 폴리 높이를 감소하여 기생 게이트-소스/드레인 용량을 감소하고, RSD 층을 형성하여 구동 전류를 최대화하고, 폴리 게이트를 통한 도펀트 투과를 야기하지 않고 충분히 높은 에너지로 채널에서의 최적의 할로/연장부 주입에 의해 단채널 롤오프를 성취하게 된다.
게이트 스택의 상부에서 희생층으로 성취되는 게이트 높이의 인공적 증가로 더 큰 제거 가능한 스페이서를 형성할 수 있다. 2단계 스페이서 형성 프로세스가 스페이서 폭 변조에 이용된다 (희생 및 영구 스페이서). 더 큰 스페이서를 이용하여, 감소된 게이트 높이가 성취 가능한 스페이서의 크기를 제한 및 감소시킬 때 발생할 수 있는 도펀트 침식과 실리사이드 브리징 문제를 방지할 수 있다.
본 발명이 바람직한 실시예에 관련하여 기재되었지만, 당업자라면 본 발명이 첨부한 청구범위의 정신 및 영역 내에서 수정이 실행될 수 있다는 것을 이해할 것이다.

Claims (12)

  1. 감소된 게이트 높이를 갖는 집적 회로 트랜지스터를 형성하는 방법에 있어서:
    기판, 상기 기판 위의 게이트 도체(13), 및 상기 게이트 도체(13) 위의 적어도 하나의 희생층(14-16)을 갖는 적층 구조물을 형성하는 단계;
    상기 기판으로부터 연장된 적어도 하나의 게이트 스택으로 상기 적층 구조물을 패터닝하는 단계;
    상기 게이트 스택에 인접한 스페이서(60)를 형성하는 단계;
    상기 게이트 스택에 인접하는 소스와 드레인 영역(71)을 형성하도록 상기 기판 중 상기 스페이서(60)에 의해 보호되지 않는 영역을 도핑하는 단계; 및
    상기 스페이서(60)와 상기 희생층(14-16)을 제거하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 게이트 도체(13)의 높이는 상기 스페이서(60)에 의해 이루어진 상기 소스와 드레인 영역(71)의 공간과 관련된 게이트 높이 보다 더 작은 방법.
  3. 제1항에 있어서, 상기 스페이서(60)의 크기는 상기 게이트 도체(13)와 상기 희생층(14-16)의 조합된 높이로 조절되므로, 상기 스페이서(60)는 상기 게이트 도 체(13)만의 높이와 비교할 때 상기 조합된 높이에 비해 더 큰 공간을 제공하도록 하는 방법.
  4. 제3항에 있어서, 상기 더 큰 공간은 상기 소스와 드레인 영역(71)을 상기 게이트 도체(13)의 상기 높이에만 형성된 스페이서로 형성된 소스와 드레인 영역과 비교할 때 상기 게이트 도체(13)로부터 더 멀리 위치하도록 하는 방법.
  5. 제1항에 있어서, 상기 게이트 도체(13) 위의 상기 희생층(14-16)은:
    상기 게이트 도체(13) 위에 희생 산화층(14)을 형성하는 단계; 및
    상기 산화물층(14) 위에 부가의 희생층(15-16)을 형성하는 단계
    를 포함하는 프로세스에서 형성되는 방법.
  6. 제1항에 있어서, 상기 적층 구조물은 상기 게이트 도체(13) 아래의 실리콘층(11)을 포함하고;
    상기 방법은: 상기 패터닝 단계 이후에 자기 정렬된 주입으로 소스/드레인 전극(71)과 상기 게이트 도체(13)를 함께 도핑하는 단계를 더 포함하고,
    상기 게이트 도체(13)와 상기 희생층(14-16)의 상기 조합된 높이는 상기 불순물이 상기 실리콘층(11)에 도달하지 않도록 하는 반면,
    상기 희생층(14-16) 없이, 상기 도핑 단계는 불순물을 상기 게이트 도체(13)와 게이트 유전층(12)을 통해 상기 실리콘층(11)으로 주입하는 방법.
  7. 제1항에 있어서, 상기 적층 구조물은 상기 게이트 도체(13) 아래의 실리콘층(11)을 포함하고,
    상기 방법은: 상기 패터닝 단계 이후 자기 정렬된 주입으로 소스/드레인 전극(71) 및 상기 게이트 도체(13)를 함께 도핑하는 제1 도핑 프로세스, 및
    상기 제1 도핑 프로세스 이후에 상기 제1 도핑 프로세스에서 이용되는 것과 반대의 극성의 불순물로의 자기 정렬된 주입으로 상기 게이트 도체(13) 아래의 할로 영역(102, 106)을 도핑하는 제2 도핑 프로세스
    를 포함하고,
    상기 게이트 도체(13)와 상기 희생층(14-16)의 조합 높이는 상기 불순물이 상기 실리콘층(11)에 도달하지 않도록 하는 반면,
    상기 희생층(14-16) 없이, 상기 도핑 단계는 불순물을 상기 게이트 도체(13)와 게이트 유전층(12)을 통해 상기 실리콘층(11)으로 주입하는 방법.
  8. 제1항에 있어서, 상기 스페이서(60)가 형성된 이후에:
    상기 게이트 스택(13)에 인접하여 상기 기판 상에 상승된 소스와 드레인 영역(71)을 에피텍셜 성장하는 단계; 및
    상기 상승된 소스와 드레인 영역(71) 및 상기 기판으로 불순물(71)을 주입하는 단계
    를 더 포함하는 방법.
  9. 집적 회로 트랜지스터를 제조하는 방법에 있어서:
    적층 스택 피착물을 형성하는 단계 - 상기 적층 스택 피착물은:
    기판층 위에 실리콘층(11)을 형성하는 단계;
    상기 실리콘층(11) 상에 게이트 산화물(12)을 형성하는 단계;
    상기 게이트 산화물(12) 상에 게이트 도체(13)를 형성하는 단계; 및
    상기 게이트 도체(13) 위에 적어도 하나의 희생 재료(14-16)를 형성하는 단계를 포함하는 프로세스에서 실행됨 - ;
    상기 게이트 산화물(12), 게이트 도체(13), 및 상기 희생 재료(14-16)를 적어도 하나의 게이트 스택 내에 패터닝하는 단계;
    상기 게이트 스택에 인접하여 임시 스페이서(60)를 형성하는 단계;
    상기 임시 스페이서(60)에 인접하여 상기 기판층 위에 상승된 소스와 드레인 영역(71)을 에피텍셜 성장하여, 상기 임시 스페이서(60)가 상기 상승된 소스와 드레인 영역(71)을 상기 게이트 스택과 격리시키도록 하는 단계;
    상기 상승된 소스와 드레인 영역(71) 상에 부가의 유전층(80)을 성장시키는 단계;
    상기 희생 재료(14-16)를 제거하지 않고 상기 임시 스페이서(60)를 제거하는 단계;
    상기 상승된 소스와 드레인 영역(71) 및 상기 실리콘층(11)의 노출 영역에서 할로 주입(100, 104)을 실행하는 단계;
    상기 게이트 스택에 인접하여 영구 스페이서(110)를 형성하는 단계 - 상기 영구 스페이서(110)는 상기 임시 스페이서(60) 보다 더 얇음 - ;
    상기 상승된 소스와 드레인 영역(71) 및 상기 실리콘(11)의 노출 영역으로 불순물(112, 114)을 주입하는 단계;
    상기 영구 스페이서(110)와 상기 상승된 소스와 드레인 영역(71) 사이에 상기 실리콘(11)의 상기 노출 영역을 충진하는 최종 스페이서(120)를 형성하는 단계;
    상기 상승된 소스와 드레인 영역(71)과 상기 실리콘(11)의 노출 영역으로 부가의 불순물을 주입하는 단계;
    모든 불순물을 활성화하도록 어닐링하는 단계;
    상기 상승된 소스와 드레인 영역(71) 상에 상기 부가의 유전층(80)을 에칭백하는 단계; 및
    상기 게이트 도체(13)와 상기 상승된 소스와 드레인 영역(71) 둘 다를 실리사이드하는 단계
    를 포함하는 방법.
  10. 제9항에 있어서, 상기 상승된 소스와 드레인 영역(71)을 에피텍셜 성장시키는 단계는 불순물 도핑 없이 실행되는 방법.
  11. 제9항에 있어서, 상기 희생층(14-16)의 제거 단계는 상기 스페이서(60)에 의해 형성된 상기 소스와 드레인 영역(71)의 공간과 관련된 게이트 높이에 비해 상기 게이트 도체(13)의 높이를 감소시키는 방법.
  12. 제9항에 있어서, 상기 게이트 도체(13) 위의 상기 희생 재료(14-16)의 형성 단계는 상기 게이트 도체(13) 위에 희생 산화물층(14)을 형성하는 단계, 상기 산화물층(14) 위에 희생 질화물층(15)을 형성하는 단계, 상기 질화물층(15) 위에 희생 경 절연체 재료(16)를 형성하는 단계를 더 포함하는 방법.
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