KR20050021557A

KR20050021557A - 칩 저항기 및 그 제조 방법

Info

Publication number: KR20050021557A
Application number: KR10-2005-7001218A
Authority: KR
Inventors: 쯔카다토라유키
Original assignee: 롬 가부시키가이샤
Priority date: 2002-07-24
Filing date: 2003-07-22
Publication date: 2005-03-07
Also published as: US7330099B2; JP3860515B2; US20050266615A1; US20080272879A1; CN1672222A; JP2004063502A; US7755468B2; KR100764617B1; WO2004010440A1; CN1672222B

Abstract

칩 저항기는 저항체（１）와 상기 저항체의 이면에 형성된 절연층（４）과 상기 절연층을 이용해서 상호 이간한 ２개의 전극（３）을 포함하고 있다．각 전극（３）은절연층（４）에 당접해 있다．각 전극（３）의 하면에는 납땜 층（３９）이 형성되어 있다．

Description

칩 저항기 및 그 제조 방법{CHIP RESISTOR AND METHOD FOR PRODUCING THE SAME}

본 발명은 칩 저항기 및 그 제조 방법에 관한 것이다．

종래의 칩 저항기의 일예가，일본국 공개특허공보 제２００２－５７００９호에 개시되어 있다．본원의 도 26은，동일 공보에 개시된 저항기(전체를 부호(Ｂ)로 나타낸다)의 개략도이다．칩 저항기(Ｂ)는，금속제 직사각형 모양 저항체(90)와, 저항체(90)의 하면에 형성된 한 쌍의 전극(91)을 갖고 있다．２개의 전극(91)은 거리 (s5)를 사이에 두고 이간해 있다．각 전극(91)에는，납땜 층(92)이 적층되어 있다．

칩 저항기(Ｂ)는，도２７Ａ∼２７Ｅ에 나타낸 방법에 의해 제조된다．우선, ２장의 금속판(94, 95)을 준비하고 (도２７Ａ)，금속판(94)의 하면에 금속판(95)을 접합한다 (도２７Ｂ)．상측 금속판(94)은，하측 금속판(95)에 비해 상대적으로 큰 전기저항을 갖고 있다．하측 금속판(95)은，예를 들면 동제(銅製)이고，전기 저항은 작다．다음으로，하측 금속판(95)의 일부를 기계 가공에 의해 절삭하고，공극(空隙)부(93)를 형성한다 (도２７Ｃ)．금속판(95)의 잔존부분 상에는，납땜 층(96)이 형성된다（도２７Ｄ). 마지막으로，금속판(94)(및 관련 부재(95, 96)를 절단함으로서, 칩 저항기(Ｂ)를 얻을 수 있다．

상술한 종래의 제조 방법에 의하면，칩 저항기(Ｂ)의 전극(91) (도２６)은，하측 금속판(95)을 기계적으로 절삭(切削)함으로서 만들어진다 (도27Ｂ, 27Ｃ)．쉽게 알 수 있듯이，디바이스Ｂ가 저항기로서 정상적으로 기능하기 위해서는，２개의 전극(91) 사이에，도전성 금속판(95)의 일부가 잔존하는 것은 바람직하지 않다．따라서, 금속판(95)에 대한 절삭깊이는 적어도 금속판(95)의 두께와 동일하게 해야 한다．그러나 이와 같은 작업의 설정을 정확하게 행하는 것은 일반적으로 용이하지 않다．

절삭 깊이가 금속판(95)의 두께를 초과할 경우에는，상측 금속판(94)이 부분적으로 삭제되고，저항값에 변동이 생긴다．또，기계적인 절삭에 의한 방법으로는, ２개의 전극(91) 사이의 거리 (ｓ５)를 원하는 값으로 하는 것이 어렵고，통상은 어느 정도 오차가 생긴다．

이와 같은 사정으로부터，종래의 칩 저항기(Ｂ)에 대해서는，저항값을 조정하기 위한 트리밍이 행해지고 있다．그러나，제조된 모든 저항기에 대해서 트리밍작업을 행하는 것은 제조 비용의 상승으로 연결된다．

도 1 은，본 발명의 제１실시예에 근거한 칩 저항기를 나타내는 사시도이다.

도 ２ 는，도１의 Ｆ２Ｆ２ 선을 따라 본 경우의 단면도이다．

도 ３ 은，도２에 나타낸 저항기의 일부 확대도이다．

도 ４Ａ∼６은，제１실시예에 관계된 칩 저항기의 제조 방법을 설명하는 도이다．

도 ７Ａ 및 ７Ｂ는，본 발명의 제２실시예에 근거한 칩 저항기를 나타내는 도이다．

도 ７Ｃ는，제２실시예의 칩 저항기의 제조에 이용하는 플레이트를 나타낸다.

도 ８Ａ 및 ８Ｂ는，본 발명의 제３실시예에 근거한 칩 저항기를 나타내는 도이다.

도 ８Ｃ는，제３실시예의 칩 저항기의 제조에 이용하는 플레이트를 나타낸다.

도 ９Ａ∼９Ｂ는，４개의 전극을 갖는 본 발명의 칩 저항기의 일예를 나타내는 도이다．

도 ９Ｃ는，도９Ａ∼９Ｂ에 나타낸 칩 저항기의 제조에 이용하는 플레이트를 나타낸다．

도 １０Ａ∼１０Ｂ는，４개의 전극을 갖는 본 발명의 칩 저항기의 다른 예를 나타내는 도이다．

도 １０Ｃ는，도１０Ａ∼１０Ｂ에 나타낸 칩 저항기의 제조에 이용하는 플레이트를 나타낸다．

도 １１Ａ∼１１Ｂ는，４개의 전극을 갖는 본 발명의 칩 저항기의 다른 예를 나타내는 도이다．

도 １１Ｃ는，도 1１Ａ∼１１Ｂ에 나타낸 칩 저항기의 제조에 이용하는 플레이트를 나타낸다．

도 １２∼１６Ｂ는，본 발명의 제４실시예에 근거한 칩 저항기를 나타낸다．

도 １７Ａ∼１８은，도１２에 나타낸 칩 저항기의 제조 방법을 설명하는 도이다．

도 １９Ａ∼２５Ｅ는，본 발명의 변형 예에 대해서 설명하는 도이다．

도 ２６은，종래의 칩 저항기를 나타내는 사시도이다．

도 ２７Ａ∼２７Ｅ는，상기 종래의 저항기의 제조 방법을 나타낸다.

본 발명은，상술한 사정으로부터 고안된 것이다．따라서 본 발명은，종래 보다도 생산이 용이하고，또한, 저항값 조절을 행할 필요가 없는 칩 저항기를 제공하는 것을 그 과제로 한다．또한，본 발명의 다른 과제는，그와 같은 칩 저항기를 제조하는 방법을 제공하는 것에 있다．

본 발명의 제１측면에 의해 제공되는 칩 저항기는，평탄면을 갖는 저항체와 상기 평탄면에 설치된 절연층과 상기 평탄면에 설치된 복수 전극을 구비하고 있다．상기 복수 전극은 상기 절연층에 당접함과 동시에，상기 복수 전극이 상기 절연층을 개재시켜 상호 이간(離間)해 있다．

바람직하게는，상기 절연층은 수지재의 후막(厚膜)인쇄에 의해 형성된다．

바람직하게는，상기 저항체는 상기 평탄면과는 반대의 위치에 있는 다른 면을 갖고 있고，상기 다른 면에는 전기 절연성을 갖는 오버 코트층이 형성되어 있다.

바람직하게는，상기 오버 코트층과 상기 절연층은 동일한 재료로 이루어진다.

바람직하게는，상기 전극은 상기 절연층보다도 두께가 커지도록 형성되어 있다．

바람직하게는，상기 전극 상에는 납땜 층이 형성되어 있다．

본 발명의 제２측면에 의하면，칩 저항기의 제조 방법이 제공된다．상기 방법은，전기 저항성을 갖는 플레이트 상에 절연성 패턴을 형성하는 공정과，상기 절연성 패턴에 당접하도록，도전체를 상기 플레이트 상에 형성하는 공정과，상기 플레이트를 복수의 칩으로 분할하는 공정을 포함하고 있다．상기 복수의 칩 각각은，상기 절연성 패턴중의 적어도 일부와，상기 도전체중의 적어도 일부를 담지(擔持)한다．

바람직하게는，상기 플레이트는 균일한 두께를 갖는 평탄한 금속판이다．또，상기 절연성 패턴은 후막 인쇄에 의해 형성된다．또，상기 도전체는 도금 처리에 의해 형성된다．

바람직하게는，본 발명의 제조 방법은，상기 플레이트 분할전에 상기 플레이트 상에 전기 절연성을 구비한 오버 코트층을 형성하는 공정을 나아가 포함하고 있다．

바람직하게는，상기 플레이트의 분할은 동일한 펀치(打拔)용 모양을 이용한 블랭킹에 의해 행해진다．

본 발명의 제３측면에 의해 제공되는 칩 저항기는 두께 방향으로 상호 이간하는 상면 및 이면(裏面)을 갖는 칩모양 저항체와，상기 저항체에 설치된 복수 전극과，상기 저항체의 상기 상면 및 이면의 적어도 한쪽에 형성되어 있고，상기 복수 전극 사이에 위치하는 절연층을 구비하고 있다．상기 저항체는，상기 두께 방향으로 연장되는 복수의 기립면(起立面)을 갖고 있다．상기 전극 각각은 이들 기립면중 대응하는 한 면에 설치되어 있다．

바람직하게는，상기 저항체에는 상기 기립면에 의해 규정되는 복수의 오목부가 형성되어 있다．

바람직하게는，상기 복수의 오목부는 상기 복수 전극에 의해 매립되어 있다.

바람직하게는，상기 저항체에는 상기 기립면에 의해 규정되는 복수의 관통공이 형성되어 있다．

바람직하게는，상기 복수의 관통공은 상기 복수 전극에 의해 매립되어 있다.

바람직하게는，상기 복수 전극은 상기 두께 방향으로 연장됨으로서，상기 절연층을 넘어 돌출해 있다．

바람직하게는，상기 복수 전극 각각에는 납땜 층이 형성되어 있다 ．

본 발명의 제４측면에 의하면，칩 저항기의 제조 방법이 제공된다．상기 제조 방법은，전기 저항성을 갖는 플레이트 상에 절연층을 형성하는 공정과，상기 플레이트에 복수의 관통공을 형성하는 공정과，상기 복수의 관통공 각각에 도금 처리에 의해 도전체를 형성하는 공정과，상기 플레이트를 복수의 칩으로 분할하는 공정을 포함하고 있다．

바람직하게는，상기 플레이트를 분할하는 공정은 상기 복수의 관통공이 분단되는 것과 같은 모양으로 행해진다．

바람직하게는，상기 복수의 관통공의 형성은 펀칭에 의해 행해진다．

이하，본 발명의 바람직한 실시예에 대해서，도면을 참조하면서 구체적으로 설명한다．

도１∼도３은，본 발명의 제１실시예에 근거한 칩 저항기(Ａ)를 나타내고 있다．도１ 및 도２에 나타낸 것과 같이，칩 저항기(Ａ)는 저항체(1)，오버 코트층(2)，한 쌍의 전극(3)，및 절연성 스페이서(4)를 갖고 있다．

저항체(1)는，금속제 직사각형 모양 칩이다．도２로부터 알 수 있듯이，저항체(1)는 두께가 일정하다．저항체(1)는，예를 들면，Cu－Mn합금，Ni－Cu합금，Ni－Cr합금 등으로 이루어진다．또는，저항체(1)의 형성에 비금속 재료를 이용하는 것도 가능하다．

오버 코트층(2)은 전기 절연성을 갖고 있고，저항체(1)의 상면(10a)을 덮도록 설치되어 있다．오버 코트층(2)은 에폭시 수지의 후막 인쇄에 의해 형성할 수 있다．

한 쌍의 전극(3)은 저항체(1)의 이면(10b)에 설치되어 있고，서로 소정 거리 (s1)만 이간해 있다．전극(3)은 저항체(1)에 동 도금을 행함으로서 형성할 수 있다．각 전극(3)의 하면에는 납땜 층(39)이 형성되어 있다．

스페이서(4)는 한 쌍의 전극(3) 사이에 설치되어 있다．도２에 나타낸 것과 같이，스페이서(4)는 상기 거리(s1)만 이간한 단면(40)을 갖고 있다．각 단면(40)은，대응하는 하나의 전극(3)에 밀접해 있다．스페이서(4)는 오버 코트층(2)과 동일한 전기 절연성 재료 및 동일한 수법에 의해 형성할 수 있다．

도２에 있어서는，도시의 간략화를 위해，납땜 층(39)을 스페이서(4)로부터 완전히 분리한 것으로 묘사하고 있다．실제로는，도３에 나타낸 것과 같이，납땜 층(39)은 스페이서(4)의 하면에 접하도록 연장되어 있다（부호 ｎ１ 참조)．상술한 바와 같이，스페이서(4)는 전기 절연성 재료로 이루어진다．따라서 납땜 층(39)과 스페이서(4)의 접촉에 의해，２개의 전극(3) 사이의 저항값이 원하는 값으로부터 벗어나는 일은 없다．

도２에 나타낸 것과 같이，각 전극(3)의 두께(t1)는 스페이서(4)의 두께 (t2) 보다도 큰 것으로 되어 있다．따라서 전극(3)과 납땜 층(39)의 토탈 두께(t3)도 스페이서(4)의 두께(t2)보다도 커진다．구체적으로는，예를 들면，두께(t1)는 약 ３０μｍ，두께(t2)는 약 ２０μｍ，두께(t3)는 약 ３５μｍ（즉，납땜 층(39)의 두께가 약 ５μｍ）이다．

오버 코트층(2)의 두께는 스페이서(4)와 마찬가지로，약２０μｍ이다．저항체(1)에 대해서는，그 두께가 0.1ｍｍ∼1ｍｍ 정도，세로 및 가로 치수는 각각 ２ｍｍ∼７ｍｍ 정도이다．칩 저항기(Ａ)의 저항값은 예를 들면 0.5ｍΩ∼50ｍΩ 정도이다．

다음으로，칩 저항기(Ａ)의 제조 방법에 대해서，도４Ａ∼도４Ｅ 및 도５를 참조해서 설명한다．

먼저，도４Ａ에 나타낸 것과 같이，균일한 두께를 갖는 금속제 플레이트(1A)를 준비한다．플레이트(1A)의 사이즈는，복수의 직사각형 모양 저항체（상술한 저항체(1)에 대응）를 얻을 수 있도록 충분히 큰 것으로 한다．플레이트(1A)는 ，평탄한 상면(10a)과，평탄한 이면（도４Ｃ에 있어서 10ｂ）을 갖고 있다．

도４Ｂ에 나타낸 것과 같이，플레이트(1A)의 상면(10a) 상에 코트층(2A)을 형성한다．코트층(2A)은 수지를 후막 인쇄함으로서 형성할 수 있다．형성된 코트층(2A)에 대해서，소정의 마크를 붙이는 처리를 행해도 좋다．

도４C에 나타낸 것과 같이，플레이트(1A)의 이면(10b) 상에，서로 나란히 연장되는 복수의 칸막이부(4A)를 형성한다．이들 칸막이부(4A)는 코트층(2A)의 형성에 이용하는 것과 동일한 수지 재료를 후막 인쇄함으로서 형성할 수 있다．후막 인쇄에 의하면，각 칸막이부(4A)를 원하는 사이즈로 정확하게 만들 수 있다．또，각 칸막이부(4A)를，원하는 위치에 정확하게 배치할 수 있다．

도４Ｄ에 나타낸 것과 같이，칸막이부(4A) 사이의 영역에 도전층(3A)을 형성한다．그 후，각 도전층(3A)의 상에 납땜 층(39A)을 형성한다．도전층(3A)의 형성은，예를 들면 동 도금으로 행한다．도금 처리에 의하면，형성된 도전층(3A)과 칸막이부(4A) 사이에 틈(隙間)이 생기지 않도록 할 수 있다．납땜 층(39)의 형성도 도금 처리에 의해 행한다．

마지막으로，도４Ｅ에 나타낸 것과 같이, 플레이트(1A)에 대해서 블랭킹을 행함으로서，복수의 유닛(칩 저항기A）을 얻는다．이 경우，동일한 제품을 얻을 수 있도록，１개의 펀치(打拔)용 모양을 반복해서 사용하는 것이 바람직하다．펀치 대상이 되는 직사각형 영역은 도５에 있어，1점 쇄선에 의해 나타나 있다．하나의 펀치 대상 영역은 인접하는 다른 영역으로부터 미소한 간격 (s2)을 사이에 두고 배치되어 있다．

상기의 방법에 의해 제조된 칩 저항기(Ａ)는，예를 들면 납땜 리플로 수법을 이용해서 프린트 배선 기판 등에 면실장된다．상술한 것과 같이，납땜 층(39) 및 전극(3)은 스페이서(4)의 하면보다도 하방으로 돌출해 있다（도２ 또는 도３ 참조)．이 때문에，저항기Ａ의 실장을 적절히 행할 수 있다．또，저항체(1)의 상면(10a)은 오버 코트층(2)에 의해 덮여 있다．상기 구성에 의해，저항체(1)가 다른 도전성 부재와，예정외로 전기적으로 도통하는 것을 방지할 수 있다．

상기 방법에 의하면，칸막이부(4A)（스페이서(4)에 대응）가 형성된 후에 ，도전층(3A)（전극(3)에 대응）이 형성된다 (도４Ｃ 및 ４Ｄ)．인접하는 칸막이부(4A) 사이의 이간 거리 (도２의 (s1)에 대응)는 수지 재료의 후막 인쇄에 의해 정확하게 규정할 수 있다．그 결과，최종적으로 얻어진 각 칩 저항기(Ａ)에 있어，한 쌍의 전극(3)은，원하는 값만 정확하게 이간한다．또，전극(3)을 형성할 때에，플레이트(1A)（저항체(1) )가 기계적 수단에 의해 부분적으로 절삭되는 것도 없다．이 때문에，본 발명의 칩 저항기(Ａ)에 대해서는，종래 기술과 달리，저항값 조정을 위한 트리밍을 행할 필요가 없다．

상술한 실시예에 있어서는，개별 저항기의 분할은，플레이트(1A)에 대한 블랭킹에 의해 실현하고 있지만，본 발명은 이에 한정되지 않는다．예를 들면，전단기나 로터리식 커터를 이용해서 플레이트(1A)를 분할해도 좋다．이 경우에는，도６에 나타낸 절단선 Ｌ１ 및 Ｌ２에 따라 플레이트(1A)를 절단한다．

도 ７Ａ∼７Ｃ는，본 발명의 제２ 실시예를 설명한 도이다．이들 도에 있어，제１ 실시예와 동일 또는 유사한 요소에는 동일한 부호를 붙이고 있다．

제２ 실시예의 칩 저항기(Ａa) (도 ７Ａ 및 ７Ｂ) 는，기본적으로는 제１ 실시예의 저항기(Ａ) (도２ 참조) 와 동일한 구성을 갖고 있지만，스페이서의 배치（나아가서는 한 쌍의 전극(3)의 배치）가 다르다．구체적으로는，도７Ａ 및 ７Ｂ에 나타낸 것과 같이，저항체(1)의 이면에 ３개의 스페이서(4a~4c)가 간격을 사이에 두고 설치되어 있다．스페이서(4a, 4b)의 사이에는 한쪽 전극(3)이 설치되어 있고，스페이서(4a, 4c)의 사이에는 다른 쪽 전극(3)이 설치되어 있다．각 전극(3) 상에는 납땜 층(39)이 형성되어 있다．

칩 저항기(Ａa)를 제조하는 경우에는，도 ７Ｃ에 나타낸 플레이트(1A)를 이용한다．상기 플레이트(1A)에는 서로 나란히 연장되는 복수의 칸막이부(4A)가 형성되어 있다．또，이들 칸막이부(4A)의 사이에는 도전층(3A) 및 납땜 층(39A)이 설치되어 있다（제１ 실시예의 경우와 마찬가지로，칸막이부(4A)의 형성후에，도전층(3A) 및 납땜 층(39A)이 형성된다)．플레이트(1A)는 동일 도에 있어서 1점 쇄선에 따라 절단되고，복수의 개별 칩으로 분할된다．이와 같은 절단 을 대신해，플레이트(1A)에 대한 블랭킹을 행해도 좋다.

도８Ａ∼８Ｃ는，본 발명의 제３실시예를 설명하는 도이다．도 8Ｂ에 나타낸 것과 같이，제３실시예의 칩 저항기(Ａb)에 있어서는，스페이서(4)가 십자모양으로 형성되어 있다．이에 대응해서，저항기(Ａｂ)는，４개의 전극(3)을 갖고 있다．각 전극(3) 상에는，납땜 층(39)이 형성되어 있다．

칩 저항기(Ａb)는，도８Ｃ에 나타낸 플레이트(1A)를 1점 쇄선에 따라 절단함으로서 얻어진다．플레이트(1A) 상에는 메시 모양의 칸막이부(4A)，도전층(3A) 및 납땜 층(39A)이 형성되어 있다．

칩 저항기(Ａb)는，예를 들면，어떤 전기 회로에 흐르는 전류의 전류값 측정에 이용할 수 있다．구체적으로는，４개의 전극(3)중 ２개를 사용해서，측정 대상인　전기 회로에 직렬로 칩 저항기(Ａb)를 접속한다．나머지 ２개의 전극(3)은，전압계에 접속한다．칩 저항기(Ａb)의 저항값은 이미 알고 있다．따라서 전압계가 나타내는 전압값에 근거해，해당 전기 회로에 대한 전류값을 산출할 수 있다（옴 법칙).

도 ９Ａ∼９Ｃ，１０Ａ∼１０Ｃ 및 １１Ａ∼１１Ｃ는，４개의 전극을 갖는 칩 저항기의 다른 예를 나타낸다．도９Ｂ，도１０Ｂ 및 도１１Ｂ로부터 알 수 있듯이，２개의 전극(3a)이 하나의 페어（쌍）를 이루고，나머지 ２개의 전극(3b)이 다른 페어(쌍)를 이루고 있다．전극(3a)의 이간 거리는 (s3)이고，전극(3b)의 이간 거리는 (s4)이다．도９Ｂ의 저항기에서는，거리(s3)는 거리(s4)보다도 큰 것으로 되어 있다．도１０Ｂ의 저항기에서는，거리(s3)는 거리(s4)보다도 작은 것으로 되 있다．도１１Ｂ의 저항기에서는 거리(s3)는 거리(s4)와 같은 것으로 되어 있다．이들 ３종의 칩 저항기의 제조에 이용하는 플레이트(1A)가 각각 도９Ｃ，１０Ｃ 및 １１Ｃ에 나타나 있다．부호(４Ａ)는 수지제인 칸막이부를 가리키고 있다．플레이트(1A)는 소정의 절단선(1점 쇄선)에 따라 절단된다．

도１２∼도１４는，본 발명의 제４실시예에 근거한 칩 저항기 (전체를 부호 Ａｃ로 나타낸다)를 나타내고 있다．도１２ 및 도１３으로부터 알 수 있듯이，칩 저항기(Ａc)는 저항체(1')，절연층(２'[２ａ'，２ｂ']），및 한 쌍의 전극(3')을 포함하고 있다．

저항체(1')는 균일한 두께를 갖고 있고，Cu－Mn합금，Ni－Cu합금，Ni－Cr합금 등의 금속재료로 이루어진다．또는，저항체(1')를 비금속제로 해도 좋다．도１２에 나타낸 것과 같이，저항체(1')에는 소정 거리(s1')만 이간한 ２개의 오목부(１１')가 형성되어 있다．

절연층 (２')은 저항체(1')의 상면(10a') 또는 이면 (１０ｂ')을 덮는다．절연층 (２')은 예를 들면 에폭시 수지로 이루어진다．

각 전극 (３')는 저항체(1')의 오목부 (１１')를 규정하는 복수의 면(１１ａ')상에 형성되어 있다．따라서 이들 전극(３')사이의 거리（최단거리）는，오목부 (１１')끼리의 간격（보다 엄밀하게는，각 오목부(１１')를 규정하는 복수의 면 (１１ａ')중, 저항체(1')의 가장 중앙부 근처의 면 (１１ a")끼리의 간격）(ｓ１')과 같다．상기 거리(s1')는 목표 저항값의 크기에 따라 적절히 변경된다．저항체(1')의 두께나 폭도 마찬가지이다．칩 저항기(Ａc)에 있어，２개의 전극 (３')사이의 저항값은 예를 들면 １ｍΩ∼１００ｍΩ 의 범위에 있다．

각 전극 (3')에는，납땜 층(39')이 겹쳐서 형성되어 있다．각 전극 (3')의 상하단부(端緣)는 절연층(２ａ'，２ｂ')의 외표면과 면일상(面一狀)이지（도13참조）만，본 발명이 이에 한정되는 것은 아니다．도１５에 나타낸 것과 같이，각 전극 (3')의 상단부가，절연층(２ａ')의 외표면을 넘어 상방으로 돌출함과 동시에，동일 전극의 하단부가 절연층(２ｂ')의 외표면을 넘어 하방으로 돌출하도록 구성해도 좋다．동일 도에 있어서，전극 (3')의 상하 돌출량은，부호 (ｓ３')로 나타나 있다．이와 같은 구성은，전극 (3')의 형성을 도금 처리에 의해 행하는 것으로 실현할 수 있다．구체적으로는，도１６Ａ에 나타낸 것과 같이，전극 (3')의 막두께가 비교적 작을 때에는 전극 (3')은 저항체(1)'의 측면 (１１ａ')상으로만 형성된다．도금 처리 과정에 있어，전극 (3')의 막두께가 점점 커짐에 따라，전극 (3')은 화살표 Ｎ１ 방향으로도 성장한다．그 결과，도１６Ｂ에 나타낸 것과 같이，전극 (3')은，절연층 (２ａ') 또는 (２ｂ')을 넘어 상방 또는 하방으로 연장되게 된다．납땜 층(39')도 전극 (3')과 마찬가지로，도금 처리에 의해 형성할 수 있다．

다음으로，칩 저항기(Ａc)의 제조 방법에 대해，도１７Ａ∼도１７Ｅ를 참조해서 설명한다．

먼저，도１７Ａ에 나타낸 것과 같이，균일한 두께를 갖는 금속제 플레이트 (1A')를 준비한다．플레이트 (1A')는 저항체(1')를 복수개 얻을 수 있도록 충분히 큰 것이다．도１７Ｂ에 나타낸 것과 같이，플레이트 (1A')의 상면(10a') 및 이면 (１０ｂ')의 각각에 절연층 (２Ａ')를 형성한다．절연층 (２Ａ')는 수지 재료를 상면(10a') 및 이면(１０ｂ')에 도포함으로서（예를 들면 스핀 코트법에 의함）형성 할 수 있다．

이어서, 도17Ｃ에 나타낸 것과 같이，플레이트 (1A') 및 절연층 (２Ａ')에，복수의 직사각형 모양 관통공 (１１Ａ')을 형성한다．이들 관통공 (11A')은 소정의 간격을 사이에 두고 매트릭스 모양으로 나란히 하도록，펀칭에 의해 형성할 수 있다．동일 도 좌우 방향에 있어，서로 이웃하는 관통공 (11A')사이의 거리는，상술한 전극간 치수 (ｓ１') (도１２ 참조) 와 동일하다．

도１７Ｄ에 나타낸 것과 같이，각 관통공 (11A')의 내벽면에는 예를 들면 동 도금 처리에 의해 도전층 (3A')을 형성한다．그 후，각 도전층 (3A') 상에는 도금 처리에 의해 납땜 층 (도시 생략) 을 형성한다．

도금 처리후에는，도１７Ｅ에 나타낸 것과 같이，플레이트 (1A')에 대해서，블랭킹를 반복해서 행한다．이에 따라，플레이트 (1A')로부터 복수의 칩（저항체(1)）를 얻을 수 있다．이 블랭킹에는 단일 펀치용 모양（도시 생략）을 사용한다．이것에 의해 얻어지는 칩을 동일한 사이즈로 할 수 있다．동일 도에서，펀치용 모양을 작용시키는 직사각형 영역은，1점 쇄선에 의해 나타나 있다．

칩 저항기(Ａc)는，원하는 실장 대상물 (예를 들면 프린트 배선 기판) 에 대해，예를 들면 납땜 리플로 수법을 이용해서 면실장된다．상술한 것과 같이，납땜 층(39') 및 전극 (3')의 하단부는，절연층 (２ｂ')의 표면과 면일상(面一狀)，또는 하방으로 돌출한 상태이다．나아가，전극 (3')은, 복수의 면 (１１ａ')에 형성되어 있기 때문에，예를 들면 그들중의 하나의 면 (１１ａ')으로만 전극 (3')이 형성되어 있는 경우와 비교해，전극 (3')의 하단면의 면적이 커져 있다．이들 구성에 의해，저항기Ａｃ를 프린트 기판에 대해서 적절히 납땜할 수 있다．

저항체(1')의 상면(10a') 및 이면 (１０ｂ')은 절연층 (２')에 의해 덮여 있다．이 때문에，저항체(1')와 다른 부재나 기기와의 사이에 부당한 전기 도통이 생기는 것이 회피된다．

상술한 칩 저항기(Ａc)의 제조 방법에 의하면，저항체(1')의 저항값을 부당하게 변경하는 것 없이，전극 (3')을 형성할 수 있다．따라서 저항기Ａｃ에 대해서는，저항값 조정을 위한 트리밍을 행할 필요가 없고，그만큼 제조비용을 내릴 수 있다．

상술한 제조 방법에서는，플레이트 (1A')의 분할은 블랭킹에 의헤 행했다．이것에 대신해，전단기나 로터리식 커터를 이용해서，도１８에 나타낸 절단선 Ｌ１'，Ｌ２'를 따라 플레이트 (1A')를 절단해도 좋다．

저항체(1')의 오목부(１１') (도１２ 참조) 의 형상은 직사각형으로 한정되는 것은 아니다．예를 들면，도１９Ａ에 나타낸 것과 같이，각 오목부(１１')가 ，반원모양의 벽면을 갖도록 해도 좋다. 이 경우에는，도19Ｂ에 나타낸 플레이트 (1A')를，절단선 (1점 쇄선)에 따라 절단한다．부호 (１１Ａ')는 플레이트 (1A')에 형성된 관통공을 나타낸다．각 관통공 (11A')은 상호 이간한 ２개의 반원모양 벽면을 갖고 있다．부호 (３Ａ')는，관통공 (11A')에 형성된 도전층을 나타낸다．

도２０Ａ 및 ２０Ｂ에 나타내는 저항기는 상기 칩 저항기(Ａc) (도1２ 및 １３)와 실질적으로 동일하지만，오목부(１１') 대신에 직사각형 모양의 관통공 (１２')이 저항체(1')에 형성되어 있는 점만이 다르다．각 관통공 (１２')의 내벽 면(１２ａ')에는 전극 (3')이 형성되어 있다．이와 같은 칩 저항기는 도２０Ｃ에 나타낸 플레이트 (1A')를 1점 쇄선에 따라 절단함으로서 얻어진다．

도２１Ａ에 나타낸 칩 저항기는 저항체(1')에 ４개의 오목부(11')가 형성되어 있다．각 오목부(11')에는，전극 (3')이 형성되어 있다．이와 같은 칩 저항기는 도２１Ｂ에 나타낸 플레이트(1A')를 1점 쇄선에 따라 절단함으로서 얻어진다．부호 (１１Ａ')는 직사각형 단면을 갖는 관통공을 나타낸다．각 관통공 (11A')에는 도전층 (3A')이 형성되어 있다．도２１Ａ의 저항기는 ４개의 전극을 갖고 있기 때문에，칩 저항기(Ａb)（도８Ａ 및 ８Ｂ 참조）와 마찬가지로，전기 회로의 전류 검출에 이용할 수 있다．

도２２Ａ에 나타낸 칩 저항기는 직사각형의 ４개의 모서리부에 대응하는 위치 (１３')에 설치된 원호상(圓弧狀) 전극 (3')을 갖고 있다．이와 같은 칩 저항기는，도２２Ｂ에 나타낸 플레이트 (1A')를 1점 쇄선에 따라 절단함으로서 얻어진다．부호 (１１Ａ')는，원형 단면을 갖는 관통공을 나타내고 있다．

도２３Ａ∼２３Ｄ에 나타낸 칩 저항기는 각각，도１２，２０Ａ，２１Ａ 및 ２２Ａ에 나타낸 칩 저항기에 대응하는 것이다．도 ２３Ａ∼２３Ｃ에 나타낸 저항기에 있어서는，각 전극 (3')이，저항체(1)'의 오목부(11') 또는 관통공 (１２')을 가득 메우도록 형성되어 있다．도２３Ｄ에 나타낸 저항기에 있어서는，각 모서리부 (１３')에 설치된 전극 (3')과 저항체(1')가 일체로 되어 완전한 직사각형 형상을 나타내는 구성으로 되어 있다．

도 ２３Ａ∼２３Ｄ에 나타낸 구성은，도금 처리에 의해 형성된 금속막의 막두께를 크게 함으로서 실현할 수 있다．상기 구성에 의하면，전극 (3')의 접속 영역을 크게 할 수 있다．그 결과，전극 (3')에 대한 납땜의 접합 강도를 높이거나，전극 (3')자체의 전기 저항을 작게 하거나 할 수 있다．

도２４Ａ 및 ２４Ｂ에 나타낸 칩 저항기는，기본적인 구성에 있어 도１９Ａ의 칩 저항기와 유사하지만，저항체(1')의 한 쌍의 측연부에 절결 부분 (１４')이 설치되어 있는 점이 다르다. 상기 절결 부분 (１４')은，저항체(1')의 저항값 조절을 위해 설치되어 있다．도２４Ｂ에 나타낸 것과 같이，각 절결 부분 (１４')에는，수지재(２０')가 충전되어 있다．상기 수지재는，절연층 (２')과 동일한 재질이다．

도２４Ａ 및 ２４Ｂ의 저항기는 다음과 같이 제조할 수 있다．먼저，도２５Ａ에 나타낸 것과 같이，플레이트 (1A')에 복수의 관통공 (１４Ａ')을 펀칭에 의해 형성한다．이어서，도 ２５Ｂ에 나타낸 것과 같이，플레이트 (1A')의 표리(表裏)양면에 수지를 도포해서 절연층 (２')을 형성한다．이 때에는 수지를 각 관통공 (１４Ａ')안에 충전한다．그 후는，도２５Ｃ 및 그림 ２５Ｄ에 나타낸 것과 같이，플레이트 (1A')에 관통공 (11A')을 형성하고，각 관통공 (11A') 안에 도전층(3A)'을 형성한다．마지막으로，도２５Ｅ에 나타낸 것과 같이，플레이트 (1A')를，절단선（1점 쇄선）에 따라 절단한다．

본 발명에 대해서, 이상과 같이 설명했지만，이것을 다른 다양한 상태로 개정 변경(改變)해서 얻는 것은 분명하다．이와 같은 개정 변경은，본 발명의 사상 및 범위로부터 일탈하는 것이 아니고，당업자에게 자명한 모든 변경은，이하에 대한 청구 범위에 포함되어야 할 것이다．

Claims

평탄면을 갖는 저항체와，

　 상기 평탄면에 설치된 절연층과，

　 상기 평탄면에 설치된 복수 전극을 구비하고 있고，상기 복수 전극이 상기 절연층에 당접함과 동시에，상기 복수 전극이 상기 절연층을 개재시켜 상호 이간해있는 것을 특징으로 하는 칩 저항기.
제 1 항에 있어서,

상기 절연층은 수지재의 후막 인쇄에 의해 형성되는 것을 특징으로 하는 칩 저항기．
제 1 항에 있어서,

상기 저항체는 상기 평탄면과 반대의 위치에 있는 다른 면을 갖고 있고，해당 다른 면에는 전기 절연성을 갖는 오버 코트층이 형성되어 있는 것을 특징으로 하는 칩 저항기．
제 3 항에 있어서,

상기 오버 코트층과 상기 절연층은 동일한 재료로 이루어지는 것을 특징으로 하는 칩 저항기.
제 1 항에 있어서,

상기 전극은 상기 절연층보다도 두께가 커지도록 형성되어 있는 것을 특징으로 하는 칩 저항기．
제 1 항에 있어서,

상기 전극상에는 납땜 층이 형성되어 있는 것을 특징으로 하는 칩 저항기．
전기 저항성을 갖는 플레이트 상에 절연성 패턴을 형성하는 공정과，

상기 절연성 패턴에 당접하도록 도전체를 상기 플레이트 상에 형성하는 공정과，

상기 플레이트를 복수의 칩으로 분할하는 공정을 포함하고 있고，

상기 복수의 칩 각각이 상기 절연성 패턴중의 적어도 일부와 상기 도전체중의 적어도 일부를 담지하고 있는 것을 특징으로 하는 칩 저항기의 제조 방법．
제 7 항에 있어서,

상기 플레이트는 균일한 두께를 갖는 평탄한 금속판이고，상기 절연성 패턴은 후막 인쇄에 의해 형성되고，상기 도전체는 도금 처리에 의해 형성되는 것을 특징으로 하는 칩 저항기의 제조 방법．
제 7 항에 있어서,

상기 플레이트의 분할전에 상기 플레이트 상에 전기 절연성을 구비한 오버 코트층을 형성하는 공정을 나아가 포함하는 것을 특징으로 하는 칩 저항기의 제조 방법．
제 7 항에 있어서,

상기 플레이트의 분할은 동일한 펀치용 모양을 이용한 블랭킹에 의해 행해지는 것을 특징으로 하는 칩 저항기의 제조 방법．
두께 방향으로 상호 이간하는 상면 및 이면을 갖는 칩모양 저항체와，

상기 저항체에 설치된 복수 전극과，

상기 저항체의 상기 상면 및 이면의 적어도 한쪽에 형성되어 있고，상기 복수 전극의 사이에 위치하는 절연층을 구비하는 구성에 있어서，

상기 저항체는 상기 두께 방향으로 연장되는 복수의 기립면을 갖고 있고，상기 전극의 각각은 이들 기립면중의 대응하는 한 면에 설치되어 있는 것을 특징으로 하는 칩 저항기．
제 11 항에 있어서,

상기 저항체에는 상기 기립면에 의해 규정되는 복수의 오목부가 형성되어 있는 것을 특징으로 하는 칩 저항기．
제 12 항에 있어서,

상기 복수의 오목부는 상기 복수 전극에 의해 매립되어 있는 것을 특징으로 하는 칩 저항기．
제 11 항에 있어서,

상기 저항체에는 상기 기립면에 의해 규정되는 복수의 관통공이 형성되어 있는 것을 특징으로 하는 칩 저항기．
청구항１4 항에 있어서,

상기 복수의 관통공은 상기 복수 전극에 의해 매립되어 있는 것을 특징으로 하는 칩 저항기．
제 11 항에 있어서,

상기 복수의 전극은 상기 두께 방향으로 연장됨으로서, 상기 절연층을 넘어 돌출해 있는 것을 특징으로 하는 칩 저항기．
제 11 항에 있어서,

상기 복수 전극의 각각에는 납땜 층이 형성되어 있는 것을 특징으로 하는 칩 저항기．
전기 저항성을 갖는 플레이트 상에 절연층을 형성하는 공정과，

상기 플레이트에 복수의 관통공을 형성하는 공정과，

상기 복수의 관통공 각각에 도금 처리에 의해 도전체를 형성하는 공정과，

상기 플레이트를 복수의 칩으로 분할하는 공정을 포함하고 있는 것을 특징으로 하는 칩 저항기의 제조 방법．
제 18 항에 있어서,

상기 플레이트를 분할하는 공정을, 상기 복수의 관통공이 분단되는 것과 같은 모양으로 행하는 것을 특징으로 하는 칩 저항기의 제조 방법．
제 18 항에 있어서,

상기 복수의 관통공의 형성은 펀칭에 의해 행하는 것을 특징으로 하는 칩 저항기의 제조 방법．