KR20050016041A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법

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다까오유끼히로
야마구찌게이이찌
와꾸이모또아끼
이이다마사노리
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산요덴키가부시키가이샤
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Abstract

칩사이즈 패키지로서 구성되는 반도체 장치의 제조 방법을 개선하여, 수율이나 신뢰성의 향상을 도모한다. 반도체 기판(302)에서, 제1 배선(301)이 존재하는 영역에만, 제1 배선을 노출할 수 있는 윈도우(303)를 형성한다. 이에 의해, 반도체 기판(302)과 도시하지 않은 유리 기판이 절연막이나 수지를 개재하여 접착하는 영역을 증대시킴으로써, 크랙이나 박리의 발생을 방지할 수 있다. 또한, 윈도우(303)의 형성 후, 다이싱 라인을 따라 절입(30)을 형성하고, 또한 그 절입을 보호막으로 피복한 후에, 반도체 장치를 개개의 반도체 칩으로 분리하기 위한 다이싱을 행하다. 따라서, 분리된 반도체 칩의 단면이나 엣지부에, 블레이드의 접촉에 의한 박리가 발생하는 것을 최대한 억지할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 반도체 칩의 외형 치수와 거의 동일 사이즈의 외형 치수를 갖는 패키지에 실장된 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 패키지 기술로서, CSP(Chip Size Package)가 주목받고 있다. CSP란, 반도체 칩의 외형 치수와 거의 동일 사이즈의 외형 치수를 갖는 소형 패키지를 의미한다. 종래부터, CSP의 일종으로서, BGA형의 반도체 장치가 알려져 있다. 이 BGA형의 반도체 장치는, 땜납 등의 금속 부재로 이루어지는 볼 형상의 도전 단자를 패키지의 일 주면 상에 격자 형상으로 복수 배열하고, 패키지의 다른 쪽의 면 상에 형성되는 반도체 칩과 전기적으로 접속한 것이다.
그리고, 이 BGA형의 반도체 장치를 전자 기기에 조립할 때에는, 각 도전 단자를 프린트 기판 상의 배선 패턴에 압착함으로써, 반도체 칩과 프린트 기판 상에 탑재되는 외부 회로를 전기적으로 접속하고 있다.
이러한 BGA형의 반도체 장치는, 측부에 돌출된 리드 핀을 갖는 SOP(Small Outline Package)나 QFP(Quad Flat Package) 등 외의 CSP형 반도체 장치와 비교하여, 다수의 도전 단자를 형성할 수 있으며, 게다가 소형화할 수 있는 장점을 갖는다. 이 BGA형의 반도체 장치는, 예를 들면 휴대 전화기에 탑재되는 디지털 카메라의 이미지 센서 칩으로서의 용도가 있다.
도 13은 종래의 BGA형의 반도체 장치의 개략적인 구성을 이루는 것으로서, 도 13의 (a)는, 이 BGA형의 반도체 장치의 표면측의 사시도이다. 또한, 도 13의 (b)는 이 BGA형의 반도체 장치의 이면측의 사시도이다.
BGA형의 반도체 장치(100)는, 제1 및 제2 유리 기판(104a, 104b) 사이에 반도체 칩(101)이 수지(105a, 105b)를 개재하여 밀봉되어 있다. 제2 유리 기판(104b)의 일 주면 상, 즉 BGA형의 반도체 장치(100)의 이면 상에는, 볼 형상의 단자(이하, 도전 단자(111)라고 칭함)가 격자 형상으로 복수 배치되어 있다. 이 도전 단자(111)는, 제2 배선(109)을 통하여 반도체 칩(101)과 접속된다. 복수의 제2 배선(109)에는, 각각 반도체 칩(101)의 내부로부터 인출된 알루미늄 배선이 접속되어 있고, 각 도전 단자(111)와 반도체 칩(101)과의 전기적 접속이 이루어져 있다.
이 BGA형의 반도체 장치(100)의 단면 구조에 대하여 도 14를 참조하여 더 자세히 설명한다. 도 14는 다이싱 라인을 따라, 개개의 칩으로 분할된 BGA형의 반도체 장치(100)의 단면도를 도시하고 있다.
반도체 칩(101)의 표면에 배치된 절연막(102) 상에 제1 배선(103)이 설치되어 있다. 이 반도체 칩(101)은 수지(105a)에 의해 제1 유리 기판(104a)과 접착되어 있다. 또한, 이 반도체 칩(101)의 이면은, 수지(105b)에 의해 제2 유리 기판(104b)과 접착되어 있다. 그리고, 제1 배선(103)의 일단은 제2 배선(109)과 접속되어 있다. 이 제2 배선(109)은, 제1 배선(103)의 일단으로부터 제2 유리 기판(104b)의 표면에 연장되어 있다. 그리고, 제2 유리 기판(104b) 상으로 연장된 제2 배선(109) 상에는, 볼 형상의 도전 단자(111)가 형성되어 있다.
상술한 기술은, 이하의 특허 문헌1에 기재되어 있다.
<특허 문헌1>
일본 특허 공표2002-512436호 공보
상술한 반도체 장치는, 2매의 유리 기판을 이용하기 때문에, 반도체 장치가 두꺼워지고, 비용이 비싸지는 것을 결점으로 들 수 있다. 따라서, 유리 기판을 제1 배선이 형성되는 측에만 접착하는 방법이 검토되었다. 그 경우, 유리 기판이 접착되지 않은 측은, 반도체 기판으로 되기 때문에, 유리 기판과 비교하면, 에칭 가공이 용이하게 된다. 이 이점을 살려, 제1 배선과 제2 배선을 접속시키기 위해, 스크라이브 영역의 반도체 기판이나 절연막을 에칭하여, 제1 배선을 노출시킨다. 그 결과, 2매의 유리를 이용하는 방법과 비교하면, 제1 배선과 제2 배선의 접촉 면적을 증대시킬 수 있다. 그 후, 제2 배선, 보호막, 도전 단자 등을 형성하고, 최종적으로 유리 기판을 절단함으로써, 반도체 장치를 개별로 분리한다.
그 반면, 제1 배선을 노출시킨 후, 스크라이브 영역은 반도체 기판 상에 회로를 형성할 때에 성막된 절연막이 노출된 상태로 된다. 이 때, 상기 스크라이브 영역에는, 상기 절연막, 수지, 유리 기판밖에 존재하지 않는다. 각 부의 두께를 생각하면, 실질적으로, 모든 반도체 칩을 유리 기판만으로 지지하는 상태로 된다. 또한, 반도체 기판의 재료와 유리 기판은 열팽창율이 상이하기 때문에, 유리 기판에는 큰 휘어짐이 발생한다. 그 때문에, 작업 도중의 핸들링에 의해, 유리 기판에 대하여, 유리 기판과 접착되어 있는 반도체 칩 등의 하중이 부과하게 된다. 그 결과, 도 11에 도시한 바와 같이, 반도체 칩의 외주부에서 반도체 칩과 도시하지 않은 유리 기판의 사이에 박리(204)가 발생하거나, 유리 기판(202)에 크랙(205)이 발생하기도 한다. 결과적으로, 반도체 장치의 수율이나 신뢰성이 저하하는 문제가 발생하게 된다.
본 발명에서는, 도 12에 도시한 바와 같이, 스크라이브 영역 전체를 에칭하지 않고, 제1 배선이 노출되는 부분만을 에칭한다. 이후, 이 제1 배선을 노출시킨 부분을 윈도우(303)라고 한다. 그 결과, 도시하지 않은 유리 기판의 대부분은, 도시하지 않은 수지나 절연막을 개재하여, 반도체 기판(302)과 접착한 상태로 유지된다. 이 상태에서, 절연막, 제2 배선 등을 형성하고, 마지막으로, 도 12에서 참조 부호 304로 나타낸 영역을 다이싱으로 제거하는 것에 의해, 반도체 장치를 개별적으로 분리시킨다.
또한, 본 발명에서는, 반도체 장치를 개별로 분리할 때, 다이싱 라인 시의 절단 영역(304)의 전체를 따라, 도시되지 않은 절입을 형성하고, 또한 그 절입을 보호막으로 피복한 후에, 다이싱을 행하는 것이다.
이어서, 본 발명의 실시예에 따른 반도체 장치의 제조 방법을, 도 1 내지 도 10의 반도체 장치의 단면도, 및 도 12의 반도체 장치의 평면도를 참조하면서 설명한다.
우선, 도 1에 도시한 바와 같이, 반도체 기판(1)을 준비한다. 이들의 반도체 기판(1)은, 상기 반도체 기판(1) 상에, 예를 들면 CCD의 이미지 센서나 반도체 메모리를, 반도체의 프로세스에 의해 형성한 것이다. 그 표면 상에 제1 절연막(2)을 개재하여, 후에, 반도체 칩마다 분단하기 위한 경계 S(다이싱 라인 또는 스크라이브 라인이라고 함) 부근에서, 소정의 간극을 갖고 제1 배선(3)을 형성한다. 여기서, 제1 배선(3)은, 반도체 장치의 본딩 패드로부터, 경계 S 부근까지 확장된 패드이다. 즉, 제1 배선(3)은 외부 접속 패드로서, 반도체 장치의 도시하지 않은 회로와 전기적으로 접속되어 있다.
이어서, 제1 배선(3)이 형성된 반도체 기판(1) 상에, 지지체로서 이용하는 유리 기판(4)을, 투명한 접착제로서 수지(5)(예를 들면 에폭시 수지)를 이용하여 접착한다. 또, 여기서는, 지지체로서 유리 기판, 접착제로서 에폭시 수지를 사용하고 있지만, 실리콘 기판이나 플라스틱의 판을 지지체로서 이용해도 되고, 접착제는 이들의 지지체에 대하여 적절한 접착제를 선택하면 된다.
그 후, 상기 반도체 기판(1)에 대하여, 유리 기판(4)을 접착한 면과 반대측의 면을 백그라인드하여, 기판의 두께를 얇게 한다. 백그라인드된 반도체 기판(1)의 면에서는, 스크래치가 발생하여, 폭, 깊이가 수㎛ 정도로 되는 요철이 생긴다. 이것을 작게 하기 위해, 반도체 기판(1)의 재료인 실리콘과 제1 절연막(2)의 재료인 실리콘 산화막에 비하여 높은 에칭 선택비를 갖는 약액을 이용하여 웨트 에칭을 행한다.
약액으로서는, 상술한 바와 같이 실리콘과 실리콘 산화막에 비하여 높은 에칭 선택비를 갖고 있으면 특별히 한정하는 것은 아니다. 예를 들면, 본 발명에서는, 실리콘 에칭 용액으로서, 불화수소산 2.5%, 질산 50%, 아세트산 10% 및 물 37.5%의 용액을 사용하고 있다.
또, 해당 웨트 에칭은, 행하는 것이 바람직하지만, 본 발명은, 웨트 에칭을 행하지 않는 것을 제한하는 것은 아니다.
이어서, 도 2의 (a) 및 도 2의 (b)에 도시한 바와 같이, 상기 반도체 기판(1)에서, 유리 기판(4)을 접착한 면과 반대측의 면에 대하여, 제1 배선(3)의 일부를 노출할 수 있도록 개구부를 형성한 도시하지 않은 레지스트 패턴을 마스크로 하여, 반도체 기판(1)의 등방성 에칭(혹은 이방성 에칭)을 행한다. 그 결과, 제1 배선(3)이 존재하는 부분에서는, 도 2의 (a)에 도시한 바와 같이, 경계 S 부분에서 개구하는 윈도우(20)가 형성되어, 제1 절연막(2)이 노출된 상태로 된다. 한편, 제1 배선(3)이 존재하지 않는 부분에서는, 도 2의 (b)에 도시한 바와 같이, 반도체 기판(1)이 남은 상태로 된다. 결과적으로, 도 2의 (a) 및 도 2의 (b)의 반도체 장치를 반도체 기판(1)측으로부터 본 경우에는, 도 12의 평면도와 마찬가지로 된다.
상술한 바와 같이, 제1 배선(3)에 대응하는 위치만을 노출할 수 있는 윈도우(20)를 형성함으로써, 반도체 기판(1)과 유리 기판(4)이 제1 절연막(2)이나 수지(5)를 개재하여 접착하는 영역이 증대한다. 이에 의해, 유리 기판(4)에 의한 지지 강도가 높아진다. 또, 반도체 기판(1)과 유리 기판(4)과의 열팽창율의 차이에 의한 유리 기판(4)의 휘어짐의 증대가 저감되고, 반도체 장치에 발생하는 크랙이나 박리가 저감된다.
또, 해당 에칭은, 드라이 에칭, 웨트 에칭의 어느 것으로 행해도 된다. 또한, 이 이후의 공정의 설명에서는, 도 2의 (a) 및 도 2의 (b)와 마찬가지로, 윈도우(20)가 형성되어 있는 부분의 단면도를 도면 번호 (a), 윈도우(20)가 형성되어 있지 않은 부분의 단면도를 도면 번호 (b)로서 나타낸다.
에칭된 반도체 기판(1)의 면에서는, 면 내의 요철이나 잔사, 이물이 있으며, 또한 도 2의 (a)에서 원으로 표시한 참조 부호 1a, 1b로서 나타낸 바와 같이, 윈도우(20)에서 모서리로 되는 부분이 모가 난 형상으로 되어 있다.
따라서, 도 3의 (a) 및 도 3의 (b)에 도시한 바와 같이, 잔사나 이물의 제거, 모가 난 부분의 선단부를 라운딩 처리하기 위해 웨트 에칭을 행한다. 이에 의해, 도 2의 (a)에서 원으로 표시한 참조 부호 1a, 1b의 보가 난 부분은, 도 3의 (a)에서 원으로 표시한 참조 부호 1a, 1b로 나타낸 바와 같이 매끄러운 형상으로 된다.
이어서, 도 4의 (a) 및 도 4의 (b)에 도시한 바와 같이, 상기 반도체 기판(1)에서, 유리 기판(4)을 접착한 면과 반대측의 면에 대하여, 제2 절연막(6)의 성막을 행한다. 본 실시 형태에서는, 실란 베이스의 산화막을 3㎛ 정도 성막한다.
이어서, 상기 반도체 기판(1)에서, 유리 기판(4)을 접착한 면과 반대측의 면에 대하여, 도시하지 않은 레지스트를 도포하고, 윈도우(20) 내의 경계 S를 따르는 부분을 개구시키도록 패터닝을 행하여, 레지스트막을 형성한다. 그리고, 도 5의 (a) 및 도 5의 (b)에 도시한 바와 같이, 그 도시되지 않은 레지스트막을 마스크로 하여, 제2 절연막(6), 제1 절연막(2)을 에칭하고, 제1 배선(3)의 일부를 노출시킨다.
이어서, 도 6의 (a) 및 도 6의 (b)에 도시한 바와 같이, 후에 도전 단자(11)를 형성하는 위치에 대응하도록, 유연성을 갖는 완충 부재(7)를 형성한다. 또, 완충 부재(7)는 도전 단자(11)에 가해지는 힘을 흡수하여, 도전 단자(11)의 접합 시의 스트레스를 완화하는 기능을 갖지만, 본 발명은 완충 부재(7)의 불사용을 제한하는 것은 아니다.
이어서, 상기 유리 기판(4)의 반대측의 면에, 제2 배선층(8)을 형성한다. 이에 의해, 제1 배선(3)과 제2 배선층(8)이 전기적으로 접속된다.
그 후, 상기 유리 기판(4)의 반대측의 면에, 도시하지 않은 레지스트를 도포한다. 여기서, 윈도우(20)가 형성되어 있는 부분에서는, 윈도우(20) 내의 경계 S를 따르는 부분을 개구시키도록 레지스트막의 패턴 형성을 행한다. 한편, 윈도우(20)가 개구되어 있지 않은 부분에서는, 제2 배선층(8)을 노출하도록 레지스트막의 패턴 형성을 행한다. 그리고, 상기 도시하지 않은 레지스트막을 마스크로 하여 에칭을 행하고, 경계 S 부근의 제2 배선층(8)을 제거하여, 제2 배선(8)을 형성한다. 또한, 윈도우(20)가 형성되어 있지 않은 부분의 제2 배선(8)을 제거한다.
이어서, 도 7의 (a) 및 도 7의 (b)에 도시한 바와 같이, 경계 S를 따라, 유리 기판(4)을 예를 들면 30㎛ 정도의 깊이로 절삭하도록, 절입(30)(역 V자형의 홈)을 형성한다.
즉, 반도체 기판(1) 상에서 제1 배선(3)이 존재하는 부분(즉 윈도우(20) 내의 경계 S를 따르는 부분)에서는, 수지(5), 및 유리 기판(4)의 일부가 절삭되어, 상기 절입(30)이 형성된다. 이 때, 윈도우(20) 내의 제2 배선에 접촉하지 않는 폭의 블레이드를 이용할 필요가 있다.
한편, 반도체 기판(1) 상에서 제1 배선(3)이 존재하지 않는 영역(즉 윈도우(20)가 형성되지 않은 영역)에서는, 반도체 기판(1), 제1 절연막(2), 수지(5), 및 유리 기판(4)의 일부가 절삭되어, 상기 절입(30)이 형성된다.
또, 본 실시 형태에서는, 절입(30)의 형상은 쐐기형의 단면 형상을 이루고 있지만, 구형상의 단면 형상이어도 된다. 또한, 본원 발명은, 상술한 바와 같은 절입(30)을 넣는 공정을 행하는 것을 강제하는 것은 아니다.
이어서, 도 8의 (a) 및 도 8의 (b)에 도시한 바와 같이, 유리 기판(4)의 반대측의 면에 대하여 무전해 도금 처리를 행하고, 제2 배선(8)에 대하여, Ni-Au 도금막(9)을 형성한다. 이 막은, 도금이기 때문에, 제2 배선(8)이 존재하는 부분에만 형성된다.
이어서, 도 9의 (a) 및 도 9의 (b)에 도시한 바와 같이, 유리 기판(4)의 반대측의 면에 보호막(10)을 형성한다. 보호막(10)을 형성하기 위해서는, 유리 기판(4)의 반대측의 면을 위로 향하고, 열 경화성의 유기계 수지를 상방으로부터 적하하고, 반도체 기판 자체를 회전시킴으로써, 이 회전에 의해 발생하는 원심력을 이용하여, 해당 유기계 수지를 기판면 상으로 넓힌다. 이에 의해, 경계 S를 따라 형성된 절입(30)의 내벽을 포함하는 반도체 기판(1)의 이면측에, 보호막(10)이 형성된다.
즉, 반도체 기판(1) 상에서 제1 배선(3)이 존재하는 부분(즉 윈도우(20) 내의 경계 S를 따르는 부분)에서는, 제2 절연막(6)의 표면으로부터, 절입(30)의 내벽에서 노출되는 수지(5), 및 유리 기판(4)을 피복하도록 하여, 보호막(10)이 형성된다. 한편, 반도체 기판(1) 상에서 제1 배선(3)이 존재하는 부분 이외의 영역(즉 윈도우(20)가 형성되지 않은 영역)에서는, 제2 절연막(6)의 표면으로부터, 절입(30)의 내벽에서 노출되는 제2 절연막(6), 반도체 기판(1), 제1 절연막(2), 수지(5), 및 유리 기판(4)의 각 노출부를 피복하도록 하여, 보호막(10)이 형성된다.
그 후, 도전 단자(11)를 형성하는 부분의 보호막(10)을, 도시하지 않은 레지스트 마스크(완충 부재(7)에 대응하는 위치에 개구부를 가짐)를 이용한 에칭에 의해 제거하고, 완충 부재(7)에 대응하는 Ni-Au 도금막(9) 상의 위치에 도전 단자(11)를 형성한다. 이 도전 단자(11)는, Ni-Au 도금막(9)을 개재하여 제2 배선(8)과 전기적으로 접속되어 있다. 도전 단자(11)는, 땜납 범프나 금 범프로 작성한다. 특히, 금 범프를 이용하는 경우, 도전 단자(11)의 두께를, 160㎛로부터 수㎛∼수십㎛로 감소시킬 수 있다.
그리고, 도 10의 (a) 및 도 10의 (b)에 도시한 바와 같이, 절입(30)을 형성한 부분으로부터, 경계 S를 따라 다이싱을 행하여, 반도체 장치를 각각의 반도체 칩으로 분리한다. 이 때, 다이싱에 이용하는 블레이드의 폭은, 유리 기판(4), 및 절입(30) 내의 보호막만을 절삭할 수 있는 폭일 필요가 있다.
상술한 바와 같이, 본 실시 형태의 반도체 장치의 제조 방법에 따르면, 2 단계의 다이싱, 즉 절입(30)을 형성하고, 또한 그 절입(30)을 피복하는 보호막(10)을 형성한 후에 다이싱을 행한다. 이에 의해, 반도체 장치를 개개의 반도체 칩으로 분리하는 다이싱 시에, 경계 S(즉 다이싱 라인)를 따라 형성된 절입(30)의 내벽이 보호막(10)에 의해 피복되어 있기 때문에, 유리 기판(4) 및 보호막(10)만을 다이싱함으로써 분리할 수 있다. 즉, 유리 기판(4) 및 보호막(10) 이외의 층(수지(5), 및 제2 배선(8) 등)에 블레이드가 접촉하지는 않는다. 따라서, 분리된 반도체 장치, 즉 반도체 칩의 단면이나 엣지부에, 다이싱 시의 블레이드의 접촉에 의한 박리가 발생하는 것을 최대한 억지할 수 있다.
결과적으로, 반도체 장치의 수율이나 신뢰성을 향상하는 것이 가능하게 된다. 또, 본 발명의 반도체 장치는, 1매의 유리 기판으로 이루어지기 때문에, 반도체 장치의 박형화나 비용 저감을 도모하는 것도 가능하게 된다.
또, 본 실시 형태에서는, 제2 배선(8)과 전기적으로 접속하는 도전 단자(11)를 형성했지만, 본 발명은 이것에 한정되지 않는다. 즉, 본 발명은, 도전 단자가 형성되지 않은 반도체 장치(예를 들면 LGA : Land Grid Array형 패키지)에 적용되는 것이어도 된다.
본 발명은, 유리 기판에 발생하는 크랙이나 반도체 칩 주변부에서의 박리의 발생을 방지하는 것에 의해, 반도체 장치의 수율이나 신뢰성을 향상시키는 효과를 갖는다. 또한, 유리 기판을 2매로부터 1매로 함으로써, 반도체 장치의 박형화나 비용 저감을 도모할 수도 있다.
도 1은 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 2는 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 3은 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 4는 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 5는 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 6은 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 7은 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 8은 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 9는 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 10은 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 11은 종래예에 따른 BGA형 반도체 장치의 제작 도중의 평면도.
도 12는 본 발명의 실시 형태에 따른 반도체 장치의 제조 도중에서의 평면도.
도 13은 종래예에 따른 BGA형 반도체 장치의 사시도.
도 14는 종래예에 따른 BGA형 반도체 장치의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 제1 절연막
3 : 제1 배선
4 : 유리 기판
5 : 수지
6 : 제2 절연막
7 : 완충 부재
8 : 제2 배선
9 : Ni-Au 도금
10 : 보호막
11 : 도전 단자

Claims (8)

  1. 복수의 반도체 칩을 포함하는 반도체 기판의 제1 면 상에 형성되고, 상기 복수의 반도체 칩의 경계를 사이에 두고 대향하여 배치된 한쌍의 제1 배선을 피복하도록, 접착제를 개재하여 지지체를 접착하는 공정과,
    상기 반도체 기판의 일부를 선택적으로 제거하여, 상기 한쌍의 배선의 하부 및 상기 한쌍의 배선간에 있는 절연막을 노출하는 개구부를 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 복수의 반도체 칩을 포함하는 반도체 기판의 제1 면 상에 형성되고, 상기 복수의 반도체 칩의 경계를 사이에 두고 대향하여 배치된 한쌍의 제1 배선을 피복하도록, 접착제를 개재하여 지지체를 접착하는 공정과,
    상기 반도체 기판의 일부를 선택적으로 제거하여 제1 절연막을 노출하는 공정과,
    상기 반도체 기판의 제2 면 상에, 제2 절연막을 형성하는 공정과,
    상기 제1 절연막과 상기 제2 절연막을 선택적으로 에칭하여, 상기 제1 배선을 노출시키는 공정과,
    상기 반도체 기판의 제2 면 상에, 상기 한쌍의 제1 배선에 접속되는 제2 배선을 형성하는 공정과,
    상기 반도체 기판의 제2 면에, 상기 경계를 따라 절입을 넣는 공정과,
    절입을 따라 다이싱을 행하여, 각각의 상기 반도체 칩을 분리하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 다이싱 시에 제거되는 영역의 폭은, 상기 한쌍의 제1 배선의 간격보다도 작은 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제2항에 있어서,
    상기 절입을 넣는 공정에서는, 상기 지지체까지 절입이 들어가도록 가공하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제2항에 있어서,
    상기 절입을 보호막에 의해 피복하는 공정을 포함하고, 상기 다이싱에서는, 상기 보호막 및 상기 지지체만이 절삭되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 다이싱 라인 근방의 반도체 칩 상에 제1 절연막을 개재하여 형성된 복수의 제1 배선과,
    상기 제1 배선 상을 포함하는 상기 제1 절연막 상에 접착제를 개재하여 접착된 지지체와,
    상기 지지체가 접착되어 있지 않은 면의 반도체 칩으로부터 상기 제1 배선을 노출하고, 또한 다이싱 라인에 달하도록 형성된 복수의 개구부와,
    상기 개구부를 개재하여 상기 제1 배선에 접속되는 제2 배선을 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 다이싱 라인에 상당하는 반도체 칩의 단부에는, 상기 반도체 칩으로부터 지지체까지 절입이 들어가는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 절입을 피복하도록 보호막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
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