KR20040082983A - 검사 소자 부착 기판 및 그 제조 방법, 전기 광학 장치용기판, 전기 광학 장치, 및 전자기기 - Google Patents

검사 소자 부착 기판 및 그 제조 방법, 전기 광학 장치용기판, 전기 광학 장치, 및 전자기기 Download PDF

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세이코 엡슨 가부시키가이샤
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Abstract

각각 성막 패턴이 형성되는 복수의 성막층과, 상기 복수의 성막층 상호간에 각각 형성되는 층간막과, 상기 복수의 성막층 중 적어도 하나의 성막층의 각 성막 패턴과 동일 재료로 검사 소자 형성 영역에 형성되는 검사 소자 패턴과, 평탄화된 최상층의 층간막의 상기 검사 소자 형성 영역에 형성되어 상기 검사 소자 패턴에 접속되는 한 쌍의 패드를 노출시키는 개공부(開孔部)와, 상기 복수의 성막층 중 소정 성막층의 각 성막 패턴과 동일 재료로 상기 한 쌍의 패드의 각각 아래쪽에 형성되는 더미 패턴을 구비함으로써 검사 소자 형성 영역에서의 PAD 및 콘택트 홀 등의 수직 위치를 규정하는 것을 특징으로 한다.

Description

검사 소자 부착 기판 및 그 제조 방법, 전기 광학 장치용 기판, 전기 광학 장치, 및 전자기기{TEST-ELEMENT-PROVIDED SUBSTRATE, METHOD OF MANUFACTURING THE SAME, SUBSTRATE FOR ELECTRO-OPTICAL DEVICE, ELECTRO-OPTICAL DEVICE, AND ELECTRONIC APPARATUS}
본 발명은 다층 구조의 기판, 특히, TFT 기판 및 이것을 이용한 액정 장치 등에 바람직한 검사 소자 부착 기판 및 그 제조 방법, 전기 광학 장치용 기판, 및 전기 광학 장치에 관한 것이다.
액정 장치는 유리 기판, 석영 기판 등의 두 장의 기판 사이에 액정을 봉입하여 구성된다. 액정 장치에서는, 한쪽 기판에, 예컨대, 박막 트랜지스터(Thin Film Transistor, 이하, TFT라고 함) 등의 능동 소자 및 화소 전극을 매트릭스 형상으로 배치하고, 다른 쪽 기판에 대향 전극(투명 전극(ITO(Indium Tin Oxide)))을 배치하여, 양 기판 사이에 봉입한 액정층의 광학 특성을 화상 신호에 따라 변화시킴으로써 화상 표시를 가능하게 한다.
능동 소자를 이용한 액티브 매트릭스 구동 방식의 액정 장치 등의 전기 광학 장치에 있어서는, 종횡으로 각각 배열된 다수의 주사선(게이트선) 및 데이터선(소스선)의 각 교점에 대응하여, 화소 전극 및 스위칭 소자를 기판(액티브 매트릭스 기판) 상에 마련하여 구성된다.
TFT 소자 등의 스위칭 소자는 게이트선에 공급되는 온 신호에 의해 온 상태로 되어, 소스선을 거쳐 공급되는 화상 신호를 화소 전극(투명 전극(ITO))에 기입한다. 이에 따라, 화소 전극과 대향 전극 상호간의 액정층에 화상 신호에 근거하는 전압을 인가하여, 액정 분자의 배열을 변화시킨다. 이와 같이 해서, 화소의 투과율을 변화시켜, 화소 전극 및 액정층을 통과하는 광을 화상 신호에 따라 변화시켜 화상 표시를 행한다.
그런데, TFT 기판 등과 같은 소자 기판을 구성하는 각 소자를 기판상의 1 평면에 형성한 경우에는, 소자의 점유 면적이 증대하여, 화소 전극 부분의 면적이 작아져, 화소 개구율이 저하한다. 그래서, 종래, 각 소자를 복수의 층으로 나눠 형성하고, 각 층(성막층) 사이에 층간 절연막을 배치하여 성막층끼리를 전기적으로 분리하는 적층 구조가 채용된다.
즉, 소자 기판은 유리 또는 석영 기판 상에, 소정 패턴을 갖는 반도체 박막, 절연성 박막 또는 도전성 박막 등의 각 성막층을 적층함으로써 구성된다. 각 성막층마다 각종 막의 성막 공정과 포토리소그래피 공정을 반복함으로써, TFT 기판이 형성되는 것이다. 예컨대, TFT 기판에는, TFT 소자의 채널을 구성하는 반도체층, 데이터선 등의 배선층 및 ITO 막으로 이루어지는 화소 전극층 등의 성막층이 적층된다.
그런데, 소자 기판에는, 장치 그 자체의 성막 패턴 이외에, TEG(test element group)라고 불리는 검사 소자의 패턴(이하, 검사 소자 패턴이라 함)이 형성되는 경우가 있다. 검사 소자는 완성 후에 장치의 양품률을 측정하기 위해, 또는 장치 성능이 열화하고 있는 경우의 문제 해결을 위해, 트랜지스터 특성, 콘택트 저항 등을 측정하기 위해 형성된다. 예컨대, 화소 영역의 트랜지스터, 콘택트 홀 및 배선 등으로 이루어지는 소자 그룹을, 검사 소자 패턴으로서 화소 영역의 외측에도 마찬가지의 구조로 형성하고, 이 검사 소자 패턴에 대한 검사를 실시하는 것으로, 공정의 관리에도 이용할 수 있다.
또, 검사 소자 패턴은 검사 소자 형성 영역의 성막층에 형성된 출력단으로서의 PAD(패드)을 거쳐, 장치의 표면 측으로부터 특성 등이 취득되게 되어 있다.
그런데, 각 층의 성막 패턴에 따라, 성막층의 적층 구조의 표면은 요철을 갖는다. 이러한 요철이 액정층에 접하는 층에 발생한 경우에는, 액정의 배향 불량이 발생하기 쉽다. 그래서, 액정층에 근접하는 층의 하층에서, 층간 절연막을 평탄화하는 평탄화 처리가 행해지는 경우가 있다. 예컨대, 화소 전극층 하층의 층간 절연막을 CMP(Chemical Mechanical Polishing) 등에 의해 연마하여 평탄화하는 것이다.
그런데, CMP를 실시하지 않은 경우에는, 각 층의 막 두께의 편차는 대략 5% 이내로 수렴되는데 비해, CMP를 실시하면, 성막 패턴에 의한 요철에 따라, 층간 절연막의 막 두께가 부분마다 현저하게 변화한다. 이 경우의 막 두께의 편차는 20∼30%에도 도달한다. 그러면, 두꺼운 층간 절연막 바로 아래의 층에 형성된 PAD(이하, 깊은 PAD라고 함)과 얇은 층간 절연막 바로 아래에 형성된 PAD(이하, 얕은 PAD라고 함)에서는 장치 표면으로부터의 거리가 현저하게 달라지는 경우가 있다. 그렇게 하면, 검사 소자의 특성을 검출하기 위한 두 개의 PAD를 노출시키기 위해 에칭에 의해 층간 절연막을 제거하는 경우에, 1회의 에칭 공정만으로는, 얕은 PAD에만 콘택트 홀이 형성되고, 깊은 PAD의 콘택트 홀은 완전하게 형성되지 않는 경우가 있다. 또한, 반대로, 깊은 PAD의 콘택트 홀을 형성하도록 하면, 오버에칭 시에 얕은 PAD가 완전히 에칭되어 제거되는 경우가 있다. 즉, CMP에 의해 PAD의깊이가 다르고, 두 개의 PAD에 도달하는 콘택트 홀을 1공정으로 형성할 수 없다고 하는 문제점이 있었다.
그런데, 장치 내의 콘택트 홀의 콘택트 저항을 측정하기 위해, 검사 소자 형성 영역에 콘택트 홀을 형성하는 것이 생각된다. 장치 내의 콘택트 홀에 대응한 콘택트 홀을 검사 소자 형성 영역에 형성하는 것이다. 이 경우에도, CMP에 의해 평탄화되지 않은 경우에는, 검사 소자 형성 영역 내의 콘택트 홀의 콘택트 저항을 측정함으로써, 장치 내의 콘택트 홀의 콘택트 저항을 추정할 수 있다.
그런데, CMP에 의해 평탄화한 경우에는, 각 층의 성막 패턴에 따라서는, 장치 표면을 기준으로 한 장치 내의 콘택트 홀의 위치(깊이)와 검사 소자 형성 영역에 형성한 콘택트 홀의 깊이가 상이한 경우가 있고, 검사 소자 형성 영역의 콘택트 홀의 콘택트 저항을 측정하여도 장치 내의 콘택트 홀의 콘택트 저항을 추정할 수가 없는 경우가 있다고 하는 문제점도 있었다.
본 발명은 이러한 문제점에 감안하여 이루어진 것으로서, 검사 소자 형성 영역에서, 검사 소자 패턴 및 PAD 아래에, 장치 내의 성막층과 마찬가지의 성막층을 형성함으로써 성막 패턴의 특성을 확실하게 추정할 수 있게 하고, 또한, 1회의 에칭에 의해 확실하게 PAD를 노출시킬 수 있는 검사 소자 부착 기판 및 그 제조 방법 및 전기 광학 장치용 기판 및 전기 광학 장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1에 따른 검사 소자 부착 기판의 검사 소자 형성 부분의 단면 구조를 나타내는 설명도,
도 2는 본 실시예에 있어서의 전기 광학 장치용 기판인 액정 장치용 기판을 이용해서 구성한 전기 광학 장치인 액정 장치를 그 위에 형성된 각 구성 요소와 함께 대향 기판 측으로부터 본 평면도,
도 3은 소자 기판과 대향 기판을 접합하여 액정을 봉입하는 조립 공정 종료 후의 액정 장치를 도 2의 H-H'선의 위치에서 절단하여 나타내는 단면도,
도 4는 액정 장치의 화소 영역을 구성하는 복수 화소의 각종 소자, 배선 등의 등가 회로도,
도 5는 액정 장치의 화소 구조를 상세히 나타내는 단면도,
도 6은 본 실시예의 TFT 기판 상에 형성하는 인접한 복수의 화소에 대하여 각 층의 성막 패턴을 나타내는 평면도,
도 7은 도 6 중 주요부의 성막 패턴을 나타내는 평면도,
도 8은 액정 장치용 기판의 제조 방법을 단면도에 의해 공정 순서대로 나타내는 공정도,
도 9는 액정 장치용 기판의 제조 방법을 단면도에 의해 공정 순서대로 나타내는 공정도,
도 10은 검사 소자 형성 영역의 제조 방법을 나타내는 흐름도,
도 11은 본 발명의 실시예 2를 나타내는 설명도,
도 12는 평탄화된 복수의 성막층을 갖는 소자 기판을 이용하여 구성한 액정 장치의 화소 구조를 상세하게 나타내는 단면도,
도 13은 실시예 2의 변형예를 나타내는 설명도,
도 14는 본 발명의 실시예 3을 나타내는 설명도,
도 15는 투사형 컬러 표시 장치의 도식적 단면도.
도면의 주요 부분에 대한 부호의 설명
D2, D4 : 더미 패턴
111, 112 : PAD
113 : 층간 절연막
114, 115 : 개공부
본 발명에 따른 전기 광학 장치용 기판은 검사 소자 부착 기판 상에 배치된 성막층으로 형성된 복수의 층간막 하측 배선 패턴과,
상기 복수의 층간막 하측 배선 패턴의 바로 위에 형성되어 표면이 평탄화된 층간막과,
상기 복수의 층간막 하측 배선 패턴의 일부에 대응하여, 상기 평탄화된 층간막에 형성된 복수의 콘택트 홀과,
상기 기판과 상기 복수의 층간막 하측 배선 패턴 사이에 마련되고, 상기 복수의 콘택트 홀 각각의 영역에 대응한 두께가 동일 또는 거의 동일한 적층막
을 구비한 것을 특징으로 한다.
이러한 구성에 의해, 콘택트 홀을 형성하는 층간막의 하측 배선 패턴에서, 기판 표면의 임의 기준면으로부터의 높이를 기판면 전 영역에 걸쳐 동일 높이로 할 수 있게 되어, 층간막을 CMP에 의해 평탄화 처리한 후에도, 층간막에 형성하는 복수의 콘택트 홀의 길이가 동일 또는 거의 동일하게 된다. 이에 따라, 1회의 층간막 제거 공정에 의해, 모든 콘택트 홀을 균일하게 형성할 수 있다.
본 발명에 따른 전기 광학 장치용 기판은 검사 소자 부착 기판 표면의 일부에 오목부가 있는 상기 기판 상에서,
상기 오목부의 영역 및 그 밖의 영역 중 적어도 한쪽에 배치된 성막층으로 형성된 복수의 층간막 하측 배선 패턴과,
상기 복수의 층간막 하측 배선 패턴의 바로 위에 형성되어 표면이 평탄화된층간막과,
상기 복수의 층간막 하측 배선 패턴의 일부에 대응하여, 상기 평탄화된 층간막에 형성된 복수의 콘택트 홀과,
상기 기판과 상기 복수의 층간막 하측 배선 패턴 사이에 마련되는 상기 복수의 콘택트 홀 각각의 영역에 대응한 두께로부터 기판 표면의 법선 방향의 상기 오목량(indentation depth)을 뺀 값이 동일 또는 거의 동일한 적층막
을 구비한 것을 특징으로 한다.
여기서, 기판 표면의 법선 방향의 오목량이란, 기판 본래의 표면이며 최대 높이인 면을 기준면으로 한 기판 표면의, 예컨대, 에칭 등에 의한 홈 영역의 홈의 깊이이다.
이러한 구성에 따르면, 기판 표면의 일부가 깎인 오목부가 있는 기판 상이더라도, 콘택트 홀을 형성하는 층간막의 하측 배선 패턴에서, 기판 표면의 기준면으로부터의 높이를 기판면 전 영역에 걸쳐 동일 높이로 할 수 있게 되어, 층간막을 CMP에 의해 평탄화 처리한 후에도, 층간막에 형성하는 복수의 콘택트 홀의 길이가 동일 또는 거의 동일하게 된다. 이에 따라, 1회의 층간막 제거 공정에 의해, 검사 소자 형성 영역도 포함하는 모든 콘택트 홀을 균일하게 형성할 수 있다.
본 발명에 따른 검사 소자 부착 기판은 각각 성막 패턴이 형성되는 복수의 성막층과, 상기 복수의 성막층 상호간에 각각 형성되는 층간막과, 상기 복수의 성막층 중 적어도 하나의 성막층의 각 성막 패턴과 동일 재료로 검사 소자 형성 영역에 형성되는 검사 소자 패턴과, 평탄화된 최상층의 층간막의 상기 검사 소자 형성영역에 형성되어 상기 검사 소자 패턴에 접속되는 복수 패드를 노출시키는 개공부(opening)와, 상기 복수의 성막층 중 소정 성막층의 각 성막 패턴과 동일 재료로 상기 복수 패드의 각각 아래쪽에 형성되는 더미 패턴을 구비한 것을 특징으로 한다.
이러한 구성에 따르면, 각각 성막 패턴이 형성된 복수의 성막층은 다층 구조를 갖고, 각 성막층 상호간에는 층간막이 형성된다. 검사 소자 형성 영역은 성막 패턴과 동일 재료로 형성된 검사 소자 패턴을 갖는다. 검사 소자 패턴은 복수 패드에 접속된다. 패드상의 층간막은 제거되어 개공부가 형성되고, 이 개공부에 의해 패드는 노출된다. 개공부를 거쳐 복수 패드에, 예컨대, 검사 장치를 접속하는 것으로, 검사 소자 패턴의 전기적 특성을 취득한다. 복수 패드 아래쪽에는, 소정 성막층의 각 성막 패턴과 동일 재료로 각각 더미 패턴이 형성된다. 각 패드 아래쪽의 더미 패턴을 구성하는 성막층의 막 두께의 합을 적절하게 설정하는 것으로, 평탄화된 층간막 표면으로부터 복수 패드까지의 거리를 일치시킬 수 있다. 이에 따라, 하나의 공정으로, 복수 패드를 노출시키기 위한 층간막을 제거할 수 있다.
또한, 상기 더미 패턴은 상기 평탄화된 층간막의 표면으로부터 상기 복수 패드까지의 상기 개공부의 형성 시에, 1회의 층간막 제거 공정에 의해 노출해야 할 상기 복수 패드 전부를 노출 가능하게 하도록, 상기 복수 패드의 상기 평탄화된 층간막의 표면으로부터의 거리를 독립적으로 제어하는 것을 특징으로 한다.
이러한 구성에 따르면, 더미 패턴을 적절히 형성함으로써, 복수 패드의 상기 평탄화된 층간막의 표면으로부터의 거리를 독립적으로 제어할 수 있다. 이에 따라, 1회의 층간막 제거 공정에 의해 복수 패드의 양쪽을 노출 가능하게 할 수 있다.
또한, 상기 더미 패턴은 상기 복수 패드의 상기 평탄화된 층간막의 표면으로부터의 거리를 일치시키도록 상기 복수 패드의 아래쪽에 서로 독립해서 형성되는 것을 특징으로 한다.
이러한 구성에 따르면, 더미 패턴은 복수 패드 아래쪽에 각각 독립해서 형성된다. 이에 따라, 예컨대, 검사 소자 패턴의 수직 위치가 다른 경우 등과 같이, 더미 패턴을 배치하지 않으면, 복수 패드끼리의 수직 위치가 다른 경우에도, 복수 패드의 평탄화된 층간막의 표면으로부터의 거리를 일치시킬 수 있다.
또한, 상기 더미 패턴은, 상기 복수 패드 아래쪽에, 서로 동일한 성막층의 성막 패턴으로 형성되는 것을 특징으로 한다.
이러한 구성에 따르면, 복수 패드의 아래쪽에는 동일한 성막층의 성막 패턴이 형성되므로, 복수 패드의 평탄화된 층간막의 표면으로부터의 거리를 일치시킬 수 있다.
또한, 상기 더미 패턴은 상기 복수 패드 아래쪽에 분리된 두 가지 패턴으로서 형성되는 것을 특징으로 한다.
이러한 구성에 따르면, 더미 패턴의 크기를 연속한 하나의 패턴으로 형성하는 경우보다도 작게 할 수 있어, 응력을 약하게 하여, 크랙 등의 발생을 방지할 수 있다.
또한, 상기 개공부는 상기 평탄화된 층간막에 대한 에칭에 의해 제거되고,상기 더미 패턴은 상기 복수 패드에 대한 허용 가능 오버에칭 분량만큼의 마진을 가져 상기 복수 패드와 상기 평탄화된 층간막의 표면으로부터의 각 거리를 독립적으로 제어하는 것을 특징으로 한다.
이러한 구성에 따르면, 복수 패드와 상기 평탄화된 층간막의 표면으로부터의 각 거리가 다소 다른 경우에도, 한쪽 패드가 허용 가능한 범위로 오버에칭될 뿐이며, 1회의 에칭 공정에서 복수 패드의 양쪽을 노출시킬 수 있다.
본 발명에 따른 검사 소자 부착 기판은 각각 성막 패턴이 형성되는 복수의 성막층과, 상기 복수의 성막층 상호간에 각각 형성되는 층간막과, 상기 복수의 성막층 중 소정의 배선층 상의 평탄화된 층간막에 형성되어 상기 배선층에 전기적으로 접속되는 제 1 콘택트 홀과, 상기 소정 배선층의 성막 공정에서 상기 배선층의 성막 패턴과 동일 재료로 검사 소자 형성 영역에 형성되는 배선 패턴과, 상기 배선 패턴 상의 상기 평탄화된 층간막에 형성되어 상기 배선 패턴에 전기적으로 접속되는 제 2 콘택트 홀과, 평탄화된 최상층의 층간막의 상기 검사 소자 형성 영역에 형성되어 상기 제 2 콘택트 홀을 거쳐 상기 배선 패턴에 접속되는 패드를 노출시키는 개공부와, 상기 배선 패턴의 아래쪽에 형성되는 더미 패턴을 구비한 것을 특징으로 한다.
이러한 구성에 따르면, 각각 성막 패턴이 형성된 복수의 성막층은 다층 구조를 갖고, 각 성막층 상호간에는 층간막이 형성된다. 복수의 성막층 중 소정의 배선층 상에는 평탄화된 층간막이 형성되고, 이 층간막에는 배선층에 전기적으로 접속되는 제 1 콘택트 홀이 형성된다. 한편, 이 소정 배선층의 성막 공정에서 배선층의 성막 패턴과 동일 재료로 검사 소자 형성 영역에 배선 패턴이 형성된다. 배선 패턴 상의 평탄화된 층간막에는, 배선 패턴에 전기적으로 접속되는 제 2 콘택트 홀이 형성된다. 이 배선 패턴은 제 2 콘택트 홀을 거쳐 패드에 접속된다. 패드 상의 층간막은 제거되어 개공부가 형성되고, 이 개공부에 의해 패드는 노출된다. 개공부을 거쳐 패드에, 예컨대, 검사 장치를 접속하는 것으로, 배선 패턴을 거쳐 제 2 콘택트 홀의 전기적 특성을 취득한다. 배선 패턴의 아래쪽에는, 소정 성막층의 각 성막 패턴과 동일 재료로 더미 패턴이 형성된다. 배선 패턴 아래쪽의 더미 패턴을 구성하는 성막층의 막 두께의 합을 적절하게 설정하는 것으로, 평탄화된 층간막 표면으로부터 배선 패턴까지의 거리와 평탄화된 층간막 표면으로부터 배선층까지의 거리를 일치시킬 수 있다. 이에 따라, 제 2 콘택트 홀의 검사에 의해 배선층 상의 제 1 콘택트 홀의 특성을 추정할 수 있다.
또한, 상기 더미 패턴은 상기 평탄화된 층간막의 표면으로부터 상기 배선층까지의 거리와 상기 평탄화된 층간막의 표면으로부터 상기 배선 패턴까지의 거리를 일치시키도록 상기 배선 패턴의 아래쪽에 형성되는 것을 특징으로 한다.
이러한 구성에 따르면, 제 2 콘택트 홀과 제 1 콘택트 홀의 특성을 일치시킬 수 있어, 검사 소자 형성 영역에서의 제 2 콘택트 홀의 특성 검사에 의해, 제 2 콘택트 홀의 특성을 추정할 수 있다.
또한, 상기 더미 패턴은 상기 소정 배선층의 아래쪽에 형성된 성막층의 각 성막 패턴과 동일 재료로 상기 배선 패턴의 아래쪽에 형성되는 것을 특징으로 한다.
이러한 구성에 따르면, 평탄화된 층간막의 표면으로부터 배선층까지의 거리와 평탄화된 층간막의 표면으로부터 배선 패턴까지의 거리를 일치시킬 수 있다.
또한, 상기 더미 패턴은 상기 성막층의 각 성막 패턴 중 적어도 일부로부터 연장되어 있는 것을 특징으로 한다.
이러한 구성에 따르면, 검사 소자 형성 영역 아래에 있는 더미 패턴이 화소 영역 또는 그 밖의 실제 구동 영역의 소정 배선층의 아래쪽에 형성된 성막층의 각 성막 패턴과 전기적으로 동 전위로 되기 때문에, 더미 패턴으로부터의 기생 용량 등의 조건도 화소 영역 그 밖의 실제 구동 영역과 동일 조건으로 되어, 기생 용량 등의 조건도 포함한 정밀도가 좋은 검사를 할 수 있다.
또한, 본 발명에 따른 검사 소자 부착 기판의 제조 방법은 적층되는 복수의 성막층 중 소정 성막층의 각 성막 패턴과 동일 재료로 검사 소자 형성 영역의 복수 패드 형성 영역의 높이를 제어하기 위해 복수의 더미 패턴을 형성하는 공정과, 상기 소정의 성막층 상에 층간막을 형성하는 공정과, 상기 성막 패턴의 형성 공정과 함께 검사 소자 형성 영역에 검사 소자 패턴을 형성하는 공정과, 평탄화된 최상층의 층간막의 상기 검사 소자 형성 영역에 개공부를 형성하여 상기 검사 소자 패턴에 접속되는 복수 패드를 노출시키는 공정을 구비한 것을 특징으로 한다.
이러한 구성에 따르면, 검사 소자 패턴의 하층에 복수 패드 형성 영역의 높이를 제어하기 위해 복수의 더미 패턴이 형성된다. 검사 소자 패턴은 성막 패턴의 형성 공정과 함께 검사 소자 형성 영역에 형성된다. 평탄화된 최상층의 층간막의 검사 소자 형성 영역에는 개공부가 형성되어 검사 소자 패턴에 접속되는 복수 패드가 노출된다. 복수 패드의 높이가 더미 패턴에 의해 제어되어 있고, 복수 패드를 노출하기 위해 층간막에 형성하는 개공부를 하나의 공정으로 형성할 수 있다.
또한, 본 발명에 따른 검사 소자 부착 기판의 제조 방법은 적층되는 복수의 성막층 중 소정 성막층의 각 성막 패턴과 동일 재료로 검사 소자 형성 영역의 콘택트 홀 형성 영역의 높이를 제어하기 위해 더미 패턴을 형성하는 공정과, 상기 복수의 성막층 중 소정의 배선층을 형성하고, 또한, 상기 소정 배선층의 성막 공정에서 상기 배선층의 성막 패턴과 동일 재료로 검사 소자 형성 영역에 배선 패턴을 형성하는 공정과, 상기 배선층 상의 평탄화된 층간막에 제 1 콘택트 홀을 형성하여 상기 배선층과의 도통을 가능하게 하고, 또한, 상기 배선 패턴 상의 상기 평탄화된 층간막에 제 2 콘택트 홀을 형성하여 상기 배선 패턴과의 도통을 가능하게 하는 공정과, 평탄화된 최상층의 층간막의 상기 검사 소자 형성 영역에 개공부를 형성하여 상기 제 2 콘택트 홀에 접속되는 패드를 노출시키는 공정을 구비한 것을 특징으로 한다.
이러한 구성에 따르면, 검사 소자 형성 영역에 콘택트 홀 형성 영역의 높이를 제어하기 위한 더미 패턴이 형성된다. 이 더미 패턴 상에 배선 패턴이 형성된다. 또한, 배선 패턴 상의 평탄화된 층간막에는 제 2 콘택트 홀이 형성된다. 더미 패턴을 적절히 설정함으로써, 예컨대, 배선 패턴의 수직 위치를 배선층의 수직 위치에 일치시킬 수 있다.
이에 따라, 제 2 콘택트 홀의 특성을 배선층 상의 제 1 콘택트 홀의 특성에 일치시킬 수 있어, 검사 소자 형성 영역에 형성한 패드를 이용하여, 제 2 콘택트홀의 특성으로부터 제 1 콘택트 홀의 특성을 추정할 수 있다.
본 발명에 따른 전기 광학 장치용 기판은 평면적으로는 격자 형상으로 배치되는 복수의 데이터선 및 복수의 주사선의 각 교차에 대응하여 화소 전극의 성막 패턴이 형성되는 화소 전극층과, 상기 복수의 데이터선의 성막 패턴이 형성되는 제 1 성막층과, 상기 복수의 주사선의 성막 패턴 및 상기 화소 전극에 신호를 공급하기 위한 스위칭 소자의 성막 패턴이 형성되는 제 2 성막층과, 상기 화소 전극층, 상기 제 1 성막층 및 상기 제 2 성막층 상호간에 각각 형성되는 층간막과, 상기 화소 전극층, 상기 제 1 성막층 및 상기 제 2 성막층 중 적어도 하나 또는 다른 성막층의 각 성막 패턴과 동일 재료로 검사 소자 형성 영역에 형성되는 검사 소자 패턴과, 평탄화된 최상층의 층간막의 상기 검사 소자 형성 영역에 형성되어 상기 검사 소자 패턴에 접속되는 복수 패드를 노출시키는 개공부와, 상기 복수의 성막층 중 소정 성막층의 각 성막 패턴과 동일 재료로 상기 복수 패드의 각각 아래쪽에 형성되는 더미 패턴을 구비한 것을 특징으로 한다.
이러한 구성에 따르면, 화소 전극층, 데이터선의 성막 패턴의 제 1 성막층 및 주사선의 성막 패턴의 제 2 성막층이 형성된다. 이들 성막층 또는 다른 성막층의 성막 패턴과 동일 재료로 검사 소자 패턴이 형성된다. 검사 소자 패턴에 접속되는 복수 패드는 더미 패턴에 의해 수직 위치가 규정되어 있다. 이에 따라, 검사 소자 형성 영역의 패드를 이용하여, 각 성막층의 특성 등을 검사할 수 있다.
또한, 본 발명에 따른 전기 광학 장치용 기판은, 상기 더미 패턴이 상기 복수의 성막층 중 소정 성막층의 각 성막 패턴의 적어도 일부로부터 연장되어 있는것을 특징으로 한다.
이러한 구성에 따르면, 예컨대, 상기 더미 패턴이 검사 소자 형성 영역의 아래에 있는 경우, 더미 패턴이 화소 영역 또는 그 밖의 실제 구동 영역의 소정 배선층의 아래쪽에 형성된 성막층의 각 성막 패턴과 전기적으로 동 전위로 되기 때문에, 더미 패턴으로부터의 기생 용량 등의 조건도 화소 영역 그 밖의 실제 구동 영역과 동일 조건으로 되어, 기생 용량 등의 조건도 포함한 정밀도가 좋은 검사를 할 수 있다.
또한, 본 발명에 따른 전기 광학 장치용 기판은 평면적으로는 격자 형상으로 배치되는 복수의 데이터선 및 복수의 주사선의 각 교차에 대응하여 화소 전극의 성막 패턴이 형성되는 화소 전극층과, 상기 복수의 데이터선의 성막 패턴이 형성되는 제 1 성막층과, 상기 복수의 주사선의 성막 패턴 및 상기 화소 전극에 신호를 공급하기 위한 스위칭 소자의 성막 패턴이 형성되는 제 2 성막층과, 상기 화소 전극층, 상기 제 1 성막층 및 상기 제 2 성막층 상호간에 각각 형성되는 층간막과, 상기 화소 전극층, 상기 제 1 성막층 및 상기 제 2 성막층 중 적어도 하나 또는 다른 성막층 중 소정의 배선층 상의 평탄화된 층간막에 형성되어 상기 배선층에 전기적으로 접속되는 제 1 콘택트 홀과, 상기 소정 배선층의 성막 공정에서 상기 배선층의 성막 패턴과 동일 재료로 검사 소자 형성 영역에 형성되는 배선 패턴과, 상기 배선 패턴 상의 상기 평탄화된 층간막에 형성되어 상기 배선 패턴에 전기적으로 접속되는 제 2 콘택트 홀과, 평탄화된 최상층의 층간막의 상기 검사 소자 형성 영역에 형성되어 상기 제 2 콘택트 홀을 거쳐 상기 배선 패턴에 접속되는 패드를 노출시키는개공부와, 상기 배선 패턴의 아래쪽에 형성되는 더미 패턴을 구비한 것을 특징으로 한다.
이러한 구성에 따르면, 화소 전극층, 데이터선의 성막 패턴의 제 1 성막층 및 주사선의 성막 패턴의 제 2 성막층이 형성된다. 이들 성막층 또는 다른 성막층의 성막 패턴과 동일 재료로 배선 패턴이 형성된다. 배선 패턴은 평탄화된 층간막에 형성된 제 2 콘택트 홀을 거쳐 패드에 접속된다. 배선 패턴은 그 아래쪽에 형성되는 더미 패턴에 의해 수직 위치가 규정된다. 이에 따라, 제 2 콘택트 홀의 특성을 배선층 상의 제 1 콘택트 홀의 특성에 일치시킬 수 있어, 검사 소자 형성 영역의 패드를 이용하여, 제 1 콘택트 홀의 특성을 추정할 수 있다.
또한, 본 발명에 따른 전기 광학 장치는 상기 전기 광학 장치용 기판을 이용하여 구성한 것을 특징으로 한다. 또한, 본 발명에 따른 전자기기는 상기 전기 광학 장치를 이용하여 구성한 것을 특징으로 한다.
이러한 구성에 따르면, 패드에 하나의 공정에서 구멍을 형성할 수 있고, 또한 콘택트 저항을 포함하는 각종 전기적 특성을 확실하게 검사할 수 있어, 효율적으로 전기 특성에 우수한 장치를 얻을 수 있다.
이하, 도면을 참조하여 본 발명의 실시예에 대하여 상세히 설명한다. 도 1은 본 발명의 실시예 1에 따른 검사 소자 부착 기판의 검사 소자 형성 영역의 단면 구조를 설명하기 위한 설명도이다. 본 실시예는 검사 소자 부착 기판으로서 전기 광학 장치용 기판인 TFT 기판 등의 액정 장치용 기판에 적용한 것이다. 도 2는 본실시예에 있어서의 전기 광학 장치용 기판인 액정 장치용 기판을 이용하여 구성한 전기 광학 장치인 액정 장치를 그 위에 형성된 각 구성 요소와 함께 대향 기판 측으로부터 본 평면도이다. 도 3은 소자 기판과 대향 기판을 접합하여 액정을 봉입하는 조립 공정 종료 후의 액정 장치를 도 2의 H-H'선의 위치에서 절단하여 나타내는 단면도이다. 도 4는 액정 장치의 화소 영역(소자 영역)을 구성하는 복수 화소의 각종 소자, 배선 등의 등가 회로도이다. 도 5는 액정 장치의 화소 구조를 상세하게 나타내는 단면도이다. 또한, 도 6은 본 실시예의 TFT 기판 상에 형성하는 인접한 복수의 화소에 대하여 각 층의 성막 패턴을 나타내는 평면도이다. 도 7은 도 6 중 주요부의 성막 패턴을 나타내는 평면도이다. 도 8 및 도 9는 액정 장치용 기판의 제조 방법을 단면도에 의해 공정 순서대로 나타내는 공정도이다. 또, 상기 각 도면에서는, 각 층이나 각 부재를 도면상에서 인식할 수 있을 정도의 크기로 하기 위해, 각 층이나 각 부재마다 축척을 달리하고 이다.
검사 소자는 화소 영역(소자 영역이라고도 함) 이외의 영역에 형성된다. 본 실시예에 있어서는, 검사 소자 형성 영역에, 검사 소자 패턴 및 층간 절연막뿐만 아니라, 검사 소자 패턴의 하층에 화소 영역과 마찬가지의 성막 패턴을 형성함으로써, 장치 표면을 기준으로 한 한 쌍의 PAD의 위치(깊이)를 대략 일치시킴으로써, 한 쌍의 PAD를 1회의 에칭 공정에 의해 형성할 수 있게 한 것이다.
우선, 도 2 내지 도 4를 참조하여 본 실시예의 액정 장치용 기판을 이용하여 구성한 액정 장치의 전체 구성에 대하여 설명한다.
액정 장치는, 도 2 및 도 3에 나타내는 바와 같이, 소자 기판인 TFT기판(10)과 대향 기판(20) 사이에 액정(50)을 봉입하여 구성된다. TFT 기판(10) 상에는 화소를 구성하는 화소 전극(ITO)(9a) 등이 매트릭스 형상으로 배치된다. 또한, 대향 기판(20) 상에는 전면에 대향 전극(ITO)(21)이 마련된다. 도 4는 화소를 구성하는 TFT 기판(10) 상의 소자의 등가 회로를 나타내고 있다.
도 4에 나타내는 바와 같이, 화소 영역에서는, 복수 라인의 주사선(11a)과 복수 라인의 데이터선(6a)이 교차하도록 배선되고, 주사선(11a)과 데이터선(6a)으로 구획된 영역에 화소 전극(9a)이 매트릭스 형상으로 배치된다. 그리고, 주사선(11a)과 데이터선(6a)의 각 교차 부분에 대응하여 TFT(30)가 마련되고, 이 TFT(30)에 화소 전극(9a)이 접속된다.
TFT(30)는 주사선(11a)의 ON 신호에 의해 온 상태로 되고, 이에 따라, 데이터선(6a)에 공급된 화상 신호가 화소 전극(9a)에 공급된다. 이 화소 전극(9a)과 대향 기판(20)에 마련된 대향 전극(21) 사이의 전압이 액정(50)에 인가된다. 또한, 화소 전극(9a)과 병렬로 축적 용량(70)이 마련되고 있고, 축적 용량(70)에 의해, 화소 전극(9a)의 전압은 소스 전압이 인가된 시간보다도, 예컨대, 3자리수 긴 시간의 유지가 가능해진다. 축적 용량(70)에 의해, 전압 유지 특성이 개선되어, 계조비가 높은 화상 표시가 가능해진다.
도 5는 하나의 화소에 착안한 액정 장치의 모식적 단면도이며, 도 6 및 도 7은 각 층의 성막 패턴을 나타내는 평면도이다.
도 6에서, 화소 전극(9a)은 TFT 기판(10) 상에, 매트릭스 형상으로 복수 마련되어 있고(점선부에 의해 윤곽이 표시되고 있음), 화소 전극(9a)의 종횡 경계에따라 각각 데이터선(6a) 및 주사선(11a)이 마련된다. 데이터선(6a)은, 후술하는 바와 같이, 알루미늄막 등을 포함하는 적층 구조로 이루어지고, 주사선(11a)은, 예컨대, 도전성의 폴리 실리콘막 등으로 이루어진다. 또한, 주사선(11a)은 반도체층(1a) 중 도면 중 우상의 사선 영역으로 나타낸 채널 영역(1a')에 대향하는 게이트 전극(3a)에 전기적으로 접속되어 있다. 즉, 주사선(11a)과 데이터선(6a)이 교차하는 개소에는 각각 주사선(11a)에 접속된 게이트 전극(3a)과 채널 영역(1a')이 대향 배치되어 화소 스위칭용 TFT(30)가 구성되어 있다.
도 6의 A-A'선 단면도인 도 5에 나타내는 바와 같이, 전기 광학 장치는, 예컨대, 석영 기판, 유리 기판, 실리콘 기판으로 이루어지는 TFT 기판(10)과, 이것에 대향 배치되는, 예컨대, 유리 기판이나 석영 기판으로 이루어지는 대향 기판(20)을 구비하고 있다.
TFT 기판(10) 측에는, 도 5에 나타내는 바와 같이, 화소 전극(9a)이 마련되고, 그 위쪽에는, 러빙 처리 등의 소정의 배향 처리가 실시된 배향막(16)이 마련된다. 화소 전극(9a)은, 예컨대, ITO 막 등의 투명 도전성막으로 이루어진다. 한편, 대향 기판(20) 측에는, 그 전면에 걸쳐 대향 전극(21)이 마련되고, 그 전면에는, 러빙 처리 등의 소정의 배향 처리가 실시된 배향막(22)이 마련된다. 대향 전극(21)은 상술한 화소 전극(9a)과 마찬가지로, 예컨대, ITO 막 등의 투명 도전성막으로 이루어지고, 배향막(16, 22)은, 예컨대, 폴리이미드막 등의 투명한 유기막으로 이루어진다.
이와 같이 대향 배치된 TFT 기판(10) 및 대향 기판(20) 사이에는,밀봉재(52)(도 2 및 도 3 참조)에 의해 둘러싸인 공간에 액정 등의 전기 광학 물질이 봉입되어, 액정층(50)이 형성된다. 액정층(50)은 화소 전극(9a)으로부터의 전계가 인가되지 않은 상태에서 배향막(16, 22)에 의해 소정의 배향 상태를 취한다. 액정층(50)은, 예컨대, 일종 또는 수 종류의 네마틱 액정을 혼합한 전기 광학 물질로 이루어진다. 밀봉재(52)는 TFT 기판(10) 및 대향 기판(20)을 그들 주변에서 접합하기 위한, 예컨대, 광경화성 수지나 열경화성 수지로 이루어지는 접착제이며, 양 기판 사이의 거리를 소정값으로 하기 위한 유리 섬유 또는 유리 구슬 등의 스페이서가 혼입되어 있다.
한편, TFT 기판(10) 상에는, 화소 전극(9a) 및 배향막(16) 외에, 이들을 포함하는 각종 구성이 적층 구조를 이루어 구비되어 있다. 이 적층 구조는, 도 5에 나타내는 바와 같이, 아래로부터 순서대로, 주사선(11a)을 포함하는 제 1 층(성막층), 게이트 전극(3a)을 포함하는 TFT(30) 등을 포함하는 제 2 층, 축적 용량(70)을 포함하는 제 3 층, 데이터선(6a) 등을 포함하는 제 4 층, 쉴드층(400) 등을 포함하는 제 5 층, 상기한 화소 전극(9a) 및 배향막(16) 등을 포함하는 제 6 층(최상층)으로 이루어진다. 또한, 제 1 층 및 제 2 층 사이에는 하지 절연막(12)이, 제 2 층 및 제 3 층 사이에는 제 1 층간 절연막(41)이, 제 3 층 및 제 4 층 사이에는 제 2 층간 절연막(42)이, 제 4 층 및 제 5 층 사이에는 제 3 층간 절연막(43)이, 제 5 층 및 제 6 층 사이에는 제 4 층간 절연막(44)이, 각각 마련되어 있고, 전술한 각 요소 사이의 단락을 방지하고 있다. 또한, 이들 각종 절연막(12, 41, 42, 43, 44)에는, 예컨대, TFT(30)의 반도체층(1a) 중 고농도 소스 영역(1d)과 데이터선(6a)을 전기적으로 접속하는 콘택트 홀 등도 더 마련된다. 이하에서는, 이들의 각 요소에 대하여, 아래부터 순서대로 설명한다.
제 1 층에는, 예컨대, Ti(티타늄), Cr(크롬), W(텅스텐), Ta(탄탈), Mo(몰리브덴) 등의 고융점 금속 중 적어도 하나를 포함하는, 금속 단체, 합금, 금속실리사이드, 폴리실리사이드, 이들을 적층한 것, 또는 도전성 폴리 실리콘 등으로 이루어지는 주사선(11a)이 마련된다.
이 주사선(11a)은, 평면적으로 보아, 도 6의 X방향을 따르도록, 스트라이프 형상으로 패터닝되어 있다. 보다 자세히 보면, 스트라이프 형상의 주사선(11a)은 도 6의 X방향을 따르도록 연장하는 본선부와, 데이터선(6a) 또는 쉴드층(400)이 연장하는 도 6의 Y방향으로 연장하는 돌출부를 구비하고 있다. 또, 인접하는 주사선(11a)으로부터 연장하는 돌출부는 서로 접속되지 않고, 따라서, 해당 주사선(11a)은 하나하나 분단된 형태로 되어있다.
이에 따라, 주사선(11a)은 동일 행에 존재하는 TFT(30)의 ON·OFF를 일제히 제어하는 기능을 갖게 된다. 또한, 해당 주사선(11a)은 화소 전극(9a)이 형성되지 않는 영역을 대략 매립하도록 형성되어 있기 때문에, TFT(30)에 하측으로부터 입사하고자 하는 광을 차단하는 기능도 갖고 있다. 이에 따라, TFT(30)의 반도체층(1a)에서의 광 리크 전류의 발생을 억제하여, 플리커 등이 없는 고품질의 화상 표시가 가능해진다.
제 2 층에는, 게이트 전극(3a)을 포함하는 TFT(30)가 마련된다. TFT(30)는, 도 5에 나타내는 바와 같이, LDD(Lightly Doped Drain) 구조를 갖고 있고, 그 구성요소로서는, 상술한 게이트 전극(3a), 예컨대, 폴리실리콘막으로 이루어져 게이트 전극(3a)으로부터의 전계에 의해 채널이 형성되는 반도체층(1a)의 채널 영역(1a'), 게이트 전극(3a)과 반도체층(1a)을 절연하는 게이트 절연막을 포함하는 절연막(2), 반도체층(1a)에서의 저농도 소스 영역(1b) 및 저농도 드레인 영역(1c) 및 고농도 소스 영역(1d) 및 고농도 드레인 영역(1e)을 구비하고 있다.
그리고, 이 제 2 층에는, 상술한 게이트 전극(3a)과 동일막으로서 중계 전극(719)이 형성되어 있다. 이 중계 전극(719)은 평면적으로 보아, 도 6에 나타내는 바와 같이, 각 화소 전극(9a)의 한 변의 대략 중앙에 위치하도록, 섬 형상으로 형성되어 있다. 중계 전극(719)과 게이트 전극(3a)은 동일막으로 형성되어 있기 때문에, 후자가, 예컨대, 도전성 폴리실리콘막 등으로 이루어지는 경우에는, 전자도 또한 도전성 폴리실리콘막 등으로 이루어진다.
또, 상술한 TFT(30)는, 바람직하게는 도 5에 나타내는 바와 같이, LDD 구조를 갖지만, 저농도 소스 영역(1b) 및 저농도 드레인 영역(1c)에 불순물을 투입하지 않은 오프셋 구조를 가져서 좋고, 게이트 전극(3a)을 마스크로서 고농도로 불순물을 투입하여, 자기 정합적으로 고농도 소스 영역 및 고농도 드레인 영역을 형성하는 셀프얼라인형 TFT이더라도 좋다. 또한, 본 실시예에서는, 화소 스위칭용 TFT(30)의 게이트 전극을, 고농도 소스 영역(1d) 및 고농도 드레인 영역(1e) 사이에 한 개만 배치한 싱글 게이트 구조로 했지만, 이들 사이에 두 개 이상의 게이트 전극을 배치하여도 좋다. 이와 같이 듀얼 게이트, 또는 트리플 게이트 이상으로 TFT를 구성하면, 채널과 소스 및 드레인 영역의 접합부의 리크 전류를 방지할 수있어, 오프 상태 시의 전류를 감소시킬 수 있다.
또한, TFT(30)를 구성하는 반도체층(1a)은 비단결정층이어도 단결정층이어도 관계없다. 단결정층의 형성에는, 접합법 등의 공지 방법을 이용할 수 있다. 반도체층(1a)을 단결정층으로 함으로써, 특히, 주변 회로의 고성능화를 도모할 수 있다.
이상 설명한 주사선(11a)의 위, 또한, TFT(30)의 아래에는, 예컨대, 실리콘 산화막 등으로 이루어지는 하지 절연막(12)이 마련된다. 하지 절연막(12)은 주사선(11a)으로부터 TFT(30)를 층간 절연하는 기능 외에, TFT 기판(10)의 전면에 형성됨으로써, TFT 기판(10)의 표면 연마 시의 거칠기나, 세정 후에 남는 오염 등에 의한 화소 스위칭용 TFT(30)의 특성 변화를 방지하는 기능을 갖는다.
이 하지 절연막(12)에는, 평면적으로 보아 반도체층(1a)의 양편에, 후술하는 데이터선(6a)을 따라 연장하는 반도체층(1a)의 채널 길이와 같은 폭의 홈(콘택트 홀)(12cv)이 형성되어 있고, 이 홈(12cv)에 대응하고, 그 위쪽에 적층되는 게이트 전극(3a)은 하측에 오목형으로 형성된 부분을 포함하고 있다. 또한, 이 홈(12cv) 전체를 매립하도록 하여, 게이트 전극(3a)이 형성됨으로써, 해당 게이트 전극(3a)에는, 이것과 일체적으로 형성된 측벽부(3b)가 연장해서 마련되어 있다. 이에 따라, TFT(30)의 반도체층(1a)은, 도 6에 잘 나타내는 바와 같이, 평면적으로 보아 측 방향으로부터 매립하도록 되어, 적어도 이 부분으로부터의 광 입사가 억제되게 되어 있다.
또한, 이 측벽부(3b)는 상기한 홈(12cv)을 매립하도록 형성되어 있고, 또한그 하단이 상기한 주사선(11a)과 접하도록 되어 있다. 여기서 주사선(11a)은, 상술한 바와 같이, 스트라이프 형상으로 형성되어 있기 때문에, 어떤 행에 존재하는 게이트 전극(3a) 및 주사선(11a)은 당해 행에 착안하는 한 항상 동 전위로 된다.
또, 주사선(11a)에 평행하도록 하여, 게이트 전극(3a)을 포함하는 다른 주사선을 형성하는 것과 같은 구조를 채용하여도 좋다. 이 경우에는, 해당 주사선(11a)과 해당 다른 주사선은 용장적인 배선 구조를 취하는 것으로 된다. 이에 따라, 예컨대, 해당 주사선(11a)의 일부에 어떠한 결함이 있어, 정상적인 통전이 불가능해 지는 것과 같은 경우에도, 당해 주사선(11a)과 동일한 행에 존재하는 다른 주사선이 정상인 한, 그것을 거쳐 TFT(30)의 동작 제어를 여전히 정상으로 실행할 수 있게 된다.
제 3 층에는 축적 용량(70)이 마련된다. 축적 용량(70)은 TFT(30)의 고농도 드레인 영역(1e) 및 화소 전극(9a)에 접속된 화소 전위측 용량 전극으로서의 하부 전극(71)과, 고정 전위측 용량 전극으로서의 용량 전극(300)이 유전체막(75)을 거쳐 대향 배치됨으로써 형성되어 있다. 이 축적 용량(70)에 따르면, 화소 전극(9a)에서의 전위 유지 특성을 현저하게 높일 수 있게 된다.
또한, 축적 용량(70)은, 도 6의 평면도에 나타내는 바와 같이, 화소 전극(9a)의 형성 영역에 거의 대응하는 광투과 영역에는 이르지 않도록 형성되어 있기 때문에(바꾸어 말하면, 차광 영역 내로 수렴되도록 형성되어 있기 때문에), 전기 광학 장치 전체의 화소 개구율은 비교적 크게 유지되고, 그에 따라, 보다 밝은 화상을 표시할 수 있게 된다.
보다 상세하게는, 하부 전극(71)은, 예컨대, 도전성의 폴리실리콘막으로 이루어져 화소 전위측 용량 전극으로서 기능한다. 단, 하부 전극(71)은 금속 또는 합금을 포함하는 단일층막 또는 다층막으로 구성하여도 좋다. 또한, 이 하부 전극(71)은 화소 전위측 용량 전극으로서의 기능 외에, 화소 전극(9a)과 TFT(30)의 고농도 드레인 영역(1e)을 중계 접속하는 기능을 갖는다. 이 중계 접속은, 후술하는 바와 같이, 상기 중계 전극(719)을 거쳐 행해지고 있다.
용량 전극(300)은 축적 용량(70)의 고정 전위측 용량 전극으로서 기능한다. 용량 전극(300)을 고정 전위로 하기 위해서는, 고정 전위로 된 쉴드층(400)과 전기적 접속이 도모됨으로써 이루어지고 있다.
그리고, 이 용량 전극(300)은 TFT 기판(10) 상에서, 각 화소에 대응하도록 섬 형상으로 형성되어 있고, 하부 전극(71)은 당해 용량 전극(300)과 거의 동일형상을 갖도록 형성되어 있다. 이에 따라, 축적 용량(70)은 평면적으로 불필요한 넓이를 갖지 않고, 즉 화소 개구율을 저하시키는 일없이, 또한, 당해 상황 하에서 최대한의 용량값을 실현할 수 있게 된다. 즉, 축적 용량(70)은 보다 소면적으로, 보다 큰 용량값을 갖는다.
유전체막(75)은, 도 5에 나타내는 바와 같이, 예컨대, 막 두께 5∼200㎚ 정도의 비교적 얇은 HTO(High Temperature oxide)막, LTO(Low Temperature oxide)막 등의 산화 실리콘막, 또는 질화 실리콘막 등으로 구성된다. 축적 용량(70)을 증대시키는 관점에서는, 막의 신뢰성이 충분히 얻어지는 한, 유전체막(75)은 얇을수록 좋다. 그리고, 이 유전체막(75)은, 도 5에 나타내는 바와 같이, 하층에 산화 실리콘막(75a), 상층에 질화 실리콘막(75b)으로 이루어지는 2층 구조를 갖는다. 비교적 유전율이 큰 질화 실리콘막(75b)이 존재함으로써, 축적 용량(70)의 용량값을 증대시킬 수 있고, 또한 산화 실리콘막(75a)이 존재함으로써, 축적 용량(70)의 내압성을 저하시키는 일이 없다. 이와 같이, 유전체막(75)을 2층 구조로 함으로써, 상반하는 두 개의 작용 효과를 향수할 수 있게 된다.
또한, 질화 실리콘막(75b)이 존재함으로써, TFT(30)에 대한 물의 침입을 미연에 방지할 수 있게 된다. 이에 따라, TFT(30)에서의 스레숄드 전압의 상승이라는 사태를 초래하지 않고도, 비교적 장기의 장치 운용이 가능해진다. 또, 본 실시예에서는, 유전체막(75)은 2층 구조를 갖는 것으로 되어 있지만, 예컨대, 산화 실리콘막, 질화 실리콘막 및 산화 실리콘막 등과 같은 3층 구조나, 또는 그 이상의 적층 구조를 갖도록 구성하여도 좋다.
이상 설명한 TFT(30) 내지 게이트 전극(3a) 및 중계 전극(719)의 위, 또는, 축적 용량(70)의 아래에는, 예컨대, NSG(Non-Silicate Glass), PSG(Phosphorus Silicate Glass), BSG(Boron Silicate Glass), BPSG(Boron Phosphorus Silicate Glass) 등의 실리케이트 유리막, 질화 실리콘막이나 산화 실리콘막 등, 또는 바람직하게는 NSG으로 이루어지는 제 1 층간 절연막(41)이 형성되어 있다. 그리고, 이 제 1 층간 절연막(41)에는, TFT(30)의 고농도 소스 영역(1d)과 후술하는 데이터선(6a)을 전기적으로 접속하는 콘택트 홀(81)이 후술하는 제 2 층간 절연막(42)을 관통하면서 형성되어 있다. 또한, 제 1 층간 절연막(41)에는, TFT(30)의 고농도 드레인 영역(1e)과 축적 용량(70)을 구성하는 하부 전극(71)을전기적으로 접속하는 콘택트 홀(83)이 형성되어 있다.
또한, 이 제 1 층간 절연막(41)에는, 축적 용량(70)을 구성하는 화소 전위 측 용량 전극으로서의 하부 전극(71)과 중계 전극(719)을 전기적으로 접속하기 위한 콘택트 홀(881)이 형성되어 있다. 또한, 제 1 층간 절연막(41)에는, 중계 전극(719)과 후술하는 제 2 중계 전극(6a2)를 전기적으로 접속하는 콘택트 홀(882)이 후술하는 제 2 층간 절연막을 관통하면서 형성되어 있다.
도 5에 나타내는 바와 같이, 콘택트 홀(882)은 축적 용량(70) 이외의 영역에 형성되어 있고, 하부 전극(71)을 일단 하층의 중계 전극(719)으로 우회시켜 콘택트 홀(882)을 거쳐 상층으로 인출하고 있기 때문에, 하부 전극(71)을 상층의 화소 전극(9a)에 접속하는 경우에도, 하부 전극(71)을 유전체막(75) 및 용량 전극(300)보다도 넓게 형성할 필요가 없다. 따라서, 하부 전극(71), 유전체막(75) 및 용량 전극(300)을 1에칭 공정에서 동시에 패터닝할 수 있다. 이에 따라, 하부 전극(71), 유전체막(75) 및 용량 전극(300)의 각 에칭율의 제어가 용이해져, 막 두께 등의 설계 자유도를 증대시킬 수 있게 된다.
또한, 유전체막(75)은 하부 전극(71) 및 용량 전극(300)과 동일 형상으로 형성되어 넓이를 갖고 있지 않기 때문에, TFT(30)의 반도체층(1a)에 대한 수소화 처리를 행하는 것과 같은 경우에, 해당 처리에 이용하는 수소를, 축적 용량(70) 주변의 개구부를 통하여 반도체층(1a)에까지 용이하게 도달시킬 수 있다고 하는 작용 효과를 얻을 수도 있다.
또, 제 1 층간 절연막(41)에 대해서는, 대략 1000℃의 소성을 행함으로써,반도체층(1a)나 게이트 전극(3a)을 구성하는 폴리실리콘막에 주입한 이온의 활성화를 도모하여도 좋다.
제 4 층에는, 데이터선(6a)이 마련된다. 이 데이터선(6a)은 TFT(30)의 반도체층(1a)의 연장하는 방향에 일치하도록, 즉, 도 6 중 Y방향에 겹치도록 스트라이프 형상으로 형성되어 있다. 이 데이터선(6a)은, 도 5에 나타내는 바와 같이, 하층부터 순서대로, 알루미늄으로 이루어지는 층(도 5에서의 참조 부호 41A), 질화 티타늄으로 이루어지는 층(도 5에서의 참조 부호 41TN 참조), 질화 실리콘막으로 이루어지는 층(도 5에서의 참조 부호 401)의 3층 구조를 갖는 막으로 형성되어 있다.
질화 실리콘막은 그 하층의 알루미늄층과 질화 티타늄층을 피복하도록 조금 큰 크기로 패터닝되어 있다. 이 중 데이터선(6a)이 비교적 저저항 재료인 알루미늄을 포함함으로써, TFT(30), 화소 전극(9a)에 대한 화상 신호의 공급을 막힘없이 실현할 수 있다. 한편, 데이터선(6a) 상에 수분의 침입을 멈추게 하는 작용에 비교적 우수한 질화 실리콘막이 형성됨으로써, TFT(30)의 내습성 향상을 도모할 수 있어, 그 수명 장기화를 실현할 수 있다. 질화 실리콘막은 플라즈마 질화 실리콘막이 바람직하다.
또한, 이 제 4 층에는, 데이터선(6a)과 동일막으로서, 쉴드층용 중계층(6a1) 및 제 2 중계 전극(6a2)이 형성되어 있다. 이들은, 도 6에 나타내는 바와 같이, 평면적으로 보면, 데이터선(6a)과 연속한 평면 형상을 갖도록 형성되어 있는 것이 아니라, 각자 사이에는 패터닝상 분단되도록 형성되어 있다. 즉, 도 6 중 가장 좌측에 위치하는 데이터선(6a)에 착안하면, 그 바로 우측에 대략 사변형 형상을 갖는 쉴드층용 중계층(6a1), 또한 그 오른쪽에 쉴드층용 중계층(6a1)보다도 약간 큰 면적을 갖는 대략 사변형 형상을 갖는 제 2 중계 전극(6a2)이 형성되어 있다. 쉴드층용 중계층(6a1) 및 제 2 중계 전극(6a2)은 데이터선(6a)과 동일 공정에서, 하층부터 순서대로, 알루미늄으로 이루어지는 층, 질화 티타늄으로 이루어지는 층, 플라즈마 질화막으로 이루어지는 층의 3층 구조를 갖는 막으로서 형성되어 있다.
그리고, 플라즈마 질화막은 그 하층의 알루미늄층과 질화 티타늄층을 피복하도록 조금 큰 크기로 패터닝되어 있다. 질화 티타늄층은 쉴드층용 중계층(6a1), 제 2 중계 전극(6a2)에 대해 형성하는 콘택트 홀(803, 804)의 에칭의 돌출 방지를 위한 배리어 금속으로서 기능한다.
또한, 쉴드층용 중계층(6a1) 및 제 2 중계 전극(6a2) 상에, 수분의 침입을 멈추게 하는 작용에 비교적 우수한 플라즈마 질화막이 형성됨으로써, TFT(30)의 내습성 향상을 도모할 수 있어, 그 수명 장기화를 실현할 수 있다. 또한, 플라즈마 질화막으로는, 플라즈마 질화 실리콘막이 바람직하다.
축적 용량(70)의 위, 또한, 데이터선(6a)의 아래에는, 예컨대, NSG, PSG, BSG, BPSG 등의 실리케이트 유리막, 질화 실리콘막이나 산화 실리콘막 등, 또는 바람직하게는 TEOS 가스를 이용한 플라즈마 CVD법에 의해 형성된 제 2 층간 절연막(42)이 형성되어 있다. 이 제 2 층간 절연막(42)에는, TFT(30)의 고농도 소스 영역(1d)과 데이터선(6a)을 전기적으로 접속하는 콘택트 홀(81)이 형성되어 있고, 또한 상기 쉴드층용 중계층(6a1)과 축적 용량(70)의 상부 전극인 용량전극(300)을 전기적으로 접속하는 콘택트 홀(801)이 형성되어 있다. 또한, 제 2 층간 절연막(42)에는, 제 2 중계 전극(6a2)과 중계 전극(719)을 전기적으로 접속하기 위한 콘택트 홀(882)이 형성되어 있다.
제 5 층에는, 쉴드층(400)이 형성되어 있다. 이 쉴드층(400)은 평면적으로보면, 도 6 및 도 7에 나타내는 바와 같이, 도면 중 X방향 및 Y방향 각각으로 연장하도록, 격자 형상으로 형성되어 있다. 해당 쉴드층(400) 중, 도면 중 Y방향으로 연장하는 부분에 대해서는, 특히, 데이터선(6a)을 피복하도록, 또한, 해당 데이터선(6a)보다도 폭이 넓게 형성되어 있다. 또한, 도면 중 X방향으로 연장하는 부분에 대해서는, 후술하는 제 3 중계 전극(402)을 형성하는 영역을 확보하기 위해, 각 화소 전극(9a)의 한 변의 중앙 부근에 절결부를 갖고 있다.
또한, 도 6 또는 도 7 중, XY방향 각각으로 연장하는 쉴드층(400)의 교차 부분의 모서리부에서는, 해당 모서리부를 매립하도록 하여, 대략 삼각형 형상의 부분이 마련된다. 쉴드층(400)에, 이 대략 삼각형 형상의 부분이 마련됨으로써, TFT(30)의 반도체층(1a)에 대한 광의 차폐를 효과적으로 실행할 수 있다. 즉, 반도체층(1a)에 대하여, 위쪽으로 기울어져 진입하고자 하는 광은 이 삼각형 형상의 부분에서 반사 또는 흡수되는 것으로 되어 반도체층(1a)에는 이르지 않는 것으로 된다. 따라서, 광 리크 전류의 발생을 억제하여, 플리커 등이 없는 고품질의 화상을 표시할 수 있게 된다.
이 쉴드층(400)은 화소 전극(9a)이 배치된 화상 표시 영역(10a)으로부터 그 주위로 연장해서 마련되고, 정전위원과 전기적으로 접속됨으로써, 고정 전위로 되어 있다. 또, 정전위원에서는, 후술하는 데이터선 구동 회로(101)에 공급되는 정전원이나 부전원의 정전위원이어도 좋고, 대향 기판(20)의 대향 전극(21)에 공급되는 정전위원이어도 관계없다.
이와 같이, 데이터선(6a) 전체를 피복하도록 형성되어 있고(도 7참조), 또한 고정 전위로 된 쉴드층(400)의 존재에 따르면, 해당 데이터선(6a) 및 화소 전극(9a) 사이에 발생하는 용량 커플링의 영향을 배제할 수 있게 된다. 즉, 데이터선(6a)으로의 통전에 따라, 화소 전극(9a)의 전위가 변동한다고 하는 사태를 미연에 회피할 수 있게 되어, 화상 상에 해당 데이터선(6a)에 따른 표시 불균일 등을 발생시킬 가능성을 감소시킬 수 있다. 쉴드층(400)은 격자 형상으로 형성되어 있기 때문에, 주사선(11a)이 연장하는 부분에 대해서도 불필요한 용량 커플링이 발생하지 않도록, 이것을 억제할 수 있게 된다.
또한, 제 4 층에는, 이러한 쉴드층(400)과 동일막으로서, 중계층으로서의 제 3 중계 전극(402)이 형성되어 있다. 이 제 3 중계 전극(402)은 후술하는 콘택트 홀(89)을 거쳐, 제 2 중계 전극(6a2) 및 화소 전극(9a) 사이의 전기적 접속을 중계하는 기능을 갖는다. 또, 이들 쉴드층(400) 및 제 3 중계 전극(402) 사이에는, 평면 형상적으로 연속해서 형성되어 있는 것은 아니고, 양자 사이는 패터닝 상 분단되도록 형성되어 있다.
한편, 상술한 쉴드층(400) 및 제 3 중계 전극(402)은 하층에 알루미늄으로 이루어지는 층, 상층에 질화 티타늄으로 이루어지는 층의 2층 구조를 갖고 있다. 또한, 제 3 중계 전극(402)에서, 하층의 알루미늄으로 이루어지는 층은 제 2 중계전극(6a2)과 접속되고, 상층의 질화 티타늄으로 이루어지는 층은 ITO 등으로 이루어지는 화소 전극(9a)과 접속되게 되어 있다. 알루미늄과 ITO를 직접 접속한 경우에는, 양자 사이에 전식이 발생하여, 알루미늄의 단선, 또는 알루미나의 형성에 의한 절연 등의 때문에, 바람직한 전기적 접속이 실현되지 않는다. 이에 대하여, 본 실시예에 있어서는, 질화 티타늄과 ITO를 접속하고 있기 때문에, 콘택트 저항이 낮고 양호한 접속성를 얻을 수 있다.
이와 같이, 제 3 중계 전극(402)과 화소 전극(9a)의 전기적 접속을 양호하게 실현할 수 있으므로, 해당 화소 전극(9a)에 대한 전압 인가, 또는 해당 화소 전극(9a)에서의 전위 유지 특성을 양호하게 유지할 수 있게 된다.
더욱이, 쉴드층(400) 및 제 3 중계 전극(402)은 광 반사 성능에 비교적 우수한 알루미늄을 포함하고, 또한, 광 흡수 성능에 비교적 우수한 질화 티타늄을 포함하기 때문에, 차광층으로서 기능할 수 있다. 즉, 이에 따르면, TFT(30)의 반도체층(1a)에 대한 입사광(도 5참조)의 진행을, 그 위쪽에서 차단하는 것이 가능하다. 또, 이러한 차광 기능은 상술한 용량 전극(300) 및 데이터선(6a)에 대해서도 마찬가지라 할 수 있다. 이들 쉴드층(400), 제 3 중계 전극(402), 용량 전극(300) 및 데이터선(6a)이 TFT 기판(10) 상에 구축되는 적층 구조의 일부를 이루면서, TFT(30)에 대한 상측으로부터의 광 입사를 차단하는 상측 차광막으로서 기능한다.
데이터선(6a)의 위, 또한, 쉴드층(400)의 아래에는, NSG, PSG, BSG, BPSG 등의 실리케이트 유리막, 질화 실리콘막이나 산화 실리콘막 등, 또는 바람직하게는, TEOS 가스를 이용한 플라즈마 CVD법으로 형성된 제 3 층간 절연막(43)이 형성되어있다. 이 제 3 층간 절연막(43)에는, 쉴드층(400)과 쉴드층용 중계층(6a1)을 전기적으로 접속하기 위한 콘택트 홀(803) 및 제 3 중계 전극(402)과 제 2 중계 전극(6a2)을 전기적으로 접속하기 위한 콘택트 홀(804)이 각각 형성되어 있다.
또, 제 2 층간 절연막(42)에 대해서는, 제 1 층간 절연막(41)에 대해서 상술한 소성을 행하지 않음으로써, 용량 전극(300)의 계면 부근에 발생하는 스트레스의 완화를 도모하도록 하여도 좋다.
제 6 층에는, 상술한 바와 같이, 화소 전극(9a)이 매트릭스 형상으로 형성되고, 해당 화소 전극(9a) 상에 배향막(16)이 형성되어 있다. 그리고, 이 화소 전극(9a) 아래에는, NSG, PSG, BSG, BPSG 등의 실리케이트 유리막, 질화 실리콘막이나 산화 실리콘막 등, 또는 바람직하게는 BPSG으로 이루어지는 제 4 층간 절연막(44)이 형성되어 있다. 이 제 4 층간 절연막(44)에는, 화소 전극(9a) 및 제 3 중계 전극(402) 사이를 전기적으로 접속하기 위한 콘택트 홀(89)이 형성되어 있다. 본 실시예에 있어서는, 제 4 층간 절연막(44)의 표면은, CMP(Chemical Mechanical Polishing) 처리 등에 의해 평탄화되어 있고, 그 아래쪽에 존재하는 각종 배선이나 소자 등에 의한 단차에 기인하는 액정층(50)의 배향 불량을 감소시킨다.
또한, 축적 용량(70)은 아래부터 순서대로 화소 전위측 용량 전극, 유전체막 및 고정 전위측 용량 전극이라는 3층 구조를 구성했었지만, 이것과는 역의 구조를 구성하도록 하여도 좋다.
또한, 도 2 및 도 3에 나타내는 바와 같이, 대향 기판(20)에는 표시 영역을구획하는 프레임로서의 차광막(53)이 마련된다. 대향 기판(20)의 전면에는, ITO 등의 투명 도전성막이 대향 전극(21)으로서 형성되고, 또한, 대향 전극(21)의 전면에는 폴리이미드계의 배향막(22)이 형성된다. 배향막(22)은 액정 분자에 소정의 프리틸트각을 부여하도록, 소정 방향으로 러빙 처리되어 있다.
차광막(53)의 외측 영역에는 액정을 봉입하는 밀봉재(52)가 TFT 기판(10)과 대향 기판(20) 사이에 형성되어 있다. 밀봉재(52)는 대향 기판(20)의 윤곽 형상에 대략 일치하도록 배치되어, TFT 기판(10)과 대향 기판(20)을 서로 고착한다.
밀봉재(52)는 TFT 기판(10)의 한 변의 일부에서 누락되어 있고, 접합된 TFT 기판(10) 및 대향 기판(20) 상호의 간격에는, 액정(50)을 주입하기 위한 액정 주입구(108)가 형성된다. 액정 주입구(108)로부터 액정이 주입된 후, 액정 주입구(108)를 봉지재(109)로 밀봉하게 되어 있다.
밀봉재(52)의 외측 영역에는, 데이터선(6a)에 화상 신호를 소정 타이밍에서 공급함으로써 해당 데이터선(6a)을 구동하는 데이터선 구동 회로(101) 및 외부 회로와의 접속을 위한 외부 접속 단자(102)가 TFT 기판(10)의 한 변을 따라 마련된다. 이 한 변에 인접하는 두 변을 따라, 주사선(11a) 및 게이트 전극(3a)에 주사 신호를 소정의 타이밍에서 공급함으로써 게이트 전극(3a)을 구동하는 주사선 구동 회로(104)가 마련된다. 주사선 구동 회로(104)는 밀봉재(52) 내측의 차광막(53)에 대향하는 위치에서 TFT 기판(10) 상에 형성된다. 또한, TFT 기판(10) 상에는, 데이터선 구동 회로(101), 주사선 구동 회로(104), 외부 접속 단자(102) 및 상하 도통 단자(107)를 접속하는 배선(105)이 차광막(53)의 세 변에 대향하여 마련된다.
상하 도통 단자(107)는 밀봉재(52)의 코너부 네 곳의 TFT 기판(10) 상에 형성된다. 그리고, TFT 기판(10)과 대향 기판(20) 상호간에는, 하단이 상하 도통 단자(107)에 접촉하고, 상단이 대향 전극(21)에 접촉하는 상하 도통재(106)가 마련되어 있고, 상하 도통재(106)에 의해, TFT 기판(10)과 대향 기판(20) 사이에서 전기적인 도통이 취해지고 있다.
각 구성 요소의 입체적-평면적인 레이아웃에 대해서도, 본 발명은 상기 실시예와 같은 형태로 한정되는 것이 아니라, 다른 여러 가지의 형태가 생각될 수 있다.
도 1은 좌측에 화소 영역의 복수 성막층의 성막 패턴의 일부를 나타내고, 우측에 검사 소자 형성 영역의 성막 패턴의 일부를 나타내고 있다. 도 1에서는 설명을 간략화하기 위해, 화소 영역에서의 성막층 및 검사 소자 형성 영역에서의 성막층을 도 5의 구조와는 무관하게 기재하고 있지만, 도 5에 대응시킨 경우에도 검사 소자 형성 영역을 구성할 수 있는 것은 명백하다. 도 1에서, 특성을 취득하고자 하는 화소 영역 내의 성막 패턴 P5가 최상층의 성막층인 것으로 한다. 이 성막 패턴 P5에 대응시켜 검사 소자 형성 영역 내에 검사 소자 패턴 T5를 형성한다. 그리고, 검사 소자 패턴 T5의 양단에서, 측정을 위한 한 쌍의 PAD(111, 112)를 형성하고 있다. 본 실시예에 있어서는, 한 쌍의 PAD(111, 112)는 그 하층에 화소 영역 내의 성막 패턴 P2, P4와 동일막으로 더미 패턴 D2, D4를 형성하게 되어 있다. 또, PAD의 아래에 형성하는 성막 패턴으로는, PAD의 수직 위치를 규정할 수 있으면 좋고, 패턴 형상 그 자체에 대해서는 임의여도 좋다.
그리고, PAD(111, 112)를 형성하는 성막층 상에 형성되는 층간 절연막(113)은 PAD(111, 112) 부분에서 제거되어 개공부(114, 115)가 형성되어 있다. 이 개공부(114, 115)를 거쳐 한 쌍의 PAD(111, 112)에 도시하지 않는 측정기의 핀을 접속함으로써, 검사 소자 패턴 T5의 특성을 측정하고, 화소 영역 내의 성막 패턴 P5 또는 소자의 특성을 추정할 수 있다.
(제조 프로세스)
다음에, 본 실시예에 따른 액정 장치의 제조 방법을 도 1 및 도 8 내지 도 10을 참조하여 설명한다. 도 1은 화소 영역 이외의 위치에 형성되는 검사 소자 형성 영역의 단면 구조를 나타내고, 도 8 및 도 9는 화소 영역에서의 제조 공정을 공정 순서대로 나타내며, 도 10은 제조 방법을 나타내는 흐름도이다. 또, 각 소자의 특성을 검출하기 위한 검사 소자 패턴은 서로 다른 수평 위치에 형성된다.
도 1의 각 성막층과 도 5는 무관하지만, 설명의 편의상, 도 1의 성막층 P1 내지 P5는 각각 도 5의 제 1 층 내지 제 5 성막층에 대응하는 것으로 하여 설명한다. 즉, 도 1의 P1∼P5, D1∼D4, T5의 첨자는 도 5의 각 성막층에 대응하고 있다. 도 1의 A영역에서는, 하층부터 순서대로 제 2 층, 제 4 층 및 제 5 층에서 각각 성막 패턴 P2, P4, P5가 형성되어 있고, 도 1의 B영역에서는, 하층부터 순서대로 제 1 층 내지 제 4 층이 형성되어 있는 것으로 한다. 또한, 이 경우에는, 제 5 층의 성막층인 쉴드층(400)의 시트 저항을 측정하는 것으로 하여, PAD(111, 112)를 쉴드층(400)에 대응한 검사 소자 패턴 T5의 양단 위치에 형성한다.
우선, 도 8의 공정(a)에 나타내는 바와 같이, 석영 기판, 유리, 실리콘 기판 등의 TFT 기판(10)을 준비한다(도 10의 단계 S1). 여기서, 바람직하게는 N(질소) 등의 불활성 가스 분위기에서 약 900∼1300℃에서의 고온으로 어닐링 처리하여, 후에 실시되는 고온 프로세스에서 TFT 기판(10)에 발생하는 왜곡이 적어지도록 전 처리해 둔다.
다음에, 이와 같이 처리된 TFT 기판(10)의 전면에, Ti, Cr, W, Ta, Mo 등의 금속이나 금속실리사이드 등의 금속 합금막을 스퍼터링에 의해, 100∼500㎚ 정도의 막 두께, 바람직하게는 200㎚의 막 두께로 퇴적시킨다. 이하, 이러한 패터닝 전의 막을 전구막이라고 한다. 그리고, 금속 합금막의 전구막을 포토리소그래피 및 에칭에 의해 패터닝하여, 평면 형상이 스트라이프 형상의 주사선(11a)을 형성한다(단계 S2).
다음에, 주사선(11a) 상에, 예컨대, 상압 또는 감압 CVD법 등에 의해 TEOS(tetra·ethyl·ortho·silicate) 가스, TEB(tetra·ethyl·borate) 가스, TMOP(tetra·methyl·oxy·phosrate) 가스 등을 이용하여, NSG(Non-Silicate Glass), PSG(Phosphorus Silicate Glass), BSG(Boron Silicate Glass), BPSG(Boron Phosphorus silicate glass) 등의 실리케이트 유리막, 질화 실리콘막이나 산화 실리콘막 등으로 이루어지는 하지 절연막(12)을 형성한다(단계 S3). 이 하지 절연막(12)의 막 두께는, 예컨대, 약 500∼2000㎚ 정도로 한다.
다음 단계 S4에서는, 제 2 층의 반도체층(1a)이 형성된다. 반도체층(1a)의 전구막은 하지 절연막(12) 상에, 약 450∼550℃, 바람직하게는 약 500℃의 비교적저온 환경 하에서, 유량 약 400∼600cc/min의 모노실란 가스(monosilane gas), 디실란 가스(disilane gas) 등을 이용한 감압 CVD(예컨대, 압력 약 20∼40Pa의 CVD)에 의해 형성되는 아몰퍼스 실리콘막이다. 다음에, 질소 분위기 중에서, 약 600∼700℃에서 약 1∼10시간, 바람직하게는 4∼6시간의 열처리를 행함으로써, p-Si(폴리실리콘)막을 약 50∼200㎚의 두께, 바람직하게는 약 100㎚의 두께로 될 때까지 고상 성장시킨다. 고상 성장시키는 방법으로는, RTA를 사용한 어닐링 처리라도 좋고, 엑시머 레이저 등을 이용한 레이저 어닐링이어도 좋다. 이 때, 화소 스위칭용 TFT(30)를, n채널형으로 할지 p채널형으로 할지에 따라, V족 원소나 Ⅲ족 원소의 도펀트를 약간의 이온 주입 등에 의해 도핑하여도 좋다. 그리고, 포토리소그래피 및 에칭에 의해, 소정 패턴을 갖는 반도체층(1a)을 형성한다.
본 실시예에 있어서는, 이 제 2 층의 성막 패턴 P2의 형성 시에, 제 2 층의 성막 재료에 의해, 검사 소자 형성 영역에 더미 패턴 D2를 형성한다. 더미 패턴 D2는 검사 소자 패턴 양단의 PAD(111, 112)에 대응한 부분의 제 2 층의 형성 시에 형성한다.
다음에, 단계 S5에서는, 도 8의 공정(b)에 나타내는 바와 같이, TFT(30)를 구성하는 반도체층(1a)을 약 900∼1300℃의 온도, 바람직하게는 약 1000℃의 온도에 의해 열산화하여 하층 게이트 절연막을 형성하고, 경우에 따라, 이것에 계속하여 감압 CVD법 등에 의해 상층 게이트 절연막을 형성함으로써, 1층 또는 다층의 고온산화 실리콘막(HTO 막)이나 질화 실리콘막으로 이루어지는(게이트 절연막을 포함함) 절연막(2)을 형성한다. 이 결과, 반도체층(1a)은 약 30∼150㎚의 두께, 바람직하게는 약 35∼50㎚의 두께로 되고, 절연막(2)의 두께는 약 20∼150㎚의 두께, 바람직하게는 약 30∼100㎚의 두께로 된다.
다음에, 화소 스위칭용 TFT(30)의 임계 전압 Vth를 제어하기 위해, 반도체층(1a) 중 n채널 영역 또는 p채널 영역에, 붕소 등의 도펀트를 미리 설정된 소정량만큼 이온 주입 등에 의해 도핑한다.
다음에, 하지 절연막(12)에 대하여, 주사선(11a)으로 통하는 홈(12cv)을 형성한다. 이 홈(12cv)은 반응성 이온 에칭, 반응성 이온 빔 에칭 등의 드라이 에칭에 의해 형성한다.
다음에, 도 8의 공정(c)에 나타내는 바와 같이, 감압 CVD법 등에 의해 폴리실리콘막을 퇴적하고, 또한 인 P를 열확산하여, 이 폴리실리콘막을 도전화한다. 이 열확산 대신, P 이온을 폴리실리콘막의 성막과 함께 도입한 도핑 실리콘막을 이용하여도 좋다. 이 폴리실리콘막의 막 두께는 약 100∼500㎚의 두께, 바람직하게는 약 350㎚ 정도이다. 그리고, 포토리소그래피 및 에칭에 의해, TFT(30)의 게이트 전극부를 포함해서 소정 패턴의 게이트 전극(3a)을 형성한다(단계 S6). 이 게이트 전극(3a) 형성 시에, 이것에 연장되어 마련되는 측벽부(3b)도 또한 동시에 형성된다. 이 측벽부(3b)는 전술한 폴리실리콘막의 퇴적이 홈(12cv)의 내부에 대해서도 행해짐으로써 형성된다. 이 때, 해당 홈(12cv)의 바닥이 주사선(11a)에 접하고 있는 것에 의해, 측벽부(3b) 및 주사선(11a)은 전기적으로 접속되게 된다. 또한, 이 게이트 전극(3a)의 패터닝 시, 이와 동시에, 중계 전극(719)도 또한 형성된다. 이 패터닝에 의해, 중계 전극(719)은 도 6에 나타내는 바와 같은 평면 형상을갖도록 성형된다.
다음에, 상기 반도체층(1a)에 대하여, 저농도 소스 영역(1b), 저농도 드레인 영역(1c), 고농도 소스 영역(1d) 및 고농도 드레인 영역(1e)을 형성한다.
여기서는, TFT(30)을 LDD 구조를 갖는 n채널형 TFT로 하는 경우를 설명하면, 구체적으로 우선, 저농도 소스 영역(1b) 및 저농도 드레인 영역(1c)을 형성하기 위해, 게이트 전극(3a)을 마스크로 해서, P 등의 V족 원소의 도펀트를 저농도로(예컨대, P 이온을 1∼3×1013㎠의 도우즈량으로써) 도핑한다. 이에 따라, 게이트 전극(3a) 아래의 반도체층(1a)은 채널 영역(1a')으로 된다. 이 때, 게이트 전극(3a)이 마스크의 역할을 다함으로써, 저농도 소스 영역(1b) 및 저농도 드레인 영역(1c)은 자기 정합적으로 형성되게 된다. 다음에, 고농도 소스 영역(1d) 및 고농도 드레인 영역(1e)을 형성하기 위해, 게이트 전극(3a)보다도 폭이 넓은 평면 패턴을 갖는 레지스트층을 게이트 전극(3a) 상에 형성한다. 그 후, P 등의 V족 원소의 도펀트를 고농도로(예컨대, P 이온을 1∼3×1015/㎠의 도우즈량으로써) 도핑한다.
또, 이와 같이 저농도와 고농도의 2단계로 나눠, 도핑을 하지 않아도 좋다. 예컨대, 저농도의 도핑을 행하지 않고서, 오프셋 구조의 TFT로 하여도 좋고, 게이트 전극(3a)(게이트 전극)을 마스크로 해서, P 이온·B 이온 등을 이용한 이온 주입 기술에 의해 셀프얼라인형 TFT로 하여도 좋다. 이 불순물의 도핑에 의해, 게이트 전극(3a)은 더욱 저저항화된다.
본 실시예에 있어서는, 제 2 층의 형성 공정에서, 제 2 층의 성막 재료를 이용해서 검사 소자 형성 영역에 소정의 더미 패턴 D2를 형성한다. 이 더미 패턴 D2 는 형성하고자 하는 검사 소자 패턴의 PAD(111, 112) 위치의 아래쪽에 형성한다. 더미 패턴 D2는 PAD(111, 112)의 수직 위치를 제어하는 것으로, 도 1에 나타내는 바와 같이, 두 개의 패턴으로 나눠 형성하여도 좋고, 연속한 하나의 패턴으로 형성하여도 좋다.
다음에, 도 8의 공정(d)에 나타내는 바와 같이, 게이트 전극(3a) 상에, 예컨대, TEOS 가스, TEB 가스, TMOP 가스 등을 이용한 상압 또는 감압 CVD법 등에 의해, NSG, PSG, BSG, BPSG 등의 실리케이트 유리막, 질화 실리콘막이나 산화 실리콘막으로 이루어지는 제 1 층간 절연막(41)을 형성한다(단계 S7). 이 제 1 층간 절연막(41)의 막 두께는, 예컨대, 약 500∼2000㎚ 정도로 한다. 여기서 바람직하게는 800℃ 정도의 고온으로 어닐링 처리하여, 제 1 층간 절연막(41)의 막질을 향상시켜 둔다.
다음에, 단계 S8에서, 제 1 층간 절연막(41)에 대한 반응성 이온 에칭, 반응성 이온 빔 에칭 등의 건식 에칭에 의해, 콘택트 홀(83) 및 콘택트 홀(881)을 형성한다. 이 때, 전자는 반도체층(1a)의 고농도 드레인 영역(1e)에 통하도록, 후자는 중계 전극(719)에 통하도록 각각 형성된다.
다음에, 단계 S9에서는, 도 8의 공정(e)에 나타내는 바와 같이, 제 1 층간 절연막(41) 상에, 도전성 폴리실리콘막, 또는 Pt 등의 금속막을, 감압 CVD나 스퍼터링에 의해, 100∼500㎚ 정도의 막 두께로 성막하고, 소정 패턴을 갖는 하부전극(71)의 전구막을 형성한다. 이 경우의 금속막의 성막은 콘택트 홀(83) 및 콘택트 홀(881)의 양자가 매립되도록 행해지고, 이에 따라, 고농도 드레인 영역(1e) 및 중계 전극(719)과 하부 전극(71)의 전기적 접속이 도모된다.
이어서, 하부 전극(71) 상에, 유전체막(75)의 전구막을 형성한다. 이 유전체막(75)은 절연막(2)의 경우와 마찬가지로, 일반적으로 TFT 게이트 절연막을 형성하는데 이용되는 각종 공지 기술에 의해 형성할 수 있다. 산화 실리콘막(75a)은 전술한 열산화 또는 CVD법 등에 의해 형성되고, 그 후에, 질화 실리콘막(75b)이 감압 CVD법 등에 의해 형성된다. 이 유전체막(75)은 얇게 할수록, 축적 용량(70)은 커지므로, 결국, 막 파손 등의 결함이 발생하지 없는 것을 조건으로, 막 두께 50㎚ 이하의 극히 얇은 절연막이 되도록 형성하면 유리하다. 다음에, 유전체막(75) 상에, 도전성 폴리실리콘막, 또는 AL(알루미늄) 등의 금속막을 감압 CVD 또는 스퍼터링에 의해, 약 100∼500㎚ 정도의 막 두께로 성막하여, 용량 전극(300)의 전구막을 형성한다.
다음에, 도 9의 공정(f)에서, 하부 전극(71), 유전체막(75) 및 용량 전극(300)의 전구막을 일거에 패터닝하여, 하부 전극(71), 유전체막(75) 및 용량 전극(300)을 형성해서, 축적 용량(70)을 완성시킨다.
다음에, 도 9의 공정(g)에 나타내는 바와 같이, 예컨대, TEOS 가스 등을 이용한 상압 또는 감압 CVD법에 의해, 바람직하게는 LPCVD법에 의해, NSG, PSG, BSG, BPSG 등의 실리케이트 유리막, 질화 실리콘막이나 산화 실리콘막 등으로 이루어지는 제 2 층간 절연막(42)을 형성한다(단계 S10). 용량 전극(300)에 알루미늄을 이용한 경우에는, 플라즈마 CVD법으로 저온 성막해야 한다. 이 제 2 층간 절연막(42)의 막 두께는, 예컨대, 약 500∼1500㎚ 정도로 한다. 또, 이 제 2 층간 절연막(42)을 포함하여 각 층간 절연막은 검사 소자 형성 영역에도 퇴적된다.
다음에, 단계 S11에서, 제 2 층간 절연막(42)에 대한 반응성 이온 에칭, 반응성 이온 빔 에칭 등의 건식 에칭에 의해, 콘택트 홀(81, 801, 882)을 형성한다. 이 때, 콘택트 홀(81)은 반도체층(1a)의 고농도 소스 영역(1d)에 통하도록, 콘택트 홀(801)은 용량 전극(300)에 통하도록, 또한, 콘택트 홀(882)은 중계 전극(719)에 통하도록 각각 형성된다.
다음에, 단계 S12에서, 도 9의 공정(h)에 나타내는 바와 같이, 제 2 층간 절연막(42) 상의 전면에, 스퍼터링 등에 의해, 제 4 층을 구성하는 차광성 알루미늄 등의 저저항 금속이나 금속실리사이드 등을 금속막으로서, 약 100∼500㎚ 정도의 두께, 바람직하게는 약 300㎚로 퇴적한다. 그리고, 포토리소그래피 및 에칭에 의해, 소정 패턴을 갖는 데이터선(6a)을 형성한다. 이 때, 당해 패터닝 시에는, 쉴드층용 중계층(6a1) 및 제 2 중계층(6a2)도 또한 동시에 형성된다. 쉴드층용 중계층(6a1)은 콘택트 홀(801)을 피복하도록 형성되고, 또한 제 2 중계층(6a2)은 콘택트 홀(882)을 피복하도록 형성되게 된다.
다음에, 이들 상층의 전면에 플라즈마 CVD법 등에 의해 질화 티타늄으로 이루어지는 막을 형성한 후, 이것이 데이터선(6a) 상에만 잔존하도록, 패터닝 처리를 실시한다(도 9의 공정(h)에서의 참조 부호 41TN 참조). 단, 해당 질화 티타늄으로 이루어지는 층을 쉴드층용 중계층(6a1) 및 제 2 중계층(6a2) 상에도 잔존하도록 형성하여도 좋고, 경우에 따라서는 TFT 기판(10)의 전면에 대해서 잔존하도록 형성하여도 좋다. 또한, 알루미늄의 성막 시에 함께 성막하여, 일괄해서 에칭하여도 좋다.
이 제 4 층의 데이터선(6a)의 형성 공정에서, 데이터선(6a)과 동일 재료를 검사 소자 형성 영역에도 패터닝함으로써, 더미 패턴 D2 상에 더미 패턴 D4를 형성한다. 이 더미 패턴 D4는 데이터선(6a)과 동일 재료의 최하층 알루미늄, 중층의 질화 티타늄 및 최상층의 질화 실리콘으로 구성되어 있고, 데이터선(6a)과 동일한 막 두께를 갖는다. 또, 더미 패턴 D4에서도, 더미 패턴 D2 상에 두 개의 패턴으로 나눠 형성하여도 좋고, 하나의 패턴으로 형성하여도 좋다.
다음에, 도 9의 공정(i)에 나타내는 바와 같이, 데이터선(6a) 등의 위를 피복하도록, 예컨대, TEOS 가스 등을 이용한 상압 또는 감압 CVD법에 의해, 바람직하게는 저온 성막할 수 있는 플라즈마 CVD법에 의해, NSG, PSG, BSG, BPSG 등의 실리케이트 유리막, 질화 실리콘막이나 산화 실리콘막 등으로 이루어지는 제 3 층간 절연막(43)을 형성한다(단계 S13). 이 제 3 층간 절연막(43)의 막 두께는, 예컨대, 약 500∼3500㎚ 정도로 한다.
다음에, 단계 S14에서, 제 3 층간 절연막(43)에 대한 반응성 이온 에칭, 반응성 이온 빔 에칭 등의 건식 에칭에 의해, 콘택트 홀(803, 804)을 형성한다. 이 때, 콘택트 홀(803)은 상기한 쉴드층용 중계층(6a1)에 통하도록, 또한, 콘택트 홀(804)은 제 2 중계층(6a2)에 통하도록 각각 형성되게 된다.
다음에, 단계 S15에서, 제 3 층간 절연막(43)의 위에는, 스퍼터링법 또는 플라즈마 CVD법 등에 의해, 제 5 층의 쉴드층(400)을 형성한다.
여기서 우선, 제 3 층간 절연막(43)의 바로 위에는, 예컨대, 알루미늄 등의 저저항 재료로 하층막을 형성하고, 이어서, 이 하층막 상에, 예컨대, 질화 티타늄 등 기타 후술하는 화소 전극(9a)을 구성하는 ITO와 전식을 발생시키지 않는 재료로 상층막을 형성하고, 최후에, 하층막 및 상층막을 함께 패터닝하는 것으로, 2층 구조를 갖는 쉴드층(400)이 형성된다. 또, 이 때, 쉴드층(400)과 함께, 제 3 중계 전극(402)도 또한 형성된다.
본 실시예에 있어서는, 검사 소자 형성 영역에서는, 제 5 층의 쉴드층(400)과 동일 재료를 이용하여, 쉴드층(400)의, 예컨대, 시트 저항을 구하기 위한 소정의 검사 소자 패턴 T5가 형성된다. 쉴드층(400)은 하층이 알루미늄으로 위쪽에 질화 티타늄이 형성되어 있고, 검사 소자 패턴 T5도 이들 배선 재료로 형성된다. 그리고, 이 경우에는, 검사 소자 패턴 T5 양단의 PAD(111, 112)가 형성되는 부분의 수직 위치(장치 표면으로부터의 깊이)는 더미 패턴 D2, D4 및 각 층간 절연막의 막 두께에 의해 규정되어 서로 일치하고 있고, 또한, 화소 영역의 쉴드층(400)의 수직 위치에도 일치하고 있다.
다음에, 예컨대, TEOS 가스 등을 이용한 상압 또는 감압 CVD법에 의해, NSG, PSG, BSG, BPSG 등의 실리케이트 유리막, 질화 실리콘막이나 산화 실리콘막 등으로 이루어지는 제 4 층간 절연막(44)을 형성한다(단계 S16). 이 제 4 층간 절연막(44)의 막 두께는, 예컨대, 약 500∼1500㎚ 정도로 한다.
다음에, 단계 S17에서, 도 5에 나타내는 바와 같이, 제 4 층간 절연막(44)을예컨대, CMP을 이용하여 평탄화한다. 다음에, 제 4 층간 절연막(44)에 대한 반응성 이온 에칭, 반응성 이온 빔 에칭 등의 건식 에칭에 의해, 콘택트 홀(89)을 형성한다(단계 S18). 이 때, 콘택트 홀(89)은 상기한 제 3 중계 전극(402)에 통하도록 형성되게 된다.
본 실시예에 있어서는, 단계 S16에서 형성된 검사 소자 패턴 T5 상의 층간 절연막은 양단의 PAD부(111, 112)에서, 콘택트 홀(89) 형성과 함께 제거되고, PAD(111, 112)는 각각 개공부(114, 115)를 거쳐 위쪽으로 노출되어 있다.
이 경우에는, 더미 패턴 D2, D4를 형성함으로써, PAD(111, 112)의 장치 표면으로부터의 깊이가 일치하고 있다. 따라서, 이들의 PAD(111, 112)를 노출시키기 위한 개공부(114, 115)는 동일한 에칭 처리에 의해 동시에 형성시킬 수 있다. 또한, PAD(111, 112)의 깊이와 화소 영역의 쉴드층(400)의 깊이도 일치하고 있기 때문에, PAD(111, 112) 상의 개공부(114, 115)는 단계 S18의 에칭 처리에 의해, 콘택트 홀(89)과 함께 형성시킬 수 있다.
다음에, 제 4 층간 절연막(44) 상에, 스퍼터링 처리 등에 의해, ITO 막 등의 투명 도전성막을, 약 50∼200㎚의 두께로 퇴적한다. 그리고, 포토리소그래피 및 에칭에 의해, 화소 전극(9a)을 형성한다(단계 S19).
또, 당해 전기 광학 장치를, 반사형으로 이용하는 경우에는, AL 등의 반사율이 높은 불투명한 재료에 의해 화소 전극(9a)을 형성하여도 좋다. 다음에, 화소 전극(9a) 위에, 폴리이미드계의 배향막의 도포액을 도포한 후, 소정의 프리틸트각을 갖도록, 또한 소정 방향에서 러빙 처리를 실시하는 것 등에 의해, 배향막(16)이형성된다.
한편, 대향 기판(20)에는, 유리 기판 등이 우선 준비되고, 프레임로서의 차광막(53)이, 예컨대, 금속 크롬을 스퍼터링한 후, 포토리소그래피 및 에칭을 통해 형성된다. 또, 이들의 차광막(53)은 도전성일 필요는 없고, Cr, Ni, AL 등의 금속재료 외에, 카본이나 Ti를 포토 레지스트에 분산한 수지 블랙 등의 재료로 형성하여도 좋다.
다음에, 대향 기판(20)의 전면에 스퍼터링 처리 등에 의해, ITO 등의 투명 도전성막을, 약 50∼200㎚의 두께로 퇴적함으로써, 대향 전극(21)을 형성한다. 또한, 대향 전극(21)의 전면에 폴리이미드계의 배향막의 도포액을 도포한 후, 소정의 프리틸트각을 갖도록, 또한 소정 방향에서 러빙 처리를 실시하는 것 등에 의해, 배향막(22)이 형성된다.
최후에, 도 2 및 도 3에 나타내는 바와 같이, 각 층이 형성된 TFT 기판(10)과 대향 기판(20)은, 예컨대, 대향 기판(20)의 네 변을 따라 밀봉재(52)를 형성하고, 또한, 밀봉재(52)의 네 코너에 상하 도통재(106)를 형성하여, 배향막(16, 22)이 대면하도록 밀봉재(52)에 의해 접합될 수 있다. 상하 도통재(106)는 하단에서 TFT 기판(10)의 상하 도통 단자(107)에 접촉하고, 상단에서 대향 기판(20)의 공통 전극(21)에 접촉하여, TFT 기판(10)과 대향 기판(20)의 도통이 도모된다. 그리고, 진공 흡인 등에 의해, 양 기판 사이의 공간에, 예컨대, 복수 종류의 네마틱 액정을 혼합하여 이루어지는 액정이 흡인되어, 소정 층 두께의 액정층(50)이 형성된다.
또, 밀봉재(52)는 양 기판을 접합하기 위해, 예컨대, 자외선 경화 수지, 열경화 수지 등으로 이루어져, 자외선, 가열 등에 의해 경화시켜진 것이다. 또한, 이 밀봉재(52) 중에는, 본 실시예에 있어서의 액정 장치를, 액정 장치가 프로젝터 용도와 같이 소형으로 확대 표시를 행하는 액정 장치에 적용하는 것이면, 양 기판 사이의 거리(기판간 갭)를 소정값으로 하기 위한 유리 섬유, 또는 유리 구슬 등의 갭재(스페이서)가 산포되어 있다. 또는, 당해 액정 장치를 액정 모니터나 액정 텔레비전과 같이 대형으로 등배 표시를 행하는 액정 장치에 적용하는 것이면, 이러한 갭 재료는 액정층(50) 중에 포함되어도 좋다.
또, 주사선(11a) 및 게이트 전극(3a)에 공급되는 주사 신호 지연이 문제로 되지 않으면, 주사선 구동 회로(104)는 한 쪽뿐이어도 되는 것은 말할 필요도 없다. 또한, 데이터선 구동 회로(101)를 화상 표시 영역(10a)의 변을 따라 양측에 배열하여도 좋다.
또한, TFT 기판(10) 상에는, 이들 데이터선 구동 회로(101), 주사선 구동 회로(104) 등에 부가하여, 복수의 데이터선(6a)에 화상 신호를 소정 타이밍에서 인가하는 샘플링 회로, 복수의 데이터선(6a)에 소정 전압 레벨의 프리차지 신호를 화상 신호에 선행하여 각각 공급하는 프리차지 회로, 제조 도중이나 출하 시의 당해 전기 광학 장치의 품질, 결함 등을 검사하기 위한 검사 회로 등을 형성하여도 좋다.
또한, 상술한 각 실시예에 있어서는, 데이터선 구동 회로(101) 및 주사선 구동 회로(104)를 TFT 기판(10) 상에 마련하는 대신, 예컨대, TAB(Tape Automated Bonding) 기판 상에 실장된 구동용 LSI에, TFT 기판(10)의 주변부에 마련된 이방성 도전 필름을 거쳐 전기적 및 기계적으로 접속하도록 하여도 좋다. 또한, 대향 기판(20)의 투사광이 입사하는 쪽 및 TFT 기판(10)의 출사광이 출사하는 쪽에는, 각각, 예컨대, TN(Twisted Nematic) 모드, VA(Vertically Aligned) 모드, PDLC(Polymer Dispersed Liquid Crystal) 모드 등의 동작 모드나, 노멀리 화이트 모드·노멀리 블랙 모드 별로, 편광 필름, 위상차 필름, 편광판 등이 소정 방향으로 배치된다.
이와 같이, 본 실시예에 있어서는, 검사 소자 형성 영역에 형성하는 검사 소자 패턴의 한 쌍의 PAD 형성 부분에 있어서는, 그 아래쪽에 화소 영역 부분과 동일한 성막 재료에 의해 소정 형상의 더미 패턴을 형성한다. 이에 따라, 이들 PAD의 깊이는 일치하고, 이들 PAD를 노출시키기 위한 콘택트 홀을, 1회의 에칭 공정에 의해 형성시킬 수 있다. 또한, PAD의 깊이는 화소 영역의 특성을 살리고자 한 성막층의 깊이에 일치하고 있고, 이 성막층 상의 층간 절연막에 콘택트 홀을 형성하는 에칭 공정에 의해, PAD 상의 콘택트 홀도 동시에 형성시킬 수 있다.
또, 한 쌍의 PAD에 대하여 1회의 에칭 공정에서 동시에 개공부를 형성할 수 있으면 좋고, 한쪽의 PAD가 다소 오버에칭에 의해 깎여져도 좋다. 즉, 층간 절연막과 PAD의 선택비 및 PAD의 두께 등을 고려하여, 한 쌍의 PAD의 수직 위치에 다소 차가 있더라도 좋다. 따라서, 한 쌍의 PAD의 아래쪽 층에, 반드시 동일한 성막층의 더미 패턴을 형성할 필요는 없고, 서로 다른 성막층에 의한 더미 패턴을 이들 한 쌍의 PAD의 아래쪽에 형성하여도 되는 것은 명백하다. 또한, 오버에칭의 허용범위이면, 한 쌍의 PAD 끼리의 수직 위치가 다소 다르더라도 좋다.
또한, 화소 영역에서 형성하는 어느 하나의 성막층 상의 층간 절연막에 대한에칭 공정과 동일한 에칭 공정에서, 검사 소자 형성 영역의 PAD 부분을 형성할 수 있으면 좋고, 특성을 구하고자 하는 화소 영역 내의 성막층과 PAD의 수직 위치는 반드시 일치할 필요는 없다. 오버에칭 마진량도 고려하여, 1회의 에칭으로써 PAD의 전 콘택트 홀이 동시에 형성되는 정도로 대략 일치시키고 있으면 좋다.
또한, 상기 실시예에 있어서는, 한 쌍의 PAD 끼리의 수직 위치를 일치시키는 예에 대해서 설명하고 있지만, 검사 소자는 저항 또는 2단자 소자 등과 같이 검사용 PAD가 한 쌍으로 되는 경우와, 트랜지스터 등의 검사와 같이 3단자 각각에 대응한 PAD를 준비하는 경우 등도 있고, 또한 복잡한 검사 회로 패턴의 경우에는, PAD가 3개소 이상 복수 필요한 경우도 있다. 당연한 것이지만, 본 발명의 검사 소자 형성 영역의 PAD는 한 쌍에 한정된 것이 아니라, 복수의 PAD 일련의 PAD 끼리의 수직 위치를 일치 또는 대략 일치시키는 것이 중요한 구성 요건으로 된다.
도 11은 본 발명의 실시예 2에 따른 검사 소자 부착 기판의 검사 소자 형성 영역을 나타내는 설명도이다. 도 11(a)는 단면 구조를 나타내고, 도 11(b)는 평면 구조를 나타내고 있다. 또한, 도 12는 평탄화된 복수의 성막층을 갖는 소자 기판을 이용해서 구성한 액정 장치의 화소 구조를 상세하게 나타내는 단면도이다.
실시예 1에 있어서는, 화소 영역 내의 성막층의 시트 저항을 검사하는 예에 대해 설명했다. 본 실시예는 화소 영역 내의 성막층간을 접속하는 콘택트 홀의 콘택트 저항을 검사하는 예에 대하여 설명한다.
본 실시예는 가장 상층의 층간 절연막뿐만 아니라, 그 하층의 층간 절연막에 대해서도 평탄화되어 있는 기판을 이용한 경우의 예이다. 도 12는 도 5의 액정 장치에 있어서, 제 4 층간 절연막(44)뿐만 아니라, 제 3 층간 절연막(43)에 대해서도 평탄화한 예를 나타내고 있다.
상술한 바와 같이, 층간 절연막에 대하여 CMP를 실시하지 않은 경우에는, 콘택트 저항을 측정하기 위한 콘택트 홀의 검사 소자 패턴은 검사 소자 형성 영역 내의 어느 하나의 수직 위치에 형성하여도 특별히 문제는 발생하지 않는다. 그러나, CMP에 의해 평탄화하는 경우에는, 화소 영역의 장치 표면으로부터 콘택트 홀에 의해 접속하는 배선까지의 거리와, 검사 소자 형성 영역 내의 장치 표면으로부터 콘택트 홀에 의해 접속하는 배선까지의 거리가 다른 경우가 있어, 콘택트 저항을 검사할 수 없다.
그래서, 본 실시예에 있어서는, 검사 소자의 콘택트 홀을, 장치 표면의 위치를 기준으로 해서 장치 내의 콘택트 홀과 같은 깊이로 형성함으로써, 콘택트 저항의 확실한 검사를 가능하게 하고 있다.
도 11은 검사 소자 형성 영역의 단면 구조를 나타내고 있다. 도 11에 나타내는 바와 같이, 검사 소자 형성 영역 내의 C∼E영역 중 D영역에 대해서는, 층간 절연막을 개재시키면서, 하층으로부터 제 1∼4 층의 더미 패턴 D11∼D14, 제 5 층의 배선층의 배선 패턴 T15가 적층되어 있다. 또한, 배선 패턴 T15 상에는 층간 절연막(120)이 적층 평탄화되어 있고, 이 층간 절연막(120) 상에 배선 패턴(121, 122)이 형성되어 있다. 배선 패턴(121, 122)은 평탄화되어 있는 층간 절연막(120)을 형성하여 얻어진 콘택트 홀 C16을 거쳐 전기적으로 접속되어 있다.
배선 패턴 T15는 화소 영역의 제 5 층의 배선층에 대응한 패턴이다. 화소영역의 제 5 층의 배선층의 성막 패턴 상에는, 층간 절연막(120)과 동일 두께의 층간 절연막이 적층되고, 이 층간 절연막 상에는 배선층이 형성되어 있다. 배선층과 층간 절연막은 콘택트 홀을 거쳐 전기적으로 접속되어 있고, 본 실시예에 있어서는 이 콘택트 홀의 콘택트 저항을 검사 대상으로 삼는다.
또한, 화소 영역의 제 5 층의 배선층 아래에는, 위로부터 제 4 층 내지 제 1 층의 성막층이 형성되어 있다. 본 실시예에 있어서는, 배선 패턴 T15의 하층에, 화소 영역의 제 1 내지 제 4 성막층과 동일한 성막 공정에서, 더미 패턴 D1∼D4를 형성하고 있다. 따라서, 제 5 층의 배선층 상에 형성되는 층간 절연막과 검사 소자 형성 영역의 층간 절연막(120)은 동일 두께로 되고, 콘택트 홀 C16은 검사 대상의 콘택트 홀과 대략 동일 형상, 동일 치수로 형성된다.
이에 따라, 본 실시예에 있어서는, 배선층의 배선 패턴 T15는 장치 표면으로부터의 깊이가 화소 영역의 제 5 층의 배선층과 일치한다. 이에 따라, 콘택트 홀 C16의 콘택트 저항은 화소 영역의 배선층 상의 층간 절연막에 형성한 콘택트 홀의 콘택트 저항에 일치하는 것으로 생각할 수 있다.
또한, 본 실시예에 있어서는, 화소 영역의 콘택트 홀의 깊이와 검사 소자 형성 영역의 검사 소자 패턴에 의한 콘택트 홀의 깊이를 일치시키면 좋고, 반드시, 화소 영역의 콘택트 홀의 하층에 형성된 성막층과 동일한 성막층으로 더미 패턴을 형성하지 않아도 좋으며, 더미 패턴의 두께의 합과 화소 영역의 콘택트 홀의 하층에 형성된 성막층의 두께의 합이 대략 일치하면 좋다.
도 13은 도 11의 실시예 2의 변형예를 나타내는 설명도이다.
도 13의 변형예는 도 11의 더미 패턴 D1∼D4를 각각 두 개의 더미 패턴 D1', D1"∼D4', D4"로 나눈 것이다. 더미 패턴 D1'∼D4'는 콘택트 홀 C16'의 아래쪽 배선 패턴 T15 아래에 형성되고, 더미 패턴 D1"∼D4"는 콘택트 홀 C16"의 아래쪽 배선 패턴 T15 아래에 형성된다. 다른 구성은 도 11과 마찬가지이다. 이 경우에도, 콘택트 홀의 수직 위치를 화소 영역의 대응하는 콘택트 홀의 수직 위치에 일치시킬 수 있다.
이 변형예에 있어서는, 더미 패턴을 콘택트 홀의 아래쪽에만 작게 형성함으로써, 응력이 비교적 큰 성막 재료를 사용한 경우에도, 크랙 등이 발생하는 것을 방지할 수 있다.
다른 구성 및 작용은 도 11의 실시예 2와 마찬가지이다.
도 14는 본 발명의 실시예 3에 따른 검사 소자 부착 기판의 검사 소자 형성 영역을 나타내는 설명도이다. 도 14(a)는 단면 구조를 나타내고, 도 14(b)는 평면 구조를 나타내고 있다.
실시예 2에 있어서는, 화소 영역 내의 성막층 사이를 접속하는 콘택트 홀의 콘택트 저항을 검사하는 예에 대해 설명했다. 본 실시예에 있어서는, 배선층의 시트 저항을 검사하는 경우에, 이 배선층이 비교적 하층에 위치하고, 콘택트 홀(중계 콘택트 홀)을 이용해서 상층의 레이아웃 배선에 접속하고, 이 레이아웃 배선으로부터 또한 중계 콘택트 홀을 거쳐 배선층에 접속하는 경우의 예이다. 본 실시예에 있어서도, 콘택트 홀을 이용함으로써, 실시예 2와 마찬가지로, 검사 소자 패턴의 위치 및 레이아웃 배선의 위치를 화소 영역이 대응하는 배선층의 수직 위치에 일치시키게 되어 있다.
도 14는 검사 소자 형성 영역의 단면 구조를 나타내고 있다. 도 14에 나타내는 바와 같이, 시트 저항을 측정하는 검사 소자 패턴 T22의 하층에는, 더미 패턴 D21이 형성되어 있다. 검사 대상인 화소 영역의 배선층 아래쪽에도 더미 패턴 D21의 형성 공정과 동일한 공정에서, 소정의 성막 패턴의 성막층이 형성되어 있다. 즉, 더미 패턴 D21을 검사 소자 패턴 T22의 하층에 배치하는 것으로, 검사 소자 패턴 T22를 상층의 패턴에 접속하는 콘택트 홀 C26의 콘택트 저항을 화소 영역의 콘택트 홀의 콘택트 저항에 일치시킬 수 있다.
검사 소자 패턴 T22의 양단은 한 쌍의 콘택트 홀 C25를 거쳐 상층의 레이아웃 배선(131, 132)에 접속된다. 레이아웃 배선(131, 132)의 수직 위치를 화소 영역이 대응하는 배선층에 일치시키기 위해, 본 실시예에 있어서는, 검사 소자 패턴 T22와 레이아웃 배선(131, 132) 사이에, 더미 패턴 D23, D24를 형성하고 있다. 또, 이들 더미 패턴 D23, D24 및 레이아웃 배선(131, 132)은, 예컨대, 화소 영역의 제 3 내지 제 5 층의 성막층의 성막 공정에서 형성된 것이다.
또한, 이들 레이아웃 배선(131, 132)은 각각 한 쌍의 콘택트 홀 C26을 거쳐 PAD(133, 134)를 구성하는 배선층에 접속된다. 레이아웃 배선(131, 132)의 수직 위치가 화소 영역의 대응하는 배선층에 일치하고 있기 때문에, 콘택트 홀 C26의 깊이도 화소 영역의 대응하는 콘택트 홀에 일치한다.
이에 따라, 본 실시예에 있어서도, 검사 소자 패턴 T22의 아래쪽에 더미 패턴 D21을 형성하고 있기 때문에, 검사 소자 패턴 T22의 장치 표면으로부터의 깊이는 화소 영역의 대응하는 배선층과 일치한다. 또한, 검사 소자 패턴 T22 상에 더미 패턴 D23, D24를 거쳐 레이아웃 배선(131, 132)을 형성하고 있기 때문에, 레이아웃 배선(131, 132)의 장치 표면으로부터의 깊이를, 화소 영역의 대응하는 배선층에 일치시킬 수 있다. 이에 따라, 콘택트 홀 C25, C26의 콘택트 저항을 화소 영역의 대응하는 콘택트 홀의 콘택트 저항에 일치시킬 수 있어, 검사 소자 패턴 T22의 시트 저항의 정확한 검사가 가능해진다.
또, 본 실시예에 있어서도, PAD(133, 134)끼리는 장치 표면으로부터의 깊이가 일치하도록 형성되어 있고, 실시예 1과 마찬가지로, 1회의 에칭 공정에서 이들의 PAD(133, 134)를 노출시키는 개공부를 형성할 수 있다.
또한, 본 실시예에 있어서도, 화소 영역의 콘택트 홀의 깊이와 검사 소자 형성 영역의 중계 콘택트 홀의 깊이를 일치시키면 좋고, 반드시, 화소 영역의 대응하는 배선층의 하층에 형성된 성막층과 동일한 성막층에서 더미 패턴을 형성하지 않더라도 좋고, 더미 패턴의 두께의 합과 화소 영역이 대응하는 배선층의 하층에 형성된 성막층의 두께의 합이 대략 일치하면 좋다.
또한, 상기 각 실시예에 있어서는, 더미 패턴의 전기적인 특성에 대해서는 특별히 설명하지 않지만, 예컨대, 더미 패턴은 플로팅 전위로 하여도 좋고, 또한, 배선을 접속하여 어떤 전위로 하여도 좋고, 예컨대, 콘택트 홀에 접속하여 PAD와 동 전위로 하여도 좋다.
또한, 상기 실시예에 있어서는, 아래쪽에 더미 패턴을 형성하는 것으로, PAD, 검사 소자 패턴 및 레이아웃 배선 등의 수직 위치를 규정하는 예에 대해 설명했지만, 검사 소자 형성 영역에서, 이들 부분 이외의 부분을 깎아 낮게 하는 것에 의해서도, 마찬가지의 작용 효과를 얻을 수 있다. 예컨대, 기판 표면을 깎아도 좋고, 층간 절연막을 깎아도 좋다. 도 1에 적용시키면, 도 1에서는 더미 패턴 D2, D4를 형성하여 PAD(111, 112)의 깊이를 가지런히 하고 있지만, 이들 더미 패턴을 형성하지 않고서, PAD(111, 112) 이외의 부분의 기판 또는 층간 절연막을 깎아 낮게 하는 것이다. 이에 따라, PAD(111, 112)의 깊이를 결과적으로 제어할 수 있어, PAD(111, 112)의 깊이를 비교적 얕고, 또한 같은 깊이로 할 수 있다.
(전자기기)
다음에, 이상 상세하게 설명한 전기 광학 장치를 광 밸브로서 이용한 전자기기의 일례인 투사형 컬러 표시 장치의 실시예에 대하여, 그 전체 구성, 특히, 광학적인 구성에 대해 설명한다. 여기에, 도 15는 투사형 컬러 표시 장치의 도식적 단면도이다.
도 15에서, 본 실시예에 있어서의 투사형 컬러 표시 장치의 일례인 액정 프로젝터(1100)는 구동 회로가 TFT 어레이 기판 상에 탑재된 액정 장치를 포함하는 액정 모듈을 세 개 준비하고, 각각 RGB용 광 밸브(100R, 100G, 100B)로서 이용한 프로젝터로 구성되어 있다. 액정 프로젝터(1100)에서는, 금속 할라이드 램프(metal halide lamp) 등의 백색 광원의 램프 유닛(1102)으로부터 투사광이 발생하면, 세 장의 미러(1106) 및 두 장의 다이클로익 미러(1108)에 의해, RGB의 삼원색에 대응하는 광 성분 R, G, B로 나누어지고, 각 색에 대응하는 광 밸브(100R,100G, 100B)로 각각 유도된다. 이 때, 특히, B광은 긴 광로에 의한 광 손실을 막기 위해, 입사 렌즈(1122), 릴레이 렌즈(1123) 및 출사 렌즈(1124)로 이루어지는 릴레이 렌즈계(1121)를 거쳐 유도된다. 그리고, 광 밸브(100R, 100G, 100B)에 의해 각각 변조된 삼원색에 대응하는 광 성분은 다이클로익 프리즘(1112)에 의해 재차 합성된 후, 투사 렌즈(1114)를 거쳐 스크린(1120)에 컬러 화상으로서 투사된다.
여기까지, 특히 패드 위의 층간막의 노출을 균일하게 실행하도록 패드의 높이를 동일 또는 거의 동일하게 하는 실시예를 중심으로 설명했지만 본 발명의 본질적인 작용은 이하와 같이 된다.
즉, 층간막을 CMP에 의한 평탄화 처리한 후에도, 층간막에 형성되어 PAD에 접속되는 복수의 콘택트 홀의 길이가 동일 또는 거의 동일하게 된다는 것이다. 이 작용에 이르기 위해서는, 콘택트 홀을 형성하는 층간막의 하측 패턴에, 그 TFT 기판 표면의 임의 기준면으로부터의 높이를 TFT 기판면 전 영역에 걸쳐 동일 높이로 하는 것이 중요한 구성 요건으로 된다. 상기 실시예에 있어서는, 이 작용에 이르게 하기 위해 검사 소자 형성 영역 내의 층간막 하측 배선 패턴의 아래에 더미 패턴을 형성하는 것으로 높이 맞춤을 행하고, 층간막 하측 배선 패턴의 수직 위치를 PAD 끼리로 일치시키는 예를 주로 설명했다. 여기서, 이 더미 패턴을 화소 영역의 성막층과 같게 하면, 검사 소자 형성 영역과 화소 영역의 양쪽에서, 층간막 하측 배선 패턴의 수직 위치를 일치시킬 수 있고, 따라서, 1회의 에칭에 의해 검사 소자형성 영역과 화소 영역 양쪽의 전 콘택트 홀을 형성할 수 있다.
또는, 반대로 화소 영역 내의 기판 표면 또는 화소 영역의 층간막 하측 배선 패턴의 하층에 있는 층간 절연막 표면을 깎음으로써 높이 맞춤을 행하여, 화소 영역 내의 층간막 하측 배선 패턴의 높이를 검사 소자 형성 영역 내의 층간막 하측 배선 패턴의 높이에 일치시키는 방법도 있다. 여기서 또한, 본 발명의 상기 작용에 이르게 하기 위한 공통의 본질적인 구성 요건은, 콘택트 홀을 형성하는 층간막의 하측 배선 패턴에, TFT 기판 표면의 임의 기준면으로부터의 법선 방향의 거리를 TFT 기판면 전 영역에 걸쳐 동일 거리로 하는 것이다. 이에 따라, 상기 층간막을 CMP 평탄화 처리한 후에도, 상기 층간막에 TFT 기판면 전 영역에 걸쳐 형성되어 있는 복수의 콘택트 홀의 길이가 동일 또는 거의 동일하게 되어, 1회의 층간막 제거 공정에 의해, 모든 콘택트 홀을 균일하게 형성할 수 있다고 하는 것이다. 따라서, 기본으로 되는 구성 요건은, TFT 기판면 전 영역에 걸친 콘택트 홀에, 콘택트 홀을 형성하는 층간막의 하측 배선 패턴 아래에 있는 적층막 두께의 총합을 복수의 콘택트 홀 사이의 비교에서 동일로 하는 것이다. 또한, 일반적인 해석으로서는, 콘택트 홀을 형성하는 층간막의 하측 배선 패턴 아래에 있는 적층막의 두께 총합으로부터 TFT 기판 표면의 기준면으로부터의 법선 방향의 오목량을 뺀 값을 동일로 하는 것이다. 여기서, TFT 기판 표면의 법선 방향의 오목량이란, 기판 본래의 표면이며 최대 높이인 면을 기준면으로 한 기판 표면의 에칭에 의한 홈 영역의 홈의 깊이이다.
본 발명은, 특히, 화소 영역과는 하지의 상태가 다른 경우가 많기 때문에 상기 기본이 되는 구성 요건으로부터 빠지기 쉬운 검사 소자 영역에 초점을 맞춰, 예컨대, 검사 소자 영역에서도 화소 영역과 같은 성막층인 더미 패턴을 PAD에 접속하는 콘택트 홀의 아래에 덮는 등의 높이 정렬 방책을 취함으로써, 콘택트 홀의 길이를, 기판면 전 영역에서 일치 또는 대략 일치시킴으로써, 1회의 에칭에 의해 기판면 전 영역에서 균일하게 형성할 수 있는 것이다.
또한, 상기 실시예에 있어서는, 액정 장치용 기판의 예에 대해 설명했지만, 검사 소자를 갖는 반도체 기판 등, 예컨대, 전계 발광 장치나 전기 영동 장치 등의 기판에도 적용 가능한 것은 명백하다.
본 발명은, 상술한 실시예에 한정되는 것이 아니라, 청구의 범위 및 명세서 전체로부터 판독할 수 있는 발명의 요지, 또는 사상에 반하지 않는 범위에서 적절하게 변경할 수 있고, 그와 같은 변경을 수반하는 전기 광학 장치 및 그 제조 방법 및 전자기기도 또한 본 발명의 기술적 범위에 포함되는 것이다. 전기 광학 장치로는 전기 영동 장치나 EL(전계 발광) 장치 등에 적용할 수 있다.

Claims (19)

  1. 전기 광학 장치용 기판으로서,
    검사 소자 부착 기판 상에 배치된 성막층으로 형성된 복수의 층간막 하측 배선 패턴과,
    상기 복수의 층간막 하측 배선 패턴의 바로 위에 형성되고 표면이 평탄화된 층간막과,
    상기 복수의 층간막 하측 배선 패턴의 일부에 대응하여, 상기 평탄화된 층간막에 형성된 복수의 콘택트 홀과,
    상기 기판과 상기 복수의 층간막 하측 배선 패턴 사이에 마련되고, 상기 복수의 콘택트 홀의 각각의 영역에 대응한 두께가 동일 또는 거의 동일한 적층막
    을 구비하는 것을 특징으로 하는 전기 광학 장치용 기판.
  2. 전기 광학 장치용 기판으로서,
    검사 소자 부착 기판 표면의 일부에 오목부가 있는 상기 기판 상에서,
    상기 오목부의 영역 및 그 밖의 영역의 적어도 한쪽에 배치된 성막층으로 형성된 복수의 층간막 하측 배선 패턴과,
    상기 복수의 층간막 하측 배선 패턴의 바로 위에 형성되고 표면이 평탄화된 층간막과,
    상기 복수의 층간막 하측 배선 패턴의 일부에 대응하여, 상기 평탄화된 층간막에 형성된 복수의 콘택트 홀과,
    상기 기판과 상기 복수의 층간막 하측 배선 패턴 사이에 마련되고, 상기 복수의 콘택트 홀의 각각의 영역에 대응한 두께로부터 기판 표면의 법선 방향의 상기 오목부의 함몰량(sunken distance)을 뺀 값이 동일 또는 거의 동일한 적층막
    을 구비한 것을 특징으로 하는 전기 광학 장치용 기판.
  3. 검사 소자 부착 기판으로서,
    각기 성막 패턴이 형성되는 복수의 성막층과,
    상기 복수의 성막층 상호간에 각기 형성되는 층간막과,
    상기 복수의 성막층 중의 적어도 하나의 성막층의 각 성막 패턴과 동일 재료로 검사 소자 형성 영역에 형성되는 검사 소자 패턴과,
    평탄화된 최상층의 층간막의 상기 검사 소자 형성 영역에 형성되어 상기 검사 소자 패턴에 접속되는 복수의 패드를 노출시키는 개공부와,
    상기 복수의 성막층 중의 소정 성막층의 각 성막 패턴과 동일 재료로 상기 복수의 패드의 각기 아래쪽에 형성되는 더미 패턴을 구비한 것을 특징으로 하는
    검사 소자 부착 기판.
  4. 제 3 항에 있어서,
    상기 더미 패턴은, 상기 평탄화된 층간막의 표면으로부터 상기 복수의 패드까지의 상기 개공부의 형성시에, 1회의 층간막 제거 공정에 의해서 노출해야 할 상기 복수의 패드 전부를 노출 가능하게 하도록, 상기 복수의 패드의 상기 평탄화된 층간막의 표면으로부터의 거리를 독립하여 제어하는 것을 특징으로 하는 검사 소자 부착 기판.
  5. 제 3 항에 있어서,
    상기 더미 패턴은, 상기 복수의 패드의 상기 평탄화된 층간막의 표면으로부터의 거리를 일치시키도록 상기 복수의 패드 아래쪽에 서로 독립하여 형성되는 것을 특징으로 하는 검사 소자 부착 기판.
  6. 제 3 항에 있어서,
    상기 더미 패턴은, 상기 복수의 패드 아래쪽에, 서로 동일한 성막층의 성막 패턴으로 형성되는 것을 특징으로 하는 검사 소자 부착 기판.
  7. 제 6 항에 있어서,
    상기 더미 패턴은, 상기 복수의 패드 아래쪽에 분리된 두 패턴으로서 형성되는 것을 특징으로 하는 검사 소자 부착 기판.
  8. 제 3 항에 있어서,
    상기 개공부는 상기 평탄화된 층간막에 대한 에칭에 의해서 제거되고,
    상기 더미 패턴은, 상기 복수의 패드에 대한 허용 가능한 오버에칭분 만큼의 마진을 갖고 상기 복수의 패드와 상기 평탄화된 층간막의 표면으로부터의 각 거리를 독립하여 제어하는 것을 특징으로 하는
    검사 소자 부착 기판.
  9. 검사 소자 부착 기판으로서,
    각기 성막 패턴이 형성되는 복수의 성막층과,
    상기 복수의 성막층 상호간에 각기 형성되는 층간막과,
    상기 복수의 성막층 중의 소정의 배선층 상의 평탄화된 층간막에 형성되어 상기 배선층에 전기적으로 접속되는 제 1 콘택트 홀과,
    상기 소정 배선층의 성막 공정에서 상기 배선층의 성막 패턴과 동일 재료로검사 소자 형성 영역에 형성되는 배선 패턴과,
    상기 배선 패턴 상의 상기 평탄화된 층간막에 형성되어 상기 배선 패턴에 전기적으로 접속되는 제 2 콘택트 홀과,
    평탄화된 최상층의 층간막의 상기 검사 소자 형성 영역에 형성되어 상기 제 2 콘택트 홀을 거쳐서 상기 배선 패턴에 접속되는 패드를 노출시키는 개공부와,
    상기 배선 패턴의 아래쪽에 형성되는 더미 패턴
    을 구비한 것을 특징으로 하는 검사 소자 부착 기판.
  10. 제 9 항에 있어서,
    상기 더미 패턴은, 상기 평탄화된 층간막의 표면으로부터 상기 배선층까지의 거리와 상기 평탄화된 층간막의 표면으로부터 상기 배선 패턴까지의 거리를 일치시키도록 상기 배선 패턴의 아래쪽에 형성되는 것을 특징으로 하는 검사 소자 부착 기판.
  11. 제 10 항에 있어서,
    상기 더미 패턴은, 상기 소정 배선층의 아래쪽에 형성된 성막층의 각 성막 패턴과 동일 재료로 상기 배선 패턴의 아래쪽에 형성되는 것을 특징으로 하는 검사 소자 부착 기판.
  12. 제 11 항에 있어서,
    상기 더미 패턴은, 상기 성막층의 각 성막 패턴의 적어도 일부로부터 연장되어 있는 것을 특징으로 하는 검사 소자 부착 기판.
  13. 검사 소자 부착 기판의 제조 방법으로서,
    적층되는 복수의 성막층 중의 소정 성막층의 각 성막 패턴과 동일 재료로 검사 소자 형성 영역의 복수의 패드 형성 영역의 높이를 제어하기 위해서 복수의 더미 패턴을 형성하는 공정과,
    상기 소정의 성막층 상에 층간막을 형성하는 공정과,
    상기 성막 패턴의 형성 공정과 동시에 검사 소자 형성 영역에 검사 소자 패턴을 형성하는 공정과,
    평탄화된 최상층의 층간막의 상기 검사 소자 형성 영역에 개공부를 형성하여 상기 검사 소자 패턴에 접속되는 복수의 패드를 노출시키는 공정
    을 포함한 것을 특징으로 하는 검사 소자 부착 기판의 제조 방법.
  14. 검사 소자 부착 기판의 제조 방법으로서,
    적층되는 복수의 성막층 중의 소정 성막층의 각 성막 패턴과 동일 재료로 검사 소자 형성 영역의 콘택트 홀 형성 영역의 높이를 제어하기 위해서 더미 패턴을 형성하는 공정과,
    상기 복수의 성막층 중의 소정의 배선층을 형성하고, 또한, 상기 소정 배선층의 성막 공정에서 상기 배선층의 성막 패턴과 동일 재료로 검사 소자 형성 영역에 배선 패턴을 형성하는 공정과,
    상기 배선층 상의 평탄화된 층간막에 제 1 콘택트 홀을 형성하여 상기 배선층과의 도통을 가능하게 하고, 또한, 상기 배선 패턴 상의 상기 평탄화된 층간막에 제 2 콘택트 홀을 형성하여 상기 배선 패턴과의 도통을 가능하게 하는 공정과,
    평탄화된 최상층의 층간막의 상기 검사 소자 형성 영역에 개공부를 형성하여 상기 제 2 콘택트 홀에 접속되는 패드를 노출시키는 공정
    을 포함한 것을 특징으로 하는 검사 소자 부착 기판의 제조 방법.
  15. 전기 광학 장치용 기판에 있어서,
    평면적으로는 격자 형상으로 배치되는 복수의 데이터선 및 복수의 주사선의 각 교차에 대응하여 화소 전극의 성막 패턴이 형성되는 화소 전극층과,
    상기 복수의 데이터선의 성막 패턴이 형성되는 제 1 성막층과,
    상기 복수의 주사선의 성막 패턴 및 상기 화소 전극에 신호를 공급하기 위한 스위칭 소자의 성막 패턴이 형성되는 제 2 성막층과,
    상기 화소 전극층, 상기 제 1 성막층 및 상기 제 2 성막층 상호간에 각기 형성되는 층간막과,
    상기 화소 전극층, 상기 제 1 성막층 및 상기 제 2 성막층 중의 적어도 하나 또는 다른 성막층의 각 성막 패턴과 동일 재료로 검사 소자 형성 영역에 형성되는 검사 소자 패턴과,
    평탄화된 최상층의 층간막의 상기 검사 소자 형성 영역에 형성되어 상기 검사 소자 패턴에 접속되는 복수의 패드를 노출시키는 개공부와,
    상기 복수의 성막층 중의 소정 성막층의 각 성막 패턴과 동일 재료로 상기 복수의 패드의 각기 아래쪽에 형성되는 더미 패턴
    을 구비한 것을 특징으로 하는 전기 광학 장치용 기판.
  16. 제 15 항에 있어서,
    상기 더미 패턴은, 상기 복수의 성막층 중의 소정 성막층의 각 성막 패턴의 적어도 일부로부터 연장되어 있는 것을 특징으로 하는 전기 광학 장치용 기판.
  17. 전기 광학 장치용 기판으로서,
    평면적으로는 격자 형상으로 배치되는 복수의 데이터선 및 복수의 주사선의 각 교차에 대응하여 화소 전극의 성막 패턴이 형성되는 화소 전극층과,
    상기 복수의 데이터선의 성막 패턴이 형성되는 제 1 성막층과,
    상기 복수의 주사선의 성막 패턴 및 상기 화소 전극에 신호를 공급하기 위한 스위칭 소자의 성막 패턴이 형성되는 제 2 성막층과,
    상기 화소 전극층, 상기 제 1 성막층 및 상기 제 2 성막층 상호간에 각기 형성되는 층간막과,
    상기 화소 전극층, 상기 제 1 성막층 및 상기 제 2 성막층의 적어도 하나 또는 다른 성막층 중의 소정의 배선층 상의 평탄화된 층간막에 형성되어 상기 배선층에 전기적으로 접속되는 제 1 콘택트 홀과,
    상기 소정 배선층의 성막 공정에서 상기 배선층의 성막 패턴과 동일 재료로 검사 소자 형성 영역에 형성되는 배선 패턴과,
    상기 배선 패턴 상의 상기 평탄화된 층간막에 형성되어 상기 배선 패턴에 전기적으로 접속되는 제 2 콘택트 홀과,
    평탄화된 최상층의 층간막의 상기 검사 소자 형성 영역에 형성되어 상기 제 2 콘택트 홀을 거쳐서 상기 배선 패턴에 접속되는 패드를 노출시키는 개공부와,
    상기 배선 패턴의 아래쪽에 형성되는 더미 패턴
    을 구비한 것을 특징으로 하는 전기 광학 장치용 기판.
  18. 청구항 16 또는 17 중 어느 한 항에 기재된 전기 광학 장치용 기판을 이용하여 구성한 것을 특징으로 하는 전기 광학 장치.
  19. 청구항 18에 기재된 전기 광학 장치를 이용하여 구성한 것을 특징으로 하는 전자기기.
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