JP2005084197A - 電気光学装置の製造方法 - Google Patents

Abstract

【課題】電気光学装置における容量部を短時間でかつ不純物を均一に形成するための電気光学装置の製造方法を提供する。
【解決手段】電気光学装置の容量部の製造方法において、電気光学装置における容量部の電極となるポリシリコン膜を、多結晶状態で成膜する。特に、ポリシリコン膜の成膜は、枚葉処理によって行われる。
【選択図】図９

Description

本発明は、電気光学装置の製造方法に関する。

従来より、電気光学装置の一つである液晶表示装置は、表示モニタ装置、投射型プロジェクタ装置等、広い分野で利用されている。そして、一般に、液晶表示装置は、複数の縦型炉等を利用したバッチ処理方式により製造されている。バッチ処理方式によれば、各工程に対応した縦型炉が用意され、各工程の順番に応じて各縦型炉内において複数の基板がボートに載置されて処理されるので、例えば成膜処理を１度に複数枚の基板に対して行えるという利点がある。

特に、液晶表示装置には、画素電極の電圧保持時間を長くするために蓄積容量部が設けられている。その蓄積容量部の形成処理では、リン（Ｐ）またはボロン（Ｂ）がドープされたポリシリコンであるドープトポリシリコン（以下、Ｄポリシリコンという）膜の形成、絶縁膜の形成、そして、Ｄポリシリコン膜の形成の処理が行なれる。この蓄積容量部の形成は、バッチ処理、例えば、縦型炉内に複数枚の基板を置いて減圧（Low Pressure）ＣＶＤ（以下、ＬＰＣＶＤという）を用いた処理によって行われる。その場合、まず、アモルファス状態でリン（Ｐ）とシリコン（Ｓｉ）の混合した膜を数時間かけて成膜した後に、アニール処理を行うことによって、その膜をアモルファス状態から結晶状態にして、リンがドープされたＤポリシリコン膜を形成する。次に、そのＤポリシリコン膜の上に、ＨＴＯ（High Temperature oxide）膜を数時間かけて形成する。さらに、ＨＴＯ膜の上に、窒化シリコン（ＳｉＮ）のシリコン窒化膜の形成を数時間かけて行う。最後に、再び、アモルファス状態でリンとシリコンの混合した膜を数時間かけて成膜した後に、アニール処理を行うことによってＤポリシリコン膜を形成する（例えば、特許文献１参照）。
特開２００１-１４７４４７号公報

しかし、バッチ処理では、縦型炉内に設けられた複数枚の基板に対して一度に成膜処理が施され得るという利点があるものの、各基板の両面に成膜処理が施されてしまうので、蓄積容量部の全ての膜の成膜後、成膜が不必要な裏面に形成された各膜を除去する処理が必要であった。その場合、裏面のDポリシリコン膜はドライエッチングによって除去し、ＨＴＯ膜及シリコン窒化膜はウエットエッチングによって除去するために、基板表面へのフォトマスク用のレジスト形成工程と、その後それぞれのエッチングによって各膜及びレジストを除去するという剥離工程が必要であった。従って、蓄積容量部の形成には、非常に長い時間が必要であった。

また、従来の高温ポリシリコンを用いたＴＦＴ（Thin Film Transistor：薄膜トランジスタ）型の液晶表示装置における蓄積容量部を、上述したようなバッチ処理によって製造する場合、基板表面における不純物であるリンの濃度の不均一性を排除するために、Ｄポリシリコン膜を５５０℃以上の温度で成膜することができなかった。すなわち、５５０℃以上の温度で、多結晶状態のシリコンを直接堆積させて成膜するのではなく、成膜時の温度が例えば５４０℃以下で、アモルファスのリンとシリコンの混合した膜を形成し、その後アニール処理によって多結晶化していたので、時間が掛かっていた。

そこで、本発明は、電気光学装置における容量部を短時間でかつ不純物を均一に形成するための電気光学装置の製造方法を提供することを目的とする。

本発明の電気光学装置の製造方法は、電気光学装置における容量部の電極となるポリシリコン膜を、枚葉処理によって多結晶状態で成膜することを特徴とする。

このような構成によれば、電気光学装置における容量部を短時間でかつ不純物を均一に形成することができる。

本発明の電気光学装置の製造方法は、前記ポリシリコン膜は、不純物がドープされたポリシリコン膜であることが望ましい。

このような構成によれば、不純物がドープされたポリシリコン膜を、短時間でかつ不純物を均一に形成することができる。

本発明の電気光学装置の製造方法は、前記電気光学装置は、液晶表示装置であって、前記容量部は、前記液晶表示装置の各画素電極に設けられた蓄積容量であることが望ましい。

このような構成によれば、液晶表示装置の蓄積容量を、短時間でかつ不純物を均一に形成することができる。

本発明の電気光学装置の製造方法は、前記ポリシリコン膜の成膜は、５５０℃以上で行われることが望ましい。

このような構成によれば、多結晶化したポリシリコン膜を、短時間でかつ不純物を均一に形成することができる。

本発明の電気光学装置の製造方法は、前記ポリシリコン膜の成膜は、１００ｔｏｒｒ以上で行われることが望ましい。

このような構成によれば、気相中の反応が活発になり、より成膜が多結晶状態において不純物濃度を均一にすることができる。

本発明の光学装置の製造方法は、電気光学装置における容量部の電極となるポリシリコン膜の成膜を、枚葉処理によって行う。

このような構成によれば、電気光学装置における容量部を短時間で形成することができる。

また、本発明の電気光学装置の製造方法において、前記ポリシリコン膜の成膜は、アモルファス状態でシリコン膜を堆積した後に、結晶化することによって行うことが望ましい。

このような構成によっても、電気光学装置における容量部を短時間でかつ不純物を均一に形成することができる。

本発明の電気光学装置の製造方法において、前記ポリシリコン膜の成膜は、多結晶状態で成膜することが望ましい。

このような構成によれば、電気光学装置における容量部を短時間でかつ不純物を均一に形成することができる。

以下、図面を参照して本発明の実施の形態を説明する。
図１は本実施の形態における電気光学装置用基板である液晶装置用基板を用いて構成した電気光学装置である液晶装置をその上に形成された各構成要素と共に対向基板側から見た平面図である。図２は素子基板と対向基板とを貼り合わせて液晶を封入する組立工程終了後の液晶装置を、図１のＨ−Ｈ'線の位置で切断して示す断面図である。図３は液晶装置の画素領域を構成する複数の画素における各種素子、配線等の等価回路図である。図４は液晶装置の画素構造を詳細に示す断面図である。また、図５は本実施の形態のＴＦＴ基板上に形成する隣接した複数の画素について各層の成膜パターンを示す平面図である。図６は図５中の要部の成膜パターンを示す平面図である。図７及び図８は液晶装置用基板の製造方法を断面図によって工程順に示す工程図である。図９は、各成膜層の製造方法を示すフローチャートである。図１０は、図９のステップ１０における各ステップの処理を行う枚葉処理装置から構成される製造装置を説明するための図である。なお、上記各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。

先ず、図１乃至図４を参照して本実施の形態の電気光学装置用基板である液晶装置用基板を用いて構成した液晶装置の全体構成について説明する。
液晶装置は、図１及び図２に示すように、例えば、石英基板、ガラス基板、シリコン基板からなるＴＦＴ基板１０と、これに対向配置される、例えばガラス基板や石英基板からなる対向基板２０との間に液晶５０を封入して構成される。対向配置されたＴＦＴ基板１０と対向基板２０とは、シール材５２によって貼り合わされている。

ＴＦＴ基板１０上には画素を構成する画素電極（ＩＴＯ）９ａ等がマトリクス状に配置される。また、対向基板２０上には全面に対向電極（ＩＴＯ）２１が設けられる。ＴＦＴ基板１０の画素電極９ａ上には、ラビング処理が施された配向膜１６が設けられている。一方、対向基板２０上の全面に渡って形成された対向電極２１上にも、ラビング処理が施された配向膜２２が設けられている。各配向膜１６，２２は、例えば、ポリイミド膜等の透明な有機膜からなる。

図３は画素を構成するＴＦＴ基板１０上の素子の等価回路を示している。図３に示すように、画素領域においては、複数本の走査線１１ａと複数本のデータ線６ａとが交差するように配線され、走査線１１ａとデータ線６ａとで区画された領域に画素電極９ａがマトリクス状に配置される。そして、走査線１１ａとデータ線６ａの各交差部分に対応してＴＦＴ３０が設けられ、このＴＦＴ３０に画素電極９ａが接続される。

ＴＦＴ３０は走査線１１ａのＯＮ信号によってオンとなり、これにより、データ線６ａに供給された画像信号が画素電極９ａに供給される。この画素電極９ａと対向基板２０に設けられた対向電極２１との間の電圧が液晶５０に印加される。また、画素電極９ａと並列に蓄積容量７０が設けられており、蓄積容量７０によって、画素電極９ａの電圧はソース電圧が印加された時間よりも例えば３桁も長い時間の保持が可能となる。蓄積容量７０によって、電圧保持特性が改善され、コントラスト比の高い画像表示が可能となる。

図４は一つの画素に着目した液晶装置の模式的断面図であり、図５及び図６は各層の成膜パターンを示す平面図である。なお、図４は図５のＡ−Ａ’線断面図である。

図５において、画素電極９ａは、ＴＦＴ基板１０上に、マトリクス状に複数設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ及び走査線１１ａが設けられている。データ線６ａは、後述するように、アルミニウム膜等を含む積層構造からなり、走査線１１ａは、例えば導電性のポリシリコン膜等からなる。また、走査線１１ａは、半導体層１ａのうち図中右上がりの斜線領域で示したチャネル領域１ａ’に対向するゲート電極３ａに電気的に接続されている。すなわち、走査線１１ａとデータ線６ａとの交差する箇所にはそれぞれ、走査線１１ａに接続されたゲート電極３ａとチャネル領域１ａ’とが対向配置されて画素スイッチング用のＴＦＴ３０が構成されている。

ＴＦＴ基板１０上には、ＴＦＴ３０や画素電極９ａの他、これらを含む各種の構成が積層構造をなして備えられている。この積層構造は、図４に示すように、下から順に、走査線１１ａを含む第１層（成膜層）、ゲート電極３ａを含むＴＦＴ３０等を含む第２層、蓄積容量７０を含む第３層、データ線６ａ等を含む第４層、シールド層４００等を含む第５層、画素電極９ａ及び配向膜１６等を含む第６層（最上層）からなる。また、第１層及び第２層間には下地絶縁膜１２が、第２層及び第３層間には第１層間絶縁膜４１が、第３層及び第４層間には第２層間絶縁膜４２が、第４層及び第５層間には第３層間絶縁膜４３が、第５層及び第６層間には第４層間絶縁膜４４が、それぞれ設けられており、前述の各要素間が短絡することを防止している。また、これら各種の絶縁膜１２、４１、４２、４３及び４４には、例えば、ＴＦＴ３０の半導体層１ａ中の高濃度ソース領域１ｄとデータ線６ａとを電気的に接続するコンタクトホール等もまた設けられている。以下では、これらの各要素について、下から順に説明を行う。

第１層には、例えば、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの、或いは導電性ポリシリコン等からなる走査線１１ａが設けられている。この走査線１１ａは、平面的には、図５のＸ方向に沿うように、ストライプ状にパターニングされていると共に、データ線６ａに沿って図５のＹ方向に延びる突出部を有している。なお、隣接する走査線１１ａから延びる突出部は相互に接続されることはなく、したがって、該走査線１１ａは１本１本分断されている。

これにより、走査線１１ａは、同一行に存在するＴＦＴ３０のＯＮ・ＯＦＦを一斉に制御する機能を有することになる。また、走査線１１ａは、画素電極９ａが形成されない領域を略埋めるように形成されていることから、ＴＦＴ３０に下側から入射しようとする光を遮る機能をも有している。これにより、ＴＦＴ３０の半導体層１ａにおける光リーク電流の発生を抑制し、フリッカ等のない高品質な画像表示が可能となる。

第２層には、ゲート電極３ａを含むＴＦＴ３０が設けられている。ＴＦＴ３０は、図４に示すように、ＬＤＤ（Lightly Doped Drain）構造を有しており、その構成要素としては、上述したゲート電極３ａ、例えばポリシリコン膜からなりゲート電極３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、ゲート電極３ａと半導体層１ａとを絶縁するゲート絶縁膜を含む絶縁膜２、半導体層１ａにおける低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ並びに高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを備えている。

そして、この第２層には、上述のゲート電極３ａと同一膜として中継電極７１９が形成されている。この中継電極７１９は、平面的に見て、図５に示すように、各画素電極９ａの一辺の略中央に位置するように、島状に形成されている。中継電極７１９とゲート電極３ａとは同一膜として形成されているから、後者が例えば導電性ポリシリコン膜等からなる場合においては、前者もまた、導電性ポリシリコン膜等からなる。

なお、上述のＴＦＴ３０は、好ましくは図４に示したようにＬＤＤ構造をもつが、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに不純物の打ち込みを行わないオフセット構造をもってよいし、ゲート電極３ａをマスクとして高濃度で不純物を打ち込み、自己整合的に高濃度ソース領域及び高濃度ドレイン領域を形成するセルフアライン型のＴＦＴであってもよい。また、本実施形態では、画素スイッチング用ＴＦＴ３０のゲート電極を、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅ間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。このようにデュアルゲート、あるいはトリプルゲート以上でＴＦＴを構成すれば、チャネルとソース及びドレイン領域との接合部のリーク電流を防止でき、オフ時の電流を低減することができる。さらに、ＴＦＴ３０を構成する半導体層１ａは非単結晶層でも単結晶層でも構わない。単結晶層の形成には、貼り合わせ法等の公知の方法を用いることができる。半導体層１ａを単結晶層とすることで、特に周辺回路の高性能化を図ることができる。

以上説明した走査線１１ａの上、かつ、ＴＦＴ３０の下には、例えばシリコン酸化膜等からなる下地絶縁膜１２が設けられている。下地絶縁膜１２は、走査線１１ａとＴＦＴ３０とを絶縁する機能のほか、ＴＦＴ基板１０の全面に形成されることにより、ＴＦＴ基板１０の表面研磨時における荒れや、洗浄後に残る汚れ等による画素スイッチング用のＴＦＴ３０の特性変化を防止する機能を有する。

この下地絶縁膜１２には、平面的にみて半導体層１ａの両脇に、後述するデータ線６ａに沿って延びる半導体層１ａのチャネル長と同じ幅の溝（コンタクトホール）１２ｃｖが掘られており、この溝１２ｃｖに対応して、その上方に積層されるゲート電極３ａは下側に凹状に形成された部分を含んでいる。また、この溝１２ｃｖ全体を埋めるようにして、ゲート電極３ａが形成されていることにより、該ゲート電極３ａには、これと一体的に形成された側壁部３ｂが延設されるようになっている。これにより、ＴＦＴ３０の半導体層１ａは、図５によく示されているように、平面的にみて側方から覆われるようになっており、少なくともこの部分からの光の入射が抑制されるようになっている。

また、この側壁部３ｂは、溝１２ｃｖを埋めるように、且つ、その下端が走査線１１ａと接するように形成されている。従って、同一行の走査線１１ａとゲート電極３ａとは、同電位となる。なお、走査線１１ａに平行するようにして、ゲート電極３ａを含む別の走査線を形成するような構造を採用してもよい。この場合においては、該走査線１１ａと該別の走査線とは、冗長的な配線構造をとることになる。これにより、例えば、該走査線１１ａの一部に何らかの欠陥があって、正常な通電が不可能となったような場合においても、当該走査線１１ａと同一の行に存在する別の走査線が健全である限り、それを介してＴＦＴ３０の動作制御を依然正常に行うことができることになる。

第３層には、容量部である蓄積容量７０が設けられている。蓄積容量７０は、ＴＦＴ３０の高濃度ドレイン領域１ｅ及び画素電極９ａに接続された画素電位側容量電極としての下部電極７１と、固定電位側容量電極としての容量電極３００とが、誘電体膜７５を介して対向配置されることにより形成されている。この蓄積容量７０によれば、画素電極９ａにおける電位保持特性を顕著に高めることが可能となる。また、蓄積容量７０は、図５の平面図に示すように、画素電極９ａの形成領域にほぼ対応する光透過領域には至らないように形成されているため（換言すれば、遮光領域内に収まるように形成されているため）、電気光学装置全体の画素開口率は比較的大きく維持され、これにより、より明るい画像を表示することが可能である。

より詳細には、容量部の電極である下部電極７１は、例えば導電性のポリシリコン膜からなり画素電位側容量電極として機能する。なお、下部電極７１は、金属又は合金を含む単一層膜又は多層膜から構成してもよい。また、この下部電極７１は、画素電位側容量電極としての機能のほか、画素電極９ａとＴＦＴ３０の高濃度ドレイン領域１ｅとを中継接続する機能をもつ。この中継接続は、後述するように、前記中継電極７１９を介して行われている。

容量部の電極である容量電極３００は、蓄積容量７０の固定電位側容量電極として機能する。容量電極３００を固定電位とするためには、固定電位とされた後述するシールド層４００と電気的接続が図られることによりなされている。

そして、この容量電極３００は、ＴＦＴ基板１０上において、各画素に対応するように島状に形成されており、下部電極７１は、当該容量電極３００とほぼ同一形状を有するように形成されている。これにより、蓄積容量７０は、平面的に無駄な広がりを有さず、即ち画素開口率を低落させることなく、且つ、当該状況下で最大限の容量値を実現し得ることになる。すなわち、蓄積容量７０は、より小面積で、より大きな容量値をもつ。

誘電体膜７５は、図４に示すように、例えば膜厚５〜２００ｎｍ程度の比較的薄いＨＴＯ（High Temperature oxide）膜、ＬＴＯ（Low Temperature oxide）膜等の酸化シリコン膜、あるいは窒化シリコン膜等から構成される。蓄積容量７０を増大させる観点からは、膜の信頼性が十分に得られる限りにおいて、誘電体膜７５は薄いほどよい。そして、この誘電体膜７５は、図４に示すように、下層に酸化シリコン膜７５ａ、上層に窒化シリコン膜７５ｂからなる２層構造を有する。比較的誘電率の大きい窒化シリコン膜７５ｂが存在することにより、蓄積容量７０の容量値を増大させることが可能となると共に、酸化シリコン膜７５ａが存在することにより、蓄積容量７０の耐圧性を低下せしめることがない。このように、誘電体膜７５を２層構造とすることにより、相反する２つの作用効果を享受することが可能となる。

また、窒化シリコン膜７５ｂが存在することにより、ＴＦＴ３０に対する水の浸入を未然に防止することが可能となっている。これにより、ＴＦＴ３０におけるスレッショルド電圧の上昇という事態を招来することがなく、比較的長期の装置運用が可能となる。なお、本実施の形態では、誘電体膜７５は、２層構造を有するものとなっているが、例えば酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜等というような３層構造や、あるいはそれ以上の積層構造を有するように構成してもよい。
この第３層の形成は、枚葉処理によって行われるが、その工程については、図７から図１０を用いて後述する。

以上説明したＴＦＴ３０ないしゲート電極３ａ及び中継電極７１９の上、かつ、蓄積容量７０の下には、例えば、ＮＳＧ（ノンシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくはＮＳＧからなる第１層間絶縁膜４１が形成されている。そして、この第１層間絶縁膜４１には、ＴＦＴ３０の高濃度ソース領域１ｄと後述するデータ線６ａとを電気的に接続するコンタクトホール８１が、後述する第２層間絶縁膜４２を貫通しつつ開孔されている。また、第１層間絶縁膜４１には、ＴＦＴ３０の高濃度ドレイン領域１ｅと蓄積容量７０を構成する下部電極７１とを電気的に接続するコンタクトホール８３が開孔されている。

さらに、この第１層間絶縁膜４１には、蓄積容量７０を構成する画素電位側容量電極としての下部電極７１と中継電極７１９とを電気的に接続するためのコンタクトホール８８１が開孔されている。更に加えて、第１層間絶縁膜４１には、中継電極７１９と後述する第２中継電極６ａ２とを電気的に接続するコンタクトホール８８２が、後述する第２層間絶縁膜４２を貫通しつつ開孔されている。

図４に示すように、コンタクトホール８８２は、蓄積容量７０以外の領域に形成されており、下部電極７１を一旦下層の中継電極７１９に迂回させてコンタクトホール８８２を介して上層に引き出していることから、下部電極７１を上層の画素電極９ａに接続する場合でも、下部電極７１を誘電体膜７５及び容量電極３００よりも広く形成する必要がない。従って、下部電極７１、誘電体膜７５及び容量電極３００を１エッチング工程で同時にパターニングすることができる。これにより、下部電極７１、誘電体膜７５及び容量電極３００の各エッチングレートの制御が容易となり、膜厚等の設計の自由度を増大させることが可能である。

また、誘電体膜７５は下部電極７１及び容量電極３００と同一形状に形成され広がりを有していないことから、ＴＦＴ３０の半導体層１ａに対する水素化処理を行うような場合において、該処理に用いる水素を、蓄積容量７０周辺の開口部を通じて半導体層１ａにまで容易に到達させることが可能となるという作用効果を得ることも可能となる。

なお、第１層間絶縁膜４１に対しては、約１０００°Ｃの焼成を行うことにより、半導体層１ａやゲート電極３ａを構成するポリシリコン膜に注入したイオンの活性化を図ってもよい。

第４層には、データ線６ａが設けられている。このデータ線６ａは、ＴＦＴ３０の半導体層１ａの延在する方向に一致するように、すなわち図５中Ｙ方向に重なるようにストライプ状に形成されている。このデータ線６ａは、図４に示すように、下層より順に、アルミニウムからなる層（図４における符号４１Ａ）、窒化チタンからなる層（図４における符号４１ＴＮ参照）、窒化シリコン膜からなる層（図４における符号４０１）の三層構造を有する膜として形成されている。窒化シリコン膜は、その下層のアルミニウム層と窒化チタン層を覆うように少し大きなサイズにパターンニングされている。このうちデータ線６ａが、比較的低抵抗な材料たるアルミニウムを含むことにより、ＴＦＴ３０、画素電極９ａに対する画像信号の供給を滞りなく実現することができる。他方、データ線６ａ上に水分の浸入をせき止める作用に比較的優れた窒化シリコン膜が形成されることにより、ＴＦＴ３０の耐湿性向上を図ることができ、その寿命長期化を実現することができる。窒化シリコン膜は、プラズマ窒化シリコン膜が望ましい。

また、この第４層には、データ線６ａと同一膜として、シールド層用中継層６ａ１及び第２中継電極６ａ２が形成されている。これらは、図５に示すように、平面的に見ると、データ線６ａと連続した平面形状を有するように形成されているのではなく、各者間はパターニング上分断されるように形成されている。すなわち、図５中最左方に位置するデータ線６ａに着目すると、その直右方に略四辺形状を有するシールド層用中継層６ａ１、更にその右方にシールド層用中継層６ａ１よりも若干大きめの面積をもつ略四辺形状を有する第２中継電極６ａ２が形成されている。シールド層用中継層６ａ１及び第２中継電極６ａ２は、データ線６ａと同一工程で、下層より順に、アルミニウムからなる層、窒化チタンからなる層、プラズマ窒化膜からなる層の三層構造を有する膜として形成されている。そして、プラズマ窒化膜は、その下層のアルミニウム層と窒化チタン層を覆うように少し大きなサイズにパターンニングされている。窒化チタン層は、シールド層用中継層６ａ１、第２中継電極６ａ２に対して形成するコンタクトホール８０３，８０４のエッチングの突き抜け防止のためのバリアメタルとして機能する。また、シールド層用中継層６ａ１及び第２中継電極６ａ２上に、水分の浸入をせき止める作用に比較的優れたプラズマ窒化膜が形成されることにより、ＴＦＴ３０の耐湿性向上を図ることができ、その寿命長期化を実現することができる。尚、プラズマ窒化膜としては、プラズマ窒化シリコン膜が望ましい。

蓄積容量７０の上、かつ、データ線６ａの下には、例えばＮＳＧ、ＰＳＧ，ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくはＴＥＯＳガスを用いたプラズマＣＶＤ法によって形成された第２層間絶縁膜４２が形成されている。この第２層間絶縁膜４２には、ＴＦＴ３０の高濃度ソース領域１ｄとデータ線６ａとを電気的に接続するコンタクトホール８１が開孔されているとともに、前記シールド層用中継層６ａ１と蓄積容量７０の上部電極たる容量電極３００とを電気的に接続するコンタクトホール８０１が開孔されている。さらに、第２層間絶縁膜４２には、第２中継電極６ａ２と中継電極７１９とを電気的に接続するためのコンタクトホール８８２が形成されている。

第５層には、シールド層４００が形成されている。このシールド層４００は、平面的にみると、図５及び図６に示すように、図中Ｘ方向及びＹ方向それぞれに延在するように、格子状に形成されている。該シールド層４００のうち図中Ｙ方向に延在する部分については特に、データ線６ａを覆うように、且つ、該データ線６ａよりも幅広に形成されている。また、図中Ｘ方向に延在する部分については、後述の第３中継電極４０２を形成する領域を確保するために、各画素電極９ａの一辺の中央付近に切り欠き部を有している。

さらには、図５又は図６中、ＸＹ方向それぞれに延在するシールド層４００の交差部分の隅部においては、該隅部を埋めるようにして、略三角形状の部分が設けられている。シールド層４００に、この略三角形状の部分が設けられていることにより、ＴＦＴ３０の半導体層１ａに対する光の遮蔽を効果的に行うことができる。すなわち、半導体層１ａに対して、斜め上から進入しようとする光は、この三角形状の部分で反射又は吸収されることになり半導体層１ａには至らないことになる。したがって、光リーク電流の発生を抑制して、フリッカ等のない高品質な画像を表示することが可能となる。

このシールド層４００は、画素電極９ａが配置された画像表示領域１０ａからその周囲に延設され、定電位源と電気的に接続されることで、固定電位とされている。なお、定電位源としては、後述するデータ線駆動回路１０１に供給される正電源や負電源の定電位源でもよいし、対向基板２０の対向電極２１に供給される定電位源でも構わない。

このように、データ線６ａの全体を覆うように形成されているとともに（図７参照）、固定電位とされたシールド層４００の存在によれば、該データ線６ａ及び画素電極９ａ間に生じる容量カップリングの影響を排除することが可能となる。すなわち、データ線６ａへの通電に応じて、画素電極９ａの電位が変動するという事態を未然に回避することが可能となり、画像上に該データ線６ａに沿った表示ムラ等を発生させる可能性を低減することができる。シールド層４００は格子状に形成されていることから、走査線１１ａが延在する部分についても無用な容量カップリングが生じないように、これを抑制することが可能となっている。

また、第５層には、このようなシールド層４００と同一膜として、中継層としての第３中継電極４０２が形成されている。この第３中継電極４０２は、後述のコンタクトホール８９を介して、第２中継電極６ａ２及び画素電極９ａ間の電気的接続を中継する機能を有する。なお、これらシールド層４００及び第３中継電極４０２間は、平面形状的に連続して形成されているのではなく、両者間はパターニング上分断されるように形成されている。

他方、上述のシールド層４００及び第３中継電極４０２は、下層にアルミニウムからなる層、上層に窒化チタンからなる層の２層構造を有している。また、第３中継電極４０２において、下層のアルミニウムからなる層は、第２中継電極６ａ２と接続され、上層の窒化チタンからなる層は、ＩＴＯ等からなる画素電極９ａと接続されるようになっている。アルミニウムとＩＴＯとを直接に接続した場合には、両者間において電蝕が生じてしまい、アルミニウムの断線、あるいはアルミナの形成による絶縁等のため、好ましい電気的接続が実現されない。これに対し、窒化チタンとＩＴＯとが接続されていることから、コンタクト抵抗が低く良好な接続性が得られる。

このように、第３中継電極４０２と画素電極９ａとの電気的接続を良好に実現することができることにより、該画素電極９ａに対する電圧印加、あるいは該画素電極９ａにおける電位保持特性を良好に維持することが可能となる。

さらには、シールド層４００及び第３中継電極４０２は、光反射性能に比較的優れたアルミニウムを含み、且つ、光吸収性能に比較的優れた窒化チタンを含むことから、遮光層として機能し得る。すなわち、これらによれば、ＴＦＴ３０の半導体層１ａに対する入射光（図４参照）の進行を、その上側でさえぎることが可能である。なお、このような遮光機能は、上述した容量電極３００及びデータ線６ａについても同様にいえる。これらシールド層４００、第３中継電極４０２、容量電極３００及びデータ線６ａが、ＴＦＴ基板１０上に構築される積層構造の一部をなしつつ、ＴＦＴ３０に対する上側からの光入射を遮る上側遮光膜として機能する。

データ線６ａの上、かつ、シールド層４００の下には、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくは、ＴＥＯＳガスを用いたプラズマＣＶＤ法で形成された第３層間絶縁膜４３が形成されている。この第３層間絶縁膜４３には、シールド層４００とシールド層用中継層６ａ１とを電気的に接続するためのコンタクトホール８０３、及び、第３中継電極４０２と第２中継電極６ａ２とを電気的に接続するためのコンタクトホール８０４がそれぞれ開孔されている。

なお、第２層間絶縁膜４２に対しては、第１層間絶縁膜４１に関して上述した焼成を行わないことにより、容量電極３００の界面付近に生じるストレスの緩和を図るようにしてもよい。

第６層には、上述したように画素電極９ａがマトリクス状に形成され、該画素電極９ａ上に配向膜１６が形成されている。そして、この画素電極９ａ下には、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくはＴＥＯＳガスを用いたプラズマＣＶＤ法にて成膜されるプラズマＴＥＯＳからなる第４層間絶縁膜４４が形成されている。この第４層間絶縁膜４４には、画素電極９ａ及び第３中継電極４０２間を電気的に接続するためのコンタクトホール８９が開孔されている。

第３及び第４層間絶縁膜４３，４４の表面は、ＣＭＰ（Chemical Mechanical Polishing）処理等により平坦化されている。平坦化された層間絶縁膜４３，４４の下方に存在する各種配線や素子等による段差に起因する液晶層５０の配向不良が低減される。ただし、このように第３，第４層間絶縁膜４３，４４に平坦化処理を施すのに代えて、又は加えて、ＴＦＴ基板１０、下地絶縁膜１２、第１層間絶縁膜４１、第２層間絶縁膜４２及び第３層間絶縁膜４３のうち少なくとも一つに溝を掘って、データ線６ａ等の配線やＴＦＴ３０等を埋め込むことにより、平坦化処理を行ってもよい。

また、蓄積容量７０は、下から順に画素電位側容量電極、誘電体膜及び固定電位側容量電極という３層構造を構成していたが、これとは逆の構造を構成するようにしてもよい。

また、図１及び図２に示すように、対向基板２０には表示領域を区画する額縁としての遮光膜５３が設けられている。対向基板２０の全面には、上述したように、ＩＴＯ等の透明導電性膜が対向電極２１として形成され、更に、対向電極２１の全面にはポリイミド系の配向膜２２が形成される。配向膜２２は、液晶分子に所定のプレティルト角を付与するように、所定方向にラビング処理されている。

遮光膜５３の外側の領域には液晶を封入するシール材５２が、ＴＦＴ基板１０と対向基板２０間に形成されている。シール材５２は対向基板２０の輪郭形状に略一致するように配置され、ＴＦＴ基板１０と対向基板２０を相互に固着する。シール材５２は、ＴＦＴ基板１０の１辺の一部において欠落しており、貼り合わされたＴＦＴ基板１０及び対向基板２０相互の間隙には、液晶５０を注入するための液晶注入口１０８が形成される。液晶注入口１０８より液晶が注入された後、液晶注入口１０８を封止材１０９で封止するようになっている。

シール材５２の外側の領域には、データ線６ａに画像信号を所定のタイミングで供給することにより該データ線６ａを駆動するデータ線駆動回路１０１及び外部回路との接続のための外部接続端子１０２がＴＦＴ基板１０の一辺に沿って設けられている。この一辺に隣接する二辺に沿って、走査線１１ａ及びゲート電極３ａに走査信号を所定のタイミングで供給することによりゲート電極３ａを駆動する走査線駆動回路１０４が設けられている。走査線駆動回路１０４は、シール材５２の内側の遮光膜５３に対向する位置においてＴＦＴ基板１０上に形成される。また、ＴＦＴ基板１０上には、データ線駆動回路１０１、走査線駆動回路１０４、外部接続端子１０２及び上下導通端子１０７を接続する配線１０５が、遮光膜５３の３辺に対向して設けられている。

上下導通端子１０７は、シール材５２のコーナー部の４箇所のＴＦＴ基板１０上に形成される。そして、ＴＦＴ基板１０と対向基板２０相互間には、下端が上下導通端子１０７に接触し、上端が対向電極２１に接触する上下導通材１０６が設けられており、上下導通材１０６によって、ＴＦＴ基板１０と対向基板２０との間で電気的な導通がとられている。

各構成要素の立体的−平面的なレイアウトについても、本発明は、上記実施形態のような形態に限定されるものではなく、別の種々の形態が考えられ得る。

次に、本実施形態に係る液晶装置の製造方法を図７乃至図１０を参照して説明する。図７及び図８は画素領域における製造工程を工程順に示し、図９は各成膜層の製造方法を示している。

まず、図７の工程（１）に示すように、石英基板、ガラス、シリコン基板等の基板であるＴＦＴ基板１０を用意する（図９のステップＳ1 ）。ここで、好ましくはＮ（窒素）等の不活性ガス雰囲気で約９００〜１３００℃での高温でアニール処理し、後に実施される高温プロセスでＴＦＴ基板１０に生じる歪が少なくなるように前処理しておく。

次に、このように処理されたＴＦＴ基板１０の全面に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ等の金属や金属シリサイド等の金属合金膜を、スパッタリングにより、１００〜５００ｎｍ程度の膜厚、好ましくは２００ｎｍの膜厚に堆積させる。そして、金属合金膜をフォトリソグラフィ及びエッチングによりパターニングして、平面形状がストライプ状の走査線１１ａを形成する（ステップＳ2 ）。

次に、走査線１１ａ上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ（ノンシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ （ボロンリンシリケートガラス）等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる下地絶縁膜１２を形成する（ステップＳ3 ）。この下地絶縁膜１２の膜厚は、例えば約５００〜２０００ｎｍ程度とする。
次のステップＳ４においては、半導体層１ａが形成される。即ち、先ず、下地絶縁膜１２上に、約４５０〜５５０℃、好ましくは約５００℃の比較的低温環境中で、流量約４００〜６００ｃｃ／ｍｉｎのモノシランガス、ジシランガス等を用いたＬＰＣＶＤ（例えば、圧力約２０〜４０ＰａのＣＶＤ）によってアモルファスシリコン膜が形成される。次に、窒素雰囲気中で、約６００〜７００℃にて約１〜１０時間、好ましくは４〜６時間の熱処理を施すことにより、ｐ−Ｓｉ（ポリシリコン）膜を約５０〜２００ｎｍの厚さ、好ましくは約１００ｎｍの厚さとなるまで固相成長させる。固相成長させる方法としては、ＲＴＡを使ったアニール処理でもよいし、エキシマレーザ等を用いたレーザアニールでもよい。この際、画素スイッチング用のＴＦＴ３０を、ｎチャネル型とするかｐチャネル型とするかに応じて、Ｖ族元素やＩＩＩ族元素のドーパントを僅かにイオン注入等によりドープしてもよい。そして、フォトリソグラフィ及びエッチングにより、所定パターンを有する半導体層１ａを形成する。

次に、ステップＳ５においては、図７の工程（２）に示すように、ＴＦＴ３０を構成する半導体層１ａを約９００〜１３００°Ｃの温度、好ましくは約１０００℃の温度により熱酸化してゲート絶縁膜を形成し、場合により、これに続けて減圧ＣＶＤ法等により上層ゲート絶緑膜を形成することにより、１層又は多層の高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる（ゲート絶縁膜を含む）絶縁膜２を形成する。この結果、半導体層１ａは、約３０〜１５０ｎｍの厚さ、好ましくは約３５〜５０ｎｍの厚さとなり、絶縁膜２の厚さは、約２０〜１５０ｎｍの厚さ、好ましくは約３０〜１００ｎｍの厚さとなる。

次に、画素スイッチング用のＴＦＴ３０のスレッシュホールド電圧Ｖｔｈを制御するために、半導体層１ａのうちｎチャネル領域あるいはｐチャネル領域に、ボロン等のドーパントを予め設定された所定量だけイオン注入等によりドープする。

次に、下地絶縁膜１２に対して、走査線１１ａに通ずる溝１２ｃｖを形成する。この溝１２ｃｖは、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。

次に、図７の工程（３）に示すように、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、更にリン（Ｐ）を熱拡散して、このポリシリコン膜を導電化する。この熱拡散に代えて、Ｐイオンをポリシリコン膜の成膜と同時に導入したドープドシリコン膜を用いてもよい。このポリシリコン膜の膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約３５０ｎｍ程度である。次に、ステップ６において、バッチ処理によって基板の裏面に形成されたポリシリコン膜が除去される。

そして、フォトリソグラフィ及びエッチングにより、ＴＦＴ３０のゲート電極部を含めて所定のパターンのゲート電極３ａを形成する（ステップＳ７）。このゲート電極３ａ形成時において、これに延設される側壁部３ｂもまた同時に形成される。この側壁部３ｂは、前述のポリシリコン膜の堆積が溝１２ｃｖの内部に対しても行われることで形成される。この際、該溝１２ｃｖの底が走査線１１ａに接していることにより、側壁部３ｂ及び走査線１１ａは電気的に接続されることになる。更に、このゲート電極３ａのパターニング時、これと同時に、中継電極７１９もまた形成される。このパターニングにより、中継電極７１９は、図５に示すような平面形状を有するように成形される。

次に、前記半導体層１ａについて、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ、並びに、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成する。
ここでは、ＴＦＴ３０をＬＤＤ構造をもつｎチャネル型のＴＦＴとする場合を説明すると、具体的にまず、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを形成するために、ゲート電極３ａをマスクとして、Ｐ等のＶ族元素のドーパンを低濃度で（例えば、Ｐイオンを１〜３×１０^１３／ｃｍ^２のドーズ量にて）ドープする。これによりゲート電極３ａ下の半導体層１ａはチャネル領域１ａ’となる。このときゲート電極３ａがマスクの役割を果たすことによって、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃは自己整合的に形成されることになる。次に、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、ゲート電極３ａよりも幅の広い平面パターンを有するレジスト層をゲート電極３ａ上に形成する。その後、Ｐ等のＶ族元素のドーパントを高濃度で（例えば、Ｐイオンを１〜３×１０^１５／ｃｍ^２のドーズ量にて）ドープする。

なお、このように低濃度と高濃度の２段階に分けて、ドープを行わなくてもよい。例えば、低濃度のドープを行わずに、オフセット構造のＴＦＴとしてもよく、ゲート電極３ａ（ゲート電極）をマスクとして、Ｐイオン・Ｂイオン等を用いたイオン注入技術によりセルフアライン型のＴＦＴとしてもよい。この不純物のドープにより、ゲート電極３ａは更に低抵抗化される。

次に、図７の工程（４）に示すように、ゲート電極３ａ上に、例えば、ＴＥＯＳガス、ＴＥＢガス、ＴＭＯＰガス等を用いた常圧又は減圧ＣＶＤ法等により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜からなる第１層間絶縁膜４１を形成する（ステップＳ８）。この第１層間絶縁膜４１の膜厚は、例えば約５００〜２０００ｎｍ程度とする。ここで好ましくは、８００°Ｃ程度の高温でアニール処理し、第１層間絶縁膜４１の膜質を向上させておく。

次に、ステップＳ９において、第１層間絶縁膜４１に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８３及びコンタクトホール８８１を形成するように、第１層間絶縁膜４１を開孔するように除去する。この際、前者は半導体層１ａの高濃度ドレイン領域１ｅに通ずるように、後者は中継電極７１９へ通ずるように、それぞれ形成される。

次に、ステップＳ１０においては、図８の工程（５）に示すように、容量部である蓄積容量７０を形成する。まず、ステップＳ１０ａにおいて、ＬＰＣＶＤにより、不純物としてリン（Ｐ）がドープされるリンドープトポリシリコンの下部電極７１を形成する。ステップＳ１０ａにおける下部電極７１の成膜は、ＴＦＴ基板１０の表面にのみ成膜が行われる枚葉処理装置によって行われる。そのＬＰＣＶＤの条件としては、例えば、モノシラン（ＳｉＨ４）が１００ｃｃ／ｍｉｎ、ホスフィン（ＰＨ３）が４０ｃｃ／ｍｉｎで、温度が６２０℃で、圧力が２７５ｔｏｒｒ（トル）である。下部電極７１の膜厚は、例えば、１５０ｎｍ（１５００オングストローム）である。第１層間絶縁膜４１上に、ＬＰＣＶＤにより、所定パターンをもつリンドープトポリシリコンの下部電極７１が形成されるが、この場合の下部電極７１の成膜は、コンタクトホール８３及びコンタクトホール８８１の両者が埋められるように行われ、これにより、高濃度ドレイン領域１ｅ及び中継電極７１９と下部電極７１との電気的接続が図られる。

ステップＳ１０ｂにおいて、ＨＴＯ膜７５ａがＬＰＣＶＤにより形成される。ステップＳ１０ｂにおけるＨＴＯ膜７５ａの成膜も、ＴＦＴ基板１０の表面にのみ成膜が行われる枚葉処理装置によって行われる。そのＬＰＣＶＤの条件としては、例えば、モノシラン（ＳｉＨ４）が５ｃｃ／ｍｉｎ、酸化窒素（Ｎ２Ｏ）が５００ｃｃ／ｍｉｎで、温度が８００℃で、圧力が２００ｔｏｒｒである。ＨＴＯ膜７５ａの膜厚は、例えば、５００ｎｍ（５０オングストローム）である。

ステップＳ１０ｃにおいて、シリコン窒化膜７５ｂがＬＰＣＶＤにより形成される。ステップＳ１０ｃにおけるシリコン窒化膜７５ｂの成膜も、枚葉処理装置によって行われる。そのＬＰＣＶＤの条件としては、例えば、モノシラン（ＳｉＨ４）が４０ｃｃ／ｍｉｎ、アンモニア（ＮＨ３）が５００ｃｃ／ｍｉｎで、温度が８００℃で、圧力が２７５ｔｏｒｒである。シリコン窒化膜７５ｂの膜厚は、例えば、１５ｎｍ（１５０オングストローム）である。

ステップＳ１０ｄにおいて、ＬＰＣＶＤにより、不純物としてリン（Ｐ）がドープされるリンドープトポリシリコンの容量電極３００を形成する。ステップＳ１０ｄにおける容量電極３００の成膜も、枚葉処理装置によって行われる。容量電極３００の形成は、下部電極７１と同じであり、そのＬＰＣＶＤの条件としては、例えば、モノシラン（ＳｉＨ４）が１００ｃｃ／ｍｉｎ、ホスフィン（ＰＨ３）が４０ｃｃ／ｍｉｎで、温度が６２０℃で、圧力が２７５ｔｏｒｒである。下部電極７１の膜厚は、例えば、１５０ｎｍ（１５００オングストローム）である。
なお、下部電極７１と容量電極３００のポリシリコン膜は、不純物としてのリン（Ｐ）を、１ｅ２０ａｔｏｍｓ／ｃｍ^２以上有しており、下部電極７１と容量電極３００のポリシリコン膜の膜厚方向において、不純物であるリンの濃度が、１ｅ２０ａｔｏｍｓ／ｃｍ^２以上で、均一に堆積される。

図１０は、ステップ１０における各ステップ１０ａ、１０ｂ、１０ｃ、１０ｄの処理を行う枚葉処理装置から構成される製造装置を説明するための図である。ステップ１０における各ステップ１０ａから１０ｄの各処理は、上述したように、図１０に示す各枚葉処理装置１０２２ａ、１０２２ｂ、１０２２ｃにより行われ、各枚葉処理装置では、ＴＦＴ基板１０を含むウエハ１００２を個々にハンドリングし処理が行われる。図１０において、大気下にある室（以下、大気室という）１０１１から、真空下の室（以下、真空室という）１０１２へウエハ１００２を搬送するための搬送ロボット１００３は、前工程において処理されたウエハ１００２が収納されているカセット１００１から、ウエハ１００２を取出し、アライナー装置１００４に移動する。搬送ロボット１００３のアーム部１００３ａが、アライナー装置１００４にウエハ１００２を載置すると、アライナー装置１００４では、ウエハ１００２の位置及び向きを、予め決められた位置及び向きに修正する。アライナー装置１００４においてウエハ１００２の位置と向きが修正された後、搬送ロボット制御装置１００６による制御の下、搬送ロボット１００３が、真空室１０１２のロードロック１０２１の予め決められた目標位置に予め決められた目標向きでウエハ１００２を載置する。ロードロック１０２１には複数のウエハ１００２を収納できるので、搬送ロボット１００３によって、ロードロック１０２１に複数のウエハ１００２が載置される。

真空室１０１２内においては、搬送ロボット１０２３ａは、アーム部１０２３ａによって、ロードロック１０２１からウエハ１００２を取出し、リンドープトポリシリコンの下部電極７１を上述した条件でＬＰＣＶＤにより形成するために、ウエハ１００２を枚葉処理装置１０２２ａへ搭載する。枚葉処理装置１０２２ａにおいて、下部電極７１の成膜処理が終了すると、次ぎに、搬送ロボット１０２３ａは、枚葉処理装置１０２２ａからウエハ１００２を取出し、ＨＴＯの成膜処理を行うために、ウエハ１００２を枚葉処理装置１０２２ｂへ搭載する。枚葉処理装置１０２２ｂにおいて、上述した条件でＬＰＣＶＤによりＨＴＯの成膜処理が終了すると、次ぎに、搬送ロボット１０２３ａは、枚葉処理装置１０２２ｂからウエハ１００２を取出し、シリコン窒化膜の成膜処理を行うために、ウエハ１００２を枚葉処理装置１０２２ｃへ搭載する。枚葉処理装置１０２２ｃにおいて、上述した条件でＬＰＣＶＤによりシリコン窒化膜の成膜処理が終了すると、次ぎに、搬送ロボット１０２３ａは、枚葉処理装置１０２２ｃからウエハ１００２を取出し、リンドープトポリシリコンの容量電極３００をＬＰＣＶＤにより形成するために、ウエハ１００２を枚葉処理装置１０２２ａへ搭載する。

上述した条件でＬＰＣＶＤにより枚葉処理装置１０２２ａにおいて容量電極３００の成膜処理が終了したウエハ１００２は、再び搬送ロボット１０２３ａによって、チェンバー１０２２ａから取出され、ロードロック１０２１内の予め決められた位置に載置される。ロードロック１０２１には複数のウエハ１００２が収納されているので、全てのウエハ１００２について処理が終了すれば、大気側の室１０１１の搬送ロボット１００３によって、ロードロック１０２１からウエハ１００２が取り出され、大気室１０１１のカセット１００１ａ内の予め決められた位置に載置される。カセット１００１ａは、次の工程へ搬送するためのカセットである。

なお、搬送ロボット１００３の動作制御は、搬送制御プログラム及びデータがストアされた記憶装置１００６ａが接続された搬送ロボット制御装置１００６によって行われる。また、搬送ロボット１０２３の動作制御は、搬送制御プログラム及びデータがストアされた記憶装置１０２６ａが接続された搬送ロボット制御装置１０２６によって行われる。
以上のように、液晶表示装置の容量部の製造工程は、図９におけるステップ１０に示す各工程に対応する各枚葉処理装置によって行われる。従来のバッチ処理方式においては、各工程が数時間かかっていたのが、図１０に示す枚葉処理装置を用いることによって、各枚葉処理装置においては、各工程が数分しか掛らない。よって、液晶表示装置の容量部を、効率的に製造することができる。

特に、下部電極７１及び容量電極３００の成膜を、ＬＰＣＶＤの条件として、温度が５５０℃以上で行われるので、成膜が多結晶状態で、かつ枚葉処理によって行われるので、不純物濃度も均一化し、かつ膜厚も均一化する。さらに、下部電極７１及び容量電極３００の成膜を、ＬＰＣＶＤの条件として、圧力が１００ｔｏｒｒ以上の高い圧力で行われるので、気相中での反応が活発になり、より成膜が多結晶状態において不純物濃度が均一となる。

次に、図８の工程（６）において、下部電極７１、誘電体膜７５及び容量電極３００の膜を一挙にパターニングして、下部電極７１、誘電体膜７５及び容量電極３００を形成して、蓄積容量７０を完成させる。

次に、図８の工程（７）に示すように、例えば、ＴＥＯＳガス等を用いた常圧又は減圧ＣＶＤ法により、好ましくはプラズマＣＶＤ法により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４２を形成する（ステップＳ１１）。容量電極３００にアルミニウムを用いた場合には、プラズマＣＶＤで低温成膜する必要がある。この第２層間絶縁膜４２の膜厚は、例えば約５００〜１５００ｎｍ程度とする。次に、ステップＳ１２において、第２層間絶縁膜４２に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８１、８０１及び８８２を形成するために第２層間絶縁膜４２を開孔するように除去する。この際、コンタクトホール８１は半導体層１ａの高濃度ソース領域１ｄに通ずるように、コンタクトホール８０１は容量電極３００へ通ずるように、また、コンタクトホール８８２は中継電極７１９に通ずるように、それぞれ形成される。

次に、ステップＳ１３において、図８の工程（８）に示すように、第２層間絶縁膜４２上の全面に、スパッタリング等により、遮光性のアルミニウム等の低抵抗金属や金属シリサイド等を金属膜として、約１００〜５００ｎｍ程度の厚さ、好ましくは約３００ｎｍに堆積する。そして、フォトリソグラフィ及びエッチングにより、所定パターンをもつデータ線６ａを形成する。この際、当該パターニング時においては、シールド層用中継層６ａ１及び第２中継層６ａ２もまた同時に形成される。シールド層用中継層６ａ１は、コンタクトホール８０１を覆うように形成されるとともに、第２中継層６ａ２は、コンタクトホール８８２を覆うように形成されることになる。

次に、これらの上層の全面にプラズマＣＶＤ法等によって窒化チタンからなる膜を形成した後、これがデータ線６ａ上にのみ残存するように、パターニング処理を実施する（図８の工程（８）における符号４１ＴＮ参照）。ただし、該窒化チタンからなる層をシールド層用中継層６ａ１及び第２中継層６ａ２上にも残存するように形成してよいし、場合によってはＴＦＴ基板１０の全面に関して残存するように形成してもよい。また、アルミニウムの成膜時に同時に成膜して、一括してエッチングしても良い。

次に、図８の工程（９）に示すように、データ線６ａ等の上を覆うように、例えばＴＥＯＳガス等を用いた常圧又は減圧ＣＶＤ法により、好ましくは低温成膜できるプラズマＣＶＤ法により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜４３を形成する（ステップＳ１４）。この第３層間絶縁膜４３の膜厚は、例えば約５００〜３５００ｎｍ程度とする。

次に、ステップＳ１５において、図５に示すように、第３層間絶縁膜４３を例えばＣＭＰを用いて平坦化する。

次に、ステップＳ１６において、第３層間絶縁膜４３に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８０３及び８０４を形成するように第３層間絶縁膜４３を開孔する。この際、コンタクトホール８０３は前記のシールド層用中継層６ａ１に通ずるように、また、コンタクトホール８０４は第２中継層６ａ２に通ずるように、それぞれ形成されることになる。

次に、ステップＳ１７において、第３層間絶縁膜４３の上には、スパッタリング法、或いはプラズマＣＶＤ法等により、シールド層４００の金属膜を形成する。ここでまず、第３層間絶縁膜４３の直上には、例えばアルミニウム等の低抵抗な材料を用いて下層膜を形成し、次いで、この下層膜上に、例えば窒化チタン等その他後述の画素電極９ａを構成するＩＴＯと電蝕を生じない材料を用いて上層膜を形成し、最後に、下層膜及び上層膜をともにパターニングすることで、２層構造を有するシールド層４００が形成される。なお、この際、シールド層４００とともに、第３中継電極４０２もまた形成される。

次に、例えばＴＥＯＳガス等を用いた常圧又は減圧ＣＶＤ法により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第４層間絶縁膜４４を形成する（ステップＳ１８）。この第４層間絶縁膜４４の膜厚は、例えば約５００〜１５００ｎｍ程度とする。

次に、ステップＳ１９において、図４に示すように、第４層間絶縁膜４４を例えばＣＭＰを用いて平坦化する。次いで、第４層間絶縁膜４４に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８９を形成するように第４層間絶縁膜４４を開孔する（ステップＳ２０）。この際、コンタクトホール８９は前記の第３中継電極４０２に通ずるように形成されることになる。

次に、第４層間絶縁膜４４上に、スパッタ処理等により、ＩＴＯ膜等の透明導電性膜を、約５０〜２００ｎｍの厚さに堆積する。そして、フォトリソグラフィ及びエッチングにより、画素電極９ａを形成する（ステップＳ２１）。

以上のようにして、ＴＦＴ基板１０の各層が形成される。特に、図１０の製造ステップ中、ステップＳ１０における各ステップＳ１０ａから１０ｄは、枚葉処理装置によって行われるので、電気光学装置の容量部の製造工程が非常に短時間で行うことが可能となった。

なお、上述した実施の形態では、下部電極７１と容量電極３００のポリシリコン膜を、多結晶状態で成膜していたが、ポリシリコン膜の成膜は、アモルファス状態でシリコン膜を堆積した後に、結晶化するようにしてもよい。このように、アモルファス状態でシリコン膜を堆積した後に結晶化して、ポリシリコン膜の成膜を行っても、電気光学装置の容量部の製造工程が非常に短時間で行うことが可能となる。

なお、当該電気光学装置を、反射型として用いる場合には、アルミニウム（ＡＬ）等の反射率の高い不透明な材料によって画素電極９ａを形成してもよい。次に、画素電極９ａの上に、ポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角をもつように、かつ所定方向でラビング処理を施すこと等により、配向膜１６が形成される。

一方、対向基板２０については、ガラス基板等がまず用意され、額縁としての遮光膜５３が、例えば金属クロムをスパッタした後、フォトリソグラフィ及びエッチングを経て形成される。なお、これらの遮光膜５３は、導電性である必要はなく、Ｃｒ、Ｎｉ、ＡＬ等の金属材料のほか、カーボンやＴｉをフォトレジストに分散した樹脂ブラック等の材料から形成してもよい。

最後に、図１及び図２に示すように、各層が形成されたＴＦＴ基板１０と対向基板２０とは、例えば対向基板２０の４辺に沿ってシール材５２を形成すると共に、シール材５２の４隅に上下導通材１０６を形成して、配向膜１６及び２２が対面するようにシール材５２により貼り合わされる。これにより、上下導通材１０６は下端においてＴＦＴ基板１０の上下導通端子１０７に接触し、上端において対向基板２０の共通電極２１に接触する。

そして、真空吸引等により、両基板間の空間に、例えば複数種のネマテッィク液晶を混合してなる液晶が吸引されて、所定層厚の液晶層５０が形成される。

なお、シール材５２は、両基板を貼り合わせるため、例えば紫外線硬化樹脂、熱硬化樹脂等からなり、紫外線、加熱等により硬化させられたものである。また、このシール材５２中には、本実施形態における液晶装置を、液晶装置がプロジェクタ用途のように小型で拡大表示を行う液晶装置に適用するのであれば、両基板間の距離（基板間ギャップ）を所定値とするためのグラスファイバ、あるいはガラスビーズ等のキャップ材（スペーサ）が散布されている。あるいは、当該液晶装置を液晶ディスプレイや液晶テレビのように大型で等倍表示を行う液晶装置に適用するのであれば、このようなギャップ材は、液晶層５０中に含まれてよい。液晶装置の使用時には、外部接続端子にＦＰＣの銅箔パターンを接続する。

なお、走査線１１ａ及びゲート電極３ａに供給される走査信号遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでもよいことは言うまでもない。また、データ線駆動回路１０１を画像表示領域１０ａの辺に沿って両側に配列してもよい。

また、ＴＦＴ基板１０上には、これらのデータ線駆動回路１０１、走査線駆動回路１０４等に加えて、複数のデータ線６ａに画像信号を所定のタイミングで印加するサンプリング回路、複数のデータ線６ａに所定電圧レベルのプリチャージ信号を画像信号に先行して各々供給するプリチャージ回路、製造途中や出荷時の当該電気光学装置の品質、欠陥等を検査するための検査回路等を形成してもよい。

また、上述した実施形態においては、データ線駆動回路１０１及び走査線駆動回路１０４をＴＦＴ基板１０上に設ける代わりに、例えばＴＡＢ（Tape Automated Bonding）基板上に実装された駆動用ＬＳＩに、ＴＦＴ基板１０の周辺部に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。また、対向基板２０の投射光が入射する側及びＴＦＴ基板１０の出射光が出射する側には、それぞれ、例えばＴＮ（Twisted Nematic）モード、ＶＡ（Vertically Aligned）モード、ＰＤＬＣ（Polymer Dispersed Liquid Crystal）モード等の動作モードや、ノーマリーホワイトモード・ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板等が所定の方向で配置される。

また、上記実施の形態は、電気光学装置として液晶装置の例について説明したが、パッシブマトリクス型の液晶表示装置だけでなく、アクティブマトリクス型の液晶表示装置（例えば、ＴＦＴやＴＦＤ（薄膜ダイオード）をスイッチング素子として備えた液晶表示パネル）にも同様に適用することが可能である。また、液晶表示パネルだけでなく、エレクトロルミネッセンス装置、有機エレクトロルミネッセンス装置、プラズマディスプレイ装置、電気泳動ディスプレイ装置、電気放出素子を用いた装置（Field Emission Display 及びSurface-Conduction Electron-Emission Display等）等の各種の電気光学装置においても本発明を同様に適用することが可能である。

本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。

本発明の実施の形態に係わる液晶装置を対向基板側から見た平面図。 図１のＨ−Ｈ'線の位置で切断して示す液晶装置の断面図。 液晶装置の画素領域を構成する複数の画素における各種素子等の等価回路図。 液晶装置の画素構造を詳細に示す断面図。 本実施の形態のＴＦＴ基板の各層の成膜パターンを示す平面図。 図５中の要部の成膜パターンを示す平面図。 液晶装置用基板の製造方法を断面図によって工程順に示す工程図。 液晶装置用基板の製造方法を断面図によって工程順に示す工程図。 各成膜層の製造方法を示すフローチャート。 複数の枚葉処理装置から構成される製造装置を説明するための図。

符号の説明

１０ ＴＦＴ基板、２０ 対向基板、７０ 蓄積容量、７１ 下部電極、７５ 誘電体膜、３００ 容量電極、１０２２ａ，１０２２ｂ，１０２２ｃ 枚葉処理装置

Claims (8)

1. 電気光学装置における容量部の電極となるポリシリコン膜を、枚葉処理によって多結晶状態で成膜することを特徴とする電気光学装置の製造方法。
2. 前記ポリシリコン膜は、不純物がドープされたポリシリコン膜であることを特徴とする請求項１に記載の電気光学装置の製造方法。
3. 前記電気光学装置は、液晶表示装置であって、前記容量部は、前記液晶表示装置の各画素電極に設けられた蓄積容量であることを特徴とする請求項１または請求項２に記載の電気光学装置の製造方法。
4. 前記ポリシリコン膜の成膜は、５５０℃以上で行われることを特徴とする請求項１から請求項３のいずれかに記載の電気光学装置の製造方法。
5. 前記ポリシリコン膜の成膜は、１００ｔｏｒｒ以上で行われることを特徴とする請求項１から請求項４のいずれかに記載の電気光学装置の製造方法。
6. 電気光学装置における容量部の電極となるポリシリコン膜の成膜を、枚葉処理によって行うことを特徴とする電気光学装置の製造方法。
7. 前記ポリシリコン膜の成膜は、アモルファス状態でシリコン膜を堆積した後に、結晶化することによって行うことを特徴とする請求項６に記載の電気光学装置の製造方法。
8. 前記ポリシリコン膜の成膜は、多結晶状態で成膜することを特徴とする請求項６に記載の電気光学装置の製造方法。
   

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