JP4720323B2 - 成膜方法、膜形成方法、成膜装置及び膜形成装置並びに電気光学装置の製造方法、電気光学装置及び電子機器 - Google Patents

Description

本発明は、薄膜トランジスタを用いる液晶装置等に好適な成膜方法、膜形成方法、成膜装置及び膜形成装置並びに電気光学装置の製造方法、電気光学装置及び電子機器に関する。

一般に電気光学装置、例えば、電気光学物質に液晶を用いて所定の表示を行う液晶装置は、一対の基板間に液晶が挟持された構成となっている。このうち、ＴＦＴ駆動、ＴＦＤ駆動等によるアクティブマトリクス駆動方式の液晶装置等の電気光学装置においては、縦横に夫々配列された多数の走査線（ゲート線）及びデータ線（ソース線）の各交点に対応して、画素電極及びスイッチング素子を基板（アクティブマトリクス基板）上に設けて構成される。

ＴＦＴ素子等のスイッチング素子は、ゲート線に供給されるオン信号によってオンとなり、ソース線を介して供給される画像信号を画素電極（透明電極（ＩＴＯ））に書込む。これにより、画素電極と対向電極との間の液晶層に画像信号に基づく電圧を印加して、液晶分子の配列を変化させる。こうして、画素の透過率を変化させ、画素電極及び液晶層を通過する光を画像信号に応じて変化させて画像表示を行う。

このようなスイッチング素子を構成する素子基板は、ガラス又は石英基板上に、所定のパターンを有する半導体薄膜、絶縁性薄膜（層間絶縁膜）及び導電性薄膜を積層することによって構成される。即ち、各種膜の成膜工程とフォトリソグラフィ工程の繰返しによって、ＴＦＴ基板等は形成されている。

例えば、ＴＦＴ素子を構成する半導体層とその上下の層との間にも層間絶縁膜が形成される。ＴＦＴ素子を構成する半導体層の上下の層間絶縁膜としては、特にＴＦＴ素子を保護する観点から十分な膜厚の層間絶縁膜が用いられる。例えば、成膜レートが高く被覆性が良好なものとして、減圧ＣＶＤによるＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガスを用いた膜（以下、ＴＥＯＳ膜という）やＨＴＯ（High Telperature oxide）膜が多用されている。

このようなＣＶＤ法によって絶縁膜を形成した例として特許文献１に記載の装置がある。
特開平６−１３３７８号公報

ところで、このような減圧ＣＶＤ法では、膜の形成後に、焼成を行うようになっている。この焼成は、膜の成膜温度よりも高い温度雰囲気下で行われる。従って、焼成に際して成膜された膜には熱膨張、熱収縮が伴う。即ち、焼成に際して成膜された膜には急激な熱衝撃が加えられることになり、場合によっては、膜最表面の急激な熱膨張によって、膜が塑性変形領域に突入し、クラック又は下地膜からの剥がれ（ピールオフ）が発生することがあるという問題点があった。

特に、タングステンシリサイドＷＳｉ等を用いた遮光膜上にＣＶＤ法によって絶縁膜を形成する場合には、耐クラック性の低下により基板にクラックが生じやすくなってしまう。

本発明はかかる問題点に鑑みてなされたものであって、耐クラック性に優れた膜を得ることができる成膜方法、膜形成方法、成膜装置及び膜形成装置並びに電気光学装置の製造方法、電気光学装置及び電子機器を提供することを目的とする。

本発明に係る成膜方法は、所定温度の炉内に基板を挿入する工程と、前記炉内を加熱する工程と、前記炉内の基板に膜を堆積させる工程と、前記膜堆積工程後に、前記炉内を前記加熱工程の加熱速度よりも遅い冷却速度で冷却する工程と、前記冷却する工程後に、前記炉内から前記基板を取り出す工程と、前記基板を取り出す工程の前に、前記炉の周囲の温度を上昇させる加熱工程とを具備したことを特徴とする。

このような構成によれば、基板を炉内に挿入して、加熱する。炉内が所定の温度に到達すると、基板に膜を堆積させる。膜堆積工程が終了すると、炉を冷却する。この場合には、加熱の速度よりも遅い冷却速度で冷却する。これにより、冷却速度を例えば十分に遅くすることができ、膜中の冷却速度を均一化して、膜最表面と膜内部との熱収縮速度差を小さくし、ストレスを緩和することができる。また、冷却速度を低速化していることから、高いアニール効果を得ることができ、高温下での成膜後の原子固着時間の延長による原子の自己整合的な低ストレス化も行われることになる。こうして、堆積した膜のストレスを十分に低下させることができる。

前記冷却する工程は、前記炉内を２°Ｃ／分以下の速度で冷却することを特徴とする。

このような構成によれば、冷却速度を２°Ｃ／分以下とすることによって、ストレスを急激に低下させることができる。

前記基板を取り出す工程は、前記炉内の温度が前記基板を前記炉内に挿入した時の待機温度以下になった後に、前記炉内から前記基板を取り出すことを特徴とする。

このような構成によれば、炉内から基板を取り出す時に熱衝撃が加わる。この場合でも、炉内の温度が基板挿入時の待機温度以下になった後に、基板を取り出しているので、膜に対する熱衝撃を抑制することができ、クラックの発生を抑制することができる。

前記基板を取り出す工程は、前記炉内の温度が４００°Ｃ以下になった後に、前記炉内から前記基板を取り出すことを特徴とする。

このような構成によれば、基板が炉内から取り出されるときの炉内外の温度差が比較的小さいので、熱衝撃を急激に低下させることができる。

前記基板を取り出す工程の前に、前記炉の周囲の温度を上昇させる加熱工程とを更に具備したことを特徴とする。

このような構成によれば、基板が炉内から取り出されるときの炉内外の温度差が比較的小さいので、熱衝撃を急激に低下させることができる。

前記炉内から前記基板を取り出す工程の前に、前記炉の周囲の温度を上昇させる加熱工程を更に具備したことを特徴とする。

このような構成によれば、基板が炉内から取り出されるときの炉内外の温度差が比較的小さいので、熱衝撃を急激に低下させることができる。

また、本発明に係る膜形成方法は、所定温度の第１の炉内に基板を挿入する工程と、前記第１の炉内を加熱する工程と、前記第１の炉内の前記基板に膜を堆積させる工程と、前記膜堆積工程後に、前記第１の炉内を前記加熱工程の加熱速度よりも遅い冷却速度で冷却する工程と、前記第１の炉内の温度が前記基板を前記第１の炉内に挿入した時の待機温度以下の保持温度になった後に、前記第１の炉内から前記基板を取り出す工程と、前記第１の炉内から取り出された前記基板をアニールするための第２の炉の温度を、前記基板を第１の炉内に挿入した時の第１の炉の待機温度以下の挿入温度に加熱する工程と、前記第１の炉内から取り出された前記基板を前記第２の炉内に挿入する工程と、前記第２の炉内を加熱して前記基板をアニールする工程とを具備したことを特徴とする。

このような構成によれば、第１の炉において膜堆積工程が終了すると、第１の炉を冷却する。この場合には、加熱の速度よりも遅い冷却速度で冷却する。これにより、低ストレス化が可能である。更に、第１の炉から取り出された基板は、第２の炉においてアニール処理される。この場合には、基板は、第１の炉内に挿入した時の第１の炉の待機温度以下の挿入温度で第２の炉内に挿入される。これにより、基板への熱衝撃を低減することができ、クラックの発生を抑制することができる。

また、前記挿入温度は、４００°Ｃ以下であることを特徴とする。

このような構成によれば、基板が炉内から取り出されるときの炉内外の温度差が比較的小さいので、熱衝撃を急激に低下させることができる。

また、本発明に係る膜形成方法は、所定温度の第１の炉内に基板を挿入する工程と、前記第１の炉内を加熱する工程と、前記第１の炉内の前記基板に膜を堆積させる工程と、前記膜堆積工程後に、前記第１の炉内を前記加熱工程の加熱速度よりも遅い冷却速度で冷却する工程と、前記第１の炉内の温度が前記基板を前記第１の炉内に挿入した時の待機温度以下の保持温度になった後に、前記第１の炉内から前記基板を取り出す工程と、前記第１の炉内から取り出された前記基板をアニールするための第２の炉の温度を、前記保持温度と同一の挿入温度に加熱する工程と、前記第１の炉内から取り出された前記基板を前記第２の炉内に挿入する工程と、前記第２の炉内を加熱して前記基板をアニールする工程とを具備したことを特徴とする。

このような構成によれば、第１の炉において膜堆積工程が終了すると、第１の炉を冷却する。この場合には、加熱の速度よりも遅い冷却速度で冷却する。これにより、低ストレス化が可能である。更に、第１の炉から取り出された基板は、第２の炉においてアニール処理される。この場合には、基板は、保持温度と同一温度の挿入温度に設定された第２の炉内に挿入される。これにより、基板への熱衝撃を低減することができ、クラックの発生を抑制することができる。

また、本発明に係る膜形成方法は、所定温度の第１の炉内に基板を挿入する工程と、前記第１の炉内を加熱する工程と、前記第１の炉内の前記基板に膜を堆積させる工程と、前記膜堆積工程後に、前記第１の炉内を前記加熱工程の加熱速度よりも遅い冷却速度で冷却する工程と、前記冷却する工程の後に、前記第１の炉内から前記基板を取り出す工程と、前記第１の炉内から前記基板を取り出して前記基板をアニールするための第２の炉に挿入する前に、前記第１及び第２の炉の周囲の温度を上昇させる加熱工程と、前記第１の炉内から取り出された前記基板を前記第２の炉内に挿入する工程と、前記第２の炉内を加熱して前記基板をアニールする工程とを具備したことを特徴とする。

このような構成によれば、第１の炉において膜堆積工程が終了すると、第１の炉を冷却する。この場合には、加熱の速度よりも遅い冷却速度で冷却する。これにより、低ストレス化が可能である。更に、第１の炉から取り出された基板は、第２の炉においてアニール処理される。この場合には、第１及び第２の炉の周囲の温度が高いので、基板に加わる熱衝撃は低減される。これにより、クラックの発生を抑制することができる。

また、前記第１の炉から基板を取り出す工程と前記第２の炉に前記基板を挿入する工程との間に、前記第１及び第２の炉の周囲の温度を上昇させる加熱工程を更に具備したことを特徴とする。

このような構成によれば、保持温度、挿入温度を制御すると共に第１及び第２の炉の周囲の温度も制御することができ、基板に加わる熱衝撃を十分に低減させることができる。

また、本発明に係る電気光学装置の製造方法は、上記膜形成方法によって絶縁膜を形成する絶縁膜形成工程を具備したことを特徴とする。

このような構成によれば、低ストレスの膜を形成することができ、クラック等の発生を防止した電気光学装置を得ることができる。

また、前記絶縁膜形成工程は、電気光学装置の遮光膜に隣接する絶縁膜を形成する工程であることを特徴とする。

このような構成によれば、低ストレスの絶縁膜を形成することができるので、絶縁膜に隣接する遮光膜にクラック等が生じることを防止することができる。

また、前記電気光学装置の遮光膜は、タングステンシリサイド膜であることを特徴とする。

このような構成によれば、遮光膜としてストレスが大きいタングステンシリサイド膜を採用した場合でも、低ストレスの絶縁膜によって遮光膜にクラック等が生じることを防止することができる。

また、本発明に係る成膜装置は、基板が収納される炉と、前記炉内を加熱する加熱手段と、前記加熱手段を制御して、前記炉内において前記基板に膜を堆積させる期間において前記炉内を加熱して成膜温度に設定すると共に、膜を堆積させる期間終了後に前記炉内の温度を前記加熱時の加熱速度よりも低い冷却速度で冷却させる制御手段とを具備したことを特徴とする。

このような構成によれば、基板を炉内に挿入して、加熱する。炉内が所定の温度に到達すると、基板に膜を堆積させる。膜堆積工程が終了すると、炉を冷却する。この場合には、加熱の速度よりも遅い冷却速度で冷却する。これにより、ストレスを緩和することができ、
また、本発明に係る成膜装置は、成膜室と、前記成膜室内に配置され、基板が収納される炉と、前記炉内を加熱する加熱手段と、前記加熱手段を制御して、前記炉内において前記基板に膜を堆積させる期間において前記炉内を加熱して成膜温度に設定すると共に、膜を堆積させる期間終了後に前記炉内の温度を前記加熱時の加熱速度よりも低い冷却速度で冷却させる制御手段と、前記成膜室の温度を制御して、前記炉内から前記基板を取り出す前に、前記成膜室の温度を上昇させる成膜室温度制御手段とを具備したことを特徴とする。

このような構成によれば、炉は成膜室内に配置される。成膜室は、成膜室温度制御手段によって室温が制御される。炉内から基板を取り出す前に、成膜室の温度が上昇されているので、基板に加わる熱衝撃を抑制することかできる。これにより、低ストレスの膜を成膜することができる。

また、本発明に係る膜形成装置は、基板が収納される第１の炉と、前記第１の炉内を加熱する第１の加熱手段と、前記第１の加熱手段を制御して、前記第１の炉内において前記基板に膜を堆積させる期間において前記第１の炉内を加熱して成膜温度に設定すると共に、膜を堆積させる期間終了後に前記第１の炉内の温度を前記加熱時の加熱速度よりも低い冷却速度で冷却させる第１の制御手段と、前記第１の炉内から取り出された前記基板をアニールするための第２の炉と、前記第２の炉内を加熱する第２の加熱手段と、前記第２の加熱手段を制御して、前記第２の炉内の基板をアニールするための加熱を行うと共に、前記第２の炉内に前記基板を挿入するときの挿入温度を前記第１の炉内から前記基板を取り出す時の保持温度に一致させる第２の制御手段とを具備したことを特徴とする。

このような構成によれば、第１の炉において膜堆積工程が終了すると、第１の炉を冷却する。この場合には、加熱の速度よりも遅い冷却速度で冷却する。これにより、低ストレス化が可能である。更に、第１の炉から取り出された基板は、第２の炉においてアニール処理される。この場合には、基板は、保持温度と同一温度の挿入温度に設定された第２の炉内に挿入される。これにより、基板への熱衝撃を低減することができ、クラックの発生を抑制することができる。

また、本発明に係る膜形成装置は、成膜室と、前記成膜室内に配置され、基板が収納される第１の炉と、前記第１の炉内を加熱する第１の加熱手段と、前記第１の加熱手段を制御して、前記第１の炉内において前記基板に膜を堆積させる期間において前記第１の炉内を加熱して成膜温度に設定すると共に、膜を堆積させる期間終了後に前記第１の炉内の温度を前記加熱時の加熱速度よりも低い冷却速度で冷却させる第１の制御手段と、前記成膜室内に配置され、前記第１の炉内から取り出された前記基板をアニールするための第２の炉と、前記第２の炉内を加熱する第２の加熱手段と、前記第２の加熱手段を制御して、前記第２の炉内の基板をアニールするための加熱を行うと共に、前記第２の炉内に前記基板を挿入するときの挿入温度を前記第１の炉内から前記基板を取り出す時の保持温度に一致させる第２の制御手段と、前記成膜室の温度を制御して、前記第１の炉内から前記基板を取り出して前記第２の炉に挿入する前に、前記成膜室の温度を上昇させる成膜室温度制御手段とを具備したことを特徴とする。

このような構成によれば、保持温度、挿入温度を制御すると共に第１及び第２の炉の周囲の温度も制御することができ、基板に加わる熱衝撃を十分に低減させることができる。

本発明に係る電気光学装置は、上記膜形成方法によって膜形成された電気光学装置用基板を備えたことを特徴とする。

このような構成によれば、低ストレスの膜が形成されているので、クラック等の発生を防止することができ、信頼性に優れた電気光学装置が得られる。

また、本発明に係る電子機器は、上記電気光学装置を用いて構成したことを特徴とする。

このような構成によれば、信頼性に優れた電子機器を得ることができる。

以下、図面を参照して本発明の実施の形態について詳細に説明する。図１は本発明の第１の実施の形態に係る膜形成装置を示す説明図である。本実施の形態はＴＦＴ基板等の液晶装置である電気光学装置の成膜に適用したものである。図２は本実施の形態において製造する電気光学装置である液晶装置をその上に形成された各構成要素と共に対向基板側から見た平面図である。図３は素子基板と対向基板とを貼り合わせて液晶を封入する組立工程終了後の液晶装置を、図２のＨ−Ｈ'線の位置で切断して示す断面図である。図４は液晶装置の画素領域を構成する複数の画素における各種素子、配線等の等価回路図である。図５は液晶装置の画素構造を詳細に示す断面図である。図６は図１中の炉１１１，１１２の構成を示す斜視図である。なお、上記各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。

先ず、図２乃至図４を参照して本実施の形態において製造される電気光学装置である液晶装置の全体構成について説明する。
液晶装置は、図２及び図３に示すように、例えば、石英基板、ガラス基板、シリコン基板を用いたＴＦＴ基板１０と、これに対向配置される、例えばガラス基板や石英基板を用いた対向基板２０との間に液晶５０を封入して構成される。対向配置されたＴＦＴ基板１０と対向基板２０とは、シール材５２によって貼り合わされている。

ＴＦＴ基板１０上には画素を構成する画素電極（ＩＴＯ）９ａ等がマトリクス状に配置される。また、対向基板２０上には全面に対向電極（ＩＴＯ）２１が設けられる。ＴＦＴ基板１０の画素電極９ａ上には、ラビング処理が施された配向膜１６が設けられている。一方、対向基板２０上の全面に渡って形成された対向電極２１上にも、ラビング処理が施された配向膜２２が設けられている。各配向膜１６，２２は、例えば、ポリイミド膜等の透明な有機膜からなる。

図４は画素を構成するＴＦＴ基板１０上の素子の等価回路を示している。図４に示すように、画素領域においては、複数本の走査線１１ａと複数本のデータ線６ａとが交差するように配線され、走査線１１ａとデータ線６ａとで区画された領域に画素電極９ａがマトリクス状に配置される。そして、走査線１１ａとデータ線６ａの各交差部分に対応してＴＦＴ３０が設けられ、このＴＦＴ３０に画素電極９ａが接続される。

ＴＦＴ３０は走査線１１ａのＯＮ信号によってオンとなり、これにより、データ線６ａに供給された画像信号が画素電極９ａに供給される。この画素電極９ａと対向基板２０に設けられた対向電極２１との間の電圧が液晶５０に印加される。また、画素電極９ａと並列に蓄積容量７０が設けられており、蓄積容量７０によって、画素電極９ａの電圧はソース電圧が印加された時間よりも例えば３桁も長い時間の保持が可能となる。蓄積容量７０によって、電圧保持特性が改善され、コントラスト比の高い画像表示が可能となる。

図５は一つの画素に着目した液晶装置の模式的断面図である。

画素電極９ａは、ＴＦＴ基板１０上に、マトリクス状に複数設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ及び走査線１１ａが設けられている。データ線６ａは、後述するように、アルミニウム膜等を含む積層構造からなり、走査線１１ａは、例えば導電性のポリシリコン膜等からなる。また、走査線１１ａは、半導体層１ａのうちチャネル領域１ａ’に対向するゲート電極３ａに電気的に接続されている。すなわち、走査線１１ａとデータ線６ａとの交差する箇所にはそれぞれ、走査線１１ａに接続されたゲート電極３ａとチャネル領域１ａ’とが対向配置されて画素スイッチング用のＴＦＴ３０が構成されている。

ＴＦＴ基板１０上には、ＴＦＴ３０や画素電極９ａの他、これらを含む各種の構成が積層構造をなして備えられている。この積層構造は、図５に示すように、下から順に、走査線１１ａを含む第１層、ゲート電極３ａを含むＴＦＴ３０等を含む第２層、蓄積容量７０を含む第３層、データ線６ａ等を含む第４層、シールド層４００等を含む第５層、画素電極９ａ及び配向膜１６等を含む第６層からなる。また、第１層及び第２層間には下地絶縁膜１２が、第２層及び第３層間には第１層間絶縁膜４１が、第３層及び第４層間には第２層間絶縁膜４２が、第４層及び第５層間には第３層間絶縁膜４３が、第５層及び第６層間には第４層間絶縁膜４４が、それぞれ設けられており、前述の各要素間が短絡することを防止している。また、これら各種の絶縁膜１２、４１、４２、４３及び４４には、例えば、ＴＦＴ３０の半導体層１ａ中の高濃度ソース領域１ｄとデータ線６ａとを電気的に接続するコンタクトホール等もまた設けられている。

本実施の形態においては、例えば、これらの下地絶縁膜１２及び第１乃至第４層間絶縁膜４１〜４４の膜形成を図１の装置を用いて行う。この中でも、下地絶縁膜１２、第１層間絶縁膜４１及び第２層間絶縁膜４２の形成に有効である。特に、本実施の形態は、ストレスが大きいタングステンシリサイド膜に隣接する下地絶縁膜１２の形成に有効である。

以下では、これらの各要素について、下から順に説明を行う。
第１層には、例えば、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの、或いは導電性ポリシリコン等からなる走査線１１ａが設けられている。走査線１１ａは、同一行に存在するＴＦＴ３０のＯＮ・ＯＦＦを一斉に制御する機能を有する。また、走査線１１ａは、画素電極９ａが形成されない領域を略埋めるように形成されており、ＴＦＴ３０に下側から入射しようとする光を遮る機能をも有している。これにより、ＴＦＴ３０の半導体層１ａにおける光リーク電流の発生を抑制し、フリッカ等のない高品質な画像表示が可能となる。

第２層には、ゲート電極３ａを含むＴＦＴ３０が設けられている。ＴＦＴ３０は、図５に示すように、ＬＤＤ（Lightly Doped Drain）構造を有しており、その構成要素としては、上述したゲート電極３ａ、例えばポリシリコン膜からなりゲート電極３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、ゲート電極３ａと半導体層１ａとを絶縁するゲート絶縁膜を含む絶縁膜２、半導体層１ａにおける低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ並びに高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを備えている。

そして、この第２層には、上述のゲート電極３ａと同一膜として中継電極７１９が形成されている。この中継電極７１９は、平面的に見て、各画素電極９ａの一辺の略中央に位置するように、島状に形成されている。中継電極７１９とゲート電極３ａとは同一膜として形成されているから、後者が例えば導電性ポリシリコン膜等からなる場合においては、前者もまた、導電性ポリシリコン膜等からなる。

なお、上述のＴＦＴ３０は、好ましくは図５に示したようにＬＤＤ構造をもつが、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに不純物の打ち込みを行わないオフセット構造をもってよいし、ゲート電極３ａをマスクとして高濃度で不純物を打ち込み、自己整合的に高濃度ソース領域及び高濃度ドレイン領域を形成するセルフアライン型のＴＦＴであってもよい。また、本実施形態では、画素スイッチング用ＴＦＴ３０のゲート電極を、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅ間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。このようにデュアルゲート、あるいはトリプルゲート以上でＴＦＴを構成すれば、チャネルとソース及びドレイン領域との接合部のリーク電流を防止でき、オフ時の電流を低減することができる。さらに、ＴＦＴ３０を構成する半導体層１ａは非単結晶層でも単結晶層でも構わない。単結晶層の形成には、貼り合わせ法等の公知の方法を用いることができる。半導体層１ａを単結晶層とすることで、特に周辺回路の高性能化を図ることができる。

以上説明した走査線１１ａの上、かつ、ＴＦＴ３０の下には、例えばＴＥＯＳ膜等からなる下地絶縁膜１２が設けられている。下地絶縁膜１２は、走査線１１ａとＴＦＴ３０とを絶縁する機能のほか、ＴＦＴ基板１０の全面に形成されることにより、ＴＦＴ基板１０の表面研磨時における荒れや、洗浄後に残る汚れ等による画素スイッチング用のＴＦＴ３０の特性変化を防止する機能を有する。上述したように、下地絶縁膜１２は、図１の装置によって形成される。

この下地絶縁膜１２には、平面的にみて半導体層１ａの両脇に、後述するデータ線６ａに沿って延びる半導体層１ａのチャネル長と同じ幅の溝（コンタクトホール）１２ｃｖが掘られており、この溝１２ｃｖに対応して、その上方に積層されるゲート電極３ａは下側に凹状に形成された部分を含んでいる。また、この溝１２ｃｖ全体を埋めるようにして、ゲート電極３ａが形成されていることにより、該ゲート電極３ａには、これと一体的に形成された側壁部３ｂが延設されるようになっている。これにより、ＴＦＴ３０の半導体層１ａは、平面的にみて側方から覆われるようになっており、少なくともこの部分からの光の入射が抑制されるようになっている。

また、この側壁部３ｂは、溝１２ｃｖを埋めるように、且つ、その下端が走査線１１ａと接するように形成されている。従って、同一行の走査線１１ａとゲート電極３ａとは、同電位となる。なお、走査線１１ａに平行するようにして、ゲート電極３ａを含む別の走査線を形成するような構造を採用してもよい。この場合においては、該走査線１１ａと該別の走査線とは、冗長的な配線構造をとることになる。これにより、例えば、該走査線１１ａの一部に何らかの欠陥があって、正常な通電が不可能となったような場合においても、当該走査線１１ａと同一の行に存在する別の走査線が健全である限り、それを介してＴＦＴ３０の動作制御を依然正常に行うことができることになる。

第３層には、蓄積容量７０が設けられている。蓄積容量７０は、ＴＦＴ３０の高濃度ドレイン領域１ｅ及び画素電極９ａに接続された画素電位側容量電極としての下部電極７１と、固定電位側容量電極としての容量電極３００とが、誘電体膜７５を介して対向配置されることにより形成されている。この蓄積容量７０によれば、画素電極９ａにおける電位保持特性を顕著に高めることが可能となる。また、蓄積容量７０は、画素電極９ａの形成領域にほぼ対応する光透過領域には至らないように形成されているため（換言すれば、遮光領域内に収まるように形成されているため）、電気光学装置全体の画素開口率は比較的大きく維持され、これにより、より明るい画像を表示することが可能である。

より詳細には、下部電極７１は、例えば導電性のポリシリコン膜からなり画素電位側容量電極として機能する。ただし、下部電極７１は、金属又は合金を含む単一層膜又は多層膜から構成してもよい。また、この下部電極７１は、画素電位側容量電極としての機能のほか、画素電極９ａとＴＦＴ３０の高濃度ドレイン領域１ｅとを中継接続する機能をもつ。この中継接続は、後述するように、前記中継電極７１９を介して行われている。

容量電極３００は、蓄積容量７０の固定電位側容量電極として機能する。容量電極３００を固定電位とするためには、固定電位とされた後述するシールド層４００と電気的接続が図られることによりなされている。

そして、この容量電極３００は、ＴＦＴ基板１０上において、各画素に対応するように島状に形成されており、下部電極７１は、当該容量電極３００とほぼ同一形状を有するように形成されている。これにより、蓄積容量７０は、平面的に無駄な広がりを有さず、即ち画素開口率を低落させることなく、且つ、当該状況下で最大限の容量値を実現し得ることになる。すなわち、蓄積容量７０は、より小面積で、より大きな容量値をもつ。

誘電体膜７５は、図５に示すように、例えば膜厚５〜２００ｎｍ程度の比較的薄いＨＴＯ（High Telperature oxide）膜、ＬＴＯ（Low Telperature oxide）膜等の酸化シリコン膜、あるいは窒化シリコン膜等から構成される。蓄積容量７０を増大させる観点からは、膜の信頼性が十分に得られる限りにおいて、誘電体膜７５は薄いほどよい。そして、この誘電体膜７５は、図５に示すように、下層に酸化シリコン膜７５ａ、上層に窒化シリコン膜７５ｂからなる２層構造を有する。比較的誘電率の大きい窒化シリコン膜７５ｂが存在することにより、蓄積容量７０の容量値を増大させることが可能となると共に、酸化シリコン膜７５ａが存在することにより、蓄積容量７０の耐圧性を低下せしめることがない。このように、誘電体膜７５を２層構造とすることにより、相反する２つの作用効果を享受することが可能となる。

また、窒化シリコン膜７５ｂが存在することにより、ＴＦＴ３０に対する水の浸入を未然に防止することが可能となっている。これにより、ＴＦＴ３０におけるスレッショルド電圧の上昇という事態を招来することがなく、比較的長期の装置運用が可能となる。なお、本実施の形態では、誘電体膜７５は、２層構造を有するものとなっているが、例えば酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜等というような３層構造や、あるいはそれ以上の積層構造を有するように構成してもよい。

以上説明したＴＦＴ３０ないしゲート電極３ａ及び中継電極７１９の上、かつ、蓄積容量７０の下には、図１の減圧ＣＶＤ装置による第１層間絶縁膜４１が形成されている。そして、この第１層間絶縁膜４１には、ＴＦＴ３０の高濃度ソース領域１ｄと後述するデータ線６ａとを電気的に接続するコンタクトホール８１が、後述する第２層間絶縁膜４２を貫通しつつ開孔されている。また、第１層間絶縁膜４１には、ＴＦＴ３０の高濃度ドレイン領域１ｅと蓄積容量７０を構成する下部電極７１とを電気的に接続するコンタクトホール８３が開孔されている。

さらに、この第１層間絶縁膜４１には、蓄積容量７０を構成する画素電位側容量電極としての下部電極７１と中継電極７１９とを電気的に接続するためのコンタクトホール８８１が開孔されている。更に加えて、第１層間絶縁膜４１には、中継電極７１９と後述する第２中継電極６ａ２とを電気的に接続するコンタクトホール８８２が、後述する第２層間絶縁膜４２を貫通しつつ開孔されている。

図５に示すように、コンタクトホール８８２は、蓄積容量７０以外の領域に形成されており、下部電極７１を一旦下層の中継電極７１９に迂回させてコンタクトホール８８２を介して上層に引き出していることから、下部電極７１を上層の画素電極９ａに接続する場合でも、下部電極７１を誘電体膜７５及び容量電極３００よりも広く形成する必要がない。従って、下部電極７１、誘電体膜７５及び容量電極３００を１エッチング工程で同時にパターニングすることができる。これにより、下部電極７１、誘電体膜７５及び容量電極３００の各エッチングレートの制御が容易となり、膜厚等の設計の自由度を増大させることが可能である。

また、誘電体膜７５は下部電極７１及び容量電極３００と同一形状に形成され広がりを有していないことから、ＴＦＴ３０の半導体層１ａに対する水素化処理を行うような場合において、該処理に用いる水素を、蓄積容量７０周辺の開口部を通じて半導体層１ａにまで容易に到達させることが可能となるという作用効果を得ることも可能となる。

第４層には、データ線６ａが設けられている。このデータ線６ａは、ＴＦＴ３０の半導体層１ａの延在する方向に一致するように、ストライプ状に形成されている。このデータ線６ａは、図５に示すように、下層より順に、アルミニウムからなる層（図５における符号４１Ａ）、窒化チタンからなる層（図５における符号４１ＴＮ参照）、窒化シリコン膜からなる層（図５における符号４０１）の三層構造を有する膜として形成されている。窒化シリコン膜は、その下層のアルミニウム層と窒化チタン層を覆うように少し大きなサイズにパターンニングされている。このうちデータ線６ａが、比較的低抵抗な材料たるアルミニウムを含むことにより、ＴＦＴ３０、画素電極９ａに対する画像信号の供給を滞りなく実現することができる。他方、データ線６ａ上に水分の浸入をせき止める作用に比較的優れた窒化シリコン膜が形成されることにより、ＴＦＴ３０の耐湿性向上を図ることができ、その寿命長期化を実現することができる。窒化シリコン膜は、プラズマ窒化シリコン膜が望ましい。

また、この第４層には、データ線６ａと同一膜として、シールド層用中継層６ａ１及び第２中継電極６ａ２が形成されている。これらは、平面的に見ると、データ線６ａと連続した平面形状を有するように形成されているのではなく、各者間はパターニング上分断されるように形成されている。シールド層用中継層６ａ１及び第２中継電極６ａ２は、データ線６ａと同一工程で、下層より順に、アルミニウムからなる層、窒化チタンからなる層、プラズマ窒化膜からなる層の三層構造を有する膜として形成されている。そして、プラズマ窒化膜は、その下層のアルミニウム層と窒化チタン層を覆うように少し大きなサイズにパターンニングされている。窒化チタン層は、シールド層用中継層６ａ１、第２中継電極６ａ２に対して形成するコンタクトホール８０３，８０４のエッチングの突き抜け防止のためのバリアメタルとして機能する。また、シールド層用中継層６ａ１及び第２中継電極６ａ２上に、水分の浸入をせき止める作用に比較的優れたプラズマ窒化膜が形成されることにより、ＴＦＴ３０の耐湿性向上を図ることができ、その寿命長期化を実現することができる。尚、プラズマ窒化膜としては、プラズマ窒化シリコン膜が望ましい。

蓄積容量７０の上、かつ、データ線６ａの下には、図１の減圧ＣＶＤ装置による第２層間絶縁膜４２が形成されている。この第２層間絶縁膜４２には、ＴＦＴ３０の高濃度ソース領域１ｄとデータ線６ａとを電気的に接続するコンタクトホール８１が開孔されているとともに、前記シールド層用中継層６ａ１と蓄積容量７０の上部電極たる容量電極３００とを電気的に接続するコンタクトホール８０１が開孔されている。さらに、第２層間絶縁膜４２には、第２中継電極６ａ２と中継電極７１９とを電気的に接続するためのコンタクトホール８８２が形成されている。

第５層には、シールド層４００が形成されている。このシールド層４００は、平面的にみると、格子状に形成されている。このシールド層４００は、画素電極９ａが配置された画像表示領域１０ａからその周囲に延設され、定電位源と電気的に接続されることで、固定電位とされている。なお、定電位源としては、後述するデータ線駆動回路１０１に供給される正電源や負電源の定電位源でもよいし、対向基板２０の対向電極２１に供給される定電位源でも構わない。

また、第５層には、このようなシールド層４００と同一膜として、中継層としての第３中継電極４０２が形成されている。この第３中継電極４０２は、後述のコンタクトホール８９を介して、第２中継電極６ａ２及び画素電極９ａ間の電気的接続を中継する機能を有する。なお、これらシールド層４００及び第３中継電極４０２間は、平面形状的に連続して形成されているのではなく、両者間はパターニング上分断されるように形成されている。

他方、上述のシールド層４００及び第３中継電極４０２は、下層にアルミニウムからなる層、上層に窒化チタンからなる層の２層構造を有している。また、第３中継電極４０２において、下層のアルミニウムからなる層は、第２中継電極６ａ２と接続され、上層の窒化チタンからなる層は、ＩＴＯ等からなる画素電極９ａと接続されるようになっている。アルミニウムとＩＴＯとを直接に接続した場合には、両者間において電蝕が生じてしまい、アルミニウムの断線、あるいはアルミナの形成による絶縁等のため、好ましい電気的接続が実現されない。これに対し、窒化チタンとＩＴＯとが接続されていることから、コンタクト抵抗が低く良好な接続性が得られる。

さらには、シールド層４００及び第３中継電極４０２は、光反射性能に比較的優れたアルミニウムを含み、且つ、光吸収性能に比較的優れた窒化チタンを含むことから、遮光層として機能し得る。すなわち、これらによれば、ＴＦＴ３０の半導体層１ａに対する入射光（図５参照）の進行を、その上側でさえぎることが可能である。なお、このような遮光機能は、上述した容量電極３００及びデータ線６ａについても同様にいえる。これらシールド層４００、第３中継電極４０２、容量電極３００及びデータ線６ａが、ＴＦＴ基板１０上に構築される積層構造の一部をなしつつ、ＴＦＴ３０に対する上側からの光入射を遮る上側遮光膜として機能する。

データ線６ａの上、かつ、シールド層４００の下には、第３層間絶縁膜４３が形成されている。この第３層間絶縁膜４３には、シールド層４００とシールド層用中継層６ａ１とを電気的に接続するためのコンタクトホール８０３、及び、第３中継電極４０２と第２中継電極６ａ２とを電気的に接続するためのコンタクトホール８０４がそれぞれ開孔されている。

第６層には、上述したように画素電極９ａがマトリクス状に形成され、該画素電極９ａ上に配向膜１６が形成されている。そして、この画素電極９ａ下には、第４層間絶縁膜４４が形成されている。この第４層間絶縁膜４４には、画素電極９ａ及び第３中継電極４０２間を電気的に接続するためのコンタクトホール８９が開孔されている。

第３及び第４層間絶縁膜４３，４４の表面は、ＣＭＰ（Chemical Mechanical Polishing）処理等により平坦化されている。平坦化された層間絶縁膜４３，４４の下方に存在する各種配線や素子等による段差に起因する液晶層５０の配向不良が低減される。ただし、このように第３，第４層間絶縁膜４３，４４に平坦化処理を施すのに代えて、又は加えて、ＴＦＴ基板１０、下地絶縁膜１２、第１層間絶縁膜４１、第２層間絶縁膜４２及び第３層間絶縁膜４３のうち少なくとも一つに溝を掘って、データ線６ａ等の配線やＴＦＴ３０等を埋め込むことにより、平坦化処理を行ってもよい。

また、蓄積容量７０は、下から順に画素電位側容量電極、誘電体膜及び固定電位側容量電極という３層構造を構成していたが、これとは逆の構造を構成するようにしてもよい。

また、図２及び図３に示すように、対向基板２０には表示領域を区画する額縁としての遮光膜５３が設けられている。対向基板２０の全面には、上述したように、ＩＴＯ等の透明導電性膜が対向電極２１として形成され、更に、対向電極２１の全面にはポリイミド系の配向膜２２が形成される。配向膜２２は、液晶分子に所定のプレティルト角を付与するように、所定方向にラビング処理されている。

遮光膜５３の外側の領域には液晶を封入するシール材５２が、ＴＦＴ基板１０と対向基板２０間に形成されている。シール材５２は対向基板２０の輪郭形状に略一致するように配置され、ＴＦＴ基板１０と対向基板２０を相互に固着する。シール材５２は、ＴＦＴ基板１０の１辺の一部において欠落しており、液晶５０を注入するための液晶注入口１０８が形成される。貼り合わされた素子基板１０及び対向基板２０相互の間隙には、液晶注入口１０８より液晶が注入される。液晶注入後に、液晶注入口１０８を封止材１０９で封止するようになっている。

シール材５２の外側の領域には、データ線６ａに画像信号を所定のタイミングで供給することにより該データ線６ａを駆動するデータ線駆動回路１０１及び外部回路との接続のための外部接続端子１０２がＴＦＴ基板１０の一辺に沿って設けられている。この一辺に隣接する二辺に沿って、走査線１１ａ及びゲート電極３ａに走査信号を所定のタイミングで供給することによりゲート電極３ａを駆動する走査線駆動回路１０４が設けられている。走査線駆動回路１０４は、シール材５２の内側の遮光膜５３に対向する位置においてＴＦＴ基板１０上に形成される。また、ＴＦＴ基板１０上には、データ線駆動回路１０１、走査線駆動回路１０４、外部接続端子１０２及び上下導通端子１０７を接続する配線１０５が、遮光膜５３の３辺に対向して設けられている。

上下導通端子１０７は、シール材５２のコーナー部の４箇所のＴＦＴ基板１０上に形成される。そして、ＴＦＴ基板１０と対向基板２０相互間には、下端が上下導通端子１０７に接触し、上端が対向電極２１に接触する上下導通材１０６が設けられており、上下導通材１０６によって、ＴＦＴ基板１０と対向基板２０との間で電気的な導通がとられている。

次に、下地絶縁膜１２、第１乃至第４層間絶縁膜４１〜４４を形成する減圧ＣＶＤ装置である図１の膜形成装置について説明する。

図１において、減圧ＣＶＤ装置は、基板上に膜を堆積させるための炉１１１及び形成された膜のアニール処理を行うための炉１１２を有している。

炉１１１には搬送系１１３を介して基板が配置される。搬送系１１３はキャリアトランスファ１１４及びウェハトランスファ１１５を有している。基板１１６はキャリア１１７に収納された状態で搬送される。キャリアＩ／Ｏポートに投入されたキャリア１１７は、キャリアトランスファ１１４によって搬送されて、キャリアステージに仮置きされる。

ウェハトランスファ１１５は、キャリアステージに仮置きされたキャリア１１７内から１枚ずつ基板１１６を取り出して、ボート１２０に載置する。ウェハトランスファ１１５によって、ボート１２０には、複数枚の基板１１６が収納される。ボート１２０は、図示しないエレベータ機構によって、炉１１１内に収納される。

図６は、炉１１１内を一部破断して示す断面図である。炉１１１は、ボート１２０を収納して基板１６０に成膜を行うための反応炉１１１ａと反応炉１１１ａの周囲を囲むように配置されたヒーター１１１ｂ（斜線部）とによって構成される。ヒーター１１１ｂは、炉１１１内を加熱して炉内を所望の温度にすることができるようになっている。炉１１１は、成膜ガスを各基板１１６に対して供給するための図示しないガス供給部を有する。

炉１１１内には、炉１１１内の温度を検出するためのセンサ１１１ｃが設けられている。センサ１１１ｃは炉１１１内の温度を検出して、検出結果を炉温度制御部１２１に供給するようになっている。炉温度制御部１２１は、センサ１１１ｃの出力に応じた温度制御によって、ヒーター１１１ｂの加熱を制御する。例えば、炉温度制御部１２１は、目標温度値とヒーター１１１ｂからの実測温度値との偏差をＰＩＤ（Proportinal−lntegral−Derivative）演算することで、ヒーター１１１ｂの電力を制御する手法を採用する。炉温度制御部１２１によって、炉１１１内の温度を所望の温度に設定することができる。

炉温度制御部１２１は、待機温度から膜堆積に必要な所定の温度（以下、成膜温度という）まで所定の加熱速度で炉温度を上昇させる。膜堆積時には、炉温度制御部１２１は成膜温度を一定値に維持する。そして、成膜が終了すると、炉温度制御部１２１は、炉１１１の温度を下降させて、所定の温度（以下、保持温度という）に設定する。

本実施の形態においては、炉温度制御部１２１は、成膜温度から保持温度への炉１１１の冷却に際して、待機温度から成膜温度までの加熱時の加熱速度よりも低い冷却速度で、炉温度を下降させるようになっている。また、炉温度制御部１２１は、炉１１１からボート１２０を取り出して大気開放状態にする時点における保持温度を、待機温度よりも低い温度に設定するようになっている。例えば、待機温度が約６００°Ｃであるものとすると、保持温度を、約４００°Ｃに設定するようにしてもよく、更に、室温に比較的近い温度に設定してもよい。

炉１１２はボート１３１を収納する。ボート１３１は、ボート１２０と同一のボートであってもよく、他のボートであってもよい。ボート１３１内には、炉１１１によって成膜された基板１１６が載置される。

炉１１２の構成は、図６の炉１１１と同様であり、炉１１２内の温度を加熱するための図示しないヒーターと、炉１１２内の温度を検出する図示しないセンサとを有している。このセンサは、炉１１２内の温度を検出して、検出結果を炉温度制御部１３３に供給するようになっている。炉温度制御部１３３は、センサの出力に応じた温度制御によってヒーターの加熱を制御し、炉１１２内の温度を所望の温度に設定することができるようになっている。なお、炉温度制御部１３３は、炉温度制御部１２１と同様の温度制御手法を採用することができる。

炉温度制御部１３３は、炉１１１から搬送された基板１１６が、挿入されるときの温度（以下、挿入温度という）から、アニールに必要な温度（以下、アニール温度という）まで炉１１２内の温度を上昇させる。炉温度制御部１３３は、アニールに必要な時間だけ炉１１２内の温度をアニール温度に維持する。そして、炉温度制御部１３３は、アニールが終了すると、炉１１２の温度を下降させて、所定の温度に設定するようになっている。

本実施の形態においては、炉温度制御部１３３は、成膜された基板１１６を炉１１２に挿入するときの挿入温度を、例えば室温に近く設定することができる。また、炉温度制御部１３３は、基板１１６を炉１１２に挿入するときの挿入温度を、膜堆積後の基板１１６が炉１１１から取り出されるときの保持温度に一致させるようにしてもよい。

（製造プロセス）
次に、本実施の形態に係る膜形成装置を用いて電気光学装置である液晶装置を製造する方法について図７及び図８を参照して説明する。図７は横軸に時間縦軸に温度をとって、炉１１１の温度制御を説明するためのグラフであり、図８は横軸に時間縦軸に温度をとって、炉１１２の温度制御を説明するためのグラフである。

先ず、厚さが約１．２ｍｍの石英基板（ＴＦＴ基板）１０を用意する。ここで、好ましくはＮ（窒素）等の不活性ガス雰囲気で約９００〜１３００℃での高温でアニール処理し、後に実施される高温プロセスでＴＦＴ基板１０に生じる歪が少なくなるように前処理しておく。

次に、このように処理されたＴＦＴ基板１０の全面に、タングステンシリサイド（ＷＳｉ）膜を、スパッタリングにより、１００〜５００ｎｍ程度の膜厚、好ましくは２００ｎｍの膜厚に堆積させる。そして、この金属合金膜をフォトリソグラフィ及びエッチングによりパターニングして、平面形状がストライプ状の走査線１１ａを形成する。

次に、走査線１１ａ上にＴＥＯＳ膜等による下地絶縁膜１２を形成する。本実施の形態においては、下地絶縁膜１２の形成に図１の膜形成装置を用いる。

走査線１１ａが形成されたＴＦＴ基板１０は、図１の搬送系１１３によってボート１２０に載置される。炉温度制御部１２１は、ヒーター１１１ｂを制御して、炉１１１内の温度を待機温度に設定する。なお、待機温度としては、５５０〜６５０°Ｃ、例えば６００°Ｃの温度に設定する。ＴＦＴ基板１０が載置されたボート１２０は、炉１１１内に収納する。

次に、ＴＦＴ基板１０が炉１１１に配置された状態で、所定期間だけ炉１１１を減圧する。図７の減圧期間としては、例えば、１〜１．５時間くらいの時間である。次に、炉温度制御部１２１は、ヒーター１１１ｂを制御して、炉１１１内を加熱する。この場合の加熱速度としては、例えば、５°Ｃ／分とする。炉温度制御部１２１は、加熱によって炉１１１内の温度が成膜温度に達すると、以後、炉１１１内の温度を成膜温度に維持させる。例えば、成膜温度としては、７００°Ｃの温度に設定する。

炉１１１内の温度が成膜温度に到達すると、炉１１１に図示しないガス供給部から、原料ガスを炉１１１内に導入する。原料ガスとしては、下地絶縁膜１２としてＴＥＯＳ膜を用いる場合には、ＴＥＯＳガスが用いられる。また、例えば、絶縁膜として、酸化シリコン（ＳｉＯ２）を成膜する場合には、原料ガスとして、モノシラン（ＳｉＨ4）、Ｎ2Ｏ、Ｎ2、Ｏ2、Ａｒ等を供給する。また、絶縁膜として窒化シリコン膜等を成膜することもでき、本実施の形態は成膜する膜の種類はいずれの種類であってもよい。

図７の堆積期間において、例えばＴＥＯＳ膜の成膜が行われる。例えば、下地絶縁膜１２としては、８００ｎｍの膜厚のＴＥＯＳ膜を形成する。なお、ＴＥＯＳ膜とＨＴＯ膜との積層構造によって下地絶縁膜１２を構成してもよい。この場合には、例えば、ＴＥＯＳ膜の膜厚を６００ｎｍとし、ＨＴＯ膜の膜厚は２００ｎｍとする。

所定の膜厚での成膜が終了すると、ＴＦＴ基板１０上に堆積した膜を安定化させるために、炉１１１内の温度を低下させる。本実施の形態においては、この冷却期間において、加熱期間の加熱速度よりも低速で冷却を行う。例えば、本実施の形態においては、２°Ｃ／分の冷却速度で、炉１１１内を冷却させる。即ち、炉温度制御部１２１は、ヒーター１１１ｂを制御して、毎分２°Ｃの割合で、炉１１１内の温度を冷却させる。

仮に、冷却速度が比較的速い場合には、膜の熱収縮が均一でなくなり、内部応力が深さ方向に不均一となる膜が形成されてしまう。これに対し、本実施の形態においては、冷却速度が十分に遅いことから、膜中の冷却速度が均一化され、膜最表面と膜内部との熱収縮速度差が小さく、ストレスを緩和することができる。

また、冷却速度を低速化していることから、高いアニール効果が得られ、高温下での成膜後の原子固着時間の延長による原子の自己整合的な低ストレス化も行われることになる。こうして、堆積した膜のストレスを十分に低下させることができる。

また、本実施の形態においては、ボート１２０を取り出すときの保持温度を、待機温度よりも低い温度、例えば室温に近い温度等に設定する。図７の例では、保持温度を例えば４００°Ｃに設定した例を示している。ボート１２０は、炉１１１内の温度が４００°Ｃに到達した後に、炉１１１から取り出される。

ボート１２０を炉１１１から取り出す場合には、炉１１１内の温度と室温との差によって、堆積した膜に対する熱衝撃が加わる。この場合でも、本実施の形態においては、炉１１１内の温度と室温との差が小さいことから、膜に対する熱衝撃を抑制することができ、膜最表面の急激な熱膨張に起因する塑性変形（クラック）の発生を抑制することができる。

次に、堆積した膜のアニール処理を行う。即ち、ボート１２０からＴＦＴ基板１０を取り出して、ボート１３１に載置する。炉温度制御部１３３は、炉１１２のヒーターを制御して、炉１１２内の温度を挿入温度に設定する。そして、ＴＦＴ基板１０が載置されたボート１３１を、炉１１２内に収納する。

本実施の形態においては、挿入温度としては、成膜時の保持温度に一致させる。即ち、図８における挿入温度を、図７の保持温度（例えば４００°Ｃ）に一致させるのである。ボート１２からボート１３１への基板の搬送時の温度変化が比較的小さいものとすると、挿入温度と保持温度とを一致させることによって、基板１０が炉１１２内に収納された時の熱衝撃を十分に小さくすることができる。これにより、クラックの発生を一層抑制することができる。

なお、ボート１２０，１３１が炉１１１，１１２の外にある状態でボート１２０，１３１に基板が配置されることから、挿入温度及び保持温度は、室温に近い温度の方が、熱衝撃を抑制しやすい。

次に、炉温度制御部１３３は、炉１１２のヒーターを制御して、炉１１２内の温度をアニール温度まで上昇させる。例えば、アニール温度としては、１０００°以上の温度が設定される。所定期間のアニールが終了すると、炉温度制御部１３３は、炉１１２内の温度を低下させる。なお、アニール期間前後の加熱期間及び冷却期間における加熱速度及び冷却速度については、特に制限されるものではない。

こうして、耐クラック性に優れた下地絶縁膜１２を形成することができる。

次に、半導体層１ａが形成される。即ち、先ず、下地絶縁膜１２上に、約４５０〜５５０℃、好ましくは約５００℃の比較的低温環境中で、流量約４００〜６００ｃｃ／ｍｉｎのモノシランガス、ジシランガス等を用いた減圧ＣＶＤ（例えば、圧力約２０〜４０ＰａのＣＶＤ）によってアモルファスシリコン膜が形成される。次に、窒素雰囲気中で、約６００〜７００℃にて約１〜１０時間、好ましくは４〜６時間の熱処理を施すことにより、ｐ−Ｓｉ（ポリシリコン）膜を約５０〜２００ｎｍの厚さ、好ましくは約１００ｎｍの厚さとなるまで固相成長させる。固相成長させる方法としては、ＲＴＡを使ったアニール処理でもよいし、エキシマレーザ等を用いたレーザアニールでもよい。この際、画素スイッチング用のＴＦＴ３０を、ｎチャネル型とするかｐチャネル型とするかに応じて、Ｖ族元素やＩＩＩ族元素のドーパントを僅かにイオン注入等によりドープしてもよい。そして、フォトリソグラフィ及びエッチングにより、所定パターンを有する半導体層１ａを形成する。

次に、ＴＦＴ３０を構成する半導体層１ａを約９００〜１３００°Ｃの温度、好ましくは約１０００℃の温度により熱酸化して下層ゲート絶縁膜を形成し、場合により、これに続けて減圧ＣＶＤ法等により上層ゲート絶緑膜を形成することにより、１層又は多層の高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる（ゲート絶縁膜を含む）絶縁膜２を形成する。この結果、半導体層１ａは、約３０〜１５０ｎｍの厚さ、好ましくは約３５〜５０ｎｍの厚さとなり、絶縁膜２の厚さは、約２０〜１５０ｎｍの厚さ、好ましくは約３０〜１００ｎｍの厚さとなる。

次に、画素スイッチング用のＴＦＴ３０のスレッシュホールド電圧Ｖｔｈを制御するために、半導体層１ａのうちｎチャネル領域あるいはｐチャネル領域に、ボロン等のドーパントを予め設定された所定量だけイオン注入等によりドープする。

次に、下地絶縁膜１２に対して、走査線１１ａに通ずる溝１２ｃｖを形成する。この溝１２ｃｖは、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。

次に、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、更にリン（Ｐ）を熱拡散して、このポリシリコン膜を導電化する。この熱拡散に代えて、Ｐイオンをポリシリコン膜の成膜と同時に導入したドープドシリコン膜を用いてもよい。このポリシリコン膜の膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約３５０ｎｍ程度である。そして、フォトリソグラフィ及びエッチングにより、ＴＦＴ３０のゲート電極部を含めて所定のパターンのゲート電極３ａを形成する。このゲート電極３ａ形成時において、これに延設される側壁部３ｂもまた同時に形成される。この側壁部３ｂは、前述のポリシリコン膜の堆積が溝１２ｃｖの内部に対しても行われることで形成される。この際、該溝１２ｃｖの底が走査線１１ａに接していることにより、側壁部３ｂ及び走査線１１ａは電気的に接続されることになる。更に、このゲート電極３ａのパターニング時、これと同時に、中継電極７１９もまた形成される。

次に、前記半導体層１ａについて、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ、並びに、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成する。

ここでは、ＴＦＴ３０をＬＤＤ構造をもつｎチャネル型のＴＦＴとする場合を説明すると、具体的にまず、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを形成するために、ゲート電極３ａをマスクとして、Ｐ等のＶ族元素のドーパントを低濃度で（例えば、Ｐイオンを１〜３×１０¹³ｃｍ²のドーズ量にて）ドープする。これによりゲート電極３ａ下の半導体層１ａはチャネル領域１ａ’となる。このときゲート電極３ａがマスクの役割を果たすことによって、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃは自己整合的に形成されることになる。次に、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、ゲート電極３ａよりも幅の広い平面パターンを有するレジスト層をゲート電極３ａ上に形成する。その後、Ｐ等のＶ族元素のドーパントを高濃度で（例えば、Ｐイオンを１〜３×１０¹⁵／ｃｍ²のドーズ量にて）ドープする。

なお、このように低濃度と高濃度の２段階に分けて、ドープを行わなくてもよい。例えば、低濃度のドープを行わずに、オフセット構造のＴＦＴとしてもよく、ゲート電極３ａ（ゲート電極）をマスクとして、Ｐイオン・Ｂイオン等を用いたイオン注入技術によりセルフアライン型のＴＦＴとしてもよい。この不純物のドープにより、ゲート電極３ａは更に低抵抗化される。

次に、ゲート電極３ａ上に、下地絶縁膜１２と同様に、図１の膜形成装置を用いて、第１層間絶縁膜４１を形成する。これにより、第１層間絶縁膜４１は、耐クラック性に優れた膜として形成される。なお、第１層間絶縁膜４１の膜厚は、例えば約５００〜２０００ｎｍ程度とする。

次に、第１層間絶縁膜４１に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８３及びコンタクトホール８８１を開孔する。この際、前者は半導体層１ａの高濃度ドレイン領域１ｅに通ずるように、後者は中継電極７１９へ通ずるように、それぞれ形成される。

次に、第１層間絶縁膜４１上に、Ｐｔ等の金属膜やポリシリコン膜を、減圧ＣＶＤやスパッタリングにより、１００〜５００ｎｍ程度の膜厚に成膜して、所定パターンをもつ下部電極７１の金属膜を形成する。この場合の金属膜の成膜は、コンタクトホール８３及びコンタクトホール８８１の両者が埋められるように行われ、これにより、高濃度ドレイン領域１ｅ及び中継電極７１９と下部電極７１との電気的接続が図られる。

次いで、下部電極７１上に、誘電体膜７５の膜を形成する。この誘電体膜７５は、絶縁膜２の場合と同様に、一般にＴＦＴゲート絶縁膜を形成するのに用いられる各種の公知技術により形成可能である。酸化シリコン膜７５ａは前述の熱酸化、或いはＣＶＤ法等によって形成され、その後に、窒化シリコン膜７５ｂが減圧ＣＶＤ法等によって形成される。この誘電体膜７５は、薄くする程、蓄積容量７０は大きくなるので、結局、膜破れなどの欠陥が生じないことを条件に、膜厚５０ｎｍ以下のごく薄い絶縁膜となるように形成すると有利である。次に、誘電体膜７５上に、ポリシリコン膜やＡＬ（アルミニウム）等の金属膜を、減圧ＣＶＤ又はスパッタリングにより、約１００〜５００ｎｍ程度の膜厚に成膜して、容量電極３００の金属膜を形成する。

次に、下部電極７１、誘電体膜７５及び容量電極３００の膜を一挙にパターニングして、下部電極７１、誘電体膜７５及び容量電極３００を形成して、蓄積容量７０を完成させる。

次に、下地絶縁膜１２と同様に、図１の膜形成装置を用いて、第２層間絶縁膜４２を形成する。この第２層間絶縁膜４２の膜厚は、例えば約５００〜１５００ｎｍ程度とする。次に、第２層間絶縁膜４２に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８１、８０１及び８８２を開孔する。この際、コンタクトホール８１は半導体層１ａの高濃度ソース領域１ｄに通ずるように、コンタクトホール８０１は容量電極３００へ通ずるように、また、コンタクトホール８８２は中継電極７１９に通ずるように、それぞれ形成される。

次に、第２層間絶縁膜４２上の全面に、スパッタリング等により、遮光性のアルミニウム等の低抵抗金属や金属シリサイド等を金属膜として、約１００〜５００ｎｍ程度の厚さ、好ましくは約３００ｎｍに堆積する。そして、フォトリソグラフィ及びエッチングにより、所定パターンをもつデータ線６ａを形成する。この際、当該パターニング時においては、シールド層用中継層６ａ１及び第２中継層６ａ２もまた同時に形成される。シールド層用中継層６ａ１は、コンタクトホール８０１を覆うように形成されるとともに、第２中継層６ａ２は、コンタクトホール８８２を覆うように形成されることになる。

次に、これらの上層の全面にプラズマＣＶＤ法等によって窒化チタンからなる膜を形成した後、これがデータ線６ａ上にのみ残存するように、パターニング処理を実施する。ただし、該窒化チタンからなる層をシールド層用中継層６ａ１及び第２中継層６ａ２上にも残存するように形成してよいし、場合によってはＴＦＴ基板１０の全面に関して残存するように形成してもよい。また、アルミニウムの成膜時に同時に成膜して、一括してエッチングしても良い。

次に、データ線６ａ等の上を覆うように、第３層間絶縁膜４３を形成する。この第３層間絶縁膜４３の膜厚は、例えば約５００〜３５００ｎｍ程度とする。次に、図１に示すように、第３層間絶縁膜４３を例えばＣＭＰを用いて平坦化する。

次に、第３層間絶縁膜４３に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８０３及び８０４を開孔する。この際、コンタクトホール８０３は前記のシールド層用中継層６ａ１に通ずるように、また、コンタクトホール８０４は第２中継層６ａ２に通ずるように、それぞれ形成されることになる。

次に、第３層間絶縁膜４３の上には、スパッタリング法、或いはプラズマＣＶＤ法等により、シールド層４００の金属膜を形成する。ここでまず、第３層間絶縁膜４３の直上には、例えばアルミニウム等の低抵抗な材料を用いて下層膜を形成し、次いで、この下層膜上に、例えば窒化チタン等その他後述の画素電極９ａを構成するＩＴＯと電蝕を生じない材料を用いて上層膜を形成し、最後に、下層膜及び上層膜をともにパターニングすることで、２層構造を有するシールド層４００が形成される。なお、この際、シールド層４００とともに、第３中継電極４０２もまた形成される。

次に、第４層間絶縁膜４４を形成する。この第４層間絶縁膜４４の膜厚は、例えば約５００〜１５００ｎｍ程度とする。次に、図１に示すように、第４層間絶縁膜４４を例えばＣＭＰを用いて平坦化する。次いで、第４層間絶縁膜４４に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８９を開孔する。この際、コンタクトホール８９は前記の第３中継電極４０２に通ずるように形成されることになる。

次に、第４層間絶縁膜４４上に、スパッタ処理等により、ＩＴＯ膜等の透明導電性膜を、約５０〜２００ｎｍの厚さに堆積する。そして、フォトリソグラフィ及びエッチングにより、画素電極９ａを形成する。

なお、当該電気光学装置を、反射型として用いる場合には、ＡＬ等の反射率の高い不透明な材料によって画素電極９ａを形成してもよい。次に、画素電極９ａの上に、ポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角をもつように、かつ所定方向でラビング処理を施すこと等により、配向膜１６が形成される。

一方、対向基板２０については、ガラス基板等がまず用意され、額縁としての遮光膜５３が、例えば金属クロムをスパッタした後、フォトリソグラフィ及びエッチングを経て形成される。なお、これらの遮光膜５３は、導電性である必要はなく、Ｃｒ、Ｎｉ、ＡＬ等の金属材料のほか、カーボンやＴｉをフォトレジストに分散した樹脂ブラック等の材料から形成してもよい。

次に、対向基板２０の全面にスパッタ処理等により、ＩＴＯ等の透明導電性膜を、約５０〜２００ｎｍの厚さに堆積することにより、対向電極２１を形成する。さらに、対向電極２１の全面にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角をもつように、かつ所定方向でラビング処理を施すこと等により、配向膜２２が形成される。

最後に、図２及び図３に示すように、各層が形成されたＴＦＴ基板１０と対向基板２０とは、例えば対向基板２０の４辺に沿ってシール材５２を形成すると共に、シール材５２の４隅に上下導通材１０６を形成して、配向膜１６及び２２が対面するようにシール材５２により貼り合わされる。これにより、上下導通材１０６は下端においてＴＦＴ基板１０の上下導通端子１０７に接触し、上端において対向基板２０の対向電極２１に接触する。

そして、真空吸引等により、両基板間の空間に、例えば複数種のネマテッィク液晶を混合してなる液晶が吸引されて、所定層厚の液晶層５０が形成される。

このように、本実施の形態においては、絶縁膜を形成する場合において、膜堆積後の冷却速度を低速化し、保持温度を室温に近づけ、更に、成膜した膜のアニール時の挿入温度を保持温度に一致させることによって、耐クラック性に優れた膜を形成している。

図９は上述した製造方法によって製造した下地絶縁膜１２のストレスと、減圧ＣＶＤ装置において一般的な温度制御を実施して成膜した下地絶縁膜とのストレスの相違を示している。一般的な温度制御においては、膜堆積後の冷却速度は、加熱速度に一致しており、例えば、５°Ｃ／分である。この温度制御下でのストレスに比べて、冷却速度を２°Ｃ／分にした場合のストレスが十分に低下していることが分かる。

また、図１０は、図５の下地絶縁膜１２、第１及び第２層間絶縁膜４１，４２を上述した製造方法によって製造した場合のＴＦＴ基板１０と、減圧ＣＶＤ装置において一般的な温度制御を実施して下地絶縁膜、第１及び第２層間絶縁膜を成膜した場合のＴＦＴ基板とについて、クラック発生率の変化を示したものである。一般的な温度制御においては、膜堆積後の冷却速度は、加熱速度に一致しており、例えば、５°Ｃ／分である。この温度制御下でのクラック発生率に比べて、冷却速度を低下させることによって、クラック発生率が次第に小さくなることが分かる。更に、クラック発生率は、２°Ｃ／分にした場合において、急激に低下していることが分かる。

なお、図９及び図１０は、アニール時の温度制御も同様に行った場合の特性を示している。

このように、本実施の形態を採用することによって、低ストレスの膜形成が可能であると共に、クラック発生率を著しく低下させることができることが分かる。

なお、図１においては、炉１１１が膜堆積用の炉で、炉１１２が膜堆積後の基板のアニール用の炉であるものとして説明したが、炉１１１，１１２がいずれも膜堆積用の炉で、図示しない３つの目の炉において基板のアニールを行う場合にも、同様に適用可能である。即ち、膜堆積用の炉については、膜堆積後の炉の冷却速度を加熱速度よりも遅い冷却速度に設定すると共に、保持温度を室温に近い温度に設定する。また、膜堆積用の炉から取り出された基板が搬入される炉については、挿入温度（基板が搬入される炉が膜堆積用の炉である場合には待機温度）を保持温度に一致させるか又は室温に近い温度に設定するのである。このように、本実施の形態は、膜堆積が連続的に行われる場合にも、適用することができる。

更に、上記実施の形態おいては、電気光学装置用の基板の絶縁膜の形成の例について説明したが、半導体基板等の絶縁膜形成にも適用可能であることは明らかである。

図１１は本発明の第２の実施の形態を示す説明図である。図１１において図１と同一の構成要素には同一符号を付して説明を省略する。

本実施の形態は、炉１１１，１１２が配置される室内の温度を調整可能にした点が第１の実施の形態と異なる。炉１１１，１１２は、成膜室１４１内に配置されている。成膜室１４１には、ヒーター１４２が設けられている。ヒーター１４２は、成膜室１４１内の温度を所望の温度に設定することができるようになっている。

なお、炉温度制御部１２１’，１３３’は、炉温度制御部１２１，１３３と同様の構成でる。炉温度制御部１２１’，１３３’は、夫々保持温度及び挿入温度を炉温度制御部１２１，１３３の設定と同一の温度にしてもよく、また、後述する搬送期間における室温の上昇に応じた温度だけ炉温度制御部１２１，１３３の設定よりも低い温度にしてもよい。

このように構成された実施の形態の動作について図１２を参照して説明する。図１２は横軸に時間をとり縦軸に温度をとって、炉１１１，１１２の温度の変化を特性Ｔ１，Ｔ２によって示している。また、特性Ｔ３は、成膜室１４１内の温度の変化を示している。成膜室１４１の室温は、ヒーター１４２によって制御されている。

図１２に示すように、炉１１１からボート１２０を取り出す搬送期間においては、室温を十分に高い温度に設定している。これにより、膜が堆積された基板が炉１１１から取り出されるときには、保持温度と室温との差が比較的小さいので、熱衝撃が十分に抑制される。

また、炉１１１によって成膜された基板を、炉１１２に挿入する場合には、室温が十分に高く設定されているので、挿入温度と室温との差が比較的小さく、基板に対する熱衝撃は十分に抑制される。

このように本実施の形態においては、基板を炉１１１から取り出す場合及び基板を炉に挿入する場合において、室温と炉内の温度との差が比較的小さいので、熱衝撃を十分に抑制することができ、ストレスを低減して、クラックの発生を抑制することができる。

なお、室温を十分に高くすることによって、保持温度及び挿入温度を比較的高い温度に設定することができ、成膜時の冷却期間及びアニール時の加熱期間を短縮することも可能である。保持温度、挿入温度及び室内の温度は、適宜設定可能である。

（電子機器）
次に、以上詳細に説明した液晶装置をライトバルブとして用いた電子機器の一例たる投射型カラー表示装置の実施形態について、その全体構成、特に光学的な構成について説明する。ここに、図１３は、投射型カラー表示装置の説明図である。

図１３において、本実施形態における投射型カラー表示装置の一例たる液晶プロジェクタ１１００は、駆動回路がＴＦＴアレイ基板上に搭載された液晶装置を含む液晶モジュールを３個用意し、それぞれＲＧＢ用のライトパルブ１００Ｒ、１００Ｇ及び１００Ｂとして用いたプロジェクタとして構成されている。液晶プロジェクタ１１００では、メタルハライドランプ等の白色光源のランプユニット１１０２から投射光が発せられると、３枚のミラー１１０６及び２枚のダイクロックミラー１１０８によって、ＲＧＢの三原色に対応する光成分Ｒ、Ｇ及びＢに分けられ、各色に対応するライトバルブ１００Ｒ、１００Ｇ及び１００Ｂにそれぞれ導かれる。この際特に、Ｂ光は、長い光路による光損失を防ぐために、入射レンズ１１２２、リレーレンズ１１２３及び出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ及び１００Ｂによりそれぞれ変調された三原色に対応する光成分は、ダイクロックプリズム１１１２により再度合成された後、投射レンズ１１１４を介してスクリーン１１２０にカラー画像として投射される。

なお、本発明の電気光学装置は、パッシブマトリクス型の液晶表示パネルだけでなく、アクティブマトリクス型の液晶パネル（例えば、ＴＦＴ（薄膜トランジスタ）やＴＦＤ（薄膜ダイオード）をスイッチング素子として備えた液晶表示パネル）にも同様に適用することが可能である。また、液晶表示パネルだけでなく、エレクトロルミネッセンス装置、有機エレクトロルミネッセンス装置、プラズマディスプレイ装置、電気泳動ディスプレイ装置、電子放出を用いた装置（Field Emission Display 及び Surface-Conduction Electron-Emitter Display 等）、ＤＰＬ（Digital Light Processing）（別名ＤＭＤ：Digital Micromirror Device）等の各種の電気光学装置においても本発明を同様に適用することが可能である。

また、本発明は、半導体基板に素子を形成する表示用デバイス、例えばＬＣＯＳ（Liquid Crystal On Silicon）等にも適用可能である。

ＬＣＯＳでは素子基板として単結晶シリコン基板を用い、画素や周辺回路に用いるスイッチング素子としてトランジスタを単結晶シリコン基板に形成する。また、画素には反射型の画素電極を用い、画素電極の下層に画素の各素子を形成する。

本発明の第１の実施の形態に係る膜形成装置を示す説明図。 本実施の形態において製造する電気光学装置である液晶装置をその上に形成された各構成要素と共に対向基板側から見た平面図。 素子基板と対向基板とを貼り合わせて液晶を封入する組立工程終了後の液晶装置を、図２のＨ−Ｈ'線の位置で切断して示す断面図。 液晶装置の画素領域を構成する複数の画素における各種素子、配線等の等価回路図。 液晶装置の画素構造を詳細に示す断面図。 図１中の炉１１１，１１２の構成を示す斜視図。 横軸に時間縦軸に温度をとって、炉１１１の温度制御を説明するためのグラフ。 横軸に時間縦軸に温度をとって、炉１１２の温度制御を説明するためのグラフ。 実施の形態の効果を説明するためのグラフ。 実施の形態の効果を説明するためのグラフ。 本発明の第２の実施の形態を示す説明図。 第２の実施の形態の動作を説明するためのグラフ。 投射型カラー表示装置の説明図。

符号の説明

１１１，１１２…炉、１１３…搬送系、１１６…基板、１２０，１３１…ボート、１２１，１３３…炉温度制御部。

Claims (17)

1. 所定温度の炉内に基板を挿入する工程と、
   前記炉内を加熱する工程と、
   前記炉内の基板に膜を堆積させる工程と、
   前記膜堆積工程後に、前記炉内を前記加熱工程の加熱速度よりも遅い冷却速度で冷却する工程と、
   前記冷却する工程後に、前記炉内から前記基板を取り出す工程と、
   前記基板を取り出す工程の前に、前記炉の周囲の温度を上昇させる加熱工程と
   を具備したことを特徴とする成膜方法。
2. 前記冷却する工程は、前記炉内を２°Ｃ／分以下の速度で冷却することを特徴とする請求項１に記載の成膜方法。
3. 前記基板を取り出す工程は、前記炉内の温度が前記基板を前記炉内に挿入した時の待機温度以下になった後に、前記炉内から前記基板を取り出すことを特徴とする請求項１に記載の成膜方法。
4. 前記基板を取り出す工程は、前記炉内の温度が４００°Ｃ以下になった後に、前記炉内から前記基板を取り出すことを特徴とする請求項３に記載の成膜方法。
5. 所定温度の第１の炉内に基板を挿入する工程と、
   前記第１の炉内を加熱する工程と、
   前記第１の炉内の前記基板に膜を堆積させる工程と、
   前記膜堆積工程後に、前記第１の炉内を前記加熱工程の加熱速度よりも遅い冷却速度で冷却する工程と、
   前記第１の炉内の温度が前記基板を前記第１の炉内に挿入した時の待機温度以下の保持温度になった後に、前記第１の炉内から前記基板を取り出す工程と、
   前記第１の炉内から取り出された前記基板をアニールするための第２の炉の温度を、前記基板を第１の炉内に挿入した時の第１の炉の待機温度以下の挿入温度に加熱する工程と、
   前記第１の炉内から取り出された前記基板を前記第２の炉内に挿入する工程と、
   前記第２の炉内を加熱して前記基板をアニールする工程とを具備したことを特徴とする膜形成方法。
6. 前記挿入温度は、４００°Ｃ以下であることを特徴とする請求項５に記載の膜形成方法。
7. 所定温度の第１の炉内に基板を挿入する工程と、
   前記第１の炉内を加熱する工程と、
   前記第１の炉内の前記基板に膜を堆積させる工程と、
   前記膜堆積工程後に、前記第１の炉内を前記加熱工程の加熱速度よりも遅い冷却速度で冷却する工程と、
   前記第１の炉内の温度が前記基板を前記第１の炉内に挿入した時の待機温度以下の保持温度になった後に、前記第１の炉内から前記基板を取り出す工程と、
   前記第１の炉内から取り出された前記基板をアニールするための第２の炉の温度を、前記保持温度と同一の挿入温度に加熱する工程と、
   前記第１の炉内から取り出された前記基板を前記第２の炉内に挿入する工程と、
   前記第２の炉内を加熱して前記基板をアニールする工程とを具備したことを特徴とする膜形成方法。
8. 所定温度の第１の炉内に基板を挿入する工程と、
   前記第１の炉内を加熱する工程と、
   前記第１の炉内の前記基板に膜を堆積させる工程と、
   前記膜堆積工程後に、前記第１の炉内を前記加熱工程の加熱速度よりも遅い冷却速度で冷却する工程と、
   前記冷却する工程の後に、前記第１の炉内から前記基板を取り出す工程と、
   前記第１の炉内から前記基板を取り出して前記基板をアニールするための第２の炉に挿入する前に、前記第１及び第２の炉の周囲の温度を上昇させる加熱工程と、
   前記第１の炉内から取り出された前記基板を前記第２の炉内に挿入する工程と、
   前記第２の炉内を加熱して前記基板をアニールする工程とを具備したことを特徴とする膜形成方法。
9. 前記第１の炉から基板を取り出す工程と前記第２の炉に前記基板を挿入する工程との間に、前記第１及び第２の炉の周囲の温度を上昇させる加熱工程を更に具備したことを特徴とする請求項５又は請求項７のいずれか一方に記載の膜形成方法。
10. 前記請求項５乃至請求項９のいずれか１つに記載の膜形成方法によって絶縁膜を形成する絶縁膜形成工程を具備したことを特徴とする電気光学装置の製造方法。
11. 前記絶縁膜形成工程は、電気光学装置の遮光膜に隣接する絶縁膜を形成する工程であることを特徴とする請求項１０に記載の電気光学装置の製造方法。
12. 前記電気光学装置の遮光膜は、タングステンシリサイド膜であることを特徴とする請求項１１に記載の電気光学装置の製造方法。
13. 成膜室と、
    前記成膜室内に配置され、基板が収納される炉と、
    前記炉内を加熱する加熱手段と、
    前記加熱手段を制御して、前記炉内において前記基板に膜を堆積させる期間において前記炉内を加熱して成膜温度に設定すると共に、膜を堆積させる期間終了後に前記炉内の温度を前記加熱時の加熱速度よりも低い冷却速度で冷却させる制御手段と、
    前記成膜室の温度を制御して、前記炉内から前記基板を取り出す前に、前記成膜室の温度を上昇させる成膜室温度制御手段とを具備したことを特徴とする成膜装置。
14. 基板が収納される第１の炉と、
    前記第１の炉内を加熱する第１の加熱手段と、
    前記第１の加熱手段を制御して、前記第１の炉内において前記基板に膜を堆積させる期間において前記第１の炉内を加熱して成膜温度に設定すると共に、膜を堆積させる期間終了後に前記第１の炉内の温度を前記加熱時の加熱速度よりも低い冷却速度で冷却させる第１の制御手段と、
    前記第１の炉内から取り出された前記基板をアニールするための第２の炉と、
    前記第２の炉内を加熱する第２の加熱手段と、
    前記第２の加熱手段を制御して、前記第２の炉内の基板をアニールするための加熱を行うと共に、前記第２の炉内に前記基板を挿入するときの挿入温度を前記第１の炉内から前記基板を取り出す時の保持温度に一致させる第２の制御手段とを具備したことを特徴とする膜形成装置。
15. 成膜室と、
    前記成膜室内に配置され、基板が収納される第１の炉と、
    前記第１の炉内を加熱する第１の加熱手段と、
    前記第１の加熱手段を制御して、前記第１の炉内において前記基板に膜を堆積させる期間において前記第１の炉内を加熱して成膜温度に設定すると共に、膜を堆積させる期間終了後に前記第１の炉内の温度を前記加熱時の加熱速度よりも低い冷却速度で冷却させる第１の制御手段と、
    前記成膜室内に配置され、前記第１の炉内から取り出された前記基板をアニールするための第２の炉と、
    前記第２の炉内を加熱する第２の加熱手段と、
    前記第２の加熱手段を制御して、前記第２の炉内の基板をアニールするための加熱を行うと共に、前記第２の炉内に前記基板を挿入するときの挿入温度を前記第１の炉内から前記基板を取り出す時の保持温度に一致させる第２の制御手段と、
    前記成膜室の温度を制御して、前記第１の炉内から前記基板を取り出して前記第２の炉に挿入する前に、前記成膜室の温度を上昇させる成膜室温度制御手段とを具備したことを特徴とする膜形成装置。
16. 前記請求項５乃至請求項９のいずれか１つに記載の膜形成方法によって膜形成された電気光学装置用基板を備えたことを特徴とする電気光学装置。
17. 請求項１６に記載の電気光学装置を用いて構成したことを特徴とする電子機器。

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