JP4218494B2 - 半導体装置用基板の製造方法 - Google Patents

Description

本発明は、液晶装置用基板等の層が積層される半導体装置用基板及びその製造方法並びに電気光学装置に関する。

一般に電気光学装置、例えば、電気光学物質に液晶を用いて所定の表示を行う液晶装置は、一対の基板間に液晶が挟持された構成となっている。このうち、ＴＦＴ駆動、ＴＦＤ駆動等によるアクティブマトリクス駆動方式の液晶装置等の電気光学装置においては、縦横に夫々配列された多数の走査線（ゲート線）及びデータ線（ソース線）の各交点に対応して、画素電極及びスイッチング素子を基板（アクティブマトリクス基板）上に設けて構成される。

スイッチング素子を構成するＴＦＴ素子は、ゲート線に供給されるオン信号によってオンとなり、ソース線を介して供給される画像信号をソース・ドレイン路を介して画素電極（透明電極（ＩＴＯ））に書込む。これにより、画素電極と対向電極相互間の液晶層に画像信号に基づく電圧を印加して、液晶分子の配列を変化させる。こうして、画素の透過率を変化させ、画素電極及び液晶層を通過する光を画像信号に応じて変化させて画像表示を行う。

このようなスイッチング素子を有する素子基板は、ガラス又は石英基板上に、所定のパターンを有する半導体薄膜、絶縁性薄膜（層間絶縁膜）又は導電性薄膜を積層することによって構成される。即ち、各種膜の成膜工程とフォトリソグラフィ工程の繰返しによって、ＴＦＴ基板等は形成されている。上下の成膜層同士は、層間絶縁膜に開孔されたコンタクトホールによって電気的に接続される。例えば、ＴＦＴ素子を構成する半導体層と上層の導電材料とは、層間絶縁膜に開孔されたコンタクトホールを介して電気的に接続される。なお、半導体層の上方の成膜層としては、例えば、画素電極の電荷保持時間を長くするための付加容量を形成する容量電極層等が考えられる。

ＴＦＴ素子を構成する半導体層とその上下の層の導電材料とを電気的に接続するためにコンタクトホールに注入する材料としては、例えばリンを含有したドープドポリシリコンが採用されることがある。ドープドポリシリコンは、温度に対する安定度が高く、且つ十分な導電性を有する。

なお、ＴＦＴ素子等のトランジスタとしては、閾値電圧の上昇及びドレイン電流の低下を伴うホットキリャア効果を抑制することを目的として、ソース領域とチャンネル間及びドレイン領域とチャネル間に、低濃度の不純物拡散領域（ＬＤＤ領域（Lightly Doped Drain regions））を形成するＬＤＤ構造を採用している。ＬＤＤ領域の電圧降下によって、ドレイン端の空乏層中の電界を緩和するのである。

このようなＬＤＤ構造のＴＦＴ素子を採用した液晶装置としては、特許文献１の装置が開示されている。
特開平６−２５０２１２号公報

ところで、上述したように、液晶装置は、入射光のうち透明な画素電極を介して液晶層を通過する光の量を、画像信号によって応じて変化させることで画像表示を行っている。ところが、液晶装置内における入射光の散乱等による温度上昇によって、ＴＦＴ素子は、ソース・ドレイン間にオフリークが生じやすい状態になることがある。また、コンタクトホールに注入されているドープドポリシリコン中のリンが、半導体層のチャネル領域まで拡散して、ＴＦＴ素子のオフ抵抗が低下することもある。これらの理由から、ソース・ドレイン間のオフリークが生じてしまうことがある。特に、近年、微細化が進んでおり、コンタクトホールとチャネル領域との距離が縮まっていることから、チャネル領域へのリンの拡散が容易であり、オフリークによる画質劣化が顕著となっている。

なお、トランジスタのオフリークを低減する手法としては、半導体層のＬＤＤ領域の不純物濃度を低くする方法、半導体層の膜厚を薄くする方法等が考えられる。しかしながら、これらの手法はトランジスタのオン特性も劣化させてしまい、効果的ではない。

本発明はかかる問題点に鑑みてなされたものであって、ドープドポリシリコンからの不純物の半導体層への拡散を防止する拡散防止膜を形成することによって、リークの発生を防止して画質を向上させることができる半導体装置用基板及びその製造方法並びに電気光学装置を提供することを目的とする。

本発明に係る半導体装置用基板は、複数の層が積層された基板において、ソース及びドレインの少なくとも一方を構成する不純物拡散領域と、導電材料が構成される第１の層と、前記不純物拡散領域と前記第１の層との間の絶縁層に形成されるコンタクトホールと、前記コンタクトホール内の前記不純物拡散領域との境界部分に、イオン注入によって導電性が付与されたシリコン材料によって形成され、導電機能及び不純物拡散防止機能を有する拡散防止膜と、前記拡散防止膜上に形成されて前記第１の層の導電材料となる不純物がドープされたドープドポリシリコンとを具備したことを特徴とする。

このような構成によれば、基板上には複数の膜が積層されている。不純物拡散領域と第１の層との間の絶縁層にはコンタクトホールが形成されている。コンタクトホール内の不純物拡散領域との境界部分には、イオン注入によって導電性が付与されたシリコン材料による拡散防止膜が形成されている。拡散防止膜は、イオン注入によって導電性が付与されており、導電機能及び不純物の拡散防止機能を有する。拡散防止膜上に第１の層の導電材料となるドープドポリシリコンが形成されている。ドープドポリシリコンは、拡散防止膜を介して不純物拡散領域に電気的に接続される。拡散防止膜が不純物の拡散を防止する機能を有しており、ドープドポリシリコンから不純物が不純物拡散領域に拡散することを防止することができる。これにより、不純物拡散領域のオフ抵抗を小さく変化させることなく、リークの発生を防止して、画質を向上させることができる。

また、前記拡散防止膜と前記ドープドポリシリコンとの間に形成される酸化膜を更に具備し、前記拡散防止膜のグレインサイズが前記ドープドポリシリコンのグレインサイズよりも大きいことを特徴とする。

このような構成によれば、例えば拡散防止膜に対するアニール処理によって、イオン注入工程のダメージが低減されると共に、拡散防止膜のグレインサイズがドープドポリシリコンのグレインサイズよりも大きくなり、不純物の拡散防止効果を向上させることができる。

また、前記ドープドポリシリコンは、前記拡散防止膜及び前記酸化膜よりも広幅に形成されることを特徴とする。

このような構成によれば、ドープドポリシリコンの端部においては、下地に拡散防止膜及び酸化膜が形成されていないので、ドープドポリシリコンのパターニング時に、拡散防止膜及び酸化膜の残渣が残ることを防止することができる。

また、前記不純物拡散領域は、複数の走査線と前記複数の走査線に交差した複数のデータ線との各交差に対応して設けられる複数のスイッチング素子のチャネル領域を構成することを特徴とする。

このような構成によれば、スイッチング素子のチャネル領域のオフリークを低減することができ、複数の走査線と複数の走査線に交差した複数のデータ線との各交差に対応して設けられる画素の欠陥の発生を抑制することができる。

また、本発明に係る半導体装置用基板の製造方法は、ソース及びドレインの少なくとも一方を構成する不純物拡散領域を形成する工程と、前記不純物拡散領域と第１の層との間の絶縁層にコンタクトホールを形成する工程と、前記コンタクトホール内の前記不純物拡散領域との境界部分に、不純物がドープされていないシリコン材料からなる拡散防止膜を形成する工程と、前記拡散防止膜にイオン注入を行って導電性を付与する工程と、前記拡散防止膜上に、前記第１の層の導電材料となる不純物がドープされたドープドポリシリコンを形成する工程とを具備したことを特徴とする。

このような構成によれば、不純物拡散領域が形成された後、不純物拡散領域と第１の層との間の絶縁層が形成され、更に、この絶縁層にコンタクトホールが形成される。次に、コンタクトホール内の不純物拡散領域との境界部分に不純物がドープされていないシリコン材料からなる拡散防止膜が形成され、次いで、拡散防止膜にイオン注入が行われて導電性が付与される。これにより、拡散防止膜は、導電機能と不純物の拡散防止機能を備える。拡散防止膜上には、第１の層の導電材料となる不純物がドープされたドープドポリシリコンが形成される。ドープドポリシリコンは、拡散防止膜を介して不純物拡散領域に電気的に接続される。拡散防止膜が不純物の拡散を防止する機能を有しており、ドープドポリシリコンから不純物が不純物拡散領域に拡散することが防止される。これにより、不純物拡散領域のオフ抵抗を小さく変化させることがなく、リークの発生を防止して、画質を向上させることができる。

また、前記ドープドポリシリコンの形成工程前に、前記拡散防止膜に対してアニール処理を実施して前記拡散防止膜のグレインサイズを前記ドープドポリシリコンのグレインサイズよりも大きくする工程を更に具備したことを特徴とする。

このような構成によれば、アニール処理によって、イオン注入後のダメージが除去されると共に、拡散防止膜のグレインサイズがドープドポリシリコンのグレインサイズよりも大きくなり、不純物の拡散防止効果を向上させることができる。

また、前記アニール処理によって前記拡散防止膜上に形成された酸化膜の一部を、前記ドープドポリシリコンの形成工程前に除去する工程を更に具備したことを特徴とする。

このような構成によれば、ドープドポリシリコンの例えば端部においては、下地に酸化膜が形成されていないので、ドープドポリシリコンのパターニング時に、拡散防止膜及び酸化膜の残渣が残ることを完全に防止することができる。

また、前記イオン注入の前に、前記ドープドポリシリコンのパターンに応じて、前記拡散防止膜の端部を除去する工程を更に具備したことを特徴とする。

このような構成によれば、ドープドポリシリコンの例えば端部においては、下地に拡散防止膜が形成されておらず、結果的に酸化膜も形成されていないので、ドープドポリシリコンのパターニング時に、拡散防止膜及び酸化膜の残渣が残ることを防止することができる。

また、前記不純物拡散領域は、１５０ｎｍ以下の厚みに形成されることを特徴とする。

このような構成によれば、不純物拡散領域が１５０ｎｍと比較的薄く、エッチングによるダメージの影響が大きいが、拡散防止膜によって、ダメージによる悪影響を回避することができる。

また、本発明に係る電気光学装置は、上記半導体装置用基板を用いて構成したことを特徴とする。

このような構成によれば、半導体層に不純物が拡散しないので、リークの発生を防止すると共に、高画質の画像を得ることができる。

以下、図面を参照して本発明の実施の形態について詳細に説明する。図１乃至図９は本発明の一実施の形態に係り、図１は本実施の形態に係る半導体装置用基板の一部を示す断面図であり、半導体層とのコンタクト部分を示している。図２は本実施の形態を電気光学装置用基板である液晶装置用基板に適用した場合において、この液晶装置用基板を用いて構成した電気光学装置である液晶装置をその上に形成された各構成要素と共に対向基板側から見た平面図である。図３は素子基板と対向基板とを貼り合わせて液晶を封入する組立工程終了後の液晶装置を、図２のＨ−Ｈ'線の位置で切断して示す断面図である。図４は図２及び図３の液晶装置の画素領域を構成する複数の画素における各種素子、配線等の等価回路図である。図５は図２及び図３の液晶装置の画素構造を詳細に示す断面図である。図６は半導体装置用基板の製造方法を示すフローチャートである。図７は本実施の形態に係る半導体装置用基板の製造方法を示すフローチャートである。図８は本実施の形態に係る半導体装置用基板の製造方法の他の例を示すフローチャートである。図９は本実施の形態に係る半導体装置用基板の製造方法を工程順に示す工程図である。なお、上記各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。

先ず、図２乃至図４を参照して本実施の形態の半導体装置用基板である液晶装置用基板を用いて構成した液晶装置の全体構成について説明する。
液晶装置は、図２及び図３に示すように、例えば、石英基板、ガラス基板、シリコン基板からなるＴＦＴ基板１０と、これに対向配置される、例えばガラス基板や石英基板からなる対向基板２０との間に液晶５０を封入して構成される。対向配置されたＴＦＴ基板１０と対向基板２０とは、シール材５２によって貼り合わされている。

ＴＦＴ基板１０上には画素を構成する画素電極（ＩＴＯ）９ａ等がマトリクス状に配置される。また、対向基板２０上には全面に対向電極（ＩＴＯ）２１が設けられる。ＴＦＴ基板１０の画素電極９ａ上には、ラビング処理が施された配向膜１６が設けられている。一方、対向基板２０上の全面に渡って形成された対向電極２１上にも、ラビング処理が施された配向膜２２が設けられている。各配向膜１６，２２は、例えば、ポリイミド膜等の透明な有機膜からなる。

図４は画素を構成するＴＦＴ基板１０上の素子の等価回路を示している。図４に示すように、画素領域においては、複数本の走査線１１と複数本のデータ線６ａとが交差するように配線され、走査線１１とデータ線６ａとで区画された領域に画素電極９ａがマトリクス状に配置される。そして、走査線１１とデータ線６ａの各交差部分に対応してＴＦＴ３０が設けられ、このＴＦＴ３０に画素電極９ａが接続される。

ＴＦＴ３０は走査線１１のＯＮ信号によってオンとなり、これにより、データ線６ａに供給された画像信号が画素電極９ａに供給される。この画素電極９ａと対向基板２０に設けられた対向電極２１との間の電圧が液晶５０に印加される。また、画素電極９ａと並列に蓄積容量７０が設けられており、蓄積容量７０によって、画素電極９ａの電圧はソース電圧が印加された時間よりも例えば３桁も長い時間の保持が可能となる。蓄積容量７０によって、電圧保持特性が改善され、コントラスト比の高い画像表示が可能となる。

図５は一つの画素に着目した液晶装置の模式的断面図である。

画素電極９ａは、ＴＦＴ基板１０上に、マトリクス状に複数設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ及び走査線１１が設けられている。データ線６ａは、後述するように、アルミニウム膜等を含む積層構造からなり、走査線１１は、例えば導電性のポリシリコン膜等によって構成される。また、走査線１１は、半導体層１ａのうちチャネル領域１ａ’に対向するゲート電極３ａに電気的に接続されている。すなわち、走査線１１とデータ線６ａとの交差する箇所にはそれぞれ、走査線１１に接続されたゲート電極３ａとチャネル領域１ａ’とが対向配置されて画素スイッチング用のＴＦＴ３０が構成されている。

ＴＦＴ基板１０上には、ＴＦＴ３０や画素電極９ａの他、これらを含む各種の構成が積層構造をなして備えられている。この積層構造は、図５に示すように、下から順に、走査線１１を含む第１層、ゲート電極３ａを含むＴＦＴ３０等を含む第２層、蓄積容量７０を含む第３層、データ線６ａ等を含む第４層、シールド層４００等を含む第５層、画素電極９ａ及び配向膜１６等を含む第６層からなる。また、第１層及び第２層間には層間絶縁膜である下地絶縁膜１２が、第２層及び第３層間には第１層間絶縁膜４１が、第３層及び第４層間には第２層間絶縁膜４２が、第４層及び第５層間には第３層間絶縁膜４３が、第５層及び第６層間には第４層間絶縁膜４４が、それぞれ設けられており、前述の各要素間が短絡することを防止している。また、これら各種の絶縁膜１２、４１、４２、４３及び４４には、例えば、ＴＦＴ３０の半導体層１ａ中の高濃度ソース領域１ｄとデータ線６ａとを電気的に接続するコンタクトホール等もまた設けられている。以下では、これらの各要素について、下から順に説明を行う。

第１層には、例えば、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの、或いは導電性ポリシリコン等からなる走査線１１が設けられている。この走査線１１は、平面的には、ストライプ状にパターニングされていると共に、データ線６ａに沿って延びる突出部を有している。なお、隣接する走査線１１から延びる突出部は相互に接続されることはなく、したがって、該走査線１１は１本１本分断されている。

これにより、走査線１１は、同一行に存在するＴＦＴ３０のＯＮ・ＯＦＦを一斉に制御する機能を有することになる。また、走査線１１は、画素電極９ａが形成されない領域を略埋めるように形成されていることから、ＴＦＴ３０に下側から入射しようとする光を遮る機能をも有している。これにより、ＴＦＴ３０の半導体層１ａにおける光リーク電流の発生を抑制し、フリッカ等のない高品質な画像表示が可能となる。

第２層には、ゲート電極３ａを含むＴＦＴ３０が設けられている。ＴＦＴ３０は、図５に示すように、ＬＤＤ（Lightly Doped Drain）構造を有しており、その構成要素としては、上述したゲート電極３ａ、例えばポリシリコン膜からなりゲート電極３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、ゲート電極３ａと半導体層１ａとを絶縁するゲート絶縁膜を含む絶縁膜２、半導体層１ａにおける低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ並びに高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを備えている。

そして、この第２層には、上述のゲート電極３ａと同一膜として中継電極７１９が形成されている。この中継電極７１９は、平面的に見て、各画素電極９ａの一辺の略中央に位置するように、島状に形成されている。中継電極７１９とゲート電極３ａとは同一膜として形成されているから、後者が例えば導電性ポリシリコン膜等からなる場合においては、前者もまた、導電性ポリシリコン膜等からなる。

なお、上述のＴＦＴ３０は、好ましくは図５に示したようにＬＤＤ構造をもつが、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに不純物の打ち込みを行わないオフセット構造をもってよいし、ゲート電極３ａをマスクとして高濃度で不純物を打ち込み、自己整合的に高濃度ソース領域及び高濃度ドレイン領域を形成するセルフアライン型のＴＦＴであってもよい。また、本実施形態では、画素スイッチング用ＴＦＴ３０のゲート電極を、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅ間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。このようにデュアルゲート、あるいはトリプルゲート以上でＴＦＴを構成すれば、チャネルとソース及びドレイン領域との接合部のリーク電流を防止でき、オフ時の電流を低減することができる。さらに、ＴＦＴ３０を構成する半導体層１ａは非単結晶層でも単結晶層でも構わない。単結晶層の形成には、貼り合わせ法等の公知の方法を用いることができる。半導体層１ａを単結晶層とすることで、特に周辺回路の高性能化を図ることができる。

以上説明した走査線１１の上、かつ、ＴＦＴ３０の下には、例えばシリコン酸化膜等を含む下地絶縁膜１２が設けられている。下地絶縁膜１２は、走査線１１とＴＦＴ３０とを絶縁する機能のほか、ＴＦＴ基板１０の全面に形成されることにより、ＴＦＴ基板１０の表面研磨時における荒れや、洗浄後に残る汚れ等による画素スイッチング用のＴＦＴ３０の特性変化を防止する機能を有する。

下地絶縁膜１２には、平面的にみて半導体層１ａの両脇に、後述するデータ線６ａに沿って延びる半導体層１ａのチャネル長と同じ幅の溝（コンタクトホール）１２ｃｖが掘られており、この溝１２ｃｖに対応して、その上方に積層されるゲート電極３ａは下側に凹状に形成された部分を含んでいる。また、この溝１２ｃｖ全体を埋めるようにして、ゲート電極３ａが形成されていることにより、該ゲート電極３ａには、これと一体的に形成された側壁部３ｂが延設されるようになっている。これにより、ＴＦＴ３０の半導体層１ａは、平面的にみて側方から覆われるようになっており、少なくともこの部分からの光の入射が抑制されるようになっている。

また、この側壁部３ｂは、溝１２ｃｖを埋めるように、且つ、その下端が走査線１１と接するように形成されている。従って、同一行の走査線１１とゲート電極３ａとは、同電位となる。なお、走査線１１に平行するようにして、ゲート電極３ａを含む別の走査線を形成するような構造を採用してもよい。この場合においては、該走査線１１と該別の走査線とは、冗長的な配線構造をとることになる。これにより、例えば、該走査線１１の一部に何らかの欠陥があって、正常な通電が不可能となったような場合においても、当該走査線１１と同一の行に存在する別の走査線が健全である限り、それを介してＴＦＴ３０の動作制御を依然正常に行うことができることになる。

第３層には、蓄積容量７０が設けられている。蓄積容量７０は、ＴＦＴ３０の高濃度ドレイン領域１ｅ及び画素電極９ａに接続された画素電位側容量電極としての下部電極７１と、固定電位側容量電極としての容量電極３００とが、誘電体膜７５を介して対向配置されることにより形成されている。この蓄積容量７０によれば、画素電極９ａにおける電位保持特性を顕著に高めることが可能となる。また、蓄積容量７０は、画素電極９ａの形成領域にほぼ対応する光透過領域には至らないように形成されているため（換言すれば、遮光領域内に収まるように形成されているため）、電気光学装置全体の画素開口率は比較的大きく維持され、これにより、より明るい画像を表示することが可能である。

より詳細には、下部電極７１は、例えば導電性のポリシリコン膜からなり画素電位側容量電極として機能する。ただし、下部電極７１は、金属又は合金を含む単一層膜又は多層膜から構成してもよい。また、この下部電極７１は、画素電位側容量電極としての機能のほか、画素電極９ａとＴＦＴ３０の高濃度ドレイン領域１ｅとを中継接続する機能をもつ。この中継接続は、後述するように、前記中継電極７１９を介して行われている。

容量電極３００は、蓄積容量７０の固定電位側容量電極として機能する。容量電極３００を固定電位とするためには、固定電位とされた後述するシールド層４００と電気的接続が図られることによりなされている。

そして、この容量電極３００は、ＴＦＴ基板１０上において、各画素に対応するように島状に形成されており、下部電極７１は、当該容量電極３００とほぼ同一形状を有するように形成されている。これにより、蓄積容量７０は、平面的に無駄な広がりを有さず、即ち画素開口率を低落させることなく、且つ、当該状況下で最大限の容量値を実現し得ることになる。すなわち、蓄積容量７０は、より小面積で、より大きな容量値をもつ。

誘電体膜７５は、図５に示すように、例えば膜厚５〜２００ｎｍ程度の比較的薄いＨＴＯ膜、ＬＴＯ（Low Temperature Oxide）膜等の酸化シリコン膜、あるいは窒化シリコン膜等から構成される。蓄積容量７０を増大させる観点からは、膜の信頼性が十分に得られる限りにおいて、誘電体膜７５は薄いほどよい。そして、この誘電体膜７５は、図５に示すように、下層に酸化シリコン膜７５ａ、上層に窒化シリコン膜７５ｂからなる２層構造を有する。比較的誘電率の大きい窒化シリコン膜７５ｂが存在することにより、蓄積容量７０の容量値を増大させることが可能となると共に、酸化シリコン膜７５ａが存在することにより、蓄積容量７０の耐圧性を低下せしめることがない。このように、誘電体膜７５を２層構造とすることにより、相反する２つの作用効果を享受することが可能となる。

また、窒化シリコン膜７５ｂが存在することにより、ＴＦＴ３０に対する水の浸入を未然に防止することが可能となっている。これにより、ＴＦＴ３０におけるスレッショルド電圧の上昇という事態を招来することがなく、比較的長期の装置運用が可能となる。なお、本実施の形態では、誘電体膜７５は、２層構造を有するものとなっているが、例えば酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜等というような３層構造や、あるいはそれ以上の積層構造を有するように構成してもよい。

以上説明したＴＦＴ３０ないしゲート電極３ａ及び中継電極７１９の上、かつ、蓄積容量７０の下には、第１層間絶縁膜４１が形成されている。この第１層間絶縁膜４１には、ＴＦＴ３０の高濃度ソース領域１ｄと後述するデータ線６ａとを電気的に接続するコンタクトホール８１が、後述する第２層間絶縁膜４２を貫通しつつ開孔されている。また、第１層間絶縁膜４１には、ＴＦＴ３０の高濃度ドレイン領域１ｅと蓄積容量７０を構成する下部電極７１とを電気的に接続するコンタクトホール８３が開孔されている。

さらに、この第１層間絶縁膜４１には、蓄積容量７０を構成する画素電位側容量電極としての下部電極７１と中継電極７１９とを電気的に接続するためのコンタクトホール８８１が開孔されている。更に加えて、第１層間絶縁膜４１には、中継電極７１９と後述する第２中継電極６ａ２とを電気的に接続するコンタクトホール８８２が、後述する第２層間絶縁膜４２を貫通しつつ開孔されている。

図５に示すように、コンタクトホール８８２は、蓄積容量７０以外の領域に形成されており、下部電極７１を一旦下層の中継電極７１９に迂回させてコンタクトホール８８２を介して上層に引き出していることから、下部電極７１を上層の画素電極９ａに接続する場合でも、下部電極７１を誘電体膜７５及び容量電極３００よりも広く形成する必要がない。従って、下部電極７１、誘電体膜７５及び容量電極３００を１エッチング工程で同時にパターニングすることができる。これにより、下部電極７１、誘電体膜７５及び容量電極３００の各エッチングレートの制御が容易となり、膜厚等の設計の自由度を増大させることが可能である。

また、誘電体膜７５は下部電極７１及び容量電極３００と同一形状に形成され広がりを有していないことから、ＴＦＴ３０の半導体層１ａに対する水素化処理を行うような場合において、該処理に用いる水素を、蓄積容量７０周辺の開口部を通じて半導体層１ａにまで容易に到達させることが可能となるという作用効果を得ることも可能となる。

なお、第１層間絶縁膜４１に対しては、約１０００°Ｃの焼成を行うことにより、半導体層１ａやゲート電極３ａを構成するポリシリコン膜に注入したイオンの活性化を図ってもよい。

第１層間絶縁膜４１に形成するコンタクトホール８３，８８１については、下部電極７１を構成する金属材料が注入される。本実施の形態においては、下部電極７１を構成する金属材料としては、例えばリンを含有したドープドポリシリコン（以下、Ｄ−Ｐｏｌｙともいう）が採用される。この場合において、本実施の形態では、ドレイン領域１ｅに接続されるコンタクトホール８８部分については、図１の構造に構成される。

なお、図１のコンタクトホール９４は、図５のコンタクトホール８３に相当し、図１のＤ−Ｐｏｌｙ９３は、図５の下部電極７１に相当する。

図１において、半導体層９０上に形成された図示しない絶縁膜には、コンタクトホール９４が開孔されている。コンタクトホール９４によって半導体層９０の一部の表面は絶縁膜に覆われていない状態となっている。コンタクトホール９４には、半導体層９０の表面上及びコンタクトホール９４の内周面上に、アモルファスシリコン（以下、ａ−Ｓｉという）又は不純物が拡散されていないポリシリコン（以下、これらをＮ−Ｐｏｌｙという）９１が堆積されている。このＮ−Ｐｏｌｙ９１には、所定の加速エネルギー、所定のドーズ量の設定で、例えば燐（Ｐ）イオンがイオン打ち込みされている。例えば、本実施の形態においては、低パワー、高濃度のイオン打ち込みを行う。

Ｎ−Ｐｏｌｙ９１は、イオン注入されることによって、導電性が付与されている。また、Ｎ−Ｐｏｌｙ９１は、イオン注入後にアニール処理されている。これにより、Ｎ−Ｐｏｌｙ９１は緻密な膜となって、不純物の拡散防止機能を有する。なお、Ｎ−Ｐｏｌｙ９１に対するアニール処理は、後工程で採用される温度と同等以上の温度で行うことが望ましい。また、イオン注入のパワーが高すぎる場合には、Ｎ−Ｐｏｌｙ９１が受けるダメージが大きくなって、充分な拡散防止機能を発揮することができないので、イオン注入のパワーは比較的低いパワーに設定する。また、充分な導電性を備えるために、Ｎ−Ｐｏｌｙ９１は、比較的薄い膜厚、例えば１００ｎｍ以下に設定する。アニール処理によって、イオン注入時のダメージが軽減され、Ｎ−Ｐｏｌｙ９１上には、酸化膜９２が形成される。

本実施の形態においては、酸化膜９２上に、不純物がドープされたドープドポリシリコン（Ｄ−Ｐｏｌｙ）９３を形成するようになっている。

図５において、第４層には、データ線６ａが設けられている。このデータ線６ａは、ＴＦＴ３０の半導体層１ａの延在する方向に一致するように、ストライプ状に形成されている。このデータ線６ａは、図５に示すように、下層より順に、アルミニウムからなる層（図５における符号４１Ａ）、窒化チタンからなる層（図５における符号４１ＴＮ参照）、窒化シリコン膜からなる層（図５における符号４０１）の三層構造を有する膜として形成されている。窒化シリコン膜は、その下層のアルミニウム層と窒化チタン層を覆うように少し大きなサイズにパターンニングされている。このうちデータ線６ａが、比較的低抵抗な材料たるアルミニウムを含むことにより、ＴＦＴ３０、画素電極９ａに対する画像信号の供給を滞りなく実現することができる。他方、データ線６ａ上に水分の浸入をせき止める作用に比較的優れた窒化シリコン膜が形成されることにより、ＴＦＴ３０の耐湿性向上を図ることができ、その寿命長期化を実現することができる。窒化シリコン膜は、プラズマ窒化シリコン膜が望ましい。

また、この第４層には、データ線６ａと同一膜として、シールド層用中継層６ａ１及び第２中継電極６ａ２が形成されている。これらは、平面的に見ると、データ線６ａと連続した平面形状を有するように形成されているのではなく、各者間はパターニング上分断されるように形成されている。すなわち、略四辺形状を有するシールド層用中継層６ａ１、更にシールド層用中継層６ａ１よりも若干大きめの面積をもつ略四辺形状を有する第２中継電極６ａ２が形成されている。シールド層用中継層６ａ１及び第２中継電極６ａ２は、データ線６ａと同一工程で、下層より順に、アルミニウムからなる層、窒化チタンからなる層、プラズマ窒化膜からなる層の三層構造を有する膜として形成されている。そして、プラズマ窒化膜は、その下層のアルミニウム層と窒化チタン層を覆うように少し大きなサイズにパターンニングされている。窒化チタン層は、シールド層用中継層６ａ１、第２中継電極６ａ２に対して形成するコンタクトホール８０３，８０４のエッチングの突き抜け防止のためのバリアメタルとして機能する。また、シールド層用中継層６ａ１及び第２中継電極６ａ２上に、水分の浸入をせき止める作用に比較的優れたプラズマ窒化膜が形成されることにより、ＴＦＴ３０の耐湿性向上を図ることができ、その寿命長期化を実現することができる。尚、プラズマ窒化膜としては、プラズマ窒化シリコン膜が望ましい。

蓄積容量７０の上、かつ、データ線６ａの下には、例えばＮＳＧ、ＰＳＧ，ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくはＴＥＯＳガスを用いたプラズマＣＶＤ法によって形成された第２層間絶縁膜４２が形成されている。この第２層間絶縁膜４２には、ＴＦＴ３０の高濃度ソース領域１ｄとデータ線６ａとを電気的に接続するコンタクトホール８１が開孔されているとともに、前記シールド層用中継層６ａ１と蓄積容量７０の上部電極たる容量電極３００とを電気的に接続するコンタクトホール８０１が開孔されている。さらに、第２層間絶縁膜４２には、第２中継電極６ａ２と中継電極７１９とを電気的に接続するためのコンタクトホール８８２が形成されている。

第５層には、シールド層４００が形成されている。このシールド層４００は、平面的にみると、格子状に形成されている。該シールド層４００のうちデータ線６ａ方向に延在する部分については特に、データ線６ａを覆うように、且つ、該データ線６ａよりも幅広に形成されている。また、走査線１１方向に延在する部分については、後述の第３中継電極４０２を形成する領域を確保するために、各画素電極９ａの一辺の中央付近に切り欠き部を有している。

さらには、データ線６ａ方向及び走査線１１方向それぞれに延在するシールド層４００の交差部分の隅部においては、該隅部を埋めるようにして、略三角形状の部分が設けられている。シールド層４００に、この略三角形状の部分が設けられていることにより、ＴＦＴ３０の半導体層１ａに対する光の遮蔽を効果的に行うことができる。すなわち、半導体層１ａに対して、斜め上から進入しようとする光は、この三角形状の部分で反射又は吸収されることになり半導体層１ａには至らないことになる。したがって、光リーク電流の発生が抑制される。

このシールド層４００は、画素電極９ａが配置された画像表示領域１０ａからその周囲に延設され、定電位源と電気的に接続されることで、固定電位とされている。なお、定電位源としては、後述するデータ線駆動回路１０１に供給される正電源や負電源の定電位源でもよいし、対向基板２０の対向電極２１に供給される定電位源でも構わない。

このように、データ線６ａの全体を覆うように形成されているとともに、固定電位とされたシールド層４００の存在によれば、該データ線６ａ及び画素電極９ａ間に生じる容量カップリングの影響を排除することが可能となる。すなわち、データ線６ａへの通電に応じて、画素電極９ａの電位が変動するという事態を未然に回避することが可能となり、画像上に該データ線６ａに沿った表示ムラ等を発生させる可能性を低減することができる。シールド層４００は格子状に形成されていることから、走査線１１が延在する部分についても無用な容量カップリングが生じないように、これを抑制することが可能となっている。

また、第４層には、このようなシールド層４００と同一膜として、中継層としての第３中継電極４０２が形成されている。この第３中継電極４０２は、後述のコンタクトホール８９を介して、第２中継電極６ａ２及び画素電極９ａ間の電気的接続を中継する機能を有する。なお、これらシールド層４００及び第３中継電極４０２間は、平面形状的に連続して形成されているのではなく、両者間はパターニング上分断されるように形成されている。

他方、上述のシールド層４００及び第３中継電極４０２は、下層にアルミニウムからなる層、上層に窒化チタンからなる層の２層構造を有している。また、第３中継電極４０２において、下層のアルミニウムからなる層は、第２中継電極６ａ２と接続され、上層の窒化チタンからなる層は、ＩＴＯ等からなる画素電極９ａと接続されるようになっている。アルミニウムとＩＴＯとを直接に接続した場合には、両者間において電蝕が生じてしまい、アルミニウムの断線、あるいはアルミナの形成による絶縁等のため、好ましい電気的接続が実現されない。これに対し、窒化チタンとＩＴＯとが接続されていることから、コンタクト抵抗が低く良好な接続性が得られる。

このように、第３中継電極４０２と画素電極９ａとの電気的接続を良好に実現することができることにより、該画素電極９ａに対する電圧印加、あるいは該画素電極９ａにおける電位保持特性を良好に維持することが可能となる。

さらには、シールド層４００及び第３中継電極４０２は、光反射性能に比較的優れたアルミニウムを含み、且つ、光吸収性能に比較的優れた窒化チタンを含むことから、遮光層として機能し得る。すなわち、これらによれば、ＴＦＴ３０の半導体層１ａに対する入射光（図５参照）の進行を、その上側でさえぎることが可能である。なお、このような遮光機能は、上述した容量電極３００及びデータ線６ａについても同様にいえる。これらシールド層４００、第３中継電極４０２、容量電極３００及びデータ線６ａが、ＴＦＴ基板１０上に構築される積層構造の一部をなしつつ、ＴＦＴ３０に対する上側からの光入射を遮る上側遮光膜として機能する。

データ線６ａの上、かつ、シールド層４００の下には、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくは、ＴＥＯＳガスを用いたプラズマＣＶＤ法で形成された第３層間絶縁膜４３が形成されている。この第３層間絶縁膜４３には、シールド層４００とシールド層用中継層６ａ１とを電気的に接続するためのコンタクトホール８０３、及び、第３中継電極４０２と第２中継電極６ａ２とを電気的に接続するためのコンタクトホール８０４がそれぞれ開孔されている。

なお、第２層間絶縁膜４２に対しては、第１層間絶縁膜４１に関して上述した焼成を行わないことにより、容量電極３００の界面付近に生じるストレスの緩和を図るようにしてもよい。

第６層には、上述したように画素電極９ａがマトリクス状に形成され、該画素電極９ａ上に配向膜１６が形成されている。そして、この画素電極９ａ下には、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくはＴＥＯＳガスを用いたプラズマＣＶＤ法にて成膜されるプラズマＴＥＯＳからなる第４層間絶縁膜４４が形成されている。この第４層間絶縁膜４４には、画素電極９ａ及び第３中継電極４０２間を電気的に接続するためのコンタクトホール８９が開孔されている。

第３及び第４層間絶縁膜４３，４４の表面は、ＣＭＰ（Chemical Mechanical Polishing）処理等により平坦化されている。平坦化された層間絶縁膜４３，４４の下方に存在する各種配線や素子等による段差に起因する液晶層５０の配向不良が低減される。ただし、このように第３，第４層間絶縁膜４３，４４に平坦化処理を施すのに代えて、又は加えて、ＴＦＴ基板１０、下地絶縁膜１２、第１層間絶縁膜４１、第２層間絶縁膜４２及び第３層間絶縁膜４３のうち少なくとも一つに溝を掘って、データ線６ａ等の配線やＴＦＴ３０等を埋め込むことにより、平坦化処理を行ってもよい。

また、蓄積容量７０は、下から順に画素電位側容量電極、誘電体膜及び固定電位側容量電極という３層構造を構成していたが、これとは逆の構造を構成するようにしてもよい。

また、図２及び図３に示すように、対向基板２０には表示領域を区画する額縁としての遮光膜５３が設けられている。対向基板２０の全面には、上述したように、ＩＴＯ等の透明導電性膜が対向電極２１として形成され、更に、対向電極２１の全面にはポリイミド系の配向膜２２が形成される。配向膜２２は、液晶分子に所定のプレティルト角を付与するように、所定方向にラビング処理されている。

遮光膜５３の外側の領域には液晶を封入するシール材５２が、ＴＦＴ基板１０と対向基板２０間に形成されている。シール材５２は対向基板２０の輪郭形状に略一致するように配置され、ＴＦＴ基板１０と対向基板２０を相互に固着する。シール材５２は、ＴＦＴ基板１０の１辺の一部において欠落しており、貼り合わされたＴＦＴ基板１０及び対向基板２０相互の間隙には、液晶５０を注入するための液晶注入口１０８が形成される。液晶注入口１０８より液晶が注入された後、液晶注入口１０８を封止材１０９で封止するようになっている。

シール材５２の外側の領域には、データ線６ａに画像信号を所定のタイミングで供給することにより該データ線６ａを駆動するデータ線駆動回路１０１及び外部回路との接続のための外部接続端子１０２がＴＦＴ基板１０の一辺に沿って設けられている。この一辺に隣接する二辺に沿って、走査線１１及びゲート電極３ａに走査信号を所定のタイミングで供給することによりゲート電極３ａを駆動する走査線駆動回路１０４が設けられている。走査線駆動回路１０４は、シール材５２の内側の遮光膜５３に対向する位置においてＴＦＴ基板１０上に形成される。また、ＴＦＴ基板１０上には、データ線駆動回路１０１、走査線駆動回路１０４、外部接続端子１０２及び上下導通端子１０７を接続する配線１０５が、遮光膜５３の３辺に対向して設けられている。

上下導通端子１０７は、シール材５２のコーナー部の４箇所のＴＦＴ基板１０上に形成される。そして、ＴＦＴ基板１０と対向基板２０相互間には、下端が上下導通端子１０７に接触し、上端が対向電極２１に接触する上下導通材１０６が設けられており、上下導通材１０６によって、ＴＦＴ基板１０と対向基板２０との間で電気的な導通がとられている。

各構成要素の立体的−平面的なレイアウトについても、本発明は、上記実施形態のような形態に限定されるものではなく、別の種々の形態が考えられ得る。

（製造プロセス）
次に、本実施の形態に係る半導体装置用基板である電気光学装置用基板を用いた液晶装置の製造方法を図６を参照して説明する。

まず、石英基板、ガラス、シリコン基板等のＴＦＴ基板１０を用意する（図６のステップＳ11）。ここで、好ましくはＮ（窒素）等の不活性ガス雰囲気で約９００〜１３００℃での高温でアニール処理し、後に実施される高温プロセスでＴＦＴ基板１０に生じる歪が少なくなるように前処理しておく。

次に、このように処理されたＴＦＴ基板１０の全面に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ等の金属や金属シリサイド等の金属合金膜を、スパッタリングにより、１００〜５００ｎｍ程度の膜厚、好ましくは２００ｎｍの膜厚に堆積させる。そして、金属合金膜をフォトリソグラフィ及びエッチングによりパターニングして、平面形状がストライプ状の走査線１１を形成する（ステップＳ12）。

次に、走査線１１ａ上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ（ノンシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ （ボロンリンシリケートガラス）等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる下地絶縁膜１２を形成する（ステップＳ13）。この下地絶縁膜１２の膜厚は、例えば約５００〜２０００ｎｍ程度とする。

次のステップＳ14においては、半導体層１ａが形成される。即ち、先ず、下地絶縁膜１２上に、約４５０〜５５０℃、好ましくは約５００℃の比較的低温環境中で、流量約４００〜６００ｃｃ／ｍｉｎのモノシランガス、ジシランガス等を用いた減圧ＣＶＤ（例えば、圧力約２０〜４０ＰａのＣＶＤ）によってアモルファスシリコン膜が形成される。次に、窒素雰囲気中で、約６００〜７００℃にて約１〜１０時間、好ましくは４〜６時間の熱処理を施すことにより、ｐ−Ｓｉ（ポリシリコン）膜を約５０〜２００ｎｍの厚さ、好ましくは約１００ｎｍの厚さとなるまで固相成長させる。固相成長させる方法としては、ＲＴＡを使ったアニール処理でもよいし、エキシマレーザ等を用いたレーザアニールでもよい。この際、画素スイッチング用のＴＦＴ３０を、ｎチャネル型とするかｐチャネル型とするかに応じて、Ｖ族元素やＩＩＩ族元素のドーパントを僅かにイオン注入等によりドープしてもよい。そして、フォトリソグラフィ及びエッチングにより、所定パターンを有する半導体層１ａを形成する。

次に、ステップＳ15においては、ＴＦＴ３０を構成する半導体層１ａを約９００〜１３００°Ｃの温度、好ましくは約１０００℃の温度により熱酸化して下層ゲート絶縁膜を形成し、場合により、これに続けて減圧ＣＶＤ法等により上層ゲート絶緑膜を形成することにより、１層又は多層の高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる（ゲート絶縁膜を含む）絶縁膜２を形成する。この結果、半導体層１ａは、約３０〜１５０ｎｍの厚さ、好ましくは約３５〜５０ｎｍの厚さとなり、絶縁膜２の厚さは、約２０〜１５０ｎｍの厚さ、好ましくは約３０〜１００ｎｍの厚さとなる。

次に、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、更にリン（Ｐ）を熱拡散して、このポリシリコン膜を導電化する。この熱拡散に代えて、Ｐイオンをポリシリコン膜の成膜と同時に導入したドープドシリコン膜を用いてもよい。このポリシリコン膜の膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約３５０ｎｍ程度である。そして、フォトリソグラフィ及びエッチングにより、ＴＦＴ３０のゲート電極部を含めて所定のパターンのゲート電極３ａを形成する（ステップＳ16 ）。このゲート電極３ａ形成時において、これに延設される側壁部３ｂもまた同時に形成される。この側壁部３ｂは、前述のポリシリコン膜の堆積が溝１２ｃｖの内部に対しても行われることで形成される。この際、該溝１２ｃｖの底が走査線１１に接していることにより、側壁部３ｂ及び走査線１１は電気的に接続されることになる。更に、このゲート電極３ａのパターニング時、これと同時に、中継電極７１９もまた形成される。

次に、前記半導体層１ａについて、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ、並びに、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成する。

ここでは、ＴＦＴ３０をＬＤＤ構造をもつｎチャネル型のＴＦＴとする場合を説明すると、具体的にまず、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを形成するために、ゲート電極３ａをマスクとして、Ｐ等のＶ族元素のドーパントを低濃度で（例えば、Ｐイオンを１〜３×１０^１３ｃｍ²のドーズ量にて）ドープする。これによりゲート電極３ａ下の半導体層１ａはチャネル領域１ａ’となる。このときゲート電極３ａがマスクの役割を果たすことによって、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃは自己整合的に形成されることになる。次に、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、ゲート電極３ａよりも幅の広い平面パターンを有するレジスト層をゲート電極３ａ上に形成する。その後、Ｐ等のＶ族元素のドーパントを高濃度で（例えば、Ｐイオンを１〜３×１０^１５／ｃｍ²のドーズ量にて）ドープする。

なお、このように低濃度と高濃度の２段階に分けて、ドープを行わなくてもよい。例えば、低濃度のドープを行わずに、オフセット構造のＴＦＴとしてもよく、ゲート電極３ａ（ゲート電極）をマスクとして、Ｐイオン・Ｂイオン等を用いたイオン注入技術によりセルフアライン型のＴＦＴとしてもよい。この不純物のドープにより、ゲート電極３ａは更に低抵抗化される。

次のステップＳ17において、ゲート電極３ａ上に、例えば、ＴＥＯＳガス、ＴＥＢガス、ＴＭＯＰガス等を用いた常圧又は減圧ＣＶＤ法等により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜からなる第１層間絶縁膜４１を形成する。この第１層間絶縁膜４１の膜厚は、例えば約５００〜２０００ｎｍ程度とする。ここで好ましくは、８００°Ｃ程度の高温でアニール処理し、第１層間絶縁膜４１の膜質を向上させておく。

次に、ステップＳ18において、第１層間絶縁膜４１に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８３及びコンタクトホール８８１を開孔する。この際、前者は半導体層１ａの高濃度ドレイン領域１ｅに通ずるように、後者は中継電極７１９へ通ずるように、それぞれ形成される。

次に、ステップＳ19においては、第１層間絶縁膜４１上に、リンをドープしたポリシリコン膜を、減圧ＣＶＤやスパッタリングにより、１００〜５００ｎｍ程度の膜厚に成膜することで、所定パターンを有する下部電極７１の金属膜を形成する。この場合の金属膜の成膜は、コンタクトホール８３及びコンタクトホール８８１の両者が埋められるように行われ、これにより、高濃度ドレイン領域１ｅ及び中継電極７１９と下部電極７１との電気的接続が図られる。

本実施の形態においては、このリンドープドポリシリコンの形成に際して、拡散防止膜を形成して、リンの拡散を防止するようになっている。
図７は図６のステップＳ18，Ｓ19におけるコンタクト部分の具体的な製造工程を示すフローチャートである。

コンタクトホール８３が開孔された第１層間絶縁膜４１上に、図７のステップＳ1 において、先ず、不純物がドープされていないノンドープのポリシリコン又はアモルファスシリコン（ａ−Ｓｉ）等のＮ−Ｐｏｌｙ９１を堆積する。Ｎ−Ｐｏｌｙ９１の膜厚は１００ｎｍ以下、好ましくは５５ｎｍ以下に設定する。次に、ステップＳ2 において、低パワー、高濃度で、例えばリン又はボロンをイオン注入する。これにより、Ｎ−Ｐｏｌｙ９１の導電化が図られる。なお、Ｎ−Ｐｏｌｙ９１のダメージが大きくならないように、充分に低いパワーでのイオン注入を実施する。このＮ−Ｐｏｌｙ９１によって拡散防止膜が構成される。

なお、ステップＳ2 のイオン注入においては、コンタクトホール８３と半導体層１ａとの境界部分において、確実にイオンの打ち込みが行われるように、イオンの注入角度を適宜変化させながら、イオン注入を行う必要がある。また、ステップＳ2 のイオン注入においては、拡散防止膜であるＮ−Ｐｏｌｙ９１の膜厚の略中心が濃度のピークとなるように、エネルギーの設定を行う。例えば、ステップＳ2 のイオン注入工程は、エネルギーが１５〜５０ＫｅＶで、ドーズ量が０．５〜３．０Ｅ＋１５／ｃｍ²、角度が０〜６０度の範囲で実施する。これにより、拡散防止膜であるＮ−Ｐｏｌｙ９１と半導体層１ａとの間のコンタクト抵抗を充分に低減させるようになっている。

次のステップＳ3 において、アニール処理を行う。このアニール処理では、後工程の熱処理時の温度と同等以上の温度に設定することによって、拡散防止膜に熱履歴を与える。更に、アニール処理によって、イオン注入時のダメージを低減すると共に、Ｎ−Ｐｏｌｙ９１のポリシリコンのグレインサイズを大きくして、リンの拡散を一層阻止することができるようになっている。

例えば、ステップＳ3 のアニール処理は、Ｎ2雰囲気で、８５０〜１１００度の温度で実施する。

次に、ステップＳ4 において、リンドープドポリシリコン（Ｄ−Ｐｏｌｙ）９３を形成する。アニール処理等によって、Ｎ−Ｐｏｌｙ９１上には酸化膜９２が形成されており、この酸化膜９２上に、Ｄ−Ｐｏｌｙ９３を堆積させる。Ｎ−Ｐｏｌｙ９１、酸化膜９２及びＤ−Ｐｏｌｙ９３を、所定の形状にパターニングすることによって、下部電極７１を形成する（ステップＳ5 ）。

なお、下部電極７１のパターニング時には、第１層間絶縁膜４１がエッチングされることを防止するために、酸化膜に対してボリシリコンの選択比を高く設定してエッチングを実施するようになっている。この場合には、Ｎ−Ｐｏｌｙ９１、酸化膜９２及びＤ−Ｐｏｌｙ９３を同時にエッチングすると、Ｄ−Ｐｏｌｙ９３の下地として酸化膜９２が介在することから、この酸化膜９２部分及びＮ−Ｐｏｌｙ９１がエッチングされずに残渣として残ってしまうことが考えられる。

そこで、図５等においては、拡散防止膜として必要な部分にのみＮ−Ｐｏｌｙ９１を残し、他の部分におけるＮ−Ｐｏｌｙ９１及び酸化膜９２は、Ｄ−Ｐｏｌｙ９３の形成前に除去している。図８はこの場合のコンタクト部分の形成工程を示すフローチャートであり、図９はその工程図である。図８において図７と同一の手順には同一符号を付して説明を省略する。

図８のステップＳ1 の手順は図７と同一である。即ち、図９（ａ）に示すコンタクトホール８３に対して、図９（ｂ）に示すように、Ｎ−Ｐｏｌｙ９１を形成する。更に、ステップＳ2 ，Ｓ3 において、リンのイオン注入を行った後、アニール処理を実施する。これにより、図９（ｃ）に示すように、Ｎ−Ｐｏｌｙ９１上には酸化膜９２が形成される。

図８及び図９の例では、次のステップＳ7 において、拡散防止膜を形成する必要がない部分については、Ｎ−Ｐｏｌｙ９１及び酸化膜９２をエッチングによって除去する。Ｎ−Ｐｏｌｙ９１及び酸化膜９２の端部９９は、下部電極７１のパターン内であれば、図９又は図５の例のようにコンタクトホール８３の近傍に位置してもよく、或いは、図５の下部電極７１の端部近傍に位置していてもよい。次のステップＳ4 において、酸化膜９２上又は第１層間絶縁膜４１上にＤ−Ｐｏｌｙ９３を形成する。Ｄ−Ｐｏｌｙ９３の端部においては、下地に酸化膜９２が形成されていないことから、次のステップＳ5 によるパターニング時において、Ｎ−Ｐｏｌｙ９１の残渣が残ることを防止することができる。

なお、図８の例では、Ｎ−Ｐｏｌｙ９１上の酸化膜９２のエッチング工程を、ステップＳ3 のアニール処理とステップＳ4 のＤ−Ｐｏｌｙ９３の形成工程との間に設けたが、ステップＳ1 のＮ−Ｐｏｌｙ９１の形成工程とステップＳ2 のインプラント工程との間にＮ−Ｐｏｌｙ９１のエッチング工程を設けても、同様の効果が得られることは明らかである。

Ｄ−Ｐｏｌｙに対するアニールによるグレイン成長によってリンの拡散を防ごうとした場合には、加熱によってリンが流出してしまうのに対し、本実施の形態においては、リンが拡散しにくいイオン注入によるＮ−Ｐｏｌｙ９１に対してアニール処理を施すことで、グレインの成長を促進してリンの拡散を防ぐ。即ち、コンタクトホール８３には、充分なドーズ量のイオン注入によって導電性を確保しつつ、膜厚を薄くして、リンの拡散を防ぐ拡散防止膜として機能するＮ−Ｐｏｌｙ９１を構成する。更に、Ｎ−Ｐｏｌｙ９１に対するアニール処理によってインプラントダメージの修復（活性化アニール）を行い熱履歴を与えると共に、結晶成長を促進して、リンの拡散防止機能を一層確実にしている。また、コンタクト部分のＮ−Ｐｏｌｙ９１を介してイオン注入を行うとコンタクト部分の半導体層１ａへもイオン注入が実施されることになる。これにより、コンタクト部分の低抵抗化及びトランジスタ特性の向上につながる。なお、Ｄ−Ｐｏｌｙ９３形成後に、Ｎ−Ｐｏｌｙ９１に対してイオン注入を実施することも考えられるが、この場合には、比較的大きいエネルギーでのイオン注入を実施する必要があり、インプラントダメージが大きく、リンの拡散防止機能を得ることができない可能性がある。

こうして、コンタクトホール８３に埋め込まれるＤ−Ｐｏｌｙ９３（下部電極７１）からの半導体層１へのリン等の拡散を十分に抑制することができる。これにより、ＴＦＴ３０のソース・ドレイン間のオフリークの発生を防止することができる。

図６において、ステップＳ19では、次に、下部電極７１上に、誘電体膜７５の膜を形成する。この誘電体膜７５は、絶縁膜２の場合と同様に、一般にＴＦＴゲート絶縁膜を形成するのに用いられる各種の公知技術により形成可能である。酸化シリコン膜７５ａは前述の熱酸化、或いはＣＶＤ法等によって形成され、その後に、窒化シリコン膜７５ｂが減圧ＣＶＤ法等によって形成される。この誘電体膜７５は、薄くする程、蓄積容量７０は大きくなるので、結局、膜破れなどの欠陥が生じないことを条件に、膜厚５０ｎｍ以下のごく薄い絶縁膜となるように形成すると有利である。次に、誘電体膜７５上に、ポリシリコン膜やＡＬ（アルミニウム）等の導電膜を、減圧ＣＶＤ又はスパッタリングにより、約１００〜５００ｎｍ程度の膜厚に成膜して、容量電極３００の導電膜を形成する。

次に、誘電体膜７５及び容量電極３００の膜をパターニングして、下部電極７１、誘電体膜７５及び容量電極３００を形成して、蓄積容量７０を完成させる。なお、図７及び図８のステップＳ5 のパターニングを誘電体膜７５及び容量電極３００形成後に実施することによって、下部電極７１、誘電体膜７５及び容量電極３００の膜を一挙にパターニングすることも可能である。

次に、例えば、ＴＥＯＳガス等を用いた常圧又は減圧ＣＶＤ法により、好ましくはプラズマＣＶＤ法により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４２を形成する（ステップＳ20）。容量電極３００にアルミニウムを用いた場合には、プラズマＣＶＤで低温成膜する必要がある。この第２層間絶縁膜４２の膜厚は、例えば約５００〜１５００ｎｍ程度とする。次に、ステップＳ21において、第２層間絶縁膜４２に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８１、８０１及び８８２を開孔する。この際、コンタクトホール８１は半導体層１ａの高濃度ソース領域１ｄに通ずるように、コンタクトホール８０１は容量電極３００へ通ずるように、また、コンタクトホール８８２は中継電極７１９に通ずるように、それぞれ形成される。

次に、ステップＳ22において、第２層間絶縁膜４２上の全面に、スパッタリング等により、遮光性のアルミニウム等の低抵抗金属や金属シリサイド等を金属膜として、約１００〜５００ｎｍ程度の厚さ、好ましくは約３００ｎｍに堆積する。そして、フォトリソグラフィ及びエッチングにより、所定パターンをもつデータ線６ａを形成する。この際、当該パターニング時においては、シールド層用中継層６ａ１及び第２中継層６ａ２もまた同時に形成される。シールド層用中継層６ａ１は、コンタクトホール８０１を覆うように形成されるとともに、第２中継層６ａ２は、コンタクトホール８８２を覆うように形成されることになる。

次に、これらの上層の全面にプラズマＣＶＤ法等によって窒化チタンからなる膜を形成した後、これがデータ線６ａ上にのみ残存するように、パターニング処理を実施する。ただし、該窒化チタンからなる層をシールド層用中継層６ａ１及び第２中継層６ａ２上にも残存するように形成してよいし、場合によってはＴＦＴ基板１０の全面に関して残存するように形成してもよい。また、アルミニウムの成膜時に同時に成膜して、一括してエッチングしても良い。

次に、データ線６ａ等の上を覆うように、例えばＴＥＯＳガス等を用いた常圧又は減圧ＣＶＤ法により、好ましくは低温成膜できるプラズマＣＶＤ法により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜４３を形成する（ステップＳ23）。この第３層間絶縁膜４３の膜厚は、例えば約５００〜３５００ｎｍ程度とする。

次に、ステップＳ24において、図５に示すように、第３層間絶縁膜４３を例えばＣＭＰを用いて平坦化する。

次に、ステップＳ25において、第３層間絶縁膜４３に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８０３及び８０４を開孔する。この際、コンタクトホール８０３は前記のシールド層用中継層６ａ１に通ずるように、また、コンタクトホール８０４は第２中継層６ａ２に通ずるように、それぞれ形成されることになる。

次に、ステップＳ26において、第３層間絶縁膜４３の上には、スパッタリング法、或いはプラズマＣＶＤ法等により、シールド層４００の金属膜を形成する。ここでまず、第３層間絶縁膜４３の直上には、例えばアルミニウム等の低抵抗な材料を用いて下層膜を形成し、次いで、この下層膜上に、例えば窒化チタン等その他後述の画素電極９ａを構成するＩＴＯと電蝕を生じない材料を用いて上層膜を形成し、最後に、下層膜及び上層膜をともにパターニングすることで、２層構造を有するシールド層４００が形成される。なお、この際、シールド層４００とともに、第３中継電極４０２もまた形成される。

次に、例えばＴＥＯＳガス等を用いた常圧又は減圧ＣＶＤ法により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第４層間絶縁膜４４を形成する（ステップＳ27）。この第４層間絶縁膜４４の膜厚は、例えば約５００〜１５００ｎｍ程度とする。

次に、ステップＳ28において、図５に示すように、第４層間絶縁膜４４を例えばＣＭＰを用いて平坦化する。次いで、第４層間絶縁膜４４に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８９を開孔する（ステップＳ29）。この際、コンタクトホール８９は前記の第３中継電極４０２に通ずるように形成されることになる。

次に、第４層間絶縁膜４４上に、スパッタ処理等により、ＩＴＯ膜等の透明導電性膜を、約５０〜２００ｎｍの厚さに堆積する。そして、フォトリソグラフィ及びエッチングにより、画素電極９ａを形成する（ステップＳ30）。

なお、当該電気光学装置を、反射型として用いる場合には、ＡＬ等の反射率の高い不透明な材料によって画素電極９ａを形成してもよい。次に、画素電極９ａの上に、ポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角をもつように、かつ所定方向でラビング処理を施すこと等により、配向膜１６が形成される。

一方、対向基板２０については、ガラス基板等がまず用意され、額縁としての遮光膜５３が、例えば金属クロムをスパッタした後、フォトリソグラフィ及びエッチングを経て形成される。なお、これらの遮光膜５３は、導電性である必要はなく、Ｃｒ、Ｎｉ、ＡＬ等の金属材料のほか、カーボンやＴｉをフォトレジストに分散した樹脂ブラック等の材料から形成してもよい。

次に、対向基板２０の全面にスパッタ処理等により、ＩＴＯ等の透明導電性膜を、約５０〜２００ｎｍの厚さに堆積することにより、対向電極２１を形成する。さらに、対向電極２１の全面にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角をもつように、かつ所定方向でラビング処理を施すこと等により、配向膜２２が形成される。

最後に、図２及び図３に示すように、各層が形成されたＴＦＴ基板１０と対向基板２０とは、例えば対向基板２０の４辺に沿ってシール材５２を形成すると共に、シール材５２の４隅に上下導通材１０６を形成して、配向膜１６及び２２が対面するようにシール材５２により貼り合わされる。これにより、上下導通材１０６は下端においてＴＦＴ基板１０の上下導通端子１０７に接触し、上端において対向基板２０の対向電極２１に接触する。

そして、真空吸引等により、両基板間の空間に、例えば複数種のネマテッィク液晶を混合してなる液晶が吸引されて、所定層厚の液晶層５０が形成される。

なお、シール材５２は、両基板を貼り合わせるため、例えば紫外線硬化樹脂、熱硬化樹脂等からなり、紫外線、加熱等により硬化させられたものである。また、このシール材５２中には、本実施形態における液晶装置を、液晶装置がプロジェクタ用途のように小型で拡大表示を行う液晶装置に適用するのであれば、両基板間の距離（基板間ギャップ）を所定値とするためのグラスファイバ、あるいはガラスビーズ等のキャップ材（スペーサ）が散布されている。あるいは、当該液晶装置を液晶ディスプレイや液晶テレビのように大型で等倍表示を行う液晶装置に適用するのであれば、このようなギャップ材は、液晶層５０中に含まれてよい。

なお、走査線１１及びゲート電極３ａに供給される走査信号遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでもよいことは言うまでもない。また、データ線駆動回路１０１を画像表示領域１０ａの辺に沿って両側に配列してもよい。

また、ＴＦＴ基板１０上には、これらのデータ線駆動回路１０１、走査線駆動回路１０４等に加えて、複数のデータ線６ａに画像信号を所定のタイミングで印加するサンプリング回路、複数のデータ線６ａに所定電圧レベルのプリチャージ信号を画像信号に先行して各々供給するプリチャージ回路、製造途中や出荷時の当該電気光学装置の品質、欠陥等を検査するための検査回路等を形成してもよい。

また、上述した実施形態においては、データ線駆動回路１０１及び走査線駆動回路１０４をＴＦＴ基板１０上に設ける代わりに、例えばＴＡＢ（Tape Automated Bonding）基板上に実装された駆動用ＬＳＩに、ＴＦＴ基板１０の周辺部に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。また、対向基板２０の投射光が入射する側及びＴＦＴ基板１０の出射光が出射する側には、それぞれ、例えばＴＮ（Twisted Nematic）モード、ＶＡ（Vertically Aligned）モード、ＰＤＬＣ（Polymer Dispersed Liquid Crystal）モード等の動作モードや、ノーマリーホワイトモード・ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板等が所定の方向で配置される。

このように本実施の形態においては、チャネル近傍のコンタクトホールに埋め込まれて半導体層に電気的に接続されるドープドポリシリコンからのリンの拡散を防止するために、コンタクトホールにＮ−Ｐｏｌｙを形成してイオン注入し、更に、アニールを施す。これにより、リンの拡散を防止する緻密な拡散防止膜が得られる。この拡散防止膜によって、コンタクトホール内のドープドポリシリコンからのリンが半導体層に拡散することを防止することができ、トランジスタのオフ抵抗が低下することを防止して、オフリークの発生を阻止し、画質を向上させることができる。

なお、半導体層と拡散防止膜のインプラントの条件、アニールの条件によっては、拡散防止膜を設けることで、等価的に半導体層の厚さを厚くし、また、半導体層の結晶成長を促進することができ、半導体層のコンタクト抵抗及びシート抵抗を一層低減して、トランジスタ特性を向上させることができるという効果も有する。

また、上記実施の形態おいては、液晶装置用の基板の例について説明したが、積層構造を有する半導体基板等にも適用可能であることは明らかである。

（電子機器）
次に、以上詳細に説明した半導体装置用基板を用いて構成した電気光学装置をライトバルブとして用いた電子機器の一例たる投射型カラー表示装置の実施形態について、その全体構成、特に光学的な構成について説明する。ここに、図１０は、投射型カラー表示装置の説明図である。

図１０において、本実施形態における投射型カラー表示装置の一例たる液晶プロジェクタ１１００は、駆動回路がＴＦＴアレイ基板上に搭載された液晶装置を含む液晶モジュールを３個用意し、それぞれＲＧＢ用のライトバルブ１００Ｒ、１００Ｇ及び１００Ｂとして用いたプロジェクタとして構成されている。液晶プロジェクタ１１００では、メタルハライドランプ等の白色光源のランプユニット１１０２から投射光が発せられると、３枚のミラー１１０６及び２枚のダイクロックミラー１１０８によって、ＲＧＢの三原色に対応する光成分Ｒ、Ｇ及びＢに分けられ、各色に対応するライトバルブ１００Ｒ、１００Ｇ及び１００Ｂにそれぞれ導かれる。この際特に、Ｂ光は、長い光路による光損失を防ぐために、入射レンズ１１２２、リレーレンズ１１２３及び出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ及び１００Ｂによりそれぞれ変調された三原色に対応する光成分は、ダイクロックプリズム１１１２により再度合成された後、投射レンズ１１１４を介してスクリーン１１２０にカラー画像として投射される。

なお、本発明の基板は、液晶表示パネルだけでなく、エレクトロルミネッセンス装置、有機エレクトロルミネッセンス装置、プラズマディスプレイ装置、電気泳動ディスプレイ装置、電子放出を用いた装置（Field Emission Display 及び Surface-Conduction Electron-Emitter Display 等）などの各種の電気光学装置においても適用することが可能である。

本実施の形態に係る半導体装置用基板の一部を示す断面図。 本実施の形態を電気光学装置用基板である液晶装置用基板に適用した場合において、この液晶装置用基板を用いて構成した電気光学装置である液晶装置をその上に形成された各構成要素と共に対向基板側から見た平面図。 素子基板と対向基板とを貼り合わせて液晶を封入する組立工程終了後の液晶装置を、図２のＨ−Ｈ'線の位置で切断して示す断面図。 図２及び図３の液晶装置の画素領域を構成する複数の画素における各種素子、配線等の等価回路図。 図２及び図３の液晶装置の画素構造を詳細に示す断面図。 半導体装置用基板の製造方法を示すフローチャート。 本実施の形態に係る半導体装置用基板の製造方法を示すフローチャート。 本実施の形態に係る半導体装置用基板の製造方法の他の例を示すフローチャート。 本実施の形態に係る半導体装置用基板の製造方法を工程順に示す工程図。 投射型カラー表示装置を示す説明図。

符号の説明

１ａ，９０…半導体層、１１…走査線、３０…ＴＦＴ、１２…下地絶縁膜、４１，４２，４３，４４…層間絶縁膜、８３，９４…コンタクトホール、９１…Ｎ−Ｐｏｌｙ、９２…酸化膜、９３…Ｄ−Ｐｏｌｙ。

Claims (2)

1. 基板上の半導体層に、ソース及びドレインの少なくとも一方を構成する不純物拡散領域を形成する工程と、
   前記不純物拡散領域上に層間絶縁膜を形成する工程と、
   前記層間絶縁膜にコンタクトホールを形成する工程と、
   前記コンタクトホール内の前記不純物拡散領域との境界部分に、不純物がドープされていないポリシリコン又はアモルファスシリコンを形成する工程と、
   前記ポリシリコン又はアモルファスシリコンにイオン注入を行って導電性を付与する工程と、
   前記導電性を付与したポリシリコン又はアモルファスシリコンに対してアニール処理を実施して拡散防止膜を形成すると共に、前記拡散防止膜上に酸化膜を形成する工程と、
   前記酸化膜上に、不純物がドープされたドープドポリシリコンを形成する工程とを具備し、
   前記拡散防止膜のグレインサイズは、前記ドープドポリシリコンのグレインサイズよりも大きいことを特徴とする半導体装置用基板の製造方法。
2. 前記イオン注入の前に、前記ポリシリコン又はアモルファスシリコンをパターニングする工程を更に具備したことを特徴とする請求項１に記載の半導体装置用基板の製造方法。

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