以下、図面を参照して本発明の実施の形態について詳細に説明する。図1乃至図10は本発明の一実施の形態に係り、図1は本実施の形態に係る薄膜トランジスタの製造方法を示すフローチャートである。本実施の形態は薄膜トランジスタとして電気光学装置である液晶装置に採用されるTFT素子に適用したものである。図2は本実施の形態における薄膜トランジスタの製造方法を用いて構成した電気光学装置である液晶装置をその上に形成された各構成要素と共に対向基板側から見た平面図である。図3は素子基板と対向基板とを貼り合わせて液晶を封入する組立工程終了後の液晶装置を、図2のH−H'線の位置で切断して示す断面図である。図4は図2及び図3の液晶装置の画素領域を構成する複数の画素における各種素子、配線等の等価回路図である。図5は図2及び図3の液晶装置の画素構造を詳細に示す断面図である。また、図6は図5の液晶装置を構成するTFT基板上に形成する隣接した複数の画素について各層の成膜パターンのうち要部の成膜パターンを示す平面図である。図7は電気光学装置の製造方法を示すフローチャートである。図8はLDD構造の製造方法を工程順に示す工程図である。図9は横軸にフォトレジストの位置(μm)をとり縦軸に耐圧(V)をとって、マスク位置調整によるトランジスタの耐圧特性を示すグラフである。図10は横軸にフォトレジストの位置(μm)をとり縦軸に耐圧(V)をとって、注入角度調整によるトランジスタの耐圧特性を示すグラフである。なお、上記各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
TFT素子等のトランジスタは、閾値電圧の上昇及びドレイン電流の低下を伴うホットキリャア効果を抑制することを目的として、ソース領域とチャンネル間及びドレイン領域とチャネル間に、低濃度の不純物拡散領域(LDD領域(Lightly Doped Drain regions))を形成するLDD構造を採用している。LDD領域の電圧降下によって、ドレイン端の空乏層中の電界を緩和するのである。ソース領域側に形成するLDD領域とドレイン領域側に形成するLDD領域の大きさを制御することによって、トランジスタの正極性駆動時と負極性駆動時における耐圧調整が可能である。
LDD構造は、ゲート電極をマスクとして、半導体層にイオン注入を行う第1の工程と、フォトレジストをマスクとして半導体層にイオン注入を行う第2の工程とによって形成される。第1の工程において低濃度のイオン注入を行い、第2の工程において高濃度のイオン注入を行う。第2の工程において、ゲート電極及びその近辺の領域をマスクすることによって、半導体層のチャネル領域近傍に低濃度不純物拡散領域(LDD領域)を形成し、半導体層の両端部に高濃度不純物拡散領域であるソース領域及びドレイン領域を形成することができる。
この場合において、フォトレジストを形成する位置(マスク位置)をドレイン側又はソース側にずらすことによって、正極性と負極性のトランジスタ耐圧を制御することができる。しかしながら、マスク位置の調整では、フォトレジストの合わせずれ等によって、耐圧の制御が容易ではない。
図9は横軸にフォトレジストの位置(μm)をとり縦軸にソース・ドレイン耐圧(V)をとって、マスク位置の調整によるトランジスタの耐圧特性を示すグラフである。
トランジスタのソース・ドレイン耐圧は、ゲートに0Vを印加し、ソース・ドレイン間に印加する電圧(ソース側に正電圧、ドレイン側に負電圧を印加)を変化させ、ソース・ドレイン間に所定の微少電流(例えば1×10-8A)を越える電流が流れ始めるときのソース・ドレイン間電圧によって示す。
図9はフォトレジストがソース側とドレイン側とで同一寸法だけゲート近辺部分を覆った場合をフォト合わせ0に設定している。図9において、フォト合わせの符号「−」は、フォトレジストがドレイン側にずれたこと、即ち、半導体層のドレイン側を被覆する寸法がソース側を被覆する寸法よりも大きいことを示し、フォト合わせの符号「+」は、フォトレジストがソース側にずれたこと、即ち、半導体層のソース側を被覆する寸法がドレイン側を被覆する寸法よりも大きいことを示している。
フォト合わせを−側にシフトさせることによって、ドレイン側に形成されるLDD領域の寸法をソース側に形成されるLDD領域の寸法に比べて大きくすることができる。しかしながら、図9に示すように、フォトレジストの合わせ寸法とソース・ドレイン耐圧との関係はリニアではなく、フォトレジストの合わせずれもあって、フォトレジストのマスク位置の調整による耐圧制御は、十分な精度を得ることができない。
そこで、本実施の形態においては、上述した第1及び第2の工程の少なくとも一方のイオン注入工程において、イオンの注入角を制御することによって、ソース・ドレイン耐圧を高精度に制御するようになっている。
先ず、図2乃至図4を参照して本実施の形態の電気光学装置用基板である液晶装置用基板を用いて構成した液晶装置の全体構成について説明する。
液晶装置は、図2及び図3に示すように、例えば、石英基板、ガラス基板、シリコン基板からなるTFT基板10と、これに対向配置される、例えばガラス基板や石英基板からなる対向基板20との間に液晶50を封入して構成される。対向配置されたTFT基板10と対向基板20とは、シール材52によって貼り合わされている。
TFT基板10上には画素を構成する画素電極(ITO)9a等がマトリクス状に配置される。また、対向基板20上には全面に対向電極(ITO)21が設けられる。TFT基板10の画素電極9a上には、ラビング処理が施された配向膜16が設けられている。一方、対向基板20上の全面に渡って形成された対向電極21上にも、ラビング処理が施された配向膜22が設けられている。各配向膜16,22は、例えば、ポリイミド膜等の透明な有機膜からなる。
図4は画素を構成するTFT基板10上の素子の等価回路を示している。図4に示すように、画素領域においては、複数本の走査線11と複数本のデータ線6aとが交差するように配線され、走査線11とデータ線6aとで区画された領域に画素電極9aがマトリクス状に配置される。そして、走査線11とデータ線6aの各交差部分に対応してTFT30が設けられ、このTFT30に画素電極9aが接続される。
TFT30は走査線11のON信号によってオンとなり、これにより、データ線6aに供給された画像信号が画素電極9aに供給される。この画素電極9aと対向基板20に設けられた対向電極21との間の電圧が液晶50に印加される。また、画素電極9aと並列に蓄積容量70が設けられており、蓄積容量70によって、画素電極9aの電圧はソース電圧が印加された時間よりも例えば3桁も長い時間の保持が可能となる。蓄積容量70によって、電圧保持特性が改善され、コントラスト比の高い画像表示が可能となる。
図5は一つの画素に着目した液晶装置の模式的断面図であり、図6は各層の成膜パターンのうち要部のパターンを示す平面図である。なお、図5は図6のA−A’線断面図である。
図6において、画素電極9aは、TFT基板10上に、マトリクス状に複数設けられており、画素電極9aの縦横の境界に各々沿ってデータ線6a及び走査線11が設けられている。なお、図6では4つの画素のみが示してある。データ線6aは、後述するように、アルミニウム膜等を含む積層構造からなり、走査線11は、例えば導電性のポリシリコン膜等からなる。また、走査線11は、半導体層1aのうち図中右上がりの斜線領域で示したチャネル領域1a’に対向するゲート電極3aに電気的に接続されている。すなわち、走査線11とデータ線6aとの交差する箇所にはそれぞれ、走査線11に接続されたゲート電極3aとチャネル領域1a’とが対向配置されて画素スイッチング用のTFT30が構成されている。
TFT基板10上には、TFT30や画素電極9aの他、これらを含む各種の構成が積層構造をなして備えられている。この積層構造は、図5に示すように、下から順に、走査線11を含む第1層、ゲート電極3aを含むTFT30等を含む第2層、蓄積容量70を含む第3層、データ線6a等を含む第4層、シールド層400等を含む第5層、画素電極9a及び配向膜16等を含む第6層からなる。また、第1層及び第2層間には層間絶縁膜である下地絶縁膜12が、第2層及び第3層間には第1層間絶縁膜41が、第3層及び第4層間には第2層間絶縁膜42が、第4層及び第5層間には第3層間絶縁膜43が、第5層及び第6層間には第4層間絶縁膜44が、それぞれ設けられており、前述の各要素間が短絡することを防止している。また、これら各種の絶縁膜12、41、42、43及び44には、例えば、TFT30の半導体層1a中の高濃度のソース領域1dとデータ線6aとを電気的に接続するコンタクトホール等もまた設けられている。以下では、これらの各要素について、下から順に説明を行う。
第1層には、例えば、Ti(チタン)、Cr(クロム)、W(タングステン)、Ta(タンタル)、Mo(モリブデン)等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したものと導電性ポリシリコン又はアモルファスシリコン等のシリコン膜との積層構造からなる走査線11が設けられている。この走査線11は、平面的には、図6のX方向に沿うように、ストライプ状にパターニングされていると共に、データ線6aに沿って図6のY方向に延びる突出部を有している。なお、隣接する走査線11から延びる突出部は相互に接続されることはなく、したがって、該走査線11は1本1本分断されている。
これにより、走査線11は、同一行に存在するTFT30のON・OFFを一斉に制御する機能を有することになる。また、走査線11は、画素電極9aが形成されない領域を略埋めるように形成されていることから、TFT30に下側から入射しようとする光を遮る機能をも有している。これにより、TFT30の半導体層1aにおける光リーク電流の発生を抑制し、フリッカ等のない高品質な画像表示が可能となる。
第2層には、ゲート電極3aを含むTFT30が設けられている。TFT30は、図5に示すように、LDD(Lightly Doped Drain)構造を有しており、その構成要素としては、上述したゲート電極3a、例えばポリシリコン膜からなりゲート電極3aからの電界によりチャネルが形成される半導体層1aのチャネル領域1a’、ゲート電極3aと半導体層1aとを絶縁するゲート絶縁膜を含む絶縁膜2、半導体層1aにおける低濃度不純物拡散領域であるソース側LDD領域1b及びドレイン側LDD領域1c並びに高濃度不純物拡散領域であるソース領域1d及びドレイン領域1eを備えている。
そして、この第2層には、上述のゲート電極3aと同一膜として中継電極719が形成されている。この中継電極719は、平面的に見て、図6に示すように、各画素電極9aの一辺の略中央に位置するように、島状に形成されている。中継電極719とゲート電極3aとは同一膜として形成されているから、後者が例えば導電性ポリシリコン膜等からなる場合においては、前者もまた、導電性ポリシリコン膜等からなる。
また、本実施形態では、画素スイッチング用TFT30のゲート電極を、ソース領域1d及びドレイン領域1e間に1個のみ配置したシングルゲート構造としたが、これらの間に2個以上のゲート電極を配置してもよい。このようにデュアルゲート、あるいはトリプルゲート以上でTFTを構成すれば、チャネル領域とソース及びドレイン領域1eとの接合部のリーク電流を防止でき、オフ時の電流を低減することができる。さらに、TFT30を構成する半導体層1aは非単結晶層でも単結晶層でも構わない。単結晶層の形成には、貼り合わせ法等の公知の方法を用いることができる。半導体層1aを単結晶層とすることで、特に周辺回路の高性能化を図ることができる。
以上説明した走査線11の上、かつ、TFT30の下には、例えばシリコン酸化膜等からなる下地絶縁膜12が設けられている。下地絶縁膜12は、走査線11とTFT30とを絶縁する機能のほか、TFT基板10の全面に形成されることにより、TFT基板10の表面研磨時における荒れや、洗浄後に残る汚れ等による画素スイッチング用のTFT30の特性変化を防止する機能を有する。
本実施の形態においては、後述するように、半導体層1aにおけるソース領域1dとソース側LDD領域1bとの寸法の比及びドレイン側LDD領域1cとドレイン領域1eとの寸法の比は、夫々、任意に設定可能である。また、ゲート電極3a端部直下の半導体層1aからLDD領域を形成するのではなく、所定寸法のオフセットを設けてLDD領域を形成することができ、ソース側LDD領域及びドレイン側LDD領域1cの寸法についてもある程度設定可能である。
下地絶縁膜12には、平面的にみて半導体層1aの両脇に、後述するデータ線6aに沿って延びる半導体層1aのチャネル長と同じ幅の溝(コンタクトホール)12cvが掘られており、この溝12cvに対応して、その上方に積層されるゲート電極3aは下側に凹状に形成された部分を含んでいる。また、この溝12cv全体を埋めるようにして、ゲート電極3aが形成されていることにより、該ゲート電極3aには、これと一体的に形成された側壁部3bが延設されるようになっている。これにより、TFT30の半導体層1aは、図6によく示されているように、平面的にみて側方から覆われるようになっており、少なくともこの部分からの光の入射が抑制されるようになっている。
また、この側壁部3bは、溝12cvを埋めるように、且つ、その下端が走査線11と接するように形成されている。従って、同一行の走査線11とゲート電極3aとは、同電位となる。なお、走査線11に平行するようにして、ゲート電極3aを含む別の走査線を形成するような構造を採用してもよい。この場合においては、該走査線11と該別の走査線とは、冗長的な配線構造をとることになる。これにより、例えば、該走査線11の一部に何らかの欠陥があって、正常な通電が不可能となったような場合においても、当該走査線11と同一の行に存在する別の走査線が健全である限り、それを介してTFT30の動作制御を依然正常に行うことができることになる。
第3層には、蓄積容量70が設けられている。蓄積容量70は、TFT30のドレイン領域1e及び画素電極9aに接続された画素電位側容量電極としての下部電極71と、固定電位側容量電極としての容量電極300とが、誘電体膜75を介して対向配置されることにより形成されている。この蓄積容量70によれば、画素電極9aにおける電位保持特性を顕著に高めることが可能となる。また、蓄積容量70は、図6の平面図に示すように、画素電極9aの形成領域にほぼ対応する光透過領域には至らないように形成されているため(換言すれば、遮光領域内に収まるように形成されているため)、電気光学装置全体の画素開口率は比較的大きく維持され、これにより、より明るい画像を表示することが可能である。
より詳細には、下部電極71は、例えば導電性のポリシリコン膜からなり画素電位側容量電極として機能する。ただし、下部電極71は、金属又は合金を含む単一層膜又は多層膜から構成してもよい。また、この下部電極71は、画素電位側容量電極としての機能のほか、画素電極9aとTFT30のドレイン領域1eとを中継接続する機能をもつ。この中継接続は、後述するように、前記中継電極719を介して行われている。
容量電極300は、蓄積容量70の固定電位側容量電極として機能する。容量電極300を固定電位とするためには、固定電位とされた後述するシールド層400と電気的接続が図られることによりなされている。
そして、この容量電極300は、TFT基板10上において、各画素に対応するように島状に形成されており、下部電極71は、当該容量電極300とほぼ同一形状を有するように形成されている。これにより、蓄積容量70は、平面的に無駄な広がりを有さず、即ち画素開口率を低落させることなく、且つ、当該状況下で最大限の容量値を実現し得ることになる。すなわち、蓄積容量70は、より小面積で、より大きな容量値をもつ。
誘電体膜75は、図5に示すように、例えば膜厚5〜200nm程度の比較的薄いHTO膜、LTO(Low Temperature Oxide)膜等の酸化シリコン膜、あるいは窒化シリコン膜等から構成される。蓄積容量70を増大させる観点からは、膜の信頼性が十分に得られる限りにおいて、誘電体膜75は薄いほどよい。そして、この誘電体膜75は、図5に示すように、下層に酸化シリコン膜75a、上層に窒化シリコン膜75bからなる2層構造を有する。比較的誘電率の大きい窒化シリコン膜75bが存在することにより、蓄積容量70の容量値を増大させることが可能となると共に、酸化シリコン膜75aが存在することにより、蓄積容量70の耐圧性を低下せしめることがない。このように、誘電体膜75を2層構造とすることにより、相反する2つの作用効果を享受することが可能となる。
また、窒化シリコン膜75bが存在することにより、TFT30に対する水の浸入を未然に防止することが可能となっている。これにより、TFT30におけるスレッショルド電圧の上昇という事態を招来することがなく、比較的長期の装置運用が可能となる。なお、本実施の形態では、誘電体膜75は、2層構造を有するものとなっているが、例えば酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜等というような3層構造や、あるいはそれ以上の積層構造を有するように構成してもよい。
以上説明したTFT30ないしゲート電極3a及び中継電極719の上、かつ、蓄積容量70の下には、第1層間絶縁膜41が形成されている。この第1層間絶縁膜41には、TFT30のソース領域1dと後述するデータ線6aとを電気的に接続するコンタクトホール81が、後述する第2層間絶縁膜42を貫通しつつ開孔されている。また、第1層間絶縁膜41には、TFT30のドレイン領域1eと蓄積容量70を構成する下部電極71とを電気的に接続するコンタクトホール83が開孔されている。
さらに、この第1層間絶縁膜41には、蓄積容量70を構成する画素電位側容量電極としての下部電極71と中継電極719とを電気的に接続するためのコンタクトホール881が開孔されている。更に加えて、第1層間絶縁膜41には、中継電極719と後述する第2中継電極6a2とを電気的に接続するコンタクトホール882が、後述する第2層間絶縁膜42を貫通しつつ開孔されている。
図5に示すように、コンタクトホール882は、蓄積容量70以外の領域に形成されており、下部電極71を一旦下層の中継電極719に迂回させてコンタクトホール882を介して上層に引き出していることから、下部電極71を上層の画素電極9aに接続する場合でも、下部電極71を誘電体膜75及び容量電極300よりも広く形成する必要がない。従って、下部電極71、誘電体膜75及び容量電極300を1エッチング工程で同時にパターニングすることができる。これにより、下部電極71、誘電体膜75及び容量電極300の各エッチングレートの制御が容易となり、膜厚等の設計の自由度を増大させることが可能である。
また、誘電体膜75は下部電極71及び容量電極300と同一形状に形成され広がりを有していないことから、TFT30の半導体層1aに対する水素化処理を行うような場合において、該処理に用いる水素を、蓄積容量70周辺の開口部を通じて半導体層1aにまで容易に到達させることが可能となるという作用効果を得ることも可能となる。
なお、第1層間絶縁膜41に対しては、約1000°Cの焼成を行うことにより、半導体層1aやゲート電極3aを構成するポリシリコン膜に注入したイオンの活性化を図ってもよい。
第4層には、データ線6aが設けられている。このデータ線6aは、TFT30の半導体層1aの延在する方向に一致するように、すなわち図6中Y方向に重なるようにストライプ状に形成されている。このデータ線6aは、図5に示すように、下層より順に、アルミニウムからなる層(図5における符号41A)、窒化チタンからなる層(図5における符号41TN参照)、窒化シリコン膜からなる層(図5における符号401)の三層構造を有する膜として形成されている。窒化シリコン膜は、その下層のアルミニウム層と窒化チタン層を覆うように少し大きなサイズにパターンニングされている。このうちデータ線6aが、比較的低抵抗な材料たるアルミニウムを含むことにより、TFT30、画素電極9aに対する画像信号の供給を滞りなく実現することができる。他方、データ線6a上に水分の浸入をせき止める作用に比較的優れた窒化シリコン膜が形成されることにより、TFT30の耐湿性向上を図ることができ、その寿命長期化を実現することができる。窒化シリコン膜は、プラズマ窒化シリコン膜が望ましい。
また、この第4層には、データ線6aと同一膜として、シールド層用中継層6a1及び第2中継電極6a2が形成されている。これらは、図6に示すように、平面的に見ると、データ線6aと連続した平面形状を有するように形成されているのではなく、各者間はパターニング上分断されるように形成されている。すなわち、図6中最左方に位置するデータ線6aに着目すると、その直右方に略四辺形状を有するシールド層用中継層6a1、更にその右方にシールド層用中継層6a1よりも若干大きめの面積をもつ略四辺形状を有する第2中継電極6a2が形成されている。シールド層用中継層6a1及び第2中継電極6a2は、データ線6aと同一工程で、下層より順に、アルミニウムからなる層、窒化チタンからなる層、プラズマ窒化膜からなる層の三層構造を有する膜として形成されている。そして、プラズマ窒化膜は、その下層のアルミニウム層と窒化チタン層を覆うように少し大きなサイズにパターンニングされている。窒化チタン層は、シールド層用中継層6a1、第2中継電極6a2に対して形成するコンタクトホール803,804のエッチングの突き抜け防止のためのバリアメタルとして機能する。また、シールド層用中継層6a1及び第2中継電極6a2上に、水分の浸入をせき止める作用に比較的優れたプラズマ窒化膜が形成されることにより、TFT30の耐湿性向上を図ることができ、その寿命長期化を実現することができる。尚、プラズマ窒化膜としては、プラズマ窒化シリコン膜が望ましい。
蓄積容量70の上、かつ、データ線6aの下には、例えばNSG、PSG,BSG、BPSG等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくはTEOSガスを用いたプラズマCVD法によって形成された第2層間絶縁膜42が形成されている。この第2層間絶縁膜42には、TFT30のソース領域1dとデータ線6aとを電気的に接続するコンタクトホール81が開孔されているとともに、前記シールド層用中継層6a1と蓄積容量70の上部電極たる容量電極300とを電気的に接続するコンタクトホール801が開孔されている。さらに、第2層間絶縁膜42には、第2中継電極6a2と中継電極719とを電気的に接続するためのコンタクトホール882が形成されている。
第5層には、シールド層400が形成されている。このシールド層400は、平面的にみると、図6のX方向及びY方向それぞれに延在するように、格子状に形成されている。該シールド層400のうち図6のY方向に延在する部分については特に、データ線6aを覆うように、且つ、該データ線6aよりも幅広に形成されている。また、図6のX方向に延在する部分については、後述の第3中継電極402を形成する領域を確保するために、各画素電極9aの一辺の中央付近に切り欠き部を有している。
さらには、図6のXY方向それぞれに延在するシールド層400の交差部分の隅部においては、該隅部を埋めるようにして、略三角形状の部分が設けられている。シールド層400に、この略三角形状の部分が設けられていることにより、TFT30の半導体層1aに対する光の遮蔽を効果的に行うことができる。すなわち、半導体層1aに対して、斜め上から進入しようとする光は、この三角形状の部分で反射又は吸収されることになり半導体層1aには至らないことになる。したがって、光リーク電流の発生を抑制して、フリッカ等のない高品質な画像を表示することが可能となる。
このシールド層400は、画素電極9aが配置された画像表示領域10aからその周囲に延設され、定電位源と電気的に接続されることで、固定電位とされている。なお、定電位源としては、後述するデータ線駆動回路101に供給される正電源や負電源の定電位源でもよいし、対向基板20の対向電極21に供給される定電位源でも構わない。
このように、データ線6aの全体を覆うように形成されているとともに(図6参照)、固定電位とされたシールド層400の存在によれば、該データ線6a及び画素電極9a間に生じる容量カップリングの影響を排除することが可能となる。すなわち、データ線6aへの通電に応じて、画素電極9aの電位が変動するという事態を未然に回避することが可能となり、画像上に該データ線6aに沿った表示ムラ等を発生させる可能性を低減することができる。シールド層400は格子状に形成されていることから、走査線11が延在する部分についても無用な容量カップリングが生じないように、これを抑制することが可能となっている。
また、第4層には、このようなシールド層400と同一膜として、中継層としての第3中継電極402が形成されている。この第3中継電極402は、後述のコンタクトホール89を介して、第2中継電極6a2及び画素電極9a間の電気的接続を中継する機能を有する。なお、これらシールド層400及び第3中継電極402間は、平面形状的に連続して形成されているのではなく、両者間はパターニング上分断されるように形成されている。
他方、上述のシールド層400及び第3中継電極402は、下層にアルミニウムからなる層、上層に窒化チタンからなる層の2層構造を有している。また、第3中継電極402において、下層のアルミニウムからなる層は、第2中継電極6a2と接続され、上層の窒化チタンからなる層は、ITO等からなる画素電極9aと接続されるようになっている。アルミニウムとITOとを直接に接続した場合には、両者間において電蝕が生じてしまい、アルミニウムの断線、あるいはアルミナの形成による絶縁等のため、好ましい電気的接続が実現されない。これに対し、窒化チタンとITOとが接続されていることから、コンタクト抵抗が低く良好な接続性が得られる。
このように、第3中継電極402と画素電極9aとの電気的接続を良好に実現することができることにより、該画素電極9aに対する電圧印加、あるいは該画素電極9aにおける電位保持特性を良好に維持することが可能となる。
さらには、シールド層400及び第3中継電極402は、光反射性能に比較的優れたアルミニウムを含み、且つ、光吸収性能に比較的優れた窒化チタンを含むことから、遮光層として機能し得る。すなわち、これらによれば、TFT30の半導体層1aに対する入射光(図5参照)の進行を、その上側でさえぎることが可能である。なお、このような遮光機能は、上述した容量電極300及びデータ線6aについても同様にいえる。これらシールド層400、第3中継電極402、容量電極300及びデータ線6aが、TFT基板10上に構築される積層構造の一部をなしつつ、TFT30に対する上側からの光入射を遮る上側遮光膜として機能する。
データ線6aの上、かつ、シールド層400の下には、NSG、PSG、BSG、BPSG等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくは、TEOSガスを用いたプラズマCVD法で形成された第3層間絶縁膜43が形成されている。この第3層間絶縁膜43には、シールド層400とシールド層用中継層6a1とを電気的に接続するためのコンタクトホール803、及び、第3中継電極402と第2中継電極6a2とを電気的に接続するためのコンタクトホール804がそれぞれ開孔されている。
なお、第2層間絶縁膜42に対しては、第1層間絶縁膜41に関して上述した焼成を行わないことにより、容量電極300の界面付近に生じるストレスの緩和を図るようにしてもよい。
第6層には、上述したように画素電極9aがマトリクス状に形成され、該画素電極9a上に配向膜16が形成されている。そして、この画素電極9a下には、NSG、PSG、BSG、BPSG等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくはTEOSガスを用いたプラズマCVD法にて成膜されるプラズマTEOSからなる第4層間絶縁膜44が形成されている。この第4層間絶縁膜44には、画素電極9a及び第3中継電極402間を電気的に接続するためのコンタクトホール89が開孔されている。
第3及び第4層間絶縁膜43,44の表面は、CMP(Chemical Mechanical Polishing)処理等により平坦化されている。平坦化された層間絶縁膜43,44の下方に存在する各種配線や素子等による段差に起因する液晶層50の配向不良が低減される。ただし、このように第3,第4層間絶縁膜43,44に平坦化処理を施すのに代えて、又は加えて、TFT基板10、下地絶縁膜12、第1層間絶縁膜41、第2層間絶縁膜42及び第3層間絶縁膜43のうち少なくとも一つに溝を掘って、データ線6a等の配線やTFT30等を埋め込むことにより、平坦化処理を行ってもよい。
また、蓄積容量70は、下から順に画素電位側容量電極、誘電体膜及び固定電位側容量電極という3層構造を構成していたが、これとは逆の構造を構成するようにしてもよい。
また、図2及び図3に示すように、対向基板20には表示領域を区画する額縁としての遮光膜53が設けられている。対向基板20の全面には、上述したように、ITO等の透明導電性膜が対向電極21として形成され、更に、対向電極21の全面にはポリイミド系の配向膜22が形成される。配向膜22は、液晶分子に所定のプレティルト角を付与するように、所定方向にラビング処理されている。
遮光膜53の外側の領域には液晶を封入するシール材52が、TFT基板10と対向基板20間に形成されている。シール材52は対向基板20の輪郭形状に略一致するように配置され、TFT基板10と対向基板20を相互に固着する。シール材52は、TFT基板10の1辺の一部において欠落しており、貼り合わされたTFT基板10及び対向基板20相互の間隙には、液晶50を注入するための液晶注入口108が形成される。液晶注入口108より液晶が注入された後、液晶注入口108を封止材109で封止するようになっている。
シール材52の外側の領域には、データ線6aに画像信号を所定のタイミングで供給することにより該データ線6aを駆動するデータ線駆動回路101及び外部回路との接続のための外部接続端子102がTFT基板10の一辺に沿って設けられている。この一辺に隣接する二辺に沿って、走査線11及びゲート電極3aに走査信号を所定のタイミングで供給することによりゲート電極3aを駆動する走査線駆動回路104が設けられている。走査線駆動回路104は、シール材52の内側の遮光膜53に対向する位置においてTFT基板10上に形成される。また、TFT基板10上には、データ線駆動回路101、走査線駆動回路104、外部接続端子102及び上下導通端子107を接続する配線105が、遮光膜53の3辺に対向して設けられている。
上下導通端子107は、シール材52のコーナー部の4箇所のTFT基板10上に形成される。そして、TFT基板10と対向基板20相互間には、下端が上下導通端子107に接触し、上端が対向電極21に接触する上下導通材106が設けられており、上下導通材106によって、TFT基板10と対向基板20との間で電気的な導通がとられている。
各構成要素の立体的−平面的なレイアウトについても、本発明は、上記実施形態のような形態に限定されるものではなく、別の種々の形態が考えられ得る。
(製造プロセス)
次に、本実施形態に係る薄膜トランジスタの製造方法を利用した電気光学装置の製造方法を図1、図7及び図8を参照して説明する。
まず、石英基板、ガラス、シリコン基板等のTFT基板10を用意する(図7のステップS11)。ここで、好ましくはN(窒素)等の不活性ガス雰囲気で約900〜1300℃での高温でアニール処理し、後に実施される高温プロセスでTFT基板10に生じる歪が少なくなるように前処理しておく。
次に、このように処理されたTFT基板10の全面に、Ti、Cr、W、Ta、Mo等の金属や金属シリサイド等の金属合金膜を、スパッタリングにより、100〜500nm程度の膜厚、好ましくは200nmの膜厚に堆積させる。そして、金属合金膜をフォトリソグラフィ及びエッチングによりパターニングして、平面形状がストライプ状の走査線11を形成する(ステップS12)。
次に、走査線11上に、例えば、常圧又は減圧CVD法等によりTEOS(テトラ・エチル・オルソ・シリケート)ガス、TEB(テトラ・エチル・ボートレート)ガス、TMOP(テトラ・メチル・オキシ・フォスレート)ガス等を用いて、NSG(ノンシリケートガラス)、PSG(リンシリケートガラス)、BSG(ボロンシリケートガラス)、BPSG(ボロンリンシリケートガラス)等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる下地絶縁膜12を形成する(ステップS13)。この下地絶縁膜12の膜厚は、例えば約500〜2000nm程度とする。
次のステップS14においては、半導体層1aが形成される。即ち、先ず、下地絶縁膜12上に、約450〜550℃、好ましくは約500℃の比較的低温環境中で、流量約400〜600cc/minのモノシランガス、ジシランガス等を用いた減圧CVD(例えば、圧力約20〜40PaのCVD)によってアモルファスシリコン膜が形成される。次に、窒素雰囲気中で、約600〜700℃にて約1〜10時間、好ましくは4〜6時間の熱処理を施すことにより、p−Si(ポリシリコン)膜を約50〜200nmの厚さ、好ましくは約100nmの厚さとなるまで固相成長させる。固相成長させる方法としては、RTAを使ったアニール処理でもよいし、エキシマレーザ等を用いたレーザアニールでもよい。この際、画素スイッチング用のTFT30を、nチャネル型とするかpチャネル型とするかに応じて、V族元素やIII族元素のドーパントを僅かにイオン注入等によりドープしてもよい。そして、フォトリソグラフィ及びエッチングにより、図6の太線にて示すパターンを有する半導体層1aを形成する。
次に、ステップS15においては、TFT30を構成する半導体層1aを約900〜1300°Cの温度、好ましくは約1000℃の温度により熱酸化して下層ゲート絶縁膜を形成し、場合により、これに続けて減圧CVD法等により上層ゲート絶緑膜を形成することにより、1層又は多層の高温酸化シリコン膜(HTO膜)や窒化シリコン膜からなる(ゲート絶縁膜を含む)絶縁膜2を形成する。この結果、半導体層1aは、約30〜150nmの厚さ、好ましくは約35〜50nmの厚さとなり、絶縁膜2の厚さは、約20〜150nmの厚さ、好ましくは約30〜100nmの厚さとなる。
次に、画素スイッチング用のTFT30のスレッシュホールド電圧Vthを制御するために、半導体層1aのうちnチャネル領域あるいはpチャネル領域に、ボロン等のドーパントを予め設定された所定量だけイオン注入等によりドープする。
次に、下地絶縁膜12に対して、走査線11に通ずる溝12cvを形成する。この溝12cvは、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。
次に、減圧CVD法等によりポリシリコン膜を堆積し、更にリン(P)を熱拡散して、このポリシリコン膜を導電化する。この熱拡散に代えて、Pイオンをポリシリコン膜の成膜と同時に導入したドープドシリコン膜を用いてもよい。このポリシリコン膜の膜厚は、約100〜500nmの厚さ、好ましくは約350nm程度である。そして、フォトリソグラフィ及びエッチングにより、TFT30のゲート電極部を含めて所定のパターンのゲート電極3aを形成する(ステップS16 )。このゲート電極3a形成時において、これに延設される側壁部3bもまた同時に形成される。この側壁部3bは、前述のポリシリコン膜の堆積が溝12cvの内部に対しても行われることで形成される。この際、該溝12cvの底が走査線11に接していることにより、側壁部3b及び走査線11は電気的に接続されることになる。更に、このゲート電極3aのパターニング時、これと同時に、中継電極719もまた形成される。
次に、前記半導体層1aについて、ソース側LDD領域1b及びドレイン側LDD領域1c、並びに、ソース領域1d及びドレイン領域1eを形成する。図1はこのLDD構造の形成工程を示している。また、図8は矢印によってイオン注入が行われていること、また、矢印の向きによってイオン注入角度を示している。ここでは、TFT30をLDD構造をもつnチャネル型のTFTとする場合を説明すると、具体的にまず、ソース側LDD領域1b及びドレイン側LDD領域1cを形成するために、図8(a)に示すように、ゲート電極3aをマスクとして、P等のV族元素のドーパントを低濃度で(例えば、Pイオンを1〜3×1013cm2のドーズ量にて)ドープする(ステップS1 )。これによりゲート電極3a下の半導体層1aはチャネル領域1a’となる。このときゲート電極3aがマスクの役割を果たすことによって、ソース側LDD領域1b及びドレイン側LDD領域1cは自己整合的に形成されることになる。
なお、この場合のイオン注入においては、イオン注入角度を0度、即ち、TFT基板10の表面に対して垂直な角度からイオン注入を行う。
次に、図8(b)に示すように、ソース領域1d及びドレイン領域1eを形成するために、ゲート電極3aよりも幅の広い平面パターンを有するレジスト層101をゲート電極3a上に形成する。本実施の形態においては、レジスト層101は、例えば、フォト合わせの位置を0、即ち、レジスト層101の中心がゲート電極3aの中心に一致するように配置する。次に、ステップS3 において、イオン注入の注入角を制御して、ステップS4 のイオン注入を行う。このイオン注入においては、例えば、P等のV族元素のドーパントを高濃度で(例えば、Pイオンを1〜5×1015 /cm2のドーズ量にて)ドープする。
図10は注入角度調整によるトランジスタの耐圧特性を示している。図10はイオン注入をTFT基板10の表面に対して垂直な角度で行った場合をイオン注入角度0度に設定している。図10において、イオン注入角の符号「−」は、ソース側からドレイン側に向かうイオン注入時の傾斜を示し、イオン注入角の符号「+」は、ドレイン側からソース側に向かうイオン注入時の傾斜を示している。例えば、図8(c)の例では、イオン注入角の符号は「−」である。
即ち、図8(c)の例では、イオン注入角を−方向に傾斜させて、ソース側からドレイン側に向かってイオン注入を行っている。イオン注入角の傾斜によって、レジスト層101がソース・ドレインに対称な位置に配置されている場合でも、ドーパントは、ドレイン側にずれて注入されることになる。これにより、図8(c)に示すように、ドレイン側の半導体層1aでは端部の比較的狭い範囲に高濃度の不純物が拡散されることになり、ドレイン領域1eの寸法は短くなると共に、チャネル領域からドレイン領域1eまでの比較的長い寸法でドレイン側LDD領域1cが形成される。
また、図8(c)に示すように、ソース側の半導体層1aでは端部の比較的広い範囲に高濃度の不純物が拡散されることになり、ソース領域1dの寸法は長くなると共に、チャネル領域からソース領域1dまでの比較的短い寸法でソース側LDD領域1bが形成される。
従って、図8の例では、図10に示すように、イオン注入角度が0の場合に比して、ソース・ドレイン耐圧が高くなる。図10に示すように、イオン注入角とソース・ドレイン耐圧との関係は、略リニアである。しかも、レジスト層101のフォト合わせによる調整を行う必要はないことから、合わせずれの影響を考慮することがなく、ソース・ドレイン耐圧の制御を高精度に行うことが可能である。
図8(c)のイオン注入角の例は、図8(d)に示すように、ソース領域1dに接続されるコンタクトホール81からチャネル領域までの距離に比べて、ドレイン領域1eに接続されるコンタクトホール83からチャネル領域までの距離が短い場合に対応している。ソース側LDD領域1bに比べてドレイン側LDD領域1cを十分な長さの寸法に形成したことによって、半導体層1aにおけるコンタクトホール81,83からチャネル領域までの距離の相違等に起因する正極性駆動時と負極性駆動時の耐圧の非対称性を補正する適正なソース・ドレイン耐圧が得られる。
次のステップS17において、ゲート電極3a上に、例えば、TEOSガス、TEBガス、TMOPガス等を用いた常圧又は減圧CVD法等により、NSG、PSG、BSG、BPSG等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜からなる第1層間絶縁膜41を形成する。この第1層間絶縁膜41の膜厚は、例えば約500〜2000nm程度とする。ここで好ましくは、800°C程度の高温でアニール処理し、第1層間絶縁膜41の膜質を向上させておく。
次に、ステップS18 において、第1層間絶縁膜41に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール83及びコンタクトホール881を開孔する。この際、前者は半導体層1aのドレイン領域1eに通ずるように、後者は中継電極719へ通ずるように、それぞれ形成される。
次に、ステップS19 においては、第1層間絶縁膜41上に、Pt等の金属膜やポリシリコン膜を、減圧CVDやスパッタリングにより、100〜500nm程度の膜厚に成膜して、所定パターンをもつ下部電極71の金属膜を形成する。この場合の金属膜の成膜は、コンタクトホール83及びコンタクトホール881の両者が埋められるように行われ、これにより、ドレイン領域1e及び中継電極719と下部電極71との電気的接続が図られる。
次いで、下部電極71上に、誘電体膜75の膜を形成する。この誘電体膜75は、絶縁膜2の場合と同様に、一般にTFTゲート絶縁膜を形成するのに用いられる各種の公知技術により形成可能である。酸化シリコン膜75aは前述の熱酸化、或いはCVD法等によって形成され、その後に、窒化シリコン膜75bが減圧CVD法等によって形成される。この誘電体膜75は、薄くする程、蓄積容量70は大きくなるので、結局、膜破れなどの欠陥が生じないことを条件に、膜厚50nm以下のごく薄い絶縁膜となるように形成すると有利である。次に、誘電体膜75上に、ポリシリコン膜やAL(アルミニウム)等の金属膜を、減圧CVD又はスパッタリングにより、約100〜500nm程度の膜厚に成膜して、容量電極300の金属膜を形成する。
次に、下部電極71、誘電体膜75及び容量電極300の膜を一挙にパターニングして、下部電極71、誘電体膜75及び容量電極300を形成して、蓄積容量70を完成させる。
次に、例えば、TEOSガス等を用いた常圧又は減圧CVD法により、好ましくはプラズマCVD法により、NSG、PSG、BSG、BPSG等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第2層間絶縁膜42を形成する(ステップS20)。容量電極300にアルミニウムを用いた場合には、プラズマCVDで低温成膜する必要がある。この第2層間絶縁膜42の膜厚は、例えば約500〜1500nm程度とする。次に、ステップS21において、第2層間絶縁膜42に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール81、801及び882を開孔する。この際、コンタクトホール81は半導体層1aのソース領域1dに通ずるように、コンタクトホール801は容量電極300へ通ずるように、また、コンタクトホール882は中継電極719に通ずるように、それぞれ形成される。
次に、ステップS22において、第2層間絶縁膜42上の全面に、スパッタリング等により、遮光性のアルミニウム等の低抵抗金属や金属シリサイド等を金属膜として、約100〜500nm程度の厚さ、好ましくは約300nmに堆積する。そして、フォトリソグラフィ及びエッチングにより、所定パターンをもつデータ線6aを形成する。この際、当該パターニング時においては、シールド層用中継層6a1及び第2中継層6a2もまた同時に形成される。シールド層用中継層6a1は、コンタクトホール801を覆うように形成されるとともに、第2中継層6a2は、コンタクトホール882を覆うように形成されることになる。
次に、これらの上層の全面にプラズマCVD法等によって窒化チタンからなる膜を形成した後、これがデータ線6a上にのみ残存するように、パターニング処理を実施する。ただし、該窒化チタンからなる層をシールド層用中継層6a1及び第2中継層6a2上にも残存するように形成してよいし、場合によってはTFT基板10の全面に関して残存するように形成してもよい。また、アルミニウムの成膜時に同時に成膜して、一括してエッチングしても良い。
次に、データ線6a等の上を覆うように、例えばTEOSガス等を用いた常圧又は減圧CVD法により、好ましくは低温成膜できるプラズマCVD法により、NSG、PSG、BSG、BPSG等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第3層間絶縁膜43を形成する(ステップS23)。この第3層間絶縁膜43の膜厚は、例えば約500〜3500nm程度とする。
次に、ステップS24において、図5に示すように、第3層間絶縁膜43を例えばCMPを用いて平坦化する。
次に、ステップS25において、第3層間絶縁膜43に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール803及び804を開孔する。この際、コンタクトホール803は前記のシールド層用中継層6a1に通ずるように、また、コンタクトホール804は第2中継層6a2に通ずるように、それぞれ形成されることになる。
次に、ステップS26において、第3層間絶縁膜43の上には、スパッタリング法、或いはプラズマCVD法等により、シールド層400の金属膜を形成する。ここでまず、第3層間絶縁膜43の直上には、例えばアルミニウム等の低抵抗な材料を用いて下層膜を形成し、次いで、この下層膜上に、例えば窒化チタン等その他後述の画素電極9aを構成するITOと電蝕を生じない材料を用いて上層膜を形成し、最後に、下層膜及び上層膜をともにパターニングすることで、2層構造を有するシールド層400が形成される。なお、この際、シールド層400とともに、第3中継電極402もまた形成される。
次に、例えばTEOSガス等を用いた常圧又は減圧CVD法により、NSG、PSG、BSG、BPSG等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第4層間絶縁膜44を形成する(ステップS27)。この第4層間絶縁膜44の膜厚は、例えば約500〜1500nm程度とする。
次に、ステップS28において、図5に示すように、第4層間絶縁膜44を例えばCMPを用いて平坦化する。次いで、第4層間絶縁膜44に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール89を開孔する(ステップS29)。この際、コンタクトホール89は前記の第3中継電極402に通ずるように形成されることになる。
次に、第4層間絶縁膜44上に、スパッタ処理等により、ITO膜等の透明導電性膜を、約50〜200nmの厚さに堆積する。そして、フォトリソグラフィ及びエッチングにより、画素電極9aを形成する(ステップS30)。
なお、当該電気光学装置を、反射型として用いる場合には、AL等の反射率の高い不透明な材料によって画素電極9aを形成してもよい。次に、画素電極9aの上に、ポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角をもつように、かつ所定方向でラビング処理を施すこと等により、配向膜16が形成される。
一方、対向基板20については、ガラス基板等がまず用意され、額縁としての遮光膜53が、例えば金属クロムをスパッタした後、フォトリソグラフィ及びエッチングを経て形成される。なお、これらの遮光膜53は、導電性である必要はなく、Cr、Ni、AL等の金属材料のほか、カーボンやTiをフォトレジストに分散した樹脂ブラック等の材料から形成してもよい。
次に、対向基板20の全面にスパッタ処理等により、ITO等の透明導電性膜を、約50〜200nmの厚さに堆積することにより、対向電極21を形成する。さらに、対向電極21の全面にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角をもつように、かつ所定方向でラビング処理を施すこと等により、配向膜22が形成される。
最後に、図2及び図3に示すように、各層が形成されたTFT基板10と対向基板20とは、例えば対向基板20の4辺に沿ってシール材52を形成すると共に、シール材52の4隅に上下導通材106を形成して、配向膜16及び22が対面するようにシール材52により貼り合わされる。これにより、上下導通材106は下端においてTFT基板10の上下導通端子107に接触し、上端において対向基板20の対向電極21に接触する。
そして、真空吸引等により、両基板間の空間に、例えば複数種のネマテッィク液晶を混合してなる液晶が吸引されて、所定層厚の液晶層50が形成される。
なお、シール材52は、両基板を貼り合わせるため、例えば紫外線硬化樹脂、熱硬化樹脂等からなり、紫外線、加熱等により硬化させられたものである。また、このシール材52中には、本実施形態における液晶装置を、液晶装置がプロジェクタ用途のように小型で拡大表示を行う液晶装置に適用するのであれば、両基板間の距離(基板間ギャップ)を所定値とするためのグラスファイバ、あるいはガラスビーズ等のキャップ材(スペーサ)が散布されている。あるいは、当該液晶装置を液晶ディスプレイや液晶テレビのように大型で等倍表示を行う液晶装置に適用するのであれば、このようなギャップ材は、液晶層50中に含まれてよい。
なお、走査線11及びゲート電極3aに供給される走査信号遅延が問題にならないのならば、走査線駆動回路104は片側だけでもよいことは言うまでもない。また、データ線駆動回路101を画像表示領域10aの辺に沿って両側に配列してもよい。
また、TFT基板10上には、これらのデータ線駆動回路101、走査線駆動回路104等に加えて、複数のデータ線6aに画像信号を所定のタイミングで印加するサンプリング回路、複数のデータ線6aに所定電圧レベルのプリチャージ信号を画像信号に先行して各々供給するプリチャージ回路、製造途中や出荷時の当該電気光学装置の品質、欠陥等を検査するための検査回路等を形成してもよい。
また、上述した実施形態においては、データ線駆動回路101及び走査線駆動回路104をTFT基板10上に設ける代わりに、例えばTAB(Tape Automated Bonding)基板上に実装された駆動用LSIに、TFT基板10の周辺部に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。また、対向基板20の投射光が入射する側及びTFT基板10の出射光が出射する側には、それぞれ、例えばTN(Twisted Nematic)モード、VA(Vertically Aligned)モード、PDLC(Polymer Dispersed Liquid Crystal)モード等の動作モードや、ノーマリーホワイトモード・ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板等が所定の方向で配置される。
このように本実施の形態においては、ソース側LDD領域1bとドレイン側LDD領域1cとの寸法を制御することによって、正極性駆動時と負極性駆動時とにおけるソース・ドレイン耐圧の非対称性を補正し、リークの発生を防止して、画質を向上させている。ソース側LDD領域1bとドレイン側LDD領域1cとの寸法の制御は、LDD構造を得るための2回目のイオン注入工程において、イオン注入角を制御することによって行う。これにより、高精度に、ソース・ドレイン耐圧の制御が可能である。
ところで、上記実施の形態においては、LDD構造を得るための2回のイオン注入工程のうち2回目のイオン注入工程において注入角度を制御し、1回目の注入工程ではイオン注入角度を0度にして行った。しかし、1回目のイオン注入工程においてもイオン注入角度を制御することが考えられる。
図11はこの場合のイオン注入を説明するための説明図である。図11は図8(a)に対応したものである。LDD構造を得るための1回目のイオン注入では、図11に示すように、ゲート電極3aをマスクとして、ドーパントをドープする。図11に示すように、イオン注入角が傾斜しているので、ゲート電極3aの影となった部分(塗り潰し部)102には、不純物拡散が行われない。例えば、図11の紙面右側をドレイン側とすると、図11の例ではドレイン側LDD領域1cは、チャネル領域から若干離間して(オフセットを有して)形成されることになる。従って、この場合には、更に一層、ソース・ドレイン耐圧を高くすることができる。
更に、1回目のイオン注入工程又は2回目のイオン注入工程の一方の工程だけでなく、これらの両方の工程において、イオン注入角度を傾斜させることも可能である。この場合には、LDD領域はオフセットを有すると共に、領域の寸法を注入角度に応じて設定することができる。
なお、1回目のイオン注入工程と2回目のイオン注入工程とでイオン注入角度は適宜設定可能である。また、2回目のイオン注入工程において、レジストマスクのマスク位置をずらすフォト合わせを採用することも可能である。
また、上記実施の形態おいては、液晶装置の画素領域におけるTFT素子のLDD構造の例について説明したが、画素領域以外のTFT素子にも同様に適用可能である。更に、液晶装置以外の各種半導体装置における薄膜トランジスタのLDD構造にも同様に適用可能であることは明らかである。
1a…半導体層、1b…ソース側LDD領域、1c…ドレイン側LDD領域、1d…ソース領域、1e…ドレイン領域、3a…ゲート電極、11…走査線、30…TFT、101…レジスト層。