JPH09129559A - 化合物半導体の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ダイシングの際に、チップの切断面に発生す
るクラック、チッピングを減少させる。 【解決手段】 サファイア基板を２０μｍ〜６０μｍの
厚さに形成し（図１）、このサファイア基板へのＣＶＤ
法による素子形成過程を、４０〜６０℃／min の昇温ス
ピードによってサファイア基板を所定温度まで加熱する
導入過程（図２（ｂ）のａ）を経て開始し、素子形成過
程を、２０〜３０℃／min の降温スピードによって前記
サファイア基板を冷却する退出過程（図２（ｂ）のｇ）
を経て終了する。高温プロセスにおける基板の割れの防
止とクラック防止との両立を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体発光素子等の化
合物半導体素子が形成される化合物半導体用の基板に関
し、特に、製造プロセスにおける歩留りを改善し得るサ
ファイア基板の改良に関する。

【０００２】

【従来の技術】従来、青色発光素子、特に、窒化ガリウ
ム系化合物半導体に使用される基板としてはサファイア
がよく知られている。サファイア基板は、厚さ３３０μ
ｍ程度のものが使われている。この程度の厚さが必要と
されるのは、サファイア基板が薄い場合、基板上に素子
を結晶成長させる際の昇温及び降温によって基板が割れ
てしまうからである。この基板上に一般式 Ｉｎ_X Ａｌ
_Y Ｇａ_1-X-Y Ｎ （０≦X ＜１，０≦Y ＜１）で表され
る窒化ガリウム系化合物半導体を積層させる。この半導
体材料が積層されたウェーハから発光素子用のチップを
切り出す方法としては、高速回転するスピンドルの先端
に取付けられた極薄外周刃によりウェーハのストリート
を切断、あるいは切溝を加工するダイサ（dicing saw）
の使用、ウェーハを個々のダイに分割するために、劈開
性を利用してダイヤモンドカッタ等で引掻き傷を入れる
スクライブ等の使用が一般的である。

【０００３】

【発明が解決しようとする課題】しかしながら、窒化ガ
リウム系化合物半導体が積層されたウェーハは、サファ
イア基板、窒化ガリウム系化合物半導体の両方ともモー
ス硬度がほぼ９と非常に硬い物質である。また、六方晶
系というサファイア結晶の性質上、劈開性を有していな
いため従来の厚さ（８０〜３３０μｍ）の基板を使用し
たウェーハを切断する場合、切断面にクラック、チッピ
ング（不定形の破断）が発生しやすくなり綺麗に切断す
ることができずチップ（ダイ）の不良が多発する。

【０００４】この結果、半導体素子自身の性能が十分に
発揮されず、例えば、発光素子の効率が低下する。使用
できないチップが増えて、製品の歩留りが低下する。特
に、高価なサファイア基板を使用する場合には、歩留り
は製品価格への影響が大きい。

【０００５】よって、本発明の目的は、ウェーハ切断の
際に切断面に発生するクラック、チッピングを減少させ
ることにある。

【０００６】また、本発明の他の目的は、チップを綺麗
に分離することで発光素子の効率を向上させることにあ
る。

【０００７】また、本発明の更に他の目的は、サファイ
ア基板を使用する半導体装置の歩留りを向上させること
にある。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明の化合物半導体の製造方法は、 ＣＶＤ法に
よってサファイア基板に結晶成長を行って化合物半導体
素子を形成する化合物半導体の製造方法において、上記
サファイア基板を２０μｍ〜６０μｍの厚さに形成し、
このサファイア基板へのＣＶＤ法による素子形成過程
を、前記基板の厚さに応じて、４０〜６０℃／min 以下
の昇温スピードによって上記サファイア基板を所定温度
まで加熱する導入過程を経て開始し、上記素子形成過程
を、前記基板の厚さに応じて、２０〜３０℃／min の降
温スピードによって上記サファイア基板を冷却する退出
過程を経て終了する、ことを特徴とする。

【０００９】

【実施の形態】本発明は、予め薄く製造したサファイア
基板（２０μｍ≦厚さｔ≦６０μｍ）に、窒化ガリウム
系化合物等の化合物半導体材料を積層する。この積層過
程においては、薄いサファイア基板が高温環境下で行わ
れる（ＭＯ）ＣＶＤ過程で割れることを防止するため、
（ＭＯ）ＣＶＤ法による積層過程への移行と、積層過程
からの退出とを緩やかな温度変化下に行う。すなわち、
サファイア基板の厚さが２０μｍ〜６０μｍのとき、昇
温を４０〜６０℃／min 以下の昇温速度で、降温を熱膨
張係数等が異なる素子膜が基板に積層されたことを更に
考慮して２０〜３０℃／min 以下の降温速度で行うこと
によって、基板が薄くても割れることを防止できる。基
板をこの薄さにすると、ウェーハ切断の際、綺麗にチッ
プ状に分離ができ、発光素子の効率向上と共に歩留りも
向上する。

【００１０】以下、本発明の実施の形態について図面を
参照して説明する。まず、サファイア基板の厚さとチッ
プ加工の歩留りの関係について調べた。図１は、化合物
半導体装置が形成された基板のダイシングの際のチップ
の歩留りのグラフを示している。同図において、横軸は
結晶成長時のサファイア基板（２インチ口径のウェー
ハ）の厚さを、縦軸は歩留り（クラック、テッピングに
よるもの）を示している。サファイア基板のブレード条
件は、プレード種はダイヤモンドブレード、刃の厚さは
５０μｍ、カットスピードは２ｍｍ／ｓｅｃである。な
お、カットスピードを５ｍｍ／ｓｅｃにした場合も同様
のグラフである。

【００１１】図１より、ウェーハの厚さｔを２０μｍ≦
ｔ≦６０μｍとして化合物半導体装置を形成した実施例
のサンプルは、歩留りが９５％以上得られることが判
る。同じ製造条件でウェーハを厚くしていくと歩留りが
低下し、従来品である３３０μｍの基板を使用したもの
は８９％である。すなわち、ウェーハの厚さを２０μｍ
〜６０μｍとすることによって５％以上歩留りが改善さ
れる。逆に、同じ製造条件でウェーハの厚さが１０μｍ
になると、スクライブする前にウェーハの反りによりウ
ェーハ自体が割れてしまい、歩留りが大きく低下する。

【００１２】しかし、２０μｍ〜６０μｍのような薄い
ウェーハは、ＣＶＤ（結晶成長）プロセスにおいて、基
板への加熱・冷却で割れてしまうので、従来使用してい
ない。

【００１３】そこで、従来プロセスにおける基板の厚さ
と割れの関係について検討を行った。図２（ａ）は、サ
ファイア基板９（厚さ３３０μｍ）への発光素子の従来
の形成（結晶成長）過程における温度プロファイルの例
を説明するものである。基板の雰囲気の温度を常温から
１１５０℃まで昇温スピード１５０℃／min で上昇する
温度上昇過程ａを行い、１１５０℃で所定時間、基板の
サーマルクリーニング過程ｂを行う。次に、雰囲気温度
を５５０℃に低下する過程ｃを行い、基板上にＧａＮバ
ッファ層を成長させる過程ｄを行う。雰囲気温度を１１
５０℃に上昇する過程ｅを経て、基板のＧａＮバッファ
層上にＮ型ＧａＮ層、Ｐ型ＧａＮ層を順次に形成する過
程ｆを行う。雰囲気温度を１１５０℃から減少し、降温
スピード５０℃／min で常温まで放熱する過程ｇを行
う。

【００１４】昇温スピードは加熱装置の出力を制御する
ことにより、降温スピードはＣＶＤ装置への雰囲気ガス
の供給量を変えることにより設定する。雰囲気ガスは、
通常の結晶成長と同様、昇温の際には水素を、降温の際
にはアンモニア＋水素＋窒素とし、ＣＶＤ装置のチャン
バ内圧は常圧とする。

【００１５】図３（ａ）〜同図（ｄ）は、過程ｂ〜ｆの
条件を共通にし、種々の厚さの基板について、昇温過程
ａ及び降温過程ｇにおける昇温時間、降温時間、を種々
に設定した場合のサファイア基板へのひび割れの発生を
調べた結果を示している。

【００１６】図３（ａ）は、サファイア基板の厚さ２０
μｍの場合を示しており、常温から１１５０℃に至る昇
温時間が３０分以上で、１１５０℃から常温に戻る降温
時間も３０分以上である場合には、基板の割れは発生し
なかった。この場合の昇温速度は約４０℃／ｍｉｎ（１
１５０℃／３０分）、降温速度は約４０℃／ｍｉｎ（１
１５０℃／３０分）である。基板の厚さが２０μｍの場
合、昇温・降温とも、３０分程度の時間をかけ、ゆっく
りと目標温度へ移行させなければならないことが判る。

【００１７】図３（ｂ）は、サファイア基板の厚さが６
０μｍの場合を示しており、常温から１１５０℃に至る
昇温時間が２０分以上で、１１５０℃から常温に戻る降
温時間も３０分以上である場合には、基板の割れは発生
しなかった。この場合の昇温速度は約６０℃／ｍｉｎ
（１１５０℃／２０分）、降温速度は約４０℃／ｍｉｎ
（１１５０℃／３０分）である。

【００１８】図３（ｃ）は、サファイア基板の厚さが１
００μｍの場合を示しており、常温から１１５０℃に至
る昇温時間が１０分以上で、１１５０℃から常温に戻る
降温時間も３０分以上である場合には、基板の割れは発
生しなかった。この場合の昇温速度は約１１５℃／ｍｉ
ｎ（１１５０℃／１０分）、降温速度は約４０℃／ｍｉ
ｎ（１１５０℃／３０分）である。

【００１９】図３（ｄ）は、サファイア基板の厚さが従
来の３３０μｍの場合を示しており、常温から１１５０
℃に至る昇温時間が５分以上で、１１５０℃から常温に
戻る降温時間も２０分以上である場合には、基板の割れ
は発生しなかった。この場合の昇温速度は約２３０℃／
ｍｉｎ（１１５０℃／５分）、降温速度は約６０℃／ｍ
ｉｎ（１１５０℃／２０分）である。サファイア基板
は、基板の厚さが厚くなる程、温度変化に対して強くな
ることが判る。図３（ａ）及び同（ｂ）より、２０μｍ
の薄いサファイア基板では４０℃／ｍｉｎ以下の昇温速
度（温度上昇）となるようにする必要があることが判
る。６０μｍの薄いサファイア基板では６０℃／ｍｉｎ
以下の昇温速度となるようにする必要があることが判
る。また、２０μｍ及び６０μｍの基板では、基板のみ
の場合（素子を積層していない状態）は降温速度は、約
４０℃／ｍｉｎ以下であればよいことが判る。しかしな
がら、実際には、サファイア基板に素子を形成した後に
降温するので、熱膨張率等が異なる材料が積層されるこ
とを加味すると経験的に降温速度を昇温速度の半分程度
に抑えるのがよい。そこで、２０μｍの基板の場合は素
子が積層された状態では降温速度を２０℃／ｍｉｎ以下
とする。６０μｍの基板の場合は素子が積層された状態
では降温速度を３０℃／ｍｉｎ以下とする。

【００２０】なお、図３（ａ）〜同（ｄ）において、昇
温時間に比べて降温時間を予め長くして測定しているの
は、ＧａＮ等とサファイア基板は、熱膨張係数、格子定
数が大きく異なるため、基板にＧａＮ等の結晶を成長さ
せた後の温度変化の方が基板の割れへの影響が大きいと
考えられ、ゆっくりと温度を下げる必要があること、ま
た、装置構造上の理由から降温は放射冷却に近い状態の
ため、時間がかかることによる。

【００２１】従って、２０μｍ〜６０μｍのような薄い
サファイア基板でもＣＶＤプロセスにおける最初の昇温
過程ａの昇温スピード及び結晶成長後の降温過程ｇの降
温スピードをそれぞれ基板の厚さに応じて４０〜６０℃
／min 以下、２０〜３０℃／min 以下で行えば、基板の
割れを防止することが可能である。

【００２２】このように、サファイア基板の厚さを２０
μｍ〜６０μｍと薄くし、図２（ｂ）に示すよう、ＣＶ
Ｄプロセスにおける最初の昇温過程ａの昇温スピードを
４０〜６０℃／min 以下とし、高温プロセスを終了する
降温過程ｇの降温スピードを基板に素子層が形成された
ことを考慮して昇温スピードの約１／２の２０〜３０℃
／min 以下として、より緩やかな温度傾斜とすることに
よって、ウェーハ切断におけるクラック及びクリッピン
グを防止し、かつ、ＣＶＤプロセスにおける基板の割れ
を防止することが可能となる。

【００２３】この温度プロファィルの結晶成長プロセス
による化合物半導体装置の製造例について説明する。図
４は、化合物半導体装置の例として発光素子の構造例を
示している。同図において、１はサファイア基板、２は
ＧａＮ（窒化ガリウム）バッファ層、３はＮ型ＧａＮ
層、４はＰ型ＧａＮ層、５はＡｕ／Ｎｉ（金／ニッケ
ル）電極、６はＴｉ／Ａｌ（チタン／アルミニウム）電
極である。

【００２４】図５〜図１１は、図４に示す発光素子の製
造プロセスの例を示している。上述したように、基板の
厚さｔが２０μｍ≦ｔ≦６０μｍの範囲内で選択された
厚さのサファイア・ウェーハを半導体基板として用い
る。

【００２５】図２（ｂ）に示す温度プロファイルでＭＯ
ＣＶＤ装置によって、基板に結晶を成長させる。まず、
サファイア基板１を収容したＭＯＣＶＤ装置のチャンバ
内の温度を、還元性の水素ガス雰囲気下で、４０℃／mi
n （ｔが２０μｍのとき）〜６０℃／min （ｔが６０μ
ｍのとき）の昇温スピードで１１５０℃まで比較的に緩
やかに上昇し（図２（ｂ）のａ）、所定時間の基板のサ
ーマルクリーニングを行う（同図ｂ）。次に、チャンバ
内の温度を５５０℃に降温し（同図ｃ）、（０００１）
結晶構造のサファイア基板上１に、ＭＯＣＶＤ法によっ
てアモルファス状のＧａＮ層２を厚さ０．０４μｍ程度
形成する（同図ｄ）。温度を１１５０℃に上昇し（同図
ｅ）、ＭＯＣＶＤ法により、Ｎ型不純物を追加したＮ型
ＧａＮ層３を厚さ４．０μｍ程度形成する。更に、Ｐ型
不純物を追加したＰ型ＧａＮ層４を厚さ１．０μｍ程度
順次形成する（同図ｆ）。この結果、図５に示すよう
に、ＭＯＣＶＤ法によってサファイア基板１に、発光素
子のＧａＮバッファ層２、Ｎ型ＧａＮ層３、Ｐ型ＧａＮ
層４が結晶成長によって順次積層される。

【００２６】次に、ＧａＮ層４の上に、ＣＶＤ法によ
り、ＳｉＯ2 （酸化シリコン）膜７を５００ｎｍの厚さ
に堆積する（図６）。その後、アンモニア＋水素＋窒素
ガス雰囲気下でチャンバ内の温度を降温スピード２０℃
／min （ｔが２０μｍ）〜３０℃／min （ｔが６０μ
ｍ）で常温までゆっくりと低下し（同図ｇ）、基板をチ
ャンバから取出す。ＳｉＯ2 膜７にフォトレジストを塗
布し、パターン露光、現像を行って、レジストマスク８
を形成する（図７）。レジスト８をマスクとしてＳｉＯ
2 膜７をＨＦ（フッ化水素）溶液にてエッチングし、Ｓ
ｉＯ2 マスク７ａを形成する（図８）。

【００２７】ＳｉＯ2 マスク７ａをマスクとし、１８０
〜２００℃の熱リン酸によりＰ型ＧａＮ層４とＮ型Ｇａ
Ｎ層３の一部をエッチングし、Ｎ型ＧａＮ層３の一部を
露出させる。エッチング量はエッチング時間により制御
できる（図９）。ＨＦ溶液にてＳｉＯ2 マスク７ａを選
択的にエッチングし、除去する（図１０）。

【００２８】次に、Ｐ型ＧａＮ層４上にＰ電極としてＡ
ｕ／Ｎｉ層７、Ｎ型ＧａＮ層３上に、Ｎ電極としてＴｉ
／Ａｌ層８を蒸着により形成する（図１１）。

【００２９】この様にして、サファイア基板に化合物半
導体装置を形成した後、ダイシングを行う。すなわち、
サファイア基板１側からダイヤモンドカッタ装置によっ
てスクライブして引掻き傷（加工溝）を入れ、ブレーキ
ング装置(wafer breaking equipment)によってウェーハ
の引掻き傷に沿って割れ目を入れて、ダイに分割する。

【００３０】なお、基板の厚さｔを２０μｍ≦ｔ≦６０
μｍの範囲とするために、ＭＯＣＶＤプロセスで割れの
生じない厚さ、例えば、従来の８０〜３３０μｍの基板
を用いて素子形成を行った後で、基板を薄くすることが
できる。例えば、基板への結晶成長後、ウェーハの裏面
を上にして治具に固定し、ボロンカーバイト等の研磨剤
を用いて上記範囲の基板の厚さまでウェーハ裏面から研
磨を行う。

【００３１】

【発明の効果】以上説明したように、本発明において
は、化合物半導体の製造においてサファイア基板の厚さ
が２０μｍ〜６０μｍのものを用いかつ結晶成長過程
（高温プロセス）における最初の昇温及び結晶成長後の
降温の温度プロファイルを特定の緩やかな傾斜で行うの
で、ＣＶＤプロセスにおけるウェーハの割れを抑制しつ
つダイシングの際の歩留りを従来品より向上させること
が可能となる。

【図面の簡単な説明】

【図１】基板の厚さとチップ化の歩留りの関係を示すグ
ラフである。

【図２】本発明と従来例との温度プロファイルの違いを
説明する説明図である。

【図３】基板の厚さと昇温及び降温による基板の割れの
関係を説明する説明図である。

【図４】化合物半導体装置の構造例を説明図である。

【図５】化合物半導体装置の製造プロセスを示す示す第
１の工程図である。

【図６】化合物半導体装置の製造プロセスを示す第２の
工程図である。

【図７】化合物半導体装置の製造プロセスを示す第３の
工程図である。

【図８】化合物半導体装置の製造プロセスを示す第４の
工程図である。

【図９】化合物半導体装置の製造プロセスを示す第５の
工程図である。

【図１０】化合物半導体装置の製造プロセスを示す第６
の工程図である。

【図１１】化合物半導体装置の製造プロセスを示す第７
の工程図である。

【符号の説明】

１ サファイア基板 ２ ＧａＮバッファ層 ３ Ｎ型ＧａＮ層 ４ Ｐ型ＧａＮ層 ５ Ａｕ／Ｎｉ電極 ６ Ｔｉ／Ａｌ電極

Claims (2)

【特許請求の範囲】
1. 【請求項１】ＣＶＤ法によってサファイア基板に結晶成
   長を行って化合物半導体素子を形成する化合物半導体の
   製造方法であって、 前記サファイア基板を２０μｍ〜６０μｍの厚さに形成
   し、 このサファイア基板へのＣＶＤ法による素子形成過程
   を、前記基板の厚さに応じて、４０〜６０℃／min 以下
   の昇温スピードによって前記サファイア基板を所定温度
   まで加熱する導入過程を経て開始し、 前記素子形成過程を、前記基板の厚さに応じて、２０〜
   ３０℃／min 以下の降温スピードによって前記サファイ
   ア基板を冷却する退出過程を経て終了する、 ことを特徴とする化合物半導体の製造方法。
2. 【請求項２】前記素子形成過程は、ＭＯＣＶＤ法であ
   る、 ことを特徴とする請求項１記載の化合物半導体の製造方
   法。