KR20040074142A - 불휘발성 반도체 기억 장치, 그 제조 방법, 반도체 집적회로 및 시스템 - Google Patents

불휘발성 반도체 기억 장치, 그 제조 방법, 반도체 집적회로 및 시스템 Download PDF

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Abstract

본 발명은, 행 방향으로 배열되는 복수의 워드선과, 워드선과 직교하는 열 방향으로 배열되는 비트선과, 열 방향으로 배열되고, 또한 복수의 워드선 중 어느 하나에 의해, 각각 전하 축적 상태가 제어되는 전하 축적층을 갖는 메모리 셀 트랜지스터와, 메모리 셀 트랜지스터의 배열의 일단측에, 열 방향으로 인접하여 배치되고, 배열된 메모리 셀 트랜지스터를 선택하는 복수의 제1 선택 트랜지스터와, 제1 선택 트랜지스터의 각각의 게이트에 접속된 제1 선택 게이트 배선을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치를 제공한다.

Description

불휘발성 반도체 기억 장치, 그 제조 방법, 반도체 집적 회로 및 시스템{A NONVOLATILE SEMICONDUCTOR MEMORY, FABRICATION METHOD FOR THE SAME, SEMICONDUCTOR INTEGRATED CIRCUITS AND SYSTEMS}
본 발명은 불휘발성 반도체 기억 장치에 관한 것으로, 특히 복수의 메모리 셀을 접속하여 메모리 셀 유닛을 구성하고, 채널 영역에 불순물 주입이 이루어진 선택 트랜지스터를 갖는 미세한 불휘발성 반도체 기억 장치 및 그 제조 방법, 반도체 집적 회로 및 불휘발성 반도체 기억 장치 시스템에 관한 것이다.
종래, 불휘발성 반도체 기억 장치로서는, 예를 들면, 데이터의 기입·소거를 전기적으로 행하는 EEPROM(Electrically Erasable Programmable Read Only Memory)이 알려져 있다. 이 EEPROM에서는, 특히 NAND형인 경우에는, 서로 교차하는 행 방향의 워드선과 열 방향의 비트선의 교점에 각각 메모리 셀이 배치되어, 메모리 셀 어레이가 구성되어 있다. 메모리 셀에는, 통상, 부유 게이트와 제어 게이트를 적층하여 이루어지는 적층 게이트 구조의 MOS 트랜지스터가 이용된다.
EEPROM 중에는, 전기적으로 일괄 소거 가능한 플래시 메모리가 있다. 플래시 메모리로서는, 고집적화가 도모된 NAND형 플래시 메모리가 널리 사용되고 있다.
NAND형 플래시 메모리의 대표적인 메모리 셀은, 예를 들면, 白田理一郞, "256M비트 NAND 플래시 메모리의 개관과 NAND 플래시의 장래 동향", 불휘발성 반도체 메모리 워크숍, 2000년, 22∼31페이지(R. Shirota "A Review of 256Mbit NAND Flash Memories and NAND Flash Future Trend", Non-Volatile Semiconductor Memory Workshop(NVSMW) 2000, pp22-31)에 기재되어 있다.
NAND형 플래시 메모리는, 도 1에 도시한 바와 같이, 파선으로 둘러싸인 영역으로 나타내는 메모리 블록(70)을 형성하는 복수개, 예를 들면 16개의 메모리 셀 트랜지스터 M0, M1, M2, …, M15가 직렬로 열 방향으로 접속되고, 그 한쪽에 1개의 비트선측 선택 트랜지스터 SG1, 다른쪽에 1개의 소스선측 선택 트랜지스터 SG2가 접속되어 있다.
각 메모리 셀 트랜지스터 M0, M1, M2, …, M15의 게이트에는, 워드선 WL0, WL1, WL2, …, WL15가 각각 1대1로 접속되어 있다. 비트선측 선택 트랜지스터 SG1의 게이트에는 비트선측 선택 게이트선 SGD가 접속되어 있다. 소스선측 선택 트랜지스터 SG2의 게이트에는 소스선측 선택 게이트선 SGS가 접속되어 있다.
비트선측 선택 트랜지스터 SG1의 소스는 데이터선인 비트선 DQ에 접속되어 있다. 소스선측 선택 트랜지스터 SG2의 소스는 공통 소스선 CS에 접속되어 있다.
이 메모리 블록(70) 내의 NAND 스트링은, 도시하지 않지만 비트선 DQ가 연장되는 방향으로 복수개 접속되어 있다. 또한, 워드선 WL0, WL1, WL2, …, WL15가 연장되는 방향으로 비트선 DQ마다 동일한 회로 구성의 NAND 스트링이 복수개 형성되어 있다.
NAND 스트링은 종속적으로 직렬 접속되며, NAND 스트링의 단부에 각각 컨택트를 형성하여, 양단의 비트선측 선택 트랜지스터 SG1, 소스선측 선택 트랜지스터 SG2를 통해 메모리 셀 트랜지스터가 접속되는 구성이 복수개 연속된다.
복수개의 메모리 셀 게이트용의 워드선 WL0, WL1, WL2, …, WL15가 행 방향으로 서로 평행하게 직선적으로 형성되어 있다. 이 복수개의 메모리 셀 게이트의 양측에는, 각각 1개의 선택 게이트선 SGD, SGS가 서로 평행하게, 메모리 셀 게이트용의 워드선 WL0, WL1, WL2, …, WL15에 대해서도 평행하게, 직선적으로 형성되어 있다. 여기서, 복수개의 메모리 셀 트랜지스터 M0, M1, M2, …, M15는 서로 같은 게이트 길이를 갖고 있다. 또한, 메모리 셀 트랜지스터 M0, M1, M2, …, M15의 양측의 1쌍의 선택 게이트 트랜지스터 SG1, SG2는 서로 같은 게이트 길이를 갖고 있으며, 이 선택 게이트의 게이트 길이는 메모리 셀 게이트의 게이트 길이보다 일반적으로 크게 형성되어 있다.
열 방향으로 배열된 메모리 셀 게이트용의 워드선 WL0, WL1, WL2, …, WL15끼리의 사이에는 동일한 폭의 스페이스 F(F는 최소 가공 치수)가 형성되어 있다. 이 스페이스 F는 메모리 셀 게이트의 게이트 길이와 같다. 또한, 메모리 셀 게이트의 양측에 인접하는 선택 게이트와, 최단부의 메모리 셀 게이트 사이에는 메모리 셀 게이트끼리의 사이의 스페이스 F와 동일한 스페이스 F가 형성되어 있다.
이 메모리 셀 게이트의 주행 방향에 직교하는 열 방향으로 서로 평행하게 소자 활성 영역이 형성되어 있다. 이 소자 활성 영역은 열 방향으로 서로 평행하게 형성된 복수의 소자 분리 영역에 의해 주위가 둘러싸여, 다른 소자 활성 영역과 분단되어 있다.
행 방향으로 주행하는 복수개, 예를 들면 16개의 메모리 셀 게이트의 양측에 1개씩, 1쌍의 선택 게이트가 형성되어, 하나의 NAND 스트링이 구성된다. 이 NAND 스트링 끝에는, 예를 들면, 메모리 셀 게이트 사이에 형성된 스페이스 F의 약 2배의 스페이스인 약 2F를 사이에 두고, 또 다른 NAND 스트링이 형성되어 있다. 여기서, 서로 인접하는 NAND 스트링의 선택 게이트 사이의 소자 활성 영역 상에는, 컨택트가 형성되어 있다.
이와 같이, 종래의 불휘발성 반도체 기억 장치에서는 메모리 셀 유닛 내에서 모두 일정한 라인&스페이스로, 동일한 피치로 배치되어 있다. 한편, 선택 게이트 길이 자체가 약 2F이고, 소스측과 드레인측에 각각 1개씩 있기 때문에 약 4F로 된다. 인접하는 다른 메모리 셀 유닛의 선택 게이트와의 간격이 약 2F로 되기 때문에, 합계 약 6F로 된다. 즉, 종래의 불휘발성 반도체 기억 장치의 선택 게이트는,메모리 셀 트랜지스터의 게이트 길이보다 길어, 단채널 효과에 의한 트랜지스터의 차단 특성의 열화를 확보하고 있다.
도 1에서, 복수의 메모리 셀이 직렬로 접속되어 하나의 메모리 셀 어레이인 NAND 셀(메모리 셀 유닛)이 형성되어 있다. 각 메모리 셀의 소스와 드레인은 소자 영역 상에 형성된 확산층 영역을 통해 서로 직렬로 접속되어 있다.
종래의 불휘발성 반도체 기억 장치에서는, NAND 스트링은 선택 게이트 부분에서 불규칙한 라인&스페이스가 존재하므로, 이것은 미세 가공이 진행되면 리소그래피 공정에서의 패터닝 시의 가공 마진의 저하를 초래한다. 불규칙 패턴으로 설계된 경우에는, 미세화가 제한되는 경우가 있다. 즉, 미세 가공 기술의 한계에 기초하는 최소 선폭을 F로 하면, 메모리 셀 트랜지스터의 게이트 길이, 메모리 셀 트랜지스터의 게이트 간격, 메모리 셀 트랜지스터의 게이트와 선택 트랜지스터의 게이트의 간격은 모두 F로 형성된다. 그러나, 미세 가공이 진행되면 선택 트랜지스터의 게이트 폭은, 전류 차단 성능으로서의 컷오프 특성을 향상시키기 위해 F보다 큰 값으로 형성할 필요가 발생하여, 불규칙한 라인 폭, 스페이스 폭으로 된다. 즉, 메모리 셀 게이트에서의 라인&스페이스가 1F이고, 선택 게이트에서의 라인&스페이스가, 예를 들면, 약 2F인 경우, 선택 게이트에 인접하는 메모리 셀 게이트의 게이트 길이가 그 제조 공정에서, 리소그래피 시에 원하는 길이로 형성되지 않게 되어, 필요한 특성이 얻어지지 않게 되는 경우가 발생한다. 그 때문에, 선택 게이트에 인접하는 메모리 셀 게이트의 게이트 길이의 디자인값을 최소 선폭 F보다 큰값으로 설계해야만 하므로, 메모리 셀 트랜지스터 영역의 면적 증가를 초래하게 된다.
이러한 NAND형 플래시 메모리 셀 유닛의 구조에서는, 선택 트랜지스터에 인접하는 제어 게이트(워드선)가 원하는 값보다 굵어지거나, 가늘어져서, 가공이 완료되는 경우가 있다. 이것은, 워드선의 게이트 길이와 스페이스의 주기적인 패턴이 선택 트랜지스터의 인접으로 붕괴되기 때문에, 가공을 동일하게 할 수 없기 때문이다. 이와 같이 선택 트랜지스터에 인접하는 제어 게이트(워드선)가 원하는 값보다 굵어지거나, 가늘어지면, 그 메모리 셀의 특성만큼, 다른 메모리 셀의 특성과 다르게 되며, 결과적으로 기입·소거·판독 시의 전기적 특성에 영향을 미쳐, 동작 불량이나 신뢰성의 문제를 초래한다.
또한, 주기적인 패턴이 붕괴되면, 포토리소그래피 후의 포토레지스트의 현상 프로세스에서, 레지스트가 붕괴되어 인접하는 게이트와 단락하는 문제가 발생한다.
도 1은 종래의 불휘발성 반도체 기억 장치로서, NAND형 플래시 메모리의 모식적 회로 구성도.
도2는 본 발명의 비교예로서, NAND형 플래시 메모리의 모식적 평면 레이아웃 패턴 구성도.
도 3은 NAND형 플래시 메모리에서, 스케일링 규칙을 고려한 경우의 규격화된 셀 사이즈와 NAND 스트링 수의 관계를 도시하는 모식도.
도 4는 NAND형 플래시 메모리에서, 스케일링 규칙을 고려한 경우의 규격화된 셀 사이즈와 스케일링 유닛 F(nm)의 관계를 도시하는 모식도로, 라인 A의 단일 선택 게이트의 예와 라인 B의 복수 선택 게이트의 예의 비교도.
도 5의 (a)는 본 발명의 제1 실시예에 따른 NAND형 플래시 메모리의 모식적 평면 레이아웃 패턴 구성도이고, 도 5의 (b)는 도 5의 (a)에 도시한 NAND형 플래시 메모리의 회로 구성도.
도 6은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 구조를 도시하는 평면도.
도 7은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 구조를 도시하는 단면도.
도 8은 도 6에 도시한 평면도를 NAND 스트링 방향으로 확장하여, 비트선 방향의 폴디드 패턴 구성을 설명하는 평면도.
도 9는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 NAND형 플래시 메모리로 구성한 예의 플래시 메모리 셀 유닛을 도시하는 회로도.
도 10은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 AND형 플래시 메모리로 구성한 예의 플래시 메모리 셀 유닛을 도시하는 회로도.
도 11은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 구조를 도시하는 평면도.
도 12는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 구조를 도시하는 단면도.
도 13은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 14는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 15는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 16은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 17은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 18은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 19는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 20은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 21은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 22는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 23은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 24는 본 발명의 제1 실시예의 제1 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 도시하는 단면도.
도 25는 본 발명의 제1 실시예의 제2 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 도시하는 단면도.
도26은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 변형예에서의 공정을 도시하는 단면도.
도 27은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 변형예에서의 일 공정을 도시하는 단면도.
도 28은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 변형예에서의 일 공정을 도시하는 단면도.
도 29는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치로서, 64M비트 NAND형 플래시 메모리의 예의 모식적 회로 구성도.
도 30은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치로서, AND형 플래시 메모리의 예의 모식적 회로 구성도.
도 31a는 AND형 플래시 메모리의 기입 동작 설명도이고, 도 31b는 AND형 플래시 메모리의 소거 동작 설명도.
도 32는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치로서, 분할 비트선(Divided bit line) NOR형 플래시 메모리로 구성한 예의 회로 구성도.
도 33은 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치로서, NAND형 플래시 메모리로 구성한 예의 회로 구성도.
도 34는 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치로서, NAND형 플래시 메모리로 구성한 예의 평면도.
도 35는 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치로서, NAND형 플래시 메모리로 구성한 예의 평면도.
도 36은 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치로서, NAND형 플래시 메모리로 구성한 예의 평면도.
도37은 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치로서, NAND형 플래시 메모리로 구성한 예의 평면도.
도 38은 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치로서, NAND형 플래시 메모리로 구성한 예의 평면도.
도 39는 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치로서, AND형 플래시 메모리로 구성한 예의 회로 구성도.
도 40은 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치로서, 분할 비트선(Divided bit line) NOR형 플래시 메모리로 구성한 예의 회로 구성도.
도 41은 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치로서, 64M비트 NAND형 플래시 메모리로 구성한 예의 회로 구성도.
도 42는 본 발명의 제3 실시예에 따른 불휘발성 반도체 기억 장치로서, NAND형 플래시 메모리로 구성한 예의 평면도.
도 43은 도 42에 도시한 평면도를 NAND 스트링 방향으로 확장하여, 비트선 방향의 폴디드 패턴 구성을 설명하는 평면도.
도 44는 본 발명의 제3 실시예에 따른 불휘발성 반도체 기억 장치로서, NAND형 플래시 메모리로 구성한 예의 평면도.
도 45는 본 발명의 제3 실시예에 따른 불휘발성 반도체 기억 장치로서, NAND형 플래시 메모리로 구성한 예의 평면도.
도 46은 본 발명의 제3 실시예에 따른 불휘발성 반도체 기억 장치로서, NAND형 플래시 메모리로 구성한 예의 평면도.
도 47은 본 발명의 제3 실시예에 따른 불휘발성 반도체 기억 장치로서, NAND형 플래시 메모리로 구성한 예의 평면도.
도 48은 본 발명의 제3 실시예에 따른 불휘발성 반도체 기억 장치로서, AND형 플래시 메모리로 구성한 예의 회로 구성도.
도 49는 본 발명의 제3 실시예에 따른 불휘발성 반도체 기억 장치로서, 분할 비트선(Divided bit line) NOR형 플래시 메모리로 구성한 예의 회로 구성도.
도 50은 본 발명의 제3 실시예에 따른 불휘발성 반도체 기억 장치로서, 64M비트 NAND형 플래시 메모리로 구성한 예의 회로 구성도.
도 51은 본 발명의 제4 실시예에 따른 불휘발성 반도체 기억 장치 시스템에 사용하는 페이지형 플래시 메모리의 모식적 블록 구성도.
도 52는 본 발명의 제4 실시예에 따른 불휘발성 반도체 기억 장치 시스템에 사용하는 바이트형 플래시 메모리의 모식적 블록 구성도.
도 53은 본 발명의 제4 실시예에 따른 불휘발성 반도체 기억 장치 시스템에 사용하는 ROM 영역을 갖는 EEPROM형 플래시 메모리의 모식적 블록 구성도.
도 54는 도 53에 도시한 본 발명의 제4 실시예에 따른 불휘발성 반도체 기억 장치 시스템에 사용하는 ROM 영역을 갖는 EEPROM형 플래시 메모리의 회로 구성도.
도 55는 본 발명의 제4 실시예에 따른 불휘발성 반도체 기억 장치 시스템을 적용하는 메모리 카드의 내부 구조를 도시하는 모식적 블록 구성도.
도 56은 본 발명의 제4 실시예에 따른 불휘발성 반도체 기억 장치 시스템을 적용하는 메모리 카드의 내부 구조를 도시하는 모식적 블록 구성도.
도 57은 본 발명의 제4 실시예에 따른 불휘발성 반도체 기억 장치 시스템을 적용하는 메모리 카드의 내부 구조를 도시하는 모식적 블록 구성도.
도 58은 본 발명의 제4 실시예에 따른 불휘발성 반도체 기억 장치 시스템을 적용하는 메모리 카드의 내부 구조를 도시하는 모식적 블록 구성도.
도 59는 본 발명의 제4 실시예에 따른 불휘발성 반도체 기억 장치 시스템을 적용하는 메모리 카드의 내부 구조를 도시하는 모식적 블록 구성도.
도 60은 본 발명의 제4 실시예에 따른 불휘발성 반도체 기억 장치 시스템을 적용하는 메모리 카드 및 카드 홀더의 모식적 구성도.
도 61은 본 발명의 제4 실시예에 따른 불휘발성 반도체 기억 장치 시스템을 적용하는 메모리 카드 및 그 카드 홀더를 수용할 수 있는 접속 장치의 모식적 구성도.
도 62는 본 발명의 제4 실시예에 따른 불휘발성 반도체 기억 장치 시스템을 적용하는 메모리 카드를 내장하고, 접속 와이어를 통해 퍼스널 컴퓨터에 접속하기 위한 결합 장치의 모식적 구성도.
도 63은 본 발명의 제4 실시예에 따른 불휘발성 반도체 기억 장치 시스템을 적용하는 메모리 카드를 내장할 수 있는 디지털 카메라 시스템.
도 64는 본 발명의 제4 실시예에 따른 불휘발성 반도체 기억 장치 시스템을 적용하는 IC 카드의 모식적 구성도.
도 65는 본 발명의 제4 실시예에 따른 불휘발성 반도체 기억 장치 시스템을 적용하는 IC 카드의 내부 구조를 도시하는 모식적 블록 구성도.
도 66은 본 발명의 제4 실시예에 따른 불휘발성 반도체 기억 장치 시스템을 적용하는 IC 카드의 내부 구조를 도시하는 모식적 블록 구성도.
도 67은 본 발명의 제4 실시예에 따른 불휘발성 반도체 기억 장치 시스템을 적용하는 IC 카드의 내부 구조를 도시하는 모식적 블록 구성도.
도 68은 본 발명의 제4 실시예에 따른 불휘발성 반도체 기억 장치 시스템을 적용하는 IC 카드의 내부 구조를 도시하는 모식적 블록 구성도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리 셀 게이트
2 : 선택 게이트
3 : 소자 활성 영역
5 : NAND 스트링
10 : 반도체 기판
12 : 채널 이온 주입층
본 발명의 제1 특징은, 행 방향으로 주행하는 복수의 워드선과, 워드선과 직교하는 열 방향으로 배열되는 비트선과, 열 방향으로 배열되며, 또한 복수의 워드선 중 어느 하나에 의해, 각각 전하 축적 상태가 제어되는 전하 축적층을 갖는 메모리 셀 트랜지스터와, 메모리 셀 트랜지스터의 배열의 일단측에, 열 방향으로 인접하여 배치되며, 배열된 메모리 셀 트랜지스터를 선택하는 복수의 제1 선택 트랜지스터와, 제1 선택 트랜지스터의 각각의 게이트에 접속된 제1 선택 게이트 배선을 구비하는 불휘발성 반도체 기억 장치인 것을 요지로 한다.
본 발명의 제2 특징은, 반도체 칩과, 반도체 칩에 탑재되며, 행 방향으로 배열되는 복수의 워드선과, 워드선과 직교하는 열 방향으로 배열되는 비트선과, 열 방향으로 배열되며, 또한 복수의 워드선 중 어느 하나에 의해, 각각 전하 축적 상태가 제어되는 전하 축적층을 갖는 메모리 셀 트랜지스터와, 메모리 셀 트랜지스터의 배열의 일단측에, 열 방향으로 인접하여 배치되며, 배열된 메모리 셀 트랜지스터를 선택하는 복수의 제1 선택 트랜지스터와, 제1 선택 트랜지스터의 각각의 게이트에 접속된 제1 선택 게이트 배선을 구비하는 반도체 메모리와, 반도체 칩에 탑재되며, 반도체 메모리를 제어하는 논리 회로를 구비하는 반도체 집적 회로인 것을 요지로 한다.
본 발명의 제3 특징은, 행 방향으로 배열되는 복수의 워드선과, 워드선과 직교하는 열 방향으로 배열되는 비트선과, 열 방향으로 배열되며, 또한 복수의 워드선 중 어느 하나에 의해, 각각 전하 축적 상태가 제어되는 전하 축적층을 갖는 메모리 셀 트랜지스터와, 메모리 셀 트랜지스터의 배열의 일단측에, 열 방향으로 인접하여 배치되며, 배열된 메모리 셀 트랜지스터를 선택하는 복수의 제1 선택 트랜지스터와, 제1 선택 트랜지스터의 각각의 게이트에 접속된 제1 선택 게이트 배선을 구비하는 반도체 메모리를 포함하는 메모리 카드를 포함하고, 정보를 기억함과 함께, 정보 매체에 액세스하기 위한 불휘발성 반도체 기억 장치 시스템인 것을 요지로 한다.
본 발명의 제4 특징은, 행 방향으로 배열되는 복수의 워드선과, 워드선과 직교하는 열 방향으로 배열되는 비트선과, 열 방향으로 배열되며, 또한 복수의 워드선 중 어느 하나에 의해, 각각 전하 축적 상태가 제어되는 전하 축적층을 갖는 메모리 셀 트랜지스터와, 메모리 셀 트랜지스터의 배열의 일단측에, 열 방향으로 인접하여 배치되며, 배열된 메모리 셀 트랜지스터를 선택하는 복수의 제1 선택 트랜지스터와, 제1 선택 트랜지스터의 각각의 게이트에 접속된 제1 선택 게이트 배선을 구비하는 반도체 메모리를 포함하는 IC 카드를 포함하며, 정보를 기억함과 함께, 정보 매체에 액세스하기 위한 불휘발성 반도체 기억 장치 시스템인 것을 요지로 한다.
본 발명의 제5 특징은, 반도체 기판의 표면 근방에 채널 이온 주입층을 형성한 후, 게이트 산화막 및 부유 게이트가 되는 제1 도전층을 순차적으로 형성하는 공정과, 또한 게이트간 산화막을 ONO막으로 퇴적하는 공정과, 다음으로 복수개의 선택 트랜지스터의 채널 예정 영역을 리소그래피로 패터닝하여 개구부를 형성하고, 이온 주입에 의해, 채널 확산층을 형성하는 공정과, 다음으로 개구부 아래의 게이트간 산화막을 에칭 개구한 후, 제어 게이트 전극재를 퇴적하는 공정과, 다음으로 리소그래피로 패터닝하여, 적층 게이트 구조를 에칭 가공하고, 메모리 셀 트랜지스터의 게이트 전극, 복수개의 선택 트랜지스터의 게이트 전극을 형성한 후, 반도체 기판 중에 불순물을 이온 주입하여, 소스·드레인 확산층을 형성하는 공정을 포함하는 불휘발성 반도체 기억 장치의 제조 방법인 것을 요지로 한다.
<실시예>
다음으로, 도면을 참조하여, 본 발명의 실시예를 설명한다. 이하의 도면에서, 동일 또는 유사한 부분에는 동일 또는 유사한 부호를 붙인다. 또한, 이하에설명하는 실시예는, 본 발명의 기술 사상을 구체화하기 위한 장치나 방법을 예시하는 것으로, 본 발명의 기술 사상을 하기의 것으로 특정하는 것은 아니다. 본 발명의 기술사상은, 특허 청구 범위에서 다양한 변경을 가할 수 있다.
(비교예)
이 NAND형 플래시 메모리 셀을 미세화한 경우의 스케일링 규칙을 검토한다. 예를 들면, 디자인 룰 F를 0.09㎛로 한 경우를 예로 들면, 도 2에 도시한 바와 같이 Y를 1보다 큰 양의 수로 하면, 비트선측 선택 게이트선 SGD의 게이트 길이는 YF, 소스선측 선택 게이트선 SGS의 게이트 길이도 YF로 되며, 워드선 WL1, WL2, …, WL32의 게이트 길이 F보다 그 게이트 길이가 길어진다. 또한, X를 1보다 큰 양의 수로 하면, 비트선 DQ에 가장 가까운 워드선 WL1과 비트선측 선택 게이트선 SGD의 선간의 스페이스 XF와 소스선 CS에 가장 가까운 워드선 WL32와 소스선측 선택 게이트선 SGS의 선간의 스페이스 XF는, 워드선끼리의 선간 스페이스 F보다 넓게 되어 있다.
비트선측 선택 게이트선 SGD 및 소스선측 선택 게이트선 SGS의 게이트 길이 YF가 워드선 WL1, WL2, …, WL32의 게이트 길이 F보다 길게 되어 있는 이유는, 양 선택 트랜지스터의 펀치 스루 내압을 높이기 위해서이다. 또한, 기입 시에 용량 결합에 의해 승압된 기입 금지의 NAND열의 채널 전위를, 선택 트랜지스터를 통과하는 누설 전류에 의해 저하시키지 않기 위해서이다. 만약 선택 트랜지스터가 펀치 스루를 일으켜, 기입 금지 전위가 저하되면, 비기입 셀에서, 오기입이 발생하게 된다. 또한, 비트선 DQ에 가장 가까운 워드선 WL1과 비트선측 선택 게이트선 SGD의선간의 스페이스 XF와 소스선 CS에 가장 가까운 워드선 WL32와 소스선측 선택 게이트선 SGS의 선간의 스페이스 XF가, 워드선끼리의 선간 스페이스 F보다 넓게 되어 있는 이유는, 비주기성에 의한 워드선의 가공 마진을 개선하기 위해서이다. 이러한 경향, 즉, 비트선측 선택 게이트선 SGD, 소스선측 선택 게이트선 SGS가 워드선 WL1, WL2, …, WL32보다 그 게이트 길이가 길어지고, 또한, 비트선 DQ에 가장 가까운 워드선 WL1과 비트선측 선택 게이트선 SGD의 선간의 스페이스와 소스선 CS에 가장 가까운 워드선 WL32와 소스선측 선택 게이트선 SGS의 선간의 스페이스가 워드선끼리의 선간 스페이스 F보다 넓어지는 경향은, 디자인 룰이 미세화될수록 보다 현저해진다. 또한, BC, SC는 각각 비트선 DQ용 컨택트홀, 소스선 CS용 컨택트홀이다.
일반적으로, NAND형 플래시 메모리에서, 규격화된 셀 사이즈와 NAND 스트링 상의 열 방향으로 배열된 메모리 셀 수와의 관계를 취하면, 도 3에 도시한 바와 같다. 4F2이 1트랜지스터의 셀 사이즈에 상당한다. 여기서, F는 최소 가공 치수인 스케일링 단위를 나타낸다. F1, F2는 스케일링 룰을 나타내는 것으로, F1>F2이며, 예를 들면, F1은 0.4㎛, F2는 0.13㎛이다. 선택 게이트 영역은 메모리 셀 영역의 미세화에 비해, 메모리 셀 영역과는 동일 룰로 형성할 수 없기 때문에, 선택 게이트 영역의 면적이 상대적으로 커진다. 그 때문에, 스케일링 단위 F가 미세화될수록, 선택 게이트에서의 면적 영역의 효과가 현저하게 나타난다.
또한, NAND 스트링 상의 메모리 셀 수가 많은 경우에는, 1트랜지스터의 셀사이즈 4F2에 근접하는 경향이 나타나지만, 이것은 상대적으로 메모리 셀 영역에 비해, 선택 게이트 영역의 면적 효과가 저하되기 때문이다. 그러나, NAND 스트링 상의 메모리 셀 수가 감소되어, 더욱 미세화가 진행되면, 규격화된 셀 사이즈의 크기는 급격하게 상승한다.
이에 따라, 제1 실시예에서는, 선택 게이트를 2개 갖고, 또한 각각의 선택 게이트에는 다른 전위가 공급되는 구조에 의해 셀 사이즈의 증대를 억제하는 기술에 대하여 설명한다. 제2 실시예에서는, 선택 게이트를 2개 갖고, 또한 각각의 선택 게이트에는 동일 전위가 공급되는 경우에 대해 설명한다. 또한, 제3 실시예에서는, 선택 게이트를 3개 갖고, 각각의 선택 게이트에는 동일 전위 혹은 다른 전위가 공급되는 경우에 대해 설명한다. 또한, 제4 실시예에서는, 상기한 제1 내지 제3 실시예에서 개시된 불휘발성 반도체 기억 장치를 메모리 카드, IC 카드 등의 시스템에 적용한 예를 설명한다.
(제1 실시예)
본 발명의 제1 실시예에서는, 선택 게이트를 2개 갖고, 또한 각각의 게이트에는 다른 전위가 공급된다.
도 5의 (a)와 도 5의 (b)는 본 발명의 제1 실시예에 따른 NAND형 플래시 메모리 셀 유닛의 평면 레이아웃 패턴 구성도와 회로 구성도를 도시하고 있다. 이 예에서는, 디자인 룰로서 0.09㎛를 이용한 경우를 예로 들고 있다. 비트선측 선택 게이트선 SGD1, SGD2, 소스선측 선택 게이트선 SGS1, SGS2, 제어 게이트(워드선)WL1, WL2, …, WL32의 게이트 길이는, 각각 F(=0.9㎛)로 같게 되어 있다. 또한, 비트선측 선택 게이트선 SGD1, SGD2, 소스선측 선택 게이트선 SGS1, SGS2, 제어 게이트(워드선) WL1, WL2, WL3, …, WL32의 선간의 스페이스는 각각 F(0.09㎛)로 같게 되어 있다. 이 경우, 비트선측 선택 게이트선 SGD1, SGD2, 소스선측 선택 게이트선 SGS1, SGS2, 워드선 WL1, WL2, …, WL32의 게이트 길이는 0.1㎛로 같게 하고, 선간의 스페이스는 각각 0.08㎛로 같게 하며, 게이트 길이와 선간의 스페이스를 다르게 한 경우에도 본 발명은 유효하다. 도 5의 (a)와 도 5의 (b)의 경우는, 32개의 메모리 셀을 직렬 접속한 예로, 이 32NAND열의 길이는 6.59㎛로, 종래의 선택 트랜지스터를 하나로 한 경우(도 2)의 6.58㎛와 거의 동일 사이즈이다. 그러나, 더욱 미세화가 진행되어, 디자인 룰이 0.07㎛, 0.05㎛로 되면, NAND열의 길이에 관하여, 선택 트랜지스터의 게이트를 2개로 분리한 본 발명의 제1 실시예의 구조쪽이 짧아진다. 그 결과, 칩 사이즈를 축소화할 수 있어, 프로세스의 향상과 신뢰성의 향상 외에, 저비용화를 실현할 수 있다. 또한, 비트선측 선택 게이트선 SGD2 상방에는 비트선 DQ용 컨택트홀 BC, 소스측 선택 게이트선 SGS2 하방에는 소스선 CS용 컨택트홀 SC가 개구되어 있다.
또한, 비트선 DQ측도 소스선 CS측도 선택 트랜지스터를 2개의 게이트로 구성하고 있기 때문에, 게이트 길이를 길게 하지 않아도, 펀치 스루 내압이 향상된다. 그것은, 2개의 선택 트랜지스터는 실질적으로 직렬 접속되어 있으므로, 제1 및 제2 선택 트랜지스터에서 전압이 분압되기 때문에, 각각의 선택 트랜지스터의 드레인·소스간에는 고전계가 인가되지 않는다. 그 결과, 각각의 제1 및 제2 선택 트랜지스터의 게이트 길이를 길게 취할 필요가 없어져, 제어 게이트의 게이트 길이와 동일하게 단축된다.
이상과 같이 제1 및 제2 선택 트랜지스터는, 예를 들면, 제어 게이트와 동일한 피치(게이트 길이와 스페이스)로 형성이 가능해져, 디자인 룰이 미세화될수록, 면적 축소 효과가 보다 현저해진다.
본 발명의 제1 실시예에 따른 NAND형 불휘발성 반도체 기억 장치의 메모리 셀 유닛의 평면 구성을 도 6에 도시한다. 도 6에 도시한 바와 같이, 복수개의 메모리 셀 게이트(1j)가 서로 평행하게 직선적으로 형성되어 있다. 이 복수개의 메모리 셀 게이트(1j)의 양측에는, 각각 2개의 선택 게이트(2)가 서로 평행하게, 메모리 셀 게이트(1j)에 평행하게 직선적으로 형성되어 있다. 여기서, 복수개의 메모리 셀 게이트(1j)는 서로 같은 게이트 길이 W1을 갖고 있다. 또한 복수개의 메모리 셀 게이트(1j)는 열 방향으로 8개, 16개 등의 개수로 구성할 수 있다. 또한, 2개로 1조를 이루는 선택 게이트(2j, 2j)는 서로 같은 게이트 길이 W2를 갖고 있다. 이 게이트 길이 W2는 메모리 셀 게이트(1j)의 게이트 길이 W1과 같아도, 혹은 다른 치수로 형성되어 있어도 된다.
메모리 셀 게이트(1j)끼리의 사이에는 동일한 폭의 스페이스 F(F는 최소 가공 치수)가 형성되어 있다. 이 스페이스 F는 메모리 셀 게이트(1j)의 게이트 길이W1과 같다. 선택 게이트(2j)의 게이트 길이는 W2와 같다. 또한, 도 6에 도시한 예에서는, 선택 게이트(2j)와 이 선택 게이트(2j)에 인접하는 메모리 셀 게이트(1j) 사이에는 메모리 셀 게이트(1j)끼리의 사이의 스페이스 F와 동일한 스페이스 F가 형성되어 있다.
이 메모리 셀 게이트(1j)가 배열되는 행 방향에 직교하는 열 방향으로는, 서로 평행하게 소자 활성 영역(3)이 형성되어 있다. 이 소자 활성 영역(3)은 열 방향으로 서로 평행하게 형성된 복수의 소자 분리 영역(4)에 의해, 복수로 분단되어 있다. 서로 인접하는 NAND 스트링(5j, 5j-1)의 선택 게이트(2j, 2j-1) 사이의 소자 활성 영역(3) 상에는 컨택트 플러그(6)가 형성되어 있다. 마찬가지로, 서로 인접하는 NAND 스트링(5j, 5j+1)의 선택 게이트(2j, 2j+1) 사이의 소자 활성 영역(3) 상에는 컨택트 플러그(6)가 형성되어 있다.
이와 같이, 게이트 길이는 복수의 NAND 스트링(5j, 5j+1, 5j+2, …)에 의해 형성되는 메모리 셀 유닛 내에서 모두 일정한 라인&스페이스로, 동일한 피치로 배치되어 있다. 또한, 메모리 셀 게이트(1j-1, 1j, 1j+1)와 동일한 사이즈까지 선택 게이트의 채널 길이를 미세화하는 것도 가능하다. 선택 게이트(2j-1, 2j, 2j+1)는 인접하는 복수개의 게이트로 선택 트랜지스터로서 기능한다.
도 6에서의 I-I선 상에서의 NAND 스트링(5j) 단면 구조도가 도 7에 도시된다. 도 7에 도시한 바와 같이 반도체 기판(10) 상에 형성된 p웰 내에 메모리 셀 게이트(1j) 및 선택 게이트(2j)가 형성되어 있다. 이들 메모리 셀 게이트(1j) 및 선택 게이트(2j)의 주위의 반도체 기판(10) 내에, 소스·드레인 확산층(11)이 형성되어 있다. 각각의 메모리 셀 게이트(1j) 및 선택 게이트(2j) 아래의 반도체 기판(10) 내에는 채널 이온 주입층(12)이 형성되어 있다. 또한, NAND 스트링(5j)의 양측의 선택 게이트(2j)의 외측의 소스·드레인 확산층(11)에는 컨택트 플러그(6)가 접속되어 있다.
각 메모리 셀 게이트(1j) 및 선택 게이트(2j)는, 반도체 기판(10) 상에 게이트 절연막(13)을 개재하여, 전하 축적층인 부유 게이트가 되는 제1 도전층(14)이 형성되어 있다. 이 제1 도전층(14) 상에는, 게이트간 절연막(15)을 개재하여, 제어 게이트가 되는 제2 도전층(16)이 형성되어 있다. 게이트간 절연막(15)은, 예를 들면 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화막의 적층막인 ONO막으로 구성되어 있다.
여기서, 선택 게이트(2j)에서, 이 게이트간 절연막(15)의 존재에 의해, 하방의 전하 축적층(14)에만 전위가 공급되고, 상방의 제어 게이트가 되는 제2 도전층(16)은 절연된 상태 그대로로 되어 있다.
선택 게이트(2j)는 메모리 셀 게이트(1j)와 달리, 제1층째 제1 도전층(14)에만 전위가 공급되어 있다. 이 경우, 지면의 바로 앞 및 안쪽에 위치하는 소자 분리 영역(4)(도 6 참조) 상에 제1 도전층(14)이 인출되어 제2 도전층(16)과는 독립적으로 전위가 공급되어 있다.
각 NAND 스트링(5j)의 양측에 2개 1조의 선택 게이트(2j, 2j)를 각각 배치함으로써, 3F분이 선택 게이트 영역에 필요하다. 즉, 선택 게이트(2j)의 게이트 길이는 F로 2개 있기 때문에, 2F 게이트 길이를 갖고, 2개의 게이트간 거리가 F이므로, 합계 3F가 필요하게 된다.
또한, 선택 게이트(2j) 사이도 F로 된다. 만약, 종래 방식의 선택 게이트(2)의 게이트 길이가 2F인 것으로 하였다면, 종래 방식에서는 6F로 되지만, 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치에서는, 7F로 되어 약간의 칩 면적의 증대를 초래한다. 즉, 선택 게이트간이 F이고, 2개의 선택 게이트(2)가 2F이며, 2F에 선택 게이트간 거리 F를 더하여 3F로 된다. 이 3F가 소스측과 드레인측 양쪽에 있으므로, 6F로 되고, 여기에 다른 메모리 셀 유닛과의 사이의 1/2F×2=F를 더하여 전체적으로 7F로 된다. 그러나, 그 만큼 가공 마진을 향상시킬 수 있기 때문에, 이것을 없앨 정도의 접지 룰의 미세화가 가능하면 충분히 칩 면적 축소에서 장점이 발생한다.
이와 같이, 선택 게이트(2j)를 메모리 셀 게이트(1j)와 동일 피치, 게이트 길이로 하여, 결과적으로, NAND 스트링(5j)에 의해 형성되는 메모리 셀 유닛의 메모리 셀부 이외의 길이를 6F로부터 7F로 확대한 경우에도, 이 증가분을 보충할 정도로 F자체를 작게 할 수 있으면, 전체적으로, 메모리 셀 유닛의 미세화를 실현할 수 있다.
예를 들면, 종래 불규칙 패턴에서는 F를 0.1㎛까지 밖에 미세화할 수 없으며, 본 발명의 제1 실시예를 적용하면 F를 0.09㎛까지 미세화할 수 있는 경우, 종래 기술에서는 6과 F(=0.1)의 곱인 0.6이 메모리 셀 유닛의 메모리 셀부 이외의 길이로 된다. 이에 대하여, 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치에서는, 7과 F(=0.09)의 곱인 0.63으로 되며, 또한 F를 한층 더 미세화할 수 있으면 본 발명의 실시예쪽이 면적을 더 축소할 수 있다.
단일 선택 게이트를 갖는 경우와, 복수개의 선택 게이트를 갖는 경우를 비교한다. NAND형 플래시 메모리에서, 규격화된 셀 사이즈와 스케일링 단위 F의 관계를 표시하면, 도 4에 도시한 바와 같이, 단일 선택 게이트를 갖는 경우와 복수개의 선택 게이트를 갖는 경우에는 F0에서 교차하고 있다. 미세화가 진행됨에 따라 단일 선택 게이트를 갖는 경우(라인 A)에는 규격화된 셀 사이즈의 급격한 상승을 볼 수 있는 데 대하여, 복수개의 선택 게이트를 갖는 경우(라인 B)에는 셀 사이즈의 상승이 억제된다. F0의 값으로서는, 예를 들면 0.09㎛ 근방이다. 복수개의 선택 게이트를 갖는 경우(라인 B)에는, 스케일링 단위 F를 예를 들면, 0.09㎛ 이하로 미세화한다고 해도, 규격화된 셀 사이즈의 상승을 억제하여, 본래의 NAND형 플래시 메모리의 성능을 발휘시킬 수 있다.
또한, 종래의 불휘발성 반도체 기억 장치의 NAND 스트링(5)에서는 선택 게이트(2)와 메모리 셀 게이트(1) 사이의 간격이 F이면, 불규칙 패턴의 패터닝에 대하여 마진이 감소되지만, 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치와 같이, 모두가 동일 피치로 배열되어 있는 경우에는 국소적인 리소그래피 마진의 저하를 염려할 필요가 없어진다. 즉, 메모리 셀 게이트(1j)의 패턴을 모두 공통의 라인&스페이스로 하고, 선택 게이트(2j) 부분도 메모리 셀 게이트(1j)와 마찬가지의 게이트 길이로 하여 마진을 확보함으로써 미세화에 대하여 가공 마진을 향상시킬 수 있다.
여기서, 인접하여 형성된 2개의 선택 게이트(2j, 2j)에서, 다른 타이밍에 따라 2개의 선택 게이트(2j, 2j)를 각각 독자적으로 제어하여, 각각의 선택 게이트(2j)의 차단 특성을 변화시킨다. 이 경우, 제어 회로를 설치하여 각각의 선택 게이트(2j)를 제어한다.
또한, 경우에 따라, NAND 스트링(5j) 내의 소스측의 선택 게이트(2j)의 게이트 개수를 1개로 하고, 드레인측의 선택 게이트(2j)의 게이트 개수를 2개로 해도 된다. 이 경우, 누설이 소스측에서 발생해도, 그 누설을 허용 범위 내로 할 수 있으면 된다.
또한, 경우에 따라, NAND 스트링(5j) 내의 소스측의 선택 게이트(2j)의 개수를 2개로 하고, 드레인측의 선택 트랜지스터의 게이트 개수를 하나로 해도 된다. 이 경우, 누설이 드레인측에서 발생해도, 그 누설을 허용 범위 내로 하면 된다.
본 발명의 제1 실시예의 불휘발성 반도체 기억 장치에 따르면, 선택 트랜지스터의 차단 특성을 향상시켜 미세화를 도모할 수 있어, 선택 트랜지스터와 메모리 셀 트랜지스터에서, 각각 트랜지스터의 임계값 전압이 다른 채널 길이 의존성이 얻어진다.
도 6에 도시한 평면도를 NAND 스트링(5j, 5j+1, …) 방향으로 확장하여, 비트선 방향의 폴디드 패턴 구성을 설명한 평면도가 도 8이다. NAND 스트링(5j+1)의 제1 메모리 셀 게이트군(11a)은 드레인측에 인접하는 제1 선택 게이트군(21a, 21b)과 소스측에 인접하는 제2 선택 게이트군(22a, 22b)을 갖는다. NAND 스트링(5j)의 제2 메모리 셀 게이트군(12b)은 소스측에 인접하는 제3 선택 게이트군(23a, 23b)과 드레인측에 인접하는 제4 선택 게이트군(24a, 24b)을 갖는다. NAND 스트링(5)은, 도 8에 도시한 바와 같이, 드레인측 비트선 DQ 혹은 소스측 소스선 CS를 중심으로 하여 절첩된 패턴 구성으로 배치되어 있다.
여기서, 도 7에 도시한 단면 구조를 갖는 불휘발성 반도체 기억 장치는, 도 9와 같은 회로도에 도시한 바와 같이 그 회로 구성이 이루어져 있다.
도 9에 도시한 바와 같이 NAND형 플래시 메모리의 메모리 셀 유닛에서는, 파선으로 둘러싸인 영역으로 표시되는 NAND 스트링(5j)을 구성하도록 복수개, 예를 들면 16개의 메모리 셀 트랜지스터 M0, M1, M2, …, M15가 직렬로 접속되고, 그 한쪽에 2개의 비트선측 선택 트랜지스터 SG11, SG12, 다른쪽에 2개의 소스선측 선택 트랜지스터 SG21, SG22가 접속되어 있다.
복수의 메모리 셀이 직렬로 접속되어 하나의 메모리 셀 어레이인 NAND 셀(메모리 셀 유닛)이 형성되어 있다. 각 메모리 셀 트랜지스터 M0, M1, M2, …, M15의 소스와 드레인은 소자 영역 상에 형성된 확산층 영역을 통해 서로 직렬로 접속되어 있다.
각 메모리 셀 트랜지스터 M0, M1, M2, …, M15의 게이트에는, 워드선 WL0, W1, WL2, …, WL15가 각각 1대1로 접속되어 있다. 제1 비트선측 선택 트랜지스터 SG11의 게이트에는 제1 비트선측 선택 게이트선 SGD1이 접속되고, 제2 비트선측 선택 트랜지스터 SG12의 게이트에는 제2 비트선측 선택 게이트선 SGD2가 접속되어 있다. 제1 소스선측 선택 트랜지스터 SG21의 게이트에는 제1 소스측 선택 게이트선 SGS1이 접속되고, 제2 소스선측 선택 트랜지스터 SG22의 게이트에는 제2 소스측 선택 게이트선 SGS2가 접속되어 있다.
제2 비트선측 선택 트랜지스터 SG12의 소스는 데이터선인 비트선 DQ에 접속되어 있다. 제2 소스선측 선택 트랜지스터 SG22의 소스는 공통 소스선 CS에 접속되어 있다.
이 NAND 스트링(5)은, 도시하지 않지만, 비트선 DQ가 연장되는 열 방향으로 복수개 접속되어 있다. 또한, 워드선 WL0, WL1, WL2, …, WL15가 연장되는 행 방향으로 복수의 비트선 DQ가 배열되며, 이 비트선 DQ마다 동일한 회로 구성의 NAND 스트링(5)이 복수개 형성되어 있다.
또한, 비트선측 선택 트랜지스터 SG11, SG12, 소스선측 선택 트랜지스터 SG21, SG22는, 메모리 셀 블록을 선택하기 위해 메모리 셀 트랜지스터 M0, M1, M2,…, M15의 양측에 배치되어 있지 않아도 되며, 편측에만 배치되어 있어도 된다.
NAND 스트링(5)은 열 방향으로 종속적으로 직렬 접속되며, NAND 스트링(5j)의 단부에 각각 컨택트 플러그(6)를 형성하여, 양단의 선택 트랜지스터를 통해 메모리 셀 트랜지스터가 접속되는 구성이 행 방향으로 복수개 배열된다.
본 발명의 제1 실시예는 NAND형 플래시 메모리에 한정되는 것이 아니라, 도 10에 메모리 셀 유닛의 회로도에 도시한 바와 같은 AND형 플래시 메모리에도 적용할 수 있다. 메모리 셀 트랜지스터는, 이 경우에도 전하 축적층인 부유 게이트를 갖는 구조의 하나 이상의 트랜지스터로 이루어지는 불휘발성 메모리 셀 어레이를 구성하고 있다.
즉, 도 10에 도시한 바와 같이 AND형 플래시 메모리의 메모리 셀 유닛에서는, 파선으로 둘러싸인 영역으로 표시되는 메모리 블록(20)을 형성하는 복수개, 예를 들면 16개의 메모리 셀 트랜지스터 M0, M1, M2, …, M15가 병렬로 접속되고, 그 한쪽에 2개의 비트선측 선택 트랜지스터 SG11, SG12, 다른쪽에 2개의 소스선측 선택 트랜지스터 SG21, SG22가 접속되어 있다.
복수의 메모리 셀 트랜지스터 M0, M1, M2, …, M15가 병렬로 열 방향으로 접속되어 하나의 메모리 셀 어레이인 AND형 메모리 셀 유닛이 형성되어 있다. 각 메모리 셀 트랜지스터 M0, M1, M2, …, M15의 각각의 소스는 소자 영역 상에 형성된 확산층 영역을 통해 서로 병렬로 접속되며, 각각의 드레인은 마찬가지로 확산층 영역을 통해 서로 접속되어 있다.
각 메모리 셀 트랜지스터 M0, M1, M2, …, M15의 게이트에는, 워드선 WL0, WL1, WL2, …, WL15가 각각 1대1로 접속되어 있다. 비트선측 선택 트랜지스터 SG11의 게이트에는 선택 게이트선 SGD1이 접속되고, 비트선측 선택 트랜지스터 SG12의 게이트에는 선택 게이트선 SGD2가 접속되어 있다. 소스선측 선택 트랜지스터 SG21의 게이트에는 선택 게이트선 SGS1이 접속되고, 소스선측 선택 트랜지스터 SG22의 게이트에는 선택 게이트선 SGS2가 접속되어 있다.
비트선측 선택 트랜지스터 SG12의 소스는 데이터선인 비트선 DQ에 접속되어 있다. 소스선측 선택 트랜지스터 SG22의 소스는 소스선 CS에 접속되어 있다.
이 메모리 블록(20)은, 도시하지 않지만 데이터선인 비트선 DQ가 연장되는 열 방향으로 복수개 접속되어 있다. 또한, 워드선 WL0∼WL15가 연장되는 행 방향으로 복수의 비트선 DQ가 배열되고, 이 비트선 DQ마다 동일한 메모리 블록(20)이 복수개 형성되어 있다.
또한, 비트선측 선택 트랜지스터 SG11, SG12, 소스선측 선택 트랜지스터 SG21, SG22는, 메모리 셀의 블록을 선택하기 위해 메모리 셀 트랜지스터 M0, M1, M2, …, M15의 양측에 배치되어 있지 않아도 되며, 편측에만 배치되어 있어도 된다.
이와 같이, 본 발명의 제1 실시예는 NAND형 플래시 메모리뿐만 아니라, AND형 플래시 메모리에도 적용할 수 있다. 즉, 선택 게이트를 갖는 플래시 메모리 셀에 대하여, 선택 게이트를 예를 들면, 메모리 셀과 동일한 게이트 길이로 하여, 동일 피치로 배열함으로써 리소그래피적으로 미세 가공하기 쉬운 메모리 셀 구조를실현할 수 있다.
본 발명의 제1 실시예는, 노광 마진이 높아, 미세화에 대하여 스케이러블한 메모리 셀 어레이를 실현한다. 선택 트랜지스터가 메모리 셀 트랜지스터와 동일한 게이트 길이인 경우, 단채널 효과 등에 의해, 선택 트랜지스터의 트랜지스터 특성을 확보할 수 없지만, 인접한 2개의 선택 트랜지스터의 선택 게이트를 2개 직렬 접속함으로써 원하는 트랜지스터 특성을 확보할 수 있다.
본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치에서는, 게이트 길이가 F인 트랜지스터를 2개 직렬로 접속함으로써, 게이트 길이가 2F인 트랜지스터와 동일한 특성을 얻을 수 있으며, 또한, 게이트 길이 2F인 트랜지스터와 동등한 차단 특성을 얻을 수 있다.
(제1 실시예의 변형예 1)
본 발명의 제1 실시예의 변형예에서의 메모리 셀 유닛의 평면 구성을 도 11에 도시한다. 도 11에 도시한 바와 같이, 행 방향으로 복수개의 메모리 셀 게이트(1j)가 서로 평행하게 직선적으로 형성되어 있다. 이 복수개의 메모리 셀 게이트(1j)의 양측에는, 각각 2개의 선택 게이트(21j, 21j)가 행 방향으로 서로 평행하게, 메모리 셀 게이트(1j)에 평행하게 직선적으로 형성되어 있다. 여기서, 복수개의 메모리 셀 게이트(1)는 서로 같은 게이트 길이 W1을 갖고 있다. 또한 복수개의 메모리 셀 게이트(1j)는 8개, 10개 등의 개수로 구성할 수 있다. 또한, 2개 1조로양측에 배열된 선택 게이트(21j)는 서로 같은 게이트 길이 W2를 갖고 있다. 이 게이트 길이 W2는 메모리 셀 게이트(1)의 게이트 길이 W1과 동일한 치수로 형성되어 있어도, 혹은 다른 치수로 형성되어 있어도 된다.
메모리 셀 게이트(1)끼리의 사이에는 동일 폭의 스페이스 F(F는 최소 가공 치수)가 형성되어 있다. 이 스페이스 F는, 메모리 셀 게이트(1j)의 게이트 길이 W1과 동일한 치수로 형성되어 있어도 혹은 다른 치수로 형성되어 있어도 된다. 또한 이 스페이스 F는 선택 게이트(21j)의 게이트 길이 W2와 동일한 치수로 형성되어 있어도 혹은 다른 치수로 형성되어 있어도 된다. 또한, 선택 게이트(21j)와 이 선택 게이트(21j)에 인접하는 메모리 셀 게이트(1j) 사이에 메모리 셀 게이트(1j)끼리의 사이의 스페이스 F와 동일한 스페이스 F가 형성되어 있다.
이 메모리 셀 게이트(1j)에 직교하는 방향으로 서로 평행하게 소자 활성 영역(3)이 형성되어 있다. 이 소자 활성 영역(3)은 메모리 셀 게이트(1j)에 직교하는 방향으로 서로 평행하게 형성된 복수의 소자 분리 영역(4)에 의해 복수개로 분단되어 있다.
각 선택 게이트(21j)의 각 소자 활성 영역(3) 상에는, 선택 트랜지스터 채널부용 이온 주입을 위한 개구부(22)가 형성되어 있다.
또한, 도 11의 평면도 상에서는, 소자 활성 영역(3)과 선택 게이트(21j)의교점 부근을 중심으로 파선으로 나타내는 개구부(22)에 자기 정합적으로 불순물 주입이 행해져 있다. 그 결과, 선택 게이트(21j)와 메모리 셀 게이트(1j)는, 고밀도로 조밀하게 배치되어 있음에도 불구하고, 다른 채널 부분의 불순물 농도를 각각 개별로 자기 정합적으로 형성할 수 있다.
각 메모리 셀의 소스와 드레인은 소자 활성 영역(3)을 개재하여 서로 직렬로 접속되어 있다.
여기서, 복수개, 예를 들면 16개의 메모리 셀 게이트(1)의 양단에 2개 1조의 선택 게이트(2j)가 각각 형성되어 하나의 NAND 스트링(23)이 구성된다. 이 NAND 스트링(23j)의 양단에는, 메모리 셀 게이트(1)끼리의 스페이스 F와 동일한 스페이스 F를 사이에 두고, 또한 다른 NAND 스트링(23j-1, 23j+1)이 형성되어 있다. 여기서, 서로 인접하는 NAND 스트링(23j-1, 23j)의 선택 게이트(21j-1, 21j)의 소자 활성 영역(3) 상에는, 컨택트 플러그(24)가 형성되어 있다.
이와 같이, 게이트 길이는 메모리 셀 내에서 모두 일정한 라인&스페이스이며, 동일한 피치로 배치되어 있다. 또한, 메모리 셀 트랜지스터와 동일 사이즈까지 선택 게이트(21)의 채널 길이는 미세화되어 있다. 선택 게이트(21)는 게이트 2개분을 이용하여 선택 트랜지스터로서 이용한다.
도 11에서의 Ⅱ-Ⅱ선 상에서의 단면이 도12에 도시된다. 도 12에 도시한 바와 같이 반도체 기판(10) 상에 메모리 셀 게이트(1) 및 선택 게이트(21)가 형성되어 있다. 이들 메모리 셀 게이트(1) 및 선택 게이트(21) 주위의 반도체 기판(10) 내에, 소스·드레인 확산층(11)이 형성되어 있다. 각각의 메모리 셀 게이트(1) 아래의 반도체 기판(10) 내에는 채널 이온 주입층(12)이 형성되어 있다. 또한, 선택 게이트(21) 아래의 반도체 기판(10) 내에는, 개구부(22)를 통해 주입된 채널 이온 주입층(25)이 형성되어 있다. 또한, NAND 스트링(23) 끝의 선택 게이트(21)의 외측의 소스·드레인 확산층(11)에는 컨택트(24)가 접속되어 있다.
각 메모리 셀 게이트(1)는, 반도체 기판(10) 상에 게이트 절연막(13)을 개재하여, 전하 축적층인 부유 게이트가 되는 제1 도전층(14)이 형성되어 있다. 이 제1 도전층(14) 상에는, 게이트간 절연막(15)을 개재하여, 제어 게이트가 되는 제2 도전층(16)이 형성되어 있다. 게이트간 절연막(15)은, 예를 들면 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화막의 적층막인 ONO막으로 구성되어 있다.
여기서, 선택 게이트(21)는, 반도체 기판(10) 상에 게이트 절연막(13)을 개재하여, 전하 축적층인 부유 게이트가 되는 제1 도전층(14)이 형성되어 있다. 이 제1 도전층(14) 상에는 게이트간 절연막(15)이 형성되어 있다. 그 게이트간 절연막(15) 내에는 개구부(22)가 형성되어 있다. 게이트간 절연막(15) 및 개구부(22) 상에는, 제어 게이트가 되는 제2 도전층(16)이 형성되어 있다. 이 개구부(22) 내에는, 제2 도전층(16)과 동일 재료의 도전 재료가 매립되어 있어, 제2 도전층(16)과 제1 도전층(14)이 전기적으로 접속된 접속부로 되어 있다. 게이트간 절연막(15)은, 예를 들면 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화막의 적층막인 ONO막으로 구성되어 있다.
또한, 반도체 기판(10) 내의 소스·드레인 확산층(11) 사이의 영역의 표면 부근에는, 소스·드레인 확산층(11)에 접촉하여 채널 이온 주입층(12)이 형성되어 있다. 또한 반도체 기판(10) 내의 표면 부근에는, 소스·드레인 확산층(11)으로 둘러싸여, 개구부(22) 바로 아래를 적어도 포함하는 영역에 선택 트랜지스터 채널 확산층(25)이 형성되어 있다.
선택 트랜지스터 채널 확산층(25)은, 그 불순물 농도가 메모리 셀 트랜지스터 채널 확산층(12)보다 고농도이며, 그 반도체 기판(10) 내에서의 깊이는 메모리 셀 트랜지스터의 채널 확산층(12)보다 깊게 형성되어 있다.
여기서, 선택 게이트(21) 아래의 게이트간 절연막(15) 내에 형성되는 개구부(22)의 크기는 선택 게이트(21)의 길이의 약 절반 정도의 길이로 되어 있다.
또한, 선택 게이트(21) 내의 개구부(22)의 길이를 제어함으로써, 선택 트랜지스터 채널 확산층(25)의 길이를 변화시킬 수 있다.
또한, 개구부(22)를 통해 선택 게이트(21) 아래에 주입되는 이온 주입의 도우즈량을 메모리 셀 트랜지스터와는 독립적으로 제어함으로써, 선택 트랜지스터 채널 확산층(25)의 농도를 자유롭게 설정할 수 있다.
또한, 선택 게이트(21)의 채널부의 불순물 농도는 예를 들면, 약 1017cm-3이다.
또한, 메모리 셀 게이트(1)의 높이는 선택 게이트(21)의 높이와 같게 형성되어 있다.
본 발명의 제1 실시예의 변형예 1에서는, 제1 실시예와 마찬가지로 NAND형 플래시 메모리뿐만 아니라, AND형 플래시 메모리 등의, 선택 게이트를 갖는 플래시 메모리 셀에 대하여, 선택 게이트를 메모리 셀과 마찬가지의 게이트 길이로 하여, 동일 피치로 배열함으로써 리소그래피적으로 미세 가공하기 쉬운 메모리 셀 구조를 실현할 수 있다.
이와 같이 선택 게이트(21)는 제1 도전층(14)에 전위를 공급할 수 있도록 되어 있어, 일반적인 MOSFET와 마찬가지로 기능하며, 그 적층 게이트 구조는 개구부(22)가 있는 점 이외에는 메모리 셀 트랜지스터와 그 조성이나 사이즈는 동일하다.
또한, 본 발명의 제1 실시예의 변형예 1에서는, 선택 트랜지스터의 채널 영역의 불순물 농도를 메모리 셀 트랜지스터의 채널 영역의 불순물 농도보다 높게 설정할 수 있기 때문에, 선택 트랜지스터의 임계값을 메모리 셀 트랜지스터의 임계값보다 크게 할 수 있어, 선택 트랜지스터에 필요한 컷오프 특성(전류 차단 특성)을 가진 불휘발성 반도체 기억 장치를 제공할 수 있다.
또한, 선택 트랜지스터의 부유 게이트가 되는 제1 도전층(14)과 선택 게이트가 되는 제2 도전층(16)을 게이트간 절연막(15) 내에 형성된 개구부(22)를 통해 접속하고 있다. 이러한 구성의 불휘발성 반도체 기억 장치로 함으로써, 필요한 채널 이온 농도를 갖는 선택 트랜지스터와, 미세화에 적합하도록 농도가 연하게 설정된 채널 농도를 갖고, 데이터 기입 특성, 데이터 보유 특성, 판독 스트레스에 대한 내성 등의 메모리 셀 트랜지스터의 다양한 특성이 양호한 메모리 셀 트랜지스터를 구비한 미세한 불휘발성 반도체 기억 장치를 제공할 수 있다.
다음으로, 도 12 내지 도 28을 이용하여, 본 발명의 제1 실시예의 변형예 1에 따른 불휘발성 반도체 기억 장치의 제조 방법을 설명한다. 도 12 내지 도 28은, 도 11에서의 Ⅱ-Ⅱ선 상에서의 부분 또는 전체의 단면에 상당한다.
(a) 우선, p형의 실리콘으로 이루어지는 반도체 기판(10) 상에 희생 실리콘 산화막(30)을 형성한다. 다음으로, 경우에 따라, p형 웰 혹은 n형 웰 및 p형 웰의 이중 웰 등을 형성하여 활성화한다. 다음으로 반도체 기판(10) 혹은 그 위에 웰이 형성된 영역에, n형 트랜지스터를 형성하는 경우에는, 메모리 셀 트랜지스터와, 선택 트랜지스터의 양방에 동시에 동일한 B(붕소) 등의 p형 불순물을 채널 제어를 위해 채널 이온 주입을 행하여, 도 13에 도시한 바와 같이, 채널 이온 주입층(12)을 반도체 기판(10)의 표면 부근에 형성한다.
(b) 다음으로, 이온 주입을 위해 형성한 희생 실리콘 산화막(30)을 박리하여, 게이트 절연막(13)을 형성한다. 그리고, 부유 게이트 전극용의 게이트 전극재로서, 예를 들면 폴리실리콘을 퇴적하여 부유 게이트가 되는 제1 도전층(14)을 형성한다. 이 폴리실리콘을 도전성으로 하기 위해, 사전에 예를 들면 P(인)가 도핑된 것을 이용한다. 혹은 이온 주입으로 P를 이온 주입해도 된다. 다음으로, 도 14에 도시한 바와 같이, 이 부유 게이트가 되는 제1 도전층(14) 상에, 소자 분리 영역(4)을 가공하기 위한 마스크재(31), 예를 들면 실리콘 질화막(Si3N4)을 그 위에 퇴적한다.
(c) 다음으로, 도 15에 도시한 바와 같이 실리콘 질화막인 마스크재(31)를 제거한다. 또는, 도 16에 도시한 바와 같이, 노출되어 있는 표면 상에 게이트간 절연막(15)을 예를 들면 ONO막으로 퇴적시킨다. 그리고, 도 17에 도시한 바와 같이, 퇴적된 게이트간 절연막(15) 위에, 마스크재(32)로서 폴리실리콘 및 그 밖의 마스크재, 예를 들면 실리콘 산화막을 퇴적한다.
(d) 다음으로, 도 18에 도시한 바와 같이, 메모리 셀 유닛의 선택 트랜지스터의 채널 예정 영역의 일부를 리소그래피로 패터닝하고, 마스크재(32) 상에 포토레지스트(33)를 퇴적하여, 개구부(34)를 형성한다. 여기서는, 2개의 개구부(34)를 형성한 상태를 도시하고 있다.
(e) 다음으로, 도 19에 도시한 바와 같이, 포토레지스트(33)의 개구부(34) 바로 아래의 마스크재(32)를 에칭하여 개구한다. 이 마스크재(32)의 패터닝 시에는, 반도체 장치 제조 기술에서의 각 세대에서의 최소 가공 치수를 가공할 수 있는 방법으로 가공한다. 일반적으로 최고 성능의 고가의 미세 가공 기술을 이용하게 된다. 이 때문에, 마스크재(32)에 형성되는 개구부(34)에 대하여, 오정렬은 최소한으로 억제된다.
(f) 다음으로, 도 20에 도시한 바와 같이, 포토레지스트(33)를 제거하여, 선택 트랜지스터의 채널 영역이 되는 반도체 기판(10)에, 게이트간 절연막(15), 부유 게이트가 되는 제1 도전층(14), 게이트 절연막(13)을 개재하여 이온 주입을 행하여, 선택 트랜지스터 채널 확산층(25)을 형성한다. 이 때의 주입 이온종은 통상은 B(붕소)가 사용된다. 단, 표면 채널형 pMOS이면, P(인)인 경우도 있다. 이 때,메모리 셀 트랜지스터 영역에는 마스크재(32)가 있고, 이온 주입된 이온종은 마스크재(32) 중에서 감쇠되게 되는 막 두께 구성으로 되어 있음과 동시에, 이 이온 주입의 가속 에너지는 전하 축적층(14)을 넘어, 반도체 기판(10)에 도달하는 에너지로 조정되어 있다. 여기서, 포토레지스트(33)를 남기지 않고 이온 주입을 행하고 있지만, 포토레지스트(33)를 남긴 상태에서 이온 주입을 행하고, 그 후에 포토레지스트(33)를 제거할 수도 있다.
(g) 다음으로, 도 21에 도시한 바와 같이, 개구부(34) 아래의 게이트간 절연막(15)을 에칭 개구한다. 여기서, 선택 트랜지스터 채널 확산층(25)을 형성하는 이온 주입은 게이트간 절연막(15)을 에칭 개구한 후에 행해도 된다. 또한, 게이트간 절연막(15)을 남긴 상태에서 이온 주입하면, 다결정 실리콘층으로 이루어지는 제1 도전층(14)의 표면으로의 콘테미네이션을 방지할 수 있어, 게이트간 절연막(15)을 보호막으로서 이용할 수 있다.
(h) 다음으로, 도 22에 도시한 바와 같이, 마스크재(32)를 박리한다. 다음으로, 제어 게이트 전극재(16)로서, 폴리실리콘과 메탈 실리사이드로서, 예를 들면 WSi(텅스텐 실리사이드) 등을 퇴적한다. 여기서, 제어 게이트재는, 예를 들면 폴리실리콘만을 퇴적시켜도 된다. 이 경우, 폴리실리콘을 퇴적시켜, 게이트 가공을 행한 후에 살리사이드(Salicide : Se1f-Aligned Silicide : 자기 정합적인 실리사이드 형성 기술) 방법을 이용하여 실리사이드를 사용한 전극을 형성할 수 있다.
다음으로, 도 23에 도시한 바와 같이, 게이트 전극 영역을 리소그래피로 패터닝하고, 적층 게이트 구조를 에칭 가공하여, 전하 축적층(14), 게이트간절연막(15), 제어 게이트(16)로 이루어지는 메모리 셀 트랜지스터 게이트 전극, 전하 축적층(14), 게이트간 절연막(15), 제어 게이트(16)로 이루어지는 선택 트랜지스터 게이트 전극을 동일한 게이트 길이, 동일한 피치가 되도록 형성한다. 이 때의 에칭 가공은 RIE를 이용한다. 여기서, 메모리 셀 유닛마다 메모리 셀의 단부에 2개가 한쌍인 선택 게이트(21)가 형성된다.
(j) 다음으로, 도 24에 도시한 바와 같이, 적층 게이트 구조인 메모리 셀 게이트(1)의 제어 게이트(16)의 전극 및 선택 게이트(21)의 제어 게이트(16)의 전극을 마스크로 하여, 반도체 기판(10) 내에 불순물을 이온 주입하여, 소스·드레인 확산층(11)을 형성한다. 특히, 부유 게이트가 되는 제1 도전층(14)과 제어 게이트(16)를 전기적으로 단락시키기 위해 선택 트랜지스터의 게이트간 절연막(15)을 개구한 후에 이온 주입을 행하면, 리소그래피 공정를 추가하지 않고 제1 실시예의 변형예 1의 구조가 가능해진다. 이 제조 방법에서는, 전하 축적층(14)과 제어 게이트(16)를 분리하고 있는 게이트간 절연막(15)을 일부분 제거하는 방법을 채용하고 있다. 이 방법은 메모리 셀 유닛 내의 선택 게이트(21)에 적용된다. 이 방법은, 전하 축적층(14)에 컨택트를 취하기 위한 방법이지만, 이 제조 공정 도중에서, 다음 조건을 만족시키는 경우에는, 부유 게이트가 되는 제1 도전층(14) 너머로 선택 게이트(21)의 채널부에만 이온 주입하는 것이 가능하다.
즉, 메모리 셀 게이트(1)에는 이 이온 주입에 의해 불순물이 마스크재 중에서 감쇠하여, 전하 축적층(14)에 도달하지 않고, 또한, 선택 게이트(21) 상에서는, 전하 축적층(14) 및 게이트 절연막(13) 너머로 이온 주입된 불순물이 반도체기판(10)에 주입되어, 메모리 셀 게이트(1)와 선택 게이트(21)에서 다른 불순물 농도의 채널 영역을 형성하면, 메모리 셀 게이트(1)의 특성과 선택 게이트(21)의 특성을 각각 만족시키도록 각각의 채널부를 형성하여, 새로운 리소그래피 공정의 추가를 수반하지 않고, 또한, 자기 정합 프로세스에 의해 각각의 특성 향상을 실현할 수 있다.
선택 게이트(21)에의 자기 정합적인 채널 이온 주입을 행할 수 있어, 위치 정렬 어긋남 없이, 선택 게이트(21)의 채널 불순물을 형성할 수 있다.
여기서, 비트선측 선택 게이트선 SGD1을 구비하는 제1 비트선측 선택 트랜지스터 및 소스선측 선택 게이트선 SGS1을 구비하는 제1 소스선측 선택 트랜지스터의 임계값 전압 제어용의 이온 주입의 마스크 정합 정밀도에 여유가 취해진다. 이것은, 만약 이온 주입의 마스크 정합이 어긋나, 비트선측 선택 게이트선 SGD1을 구비하는 제1 비트선측 선택 트랜지스터 및 소스선측 선택 게이트선 SGS1을 구비하는 제1 소스선측 선택 트랜지스터의 임계값 전압이 비트선측 선택 게이트선 SGD2를 구비하는 제2 비트선측 선택 트랜지스터 및 소스선측 선택 게이트선 SGS2를 구비하는 제2 소스선측 선택 트랜지스터의 임계값 전압보다 낮게 되어도, 비트선측도 소스선측도 각각 선택 트랜지스터가 적어도 2개 있기 때문에, 누설 전류 내성의 문제는 발생하지 않는다. 그 결과, 비트선측 선택 게이트선 SGD1과 이에 인접하는 제어 게이트선 WL1, 및 소스선측 선택 게이트선 SGS1과 이에 인접하는 제어 게이트선 WL32 사이의 스페이스를 넓게 할 필요가 없어져, 제어 게이트간의 스페이스와 동일하게 줄어든다.
상기 제조 방법으로 선택 트랜지스터와 메모리 셀 트랜지스터를 다른 채널 불순물 농도로 자기 정합적으로 독립적으로 형성하는 것이 가능하다.
이와 같이 메모리 셀의 선택 트랜지스터의 채널부의 일부분의 불순물 농도와 메모리 셀부의 채널부의 불순물 농도가 다른 각각의 트랜지스터가 자기 정합적으로 형성된다. 여기서, 선택 트랜지스터에서는, 전하 축적층(14) 아래의 게이트 절연막(13)에는, 채널 이온 주입을 행했을 때의 통과 이온의 일부가 남아 있다. 그 남아 있는 영역은, 전하 축적층(14) 상의 게이트간 절연막(15) 내에 형성된 개구부(22) 형상의 바로 아래를 포함한 주변 영역으로 되어 있다.
제1 실시예의 변형예 1에 따르면, 메모리 셀 트랜지스터의 게이트 절연막(13)을 통해 채널 이온 주입하지 않으므로, 특별히 부유 게이트를 갖는 구조의 불휘발성 반도체 기억 장치의 특성 열화를 야기하지 않는다.
또한, 제1 실시예의 변형예 1은, n형 트랜지스터이어도, p형 트랜지스터이어도 되고, 또한 메모리 셀 트랜지스터 및 선택 트랜지스터의 채널 제어를 위해 이온 주입하는 불순물 이온종으로서 B(붕소)이어도, P(인)이어도 된다.
이와 같이, 제1 실시예의 변형예 1에서는, 메모리 셀 트랜지스터를 마스크로 하여, 선택 트랜지스터의 채널 영역에 대응한 마스크재(32)의 고정밀도한 개구부(34)를 형성하고, 그 개구부(34)를 이용하여, 채널 영역에 이온 주입을 행하여, 오정렬이 발생하지 않게 채널 이온 주입을 행하고 있다.
또한, 메모리 셀 트랜지스터는 게이트 전극의 제1 도전층(14)과 제2 도전층(16) 사이의 게이트간 절연막(15)에 개구 없는 상태에서, 선택 트랜지스터에이온 주입되기 때문에, 메모리 셀 트랜지스터의 채널 영역의 농도는 선택 트랜지스터의 채널 농도와는 독립적으로 설정된다.
(제1 실시예의 변형예 2)
변형예 2의 불휘발성 반도체 기억 장치의 구조에서는, 도 12에 도시된 불휘발성 반도체 기억 장치의 구조를 도 24에 도시한 바와 같이 변형하고, 한 쌍의 2개의 선택 게이트(21) 중의 한 쪽, 메모리 셀 게이트(1)에 인접한 선택 게이트(21)의 게이트간 절연막(15)에 개구부(22)에 대응한 반도체 기판(10) 내에, 짙은 채널 이온 주입 영역(25)을 형성하여, 차단 특성을 향상할 수 있다. 여기서, 메모리 셀 게이트(1)에 인접하는 선택 게이트(21)의 하방에는 메모리 셀 게이트(1)와 동일한 채널 이온 주입 영역(12)이 형성되어 있다.
또, 하나의 NAND 스트링(23) 중에서, 소스측, 드레인측에 각각 2개씩의 선택 게이트(21)가 형성되어 있지만, 소스측, 드레인측 모두 또는 한쪽을 메모리 셀 게이트(1)에 인접하는 선택 게이트(21) 하의 채널 이온 주입 영역의 불순물 농도, 깊이를 메모리 셀 게이트(1)의 채널 이온 주입 영역의 불순물 농도, 깊이와 마찬가지로 설정할 수도 있다.
이 변형예의 제조 방법은, 제1 실시예의 제조 방법에서, 도 24에 도시되는 공정 후에, 선택 게이트(21) 하에 이온 주입을 행하지 않은 선택 게이트 형성 예정 영역은 포토레지스트로 피복하여, 선택 게이트(21) 하에 이온 주입을 행하는 선택 게이트에 대해서만, 반도체 기판(10) 내에 짙은 채널 이온 주입 영역(25)을 형성한다.
이와 같이 도 12에 도시되는 게이트 구조를 채용하면서, 선택 트랜지스터의 메모리 셀 트랜지스터에 인접한 측을 레지스트(도시 생략)로 마스크하여, 채널 이온 주입하여, 채널 이온 주입 영역의 농도나 깊이가 메모리 셀 트랜지스터에 인접한 선택 트랜지스터보다 얇고, 얕게 형성하여, 선택 트랜지스터끼리의 차단 특성을 달리 할 수도 있다.
즉, 메모리 셀 트랜지스터에 인접한 선택 게이트(21)의 채널 이온 주입 영역은, 그 농도, 깊이가 메모리 셀 게이트(1)의 채널 이온 주입 영역의 농도, 깊이와 동등하게 되어 있다. 이에 대하여, 메모리 셀 트랜지스터로부터 이격한 측의 선택 게이트(21)의 채널 이온 주입 영역은, 그 농도, 깊이가 메모리 셀 게이트의 채널 이온 주입 영역의 농도, 깊이보다 짙고, 보다 깊게 형성되어 있다.
이 경우, 메모리 셀 게이트(1)로부터 먼 쪽의 차단 특성을 강하게 하고, 메모리 셀 게이트(1)에 가까운 측의 선택 게이트(21)에의 불순물 확산의 영향을 낮게 억제할 수 있다. 이와 같이 구성함으로써, 선택 게이트(21)에 인접하는 메모리 셀 트랜지스터로의 채널 불순물이 스며나오는 현상을 방지할 수 있다.
(제1 실시예의 변형예 3)
변형예 3의 불휘발성 반도체 기억 장치의 구조에서는, 도 12에 도시된 불휘발성 반도체 기억 장치의 구조를 도 25에 도시한 바와 같이 변형하고, 한 쌍의 2개의 선택 게이트(21) 중의 한 쪽, 메모리 셀 게이트(1)에 인접한 선택 게이트(21)의 게이트간 절연막(15)에 개구부(22)에 대응한 반도체 기판(10) 내에, 짙은 채널 이온 주입 영역(25)을 형성하여, 차단 특성을 향상시킬 수 있다. 여기서, 메모리 셀게이트(1)로부터 이격되는 선택 게이트(21)의 하방에는 메모리 셀 게이트(1)와 동일한 채널 이온 주입 영역(12)이 형성되어 있다.
또, 하나의 NAND 스트링(23) 내에서, 소스측, 드레인측에 각각 2개씩의 선택 게이트(21)가 형성되어 있지만, 소스측, 드레인측 모두 또는 한쪽을 메모리 셀 게이트(1)로부터 이격되는 선택 게이트(21) 하의 채널 이온 주입 영역의 불순물 농도, 깊이를 메모리 셀 게이트(1)의 채널 이온 주입 영역의 불순물 농도, 깊이와 마찬가지로 설정할 수도 있다.
이 변형예 3의 제조 방법은, 변형예 1의 제조 방법에서, 도 19에 도시되는 공정 후에, 선택 게이트(21) 하에 이온 주입을 행하지 않는 선택 게이트 형성 예정 영역은 포토레지스트로 피복하고, 선택 게이트(21) 하에 이온 주입을 행하는 선택 게이트(21)에 대해서만, 반도체 기판(10) 내에 짙은 채널 이온 주입 영역(25)을 형성한다.
이와 같이, 도 12에 도시되는 게이트 구조를 채용하면서, 선택 트랜지스터의 메모리 셀 트랜지스터로부터 이격한 측을 레지스트(도시 생략)로 마스크하여, 채널 이온 주입하여, 채널 이온 주입 영역의 농도나 깊이가 메모리 셀 트랜지스터에 인접한 선택 트랜지스터보다 얇고, 얕게 형성하여, 선택 트랜지스터끼리의 차단 특성을 달리 할 수도 있다.
즉, 메모리 셀 게이트로부터(1)로부터 이격된 선택 게이트(21)의 채널 이온 주입 영역은, 그 농도, 깊이가 메모리 셀 게이트(1)의 채널 이온 주입 영역의 농도, 깊이와 동등하게 되어 있다. 이에 대하여, 메모리 셀 트랜지스터에 인접한 선택 게이트(21)의 채널 이온 주입 영역은, 그 농도, 깊이가 메모리 셀 게이트의 채널 이온 주입 영역의 농도, 깊이보다, 짙고, 깊게 형성되어 있다.
이 경우, 메모리 셀에 가까운 쪽의 차단 특성을 강하게 하고 있다.
또, 선택 게이트를 갖는 불휘발성 반도체 기억 장치에 대하여 각 실시예를 적용할 수 있다. 또한, 주변 회로 중의 트랜지스터에 대해서도 각 실시예를 적용할 수 있다.
또한, 불휘발성 반도체 기억 장치에 한정되지 않고, 불휘발성 반도체 기억 장치를 구비한 메모리 혼재 반도체 장치에도 각 실시예를 적용할 수 있다.
(제1 실시예의 변형예 4)
도 18 내지 도 20의 공정 대신에, 도 26 내지 도 28에 도시한 바와 같이 개구부(34)를 넓게 설정하여, 선택 트랜지스터의 채널 예정 영역에의 이온 주입을 실시하여, 선택 트랜지스터 채널 확산층(25)을 넓게 형성할 수도 있다. 도 26 내지 도 28에 도시한 공정은 도 18 내지 도 20에 도시한 공정에 비하여 미세 가공의 가공 정밀도에 있어서 여유가 있다.
즉, 도 26에 도시한 바와 같이 메모리 셀 유닛의 선택 트랜지스터의 채널 예정 영역의 일부를 리소그래피로 패터닝하여, 마스크재(32) 상에 포토레지스트(33)를 퇴적하여, 개구부(34)를 형성한다. 여기서는 1개의 넓은 개구부(34)를 형성한 상태를 나타내고 있다.
다음으로, 도 27에 도시한 바와 같이 포토레지스트(33)의 개구부(34) 바로 아래의 마스크재(32)를 에칭하여 개구한다.
이 마스크재의 패터닝 시에는 반도체 장치 제조 기술에 있어서의 각 세대에서의 최소 가공 치수를 가공할 수 있는 방법으로 가공한다. 일반적으로, 최고 성능의 고가의 미세 가공 기술을 이용하게 된다. 이 때문에, 마스크재에 형성되는 개구부에 오정렬은 최소한으로 억제된다.
다음으로, 도 28에 도시한 바와 같이 포토레지스트(33)를 제거하고, 선택 트랜지스터의 채널 영역이 되는 반도체 기판(10)에 게이트간 절연막(15), 부유 게이트 전극층(14), 게이트 절연막(13)을 개재하여 이온 주입을 행하여, 선택 트랜지스터 채널 확산층(25)을 형성한다. 이 때의 주입 이온종은 통상은 B(붕소)가 사용된다. 단, 표면 채널형 pMOS이면, P(인)인 경우도 있다.
이 때, 메모리 셀 트랜지스터 영역에는 마스크재(32)가 있으며, 이온 주입된 이온종은 마스크재(32) 중에서 감쇠하는 막 두께 구성으로 되어 있음과 동시에, 이 이온 주입의 가속 에너지는 전하 축적층을 넘어, 반도체 기판(10)에 이르는 에너지로 조정되어 있다.
여기서, 포토레지스트(33)를 남기지 않고 이온 주입을 행하고 있지만, 포토레지스트(33)를 남긴 채 이온 주입을 행하고, 그 후에 포토레지스트(33)를 제거할 수도 있다.
본 발명의 제1 실시예 및 변형예 1 내지 변형예 4에 따르면, 트랜지스터의 컷오프 특성을 향상시킨 미세한 불휘발성 반도체 기억 장치 및 그 제조 방법을 제공할 수 있다.
(제1 실시예의 변형예 5)
본 발명의 제1 실시예의 변형예 5에 따른 불휘발성 반도체 기억 장치로서, 64M 비트 NAND형 플래시 메모리의 모식적 회로 구성은 도 29에 도시한 바와 같이 NAND 스트링의 비트선측에 각각 2개의 선택 게이트선 SSL1, SSL2를 구비하고, 소스측에 각각 2개의 선택 게이트선 GSL1, GSL2를 구비한다. 도 29에서, NAND형 메모리 셀 어레이로 이루어지는 블록 0, 블록 1, … 블록 1023이 배치되고, 주변에는 톱 페이지 버퍼(290), 보텀 페이지 버퍼(291), 레프트 로우 디코더/차지 펌프(292), 라이트 로우 디코더/차지 펌프(293)가 배치되어 있다. 또한, 도 29에서, 선택 게이트선 SSL1, SSL2, GSL1, GSL2에 대하여 평행하게 워드선 WL0, WL1, …, WL14, WL15가 배치되고, 이들 워드선과 직교하여, 비트선 BL0, BL1, …, BL4223이 배치되어 있다.
(제1 실시예의 변형예 6)
본 발명의 제1 실시예의 변형예 6에 따른 불휘발성 반도체 기억 장치로서, AND형 플래시 메모리의 모식적 회로 구성은 도 30에 도시한 바와 같이 AND형 메모리 셀 어레이의 소스측에 각각 2개의 선택 게이트선 SGS1, SGS2를 구비하고, 비트선측에 각각 2개의 선택 게이트선 SGD1, SGD2를 구비한다. 도 30에서, AND형 메모리 셀 어레이의 주변에는 보톰 페이지 버퍼(302), 워드선 드라이버(300), 선택 게이트 제어 회로(301)가 배치되어 있다. 또한, AND형 메모리 셀 어레이에 있어서, 비트선 BL0, BL1, …, BL4223과 직교하여 워드선 WL0, WL1, …, WL15가 배치되고, 각 워드선에는 메모리 셀이 접속되어 있다. 도 30에서, 점선으로 둘러싸인 영역(303)이 AND형 메모리 셀 유닛을 도시하고 있다.
AND형의 명칭은 접속 방식이 NOR형과 동일한 병렬 접속이고, 논리 방식이 NOR형과 반전하는 것에 유래한다. AND형 플래시 메모리 유닛은 서브 비트선 SUD와 서브 소스선 SUS 사이에 병렬로 삽입된, 예를 들면 64M 비트 AND형 플래시 메모리인 경우, 128개의 단위 셀과, 서브 비트선 SUD를 비트선에 접속하는 비트선측 선택 트랜지스터 SGD1, SGD2와, 서브 소스선 SUS를 소스선 CS에 접속하는 소스선측 선택 트랜지스터 SGS1, SGS2로 구성된다. 이 메모리 셀 어레이의 특징은, 비트선 BL0, BL1, …, BL4223, 소스선 CS의 배선이 계층화되고, 서브 비트선 SUD, 서브 소스선 SUS를 확산층에서 형성한 의사 컨택트리스 구조를 취하고 있는 것이다.
도 31A는, AND형 메모리 셀에서, 기입 동작을 설명하기 위한 모식적 단면 구조도이다. 도 31B는 소거 동작을 설명하기 위한 모식적 단면 구조도이다.
도 31A에서, 기입 동작 시, 소스 영역(101)에 접속된 소스 단자(105)는 개방 상태로 하고, 드레인 영역(102)에 접속된 드레인 단자(106)에는 3V, 제어 게이트(104)에 접속된 제어 게이트 단자(107)에는 -9V, 기판(100)에 접속된 백 바이어스 단자(108)에는 0V가 인가된다. 기입 동작 시, 부유 게이트(103)로부터는 전자가 드레인 영역(102)을 향하여 터널 주입된다.
도 31B에서, 소거 동작 시, 소스 단자(105)는 0V, 드레인 단자(106)는 0V, 제어 게이트(104)에 접속된 제어 게이트 단자(107)에는 +13V, 기판(100)에 접속된 백 바이어스 단자(103)에는 0V가 인가된다. 소거 동작 시, 기판(100)으로부터 전자가 부유 게이트(103)를 향하여 주입된다. 메모리 셀에의 기입/소거는 FN(Fowler-Nordheim) 터널 전류로 행한다. 도 31A와 같이 메모리 셀의 기입은 부유 게이트(103)의 전자를 드레인 영역(102) 측으로 FN 터널 전류를 이용하여 방출함으로써 행해진다. 소거 동작은 도 31B에 도시한 바와 같이 기판(100)으로부터 부유 게이트(103)에 채널 전면의 FN 터널 전류로 주입한다.
(제1 실시예의 변형예 7)
분할 비트선(Divided Bit Line : DI) N0R형 플래시 메모리는, NAND형 플래시 메모리와 동일하게 단일 전원 동작으로, 기입 스피드가 고속이고, 메모리 셀 사이즈가 작은 특징과, NOR형 플래시 메모리의 랜덤 액세스가 고속인 특징을 갖춘다. 메모리 어레이 내의 비트선과 서브 비트선 SUD를 계층 구조로 하고 있으며, DINOR형 플래시 메모리 유닛은 AND형의 메모리 셀 유닛과 거의 동등하다. 메모리 셀은 NOR형이나 NAND형의 메모리 셀과 동일하고, 스택 게이트형으로, 메모리 셀의 드레인이 폴리실리콘으로 형성된 서브 비트선 SUD에 병렬로 접속된다. 예를 들면, 16M 비트 DINOR형 플래시 메모리인 경우, 부 비트선에는 64개의 메모리 셀이 접속되어 있다. 메모리 셀과의 접속을 폴리실리콘과 확산층과의 매립 컨택트로 형성함으로써, 메모리 셀 사이즈의 축소화를 계획하고 있다. 메모리 셀에의 기입/소거의 메카니즘은, AND형 플래시 메모리의 기입/소거의 메카니즘과 동일하고, FN(Fowler-Nordheim) 터널 전류로 행한다. 메모리 셀의 기입은 부유 게이트의 전자를 드레인측으로 FN 터널 전류를 이용하여 방출함으로서 행해진다. 소거는 기판으로부터 부유 게이트로 채널 전면의 FN 터널 전류로 주입한다.
본 발명의 제1 실시예의 변형예 7에 따른 불휘발성 반도체 기억 장치로서, DINOR형 플래시 메모리의 모식적 회로 구성은 도 32에 도시한 바와 같이, DINOR형메모리 셀 어레이에 있어서, 비트선 BL0, BL1, …, BL2047과 서브 비트선 SUD를 계층 구조로서 형성하고, 비트선과 서브 비트선 SUD 사이를 각각 선택 게이트선 SGL01, SGL02, 선택 게이트선 SGL11, SGL12를 통하여 접속하고 있다. 즉, 보텀 페이지 측에서, 각각 2개의 선택 게이트선 SGL11, SGL12를 구비하고, 톱 페이지 측에서, 각각 2개의 선택 게이트선 SGL01, SGL02를 구비한다. 도 32에서, DINOR형 메모리 셀 어레이의 주변에는 보텀 페이지 버퍼(312), 워드선 드라이버(310), 선택 게이트 제어 회로(311)가 배치되어 있다. 또한, DINOR형 메모리 셀 어레이에 있어서, 비트선 BL0, BL1, …, BL2O47과 직교하여 워드선 WL0, WL1, …, WL63이 배치되고, 각 워드선에는 메모리 셀이 접속되어 있다. 또한, 각 메모리 셀의 소스 영역은 전기적으로 공통으로 접속되고, 소스 라인 SL에 공통 접속되어 있다. 도 32에서, 점선으로 둘러싸인 영역(313)이 DINOR형 메모리 셀 유닛을 나타내고 있다. 또한, 도 32에서, 흑색 동그라미 ●는 확산층 영역을 나타내고, 백색 동그라미 ○는 컨택트 영역을 나타낸다.
(제2 실시예)
본 발명의 제2 실시예에서는 선택 게이트를 2개로 분리하여, 메모리 셀 게이트와 비트선, 또는 소스선 사이의 분리 특성을 향상시키고 있다. 본 발명의 제1 실시예와는 상위하게, 선택 게이트는 소정의 피치로 단락하여, 동일 전위를 인가하고, 선택 게이트선 상을 전파하는 신호 지연을 적게 하는 연구를 행하고 있다.
도 33은, 본 발명의 NAND형 플래시 메모리 셀 유닛이 어레이 형상으로 배열된 메모리 셀 어레이를 나타내고 있다. 비트선 BL1, BL2, …, BL128에 대하여 워드선 WL1, WL2, …, WL32이 직교하여 배치되고, 소스선 CS는 전기적으로 공통으로 접속되어 있다. 2개의 비트선측 선택 게이트선 SGD1, SGD2, 2개의 소스선측 선택 게이트선 SGS1, SGS2는 각각 비트선 64개 걸러 단락되고, 비트선측 선택 게이트선 SGD, 소스선측 선택 게이트선 SGS로 되어 있다. 각각 단락되는 빈도를 달리 한 경우라도 본 발명은 유효하다.
(제2 실시예의 변형예 1)
도 34는 제 2의 비트선측 선택 게이트선 SGD2의 게이트 길이만을 W2로 하고, 그 밖의 제1 비트선측 선택 게이트선 SGD1, 제1 소스선측 선택 게이트선 SGS1, 제2 소스선측 선택 게이트선 SGS2, 각 메모리 셀 게이트(1)의 제어 게이트(워드선) WL1, WL2, …, WL32의 게이트 길이를 W1로 하고, W1<W2로, W1보다 W2를 굵게 한 예를 나타내고 있다. 도 34에서, 2개의 비트선측 선택 게이트선 SGD1, SGD2, 2개의 소스선측 선택 게이트선 SGS1, SGS2는 각각 비트선 64개 걸러 단락되고, 비트선측 선택 게이트선 SGD, 소스선측 선택 게이트선 SGS로 되어 있다. 각각 단락되는 빈도를 달리 한 경우라도 본 발명은 유효하다.
(제2 실시예의 변형예 2)
도 35는 제2 소스선측 선택 게이트선 SGS2의 게이트 길이만을 W2로 하고, 그 밖의 제1 소스선측 선택 게이트선 SGS1, 제1 비트선측 선택 게이트선 SGD1, 제2 비트선측 선택 게이트선 SGD2, 각 메모리 셀 게이트(1)의 제어 게이트(워드선) WL1, WL2, …, WL32의 게이트 길이를 W1로 하고, W1<W2로, W1보다 W2를 굵게 한 예를 나타내고 있다. 도 35에서, 2개의 비트선측 선택 게이트선 SGD1, SGD2, 2개의 소스선측 선택 게이트선 SGS1, SGS2는 각각 비트선 64개 걸러 단락되고, 비트선측 선택 게이트선 SGD, 소스선측 선택 게이트선 SGS로 되어 있다. 각각 단락되는 빈도를 달리 한 경우라도 본 발명은 유효하다.
(제2 실시예의 변형예 3)
도 36은 제2 비트선측 선택 게이트선 SGD2와 제2 소스선측 선택 게이트선 SGS2의 게이트 길이만을 W2로 하고, 그 밖의 제1 비트선측 선택 게이트선 SGB1, 제1 소스선측 선택 게이트선 SGS1, 각 메모리 셀 게이트(1)의 제어 게이트(워드선) WL1, WL2, …, WL32의 게이트 길이를 W1로 하고, W1<W2로, W1보다 W2를 굵게 한 예를 나타내고 있다. 도 36에서, 2개의 비트선측 선택 게이트선 SGD1, SGD2, 2개의 소스선측 선택 게이트선 SGS1, SGS2는 각각 비트선 64개 걸러 단락되고, 비트선측 선택 게이트선 SGD, 소스선측 선택 게이트선 SGS로 되어 있다. 각각 단락되는 빈도를 달리 한 경우라도 본 발명은 유효하다.
(제2 실시예의 변형예 4)
도 37은, 비트선측 선택 게이트선을 SGD1, SGD2의 2개로 분리하고, 소스선측 선택 게이트선을 SGS로 하여 1개로 한 예를 나타내고 있다. 소스선측 선택 게이트선 SGS의 게이트 길이만을 W3으로 하고, 비트선측 선택 게이트선 SGD1, SGD2, 각 메모리 셀 게이트(1)의 제어 게이트(워드선) WL1, WL2, …, WL32의 게이트 길이를 W1로 하고, W1<W3으로, W1보다 W3을 굵게 한 예를 나타내고 있다. 소스선측 선택 게이트선 SGS와 인접하는 메모리 셀 게이트(1j)와의 이격 거리를 XF로 하여, XF>F로설정하고 있다. 도 37에서, 2개의 비트선측 선택 게이트선 SGD1, SGD2는 비트선 64개 걸러 단락되고, 비트선측 선택 게이트선 SGD로 되어 있다. 단락되는 빈도를 달리 한 경우라도 본 발명은 유효하다.
(제2 실시예의 변형예 5)
도 38은 소스선측 선택 게이트선을 SGS1, SGS2의 2개로 분리하고, 비트선측 선택 게이트선을 SGD로 하여 1개로 한 예를 나타내고 있다. 비트선측 선택 게이트선을 SGD의 게이트 길이만을 W3으로 하고, 소스선측 선택 게이트선 SGS1, SGS2, 각 메모리 셀 게이트(1j)의 제어 게이트(워드선) WL1, VVL2, …, WL32의 게이트 길이를 W1로 하고, W1<W3으로, W1보다 W3을 굵게 한 예를 나타내고 있다. 비트선측 선택 게이트선 SGD와 인접하는 메모리 셀 게이트(1j)와의 이격 거리를 XF로 하여, XF>F로 설정하고 있다. 도 38에서, 2개의 소스선측 선택 게이트선 SGS1, SGS2는 비트선 64개 걸러 단락되고, 소스선측 선택 게이트선 SGS로 되어 있다. 단락되는 빈도를 달리 한 경우라도 본 발명은 유효하다.
(제2 실시예의 변형예 6)
도 39는 본 발명의 제2 실시예의 변형예 2에 따른 불휘발성 반도체 기억 장치로서, AND형 플래시 메모리로 구성한 예의 회로 구성도를 도시한다. AND형 메모리 셀 유닛에 본 발명을 실시한 예를 나타내고 있다. 비트선측 선택 게이트선 ST11, ST12, 소스선측 선택 게이트선 ST21, ST22는 임의의 비트선마다 단락되고, 각각 1개의 비트선측 선택 게이트선 ST1, 1개의 소스선측 선택 게이트선 ST2로 되어 있다. 비트선 BL1, BL2, …, BLn에직교하여 워드선 WL1, WL2, …, WLm이 배치되어 있다. 도 39에서, 점선으로 둘러싸인 영역(303)이 AND형 메모리 셀 유닛을 나타내고 있다. 소스선 CS는 전기적으로 공통으로 접속되어 있다. AND형 메모리 셀 유닛(303)은 서브 비트선 SUD와 서브 소스선 SUS 사이에 병렬로 삽입된 메모리 셀과, 서브 비트선 SUD를 비트선에 접속하는 비트선측 선택 트랜지스터 ST11, ST12와, 서브 소스선 SUS를 소스선 CS에 접속하는 소스선측 선택 트랜지스터 ST21, ST22로 구성된다. 이 메모리 셀 어레이의 특징은 비트선 BL0, BL1, …, BLn, 소스선 CS의 배선이 계층화되고, 서브 비트선 SUD, 서브 소스선 SUS를 확산층에서 형성한 의사 컨택트리스 구조를 취하고 있는 것이다.
(제2 실시예의 변형예 7)
본 발명의 제2 실시예의 변형예 2에 따른 불휘발성 반도체 기억 장치로서, DINOR형 플래시 메모리의 모식적 회로 구성은 도 40에 도시한 바와 같이 비트선 BL0, BL1, …, BL2047과 서브 비트선 SUD를 계층 구조로서 형성하고, 비트선과 서브 비트선 SUD 사이를 각각 선택 게이트선 SGL01, SGL02, 선택 게이트선 SGL11, SGL12를 통하여 접속하고 있다. 즉, 보텀 페이지 측에서, 각각 2개의 선택 게이트선 SGL11, SGL12를 구비하고, 톱 페이지 측에서, 각각 2개의 선택 게이트선 SGL01, SGL02를 구비한다. 2개의 선택 게이트선 SGL01, SGL02는 임의의 비트선마다 단락되어 1개의 선택 게이트선 SGL0으로 되어 있다. 또한, 2개의 선택 게이트선 SGL11, SGL12는 임의의 비트선마다 단락되고, 1개의 선택 게이트선 SGL1로 되어 있다. 또한, DINOR형 메모리 셀 어레이에 있어서, 비트선 BL0, BL1, …, BL2047과직교하여 워드선 WL1, WL2, …, WL63이 배치되고, 각 워드선에는 메모리 셀이 접속되어 있다. 각 메모리 셀의 소스 영역은 전기적으로 공통으로 접속되고, 소스선 SL에 공통 접속되어 있다. 도 40에서, 점선으로 둘러싸인 영역(313)이 DINOR형 메모리 셀 유닛을 나타내고 있다. 또한, 흑색 동그라미 ●는 확산층 영역을 나타내고, 백색 동그라미 ○는 컨택트 영역을 나타내고 있다.
(제2 실시예의 변형예 8)
본 발명의 제2 실시예의 변형예 3에 따른 불휘발성 반도체 기억 장치로서, 64M 비트 NAND형 플래시 메모리의 모식적 회로 구성은 도 41에 도시한 바와 같이 NAND 스트링의 비트선측에 각각 2개의 선택 게이트선 SSL1, SSL2를 구비하고, 소스측에 각각 2개의 선택 게이트선 GSL1, GSL2를 갖는다. 도 41에서, NAND형 메모리 셀 어레이로 이루어지는 블록 0, 블록 1, …, 블록 1023이 배치되고, 주변에는 톱 페이지 버퍼(290), 보텀 페이지 버퍼(291), 레프트 로우 디코더/차지 펌프(292), 라이트 로우 디코더/차지 펌프(293)가 배치되어 있다. 또한, 도 41에서, 선택 게이트선 SSL1, SSL2, GSL1, GSL2에 대하여 평행하게 워드선 WL0, WL1, …, WL15가 배치되고, 이들 워드선과 직교하여, 비트선 BL0, BL1, …, BL4223이 배치되어 있다. 도 41의 특징은 선택 게이트선 SSL1, SSL2가 회로적으로 단락되고, 또한 선택 게이트선 GSL1, GSL2가 회로적으로 단락되는 점에 있다.
본 발명의 제2 실시예에 따르면, 선택 트랜지스터의 게이트를 제1 선택 트랜지스터와 제2 선택 트랜지스터로 분리시켜, 적어도 제어 게이트(워드선) 인접의 제1 선택 트랜지스터의 게이트 길이와 게이트 사이의 스페이스를 제어 게이트의 게이트 길이와 게이트 사이의 스페이스의 피치와 정합함으로써, 게이트 가공 시의 주기적인 패턴 붕괴에 의한 제어 게이트의 게이트 길이의 가공 변동이나 레지스트 붕괴를 방지하여, 신뢰성의 향상을 도모할 수 있다.
또한, 선택 트랜지스터를 분리함으로써, 선택 트랜지스터와 인접 제어 게이트 사이의 스페이스 및 펀치 스루 내압 향상을 위한 선택 트랜지스터의 게이트 길이를 제어 게이트에 비하여 길게 취할 필요가 없어지고, 그 결과, 칩 사이즈를 축소화할 수 있어, 프로세스의 향상과 신뢰성의 향상 외에, 저비용화를 실현할 수 있다. 그리고, 본 발명의 효과는 디자인 룰이 미세화될수록, 보다 현저하게 된다.
따라서, 본 발명의 제2 실시예에 따르면, 신뢰성이 높고, 저비용의 반도체 기억 장치를 제공할 수 있다.
(제3 실시예)
본 발명의 제3 실시예에서는 선택 게이트를 3개로 분리하여, 메모리 tpf 게이트와 비트선 DQ, 또는 소스선 CS 사이의 분리 특성을 향상시키고 있다. 선택 게이트dp 다른 신호 전위를 인가해도 되는 점은, 본 발명의 제1 실시예와 마찬가지이다. 또한, 소정의 피치로 단락하여, 선택 게이트선 상을 전파하는 신호 지연을 적게 하는 연구를 행해도 되는 점은, 본 발명의 제2 실시예와 마찬가지이다.
도 42는, 본 발명의 제3 실시예에 따른 불휘발성 반도체 기억 장치로서, NAND형 플래시 메모리로 구성한 예의 평면도를 도시한다. 본 발명의 NAND형 플래시 메모리 셀 유닛이 어레이 형상으로 배열된 메모리 셀 어레이를 나타내고 있다. 3개의 비트선측 선택 게이트선 SGD1, SGD2, SGD3, 3개의 소스선측 선택 게이트선SGS1, SGS2, SGS3은, 각각 비트선 64개 걸러 단락되고, 비트선측 선택 게이트선 SGD, 소스선측 선택 게이트선 SGS로 되어 있다. 각각 단락되는 빈도를 달리 한 경우라도 본 발명은 유효하다. 도 42는 제3 비트선측 선택 게이트선 SGD3의 게이트 길이만을 W2로 하고, 그 밖의 제1 비트선측 선택 게이트선 SGD1, 제2 비트선측 선택 게이트선 SGD2, 제1 소스선측 선택 게이트선 SGS1, 제2 소스선측 선택 게이트선 SGS2, 제3 소스선측 선택 게이트선 SGS3, 제어 게이트(워드선) WL1, WL2, …, WL32의 게이트 길이를 W1로 하여, W1<W2로, W1보다 W2를 굵게 한 예를 나타내고 있다. 또, 3개의 비트선측 선택 게이트선 SGD1, SGD2, SGD3은 전기적으로 분리되어, 다른 신호 전위가 인가되고 있어도 된다. 마찬가지로, 3개의 소스선측 선택 게이트선 SGS1, SGS2, SGS3은 전기적으로 분리되어, 다른 신호 전위가 인가되어 있어도 된다.
도 43은 도 42에 도시하는 평면도를 NAND 스트링(5j, 5j+1, …) 방향으로 확장하고, 비트선 방향의 폴디드 패턴 구성을 설명하는 평면도이다. 제1 메모리 셀 게이트군(11a)은 드레인측에 인접하는 제1 선택 게이트군(21a, 21b, 21c)과 소스측에 인접하는 제2 선택 게이트군(22a, 22b, 22c)을 갖는다. 제2 메모리 셀 게이트군(12b)은 소스측에 인접하는 제3 선택 게이트군(23a, 23b, 23c)과 드레인측에 인접하는 제4 선택 게이트군(24a, 24b, 24c)을 갖는다. 이와 같이 NAND 스트링(5j)은 드레인측의 비트선 DQ 또는 소스측의 소스선 CS를 중심으로 하여 폴디드 패턴 구성에 따라, 배치되어 있다. 3개의 비트선측 선택 게이트선 SGD1, SGD2, SGD3은 단락되어 있지만, 기재를 생략하고 있다. 또한, 3개의 소스선측 선택 게이트선 SGS1, SGS2, SGS3도 단락되어 있지만, 기재를 생략하고 있다. 또한, 3개의 비트선측 선택 게이트선 SGD1, SGD2, SGD3, 3개의 소스선측 선택 게이트선 SGS1, SGS2, SGS3에는 상호 다른 전위가 인가되어도 되는 것은, 상술한 바와 같다.
(제3 실시예의 변형예 1)
도 44는 본 발명의 제3 실시예의 변형예 1에 따른 불휘발성 반도체 기억 장치로서, NAND형 플래시 메모리로 구성한 예의 평면도를 도시한다.
3개의 비트선측 선택 게이트선 SGD1, SGD2, SGD3, 3개의 소스선측 선택 게이트선 SGS1, SGS2, SGS3은 각각 비트선 64개 걸러 단락되고, 비트선측 선택 게이트선 SGD, 소스선측 선택 게이트선 SGS로 되어 있다. 각각 단락되는 빈도를 달리 한 경우라도 본 발명은 유효하다. 도 44는 제3 소스선측 선택 게이트선 SGS3의 게이트 길이만을 W2로 하고, 그 밖의 제1 소스선측 선택 게이트선 SGS1, 제2 소스선측 선택 게이트선 SGS2, 제1 비트선측 선택 게이트선 SGD1, 제2 비트선측 선택 게이트선 SGD2, 제3 비트선측 선택 게이트선 SGD3, 제어 게이트(워드선) WL1, WL2, …, WL32의 게이트 길이를 W1로 하여, W1<W2로, W1보다 W2를 굵게 한 예를 나타내고 있다. 또한, 3개의 비트선측 선택 게이트선 SGD1, SGD2, SGD3, 3개의 소스선측 선택 게이트선 SGS1, SGS2, SGS3에는 상호 다른 전위가 인가되어 있어도 되는 것은 상술한 바와 같다.
(제3 실시예의 변형예 2)
도 45는 본 발명의 제3 실시예의 변형예 2에 따른 불휘발성 반도체 기억 장치로서, NAND형 플래시 메모리로 구성한 예의 평면도를 도시한다.
도 45는 제3 비트선측 선택 게이트선 SGD3과 제3 소스선측 선택 게이트선 SGS3의 게이트 길이만을 W2로 하고, 그 밖의 제1 비트선측 선택 게이트선 SGD1, 제2 비트선측 선택 게이트선 SGD2, 제1 소스선측 선택 게이트선 SGS1, 제2 소스선측 선택 게이트선 SGS2, 제어 게이트(워드선) WL1, WL2, …, WL32의 게이트 길이를 W1로 하여, W1<W2로, W1보다 W2를 굵게 한 예를 나타내고 있다. 3개의 비트선측 선택 게이트선 SGD1, SGD2, SGD3은 각각 비트선 64개 걸러 단락되고, 또한 3개의 소스선측 선택 게이트선 SGS1, SGS2, SGS3도, 각각 비트선 64개 걸러 단락되어 있다. 각각 단락되는 빈도를 달리 한 경우라도 본 발명은 유효하다. 또한, 3개의 비트선측 선택 게이트선 SGD1, SGD2, SGD3, 3개의 소스선측 선택 게이트선 SGS1, SGS2, SGS3에는 상호 다른 전위가 인가되어 있어도 되는 것은 상술한 바와 같다.
(제3 실시예의 변형예 3)
도 46은 본 발명의 제3 실시예의 변형예 3에 따른 불휘발성 반도체 기억 장치로서, NAND형 플래시 메모리로 구성한 예의 평면도를 도시한다. 도 46은 비트선측 선택 게이트선을 SGD1, SGD2, SGD3의 3개로 분리하고 소스선측 선택 게이트선을 SGS로 하여 1개로 한 예를 나타내고 있다. 소스측 선택 게이트선 SGS의 게이트 길이만을 W3으로 하고, 비트선측 선택 게이트선 SGD1, SGD2, SGD3, 각 메모리 셀 게이트(1j)의 제어 게이트(워드선) WL1, WL2, …, WL32의 게이트 길이를 W1로 하여, W1<W3으로, W1보다 W3을 굵게 한 예를 나타내고 있다. 소스선측 선택 게이트선SGS와 인접하는 메모리 셀 게이트(1j)와의 이격 거리를 XF로 하여, XF>F로 설정하고 있다. 도 46에서, 3개의 비트선측 선택 게이트선 SGD1, SGD2, SGD3은 각각 비트선 64개 걸러 단락되고, 비트선측 선택 게이트선 SGD로 되어 있다. 또한, 3개의 비트선측 선택 게이트선 SGD1, SGD2, SGD3에는 각각 다른 신호 전위가 인가되어 있어도 되는 것은 상술한 바와 같다.
(제3 실시예의 변형예 4)
도 47은 본 발명의 제3 실시예의 변형예 4에 따른 불휘발성 반도체 기억 장치로서, NAND형 플래시 메모리로 구성한 예의 평면도를 도시한다. 도 47은 소스선측 선택 게이트선을 SGS1, SGS2, SGS35의 3개로 분리하고 비트선측 선택 게이트선을 SGD로 하여 하나로 한 예를 나타내고 있다. 비트선측 선택 게이트선 SGD의 게이트 길이만을 W3으로 하고, 소스선측 선택 게이트선 SGS1, SGS2, SGS3, 각 메모리 셀 게이트(1)의 제어 게이트(워드선) WL1, WL2, …, WL32의 게이트 길이를 W1로 하여, W1<W3으로, W1보다 W3을 굵게 한 예를 나타내고 있다. 비트선측 선택 게이트선 SGD와 인접하는 메모리 셀 게이트(1j)와의 이격 거리를 XF로 하여, XF>F로 설정하고 있다. 도 47에서, 3개의 소스선측 선택 게이트선 SGS1, SGS2, SGS3은 각각 비트선 64개 걸러 단락되고, 소스선측 선택 게이트선 SGS로 되어 있다. 단락되는 빈도를 달리 한 경우라도 본 발명은 유효하다. 또, 3개의 소스선측 선택 게이트선 SGS1, SGS2, SGS3에는 각각 다른 신호 전위가 인가되어 있어도 된다.
(제3 실시예의 변형예 5)
도 48은 본 발명의 제3 실시예의 변형예 5에 따른 불휘발성 반도체 기억 장치로서, AND형 플래시 메모리로 구성한 예의 회로 구성도를 도시한다. 도 48에 도시한 바와 같이 비트선측 선택 게이트는 비트선측 선택 게이트선 ST11, ST12, ST13으로 3개로 분리되어 있다. 또한, 소스선측 선택 게이트도, 소스선측 선택 게이트선 ST21, ST22, ST23으로 3개로 분리되어 있다. 이들 선택 게이트에는 도 30에 도시한 바와 같이 선택 게이트 제어 회로(301)로부터 별개의 신호를 공급해도 되는 것은, 본 발명의 제1 실시예와 마찬가지이다. 또한, 소정의 피치로 단락하여, 선택 게이트선 상을 전파하는 신호 지연을 적게 하는 연구를 행해도 되는 점은, 본 발명의 제2 실시예와 마찬가지이다. 도 48에서, 비트선 BL1, BL2, …, BLn에 대하여 직교하여 워드선 WL1, WL2, …, WLm이 배치되어 있다. 점선으로 둘러싸인 영역(303)이 AND형 메모리 셀 유닛을 나타내고 있다. 소스선 CS는 전기적으로 공통으로 접속되어 있다. AND형 메모리 셀 유닛(303)은 서브 비트선 SUD와 서브 소스선 SUS 사이에 병렬로 삽입된 메모리 셀과, 서브 비트선 SUD를 비트선에 접속하는 비트선측 선택 게이트선 ST11, ST12, ST13과, 서브 소스선 SUS를 소스선 CS에 접속하는 소스선측 선택 게이트선 ST21, ST22, ST23으로 구성된다. 이 메모리 셀 어레이의 특징은 비트선 BL0, BL1, …, BLn, 소스선 CS의 배선이 계층화되고, 서브 비트선 SUD, 서브 소스선 SUS를 확산층에서 형성한 의사 컨택트리스 구조를 취하고 있는 것이다.
(제3 실시예의 변형예 6)
도 49는 본 발명의 제3 실시예의 변형예 6에 따른 불휘발성 반도체 기억 장치로서, DINOR형 플래시 메모리로 구성한 예의 회로 구성도를 도시한다. 도 49에 도시한 바와 같이 비트선 BL0, BL1, …, BL2047과 서브 비트선 SUD를 계층 구조로서 형성하고, 비트선과 서브 비트선 SUD 사이를 각각 선택 게이트선 SGL01, SGL02, SGL03, 선택 게이트선 SGL11, SGL12, SGL13을 통하여 접속하고 있다. 즉, 보텀 페이지 측에서 3개의 선택 게이트선 SGL11, SGL12, SGL13을 구비하고, 톱 페이지 측에서 각각 3개의 선택 게이트선 SGL01, SGL02, SGL03을 구비한다. 비트선측 선택 게이트는 선택 게이트선 SGL01, SGL02, SGL03으로 3개로 분리되어 있다. 또한, 소스선측 선택 게이트도, 선택 게이트선 SGL11, SGL12, SGL13으로 3개로 분리되어 있다. 이들 선택 게이트에는 도 30에 도시한 바와 같이 선택 게이트 제어 회로(301)로부터 별개의 신호를 인가해도 되는 것은 본 발명의 제1 실시예와 마찬가지이다. 또한, 소정의 피치로 단락하여, 선택 게이트선 상을 전파하는 신호 지연을 적게 하는 연구를 행해도 되는 점은 본 발명의 제2 실시예와 마찬가지이다. 또한, DINOR형 메모리 셀 어레이에 있어서, 비트선 BL0, BL1, …, BL2047과 직교하여 워드선 WL1, WL2, …, WL63이 배치되고, 각 워드선에는 메모리 셀이 접속되어 있다. 각 메모리 셀의 소스 영역은 전기적으로 공통으로 접속되고, 소스선 SL에 공통 접속되어 있다. 도 48에서, 점선으로 둘러싸인 영역(313)이 DlNOR형 메모리 셀 유닛을 나타내고 있다. 또한, 흑색 동그라미 ●는 확산층 영역을 나타내고, 백색 동그라미 ○는 컨택트 영역을 나타내고 있다.
(제3 실시예의 변형예 7)
도 50은 본 발명의 제3 실시예의 변형예 7에 따른 불휘발성 반도체 기억 장치로서, 64M 비트 NAND형 플래시 메모리로 구성한 예의 회로 구성도를 도시한다. 도 50에 도시한 바와 같이 비트선측 선택 게이트는 비트선측 선택 게이트선 SSL1, SSL2, SSL3으로 3개로 분리되어 있다. 또한, 소스선측 선택 게이트도, 소스선측 선택 게이트선 GSL1, GSL2, GSL3으로 3개로 분리되어 있다. 이들 선택 게이트에는 선택 게이트 제어 회로로부터 별개의 신호를 공급해도 되는 것은 본 발명의 제1 실시예와 마찬가지이다. 또한, 소정의 피치로 단락하여, 선택 게이트선 상을 전파하는 신호 지연을 적게 하는 고안을 행해도 되는 점은 본 발명의 제2 실시예와 마찬가지이다. 도 50의 회로 구성예에서는 열 선택 트랜지스터의 작용에 따라, 동일한 전위가 인가되도록 고안되고 있다. 도 50에서, NAND형 메모리 셀 어레이로 이루어지는 블록 0, 블록 1, …블록 1023이 배치되고, 주변에는 톱 페이지 버퍼(290), 보텀 페이지 버퍼(291), 레프트 로우 디코더/차지 펌프(292), 라이트 로우 디코더/차지 펌프(293)가 배치되어 있다. 또한, 도 50에서, 비트선측 선택 게이트선 SSL1, SSL2, SSL3, 소스선측 선택 게이트선 GSL1, GSL2, GSL3에 대하여 평행하게 워드선 WL0, WL1, …, WL15가 배치되고, 이들 워드선과 직교하여, 비트선 BL0, BL1, …, BL4223이 배치되어 있다. 도 50의 특징은 비트선측 선택 게이트선 SSL1, SSL2, SSL3이 회로적으로 단락되고, 또한 소스선측 선택 게이트선 GSL1, GSL2, GSL3이 회로적으로 단락되는 점에 있다.
본 발명의 제3 실시예에 따르면, 선택 트랜지스터의 게이트를 제1 선택 트랜지스터, 제2 선택 트랜지스터, 제3 선택 트랜지스터로 분리시켜, 적어도 제어 게이트(워드선) 인접의 제1 선택 트랜지스터의 게이트 길이와 게이트 사이의 스페이스를 제어 게이트의 게이트 길이와 게이트 사이의 스페이스의 피치와 정합함으로써, 게이트 가공 시의 주기적인 패턴 붕괴에 의한 제어 게이트의 게이트 길이의 가공 변동이나 레지스트 붕괴를 방지하여, 신뢰성의 향상을 도모할 수 있다.
또한, 선택 트랜지스터를 분리함으로써, 선택 트랜지스터와 인접 제어 게이트 사이의 스페이스 및 펀치 스루 내압 향상을 위한 선택 트랜지스터의 게이트 길이를 제어 게이트에 비하여 길게 취할 필요가 없어지고, 그 결과 칩 사이즈를 축소화할 수 있어, 프로세스의 향상과 신뢰성의 향상 외에, 저비용화를 실현할 수 있다. 그리고, 본 발명의 효과는 디자인 룰이 미세화될수록 보다 현저하게 된다.
따라서, 본 발명의 제3 실시예에 따르면, 신뢰성이 높고, 저비용인 반도체 기억 장치를 제공할 수 있다.
(제4 실시예)
본 발명의 실시예에 따른 불휘발성 반도체 기억 장치의 동작 모드는 크게 나누면 3개 존재한다. 각각 페이지 모드, 바이트 모드 및 ROM 영역을 갖는 EEPROM 모드라고 한다.
페이지 모드는, 도 51에 도시한 바와 같이 플래시 메모리 셀 어레이(601) 내의 워드선(604) 상에 존재하는 메모리 셀 열(606)을 일괄적으로 비트선(603)을 통하여 감지 증폭기(602) 내에 메모리 셀 열(605)로서 판독, 또는 일괄적으로 감지 증폭기(602)로부터 기입하는 동작을 행한다. 즉, 페이지 단위로 판독, 기입을 행하고 있다. 도 51에서, 워드선(604)과 비트선(603)의 교차 부분에 메모리 셀(607)이 배치되어 있다.
이에 대하여, 바이트 모드는, 도 52에 도시한 바와 같이 플래시 메모리 셀 어레이(601) 내의 워드선(604) 상에 존재하는 메모리 셀(608)을 바이트 단위로 감지 증폭기(602) 내에 메모리 셀(613)로서 판독, 또는 바이트 단위로 감지 증폭기(602) 내의 메모리 셀(613)로부터 메모리 셀(608)에 기입하는 동작을 행한다. 즉, 바이트 단위로 판독, 기입을 행하고 있는 점에서 페이지 모드와는 다르다.
한편, ROM 영역을 갖는 EEPROM 모드는, 도 53에 도시한 바와 같이 플래시 메모리 셀 어레이(601) 내를 플래시 메모리(609) 부분과 ROM 영역을 갖는 EEPROM(610) 부분으로 분할하여, ROM 영역을 갖는 EEPROM(610) 부분을 시스템적으로 전환하여 동작시켜, 플래시 메모리 셀 어레이(601) 내의 정보를 페이지 영역 또는 바이트 단위로 판독, 기입하는 동작을 행한다. 플래시 메모리(609) 내의 동일한 워드선 상의 메모리 셀 열(611)을 페이지 단위로 ROM 영역을 갖는 EEPROM(610) 측에 메모리 셀 열(612)로서 판독, 또는 기입하는 예가 도 53에 도시되어 있다.
도 54는 도 53에 도시한, 본 발명의 제4 실시예에 따른 불휘발성 반도체 기억 장치 시스템에 사용하는 ROM 영역을 갖는 EEPROM형 플래시 메모리의 모식적 회로 구성도를 도시한다. 도 54에 도시된 회로예는 3트랜지스터 NAND 셀 구성인 점에 특징을 갖는다. 즉, 1개의 NAND 메모리 셀에 대하여 2개의 스위칭용 트랜지스터를 배치하고, 3트랜지스터/셀 방식의 NAND형 메모리 셀 어레이가 구성되어 있다. CGL은 컨트롤 게이트 라인, SSL은 소스측 스위칭 트랜지스터용 게이트 라인, GSL은 드레인측 스위칭 트랜지스터용의 게이트 라인을 도시한다. 행 방향의 1블록 내에서는 동일한 CGL 라인 상의 NAND형 메모리 셀이 1페이지를 구성한다. 열 방향으로 비트선 BL0, BL1, B2, BL3, …, BL1022, BL1023이 배치되어 있다. 이러한 3트랜지스터/셀 방식의 NAND형 메모리 셀을 이용하여, 도 53에 도시한 ROM 영역을 갖는 EEPROM 모드의 플래시 메모리 셀 어레이(601)를 실현할 수 있다.
상술한 본 발명의 제1 내지 제3 실시예에 따른 불휘발성 반도체 기억 장치에서도, 각각 페이지 모드, 바이트 모드 및 ROM 영역을 갖는 EEPROM 모드에 의해 동작시킬 수 있는 것은 물론이다. 또한, 상술한 본 발명의 제1 내지 제3 실시예에 따른 불휘발성 반도체 기억 장치에 있어서, NAND형 플래시 메모리, AND형 플래시 메모리, DINOR형 플래시 메모리의 예에 대하여 설명하였지만, 이들 3개 타입의 플래시 메모리 중 어느 하나에서도, 각각 페이지 모드, 바이트 모드 및 의사 EEROM 모드의 동작 모드를 실현할 수 있는 것은 분명하다. 특히, 후술하는 바와 같이 플래시 메모리를 메모리 카드, 또는 IC 카드에 적용하여 사용하는 경우에는 시스템 LSI를 구성하기 때문에, 원칩화를 추진하는 의로라도, 플래시 메모리를 시스템적으로 동작 가능한, ROM 영역을 갖는 EEPROM 모드가 중요하다.
[시스템 LSI]
본 발명의 제1 내지 제3 실시예에 따른 불휘발성 반도체 기억 장치에서는 여러가지 적용예가 가능하다. 이들 적용예의 몇 개를 도 55 내지 도 68에 도시한다.
(적용예 1)
일례로서, 반도체 메모리 디바이스(50)를 포함하는 메모리 카드(60)는 도 55에 도시한 바와 같이 구성된다. 반도체 메모리 디바이스(50)에는 본 발명의 제1내지 제3 실시예에 따른 불휘발성 반도체 기억 장치가 적용 가능하다. 메모리 카드(60)는 도 55에 도시한 바와 같이 외부 디바이스(도시 생략)로부터 소정의 신호를 수신하고, 또는 외부 디바이스(도시 생략)로 소정의 신호를 출력하도록 동작 가능하다.
반도체 메모리 디바이스(50)를 내장하는 메모리 카드(60)에 대해서는 신호선 DAT, 커맨드선 인에이블 신호선 CLE, 어드레스선 인에이블 신호선 ALE 및 레디/비지 신호선 R/B가 접속되어 있다. 신호선 DAT는 데이터 신호, 어드레스 신호 또는 커맨드 신호를 전송한다. 커맨드선 인에이블 신호선 CLE는 커맨드 신호가 신호선 DAT를 통해 전송되고 있는 것을 나타내는 신호를 전달한다. 어드레스선 인에이블 신호선 ALE는 어드레스 신호가 신호선 DAT를 통해 전송되고 있는 것을 도시하는 신호를 전달한다. 레디/비지 신호선 R/B는 반도체 메모리 디바이스(50)가 레디인지를 나타내는 신호를 전달한다.
(적용예 2)
메모리 카드(60)의 다른 구체예는, 도 56에 도시한 바와 같이 도 55의 메모리 카드의 예와는 달리, 반도체 메모리 디바이스(50) 외에, 반도체 메모리 디바이스(50)를 더 제어하고, 또한 외부 디바이스와의 사이에서 소정의 신호를 송수신하는 컨트롤러(76)를 구비하고 있다. 컨트롤러(76)는 인터페이스 유닛(I/F)(71, 72), 마이크로 프로세스 유닛(MPU)(73), 버퍼 RAM(74), 및 인터페이스 유닛(I/F)(72) 내에 포함되는 에러 정정 코드 유닛(ECC)(75)을 구비한다.
인터페이스 유닛(I/F)(71)은 외부 디바이스와의 사이에서 소정의 신호를 송수신하고, 인터페이스 유닛(I/F)(72)은 반도체 메모리 디바이스(50)와의 사이에서 소정의 신호를 송수신한다. 마이크로 프로세스 유닛(MPU)(73)은 논리 어드레스를 물리 어드레스로 변환한다. 버퍼 RAM(74)은 데이터를 일시적으로 기억한다. 에러 정정 코드 유닛(ECC)(75)은 에러 정정 코드를 발생한다.
커맨드 신호선 CMD, 클럭 신호선 CLK, 및 신호선 DAT는 메모리 카드(60)에 접속되어 있다. 제어 신호 라인의 개수, 신호선 DAT의 비트 폭 및 컨트롤러(76)의 회로 구성은, 적절하게 수정 가능하다.
(적용예 3)
또한, 다른 메모리 카드(60)의 구성예는, 도 57에 도시한 바와 같이 인터페이스 유닛(I/F)(71, 72), 마이크로 프로세서 유닛(MPU)(73), 버퍼 RAM(74), 인터페이스 유닛(I/F)(72)에 포함되는 에러 정정 코드 유닛(ECC)(75) 및 반도체 메모리 디바이스 영역(501)을 전부 원칩화하여, 시스템 LSI 칩(507)으로 실현하고 있다. 이러한 시스템 LSI 칩(507)이 메모리 카드(60) 내에 탑재되어 있다.
(적용예 4)
또 다른 메모리 카드(60)의 구성예는, 도 58에 도시한 바와 같이 마이크로 프로세서 유닛(MPU)(73) 내에 반도체 메모리 디바이스 영역(501)을 형성하여 메모리 혼재 MPU(502)를 실현하고, 또한 인터페이스 유닛(I/F)(71. 72), 버퍼 RAM(74) 및 인터페이스 유닛(I/F)(72)에 포함되는 에러 정정 코드 유닛(ECC)(75)을 전부 원칩화하여, 시스템 LSI 칩(506)으로서 실현하고 있다. 이러한 시스템 LSI 칩(506)이 메모리 카드(60) 내에 탑재되어 있다.
(적용예 5)
또 다른 메모리 카드(60)의 구성예는, 도 59에 도시한 바와 같이 도 55 또는 도 56에서 도시된 반도체 메모리 디바이스(50) 대신에, NAND형 플래시 메모리와 바이트형 EEPROM으로 구성되는 ROM 영역을 갖는 EEPROM 모드의 플래시 메모리(503)를 이용하고 있다.
ROM 영역을 갖는 EEPROM 모드의 플래시 메모리(503)는, 도 57에서 도시된 바와 같이 컨트롤러(76) 부분과 동일 칩에 형성하여, 원칩화된 시스템 LSI 칩(507)을 구성해도 되는 것은 물론이다. 또한, 도 58에서 도시된 바와 같이 마이크로 프로세서 유닛(MPU)(73) 내에, ROM 영역을 갖는 EEPROM 모드의 플래시 메모리(503)로 이루어지는 반도체 메모리 영역을 형성하여 메모리 혼재 MPU(502)를 실현하고, 인터페이스 유닛(I/F)(71, 72), 버퍼 RAM(74)을 전부 원칩화하여, 시스템 LSI 칩(506)으로서 구성해도 되는 것은 물론이다.
(적용예 6)
도 56 내지 도 59에서 도시된 메모리 카드(60)의 적용예로서는, 도 60에 도시한 바와 같이 메모리 카드 홀더(80)를 상정할 수 있다. 메모리 카드 홀더(80)는 본 발명의 제1 내지 제3 실시예에서 상세하게 설명된 불휘발성 반도체 기억 장치를 반도체 메모리 디바이스(50)로서 구비한, 메모리 카드(60)를 수용할 수 있다. 메모리 카드 홀더(80)는 전자 디바이스(도시 생략)에 접속되고, 메모리 카드(60)와 전자 디바이스와의 인터페이스로서 동작 가능하다. 메모리 카드 홀더(80)는 도 56 내지 도 59에 개시된 메모리 카드(60) 내의 컨트롤러(76), 마이크로 프로세서유닛(MPU)(73), 버퍼 RAM(74), 에러 정정 코드 유닛(ECC)(75), 인터페이스 유닛(I/F)(71, 72) 등의 복수의 기능과 함께 여러가지 기능을 실행 가능하다.
(적용예 7)
도 61을 참조하여, 또 다른 적용예를 설명한다. 메모리 카드(60), 또는 메모리 카드 홀더(80)를 수용 가능한 접속 장치(90)에 대하여, 도 61에 개시되어 있다. 메모리 카드(60) 또는 메모리 카드 홀더(80) 중 어느 하나에, 반도체 메모리 디바이스(50) 또는 반도체 메모리 디바이스 영역(501), 메모리 혼재 MPU(5O2), ROM 영역을 갖는 EEPROM 모드의 플래시 메모리(503)로서, 본 발명의 제1 내지 제3 실시예에서 상세하게 설명된, 불휘발성 반도체 기억 장치를 구비하고 있다. 메모리 카드(60) 또는 메모리 카드 홀더(80)는 접속 장치(90)에 장착되고, 또한 전기적으로 접속된다. 접속 장치(90)는 접속 와이어(92) 및 인터페이스 회로(93)를 통하여 CPU(94) 및 버스(95)를 구비한 회로 포트(91)에 접속된다.
(적용예 8)
도 62를 참조하여, 다른 적용예를 설명한다. 메모리 카드(60) 또는 메모리 카드 홀더(80) 중 어느 하나에, 반도체 메모리 디바이스(50) 또는 반도체 메모리 디바이스 영역(501), 메모리 혼재 MPU(502), ROM 영역을 갖는 EEPROM 모드의 플래시 메모리(503)로서, 본 발명의 제1 내지 제3 실시예에서 상세하게 설명된, 불휘발성 반도체 기억 장치를 구비하고 있다. 메모리 카드(60) 또는 메모리 카드 홀더(80)는 접속 장치(90)에 장착되고, 전기적으로 접속된다. 접속 장치(90)는 접속 와이어(92)를 통하여, 퍼스널 컴퓨터(PC)(350)에 접속되어 있다.
(적용예 9)
도 63을 참조하여 다른 적용예를 설명한다. 메모리 카드(60)는 반도체 메모리 디바이스(50) 또는 반도체 메모리 디바이스 영역(501), 메모리 혼재 MPU(5O2), ROM 영역을 갖는 EEPROM 모드의 플래시 메모리(503)로서, 본 발명의 제1 내지 제3 실시예에서 상세하게 설명된, 불휘발성 반도체 기억 장치를 구비하고 있다. 이러한 메모리 카드(60)를 메모리 카드 홀더(80)를 내장하는 디지털 카메라(650)에 적용한 예를 도 63에 도시하고 있다.
(적용예 10)
본 발명의 제1 내지 제3 실시예에 따른 불휘발성 반도체 기억 장치의 다른 적용예는, 도 64 및 도 65에 도시한 바와 같이 반도체 메모리 디바이스(50)와 ROM(410)과 RAM(420)과 CPU(430)로 구성된 MPU(400)와, 플레인 터미널(600)을 포함하는 IC(interface circuit: IC) 카드(500)를 구성하고 있다. IC 카드(500)는 플레인 터미널(600)을 통하여 외부 디바이스와 접속 가능하다. 또한, 플레인 터미널(600)은 IC 카드(500) 내에서, MPU(400)에 결합된다. CPU(중앙 연산 처리 장치)(430)는 연산부(431)와 제어부(432)를 포함한다. 제어부(432)는 반도체 메모리 디바이스(50), ROM(410) 및 RAM(420)에 결합되어 있다. MPU(400)는 IC 카드(500)의 한쪽 표면 상에 몰드되고, 플레인 터미널(600)은 IC 카드(500)의 다른 쪽 표면 상에 형성되는 것이 바람직하다. 도 65에서, 반도체 메모리 디바이스(50) 또는 ROM(410)에 대하여, 본 발명의 제1 내지 제3 실시예에서 상세하게 설명한 불휘발성 반도체 기억 장치를 적용할 수 있다. 또한, 불휘발성 반도체 기억 장치의동작상, 페이지 모드, 바이트 모드 및 의사 EER0M 모드가 가능하다.
(적용예 11)
또 다른 IC 카드(500)의 구성예는, 도 66에 도시한 바와 같이 ROM(410), RAM(420), CPU(430), 반도체 메모리 디바이스 영역(501)을 전부 원칩화하여, 시스템 LSI 칩(508)으로서 구성한다. 이러한 시스템 LSI 칩(508)이 IC 카드(500) 내에 내장되어 있다. 도 66에서, 반도체 메모리 디바이스 영역(501) 및 ROM(410)에 대하여, 본 발명의 제1 내지 제3 실시예에서 상세히 설명한 불휘발성 반도체 기억 장치를 적용할 수 있게 된다. 또한, 불휘발성 반도체 기억 장치의 동작상, 페이지 모드, 바이트 모드 및 의사 EER0M 모드가 가능하다.
(적용예 12)
또 다른 IC 카드(500)의 구성예는, 도 67에 도시한 바와 같이 ROM(410)을 반도체 메모리 디바이스 영역(501) 내에 내장하여, 전체적으로, ROM 영역을 갖는 EEPROM 모드의 플래시 메모리(510)를 구성하고, 또한 이 ROM 영역을 갖는 EEPR0M 모드의 플래시 메모리(510)와, RAM(420), CPU(430)를 전부 원칩화하여, 시스템 LSI 칩(509)을 구성하고 있다. 이러한 시스템 LSI 칩(509)이 IC 카드(500) 내에 내장되어 있다.
(적용예 13)
또 다른 IC 카드(500)의 구성예는, 도 68에 도시한 바와 같이 도 65에 도시한 반도체 메모리 디바이스(50)에 있어서, ROM(410)을 내장하여, 전체적으로, ROM 영역을 갖는 EEPR0M 모드의 플래시 메모리(510)를 구성하고 있다. 이러한 ROM 영역을 갖는 EEPROM 모드의 플래시 메모리(510)가 MPU(400) 내에 내장되어 있는 점은 도 64와 마찬가지이다.
(그 밖의 적용예)
그 밖의 적용예에 대해서도, 당업계 기술자이면, 예를 들면 미국 특허 제6,002,605호 명세서의 기재를 보면, 즉시 인식할 수 있을 것이다.
(그 밖의 실시예)
상기한 바와 같이 본 발명은 실시예에 따라 기재하였지만, 이 개시의 일부를 이루는 논술 및 도면은 이 발명을 한정하는 것으로 이해하면 안된다. 이 개시로부터 당업자에게는 여러가지 대체 실시의 형태, 실시예 및 운용 기술이 분명하게 될 것이다. 따라서, 본 발명의 기술 범위는 상기한 설명으로부터 타당한 특허 청구 범위에 따른 발명 특정 사항에 의해서만 정해지는 것이다.
이와 같이 본 발명은 여기서는 기재하지 않은 여러가지 실시예 등을 포함하는 것은 물론이다. 따라서, 본 발명의 기술적 범위는 상기한 설명으로부터 타당한 이하의 클레임에 의해서만 정해지는 것이다.
본 발명은, 메모리 셀 트랜지스터의 면적 감소와, 동작의 신뢰성을 향상시키는 효과가 있다.

Claims (73)

  1. 행 방향으로 배열되는 복수의 워드선과,
    상기 워드선과 직교하는 열 방향으로 배열되는 비트선과,
    상기 열 방향으로 배열되고, 또한 상기 복수의 워드선 중 어느 하나에 의해, 각각 전하 축적 상태가 제어되는 전하 축적층을 갖는 메모리 셀 트랜지스터와,
    상기 메모리 셀 트랜지스터의 배열의 일단측에, 상기 열 방향으로 인접하여 배치되고, 상기 배열된 메모리 셀 트랜지스터를 선택하는 복수의 제1 선택 트랜지스터와,
    상기 제1 선택 트랜지스터의 각각의 게이트에 접속된 제1 선택 게이트 배선을 포함하는 불휘발성 반도체 메모리.
  2. 제1항에 있어서,
    상기 메모리 셀 트랜지스터의 배열의 타단측에, 상기 열 방향으로 인접하여 배치되고, 상기 배열된 메모리 셀 트랜지스터를 선택하는 복수의 제2 선택 트랜지스터와,
    상기 제2 선택 트랜지스터의 각각의 게이트에 접속된 제2 선택 게이트 배선을 더 포함하는 불휘발성 반도체 메모리.
  3. 제1항에 있어서,
    상기 복수의 제1 선택 트랜지스터 중 어느 하나는, 상기 비트선에 접속되어 있는 불휘발성 반도체 메모리.
  4. 제1항에 있어서,
    상기 복수의 워드선과 상기 제1 선택 게이트 배선은 동일한 선 폭으로 배선되어 있는 불휘발성 반도체 메모리.
  5. 제4항에 있어서,
    상기 복수의 워드선과 상기 제1 선택 게이트 배선은 동일한 최소 가공 치수로 정의되는 선 폭으로 배선되어 있는 불휘발성 반도체 메모리.
  6. 제1항에 있어서,
    상기 복수의 제1 선택 트랜지스터는 서로 다른 전압으로 구동되는 불휘발성 반도체 메모리.
  7. 제1항에 있어서,
    상기 복수의 제1 선택 트랜지스터는 서로 동일한 전압으로 구동되는 불휘발성 반도체 메모리.
  8. 제6항에 있어서,
    상기 복수의 제1 선택 트랜지스터는 주기적으로 단락되는 불휘발성 반도체 메모리.
  9. 제1항에 있어서,
    상기 메모리 셀 트랜지스터는 상기 열 방향으로 복수개 상호 직렬 접속되는 불휘발성 반도체 메모리.
  10. 제1항에 있어서,
    상기 메모리 셀 트랜지스터는 상기 열 방향으로 복수개 상호 병렬 접속되는 불휘발성 반도체 메모리.
  11. 제1항에 있어서,
    상기 메모리 셀 트랜지스터는 상기 열 방향으로 상호 복수개 병렬 접속되고, 또한 상기 메모리 셀 트랜지스터의 소스 영역은 공통의 소스선에 접속되는 불휘발성 반도체 메모리.
  12. 제1항에 있어서,
    상기 메모리 셀 트랜지스터는 상기 열 방향으로 복수개 접속된 메모리 셀 스트링을 구성하는 불휘발성 반도체 메모리.
  13. 제12항에 있어서,
    상기 메모리 셀 스트링은 NAND 스트링을 구성하는 불휘발성 반도체 메모리.
  14. 제12항에 있어서,
    상기 메모리 셀 스트링은 AND 스트링을 구성하는 불휘발성 반도체 메모리.
  15. 제12항에 있어서,
    상기 메모리 셀 스트링은 분할 비트선 NOR 스트링을 구성하는 불휘발성 반도체 메모리.
  16. 제1항에 있어서,
    상기 워드선에 접속된 열 방향의 메모리 셀 트랜지스터의 정보를 페이지 단위로 판독 또는 기입하는 감지 증폭기를 더 포함하는 불휘발성 반도체 메모리.
  17. 제1항에 있어서,
    상기 워드선과 상기 비트선의 교점에 배열된 메모리 셀 트랜지스터의 정보를 바이트 단위로 판독 또는 기입하는 감지 증폭기를 더 포함하는 불휘발성 반도체 메모리.
  18. 제1항에 있어서,
    상기 워드선에 접속된 열 방향의 메모리 셀 트랜지스터의 정보를 페이지 단위로서 판독 또는 기입하는, ROM 영역을 갖는 EEPROM을 더 포함하는 불휘발성 반도체 메모리.
  19. 제1항에 있어서,
    상기 워드선과 상기 비트선의 교점에 배열된 메모리 셀 트랜지스터의 정보를 바이트 단위로 판독 또는 기입하는, ROM 영역을 갖는 EEPROM을 더 포함하는 불휘발성 반도체 메모리.
  20. 제1항에 있어서,
    상기 복수의 제1 선택 트랜지스터의 각각은,
    제1 도전층과,
    상기 제1 도전층 상의 게이트간 절연막과,
    상기 게이트간 절연막 상의 제2 도전층을 갖고,
    상기 게이트간 절연막에 개구된 개구부를 통해, 상기 제1 도전층과 상기 제2 도전층이 단락하고 있는 불휘발성 반도체 메모리.
  21. 제1항에 있어서,
    상기 복수의 제1 선택 트랜지스터 중 적어도 하나는,
    제1 도전층과,
    상기 제1 도전층 상의 게이트간 절연막과,
    상기 게이트간 절연막 상의 제2 도전층을 갖고,
    상기 게이트간 절연막에 개구된 개구부를 통해, 상기 제1 도전층과 상기 제2 도전층이 단락하고 있는 불휘발성 반도체 메모리.
  22. 제1항에 있어서,
    상기 복수의 제1 선택 트랜지스터의 채널 영역의 불순물 농도와 상기 메모리 셀 트랜지스터의 채널 영역의 불순물 농도가 각각 다른 불휘발성 반도체 메모리.
  23. 제1항에 있어서,
    상기 메모리 셀 트랜지스터의 각각과, 복수의 제1 선택 트랜지스터의 각각은,
    제1 도전층과,
    상기 제1 도전층 상의 게이트간 절연막과,
    상기 게이트간 절연막 상의 제2 도전층을 갖고,
    상기 제1 도전층은 상기 메모리 셀 트랜지스터와 상기 복수의 제1 선택 트랜지스터에서 동일한 두께를 갖고, 상기 게이트간 절연막은 상기 메모리 셀 트랜지스터와 상기 복수의 제1 선택 트랜지스터에서 동일한 두께를 갖고, 상기 제2 도전층은 상기 메모리 셀 트랜지스터와 상기 복수의 제1 선택 트랜지스터에서 동일한 두께를 갖는 불휘발성 반도체 메모리 장치.
  24. 제1항에 있어서,
    열 방향으로 배열된 상기 메모리 셀 트랜지스터와 열 방향으로 배열된 복수의 제1 선택 트랜지스터는,
    상기 열 방향 및 상기 열 방향에 직교하는 행 방향으로 반복적으로 배열된 메모리 셀 어레이의 매트릭스를 갖는 불휘발성 반도체 메모리 장치.
  25. 제24항에 있어서,
    상기 열 방향으로 배열된 메모리 셀 트랜지스터의 각각은,
    상기 메모리 셀 어레이의 워드선을 선택하는 수단과,
    상기 메모리 셀 어레이의 비트선을 선택하는 수단을 더 포함하고,
    상기 열 방향으로 배열된 상기 복수의 제1 선택 트랜지스터를 통해 비트선에 접속되는 불휘발성 반도체 메모리 장치.
  26. 제24항에 있어서,
    상기 열 방향으로 복수 배열된 메모리 셀 트랜지스터의 상기 게이트 길이와, 상기 열 방향으로 배열된 상기 복수의 제1 선택 트랜지스터의 게이트 길이는, 서로 다른 배선 폭인 불휘발성 반도체 메모리 장치.
  27. 반도체 칩과,
    상기 반도체 칩에 탑재되고, 반도체 메모리를 제어하는 논리 회로를 구비하며,
    상기 반도체 메모리는,
    상기 반도체 칩에 탑재되고, 행 방향으로 배열되는 복수의 워드선과,
    상기 워드선과 직교하는 열 방향으로 배열되는 비트선과,
    상기 열 방향으로 배열되고, 또한 상기 복수의 워드선 중 어느 하나에 의해, 각각 전하 축적 상태가 제어되는 전하 축적층을 갖는 메모리 셀 트랜지스터와,
    상기 메모리 셀 트랜지스터의 배열의 일단측에, 상기 열 방향으로 인접하여 배치되고, 상기 배열된 메모리 셀 트랜지스터를 선택하는 복수의 제1 선택 트랜지스터와,
    상기 제1 선택 트랜지스터의 각각의 게이트에 접속된 제1 선택 게이트 배선을 포함하는 반도체 집적 회로.
  28. 제27항에 있어서,
    상기 논리 회로는 중앙 연산 처리 장치(CPU)를 포함하는 반도체 집적 회로.
  29. 정보를 저장하고, 저장 매체에 액세스하기 위한 시스템에 있어서,
    반도체 메모리를 갖는 메모리 카드는,
    행 방향으로 배열되는 복수의 워드선과,
    상기 워드선과 직교하는 열 방향으로 배열되는 비트선과,
    상기 열 방향으로 배열되고, 또한 상기 복수의 워드선 중 어느 하나에 의해, 각각 전하 축적 상태가 제어되는 전하 축적층을 갖는 메모리 셀 트랜지스터와,
    상기 메모리 셀 트랜지스터의 배열의 일단측에, 상기 열 방향으로 인접하여 배치되고, 상기 배열된 메모리 셀 트랜지스터를 선택하는 복수의 제1 선택 트랜지스터와,
    상기 제1 선택 트랜지스터의 각각의 게이트에 접속된 제1 선택 게이트 배선을 포함하는 시스템.
  30. 제29항에 있어서,
    상기 반도체 메모리는,
    상기 메모리 셀 트랜지스터의 배열의 타단측에, 상기 열 방향으로 인접하여 배치되고, 상기 배열된 메모리 셀 트랜지스터를 선택하는 복수의 제2 선택 트랜지스터와,
    상기 제2 선택 트랜지스터의 각각의 게이트에 접속된 제2 선택 게이트 배선을 포함하는 시스템.
  31. 제29항에 있어서,
    상기 복수의 제1 선택 트랜지스터 중 어느 하나는, 상기 비트선에 접속되어 있는 시스템.
  32. 제29항에 있어서,
    상기 복수의 워드선과 상기 제1 선택 게이트 배선은 동일한 선 폭으로 배선되어 있는 시스템.
  33. 제32항에 있어서,
    상기 복수의 워드선과 상기 제1 선택 게이트 배선은 동일한 최소 가공 치수로 정의되는 선 폭으로 배선되어 있는 시스템.
  34. 제29항에 있어서,
    상기 복수의 제1 선택 트랜지스터는 서로 다른 전압으로 구동되는 시스템.
  35. 제29항에 있어서,
    상기 복수의 제1 선택 트랜지스터는 서로 동일한 전압으로 구동되는 시스템.
  36. 제35항에 있어서,
    상기 복수의 제1 선택 트랜지스터는 주기적으로 단락되는 시스템.
  37. 제29항에 있어서,
    상기 메모리 셀 트랜지스터는 상기 열 방향으로 복수개 상호 직렬 접속되는 시스템.
  38. 제29항에 있어서,
    상기 메모리 셀 트랜지스터는 상기 열 방향으로 복수개 상호 병렬 접속되는 불휘발성 반도체 기억 장치 시스템.
  39. 제29항에 있어서,
    상기 메모리 셀 트랜지스터는 상기 열 방향으로 복수개 상호 병렬 접속되고, 또한 상기 메모리 셀 트랜지스터의 소스 영역은 공통의 소스선에 접속되는 시스템.
  40. 제29항에 있어서,
    상기 메모리 셀 트랜지스터는 상기 열 방향으로 복수개 접속된 메모리 셀 스트링을 구성하는 시스템.
  41. 제29항에 있어서,
    상기 메모리 셀 스트링은 NAND 스트링을 구성하는 시스템.
  42. 제29항에 있어서,
    상기 메모리 셀 스트링은 AND 스트링을 구성하는 시스템.
  43. 제29항에 있어서,
    상기 메모리 셀 스트링은 분할 비트선 NOR 스트링을 구성하는 시스템.
  44. 제29항에 있어서,
    상기 워드선에 접속된 열 방향의 메모리 셀 트랜지스터의 정보를 페이지 단위로 판독 또는 기입하는 감지 증폭기를 더 포함하는 시스템.
  45. 제29항에 있어서,
    상기 워드선과 상기 비트선의 교점에 배열된 메모리 셀 트랜지스터의 정보를 바이트 단위로 판독 또는 기입하는 감지 증폭기를 더 포함하는 시스템.
  46. 제29항에 있어서,
    상기 워드선에 접속된 열 방향의 메모리 셀 트랜지스터의 정보를 페이지 단위로 판독 또는 기입하는, ROM 영역을 갖는 EEPROM을 더 포함하는 시스템.
  47. 제29항에 있어서,
    상기 워드선과 상기 비트선의 교점에 배열된 메모리 셀 트랜지스터의 정보를 바이트 단위로 판독 또는 기입하는, ROM 영역을 갖는 EEPROM을 더 포함하는 불휘발성 반도체 기억 장치 시스템.
  48. 제29항에 있어서,
    상기 메모리 카드가 장착되는 메모리 카드 홀더를 더 포함하는 시스템.
  49. 제29항에 있어서,
    상기 메모리 카드가 장착되는 접속 장치를 더 포함하는 시스템.
  50. 제49항에 있어서,
    상기 접속 장치는 컴퓨터에 접속되는 시스템.
  51. 제29항에 있어서,
    상기 반도체 메모리를 제어하는 컨트롤러를 더 포함하는 시스템.
  52. 정보를 저장하고, 저장 매체에 액세스하기 위한 시스템에 있어서,
    IC 카드와,
    상기 IC 카드 상에 배열된 반도체 메모리를 구비하며,
    상기 반도체 메모리는,
    행 방향으로 배열되는 복수의 워드선,
    상기 워드선과 직교하는 열 방향으로 배열되는 비트선과,
    상기 열 방향으로 배열되고, 또한 상기 복수의 워드선 중 어느 하나에 의해, 각각 전하 축적 상태가 제어되는 전하 축적층을 갖는 메모리 셀 트랜지스터와,
    상기 메모리 셀 트랜지스터의 배열의 일단측에, 상기 열 방향으로 인접하여배치되고, 상기 배열된 메모리 셀 트랜지스터를 선택하는 복수의 제1 선택 트랜지스터와,
    상기 제1 선택 트랜지스터의 각각의 게이트에 접속된 제1 선택 게이트 배선을 포함하는 시스템.
  53. 제52항에 있어서,
    상기 반도체 메모리는,
    상기 메모리 셀 트랜지스터의 배열의 타단측에, 상기 열 방향으로 인접하여 배치되고, 상기 배열된 메모리 셀 트랜지스터를 선택하는 복수의 제2 선택 트랜지스터와,
    상기 제2 선택 트랜지스터의 각각의 게이트에 접속된 제2 선택 게이트 배선을 더 포함하는 시스템.
  54. 제52항에 있어서,
    상기 복수의 제1 선택 트랜지스터 중 어느 하나는, 상기 비트선에 접속되어 있는 시스템.
  55. 제52항에 있어서,
    상기 복수의 워드선과 상기 제1 선택 게이트 배선은 동일한 선 폭으로 배선되어 있는 시스템.
  56. 제55항에 있어서,
    상기 복수의 워드선과 상기 제1 선택 게이트 배선은 동일한 최소 가공 치수로 정의되는 선 폭으로 배선되어 있는 시스템.
  57. 제52항에 있어서,
    상기 복수의 제1 선택 트랜지스터는 서로 다른 전압으로 구동되는 시스템.
  58. 제52항에 있어서,
    상기 복수의 제1 선택 트랜지스터는 서로 동일한 전압으로 구동되는 시스템.
  59. 제58항에 있어서,
    상기 복수의 제1 선택 트랜지스터는 주기적으로 단락되는 시스템.
  60. 제52항에 있어서,
    상기 메모리 셀 트랜지스터는 상기 열 방향으로 복수개 상호 직렬 접속되는 불휘발성 반도체 기억 장치 시스템.
  61. 제52항에 있어서,
    상기 메모리 셀 트랜지스터는 상기 열 방향으로 상호 복수개 병렬 접속되는시스템.
  62. 제52항에 있어서,
    상기 메모리 셀 트랜지스터는 상기 열 방향으로 상호 복수개 병렬 접속되고, 또한 상기 메모리 셀 트랜지스터의 소스 영역은 공통의 소스선에 접속되는 시스템.
  63. 제52항에 있어서,
    상기 메모리 셀 트랜지스터는 상기 열 방향으로 복수개 접속된 메모리 셀 스트링을 구성하는 시스템.
  64. 제52항에 있어서,
    상기 메모리 셀 스트링은 NAND 스트링을 구성하는 시스템.
  65. 제52항에 있어서,
    상기 메모리 셀 스트링은 AND 스트링을 구성하는 시스템.
  66. 제52항에 있어서,
    상기 메모리 셀 스트링은 분할 비트선 NOR 스트링을 구성하는 시스템.
  67. 제52항에 있어서,
    상기 워드선에 접속된 열 방향의 메모리 셀 트랜지스터의 정보를 페이지 단위로 판독 또는 기입하는 감지 증폭기를 더 포함하는 시스템.
  68. 제52항에 있어서,
    상기 워드선과 상기 비트선의 교점에 배열된 메모리 셀 트랜지스터의 정보를 바이트 단위로 판독 또는 기입하는 감지 증폭기를 더 포함하는 시스템.
  69. 제52항에 있어서,
    상기 워드선에 접속된 열 방향의 메모리 셀 트랜지스터의 정보를 페이지 단위로 판독 또는 기입하는, ROM 영역을 갖는 EEPROM를 더 포함하는 불휘발성 반도체 기억 장치 시스템.
  70. 제52항에 있어서,
    상기 워드선과 상기 비트선의 교점에 배열된 메모리 셀 트랜지스터의 정보를 바이트 단위로 판독 또는 기입하는, ROM 영역을 갖는 EEPROM를 더 포함하는 시스템.
  71. 제52항에 있어서,
    상기 반도체 메모리를 제어하는 CPU를 더 포함하는 시스템.
  72. 반도체 기판의 표면 근방에 채널 이온 주입층을 형성한 후, 게이트 산화막 및 부유 게이트가 되는 제1 도전층을 순차적으로 형성하는 공정과,
    게이트간 산화막을 ONO막으로 퇴적하는 공정과,
    복수의 선택 트랜지스터의 채널 예정 영역을 리소그래피로 패터닝하여 개구부를 형성하고, 이온 주입에 의해 채널 확산층을 형성하는 공정과,
    상기 개구부 아래의 게이트간 산화막을 에칭 개구한 후, 제어 게이트 전극재를 퇴적하는 공정과,
    리소그래피로 패터닝하고, 적층 게이트 구조를 에칭 가공하여, 메모리 셀 트랜지스터의 게이트 전극, 복수 라인의 선택 트랜지스터의 게이트 전극을 형성한 후, 상기 반도체 기판 내에 불순물을 이온 주입하여, 소스·드레인 확산층을 형성하는 공정
    을 포함하는 불휘발성 반도체 메모리 제조 방법.
  73. 제72항에 있어서,
    상기 개구부는 복수의 선택 트랜지스터의 채널 폭보다 넓게 형성되는 불휘발성 반도체 메모리 제조 방법.
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