KR20040060916A - 반도체 구조물의 제조 방법 - Google Patents
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Abstract
칩 레벨 또는 웨이퍼 레벨에서 기판(1)을 통과하여 수직 접속부(vertical connections)를 형성하는 반도체 장치의 집적화를 위한 프로세스를 설명한다. 금속화된 피쳐(metallized feature)(2)를 기판의 상부 표면 내에 형성하고, 핸들링 플레이트(handling plate)(35)를 기판에 부착시킨다. 다음에 기판을 그 바닥 표면에서 박형화(thinning)하여 피쳐의 바닥부를 노출하는 것에 의해서 도전성 스루-비아(through-via)(20)를 형성한다. 기판은 장치(30)를 갖는 칩(44)(예를 들면 PE 칩)을 포함할 수 있다. 플레이트는 수직 스터드/비아 상호 접속부(vertical stud/via interconnection)를 이용하여 기판에 부착된 웨이퍼일 수 있다. 기판 및 플레이트가 각각 그 내부에 제조된 장치(30, 60)를 가질 수 있는 것에 의해서, 프로세스는 장치의 수직 웨이퍼 레벨의 집적화를 제공할 수 있다.
Description
더 크고 더 복잡한 칩의 개발에 있어서 보다 더 큰 기능성 및 성능을 갖는 반도체 장치에 대한 필요성이 제기되고 있다. 추가적으로, "시스템 온 칩(system on a chip)"을 달성하기 위해서 단일 칩 위에 수 개의 서로 다른 기능을 포함하는 것이 종종 요구되어, 일반적으로 칩 크기가 증가되고 제조 프로세스를 보다 더 복잡하게 하는 결과를 초래한다. 이 2개의 요인은 제조 수율을 저하시킨다. 400㎟이상의 면적을 갖는 이러한 복잡한 칩은 일반적으로 매우 불충분한 제조 수율(대략 10% 이하)을 가질 것으로 추정된다.
허용 가능한 수율을 획득하는 한가지 방법은 더 작은 칩을 제조하고, 그 다음 칩 또는 지지 기판 위에서 수평 및 수직 접속부(lateral and vertical connections)를 이용하여 칩을 상호 접속하는 것이다. 그러므로 기판 또는 칩 캐리어(chip carrier) 위에서 상호 접속된 칩은, 다른 칩 위에 탑재되는 더 큰 단일 칩을 형성한다. 제조 수율의 향상 이외에도, 이 접근법의 다른 주요 이점은, 서로 다른 크기를 가지고, 서로 다른 기능을 수행하며, 또는 상이하거나 호환되지 않는 방법으로 개별 칩을 제조할 수 있다는 것이다.
도 1a에 이 접근법에 따라서 설계된 시스템을 개략적으로 도시하였다. 기판 또는 하부 칩(11)은 수평 간격인 Δx 및 Δy로 그 위에 탑재된 수 개의 칩(10)을 갖는다. 예를 들면, 하부 칩(11)은 DRAM 칩인 한편, 4개의 칩(10)은 프로세서("프로세서 엔진(processor engine)" 또는 PE) 칩일 수 있다.
시스템 온 칩(system-on-a-chip : SOC)의 개념에 의해서 제공되는 이점을 실현하기 위해서, 상이한 칩을 매우 근접하게 위치시키고 서로에 대해 매우 정확한 정렬을 갖게 하는 것이 바람직하다. 예를 들면, 칩(10)들간의 간격(Δx, Δy)은 50㎛이하인 것이 바람직하다.
도 1b에 개략적으로 도시한 바와 같이 스터드/비아 상호 접속부(stud/via interconnection)를 이용하는 것에 의해 매우 높은 정밀도(대략 1㎛ 내)로 기판 또는 하부 칩(11) 위에 칩(10)을 배치할 수 있다. 도 1b에서, 칩(10)은 칩의 단말 표면(terminal surface) 위에 형성된 금속 스터드(12)를 갖고, 저융점 합금 재료의 층(16)이 스터드의 표면에 증착되어 있다. 하부 칩(11)의 표면 위에 있는 유전층(dielectric layer)(17)(종종 폴리이미드의 다중층 구조로서 설계되고 제조됨)은, 그 내부에 매립된 고밀도 배선(wiring)(18)(도 1b에 개략적으로 도시한 바와 같이, 일반적으로 Cu 도전체의 수 개의 레벨로 이루어짐)을 갖고, 층(17)의 표면 위에 전기적 접합 패드(electrical joining pads)(20)를 갖는다. 유전층(14)은 배선층(17)을 피복하며, 전형적으로 박막 패키징 프로세스(thin film packaging processing)에서 이용되는 폴리이미드 재료로 층(14)을 형성할 수 있다. 층(14)이 (예를 들면, 포토리소그래피(photolithography) 또는 엑시머 레이저(excimer laser)에 의한 반응성 이온 에칭(reactive-ion etching)에 의해서) 그 내부에 형성된 비아(13)를 갖는 것에 의해서, 단말 금속 접합 패드(terminal metal joining pad)(15)가 각 비아의 하부에 위치된다. 비아(14) 내에서 스터드(12)의 고정확도, 고정밀도, 자기 정렬형 배치(self-aligned placement)에 대한 가이드(guide)로서, 기울어진 벽의 각도를 갖는 비아를 형성할 수 있다. 열가소성 폴리머 접착제(thermoplastic polymer adhesive)의 얇은 코팅(19)을 유전층(14)의 상부 위에 증착하여, 칩 표면에 대한 신뢰성 있는 접착(bonding)을 보장할 수 있다. 이 스터드/비아 정렬 및 접합 프로세스에 대한 상세 설명은, "process for making fine pitch connections between devices and structure made by the process"라는 제목의 미국 특허 출원 제 6,444,560 호에서 제공되며, 그 개시 내용은 본 명세서에서 참조 문서로서 인용되어 있다. 자기 정렬형 스터드/비아 상호 접속부를 이용하면 현행의 C4 상호 접속 기법에 비해서 상당히 더 높은 배선 밀도를 가질 수 있다.
도 1a에 도시된 SOC에서, 배선층은 칩(10)의 외부를 향해 수평 방향으로 확장된다. 하부 칩(11)의 상부 표면의 주변(11a)에서 외부 접속부를 형성한다. 그러므로, SOC의 전체 크기가 와이어본딩(wirebonding)에 이용될 수 있는 공간을 제한하여 외부 접속부를 형성하게 된다. 그 대신에 칩의 후면(backsides)을 통과하도록 외부 접속부를 형성하는 것에 의해 접속부가 와이어본딩 공간 조건에 의해 제한받지 않게 하는 것이 바람직하다. 칩의 후면(10b) 위에서 접속 패드(예를 들면, C4 패드)의 형성은, 칩 몸체를 수직하게 통과하여 칩의 장치 측(표면(10a))으로의 전기적 접속을 형성하는 것을 필요로 할 것이다. 또한, 장치 칩을 통과하는 수직 상호 접속부를 형성하는 것은 칩의 수직적 적층을 용이하게 하여, SOC의 개념을 3차원으로 효과적으로 확장시킬 것이다.
따라서, SOC 등과 같은 다중 칩 장치 내에 수직 상호 접속부를 제조하여, 3차원적 칩 상호 접속부를 가능하게 하고, 높은 제조 수율로 실현될 수 있게 하는 프로세스에 대한 필요성이 존재한다.
본 발명은 집적 회로 장치의 제조에 관한 것이다. 보다 구체적으로, 이 특허 출원은 그 내부에 수직 상호 접속부(vertical interconnections)가 형성되는 칩 레벨(chip-level)과 웨이퍼 레벨(wafer-level)의 집적화(integration)를 위한 프로세스에 관한 것이다.
도 la는 더 작은 칩이 더 큰 칩 위에 정렬되어 매우 근접하게 집적되고 접속되어 있는 시스템 온 칩에 대한 개략도,
도 1b는 도 1의 칩에 대한 고정밀도의 자기 정렬형 스터드/비아 상호 접속 기법을 도시하는 도면,
도 2a 내지 2f는 본 발명의 실시예에 따라 칩의 몸체를 통과하는 수직 상호 접속부를 형성하기 위한 프로세스의 단계를 도시하는 도면,
도 3a 내지 3f는 본 발명의 실시예에 따라 수직 상호 접속부를 이용하여 DRAM 칩 및 프로세서(PE)의 칩 레벨 집적화를 달성하기 위한 프로세스의 단계를 도시하는 도면,
도 3g는 도 3f의 수직 상호 접속부를 이용하지만 그와 다른 칩 레벨 집적화를 도시하는 도면,
도 4a 내지 4e는 본 발명의 다른 실시예에 따라 수직 상호 접속부를 이용하여 DRAM 및 PE 웨이퍼의 웨이퍼 레벨 집적화를 달성하기 위한 프로세스 내의 단계를 도시하는 도면.
본 발명은 칩 레벨 또는 웨이퍼 레벨에서 수직 집적화를 위한 프로세스를 제공하는 것에 의해서 위에서 설명된 필요성을 만족시키는 것으로서, 여기에서의 수직 접속부는 칩 내에서 스루-비아(through-via)를 이용하여 형성된다.
본 발명의 제 1 측면에 따르면, 반도체 구조를 제조하기 위한 방법을 제공한다. 기판의 상부 표면 내에 피쳐(feature)를 형성하고, 금속을 피쳐 내에 증착하여 도전 경로(conducting path)를 형성한다. 피쳐 내에 라이너(liner)를 먼저 증착하여 반도체 재료로부터 금속을 절연할 수 있다. 다음에 기판의 상부 표면을 피복하는 층을 형성하며, 이 층은 해당 층의 상부 표면 위에 전기적 도전체 및 제 1 도전 패드(conducting pad)를 포함하는 것에 의해서 제 1 도전 패드가 피쳐에 전기적으로 접속되게 한다. 플레이트를 이 층에 부착하고, 그 다음에 기판을 그 하부 표면에서 박형화(thinned)하는 것에 의해서 피쳐의 바닥부를 노출시킨다. 제 2 도전 패드를 기판의 하부 표면에 형성하여 피쳐의 바닥부로의 전기적 접속부를 형성하는 것에 의해서 제 1 도전 패드 및 제 2 도전 패드가 피쳐를 통해 전기적으로 접속되게 한다.
기판은 그 내부에 제조된 장치(예를 들면 DRAM)를 갖는 칩을 포함할 수 있다. 그러므로 스루-비아 내에서 도전 경로(conducting path)의 형성은 제 2 칩(예를 들면, PE 칩)과의 수직 집적화를 가능하게 한다.
플레이트는 기판의 박형화를 용이하게 하기 위한 일시적 핸들링 플레이트(temporary handling plate)일 수 있다. 플레이트가 융제 방사(ablating radiation)에 대해 투과성이면, 해당 층과 플레이트 사이의 인터페이스를 융제(ablating)하는 것에 의해서 편리하게 제거할 수 있다.
본 발명의 다른 측면에 따르면, 플레이트는 기판에서 제거되지 않는 반도체 웨이퍼이고, 이 웨이퍼는 수직 스터드/비아 상호 접속부를 이용하여 기판에 부착된다. 위에서 설명된 기판을 피복하는 층 위에 제 2 층을 형성하고, 제 1 도전 패드를 노출하는 제 2 층 내에 비아를 형성한다. 스터드를 반도체 웨이퍼 상에 형성하고 비아에 대해 정렬하며, 그 다음에 스터드가 제 1 도전 패드와 전기적 접속을 형성하도록 웨이퍼를 제 2 층에 접속시킨다. 따라서, 기판 및 플레이트(반도체 웨이퍼)는 웨이퍼 시스템(wafer system)을 형성하고, 기판 및 플레이트는 각각 그 내부에 제조된 장치(예를 들면, 제각기 DRAM 및 PE 장치 등)를 가질 수 있다. 그러므로 이 프로세스는 장치의 수직 웨이퍼 레벨 집적화를 제공한다.
본 발명의 다른 측면에 따르면, 기판, 기판의 상부 표면을 피복하는 제 1 층, 제 1 층의 상부 및 기판의 하부 표면 위의 도전 패드, 제 1 층 위의 제 2 층 및 제 1 층을 접속하는 플레이트를 포함하는 반도체 구조물을 제공한다. 기판은 그 내부를 통과해서 확장되는 비아를 갖고, 제 1 전기적 도전체가 비아 내에 형성되어 있다. 제 1 층은 층의 상부 위에서 제 1 전기적 도전체를 도전 패드와 접속시키는 제 2 전기적 도전체를 포함한다. 기판의 하부 표면 위의 도전 패드가 제 1 전기적 도전체에 전기적으로 접속되는 것에 의해서, 제 1 도전 패드 및 제 2 도전 패드가 전기적으로 접속되게 된다. 제 2 층은 그 내부에 형성되어 제 1 층의 상부 위에서 도전 패드를 노출시키는 비아를 갖는다. 플레이트는 그 위에 형성되어 비아에 대해 정렬되고 도전 패드와 전기적 접속을 형성하는 스터드를 갖는다.
본 발명에 따르면, 칩을 통과하는 수직 전기적 접속부를 포함하는 반도체 장치를 제조한다. 값비싼 딥 비아 에칭(deep via etching)을 필요로 하지 않으며, 금속화된 스루-비아를 구성하는 것에 의해서 이들 수직 접속부를 형성한다.
아래에 논의된 실시예에서, 2개의 상이한 타입의 칩을 수직적으로 접속한다. 특히, 도시된 예에서, DRAM 칩(또는 실리콘 DRAM 장치 웨이퍼)을 복수의 PE 칩(또는 실리콘 PE 장치 웨이퍼)에 수직적으로 접속시킨다. 이러한 타입의 칩은 예시의 목적으로만 논의되었을 뿐이고, 본 발명은 여러 다양한 칩 및 웨이퍼 타입으로 실현될 수 있다는 것을 인식할 수 있을 것이다.
Ⅰ. 금속화된 비아의 형성
아래에서 상세히 설명되는 바와 같이, 트렌치(trench) 내에 금속을 증착하고 웨이퍼를 박형화하여 트렌치의 하부를 개방하는 것에 의해서, 실리콘 웨이퍼 등과 같은 반도체 기판 내에 금속화된 스루-비아를 형성할 수 있다.
실리콘 웨이퍼(1)에서 그 내부에 장치를 제조하기 전에, 수직 접속부를 형성하고자 하는 위치에서 트렌치(2)를 에칭한다. 도 2a에 도시된 바와 같이, 트렌치는 웨이퍼를 통과하여 확장되지는 않지만, 장치의 깊이만큼의 길이 이하로 벌크 Si의 내부로 확장되어야 한다. 웨이퍼 상부 및 트렌치 내부에 산화물 층(21)을 성장시키거나 증착한다. 바람직하게는 화학 기상 증착(chemical vapor deposition : CVD)을 이용하여 전형적으로는 텅스텐인 트렌치 라이너(22)를 산화물 위에 증착한다. 다음에 주로 구리(copper)층(23)을 라이너 위에 증착한다(당업자들이 이해하는 바와 같이, 트렌치를 금속화하는 데 구리를 이용한다면 라이너는 필수적이며, 라이너를 필요로 하지 않는 여러 대체적인 금속화 기법을 이용할 수도 있음). 트렌치 내부에 얇은 컨포멀 코팅(conformal coating)을 보장하기 위해서, 층(23)을 위한 증착 프로세스로서 IPVD(ionized physical vapor deposition)를 이용한다.
(예를 들면, 전기 도금(electroplating) 등을 이용하여) 트렌치의 내부 및 웨이퍼 상부의 층(23) 위에 구리 층(24)을 형성한다. 도 2c에 도시된 바와 같이, 트렌치의 상부 부분을 밀폐하는 두께에 도달할 때까지 트렌치의 측벽 위에 층(24)을 형성한다. 이 구조를 가지고, 트렌치의 하부 및 웨이퍼의 상부 표면 사이에 도전 경로를 형성하는 한편, 트렌치의 하부 근처에는 공극(void)(25)을 잔류시킨다.공극(25)은 피쳐의 내부 및 주위에 있는 여러 재료의 열팽창 계수(thermal coefficient of expansion : TCE)의 차이에 의해서 유발되는 응력을 완화하는 데 있어서 중요한 기능을 갖는다는 것을 주지해야 한다.
다음에, 바람직하게는 화학 기계적 폴리싱(chemicalmechanical polishing : CMP)에 의해 웨이퍼를 평탄화(planarized)하여, 웨이퍼의 상부 표면으로부터 층(21∼24)을 제거한다. 다음에 도 2e에 도시된 구조를 획득하기 위해서 트렌치의 상부에 있는 구리를 대략 5㎛의 깊이로 (반응성 스퍼터링(reactive sputtering) 또는 다른 편리한 프로세스를 이용하여) 에칭한다. (바람직하게는 CVD를 이용하여) 웨이퍼 위에 텅스텐 층을 증착하고, 각 트렌치의 상부 및 실리콘 웨이퍼의 노출된 표면(1p)(도 2f)에 텅스텐 층(26)을 잔류시키면서 다시 CMP를 이용하여 웨이퍼를 평탄화한다. 그러므로 트렌치 구조물(20)은 텅스텐으로 인케이싱된(encased)된 구리 금속화물을 갖는다.
다음에 표면(1p) 부근에서 웨이퍼 내부에 장치를 형성하고, 또한 칩 레벨 또는 웨이퍼 레벨 집적화를 달성하기 위해서 추가적으로 프로세싱하도록 웨이퍼를 마련한다.
Ⅱ. 칩 레벨 집적화
금속화된 트렌치 구조물(20)을 완성한 다음에 웨이퍼(1) 내에 도 3a에 개략적으로 도시된 장치(30)를 제조한다. 도 3a에 도시된 바와 같이, 웨이퍼(1)의 영역 내에서 웨이퍼의 상부 표면에 인접하게 장치를 위치시킨다. 이 실시예에서, 장치(30)는 DRAM 장치이다. 다음에 유전층(31)(전형적으로는 폴리이미드임)을 웨이퍼의 상부 위에 형성하는데, 층(31)은 그 내부에 매립된 고밀도 배선(32a∼32c)을 갖고, 또한 (예를 들면 DRAM 칩의 상부 위에 있는 PE 칩에 대해서) 외부 접속부를 형성하기 위해서 그 상부 표면에 전기적 접합 패드(electrical joining pads)(33)를 갖는다. 가능한 접속부의 예를 도 3a에 개략적으로 도시하였다. 전기적 배선은 금속화된 비아를 접합 패드(joining pad)(도전체(32a))에, 장치를 접합 패드(도전체(32b))에, 또는 장치를 비아 및/또는 접합 패드(도전체(32c))에 접속시킬 수 있다. 도전체를 포함하는 층(31)을 단일층으로서 도시하였으나, 제조를 용이하게 하기 위해서 종종 다중 층 구조로서 설계하고 제조한다는 것을 인식할 수 있을 것이다. 전형적으로 패드(pads)(33)를 Ti-W 합금, Ni 및 Au를 포함하는 다중층 구조로서 형성하지만, 또한 Cu, Co 또는 재료의 다른 조합도 포함할 수 있다.
다음에 웨이퍼(1)를 연마(grinding)하거나, CMP 또는 다른 편리한 프로세스에 의해 박형화하는 것에 의해서, 웨이퍼(1)의 하부 표면(1b) 또는 후면(도 3b)에서 금속화된 비아 구조물(20)을 노출시키게 된다. 박형화된 웨이퍼는 취급하기 곤란할 수도 있고 또는 후속적인 웨이퍼 프로세싱에 이용되는 장치에 적합하지 않을 것이다. 따라서, 특히, 웨이퍼의 최종 두께가 150㎛이하이면, 박형화 프로세스를 수행하기 전에 일시적 핸들링 플레이트를 웨이퍼에 부착하는 것이 바람직할 수 있다. 이 실시예에서, 웨이퍼 두께는 대략 100㎛ 또는 그 이하로 감소된다. 도 3b에 도시된 바와 같이, 접착제 층(layer of adhesive)(36)을 이용하여 유리 플레이트(glass plate)(35)를 층(31)의 상부 표면에 부착한다.
이 점에서 각 비아 구조물(20)은 텅스텐 층(22)이 웨이퍼의 하부 표면(lb) 위에 노출되어 있는 스루-비아이다. 절연층(insulating layer)(37)(예를 들면, 폴리이미드 등)을 표면(lb) 위에 증착하고, 비아(20)의 위치에서 그 내부에 개구(openings)(38)를 형성한다. 다음에 층(37) 위에 금속층(또는 층의 조합)을 증착하고, 금속 패드(39)가 개구(38)의 내부 및 주위에 형성되도록 패터닝한다. 전형적으로 패드(39)는 패드(33)와 유사한 구조, 즉 Ti-W 합금, Ni, 및 Au를 포함하는 다중층 구조를 갖는다. 결과적인 구조를 도 3c에 도시하였다.
다음에 본 기술 분야에서 알려진 방법을 이용하여, 패드(39) 위에서 웨이퍼의 후면에 솔더 범프(solder bumps)(41)를 형성한다. 예를 들면, 스크린(screen)을 통해서 웨이퍼에 솔더 페이스트(solder paste)를 도포하고, 증착된 솔더를 리플로우 프로세스(reflow process)로 처리할 수 있다. 도 3d는 다이싱(dicing)하고, 캐리어에 접합하도록 준비가 된 웨이퍼 구조를 도시한다.
이 실시예에서, 웨이퍼를 칩(44) 내부로 다이싱하는 한편, 도 3e에 도시된 바와 같이 유리 핸들링 플레이트(glass handling plate)(35)를 그대로 유지한다. 이와 다르게, 다이싱 프로세스는 플레이트(35)의 다이싱을 포함할 수 있다(그에 따르면 접합 프로세스에서 개별 칩의 핸들링을 필요로 함). 칩을 캐리어(45)에 접합하고, 캐리어의 상부 표면에서 솔더 범프(41)를 전형적으로 금속 패드(도시하지 않음)에 접속시킨다. 캐리어(45)는 다른 칩, 세라믹 기판, 회로 기판 등일 수 있다.
접합 프로세스 이후에, 칩에서 일시적 핸들링 플레이트(35)를 제거한다. 이는 도 3e에 개략적으로 도시된 바와 같이 레이저 융제 프로세스(laser ablationprocess)에 의해서 편리하게 수행할 수 있다. 유리 플레이트(35)에 입사되는 레이저 방사(46)는 플레이트를 통과하고 플레이트 및 접착제 층(36) 사이의 인터페이스를 융제(ablating)한다. 이는 플레이트가 층(36)으로부터 박리(delamination)되게 하여, 플레이트(35)를 제거할 수 있다. 다음에 접합 패드(33)가 노출되도록 잔류된 접착제를 세정한다.
도 3f에 도시된 바와 같이, PE 칩을 DRAM 칩의 접합 패드(33)에 접착시키는 것에 의해 DRAM 칩(44) 및 PE 칩(54)의 수직 집적화를 달성한다. PE 칩(54)에서, 프로세싱 장치(50)를 웨이퍼 내에 제조하거나, 그렇지 않으면 도 3f에서 반복되는 참조 부호에 의해서 나타낸 유사한 구조를 가지고 위에서 언급된 동일한 방법에 따라 PE 칩을 마련한다. 특히, 칩(54)의 상부 표면 위의 접합 패드(33)를 이용하여, DRAM 칩 및 복수의 PE 칩을 포함하는 수직적으로 집적된 구조물(55)로의 외부 접속부를 형성할 수 있다.
이와 다르게, 도 3g에 도시된 바와 같이, PE 칩은 수직 스루-비아 접속부가 없는 종래의 칩(56)(기판(52) 및 배선 층(31) 내에 장치(51)를 가짐)일 수 있다. 이 경우에 PE 칩(56)은 칩(44)(수직 스루-비아 접속부를 가짐)에 접합되어 집적형 구조물(57)을 형성한다.
Ⅲ. 웨이퍼 레벨 집적화
본 발명의 이 실시예에서, 웨이퍼 내에 금속화된 스루-비아를 형성하고, 스터드/비아 상호 접속부를 이용하여 다른 웨이퍼를 접속시킨다.
도 4a에서는, 웨이퍼(1)가 금속화된 트렌치 구조물(20) 및 그 내부에 제조된 장치(30)(예를 들면 DRAM 장치)를 갖고, 웨이퍼의 상부에 있는 유전층(31)이 전기적 배선을 포함하고 그 위에 패드(33)를 갖는다(도 3a와 비교). 도 2a 내지 도 2f를 참조하여 위에서 설명된 바와 같이 트렌치 구조물을 형성한다. 웨이퍼는 층(31)을 피복하고, 전형적으로는 폴리이미드인 유전층(61)을 갖는다. 층(61)은 그 내부에 형성된 비아 개구(via openings)(62)를 가지고, 패드(33)를 노출시킨다. 전방 표면(65f)부근에 장치(60)(예를 들면 PE 장치)를 갖는 다른 웨이퍼(65)는, 스터드(66)로의 전기적 접속을 위한 고밀도 배선(64)과 함께 그 위에 형성된 유전층(63)을 갖는다. 도 4a에 도시된 바와 같이, 장치(60)를 스터드(66)에 접속하고, 스터드는 비아(62)에 대응된다.
다음에 도 4b에 도시된 바와 같이, 패드(33)로의 전기적 접속을 형성하는 스터드(66)를 가지고 웨이퍼(1)와 웨이퍼(65)를 함께 접합한다(도 1b를 참조하여 위에서 논의된 바와 같이, 스터드 위의 솔더층(solder layer) 및/또는 폴리이미드층 위의 접착제를 이용하는 것에 의해서 이 접합을 용이하게 할 수 있음). 그러므로 결과적인 웨이퍼 구조물(70)은 상호 접속된 장치를 포함하며, 웨이퍼(1) 및 웨이퍼(65)는 서로 다른 장치 타입(DRAM 및 PE 장치 등)을 가질 수 있고/또는 상이한 재료(Si, SiGe, GaAs 등)일 수 있다는 것을 주지해야 한다.
다음에 위의 실시예에서와 같이 트렌치 구조물(20)이 스루-비아가 되도록 웨이퍼(1)를 박형화한다(도 4c, 도 3b와 비교). 웨이퍼(1)를 박형화하는 동안에 웨이퍼(65)는 핸들링 웨이퍼(handling wafer)로서 기능할 수 있다는 것을 주지해야한다. 이와 다르게, 표면(65b)의 뒷면으로 확장되는 스루-비아를 가지도록 웨이퍼(65)를 프로세싱할 수도 있는데, 이 경우에 웨이퍼(65)는, 웨이퍼(65)를 웨이퍼(1)에 결합시키기 전에 후속적으로 제거되는 일시적 핸들링 플레이트(도시하지 않음)에 결합시킬 필요가 있을 것이다.
위의 실시예에서와 같이, 절연층(37)(예를 들면, 폴리이미드 등)을 표면(1b) 위에 증착하고, 그 내부에 개구를 형성한다. 다음에 패드(39)를 형성하여 스루-비아로의 접속을 형성하고, 솔더 범프(41)를 패드에 접착한다(도 4d).
다음에 웨이퍼 구조물(70)을 생성되는 결합된 칩(74)(예를 들면, 결합된 DRAM/PE 칩)에 다이싱하고, 이 결합된 칩(74)을 도 4e에 도시된 바와 같이 캐리어(45)에 접합시킨다. 이 시점에서, 웨이퍼(65)를 위해 이용되는 임의의 일시적 핸들링 플레이트를 제거한다. 웨이퍼(65)가 후방 표면(65b)으로의 스루-비아를 가지면, 칩(74)의 상부 표면으로의 전기적 접속이 이루어질 수 있다는 것을 인식할 수 있을 것이다. 따라서, 추가적인 수직 집적화를 달성할 수 있다.
산업적 이용 가능성
본 발명은 일반적으로 반도체 장치 제조에 이용할 수 있으며, 칩의 후면 내의 비아를 통해서 외부 접속부를 형성하는 장치 집적화를 위한 프로세스를 제공하는 것에 의해서, 접속부가 와이어본딩 공간 조건에 의해 제한되지 않게 한다. 본 발명은 값비싼 딥 비아 에칭 프로세스 없이 기판 내에 스루-비아를 형성한다는 점에서 중요한 이점을 제공한다. 비아 치수를 매우 높은 충실도(fidelity)로 유지할수 있고, 그에 따라 고밀도의 스루-비아가 될 수 있게 한다. 또한, 수직 스터드/비아 상호 접속부를 이용하면, 위에서 설명된 고도로 정밀한 측방향 칩 배치와 유사하게, 3차원의 고도로 정밀한 칩 배치를 가능하게 한다.
본 발명을 특정한 실시예에 대해서 설명하였으나, 위의 설명의 관점에서, 당업자들에게 있어 여러 대안, 수정 및 변경이 명백하리라는 것은 확실하다. 따라서, 본 발명은 본 발명의 범주 및 정신에 속하고, 이하의 청구항에 속하는 이러한 모든 대안, 수정 및 변경을 포함하고자 하는 것이다.
Claims (12)
- 상부 표면 및 하부 표면을 갖는 기판을 포함하는 반도체 구조물의 제조 방법에 있어서,상기 기판(1)의 상기 상부 표면 내에 피쳐(feature)(2)를 형성하는 단계와,도전 경로(conducting path)를 형성하도록 상기 피쳐 내에 금속(24)을 증착하는 단계와,상기 기판의 상기 상부 표면을 피복하는 층(31)을 형성하는 단계-상기 층은 전기적 도전체(electrical conductor)(32a, 32b, 32c) 및 상기 층의 상부 표면 위에 제 1 도전 패드(conducting pad)(33)를 포함하고, 상기 제 1 도전 패드는 상기 피쳐에 전기적으로 접속됨-와,플레이트(plate)(35)를 상기 층에 부착하는 단계와,상기 기판을 그의 상기 하부 표면(1b)에서 박형화(thinning)하는 것에 의해 상기 피쳐의 바닥부를 노출시키는 단계와,상기 기판의 상기 하부 표면 위에 제 2 도전 패드(39)를 형성하여 상기 피쳐의 상기 바닥부로의 전기적 접속을 형성하도록 하며, 그에 의해 상기 피쳐를 통해 상기 제 1 도전 패드 및 상기 제 2 도전 패드가 전기적으로 접속되게 하는 단계를 포함하는 반도체 구조물의 제조 방법.
- 제 1 항에 있어서,상기 기판의 상기 상부 표면에 인접한 상기 기판의 영역 내에 반도체 장치(30)를 제조하는 단계를 더 포함하는 반도체 구조물의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 증착 단계는 상기 피쳐 내에 공극(void)(25)을 형성하도록 금속을 증착하는 단계를 더 포함하는 반도체 구조물의 제조 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 반도체 구조물은 수직 전기적 접속부(vertical electrical connection)-상기 수직 전기적 접속부를 통해 상기 제 1 도전 패드와 상기 제 2 도전 패드를 접속함-를 갖는 제 1 칩(44)을 포함하고,상기 제 2 칩이 상기 제 1 칩의 상부에 배치되고, 상기 제 1 칩 및 상기 제 2 칩이 수직적으로 집적되도록, 상기 수직 전기적 접속부를 이용하여 제 2 칩(54)을 상기 제 1 칩에 접속하는 단계를 더 포함하는 반도체 구조물의 제조 방법.
- 제 4 항에 있어서,상기 제 1 칩은 DRAM 장치(30)를 포함하고 상기 제 2 칩은 프로세서(processor)(50)를 포함하는 것을 특징으로 하는 반도체 구조물의 제조 방법.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 박형화 단계는 상기 기판의 두께를 대략 100㎛미만으로 감소시키는 것을 특징으로 하는 반도체 구조물의 제조 방법.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,상기 플레이트(35)는 일시적 핸들링 플레이트(temporary handling plate)이고, 상기 플레이트를 분리시키는 단계를 더 포함하는 반도체 구조물의 제조 방법.
- 상기 플레이트는 융제 방사(ablating radiation)에 대해 투과성이며, 상기 분리 단계는 상기 플레이트를 통해 투과된 융제 방사(36)를 이용하여 상기 층과 상기 플레이트 사이의 인터페이스를 융제(ablating)하는 단계를 더 포함하는 반도체구조물의 제조 방법.
- 제 4 항에 있어서,상기 제 2 칩(54)은 다른 수직 전기적 접속부 및 상기 칩의 상부 표면 위에 도전 패드(33)를 포함하는 것을 특징으로 하는 반도체 구조물의 제조 방법.
- 제 1 항에 있어서,상기 플레이트는 반도체 웨이퍼(65)이고,상기 기판의 상기 상부 표면을 피복하는 상기 층(31)은 제 1 층으로서의 특징을 가지며,상기 플레이트의 상기 부착 단계는,상기 제 1 층 위에 제 2 층(61)을 형성하는 단계와,상기 제 2 층 내에 비아(via)(62)를 형성하여 상기 제 1 도전 패드(33)를 노출하는 단계와,상기 반도체 웨이퍼 위에 스터드(stud)(66)를 형성하는 단계와,상기 비아에 대해 상기 스터드를 정렬하는 단계와,상기 스터드(66)가 상기 제 1 도전 패드(33)와 전기적 접속을 이루도록 상기 반도체 웨이퍼를 상기 제 2 층에 접속하는 단계를 포함하는 반도체 구조물의 제조 방법.
- 제 10 항에 있어서,상기 기판의 상기 상부 표면에 인접한 상기 기판의 영역 내에 제 1 반도체 장치(30)를 제조하는 단계와,상기 부착 단계 이전에 상기 반도체 웨이퍼 내에 제 2 반도체 장치(60)를 제조하는 단계를 더 포함하는 반도체 구조물의 제조 방법.
- 제 11 항에 있어서,상기 제 1 층을 통해서 상기 제 1 반도체 장치를 상기 제 1 도전 패드에 접속시키고, 상기 제 2 반도체 장치를 상기 스터드에 접속시키는 것에 의해서, 그 사이에 수직 전기적 접속을 제공하는 반도체 구조물의 제조 방법.
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