KR20030040109A - 고체 촬상 장치 및 이를 이용한 카메라 모듈 - Google Patents

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Abstract

n형의 제1 반도체 영역의 표면 영역에는, n형의 소스 영역 및 드레인 영역이 상호 이격하여 형성되어 있다. 또한, 제1 반도체 영역의 표면 영역에는, 드레인 영역과 접속된 n형의 제2 반도체 영역이 형성되어 있다. 제2 반도체 영역 하부의 제1 반도체 영역 내에 형성되며, 제2 반도체 영역과 전기적으로 접속되고, 입사광에 따른 신호 전하를 축적하는 p형의 제3 반도체 영역이 형성되어 있다. 상기 드레인 영역과 소스 영역 사이의 제1 반도체 영역의 표면 영역에는 p형의 제4 반도체 영역이 형성되어 있다. 그리고, 이들 소스 영역, 드레인 영역, 제2 반도체 영역 및 제3 반도체 영역에 의해 화소가 구성되며, 이 화소에서의 신호 전하의 축적 기간, 신호 판독 기간 및 신호 전하의 배출 기간에, 각각 서로 다른 전압이 드레인 영역에 공급된다.

Description

고체 촬상 장치 및 이를 이용한 카메라 모듈{SOLID-STATE IMAGING DEVICE AND CAMERA MODULE USING THE SAME}
본 발명은 증폭형의 고체 촬상 장치에 관한 것으로, 특히, 입사광에 따라서 임계값이 변조되는 접합 게이트형 전계 효과 트랜지스터를 화소로서 이용한 임계값 변조형의 고체 촬상 장치에 관한 것이다.
최근, 화소마다 전하 검출 회로를 설치한, 증폭형이라 불리우는 고체 촬상 장치의 개발이 활발히 행해지고 있다. 그 중에서도, 임계값 변조형이라 불리우는 고체 촬상 장치가 주목받고 있다. 이 고체 촬상 장치에서는, 접합형의 전계 효과 트랜지스터(이하, FET라 함)를 포함하는 화소가 여러개 매트릭스형상으로 배치된다. 그리고, 빛이 입사함으로써 각 화소에서 신호 전하가 발생하고, 이 신호 전하가 각 화소에서 일정 시간 축적된다. 각 화소에서는, 신호 전하의 축적량에 대응한 전위 또는 임계값의 변화가 각 화소 내의 FET의 채널 영역 내에 일어난다. 그리고, 여러개의 화소가 소정의 순서에 따라서 순차적으로 주사되어, 예를 들면 소스 팔로워형의 전위 검출 수단에 의해 화상 신호가 순차적으로 판독된다.
이러한 임계값 변조형의 고체 촬상 장치로서, 종래에는, 예를 들면 특개평8-78653호 공보의 도 14에 개시되어 있는 구조의 것이 알려져 있다.
도 1은 종래 장치의 1 화소분의 소자의 단면 구조를 도시하고 있다. p형 기판(71) 상에는 n형층(72)이 형성되고, 또한 n형층(72)의 표면에는 p+형의 접합 게이트(73)를 사이에 두고 n+형의 드레인 영역(74)과 소스 영역(75)이 형성되어 있다. 또한, 접합 게이트(73)에 인접하여 전하 리세트용의 MOS형 게이트 전극(76)이 형성되어 있다.
이 고체 촬상 장치에서, 빛이 입사됨으로써 광전 변환에 의해 전자-정공쌍이 발생한다. 발생한 전자-정공쌍 중의 전자는 드레인 영역(74)으로 유출되고, 정공은 접합 게이트(73)에 축적되어 신호 전하가 된다. 접합 게이트(73)는 부유 상태이기 때문에, 축적된 신호 전하에 따라서 접합 게이트(73)의 전위가 변화하고, 그것에 따라 n형층(72)의 전위가 변화하며, 이것이 소스의 전위 또는 전류 변화로서 판독된다.
도 1에 도시한 고체 촬상 장치는, 전하 결합 소자(CCD)형의 것에 비하여 구조가 간단하고, 미세화에 적합한 잠재적인 유리함을 갖고 있다. 그러나, 반드시 광범위하게 응용되어 있다고 하기는 어렵다. 그 이유는 이하와 같다.
즉, 신호 전하를 축적하는 접합 게이트(73)가 p형 불순물을 고농도로 함유하는 p+형 영역으로 이루어지며, 또한 접합 게이트(73)는 전위적으로 부유 상태로 된다. 이 때문에, MOS형 게이트 전극(76)을 온 상태로 하여, 접합 게이트(73)에 축적된 신호 전하를 p형 기판(71)으로 배출할 때, 접합 게이트(73)로부터 배출되지 않고 남는 백그라운드 전하가 존재한다. 이 백그라운드 전하량은, MOS형 게이트 전극(76)의 온 저항의 열 잡음을 반영한 소위 kTC 잡음에 의해 배출 동작마다 변화한다. 따라서, 신호 전하가 리세트된 후에도, 접합 게이트(73)에는 백그라운드 전하가 남는다. 이 백그라운드 전하에는 잡음 전하분이 중첩되고, 이것이 노이즈로서 판독 신호에 나타난다.
따라서, 백그라운드 전하의 영향을 낮게 하기 위해서, 접합 게이트(73)에서의 p형 불순물의 농도를 내리는 것이 고려된다. 그러나, 이 경우에는, 칩 표면의 하전 상태에 의해 동작이 불안정하게 될 뿐만 아니라, 접합 게이트(73)와 n형층(72) 사이의 용량값이 저하하여, 충분한 양의 신호 전하를 축적할 수 없게 되기 때문에, 포화 전하량이 저하한다는 문제가 생긴다. 따라서, 종래에는 포화 전하량이 저하한다는 문제를 해소하는 것이 요구되고 있다.
본 발명은 상기한 바와 같은 사정을 고려하여 이루어진 것으로, 그 목적은, 구조가 간단하며, 미세화에 적합하다는 특징을 구비할 뿐만 아니라, 판독 신호에 포함되는 노이즈를 억제할 수가 있고, 또한, 충분한 포화 전하량을 갖는 고체 촬상 장치를 제공하는 것이다.
도 1은 종래의 임계값 변조형의 고체 촬상 장치에서 사용되는 화소의 소자 구조를 도시한 단면도,
도 2는 본 발명의 제1 실시예에 따른 고체 촬상 장치의 전체의 회로도.
도 3은 도 2의 고체 촬상 장치의 1개의 화소의 소자 구조를 도시한 패턴 평면도.
도 4는 도 3의 화소의 단면도.
도 5는 도 3의 화소의 도 4와는 다른 단면도.
도 6은 도 2의 고체 촬상 장치에서의 주요 신호의 파형도.
도 7은 도 6의 파형도에서의 t1∼t4의 각 타이밍 시에, 도 5에서의 C-C'에 따라 취한 단면에서의 전위 상태를 도시한 도면.
도 8은 본 발명의 제2 실시예에 따른 고체 촬상 장치의 전체의 회로도.
도 9는 도 8의 고체 촬상 장치의 1개의 화소의 소자 구조를 도시한 패턴 평면도.
도 10은 도 9의 화소의 단면도.
도 11은 도 8의 고체 촬상 장치에서의 주요 신호의 파형도.
도 12는 도 11의 신호 파형도에서의 t1∼t4의 각 타이밍 시에, 도 10의 D-D'선에 따라 취한 단면에서의 전위 상태를 도시한 도면.
도 13은 도 10에서의 E-E'선 및 F-F'선에 따라 취한 단면에서의 전위 상태를 도시한 도면.
도 14는 도 10에서의 MOS형 게이트 전극 부근의 전위의 모습을 이차원적으로 도시한 도면,
도 15는 도 14와는 다른 타이밍에, 도 10의 MOS형 게이트 전극 부근의 전위의 모습을 이차원적으로 도시한 도면.
도 16은 본 발명의 제3 실시예에 따른 화소의 소자 구조를 도시한 패턴 평면도.
도 17은 도 16의 화소의 단면도.
도 18은 도 16의 화소의 도 17과는 다른 단면도.
도 19는 도 16에 도시한 화소의 판독 개시 직후의 t3의 타이밍에, MOS형 게이트 전극 부근의 전위의 모습을 이차원적으로 도시한 도면,
도 20은 제1 내지 제3 실시예에서 기생 채널 방지의 효과를 개념적으로 도시한 도면.
도 21은 제3 실시예의 제1 변형예에 따른 화소의 소자 구조를 도시한 패턴 평면도.
도 22는 제3 실시예의 제2 변형예에 따른 화소의 MOS형 게이트 전극 근방의 소자 구조를 도시한 단면도.
도 23은 본 발명의 제4 실시예에 따른 고체 촬상 장치의 전체 회로도.
도 24는 도 23의 고체 촬상 장치의 1개의 화소의 소자 구조를 도시한 패턴 평면도.
도 25는 도 24의 화소의 단면도.
도 26은 도 24의 화소의 다른 단면도.
도 27은 도 24의 고체 촬상 장치에서의 주요한 신호의 파형도.
도 28은 도 27의 파형도에서의 t1∼t4의 각 타이밍 시에, 도 25에서의 C-C'선 및 D-D'선에 따라 취한 단면에서의 전위 상태를 도시한 도면,
도 29는 제5 실시예에 따른 화소의 소자 구조를 도시한 패턴 평면도.
도 30은 도 29의 화소의 단면도.
도 31은 도 29의 화소의 다른 단면도.
도 32는 도 29에 도시한 화소를 갖는 고체 촬상 장치에서의 주요한 신호의 파형도.
도 33은 도 32의 파형도에서의 t1∼t4의 각 타이밍 시에, 도 30의 단면도에서의 D-D'선, E-E'선 및 F-F'선에 따라 취한 단면에서의 전위 상태를 도시한 도면.
도 34는 본 발명의 제6 실시예에 따른 고체 촬상 장치의 전체 회로도.
도 35는 도 34의 고체 촬상 장치의 1개의 화소의 소자 구조를 도시한 패턴 평면도.
도 36은 도 35의 화소의 단면도.
도 37은 도 35의 화소의 다른 단면도.
도 38은 도 35의 화소의 또 다른 단면도.
도 39는 도 35의 화소의 또 다른 단면도.
도 40은 도 34의 고체 촬상 장치에서의 주요한 신호의 파형도.
도 41은 도 40의 신호 파형도에서의 t1∼t4의 각 타이밍 시에, 도 37의 E-E'선, F-F'선, G-G'선에 따라 취한 단면에서의 전위 상태를 도시한 도면.
도 42는 도 35에서의 A-A' 단면에서의 전위의 모습을 이차원적으로 도시한 도면.
도 43은 도 42와는 다른 타이밍에서, 도 35에서의 A-A' 단면에서의 전위의 모습을 이차원적으로 도시한 도면.
도 44는 제1 내지 제6 실시예에 따른 고체 촬상 장치를 이용한 전자 카메라의 제어 회로의 개략적인 블록 구성도.
도 45의 (a) 및 (b)는 도 44에 도시한 고체 촬상용 집적 회로 칩 및 DSP용 집적 회로 칩을 렌즈 등과 함께 모듈화한 카메라 모듈의 평면도 및 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 화소
12 : 화소 열 선택 회로
14 : 임피던스 변환 회로
19 : 화소 행 선택 회로
20 : 기판
21 : n형 웰 영역
22 : 드레인 영역
23 : 소스 영역
24 : n형 확산 영역
25 : p형 확산 영역
26 : p형 매립 영역
28 : 층간 절연막
본 발명의 하나의 양태에 따르면, 반도체 기판과, 상기 반도체 기판 내에 형성된 복수의 화소로서, 상기 복수의 화소는 각각 신호 전하의 축적 기간, 신호 판독 기간 및 신호 전하의 배출 기간을 갖고, 상기 복수의 화소는 각각, 상기 반도체 기판 상에 형성된 제1 도전형의 제1 반도체 영역과, 상기 제1 반도체 영역의 표면 영역에 형성된 제1 도전형의 소스 영역과, 상기 제1 반도체 영역의 표면 영역에 상기 소스 영역과 상호 이격하여 형성되고, 상기 화소에서의 신호 전하의 축적 기간, 신호 판독 기간 및 신호 전하의 배출 기간에 각각 다른 전압이 공급되는 제1 도전형의 드레인 영역과, 상기 드레인 영역과 접속되고, 상기 제1 반도체 영역의 표면 영역에 형성된 제1 도전형의 제2 반도체 영역과, 상기 제2 반도체 영역 하부의 상기 제1 반도체 영역 내에 형성되며, 또한 상기 제2 반도체 영역과 전기적으로 접속되고, 입사광에 따른 신호 전하를 축적하는 상기 제1 도전형과는 반대 도전형인 제2 도전형의 제3 반도체 영역과, 상기 소스 영역과 드레인 영역 사이의 상기 제1 반도체 영역의 표면 영역에 형성된 제2 도전형의 제4 반도체 영역을 갖는 복수의 화소를 갖는 고체 촬상 장치가 제공되어 있다.
본 발명의 추가적인 목적 및 장점은 아래의 상세한 설명에 의해 명백해질 것이다.
이하, 도면을 참조하여 본 발명을 실시예에 의해 상세히 설명한다. 또, 전체 도면에 걸쳐 대응하는 개소에는 동일한 부호를 붙이고, 중복된 설명은 생략한다.
[제1 실시예]
도 2는 본 발명의 제1 실시예에 따른 고체 촬상 장치의 전체의 회로도이다. 또, 도 2에서는, 설명을 간략화하기 위해 3×3의 9화소로 이루어지는 이차원의 고체 촬상 장치의 경우를 예시하고 있지만, 그 이상의 수의 화소가 설치되어 있어도 된다.
도 2에서, 각각 접합형의 FET로 이루어지는 복수(본 예에서는 9개)의 화소(1)가 행렬형상으로 배치되어 있다. 동일 행의 각 3개의 화소(1)의 드레인 및 게이트는, 복수(본 예에서는 3개)의 선택선(2∼4) 중 대응하는 1개에 공통으로 접속되어 있다. 상기 선택선(2∼4)은, 화소 행의 선택 시에 소정의 펄스 신호를 출력하는 예를 들면 시프트 레지스터 등으로 이루어지는 화소 행 선택 회로(5)에 접속되어 있다.
또한, 동일 열의 각 3개의 화소(1)의 소스는, 복수(본 예에서는 3개)의 신호선(6∼8) 중 대응하는 1개에 공통으로 접속되어 있다. 상기 신호선(6∼8)에는, 신호선 선택을 위한 스위치용의 N채널 MOS 트랜지스터(9N∼11N) 각각의 일단이 접속되어 있고, 이들 MOS 트랜지스터(9N∼11N)의 타단은 공통으로 접속되어 있다. 또한, 상기 MOS 트랜지스터(9N∼11N)의 게이트는, 화소 열의 선택 시에 소정의 펄스 신호를 출력하는 예를 들면 시프트 레지스터 등으로 이루어지는 화소 열 선택 회로(12)에 접속되어 있다. 상기 MOS 트랜지스터(9N∼11N)의 공통 접속점과 접지 전위 사이에는 전류원(13)이 접속되어 있다. 또한, MOS 트랜지스터(9N∼11N)와 전류원(13)과의 공통 접속점에는, 판독 신호를 출력하기 위한 임피던스 변환 회로(14)가 접속되어 있다.
도 2에 도시한 고체 촬상 장치는 반도체 기판 상에 집적하여 형성되어 있다. 또, 특별히 도시하지 않았지만, 각 화소의 오프셋 보상용의 보상 회로나, 임피던스변환 회로(14)의 출력을 A/D 변환하는 등의 각종 신호 처리를 행하는 신호 처리 회로가 동일한 반도체 기판 상에 집적되어 있다.
도 2에 도시한 고체 촬상 장치에서, 빛이 입사함으로써 각 화소(1)에서 각각의 광량에 따른 신호 전하가 축적된다. 축적된 신호 전하량에 따라서 각 화소(1)의 임계값 전압이 변화한다. 그리고, 선택선(2∼4) 중 어느 하나에 화소 행 선택 회로(5)로부터 출력되는 펄스 신호가 인가됨으로써 화소 행이 선택되고, 또한 MOS 트랜지스터(9N∼11N)의 게이트 중 어느 하나에 화소 열 선택 회로(12)로부터 출력되는 펄스 신호가 인가되고, 그 MOS 트랜지스터가 온 상태로 됨으로써 화소 열이 선택되며, 이에 따라 1개의 화소(1)가 선택된다. 이 때, 도 2에서 화살표로 나타낸 바와 같이, 선택선(본 예에서는 선택선(4))으로부터 선택 화소를 경유하고, 다시 신호선(본 예에서는 신호선(7))과 온 상태인 MOS 트랜지스터(본 예에서는 MOS 트랜지스터(10N))를 경유하여 전류원(13)에 이르는 전류 패스가 형성되어, 선택 화소의 임계값 전압에 따른 신호가 임피던스 변환 회로(14)를 경유하여 출력된다.
도 3은 도 2에서의 1개의 화소(1)의 소자 구조를 도시한 패턴 평면도이고, 도 4 및 도 5는 도 3의 다른 단면도이다.
p형의 반도체 기판(20)의 표면 영역에는 n형의 웰 영역(21)이 형성되어 있다. 상기 기판(20)에는 접지 전위가 공급되어 있다. 또한, n형 웰 영역(21)의 표면 영역에는, 각각 n+형의 확산 영역으로 이루어지는 드레인 영역(22)과 소스 영역(23)이 상호 이격하여 형성되어 있다. 또한, n형 웰 영역(21)의 표면 영역에는, 상기 드레인 영역(22)과 접속되고, 상기 소스 영역(23)의 방향으로 연장된 n형의 확산 영역(24)이 형성되어 있다. 이 n형 확산 영역(24)은 도 2에서의 화소(1)를 구성하는 접합형 FET의 접합 게이트에 해당하는 것으로, 드레인 영역(22)보다도 확산 깊이가 얕게 되도록 형성되어 있다. 또한, 상기 n형 확산 영역(24)과 소스 영역(23) 사이의 n형 웰 영역(21)의 표면 영역에는, 기생 채널 방지용의 p형의 확산 영역(25)이 형성되어 있다. 또한, 상기 n형 확산 영역(24) 하부의 웰 영역(21) 내에는, n형 확산 영역(24)과 접하도록 신호 전하 축적용의 p형의 매립 영역(26)이 형성되어 있다.
상기 소스 영역(23)은, 도 3에서의 일점쇄선으로 구획된 화소 영역의 거의 중앙에 배치되어 있다. 상기 p형 확산 영역(25)은, 이 소스 영역(23)을 둘러싸 록 배치되어 있다. 또한, 상기 드레인 영역(22) 및 이것에 접속된 n형 확산 영역(24)은 상기 p형 확산 영역(25)을 둘러싸도록 배치되어 있다. 또한, 상기 드레인 영역(22)은, 도 3에서의 가로방향에서 인접하는 일행분의 화소에서 공통이 되도록 연장되어 형성되어 있다.
또한, 상기 n형 웰 영역(21)은, 도 3에 도시한 바와 같이 드레인 영역(22)의 연장 방향과 평행한 방향으로 연장 형성된 소자 분리 영역(27)에 의해, 행 방향에서 상호 분리되어 있다.
상기 n형 웰 영역(21) 상에는 층간 절연막(28)이 형성되어 있다. 또한 이 층간 절연막(28) 상에는, 도 2에 도시한 신호선(6∼8)에 상당하는 배선층(29)이 형성되어 있다. 그리고, 상기 층간 절연막(28)에 대하여, 상기 소스 영역(23)의 표면에 통하는 개구부가 형성되고, 그 개구부 내에는 소스 영역(23)과 배선층(29)을접속하는 컨택트(30)가 형성되어 있다.
또, 상기 층간 절연막(28) 상에는, 입사된 광을 집광하기 위한 마이크로렌즈가 각 화소마다 형성되어 있지만, 설명의 간략화를 위해 도시는 생략하였다.
이러한 단면 구조를 갖는 화소에서, 온 칩의 마이크로렌즈에 의해 집광된 입사광이 조사됨으로써, n형 확산 영역(24)과 그 하부의 p형 매립 영역(26)으로 이루어지는 포토다이오드와, n형 웰 영역(21)과 p형 매립 영역(26)으로 이루어지는 포토다이오드에 의해 광전 변환이 행해져서, 전자-정공쌍이 발생한다. 발생한 전자-정공쌍 중의 전자는 직접적으로, 혹은 n형 웰 영역(21)을 드리프트한 후에, 드레인 영역(22)을 통해 외부로 유출된다. 다른 쪽의 정공은 p형 매립 영역(26)에 축적되고, 적분된다. 이 정공의 축적량은 입사광의 강도와 적분 시간과의 곱에 대응한 것으로 된다. 또한, 정공의 축적량에 따라서 각 화소의 임계값 전압이 변조된다.
그리고, 정공의 적분 후에 화소 행 선택 회로(5) 및 화소 열 선택 회로(12)에 의해 각 화소가 순차적으로 주사되고, 각 화소의 임계값 전압의 변화가 신호로서 판독된다. 화소로부터의 신호 판독 후에는, 각 화소에 축적되어 있는 정공이 기판(20)으로 배출되고, 리세트 동작이 행해진다.
도 6은, 도 2에 도시한 고체 촬상 장치에서의 주요 신호의 파형도이다. 도 6에서, 신호 S2, S3, S4는 화소 행 선택 회로(5)로부터 출력되어, 선택선(2∼4)에 인가되는 펄스 신호의 파형을 나타내고, 신호 S9N, S10N, S11N는 화소 열 선택 회로(12)로부터 출력되어, MOS 트랜지스터(9N, 10N, 11N)의 게이트에 인가되는 펄스 신호의 파형을 나타내며, 신호 OUT는 임피던스 변환 회로(14)로부터 출력되는 신호의 파형을 나타내고 있다. 도 6에 도시한 바와 같이, 선택선(2∼4)에는 VL, VM, VH의 3치의 전압을 갖는 펄스 신호가 인가된다. 상기 3치의 전압 중 VL이 가장 낮고, VM은 VL보다도 높으며, VH는 VM보다도 높다.
다음에, 도 6을 참조하여 도 2의 고체 촬상 장치의 동작을 설명한다.
모든 화소로부터 신호를 판독하는 기간을 1 프레임 주기라 칭하고, 1 프레임 주기는 선택선(2∼4)의 신호가 VH로부터 VL로 하강한 후에 다음에 VH로부터 VL로 하강하기까지의 기간이다. 1 프레임 주기에서, 선택선(2∼4)의 신호 S2∼S4가 VL인 기간은 정공의 축적 기간이고, VM인 기간은 각 화소의 임계값 전압의 변화가 신호로서 판독되는 판독 기간이며, 또한 VH인 기간은 각 화소에서 적분된 정공을 배출하는 리세트 기간이다.
예를 들면, 선택선(2)의 신호 S2가 VM인 기간에서는, 이 선택선(2)에 접속되어 있는 행 내의 3개의 화소(1)가 선택된다. 이 기간에 신호 S9N이 고레벨로 됨으로써 MOS 트랜지스터(9N)가 온 상태로 되어 화소 열이 선택되고, 신호선(6)을 경유하여, 선택 행 및 선택 열의 화소(1)를 통해 전류원(13)에 전류가 흐른다. 그리고, 선택 화소의 임계값 전압에 따른 신호가 임피던스 변환 회로(14)를 경유하여 신호 OUT로서 출력된다. 또한, 신호 S10N, S11N가 순차적으로 고레벨로 됨으로써 MOS 트랜지스터(10N, 11N)가 순차적으로 온 상태로 되고, 다른 화소 열이 순차적으로 선택되며, 신호선(7, 8)을 경유하여 선택 열의 대응하는 화소(1)를 통해 전류원(13)에 전류가 흘러, 선택 화소의 임계값 전압에 따른 신호가 임피던스 변환 회로(14)를 경유하여 신호 OUT로서 출력된다. 이러한 동작이 화소 행을 바꿔 순차적으로 행해짐으로써, 모든 화소로부터 신호가 판독된다.
또한, 각 화소 행에서의 각 3개의 화소로부터의 신호 판독 후에는, 선택선(2∼4)의 신호 S2∼S4가 VH로 되고, 이들 각 3개의 화소로부터 정공이 배출되어 리세트 동작이 행해져, 다음의 정공의 축적에 대비한다.
도 7은, 도 6의 파형도에서의 t1∼t4의 각 타이밍 시에, 도 5에서의 C-C '선에 따라 취한 단면에서의 전위 상태를 도시한다. 다음에, 각 화소에서의 정공의 축적 동작, 신호 판독 동작 및 리세트 동작을, 도 7의 전위 도면을 참조하여 상세히 설명한다.
선택선(4)에 인가되는 펄스 신호 S4의 전압값이 VL로 변화한 직후의 축적 기간의 개시 직후의 t1의 타이밍의 시에는, 상기한 바와 같이 입사광에 따라서 발생한 전자-정공쌍 중의 정공이 p형 매립 영역(26)에 축적되고, 적분되어 간다. 그에 수반하여 p형 매립 영역(26)의 전위는 낮아져 간다. 또한, 그에 수반하여, p형 매립 영역(26) 하부의 n형 웰 영역(21)에서의 전위도 변조되어, 낮아져 간다. 축적 기간의 종료 직전의 t2의 타이밍 시에는, n형 웰 영역(21)에서의 전위는 t1의 타이밍의 시간보다도 낮아져 있다.
다음에, 판독 기간이 개시되고, 선택선(4)에 인가되는 펄스 신호 S4가 VM으로 변화하면, 이에 수반하여 전체의 전위가 (VM-VL)에 비례하여 낮아진다. 단, p형 기판(20)은 접지 전위에 고정되어 있으므로, 기판(20)의 전위는 일정하며 변화하지 않는다. 이 후, 신호 S9가 고레벨로 되고, 도 2에서의 MOS 트랜지스터(9N)가 온 상태로 되면, 동일 열의 3개의 화소 중, n형 웰 영역(21)의 전위가 가장 낮은화소를 경유하여, 정전류원(13)을 통해 전자 전류가 흐른다. 이 때, 선택선(4)을 제외한 다른 선택선(2, 3)에는 VL이 인가되어 있는 데 대하여, 선택선(4)에는 VM이 인가되어 있으며, 선택선(4)에 접속되어 있는 화소의 n형 웰 영역(21)의 전위가 가장 낮게 되어 있기 때문에, 상기 전자 전류는, 선택선(4)에 접속되어 있는 화소를 통해 흐른다. 이 때 흐르는 전자 전류를 도 4 및 도 5에서 화살표로 나타낸다. 즉, 이에 따라, 선택선(4)을 전원, 선택선(4)과 신호선(6)에 접속된 선택 화소(1)를 접합 게이트형 FET, 전류원(13)을 전류원으로 한 소스 팔로워가 형성되고, 임피던스 변환 회로(14)를 경유하여 선택 화소(1)의 n형 웰 영역(21)의 전위의 극소점의 전위값에 대응한 전위가 신호 OUT로서 출력된다. 이 경우, n형 웰 영역(21)의 전위의 극소점 자체가, 입사광에 의해 발생한 정공의 적분값에 의해서 변조되어 있기 때문에, 화소 행 선택 회로(5) 및 화소 열 선택 회로(12)에 의해 모든 화소를 주사하고, 임피던스 변환 회로(14)로부터 신호를 순차적으로 판독함으로써, 영상 신호를 얻을 수 있다.
다음에, 판독 기간이 종료하고, 선택선(4)에 인가되는 펄스 신호 S4가 VH로 변화한 후의 t4의 타이밍에서는, p형 매립 영역(26)의 전위가 더욱 낮아지고, 이에 따라 p형 매립 영역(26)에 축적되어 있던 정공이 n형 웰 영역(21)을 경유하여 기판(20)으로 배출된다.
이와 같이 제1 실시예의 고체 촬상 장치는, 각 화소(1)가 1개의 접합형 FET에 의해 구성되어 있으며, 전하 결합 소자형의 것과 비교하여 구조가 간단하고, 미세화에 적합하다.
여기서, 제1 실시예의 고체 촬상 장치와, 도 1에 도시한 종래의 장치를 비교한다. 도 1의 장치에서는, 부유 상태의 접합 게이트(73)에 전하를 축적하기 위해서는, 그 불순물 농도를 충분히 높게 설정할 필요가 있다. 그 이유는, 칩 표면의 대전 등에 의해 동작이 불안정하게 되지 않도록 하기 위해서이다. 그 결과, 고농도의 접합 게이트(73)의 일부는, 항상 전자 또는 정공으로 채워진 중성 영역으로 되고, 전하는 인접하는 역도전형의 n형층(72)에서의 공핍층 영역에 존재하는 억셉터 내지는 도너를 중성화하도록 축적된다. 예를 들면, 도 1을 참조하여 설명하면, p형 불순물을 고농도로 함유하는 접합 게이트(73)의 표면측은 항상 정공으로 채워져 있으며, 신호인 정공은 n형층(72) 사이에 형성되는 공핍층 영역에 축적된다. 이 상태에서 공핍층 내의 억셉터가 중성화되기 때문에 해당 억셉터에 종단하고 있던 n형층(72) 내의 도너로부터의 전기력선은 기판(71)의 억셉터에 종단하지 않을 수 없게 되어, 그것에 의한 p+형의 접합 게이트(73)의 전위 변동이 커진다. 즉, 접합 게이트(73)의 접지 용량은 매우 작다. 또, 동일한 것이지만, n형층(72)이 완전하게 공핍하고 있기 때문에, p+형의 접합 게이트(73)는 기판(71)과의 사이에서 캐패시터를 형성하고 있으며, 이 캐패시터의 거리가 크기 때문에 대(對) 접지 용량은 매우 작다고 볼 수도 있다. 따라서, 통상의 동작 전압 하에서는, 이러한 부유 영역에 축적되는 신호 전하량은 제한되며, 또한 해당 영역의 완전 공핍화는 달성되지 않는다. 단, 신호 전하에 대한 전위 변동이 큰 것은 감도를 크게 취할 수 있는 이점을 갖는다.
한편, 제1 실시예에 따른 것에서는, p형 매립 영역(26)과 n형 웰 영역(21)및 드레인 영역(22) 사이의 용량값을 충분히 확보할 수가 있어, 충분한 양의 신호 전하(정공)을 축적 할 수 있다. 또한, 통상의 동작 전압 하에서 p형 매립 영역(26)의 완전 공핍화가 가능해진다. 다시 말하면, 결국, 종래예와의 차이는, 신호 전하(정공)의 축적 영역에서의 대 접지 용량의 대소이며, 감도를 우선시켜 쇼트 잡음 열화로 이어지는 포화 신호량의 저하와 백그라운드 전하에 의한 kTC 잡음을 허용하거나, 혹은 감도의 저하를 타협하여 잡음의 발생을 방지하여 종합적인 SN 비의 개선을 목표로 한다는 사고 방식의 차이며, 제1 실시예에 따른 예의 취지는 후자에 있다.
또한, 전하 결합 소자형이나 MOS형 트랜지스터 등 폴리실리콘 게이트 전극을 이용한 고체 촬상 장치에서는, 광전 변환 영역이 폴리실리콘 게이트 전극의 하부에 배치되어 있기 때문에, 폴리실리콘 게이트 전극에 의한 빛의 흡수의 영향을 받아, 청색 감도가 저하한다.
그러나, 제1 실시예의 고체 촬상 장치에서는, 폴리실리콘 게이트 전극을 이용하지 않은 접합형 게이트 FET를 사용하고 있다. 이 때문에, 청색 감도의 저하를 방지 할 수 있다는 효과도 얻어진다.
또한, 광전 변환을 행하는 n형 확산 영역(24)의 하부의 p형 매립 영역(26)과 n형 웰 영역(21)으로 이루어지는 포토다이오드와, 전하를 축적하는 p형 매립 영역(26)이, 기판의 수직 방향에 집적하여 형성되어 있기 때문에, 이들을 분산 형성하는 경우와 비교하여 화소의 사이즈를 미세화할 수 있다는 효과도 얻어진다.
[제2 실시예]
도 8은, 본 발명의 제2 실시예에 따른 고체 촬상 장치의 전체의 회로도이다. 또, 이 경우에도, 설명의 간략화를 위해 3×3의 9화소로 이루어지는 이차원의 고체 촬상 장치의 경우를 예시하고 있지만, 그 이상의 수의 화소가 설치되어 있어도 된다.
도 8에 도시한 고체 촬상 장치는, 도 2의 장치에 비하여 화소의 구성 및 화소 행 선택 회로의 구성이 약간 다르며, 그 밖의 구성은 도 2와 마찬가지이기 때문에, 도 2와 다른 점만을 설명한다.
도 8에서, 각 화소(15)는 소스, 드레인 및 게이트를 갖는 접합형 FET부(15a)에 대하여, 접합형 FET부(15a)의 게이트의 축적 전하를 접지 전위에 배출하기 위한 MOS형 게이트부(15b)가 부가된 구성을 갖는다.
동일 행의 각 3개의 화소(15)의 드레인 및 게이트는, 화소 행 선택용의 복수(본 예에서는 3개)의 선택선(2∼4) 중 대응하는 1개에 공통으로 접속되어 있다. 또한, 동일 행의 각 3개의 화소(15)의 MOS형 게이트부(15b)의 게이트는, 화소 행의 전하 배출용의 복수(본 예에서는 3개)의 선택선(16∼18) 중 대응하는 1개에 공통으로 접속되어 있다.
상기 선택선(2∼4 및 16∼18)은, 화소 행의 선택 시에 소정의 펄스 신호를 출력하는 예를 들면 시프트 레지스터 등으로 이루어지는 화소 행 선택 회로(19)에 접속되어 있다.
도 9는, 도 8에서의 1개의 화소(15)의 소자 구조를 도시한 패턴 평면도이고, 도 10은 도 8의 단면도이다. 또, 도 10의 단면과 직교하는 단면은, 앞의 도 4에대하여 상기 MOS형 게이트부(15b)의 게이트 절연막이 추가된 것뿐이며, 그 밖의 구성은 도 4와 마찬가지이기 때문에 도시는 생략한다.
상술한 제1 실시예에서, 드레인 영역(22)은 p형 확산 영역(25)의 전체 둘레를 둘러싸도록 형성되어 있었다. 이것에 대하여, 제2 실시예에서는, 드레인 영역(22)은, 평면 형상이 대략 사각형인 p형 확산 영역(25)의 3방향을 둘러싸도록 형성되어 있다. 그리고, 드레인 영역(22)이 형성되어 있지 않은 부분에서, p형 매립하고 영역(26)에 접하도록 MOS형 게이트 전극(31)이 형성되어 있다. 이 MOS형 게이트 전극(31)은 도 8에서의 MOS형 게이트부(15b)의 게이트에 상당하는 것이며, 또한 도 8에서의 선택선(16∼18) 중 어느 하나에 상당한다. 상기 MOS형 게이트 전극(31)은, 도 10에 도시한 바와 같이 게이트 절연막(32)을 통해 기판(20) 상에 형성되어 있다. 또, 이 MOS형 게이트 전극(31)이 형성되어 있는 부분의 하부에서는, p형의 기판(20)이 표면까지 연장하여 형성되어 있다. 또한, 층간 절연막(28) 상에는, 제1 실시예의 경우와 마찬가지로, 마이크로렌즈가 각 화소마다 형성되어 있지만, 설명의 간력화를 위하여 도시는 생략하였다.
이 고체 촬상 장치에서, 마이크로렌즈에 의해 집광된 입사광이 각 화소에 조사됨으로써, n형 확산 영역(24)과 그 하부의 p형 매립 영역(26)으로 이루어지는 포토다이오드와, n형 웰 영역(21)과 p형 매립 영역(26)으로 이루어지는 포토다이오드에 의해 광전 변환이 행해져서 전자-정공쌍이 발생한다. 발생한 전자-정공쌍 중의 전자는 직접적으로 혹은 n형 웰 영역(21)을 드리프트한 후에 드레인 영역(22)을 통해 외부로 유출된다. 다른 쪽의 정공은 p형 매립 영역(26)에 축적되며, 적분된다.이 정공의 축적량은 입사광의 강도와 적분 시간과의 곱에 대응한 것으로 된다. 또한 정공의 축적량에 따라서 각 화소의 임계값 전압이 변조된다.
그리고, 정공의 적분 후에, 화소 행 선택 회로(19) 및 화소 열 선택 회로(12)에 의해 각 화소가 순차적으로 주사되어, 각 화소의 임계값 전압의 변화가 신호로서 판독된다. 화소로부터의 신호 판독 후에는, 각 화소에 축적되어 있는 정공이 화소 행 선택 회로(19)에 의해 제어되는 MOS형 게이트부(15b)를 통해 기판(20)으로 배출되고, 리세트 동작이 행해진다.
도 11은, 도 8에 도시한 고체 촬상 장치에서의 주요한 신호의 파형도이다. 도 11에서, 신호 S2, S3, S4는 화소 행 선택 회로(19)로부터 출력되어, 행 선택용의 선택선(2∼4)에 인가되는 펄스 신호의 파형을 나타내며, 신호 S16, S17, S18는 화소 행 선택 회로(19)로부터 출력되어, 전하 배출용의 선택선(16∼18)에 인가되는 펄스 신호의 파형을 나타내고, 신호 S9N, S10N, S11N은 화소 열 선택 회로(12)로부터 출력되어, MOS 트랜지스터(9N, 10N, 11N)의 게이트에 인가되는 펄스 신호의 파형을 나타내며, 신호 OUT는 임피던스 변환 회로(14)를 경유하여 출력되는 신호의 파형을 나타낸다.
다음에, 도 11을 참조하여 도 8의 고체 촬상 장치의 동작을 설명한다.
도 11에 도시한 바와 같이, 선택선(2∼4)에는 VL과 VH의 2치의 전압을 갖는 펄스 신호 S2∼S4가 인가되며, 마찬가지로 선택선(16∼18)에도 VL과 VM의 2치의 전압을 갖는 펄스 신호 S16∼S18가 인가된다. 상기 2치의 전압 중 VL은 VM보다도 낮다.
모든 화소로부터 신호를 판독하는 기간을 1 프레임 주기라 칭하고, 1 프레임 주기는 선택선(2∼4)의 신호 S2∼S4가 VH로부터 VL로 하강한 후에 다음에 VH로부터 VL로 하강하기까지의 기간이다. 1 프레임 주기에서, 선택선(2∼4)의 신호 S2∼S4가 VL인 기간은 정공의 적분 기간이고, 각 화소의 임계값 전압의 변화가 신호로서 판독되는 판독 기간은 선택선(2∼4)의 신호 S2∼S4이 VH이며, 또한 선택선(16∼18)의 신호 S16∼S18가 VH인 기간이다. 각 화소(15)에 축적된 정공을 배출하는 리세트 기간은 선택선(2∼4)의 신호 S2∼S4가 VH이며, 또한 선택선(6∼18) 신호 S16∼S18이 VL이다. 이 리세트 기간은 도 11에서의 T의 기간이다.
예를 들면, 선택선(2)의 신호 S2가 고레벨(VH)인 기간에서는, 이 선택선(2)에 접속되어 있는 동일 행 내의 3개의 화소(15)가 선택된다. 이 기간에 신호 S9N이 고레벨(VH)로 됨으로써 MOS 트랜지스터(9N)가 온 상태로 되어 화소 열이 선택되고, 신호선(6)을 경유하여, 선택 행 및 선택 열의 화소(15)를 통해 전류원(13)에 전자 전류가 흘러, 선택 화소의 임계값 전압에 따른 신호가 임피던스 변환 회로(14)를 경유하여 신호 OUT로서 출력된다. 또한, 신호 S10N, S11N가 순차적으로 고레벨로 됨으로써 MOS 트랜지스터(10N, 11N)가 순차적으로 온 상태로 되어 다른 화소 열이 선택되고, 신호선(7, 8)을 경유하여 선택 열의 대응하는 화소(15)를 통해 전류원(13)에 전자 전류가 흘러, 선택 화소의 임계값 전압에 따른 신호가 임피던스 변환 회로(14)를 경유하여 신호 OUT로서 순차적으로 출력된다. 이러한 동작이 화소 행을 바꿔 순차적으로 행해짐으로써, 모든 화소로부터 신호가 판독된다.
또한, 각 화소 행에서의 각 3개의 화소로부터의 신호 판독 기간의 종료 직전에, 선택선(16∼18)의 신호 S16∼S18가 저레벨(VL)로 된다. 이에 따라, 각 화소의 MOS형 게이트부(15b)를 구성하는 도 10에서의 MOS형 게이트 전극(31) 하부의 p형 기판(20) 표면의 공핍층이 소실되어, 똑같은 전위로 된다. 이 결과, p형 매립 영역(26)에 축적되어 있던 정공이, MOS형 게이트 전극(31) 하부를 통해 기판(20)으로 흘러, 리세트 동작이 행해진다.
또, 리세트 동작은, 신호선(2∼4)의 신호 S2∼S4가 VM이며 또한 신호선(16∼18)의 신호 S16∼S18가 VL일 때 행해지기 때문에, 신호선(2∼4)의 신호 S2∼S4가 VM으로 되어 판독 기간이 개시되기 전에, 미리 신호선(16∼18)의 신호 S16∼S18를 VM으로 올림으로써, 리세트 동작이 행해지지 않도록 하고 있다.
도 12는, 도 11의 신호 파형도에서의 t1∼t4의 각 타이밍 시에, 도 10의 D-D'선에 따라 취한 단면에서의 전위 상태를 도시한다.
다음에, 각 화소에서의 정공의 축적 동작, 신호 판독 동작 및 리세트 동작을, 도 12의 전위 도면을 참조하여 상세히 설명한다.
선택선(4)에 인가되는 펄스 신호 S4가 VL로 변화한 직후의 축적 기간의 개시 직후의 t1의 타이밍 시에는, 상기한 바와 같이 입사광에 따라서 발생한 전자-정공쌍 중의 정공이 p형 매립 영역(26)에 축적되고, 적분되어 간다. 그에 수반하여 p형 매립 영역(26)의 전위는 낮아져 간다. 또한, 그에 따라, p형 매립 영역(26) 하부의 n형 웰 영역(21)에서의 전위도 변조되어, 낮아져 간다. 축적 기간의 종료 직전의 t2의 타이밍 시에서는, n형 웰 영역(21)에서의 전위는 t1의 타이밍 시보다도 낮게 되어 있다.
다음에, 판독 기간으로 되고, 선택선(4)에 인가되는 펄스 신호 S4가 VM으로 변화하면, 이에 수반하여 전체의 전위가 (VM-VL)에 비례하여 낮아진다. 단, p형 기판(20)은 접지 전위로 고정되어 있기 때문에, 기판(20)의 전위는 일정하며 변화하지 않는다. 이 후, 신호 S9N가 고레벨(VM)로 되고, 도 8에서의 MOS 트랜지스터(9N)가 온 상태로 되면, 동일 열의 3개의 화소 중, n형 웰 영역(21)의 전위가 가장 낮은 화소를 경유하여, 정전류원(13)을 통해 전자 전류가 흐른다. 이 때, 선택선(4)을 제외한 다른 선택선(2, 3)에는 VL이 인가되어 있는 데 대하여, 선택선(4)에는 VM이 인가되어 있으며, 선택선(4)에 접속되어 있는 화소의 n형 웰 영역(21)의 전위가 가장 낮게 되어 있기 때문에, 상기 전자 전류는, 선택선(4)에 접속되어 있는 화소를 통해 흐르게 된다. 이 때에 흐르는 전류의 경로를 도 10에서의 화살표 a로 나타낸다. 즉, 이에 따라, 선택선(4)을 전원, 선택선(4)과 신호선(6)에 접속된 선택 화소(15)를 접합 게이트형 FET, 전류원(13)을 전류원으로 한 소스 팔로워가 형성되며, 임피던스 변환 회로(14)로부터는 선택 화소(15)의 n형 웰 영역(21)의 전위의 극소점의 전위값에 대응한 전위가 신호 OUT로서 출력된다. 이 경우, n형 웰 영역(21)의 전위의 극소점 자체가, 입사광에 의해 발생한 정공의 적분값에 의해 변조되어 있기 때문에, 화소 행 선택 회로(19) 및 화소 열 선택 회로(12)에 의해 모든 화소를 주사하고, 임피던스 변환 회로(14)로부터 신호를 순차적으로 판독함으로써, 영상 신호를 얻을 수 있다.
다음에, 선택선(4)에 인가되는 펄스 신호 S4가 VM인 상태에서, 선택선(18)에 인가되는 펄스 신호 S18가 VM으로부터 VL로 변화한 후의 t4의 타이밍에서는, 도 10에서의 MOS형 게이트 전극(31) 하부의 p형 기판(20) 표면의 공핍층이 소실되어, p형 매립 영역(26)에 축적되어 있던 정공이 도시한 화살표 b의 경로로 기판(20)으로흐른다. 이에 따라 p형 매립 영역(26)의 전위가 높아지고, 그에 수반하여 n형 웰 영역(21)의 전위도 높아져서, 리세트 동작이 행해진다.
이와 같이 제2 실시예에 따른 고체 촬상 장치의 경우에도, 각 화소가 실질적으로 1개의 접합형 FET에 의해 구성되어 있으며, 전하 결합 소자형의 경우에 비하여 구조가 간단하며, 미세화에 적합하다.
또한, 제1 실시예와 마찬가지로, p형 매립 영역(26)과 n형 웰 영역(21) 및 드레인 영역(22) 사이의 용량값을 충분히 확보할 수가 있어, 충분한 양의 신호 전하(정공)를 축적 할 수 있다. 또한, 통상의 동작 전압 하에서 p형 매립 영역(26)의 완전 공핍화가 가능해지며, 그 결과, 잡음의 발생을 방지하여 종합적인 SN비의 개선을 달성할 수 있다.
또한, 제1 실시예와 마찬가지로, 폴리실리콘 게이트 전극을 이용하지 않은 접합형 게이트 FET를 사용하고 있기 때문에, 청색 감도의 저하를 방지할 수 있다는 효과가 얻어진다.
또한, 광전 변환을 행하는 n형 확산 영역(24)의 하부의 p형 매립 영역(26)과 n형 웰 영역(21)으로 이루어지는 포토다이오드와, 전하를 축적하는 p형 매립 영역(26)이, 기판의 수직 방향에 집적하여 형성되어 있기 때문에, 이들을 분산 형성하는 경우에 비하여 화소의 사이즈가 미세화할 수 있다는 효과도 얻어진다.
제2 실시예에서는, 신호의 판독이나 배출을 제어하기 위한 펄스 신호 S2∼S3및 S16∼S18로서 전압값이 2치인 것을 사용 할 수 있기 때문에, 전압 진폭이 큰 펄스 신호를 생성할 필요가 없어, 화소 행 선택 회로(19)의 회로 규모를 도 2의 실시예의 화소 행 선택 회로(5)보다도 억제할 수 있다는 효과도 얻어진다.
다음에, 상기 제2 실시예의 고체 촬상 장치의 동작에 대하여 더욱 검토를 하도록 한다.
도 13은 도 10에서의 E-E'선 및 F-F'선에 따라 취한 단면에서의 전위 상태를 도시한 도면으로, 구체적으로는 도 8에서의 선택선(4) 및 선택선(18)과, 이들 선택선에 접속된 화소의, 도 11에서의 t1∼t4의 각 타이밍에서의 전위 상태를 도시한다.
도 13에서, A∼D는 각각 E-E' 단면에서의 전위 상태를 도시하고, A는 적분 개시 직후의 t1의 타이밍의 것을, B는 적분 종료 직전의 t2의 타이밍의 것을, C는 판독 개시 직후의 t3의 타이밍의 것을 나타내고, D는 신호 전하 배출 기간 내의 t4의 타이밍의 것을 나타낸다. 마찬가지로, E∼F는 각각 E-E' 단면에서의 전위 상태를 나타내며, E는 적분 개시 직후의 t1의 타이밍의 것을, F는 적분 종료 직전의 t2의 타이밍의 것을, F는 판독 개시 직후의 t3의 타이밍의 것을 나타내고, E는 신호 전하 배출 기간 내의 t4의 타이밍의 것을 나타낸다.
또한, 도 13에서, Φ1∼Φ6은 각각 전위를 나타낸다. Φ1은 축적 가능한 최대 정공량을 정하는 전위, Φ2는 적분 종료 시에, 적분된 정공이 오버 플로우하지않기 위한 여유를 나타내는 전위, Φ3은 판독 개시 시에, 적분된 정공이 오버 플로우하지 않기 위한 여유를 나타내는 전위, Φ4는 판독 시에, 정공이 축적되어 있지않은 화소의 전자 전류 검출을 위한 소스 팔로워 전류에 의한 전위의 상승의 허용값에 대응한 전위, Φ5는 판독 시에, 정공이 축적되어 있는 화소의 전류 검출을 위한 소스 팔로워 전류에 의한 전위의 상승의 허용값에 대응한 전위, Φ6은 판독 시에, 화소의 전류 검출을 위한 소스 팔로워 동작이 정상으로 되기 위한 드레인 전압 여유에 대응한 전위이다. 또, 여기서는, 각 전위는 화살표의 방향을 정극성으로 한다.
정상 동작하기 위해서는, 상기 각 전위가 도 13에 도시한 바와 같은 방향에 있을 것, 다시 말하면 각 전위가 전부 정극성인 것이 필요하다. 또한, Φ4와 Φ5에 관해서는, Φ4가 정극성이면 Φ5도 정극성이 된다. 그리고, Φ4의 값이 너무 작으면 소스 팔로워 전류의 값을 충분히 취할 수 없어, 동작 속도가 제한되게 되므로, 설계적인 배려가 필요하다.
이상은 일차원적인 고찰이었지만, 실제로는 전위를 이차원적으로 확장하기 위해서는 한층 더 검토가 필요하다.
도 14 및 도 15는, 도 10에서의 MOS형 게이트 전극(31) 부근의 단면에서의 전위의 모습을 이차원적으로 도시한다. 또, 도 14는 판독 개시 직후의 t3의 타이밍에서의 상태를, 도 15는 전하 배출 시의 t4의 타이밍에서의 상태를 각각 도시한다. 또한, 이들 도면에 도시된 각 전압은 전위를 나타내며, 전압값이 클 수록 전위는 깊게 된다. 이것은 고체 촬상 장치의 관습적인 기법을 답습하기 때문이다.
도 14에 도시한 바와 같이, 판독 개시 직후(t=t3)에서는, 전위의 극대점 R은 n형 웰 영역(21) 내에 위치하고, 극소점 Q는 p형 매립 영역(26) 내에 위치하도록된다. 즉, 전위의 극대, 극소점은 상호 분리된다. 그리고, 전위의 극대점 R 및 극소점 Q와, 이들 안점 P 사이의 전위차가 동작 여유로 된다.
신호 전하 배출 시(t=t4)에는, 도 15에서의 화살표로 나타낸 바와 같이, 전위가 p형 매립 영역(26)으로부터 기판을 향하여 순차적으로 낮아져서, p형 매립 영역(26)에 축적되어 있는 전하가 기판으로 배출되도록 된다.
[제3 실시예]
도 16은, 도 9와는 다른 구성을 갖는 화소(15)의 소자 구조를 도시한 패턴 평면도이며, 도 17 및 도 18은 도 16의 서로 다른 단면도이다.
도 9에 도시한 화소에서는, 소스 영역(23)을 중앙으로 하고 이것을 둘러싸도록 p형 확산 영역(25)이 형성되고, 또한 p형 확산 영역(25)을 둘러싸도록 p형 매립 영역(26)이 형성되며, 또한 p형 확산 영역(25)의 3방향을 둘러싸도록 드레인 영역(22)이 형성되는 경우에 대하여 설명하였다.
이것에 대하여, 제3 실시예에 따르면, 소스 영역(23), p형 확산 영역(25), p형 매립 영역(26) 및 드레인 영역(22)은 각각 상호 평행하도록 동일 방향으로 연장하여 형성되어 있다.
그리고, MOS형 게이트 전극(31)은, 상기 소스 영역(23), p형 확산 영역(25), p형 매립 영역(26) 및 드레인 영역(22)에 대하여 평행하도록 소자 분리 영역(27) 상에서 연장 형성된 부분과, 배선층(29)의 하부에 위치하고, 배선층(29)과 평행하도록 연장 형성된 부분으로 이루어진다. 그리고, MOS형 게이트 전극(31)의 배선층(29)의 하부에 위치하는 부분은, 도면에서의 상하 방향에서 인접하는 화소사이에서 상호 분리되도록 드레인 영역(22)의 도중에서 끊겨 있다.
또, p형 확산 영역(25)은, 복수의 화소에서 공통이 되도록 복수의 화소 사이에서 연장 형성되어 있지만, 개개의 화소마다 분리하여도 된다.
이러한 구성에서, 도 17에서의 H-H'선 및 I-I'선에 따라 취한 단면에서의 t1∼t4의 각 타이밍에서의 전위 상태는 도 13에 도시한 경우와 마찬가지이고, 도 18에서의 J-J'선에 따라 취한 단면에서의 t1∼t4의 각 타이밍에서의 전위 상태는 도 11에 도시한 경우와 마찬가지이기 때문에 그 설명은 생략한다.
제3 실시예에 따르면, p형 매립 영역(26)에 축적된 전하(정공)에 따른 전자 전류를 드레인 영역(22)으로부터 소스 영역(23)으로 흘릴 때, 도 16에서의 18-18 방향(도 16의 수직 방향)으로 전류가 흐른다. 한편, p형 매립 영역(26)에 축적된 전하를 배출할 때에는, 도 16에서의 17-17 방향(도 16의 수평 방향)으로 전하(정공)가 배출된다.
제3 실시예에 따르면, 제1 및 제2 실시예와 마찬가지의 효과가 얻어진 후에다음과 같은 효과가 얻어진다. 즉, 소스 영역(23), p형 확산 영역(25), p형 매립 영역(26) 및 드레인 영역(22)을 각각 상호 평행하도록 동일 방향으로 연장하여 형성하며, 또한 소스 영역(23)을 화소의 중앙보다도 주변부에 배치하도록 하고 있다. 이 때문에, 소스 영역(23)에 대하여 배선층(29)을 접속하기 위한 컨택트(30)를 화소의 중앙이 아니라 주변부에 형성할 수 있어, 화소의 중앙을 포토다이오드 영역으로 할 수 있으므로, 언칩 마이크로렌즈에 의한 집광율의 개선 효과를 발휘할 수 있다.
도 19는, 도 16에 도시한 화소의 판독 개시 직후의 t3의 타이밍에서의 MOS형 게이트 전극(31) 부근의 단면의 전위의 모습을 이차원적으로 도시한다. 앞의 도 14, 도 15와 마찬가지로, 도 19에서 도시된 전압은 전위를 나타낸다.
도 19에 도시한 바와 같이, 전위의 극대점 R은 n형 웰 영역(21) 내에 위치하고, 극소점 Q는 p형 매립 영역(26) 내에 위치하는 것은 제2 실시예의 경우와 마찬가지이다. 또한, 제3 실시예에서는, MOS형 게이트 전극(31)을 중심으로 하여 그 양측에 좌우 대칭 상태에서 극대점 및 극소점이 생기고 있는 것이 도 14의 경우 와는 다르다.
도 20은, 제1 내지 제3 실시예에서, p형 확산 영역(25)을 형성한 것에 의한 기생 채널 방지의 효과를 개념적으로 도시한 것으로, 도 16에서의 17-17선에 따라 취한 단면에서의 전위 상태를 도시하고 있다. 이 경우에도, 도면에 도시된 전압은 전위를 나타낸다.
도시한 바와 같이, p형 확산 영역(25)을 형성함으로써, 표면에서의 채널의 발생이 억제되고, 드레인 영역(22)과 소스 영역(23) 사이에는, 도면에서의 파선으로 나타낸 바와 같은 경로로 전자 전류가 흐른다. 즉, n형 웰 영역(21)의 표면 영역을 통하여 드레인 영역(22)과 소스 영역(23) 사이에 전류가 흐르는 것이 방지된다.
[제3 실시예의 제1 변형예]
도 21은, 도 16과는 다른 구성을 갖는 화소(15)의 소자 구조를 도시한 패턴 평면도이다. 도 16에 도시한 화소에서는, 소자 분리 영역(27)은 소스 영역(23)의연장 방향과 평행한 방향으로 연장 형성되어 있었다. 이것에 대하여, 이 변형예에 따른 화소(15)는, 소자 분리 영역(27)의 일부가 연장되고, 도면에서의 가로방향에서 인접하는 화소(15)의 소스 영역(23) 상호간에 소자 분리 영역(27)의 일부를 위치시키도록 한 것이다.
또, 도 21에서의 17-17선에 따라 취한 단면 및 18-18선에 따라 취한 단면은 도 17, 도 18과 마찬가지이기 때문에, 도시는 생략한다.
제1 변형예에 따르면, 제3 실시예의 경우와 마찬가지의 효과가 얻어지는 것 외에, 도면에서의 가로방향에서 인접하는 각 화소의 소스 영역(23) 상호간에 소자 분리 영역(27)의 일부를 형성하도록 하였기 때문에, MOS형 게이트 전극(31)에 의한 분리의 경우와 비교하여, 화소의 분리 능력을 용이하게 향상시킬 수 있다는 효과가 얻어진다. 즉, MOS형 게이트 전극(31)에 의한 분리의 경우에는, MOS형 게이트 전극(31)에 인가하는 전압의 값을 기판(20)의 불순물 농도 등에 따라서 조정할 필요가 있지만, 소자 분리 영역(27)에 의한 분리의 경우에는, 이러한 조정은 일체 불필요하다.
[제3 실시예의 제2 변형예]
도 22는, 도 16과는 다른 구성을 갖는 화소의 MOS형 게이트 전극(31) 근방의 소자 구조를 도시한 단면도이다. 이 변형예에 따른 화소에서는, MOS형 게이트 전극(31) 하부의 p형 기판(20) 내에, p형 매립 영역(26)에 인접하고, p형과는 역극성, 즉 n형의 매립 영역(33)을 형성하며, 또한 n형의 웰 영역(21)에 인접하고, n형과는 역극성, 즉 p형의 매립 영역(34)을 형성하도록 한 것이다. 또, 상기 n형 매립 영역(33)과 p형 매립 영역(34)은 상하 방향에서 상호 접하고 있다.
이와 같이, p형 매립 영역(26)에 인접하여 n형 매립 영역(33)을 형성하고, 또한 n형 웰 영역(21)에 인접하여 p형 매립 영역(34)을 형성함으로써, p형 매립 영역(26) 및 n형 웰 영역(21)에서의 불순물의 도우즈량을 그만큼 정밀하게 제어하지않더라도, 원하는 전하의 축적 동작과 배출 동작을 달성할 수 있다.
[제4 실시예]
도 23은 본 발명의 제4 실시예에 따른 고체 촬상 장치의 전체 회로도이다.
도 2의 고체 촬상 장치의 경우, 각 화소(1)의 드레인은 대응하는 선택선(2∼4)에 접속되어 있지만, 본 실시예에서는 모든 화소(1)의 드레인이 접지 전위에 접속되어 있다.
또한, 신호선(6∼8)에 접속되는 신호선 선택을 위한 스위치로서, 본 실시예에서는 P채널 MOS 트랜지스터(9P∼11P)가 사용되어 있다. 또한, 전류원(13)은 MOS 트랜지스터(9P∼11P)의 공통 접속점과 정극성의 전위, 예를 들면 전원 전위 Vcc 사이에 접속되어 있으며, 전류원(13)은 각 화소(1)에 대하여 정공을 공급하여 전류를 흘린다.
도 23에 도시한 고체 촬상 장치는, 도 2와 마찬가지로 복수의 화소가 반도체 기판 상에 집적하여 형성되어 있다. 또한, 특별히 도시하지 않았지만, 각 화소의 오프셋 보상용의 보상 회로나, 임피던스 변환 회로(14)의 출력을 A/D 변환하는 등의 각종 신호 처리를 행하는 신호 처리 회로가 동일한 반도체 기판 상에 집적되어 있다.
도 23에 도시한 고체 촬상 장치에서, 빛이 입사함으로써 각 화소에서 각각의 광량에 따른 신호 전하가 축적되고, 축적된 신호 전하량에 따라서 각 화소(1)의 임계값 전압이 변화하도록 된다. 그리고, 선택선(2∼4) 중 어느 하나에 화소 행 선택 회로(5)로부터 출력되는 펄스 신호가 인가됨으로써 화소 행이 선택되고, 또한 MOS 트랜지스터(9P∼11P)의 게이트 중, 어느 하나에 화소 열 선택 회로(12)로부터 출력되는 펄스 신호가 인가되고, 그 MOS 트랜지스터가 온 상태로 됨으로써 화소 열이 선택되며, 이에 따라 1개의 화소(1)가 선택된다. 이 때, 도 23에서 화살표로 나타낸 바와 같이, 전원 Vcc, 전류원(13), 온 상태의 MOS 트랜지스터(본 예에서는 MOS 트랜지스터(10P)), 신호선(본 예에서는 신호선(7)) 및 선택 화소를 경유하여 접지 전위에 이르는 전류 패스가 형성되고, 선택 화소의 임계값 전압에 따른 신호가 임피던스 변환 회로(14)를 경유하여 출력된다.
도 24는, 도 23에서의 1개의 화소(1)의 소자 구조를 도시한 패턴 평면도이고, 도 25 및 도 26은 도 24의 서로 다른 단면도이다.
p형의 반도체 기판(20)의 표면 영역에는 각 화소마다 분리된 평면 형상이 사각형상인 n형의 웰 영역(21)이 형성되어 있다. 상기 p형 기판(20)에는 접지 전위가 인가되어 있다. 또한, n형 웰 영역(21)의 표면 영역에는 각각 p+형의 확산 영역으로 이루어지는 드레인 영역(41)과 소스 영역(42)이 상호 이격하여 형성되어 있다. 드레인 영역(41)은 인접하는 화소의 n형 웰 영역(21)에 걸쳐 배치 형성되고, 소스 영역(42)은 도 24에서의 일점쇄선으로 구획된 화소 영역의 거의 중앙에 배치되어 있다. 또한, 드레인 영역(41)과 소스 영역(42) 사이의 n형 웰 영역(21)의 표면 영역에는, n+형의 확산 영역(43)이 형성되어 있다. 또한, 이 n+형의 확산 영역(43) 하부의 n형 웰 영역(21) 내에는, n+형의 확산 영역(43)과 상하 방향에서 접하도록 p형의 확산 영역(44)이 형성되어 있다.
상기 n+형 확산 영역(43) 및 p형 확산 영역(44)은 상기 소스 영역(42)을 둘러싸도록 배치되어 있으며, 또한 상기 드레인 영역(41)은 상기 n+형 확산 영역(43) 및 p형 확산 영역(44)을 둘러싸도록 배치되어 있다. 또한, 상기 드레인 영역(41)은, 도 24의 가로방향에서 인접하는 일행분의 화소에서 공통이 되도록 연장되어 있다.
상기 n형 웰 영역(21) 상에는 제1 층간 절연막(45)이 형성되어 있으며, 또한이 제1 층간 절연막(45) 상에는, 도 23에서 도시한 신호선(6∼8)에 상당하는 배선층(46)이 형성되어 있다. 그리고, 상기 제1 층간 절연막(45)에 대하여, 상기 소스 영역(42)의 표면에 통하는 개구부가 형성되고, 그 개구부 내에는 소스 영역(42)과 배선층(46)을 접속하는 컨택트(47)가 형성되어 있다. 또한, 상기 배선층(46) 상에는 제2 층간 절연막(48)이 형성되어 있으며, 이 제2 층간 절연막(48) 상에는 배선층(49)이 형성되어 있다. 그리고, 상기 제2 층간 절연막(48) 및 제1 층간 절연막(45)에 대하여, 상기 n+형 확산 영역(43)의 표면에 통하는 개구부가 형성되고, 그 개구부 내에는 n+형 확산 영역(43)과 배선층(49)을 접속하는 컨택트(50)가 형성되어 있다. 또한, 상기 배선층(49) 상에는 제3 층간 절연막(51)이 형성되어 있다.
도 24에 도시한 바와 같이, 상기 배선층(46)은 각 화소의 하나의 변을 따르도록 도 24의 수직 방향으로 연장하여 형성되어 있다. 그리고, 배선층(46)의 일부는 화소의 중앙에 위치하는 소스 영역(42)의 위치까지 연장되고, 컨택트(47)를 통해 소스 영역(42)과 전기적으로 접속되어 있다. 또한, 상기 배선층(49)은 각 화소의 상기와는 다른 하나의 변을 따르도록 도 24의 수평 방향으로 연장하여 형성되어 있다. 그리고, 배선층(49)의 일부가 화소의 중앙부에 위치하는 n+형 확산 영역(43)의 위치까지 연장되고, 복수 개소(본 예에서는 예를 들면 4개소)의 컨택트(50)를 통해 n+형 확산 영역(43)과 전기적으로 접속되어 있다.
또, 상기 제3 층간 절연막(51) 상에는, 입사된 광을 집광하기 위한 마이크로렌즈가 각 화소마다 형성되어 있지만, 설명의 간략화를 위해 도시는 생략하였다.
이러한 단면 구조를 갖는 화소에서, 온-칩의 마이크로렌즈에 의해 집광된 입사광이 조사됨으로써, p형 확산 영역(44)과 그 아래의 n형 웰 영역(21)으로 이루어지는 포토다이오드와, n형 웰 영역(21)과 p형 기판(20)으로 이루어지는 포토다이오드와, 드레인 영역(41)과 그 아래의 n형 웰 영역(21)으로 이루어지는 포토다이오드에 의해 광전 변환이 행해져서 전자-정공쌍이 발생한다. 발생한 전자-정공쌍 중의 정공은 드레인 영역(41)을 통해 외부로 유출한다. 이것에 대하여, 전자는 p형 확산 영역(44)의 하측의 n형 웰 영역(21)에 축적되고, 적분된다. 이 전자의 축적량은 입사광의 강도와 적분 시간과의 곱에 대응한 것으로 된다. 또한 전자의 축적량에 따라서 각 화소의 임계값 전압이 변조된다.
그리고, 전하(전자)의 적분 후에, 화소 행 선택 회로(5) 및 화소 열 선택 회로(12)에 의해 각 화소가 순차적으로 주사되어, 각 화소의 임계값 전압의 변화가신호로서 판독된다. 화소로부터의 신호 판독 후에는, 각 화소에 축적되어 있는 전자가 n+형 확산 영역(43)으로 배출되고, 리세트 동작이 행해진다.
도 27는, 도 23에 도시한 고체 촬상 장치에서의 주요한 신호의 파형도이다. 도 27에서, 신호 S2, S3, S4는 화소 행 선택 회로(5)로부터 출력되어, 선택선(2∼4)을 통해 각 화소의 게이트에 인가되는 펄스 신호의 파형을 나타내며, 신호 S9P, S10P, S11P는 화소 열 선택 회로(12)로부터 출력되어, MOS 트랜지스터(9P, 10P, 11P)의 게이트에 인가되는 펄스 신호의 파형을 나타내고, 신호 OUT는 임피던스 변환 회로(14)로부터 출력되는 신호의 파형을 나타낸다.
도 27에 도시한 바와 같이, 선택선(2∼4)에는 VL, VM, VH의 3치의 전압을 갖는 펄스 신호 S2∼S4가 인가된다. 상기 3치의 전압 중 VL이 가장 낮고, VM은 VL보다도 높고, VH는 VM보다도 높다.
다음에, 도 27을 참조하여 도 23의 고체 촬상 장치의 동작을 설명한다.
모든 화소로부터 신호를 판독하는 기간을 1 프레임 주기라 칭하며, 1 프레임 주기는 선택선(2∼4)의 신호 S2∼S4가 VH로부터 VM으로 하강한 후에 다음에 VH로부터 VM으로 하강하기까지의 기간이다. 1 프레임 주기에서, 선택선(2∼4)의 신호 S2∼S4가 VM인 기간은 전자의 축적 기간이고, VL인 기간은 각 화소의 임계값 전압의 변화가 신호로서 판독되는 판독 기간이며, 또한 VH인 기간은 각 화소에서 적분된 전자를 배출하는 리세트 기간이다.
예를 들면, 선택선(2)의 신호 S2가 VL인 기간에서는, 이 선택선(2)에 접속되어 있는 동일 행 내의 3개의 화소(1)가 선택된다. 이 기간에 신호 S9P가 저레벨로됨으로써 MOS 트랜지스터(9P)가 온 상태로 되어 화소 열이 선택되고, 신호선(6)을 경유하며, 선택 행 및 선택 열의 화소(1)를 통해 전류원(13)으로부터 전류가 흘러, 선택 화소의 임계값 전압에 따른 신호가 임피던스 변환 회로(14)를 경유하여 신호 OUT로서 출력된다. 또한, 신호 S10P, S11P가 순차적으로 저레벨로 됨으로써 MOS 트랜지스터(1OP, 11P)가 순차적으로 온 상태로 되어 다른 화소 열이 순차적으로 선택되며, 신호선(7, 8)을 경유하여 선택 열의 대응하는 화소(1)를 통해 전류원(13)으로부터 전류가 흘러, 선택 화소의 임계값 전압에 따른 신호가 임피던스 변환 회로(14)를 경유하여 신호 OUT로서 출력된다. 이러한 동작이 화소 행을 바꿔 순차적으로 행해짐으로써, 모든 화소로부터 신호가 판독된다.
또한, 각 화소 행에서의 각 3개의 화소(1)로부터의 신호 판독 후에는, 선택선(2∼4)의 신호 S2∼S4가 VH로 되고, 이들 각 3개의 화소(1)로부터 전자가 배출되어 리세트 동작이 행해지며, 다음의 전자의 축적에 대비된다.
도 28은, 도 27의 파형도에서의 t1∼t4의 각 타이밍 시에, 도 25에서의 C-C'선 및 D-D'선에 따라 취한 단면에서의 전위 상태를 도시하고 있다. 다음에, 각 화소에서의 전자의 축적 동작, 신호 판독 동작 및 리세트 동작을, 도 28의 전위 도면을 참조하여 상세히 설명한다.
예를 들면, 선택선(4)에 인가되는 펄스 신호 S4가 VH로부터 VM으로 변화한 직후의, 축적 기간의 개시 직후의 t1의 타이밍 시에는, 상기한 바와 같이 입사광에 따라서 발생한 전자-정공쌍 중의 전자가 p형 확산 영역(44) 하측의 n형 웰 영역(21)의 전위의 극소점을 중심으로 하여 축적되며, 적분되어 간다. 이것에 의해 n형 웰 영역(21)의 전위의 극소점과 p형 확산 영역(44)의 전위의 극대점도 변조된다. 축적 기간의 종료 직전의 t2의 타이밍 시에는, n형 웰 영역(21)의 전위의 극소점은 t1의 타이밍 시보다도 높아져 있다.
다음에, 판독 기간이 개시되고, 선택선(4)에 인가되는 펄스 신호 S4가 VL로 변화하면, 이에 따라 전체의 전위가 (VM-VL)에 비례하여 높아진다. 단, p형 기판(20)은 접지 전위로 고정되어 있기 때문에, 기판(20)의 전위는 일정하여 변화하지 않는다. 이 후, 신호 S9P가 저레벨로 되고, 도 23에서의 MOS 트랜지스터(9P)가 온 상태로 되면, 동일 열의 3개의 화소 중, p형 확산 영역(44)의 전위의 극대점이 가장 높은 화소를 경유하여, 정전류원(13)으로부터 정공 전류가 흐른다. 이 때, 선택선(4)을 제외한 다른 선택선(2, 3)에는 VM이 인가되어 있는 데 대하여, 선택선(4)에는 VL이 인가되어 있으며, 선택선(4)에 접속되어 있는 화소의 n+형 확산 영역(43)의 전위가 가장 높게 되어 있기 때문에, 상기 정공 전류는, 선택선(4)에 접속되어 있는 화소를 통해 흐르게 된다. 이 때 흐르는 정공 전류를 도 24에서 화살표 a로 나타낸다. 즉, 이에 따라, 전원 전위 Vcc, 전류원(13), MOS 트랜지스터(9P), 신호선(6) 및 선택 화소(1)로 이루어지는 소스 팔로워가 형성되고, 임피던스 변환 회로(14)로부터는 선택 화소(1)의 p형 확산 영역(44)의 전위의 극대점에 대응한 전위가 신호 OUT로서 출력된다. 이 경우, p형 확산 영역(44)의 전위의 극대점 자체가, 입사광에 의해 발생한 전자의 적분값에 의해 변조되어 있기 때문에, 화소 행 선택 회로(5) 및 화소 열 선택 회로(12)에 의해 모든 화소를 주사하고, 임피던스 변환 회로(14)로부터 신호를 순차적으로 판독함으로써, 영상 신호를 얻을 수 있다.
다음에, 판독 기간이 종료하고, 선택선(4)에 인가되는 펄스 신호 S4가 VH로 변화한 후의 t4의 타이밍에서는, n+형 확산 영역(43)의 전위가 낮아지고, 이에 따라 n형 웰 영역(21)의 전위의 극소점에 축적되어 있던 전자가 n+형 확산 영역(43)을 경유하여 배출된다.
제4 실시예의 경우에도, 각 화소가 1개의 접합형 FET에 의해 구성되어 있으며, 전하 결합 소자형과 비교하여 구조가 간단하며, 미세화에 적합하다. 또한, 전하(전자)를 축적하는 n형 웰 영역(21)이 주변의 반도체 영역과 접합을 형성하고 있으며, 이 n형 웰 영역(21)에는 소정의 전압이 인가되기 때문에, 전위적으로 부유 상태로는 되지 않는다. 그 결과, 전하(전자)의 배출 후에, n형 웰 영역(21)에는 백그라운드 전하가 존재하지 않게 되어, 종래와 같은 백그라운드 전하량의 변동에 의한 노이즈의 발생을 억제할 수 있다.
또한, 백그라운드 전하의 영향을 고려할 필요가 없기 때문에, n형 웰 영역(21)의 불순물의 농도를 어느 정도까지 높게 할 수 있다. 이 때문에, 대 접지 용량값을 충분히 확보할 수가 있어, 충분한 양의 신호 전하(전자)를 축적할 수 있기 때문에, 포화 전하량을 어느 정도 높게 할 수 있다.
또한, 폴리실리콘 게이트 전극을 이용하지 않은 접합형 게이트 FET를 사용하고 있기 때문에, 청색 감도의 저하를 방지 할 수 있다는 효과나, 광전 변환을 행하는 p형 확산 영역(44)과 그 아래의 n형 웰 영역(21)으로 이루어지는 포토다이오드와, n형 웰 영역(21)과 p형 기판(20)으로 이루어지는 포토다이오드와, 드레인영역(41)과 그 아래의 n형 웰 영역(21)으로 이루어지는 포토다이오드와, 전하를 축적하는 n형 웰 영역(21)이 인접하며, 또한 집적하여 형성되어 있기 때문에, 이들을 분산 형성하는 경우에 비하여 화소의 사이즈를 미세화할 수 있다는 효과가 얻어진다.
[제5 실시예]
도 29는, 도 24와는 다른 구성을 갖는 화소(1)의 소자 구조를 도시한 패턴 평면도이고, 도 30 및 도 31은 도 29의 서로 다른 단면도이다. 또, 도 29에서의 25-25선에 따라 취한 단면도는, 제4 실시예의 도 25의 단면도와 동일하기 때문에 도시는 생략한다.
상술한 도 24에 도시한 화소에서는, n형 웰 영역(21)을 각 화소마다 분리 형성하고 있었다. 이것에 대하여, 본 제5 실시예의 경우에는, 도 29에서의 수평 방향에서 인접하는 화소를, n형 웰 영역(21)의 표면 영역에 형성된 p+형의 드레인 영역(41)에 의해 분리하고 있다. 또한, 본 제5 실시예에서는, n형 웰 영역(21)의 표면 영역에, 전위 조정용의 n-형의 확산 영역(52, 53) 및 n+형의 확산 영역(54)이, p형 확산 영역(44)의 아래의 n형 웰 영역(21)에 축적된 전자를 배출하기 위한 n+형의 확산 영역(55)이 각각 형성되어 있다.
상기 n+형 확산 영역(55)은, 도 29에서의 수직 방향에서 인접하는 화소의 상호간에 형성되고, 또한 도 29에서의 수평 방향으로 연장하여 형성되어 있다. 또한, 상기 n-형 확산 영역(52, 53) 및 n+형 확산 영역(54)은, n+형 확산 영역(43) 및 p형 확산 영역(44)과 상기 n+형 확산 영역(55) 사이에 위치하도록 형성되고, 또한 n+형 확산 영역(54)을 중심으로 하여 양측에 n-형 확산 영역(52, 53)의 각각이 위치하도록 형성되어 있다.
도 32는, 도 29에 도시한 바와 같은 화소를 갖는 고체 촬상 장치에서의 주요한 신호의 파형도이다. 도 32에 도시한 바와 같이, 선택선(2∼4)에는 VL, VM, VH의 3치의 전압을 갖는 펄스 신호 S2∼S4가 인가된다. 상기 3치의 전압 중 VL이 가장 낮고, VM은 VL보다도 높으며, VH는 VM보다도 높다.
다음에, 도 32를 참조하여 도 29에 도시한 바와 같은 화소를 갖는 고체 촬상 장치의 동작을 설명한다.
모든 화소로부터 신호를 판독하는 기간을 1 프레임 주기라 칭하고, 1 프레임 주기는 선택선(2∼4)의 신호 S2∼S4가 VL로부터 VH로 상승한 후에 다음에 VL로부터 VH로 상승하기까지의 기간이다. 1 프레임 주기에서, 선택선(2∼4)의 신호 S2∼S4가 VH인 기간은 전자의 축적 기간이고, VM인 기간은 각 화소의 임계값 전압의 변화가 신호로서 판독되는 판독 기간이며, 또한 VL인 기간은 각 화소로 적분된 전자를 배출하는 리세트 기간이다.
예를 들면, 선택선(2)의 신호 S2가 VM인 기간에서는, 이 선택선(2)에 접속되어 있는 동일 행 내의 3개의 화소(1)가 선택된다. 이 기간에 신호 S9P가 저레벨로 됨으로써 MOS 트랜지스터(9P)가 온 상태로 되어 화소 열이 선택되고, 1개의 화소가 선택된다. 이 때, 전원 전위 Vcc, 전류원(13), MOS 트랜지스터(9P), 신호선(6) 및 선택 화소를 통해 접지 전위에 전류가 흘러, 선택 화소의 임계값 전압에 따른 신호가 임피던스 변환 회로(14)를 경유하여 신호 OUT로서 출력된다. 또한 신호 S10P,S11P가 순차적으로 저레벨로 됨으로써 MOS 트랜지스터(10P, 11P)가 순차적으로 온 상태로 되어 다른 화소 열이 순차적으로 선택되며, 신호선(7, 8)을 경유하여 선택 열의 대응하는 화소(1)를 통해 전류원(13)으로부터 전류가 흘러, 선택 화소의 임계값 전압에 따른 신호가 임피던스 변환 회로(14)를 경유하여 신호 OUT로서 출력된다. 이러한 동작이 화소 행을 바꿔 순차적으로 행해짐으로써, 모든 화소로부터 신호가 판독된다.
또한, 각 화소 행에서의 각 3개의 화소(1)로부터의 신호 판독 후에는, 선택선(2∼4)의 신호 S2∼S4가 VL로 되고, 이들 각 3개의 화소로부터 전자가 n+형 확산 영역(55)으로 배출되어 리세트 동작이 행해지고, 다음의 전자의 축적에 대비된다.
도 33은, 도 32의 파형도에서의 t1∼t4의 각 타이밍 시에, 도 30의 단면도 중의 D-D'선, E-E'선 및 F-F'선에 따라 취한 단면에서의 전위 상태를 도시한다.
다음에, 각 화소에서의 전자의 축적 동작, 신호 판독 동작 및 리세트 동작을, 도 33의 전위 도면을 참조하여 상세히 설명한다.
예를 들면 선택선(4)에 인가되는 펄스 신호 S4가 VL로부터 VH로 변화한 직후 인 축적 기간의 개시 직후의 t1의 타이밍 시에는, 상기한 바와 같이 입사광에 따라서 발생한 전자-정공쌍 중의 전자가 p형 확산 영역(44)의 아래의 n형 웰 영역(21)의 전위의 극소점을 중심으로 하여 축적되고, 적분되어 간다. 이것에 의해 n형 웰 영역(21)의 전위의 극소점과 p형 확산 영역(44)의 전위의 극대점도 변조된다. 축적 기간의 종료 직전의 t2의 타이밍 시에는, n형 웰 영역(21)의 전위 극소점은 t1의 타이밍 시보다도 높게 되어 있다.
다음에, 판독 기간이 개시되고, 선택선(4)에 인가되는 펄스 신호 S4가 VM으로 변화하면, 이것에 수반하여 전체의 전위가 (VH-VM)에 비례하여 높아진다. 이 후, 신호 S9P가 저레벨로 되고, 도 23에서의 MOS 트랜지스터(9P)가 온 상태로 되면, 동일 열의 3개의 화소(1) 중, n+형 확산 영역(43)의 전위의 극소점이 가장 낮은 화소를 경유하여, 정전류원(13)으로부터 정공 전류가 흐른다. 이 때, 선택선(4)을 제외한 다른 선택선(2, 3)에는 VH가 인가되어 있는 데 대하여, 선택선(4)에는 VM이 인가되어 있으며, 선택선(4)에 접속되어 있는 화소의 n+형 확산 영역(43)의 전위가 가장 높게 되어 있기 때문에, 상기 정공 전류는, 선택선(4)에 접속되어 있는 화소를 통해 흐르게 된다. 이 때에 흐르는 정공 전류는 도 30에 서 화살표 a로 나타낸다. 즉, 이에 따라, 전원 전위 Vcc, 전류원(13), MOS 트랜지스터(9P), 신호선(6) 및 선택 화소로 이루어지는 소스 팔로워가 형성되고, 임피던스 변환 회로(14)를 경유하여, 선택 화소의 p형 확산 영역(44)의 전위의 극대점에 대응한 전위가 신호 OUT로서 출력된다. 이 경우, p형 확산 영역(44)의 전위의 극대점 자체가, 입사광에 의해 발생한 전자의 적분값에 의해 변조되어 있기 때문에, 화소 행 선택 회로(5) 및 화소 열 선택 회로(12)에 의해 모든 화소를 주사하고, 임피던스 변환 회로(14)로부터 신호를 순차적으로 판독함으로써, 영상 신호를 얻을 수 있다.
다음에, 판독 기간이 종료하여, 선택선(4)에 인가되는 펄스 신호 S4가 VL로 변화한 후의 t4의 타이밍에서는, n+형 확산 영역(43)의 전위가 높아지고, p형 확산 영역(44)의 아래의 n형 웰 영역(21)의 전위의 극소점에 축적되어 있던 전자가 n+형확산 영역(54)을 경유하여 n+형 확산 영역(55)으로 배출된다.
본 제5 실시예의 경우에도, 각 화소가 1개의 접합형 FET에 의해 구성되어 있고, 전하 결합 소자형에 비하여 구조가 간단하며, 미세화에 적합하다. 또한, 전하(전자)를 축적하는 n형 웰 영역(21)은 주변의 반도체 영역과 접합을 형성하고 있으며, 이 n형 웰 영역(21)에는 소정의 전압이 인가되기 때문에, 전위적으로 부유 상태로 되지는 않는다. 그 결과, 전하(전자)의 배출 후에, n형 웰 영역(21)에는 백그라운드 전하가 존재하지 않게 되어, 종래와 같은 백그라운드 전하량의 변동에 의한 노이즈의 발생을 억제 할 수 있다.
또한, 백그라운드 전하의 영향을 고려할 필요가 없기 때문에, n형 웰 영역(21)의 불순물의 농도를 어느 정도까지 높게 할 수 있다. 이 때문에, 대 접지 용량값을 충분히 확보할 수가 있어, 충분한 양의 신호 전하(전자)를 축적할 수가 있으므로, 포화 전하량을 어느 정도 높게 할 수 있다.
또한, 폴리실리콘 게이트 전극을 이용하지 않은 접합형 게이트 FET를 사용하고 있기 때문에, 청색 감도의 저하를 방지 할 수 있다는 효과나, 광전 변환을 행하는 p형 확산 영역(44)과 그 아래의 n형 웰 영역(21)으로 이루어지는 포토다이오드와, n형 웰 영역(21)과 p형 기판(20)으로 이루어지는 포토다이오드와, 드레인 영역(41)과 그 아래의 n형 웰 영역(21)으로 이루어지는 포토다이오드와, 전하를 축적하는 p형 매립 영역(26)의 아래의 n형 웰 영역(21)이 인접하며, 또한 집적하여 형성되어 있기 때문에, 이들을 분산 형성하는 경우에 비하여 화소의 사이즈를 미세화할 수 있다는 효과가 얻어진다.
[제6 실시예]
도 34는, 본 발명의 제6 실시예에 따른 고체 촬상 장치의 전체 회로도이다.
도 34에 도시한 고체 촬상 장치는, 도 23에 비하여 화소의 구성 및 화소 행 선택 회로의 구성이 약간 다르며, 그 밖의 구성은 도 23과 마찬가지이다.
도 34에서, 각 화소(60)는 소스, 드레인 및 게이트를 갖는 광전 변환용의 접합형 FET부(60a)에 대하여, 광전 변환용의 접합형 FET부의 게이트의 축적 전하를 접지 전위로 배출하기 위한 축적 전하 배출용의 접합형 FET부(60b)가 부가된 구성을 갖는다.
동일 행의 각 3개의 화소(60)의 광전 변환용의 접합형 FET부(60a)의 게이트는, 화소 행 선택용의 복수(본 예에서는 3개)의 선택선(2∼4) 중 대응하는 1개에 공통으로 접속되어 있다. 동일 행의 각 3개의 화소(60) 내의 축적 전하 배출용의 접합형 FET부(60b)의 소스, 드레인의 한쪽과 게이트는, 전하 배출용의 복수(본 예에서는 3개)의 선택선(16∼18) 중 대응하는 1개에 공통으로 접속되며, 축적 전하 배출용의 접합형 FET부(60b)의 소스, 드레인의 다른 쪽은 대응하는 광전 변환용의 접합형 FET부(60a)의 게이트에 접속되어 있다. 또, 선택선(2∼4 및 16∼18)은 화소 행 선택 회로(19)에 접속되어 있다.
도 34에 도시한 제6 실시예의 고체 촬상 장치에서, 빛이 입사함으로써 각 화소(60)에서 각각의 광량에 대응한 신호 전하가 축적되고, 축적된 신호 전하량에 따라서 각 화소의 임계값 전압이 변화하도록 된다. 그리고, 선택선(2∼4) 중 어느 1개에 화소 행 선택 회로(19)로부터 출력되는 펄스 신호가 인가됨으로써 화소 행이선택되고, 또한 MOS 트랜지스터(9P∼11P)의 게이트 중 어느 1개에 화소 열 선택 회로(12)로부터 출력되는 펄스 신호가 인가되며, 그 MOS 트랜지스터가 온 상태로 됨으로써 화소 열이 선택된다. 이에 따라 1개의 화소(60)가 선택된다. 이 때, 도 34에서 화살표로 나타낸 바와 같이, 전원 Vcc, 전류원(13), 온 상태의 MOS 트랜지스터(본 예에서는 MOS 트랜지스터(10P)), 신호선(본 예에서는 신호선(7))을 경유하여, 선택 화소를 통해 접지 전위에 이르는 전류 패스가 더 형성되며, 선택 화소의 임계값 전압에 따른 신호가 임피던스 변환 회로(14)를 경유하여 출력된다.
각 화소(60)에 축적된 신호 전하는, 선택선(16∼18) 중 어느 1개에 화소 행 선택 회로(19)로부터 출력되는 펄스 신호가 인가됨으로써, 각 화소(60)의 전하 배출용의 접합형 FET부(60b)를 통해 접지 전위로 배출된다.
도 35는, 도 34에서의 1개의 화소의 소자 구조를 도시한 패턴 평면도이고, 도 36 내지 도 39는 도 35의 서로 다른 단면도이다.
상술한 도 29의 화소에서는, 소스 영역(42)을 중앙으로 하고 이것을 둘러싸도록 n+형 확산 영역(43) 및 p형 확산 영역(44)이 형성되어 있었다. 이것에 대하여, 본 제6 실시예에서는, 소스 영역(42)은 이점 쇄선으로 구획된 화소 영역의 주변부에, 사각형상의 평면 패턴을 갖도록 형성되어 있다. 그리고, n+형 확산 영역(43) 및 p형 확산 영역(44)과 드레인 영역(41)은, 각각 소스 영역(42)과 평행하게 되도록, 도 35에서 수평 방향으로 연장하여 형성되어 있다.
또한, 도 35에서의 수평 방향에서 인접하는 화소의 p형 확산 영역(44) 상호간에는, p형 확산 영역(44)의 아래의 n형 웰 영역(21)에 축적된 신호 전하(전자)를 배출하기 위한 드레인이 되는 n+형 확산 영역(56)이 배치 형성되어 있다. 이 n+형 확산 영역(56)이 형성되어 있음으로써, 도 35에서 수직 방향으로 연장하여 형성되어 있는 배선층(46)은, 이 n+형 확산 영역(56)의 형성 위치에서 "역ㄷ자" 형상으로 절곡되어 있다. 또한, 상기 배선층(49)과 평행하도록, 상기 제2 층간 절연막(48) 상에는 배선층(57)이 형성되어 있으며, 상기 n+형 확산 영역(56)은 이 배선층(57)에 대하여 컨택트(58)를 통해 접속되어 있다. 상기 배선층(57)은, 도 34에서의 선택선(16∼18)에 대응하고 있다.
도 40은, 도 34에 도시한 고체 촬상 장치에서의 주요한 신호의 파형도이다. 도 40에서, 신호 S2, S3, S4는 화소 행 선택 회로(19)로부터 출력되어, 행 선택용의 선택선(2∼4)에 인가되는 펄스 신호의 파형을 나타내고, 신호 S16, S17, S18는 화소 행 선택 회로(19)로부터 출력되어, 전하 배출용의 선택선(16∼18)에 인가되는 펄스 신호의 파형을 나타내며, 신호 S9P, S10P, S11P는 화소 열 선택 회로(12)로부터 출력되어, MOS 트랜지스터(9P, 10P, 11P)의 게이트에 인가되는 펄스 신호의 파형을 나타내며, 신호 OUT는 임피던스 변환 회로(14)로부터 출력되는 신호의 파형을 나타내고 있다. 도 40에 도시한 바와 같이, 선택선(2∼4)에는 VL과 VH의 2치의 전압을 갖는 펄스 신호 S2∼S4가 인가되고, 마찬가지로 선택선(16∼18)에도 VL과 VM의 2치의 전압을 갖는 펄스 신호 S16∼S18가 인가된다. 상기 2치의 전압 중 VL은 VH보다도 낮다.
다음에, 도 40을 참조하여 도 34의 고체 촬상 장치의 동작을 설명한다.
모든 화소(60)로부터 신호를 판독하는 기간을 1 프레임 주기라 칭하며, 1 프레임 주기는 선택선(2∼4)의 신호 S2∼S4가 VL로부터 VH로 상승한 후에 다음에 VL로부터 VH로 상승하기까지의 기간이다. 1 프레임 주기에서, 선택선(2∼4)의 신호 S2∼S4가 VH인 기간은 신호 전하(전자)의 적분 기간이며, 신호 S2∼S4가 VL인 기간은 신호의 판독 기간이다. 신호 S2∼S4가 VL일 때 선택선(16∼18)의 신호 S16∼S18가 VH인 기간은, 신호 전하(전자)의 배출 기간이다. 따라서, 실질적인 신호 판독 기간은, 선택선(2∼4)의 신호 및 선택선(16∼18)이 모두 VL인 기간이다.
예를 들면, 선택선(2)의 신호 S2가 저레벨(VL)인 기간에서는, 이 선택선(2)에 접속되어 있는 동일 행 내의 3개의 화소(60)가 선택된다. 이 기간에 신호 S9P가 저레벨로 됨으로써 MOS 트랜지스터(9P)가 온 상태로 되어 화소 열이 선택되고, 1개의 화소(60)가 선택된다. 이 때, 전원 전위 Vcc, 전류원(13), MOS 트랜지스터(9P), 신호선(6) 및 선택 화소를 통해 접지 전위에 전류가 흘러, 선택 화소의 임계값 전압에 따른 신호가 임피던스 변환 회로(14)를 경유하여 신호 OUT로서 출력된다. 또한, 신호 S10P, S11P가 순차적으로 저레벨로 됨으로써 MOS 트랜지스터(10P, 11P)가 순차적으로 온 상태로 되어 다른 화소 열이 순차적으로 선택되며, 신호선(7, 8)을 경유하여, 선택 열의 대응하는 화소(60)를 통해 전류가 흐르고, 선택 화소의 임계 전압에 따른 신호가 임피던스 변환 회로(14)를 경유하여 신호 OUT로서 출력된다. 이러한 동작이 화소 행을 바꿔 순차적으로 행해짐으로써, 모든 화소로부터 신호가 판독된다.
한편, 각 화소 행에서의 각 3개의 화소(60)로부터의 신호 판독 기간이 개시되기 전에, 선택선(16∼18)의 신호 S16∼S18가 미리 VL로 되고, 또한 신호 판독 기간이 종료하기 전에 또한 선택선(2∼4)의 신호 S2∼S4가 VL로 되기 전에, 선택선(16∼18)의 신호 S16∼S18가 VH로 된다. 선택선(2∼4)의 신호 S2∼S4가 VL이며 또한 선택선(16∼18)의 신호가 VH인 기간에, p형 확산 영역(44)의 아래의 n형 웰 영역(21)에 축적되어 있던 전자가 n+형 확산 영역(56)으로 배출되고, 리세트 동작이 행해진다.
또, 리세트 동작은, 신호선(2∼4)의 신호 S2∼S4가 VL이며 또한 신호선(16∼18)의 신호 S16∼S18가 VH일 때 행해지기 때문에, 신호선(2∼4)의 신호 S2∼S4가 VL로 되어 판독 기간이 개시되기 전에, 미리 신호선(16∼18)의 신호 S16∼S18를 VL로 떨어뜨리도록 하고 있다.
도 41은, 도 40의 신호 파형도에서의 t1∼t4의 각 타이밍 시에, 도 37의 E-E'선, F-F'선, G-G'선에 따라 취한 단면에서의 전위 상태를 도시한다.
다음에, 각 화소에서의 전자의 축적 동작, 신호 판독 동작 및 리세트 동작을, 도 41의 전위 도면을 참조하여 상세히 설명한다.
선택선(4)에 인가되는 펄스 신호 S4가 VH로 변화한 직후인 축적 기간의 개시 직후의 t1의 타이밍 시에는, 상기한 바와 같이 입사광에 따라서 발생한 전자-정공쌍 중의 전자가 p형 확산 영역(44)의 아래의 n형 웰 영역(21)에 축적되고, 적분되어 간다. 이것에 의해 n형 웰 영역(21)의 전위의 극소점과 p형 확산 영역(44)의 전위의 극대점도 변조된다. 축적 기간의 종료 직전의 t2의 타이밍 시에서는, n형 웰 영역(21)의 전위는 t1의 타이밍 시보다도 높게 되어 있다.
다음에, 판독 기간으로 되어, 선택선(4)에 인가되는 펄스 신호 S4가 VL로 변화하면, 이것에 수반하여 전체의 전위가 (VH-VL)에 비하여 높아진다. 단, p형 기판(20)은 접지 전위로 고정되어 있기 때문에, 기판(20)의 전위는 일정하게 변화하지 않는다. 그 후, 신호 S9가 저레벨로 되어, 도 34에서의 MOS 트랜지스터(9P)가 온 상태로 되면, 동일 열의 3개의 화소(60) 중, n+형 확산 영역(43)의 전위가 가장 낮은 화소를 경유하여, 정공 전류가 흐른다. 이 때, 선택선(4)을 제외한 다른 선택선(2, 3)에는 VH가 인가되어 있는 데 대하여, 선택선(4)에는 VL이 인가되어 있으며, 선택선(4)에 접속되어 있는 화소의 n+형 확산 영역(43)의 전위가 가장 높게 되어 있기 때문에, 상기 정공 전류는 선택선(4)에 접속되어 있는 화소를 통해 흐르게 된다. 이 때 흐르는 전류의 경로를 도 37에서 화살표 a로 나타낸다. 즉, 이에 따라, 전원 전위 Vcc, 전류원(13), MOS 트랜지스터(9P), 신호선(6) 및 선택 화소로 이루어지는 소스 팔로워가 형성되며, 임피던스 변환 회로(14)로부터는 선택 화소(60)의 p형 확산 영역(44)의 전위의 극대점의 전위값에 대응한 전위가 신호 OUT로서 출력된다. 이 경우, p형 확산 영역(44)의 전위의 극대점 자체가, 입사광에 의해 발생한 전자의 적분값에 의해 변조되어 있기 때문에, 화소 행 선택 회로(19) 및 화소 열 선택 회로(12)에 의해 모든 화소를 주사하여, 임피던스 변환 회로(14)로부터 신호를 순차적으로 판독함으로써, 영상 신호를 얻을 수 있다.
다음에, 선택선(4)에 인가되는 펄스 신호 S4가 VL인 상태에서, 선택선(18)에 인가되는 펄스 신호 S18가 VL로부터 VH로 변화한 후의 t4의 타이밍에서는, 도 36에서의 p형 반도체 영역(44) 하부의 n형 웰 영역(21)에 축적되어 있던 전자가 도면 중의 화살표 b의 경로로 n+형 반도체 영역(56)으로 배출된다. 이에 따라 p형 확산영역(44)의 전위가 낮아져서, 리세트 동작이 행해진다.
즉, 제6 실시예에서는, 광전 변환하여 축적된 전자를, 제4 실시예와 같이 드레인 영역(41)이나, 제5 실시예와 같이 n+형 확산 영역(55)으로 배출하는 것이 아니라, n형 웰 영역(21)의 표면 영역에 형성된 n+형 확산 영역(56)으로 배출하도록한 것이다.
또, n+형 확산 영역(43과 56)은 모두 n형 웰 영역(21)의 표면에 형성되어 있기 때문에, 이들에 인가되는 전압이 서로 다르면, 그 사이에 전류가 흐를 가능성이 있다. 이것을 방지하기 위해서는, n형 웰 영역(21) 표면의 불순물 농도를 조정하여 고저항으로 함으로써, 전류값을 작게 설정할 수 있기 때문에, 상기 전류가 흐르는 것에 의한 악영향을 회피할 수 있다.
도 42 및 도 43은, 도 35에서의 36-36선에 따라 취한 단면에서의 전위의 모습을 이차원적으로 도시한다. 또한, 도 42는 판독 개시 직후의 t3의 타이밍에서의 상태를, 도 43은 전하 배출 시의 t4의 타이밍에서의 상태를 각각 도시한다. 또한, 도면에서 도시한 전압은 전위를 나타내며, 전압값이 클수록 전위는 깊게 된다.
도 42에 도시한 바와 같이, 판독 개시 직후(t=t3)에서는, 전위의 안점 P가 n+형 확산 영역(56) 하부의 n형 웰 영역(21)에 위치하게 되고, p형 확산 영역(44) 부근에 신호 전하(전자)가 축적됨과 함께 p형 확산 영역(44) 부근에 정공 전류가 흐르는 경로가 형성되는 것을 알 수 있다.
전하 배출 시(t=t4)에는, 도 43에서의 파선의 화살표로 나타낸 바와 같이, 전위가 p형 확산 영역(44)의 하부로부터 n+형 확산 영역(56)을 향하여 순차적으로높아지고, p형 확산 영역(44) 하부에 축적되어 있는 전자 전하가 n+형 확산 영역(56)으로 배출되도록 된다. 또, 본 예에서는, 전하 배출 시에, n+형 확산 영역(56)에는 전압 VH로서 5V가 공급되는 경우를 도시하였다.
이와 같이 제6 실시예에 따른 고체 촬상 장치의 경우에도, 각 화소가 실질적으로 1개의 접합형 FET에 의해 구성되어 있으며, 전하 결합 소자형에 비하여 구조가 간단하며, 미세화에 적합하다. 또한, 전하(전자)를 축적하는 n형 웰 영역(21)이 주변의 반도체 영역과 접합을 형성하고 있으며, 이 n형 웰 영역(21)에는 소정의 전압이 인가되기 때문에, 전위적으로 부유 상태로는 되지 않는다. 이 결과, 전하(전자)의 배출 후에, n형 웰 영역(21)에는 백그라운드 전하가 존재하지 않게 되어, 종래와 같은 백그라운드 전하량의 변동에 의한 노이즈의 발생을 억제 할 수 있다.
또한, 백그라운드 전하의 영향을 고려할 필요가 없기 때문에, n형 웰 영역(21)의 불순물의 농도를 어느 정도까지 높게 할 수 있기 때문에, 대 접지 용량값을 충분히 확보할 수가 있어, 충분한 양의 신호 전하(전자)를 축적 할 수 있다. 이 때문에, 포화 전하량을 어느 정도 높게 할 수 있다.
또한, 폴리실리콘 게이트 전극을 이용하지 않은 접합형 게이트 FET를 사용하고 있기 때문에, 청색 감도의 저하를 방지 할 수 있다는 효과나, 광전 변환을 행하는 p형 확산 영역(44)과 그 아래의 n형 웰 영역(21)으로 이루어지는 포토다이오드와, n형 웰 영역(21)과 p형 기판(20)으로 이루어지는 포토다이오드와, 전하를 축적하는 p형 매립 영역(26)의 아래의 n형 웰 영역(21)이 인접하며, 또한 집적하여 형성되어 있기 때문에, 이들을 분산 형성하는 경우에 비하여 화소의 사이즈를 미세화할 수 있다는 효과가 얻어진다.
[응용예]
도 44는, 상기 제1 내지 제6 실시예에 따른 고체 촬상 장치를 이용한 전자 카메라의 제어 회로의 개략적인 블록 구성을 도시한다. 도면에서, 참조 번호(81)는 제1 내지 제6 실시예에 따른 고체 촬상 장치 외에, 타이밍 제너레이터나 A/D 변환 회로 등의 제어 회로가 집적된 고체 촬상용 집적 회로 칩이며, 참조 번호(82)는 카메라 DSP(Digital Signal Processor)용 집적 회로 칩이다.
DSP용 집적 회로 칩(82)은 고체 촬상용 집적 회로 칩(81)에 대하여 커맨드 및 각종 제어 신호를 공급하고, 고체 촬상용 집적 회로 칩(81)은 광전 변환함으로써 판독한 화상 신호를 디지털 신호로서 DSP용 집적 회로 칩(82)에 공급한다. DSP용 집적 회로 칩(82)은, 공급된 화상 신호에 대하여 각종 신호 처리, 예를 들면 화이트 밸런스의 조정이나 감마 처리 등을 실시하여 디지털 화상 신호를 출력한다.
도 45의 (a) 및 (b)는, 도 44에 도시한 고체 촬상용 집적 회로 칩(81) 및 DSP용 집적 회로 칩(82)을 렌즈 등과 함께 모듈화한 카메라 모듈의 평면도 및 단면도를 도시하고 있다. 이 모듈에서는, 용기(92)에 수납된 고체 촬상용 집적 회로 칩(81)이 베이스(91)의 표면측에 재치되어 있으며, 그 상부에는 IR(적외선) 제거 필터(93)가 장착되어 있다. 또한, IR 제거 필터(93)의 상부에는, 고체 촬상용 집적 회로 칩(81)의 표면에 빛을 조사하기 위한 집광용 렌즈(94)를 갖는 렌즈 모듈(95)이 장착되어 있다. 또한, 베이스(91)의 이면측에는 DSP용 집적 회로 칩(82)이 재치되어 있으며, 고체 촬상용 집적 회로 칩(81)과 DSP용 집적 회로칩(82) 사이는 서로 전기적 결선이 이루어져 있다. 또한, 베이스(91)에는 플렉시블 케이블(96)이 접속되고, 외부 사이의 신호의 수수가 이 플렉시블 케이블(96)을 통해 행해진다.
이상 본 발명의 바람직한 실시예에 대하여 설명하였지만, 그 밖의 부가적인 장점 및 변형은 당업자에 의해 쉽게 구현할 수 있다. 따라서, 본 발명의 범위는 상기한 설명 및 실시예에 한정되는 것은 아니며, 첨부한 특허청구범위 및 그 등가물에 의해 정의되는 바와 같은 발명의 개념의 범위 및 정신으로부터 벗어나지 않는 한 다양한 변형이 가능함은 물론이다.
본 발명의 고체 촬상 장치에 따르면, 구조가 간단하며 미세화에 적합한 특징으로 가질 뿐만 아니라, 판독 신호에 포함되는 노이즈를 억제할 수 있고, 또한 충분한 포화 전하량을 갖게 할 수 있다.

Claims (34)

  1. 고체 촬상 장치에 있어서,
    반도체 기판과,
    상기 반도체 기판 내에 형성된 복수의 화소로서, 상기 복수의 화소는 각각 신호 전하의 축적 기간, 신호 판독 기간 및 신호 전하의 배출 기간을 갖고, 상기 복수의 화소는 각각,
    상기 반도체 기판 상에 형성된 제1 도전형의 제1 반도체 영역과,
    상기 제1 반도체 영역의 표면 영역에 형성된 제1 도전형의 소스 영역과,
    상기 제1 반도체 영역의 표면 영역에 상기 소스 영역과 상호 이격하여 형성되며, 상기 화소에서의 신호 전하의 축적 기간, 신호 판독 기간 및 신호 전하의 배출 기간에 각각 서로 다른 전압이 공급되는 제1 도전형의 드레인 영역과,
    상기 드레인 영역과 접속되고, 상기 제1 반도체 영역의 표면 영역에 형성된 제1 도전형의 제2 반도체 영역과,
    상기 제2 반도체 영역 하부의 상기 제1 반도체 영역 내에 형성되며, 또한 상기 제2 반도체 영역과 전기적으로 접속되고, 입사광에 따른 신호 전하를 축적하는 상기 제1 도전형과는 반대 도전형인 제2 도전형의 제3 반도체 영역과,
    상기 소스 영역과 드레인 영역 사이의 상기 제1 반도체 영역의 표면 영역에 형성된 제2 도전형의 제4 반도체 영역을 갖는 고체 촬상 장치.
  2. 제1항에 있어서,
    상기 반도체 기판은 제2 도전형을 갖고, 상기 반도체 기판이 소정의 전위(GND)로 고정되어 있는 고체 촬상 장치.
  3. 제1항에 있어서,
    상기 제3 반도체 영역은 상기 소스 영역을 둘러싸도록 형성되며, 또한 상기 드레인 영역 및 상기 제2 반도체 영역은 상기 제3 반도체 영역을 둘러싸도록 형성되어 있는 고체 촬상 장치.
  4. 제1항에 있어서,
    상기 드레인 영역에 대하여, 상기 신호 전하의 축적 기간에는 제1 전압이 공급되고, 상기 신호 판독 기간에는 상기 제1 전압보다도 높은 제2 전압이 공급되며, 상기 신호 전하의 배출 기간에는 상기 제2 전압보다도 높은 제3 전압이 공급되는 고체 촬상 장치.
  5. 제1항에 있어서,
    상기 제3 반도체 영역과 인접하도록 상기 반도체 기판 상에 절연막을 통해 형성되며, 적어도 상기 화소에 있어서의 신호 판독 기간 내에 각각 서로 다른 전압이 시계열적으로 공급되고, 상기 제3 반도체 영역에 축적된 신호 전하를 상기 반도체 기판으로 배출하는 MOS형 게이트 전극
    을 더 포함하는 고체 활상 장치.
  6. 제5항에 있어서,
    상기 제3 반도체 영역은 상기 소스 영역을 둘러싸도록 형성되며, 또한 상기 드레인 영역 및 상기 제2 반도체 영역은, 상기 제3 반도체 영역의 일부를 남기고 상기 제3 반도체 영역을 둘러싸도록 형성되어 있는 고체 촬상 장치.
  7. 제6항에 있어서,
    상기 MOS형 게이트 전극은, 상기 드레인 영역 및 상기 드레인 영역에 의해 둘러싸여 있지 않은 상기 제3 반도체 영역의 상기 일부에 인접하도록 형성되어 있는 고체 촬상 장치.
  8. 제7항에 있어서,
    상기 MOS형 게이트 전극은 단부를 갖고, 이 단부의 위치가, 상기 제1 반도체 영역의 단부의 위치 및 상기 제2 반도체 영역의 단부의 위치와 각각 일치하고 있는 고체 촬상 장치.
  9. 제5항에 있어서,
    상기 드레인 영역, 상기 제3 반도체 영역 및 상기 소스 영역이 동일 방향에서 상호 평행하도록 연장하여 형성되며, 또한 상기 제3 반도체 영역과 상기 소스영역이 각 화소마다 각각 분리되어 있는 고체 촬상 장치.
  10. 제9항에 있어서,
    상기 MOS형 게이트 전극은, 각 화소마다 분리된 상기 제3 반도체 영역의 상호간에 일부가 위치하도록 형성되어 있는 고체 촬상 장치.
  11. 제9항에 있어서,
    상기 드레인 영역, 상기 제3 반도체 영역 및 상기 소스 영역의 연장 방향과 교차하는 방향으로 연장되고, 각 화소마다 상기 소스 영역에 전기적으로 접속된 신호 배선
    을 더 포함하는 고체 촬상 장치.
  12. 제9항에 있어서,
    상기 드레인 영역, 상기 제3 반도체 영역 및 상기 소스 영역의 연장 방향과 평행하는 방향으로 연장하여 형성되며, 각 화소를 상기 드레인 영역, 상기 제3 반도체 영역 및 상기 소스 영역의 연장 방향에서 상호 분리하는 분리 영역
    을 더 포함하는 고체 촬상 장치.
  13. 제12항에 있어서,
    상기 분리 영역은, 그 일부가 각 화소의 상기 소스 영역 상호간에 위치하도록 연장되어 있는 고체 활상 장치.
  14. 제5항에 있어서,
    상기 드레인 영역에 대하여, 상기 신호 전하의 축적 기간에는 제1 전압이 공급되며, 상기 신호 판독 기간에는 상기 제1 전압보다도 높은 제2 전압이 공급되고, 또한 상기 MOS형 게이트 전극에 대하여, 상기 신호 판독 기간이 시작되기 직전부터 제3 전압의 공급이 개시되며, 상기 신호 판독 기간이 종료하기 직전부터 상기 제3 전압보다도 낮은 제4 전압의 공급이 개시되는 고체 촬상 장치.
  15. 입사광을 광전 변환함으로써 판독한 화상 신호를 디지털 신호로서 출력하는 촬상용 제1 집적 회로 칩과,
    상기 제1 집적 회로 칩으로부터 출력되는 디지털 신호를 받아, 각종 신호 처리를 실시하여 디지털 화상 신호를 출력하는 신호 처리용 제2 집적 회로 칩과,
    상기 제1 집적 회로 칩의 상부에 배치되고, 상기 제1 집적 회로 칩의 표면에 빛을 조사하는 렌즈
    를 구비하며,
    상기 제1 집적 회로 칩은,
    반도체 기판과,
    상기 반도체 기판 내에 형성된 복수의 화소로서, 상기 복수의 화소는 각각 신호 전하의 축적 기간, 신호 판독 기간 및 신호 전하의 배출 기간을 갖고, 상기복수의 화소는 각각,
    상기 반도체 기판 상에 형성된 제1 도전형의 제1 반도체 영역과,
    상기 제1 반도체 영역의 표면 영역에 형성된 제1 도전형의 소스 영역과,
    상기 제1 반도체 영역의 표면 영역에 상기 소스 영역과 상호 이격하여 형성되며, 상기 화소에서의 신호 전하의 축적 기간, 신호 판독 기간 및 신호 전하의 배출 기간에 각각 서로 다른 전압이 공급되는 제1 도전형의 드레인 영역과,
    상기 드레인 영역과 접속되고, 상기 제1 반도체 영역의 표면 영역에 형성된 제1 도전형의 제2 반도체 영역과,
    상기 제2 반도체 영역 하부의 상기 제1 반도체 영역 내에 형성되며, 또한 상기 제2 반도체 영역과 전기적으로 접속되고, 입사광에 따른 신호 전하를 축적하는 상기 제1 도전형과는 반대 도전형인 제2 도전형의 제3 반도체 영역과,
    상기 소스 영역과 드레인 영역 사이의 상기 제1 반도체 영역의 표면 영역에 형성된 제2 도전형의 제4 반도체 영역을 갖는 카메라 모듈.
  16. 제15항에 있어서,
    상기 제3 반도체 영역과 인접하도록 상기 반도체 기판 상에 절연막을 통해 형성되며, 적어도 상기 화소에서의 신호 판독 기간 내에 각각 서로 다른 전압이 시계열적으로 공급되고, 상기 제3 반도체 영역에 축적된 신호 전하를 상기 반도체 기판으로 배출하는 MOS형 게이트 전극
    을 더 포함하는 카메라 모듈.
  17. 고체 촬상 장치에 있어서,
    반도체 기판과,
    상기 반도체 기판 내에 형성된 복수의 화소로서, 상기 복수의 화소는 각각 신호 전하의 축적 기간, 신호 판독 기간 및 신호 전하의 배출 기간을 갖고, 상기 복수의 화소는 각각,
    상기 반도체 기판 상에 형성된 제1 도전형의 제1 반도체 영역과,
    상기 제1 반도체 영역의 표면 영역에 형성되며, 상기 제1 도전형과는 반대 도전형인 제2 도전형의 소스 영역과,
    상기 제1 반도체 영역의 표면 영역에 상기 소스 영역과 상호 이격하여 형성된 제2 도전형의 드레인 영역과,
    상기 소스 영역과 드레인 영역 사이의 상기 제1 반도체 영역의 표면 영역에 형성되고, 상기 화소에서의 신호 전하의 축적 기간, 신호 판독 기간 및 신호 전하의 배출 기간에 각각 서로 다른 전압이 공급되는 제1 도전형의 제2 반도체 영역과,
    상기 제2 반도체 영역의 하부의 상기 제1 반도체 영역 내에 형성되며, 또한 상기 제2 반도체 영역과 전기적으로 접속되고, 입사광에 따른 신호 전하를 축적하는 제2 도전형의 제3 반도체 영역을 갖는 고체 촬상 장치.
  18. 제17항에 있어서,
    상기 드레인 영역의 일부는 상기 반도체 기판의 표면에 위치하고 있는 고체촬상 장치.
  19. 제17항에 있어서,
    상기 반도체 기판은 제2 도전형을 갖고, 상기 반도체 기판이 소정의 전위(GND)로 고정되어 있는 고체 촬상 장치.
  20. 제17항에 있어서,
    상기 제2 반도체 영역 및 상기 제3 반도체 영역은 상기 소스 영역을 둘러싸 도록 형성되며, 또한 상기 드레인 영역은 상기 제2 반도체 영역 및 상기 제3 반도체 영역을 둘러싸도록 형성되어 있는 고체 촬상 장치.
  21. 제17항에 있어서,
    상기 제2 반도체 영역에 대하여, 상기 신호 전하의 축적 기간에는 제1 전압이 공급되고, 상기 신호 판독 기간에는 상기 제1 전압보다도 낮은 제2 전압이 공급되며, 상기 신호 전하의 배출 기간에는 상기 제2 전압보다도 높은 제3 전압이 공급되는 고체 촬상 장치.
  22. 제17항에 있어서,
    상기 제3 반도체 영역에 인접하도록 상기 제1 반도체 영역의 표면 영역에 형성된 제1 도전형의 제4 반도체 영역과,
    상기 제4 반도체 영역의 표면 영역에 형성된 제1 도전형의 제5 반도체 영역
    을 더 포함하는 고체 촬상 장치.
  23. 제22항에 있어서,
    상기 드레인 영역의 일부가 상기 반도체 기판의 표면에 위치하고 있는 고체 촬상 장치.
  24. 제22항에 있어서,
    상기 반도체 기판은 제2 도전형을 갖고, 상기 반도체 기판이 소정의 전위(GND)로 고정되어 있는 고체 촬상 장치.
  25. 제22항에 있어서,
    상기 제2 반도체 영역 및 상기 제3 반도체 영역은 상기 소스 영역을 둘러싸 도록 형성되며, 또한 상기 드레인 영역은 상기 제2 반도체 영역 및 상기 제3 반도체 영역을 둘러싸도록 형성되어 있는 고체 촬상 장치.
  26. 제22항에 있어서,
    상기 제2 반도체 영역에 대하여, 상기 신호 전하의 축적 기간에는 제1 전압이 공급되고, 상기 신호 판독 기간에는 상기 제1 전압보다도 낮은 제2 전압이 공급되며, 상기 신호 전하의 배출 기간에는 상기 제2 전압보다도 낮은 제3 전압이 공급되는 고체 촬상 장치.
  27. 제22항에 있어서,
    상기 제4 반도체 영역에 인접하도록 형성된 제1 도전형의 제6 반도체 영역
    을 더 포함하는 고체 촬상 장치.
  28. 입사광을 광전 변환함으로써 판독한 화상 신호를 디지털 신호로서 출력하는 고체 촬상용의 제1 집적 회로 칩과,
    상기 제1 집적 회로 칩으로부터 출력되는 디지털 신호를 받아, 각종 신호 처리를 실시하여 디지털 화상 신호를 출력하는 신호 처리용의 제2 집적 회로 칩과,
    상기 제1 집적 회로 칩의 상부에 배치되며, 상기 제1 집적 회로 칩의 표면에 빛을 조사하는 렌즈
    를 구비하고,
    상기 제1 집적 회로 칩은,
    반도체 기판과,
    상기 반도체 기판 내에 형성된 복수의 화소로서, 상기 복수의 화소는 각각 신호 전하의 축적 기간, 신호 판독 기간 및 신호 전하의 배출 기간을 갖고, 상기 복수의 화소는 각각,
    상기 반도체 기판 상에 형성된 제1 도전형의 제1 반도체 영역과,
    상기 제1 반도체 영역의 표면 영역에 형성되며, 상기 제1 도전형과는 반대도전형인 제2 도전형의 소스 영역과,
    상기 제1 반도체 영역의 표면 영역에 상기 소스 영역과 상호 이격하여 형성된 제2 도전형의 드레인 영역과,
    상기 소스 영역과 드레인 영역 사이의 상기 제1 반도체 영역의 표면 영역에 형성되며, 상기 화소에서의 신호 전하의 축적 기간, 신호 판독 기간 및 신호 전하의 배출 기간에 각각 서로 다른 전압이 공급되는 제1 도전형의 제2 반도체 영역과,
    상기 제2 반도체 영역의 하부의 상기 제1 반도체 영역 내에 형성되고, 또한 상기 제2 반도체 영역과 전기적으로 접속되며, 입사광에 따른 신호 전하를 축적하는 제2 도전형의 제3 반도체 영역을 갖는 카메라 모듈.
  29. 제28항에 있어서,
    상기 제3 반도체 영역에 인접하도록 상기 제1 반도체 영역의 표면 영역에 형성되며, 상기 제1 반도체 영역보다도 불순물 농도가 높은 제1 도전형의 제4 반도체 영역과,
    상기 제4 반도체 영역의 표면 영역에 형성되며, 상기 제1 반도체 영역보다도 불순물 농도가 높은 제1 도전형의 제5 반도체 영역
    을 더 포함하는 카메라 모듈.
  30. 고체 촬상 장치에 있어서,
    반도체 기판과,
    상기 반도체 기판 내에 형성된 복수의 화소로서, 상기 복수의 화소는 각각 신호 전하의 축적 기간, 신호 판독 기간 및 신호 전하의 배출 기간을 갖고, 상기 복수의 화소는 각각,
    상기 반도체 기판 상에 형성된 제1 도전형의 제1 반도체 영역과,
    상기 제1 반도체 영역의 표면 영역에 형성되며, 상기 제1 도전형과는 반대 도전형인 제2 도전형의 소스 영역과,
    상기 제1 반도체 영역의 표면 영역에 상기 소스 영역과 상호 이격하여 형성된 제2 도전형의 드레인 영역과,
    상기 소스 영역과 드레인 영역 사이의 상기 제1 반도체 영역의 표면 영역에 형성되며, 상기 화소에서의 신호 전하의 축적 기간, 신호 판독 기간 및 신호 전하의 배출 기간에 각각 서로 다른 전압이 공급되는 제1 도전형의 제2 반도체 영역과,
    상기 제2 반도체 영역의 하부의 상기 제1 반도체 영역 내에 형성되고, 또한 상기 제2 반도체 영역과 전기적으로 접속된 제2 도전형의 제3 반도체 영역과,
    상기 제3 반도체 영역에 인접하도록 상기 제1 반도체 영역의 표면 영역에 형성되며, 상기 제1 반도체 영역보다도 불순물 농도가 높고, 적어도 상기 화소에서의 신호 판독 기간 내에 각각 서로 다른 전압이 시계열적으로 공급되는 제1 도전형의 제4 반도체 영역을 갖는 고체 촬상 장치.
  31. 제30항에 있어서,
    상기 드레인 영역의 일부가 상기 반도체 기판의 표면에 위치하고 있는 고체촬상 장치.
  32. 제30항에 있어서,
    상기 반도체 기판은 제2 도전형을 갖고, 상기 반도체 기판이 소정의 전위(GND)로 고정되어 있는 고체 촬상 장치.
  33. 제30항에 있어서,
    상기 제2 반도체 영역에 대하여, 상기 신호 전하의 축적 기간에는 제1 전압이 공급되고, 상기 신호 판독 기간에는 상기 제1 전압보다도 낮은 제2 전압이 공급되며,
    또한, 상기 제4 반도체 영역에 대하여, 상기 신호 판독 기간이 시작되기 직전부터 제3 전압의 공급이 개시되고, 상기 신호 판독 기간이 종료하기 직전부터 상기 제3 전압보다도 낮은 제4 전압의 공급이 개시되는 고체 촬상 장치.
  34. 입사광을 광전 변환함으로써 판독한 화상 신호를 디지털 신호로서 출력하는 촬상용 제1 집적 회로 칩과,
    상기 제1 집적 회로 칩으로부터 출력되는 디지털 신호를 받아, 각종 신호 처리를 실시하여 디지털 화상 신호를 출력하는 신호 처리용 제2 집적 회로 칩과,
    상기 제1 집적 회로 칩의 상부에 배치되고, 상기 제2 집적 회로 칩의 표면에 빛을 조사하는 렌즈
    를 구비하며,
    상기 제1 집적 회로 칩은,
    반도체 기판과,
    상기 반도체 기판 내에 형성된 복수의 화소로서, 상기 복수의 화소는 각각 신호 전하의 축적 기간, 신호 판독 기간 및 신호 전하의 배출 기간을 갖고, 상기 복수의 화소는 각각,
    상기 반도체 기판 상에 형성된 제1 도전형의 제1 반도체 영역과,
    상기 제1 반도체 영역의 표면 영역에 형성되며, 상기 제1 도전형과는 반대 도전형인 제2 도전형의 소스 영역과,
    상기 제1 반도체 영역의 표면 영역에 상기 소스 영역과 상호 이격하여 형성된 제2 도전형의 드레인 영역과,
    상기 소스 영역과 드레인 영역 사이의 상기 제1 반도체 영역의 표면 영역에 형성되고, 상기 화소에서의 신호 전하의 축적 기간, 신호 판독 기간 및 신호 전하의 배출 기간에 각각 서로 다른 전압이 공급되는 제1 도전형의 제2 반도체 영역과,
    상기 제2 반도체 영역의 하부의 상기 제1 반도체 영역 내에 형성되며, 또한 상기 제2 반도체 영역과 전기적으로 접속된 제2 도전형의 제3 반도체 영역과,
    상기 제3 반도체 영역에 인접하도록 상기 제1 반도체 영역의 표면 영역에 형성되고, 상기 제1 반도체 영역보다도 불순물 농도가 높으며, 적어도 상기 화소에서의 신호 판독 기간 내에 각각 서로 다른 전압이 시계열적으로 공급되는 제1 도전형의 제4 반도체 영역을 갖는 카메라 모듈.
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