JP2003152172A - 固体撮像装置 - Google Patents
固体撮像装置Info
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- 239000004065 semiconductor Substances 0.000 claims abstract description 200
- 238000003384 imaging method Methods 0.000 claims description 83
- 239000000758 substrate Substances 0.000 claims description 77
- 238000009825 accumulation Methods 0.000 claims description 35
- 238000007599 discharging Methods 0.000 claims description 27
- 239000012535 impurity Substances 0.000 claims description 17
- 238000012545 processing Methods 0.000 claims description 16
- 238000002955 isolation Methods 0.000 claims description 11
- 238000000926 separation method Methods 0.000 claims description 3
- 239000007787 solid Substances 0.000 claims 1
- 230000035945 sensitivity Effects 0.000 abstract description 10
- 238000009792 diffusion process Methods 0.000 description 117
- 238000006243 chemical reaction Methods 0.000 description 49
- 238000010586 diagram Methods 0.000 description 42
- 239000010410 layer Substances 0.000 description 39
- 239000011229 interlayer Substances 0.000 description 18
- 230000008859 change Effects 0.000 description 17
- 230000000694 effects Effects 0.000 description 16
- 230000010354 integration Effects 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 230000006866 deterioration Effects 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 102200141019 rs11545137 Human genes 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 229920006395 saturated elastomer Polymers 0.000 description 4
- 102220350425 c.28T>C Human genes 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 102220322685 rs777811020 Human genes 0.000 description 3
- 102220163706 rs886047595 Human genes 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 230000031700 light absorption Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 102220273445 rs1555527015 Human genes 0.000 description 1
- 102220040085 rs587778169 Human genes 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
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- H01L27/146—Imager structures
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
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- H01L27/14679—Junction field effect transistor [JFET] imagers; static induction transistor [SIT] imagers
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- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【課題】構造が簡単で、微細化に適するという特長を備
えた上で、読出し信号に含まれるノイズを抑制すること
ができ、かつ十分な感度を有する接合型ＦＥＴを用いた
固体撮像装置を提供する。 【解決手段】第１導電型の第１半導体領域２１と、その
表面に互いに離間して形成された第１導電型のドレイ
ン、ソース領域２２、２３と、ドレイン領域と接続さ
れ、第１半導体領域の表面に形成された第１導電型の第
２半導体領域２４と、第２半導体領域下部の第１半導体
領域内に形成され、第２半導体領域と電気的に接続さ
れ、入射光に応じた信号電荷を蓄積する第２導電型の第
３半導体領域２６と、ドレイン領域とソース領域との間
の第１半導体領域の表面に形成された第２導電型の第４
半導体領域２５とを有する画素を備え、画素における信
号電荷の蓄積期間、信号読出し期間及び信号電荷の排出
期間にそれぞれ異なる電圧が前記ドレイン領域２２に供
給される。
えた上で、読出し信号に含まれるノイズを抑制すること
ができ、かつ十分な感度を有する接合型ＦＥＴを用いた
固体撮像装置を提供する。 【解決手段】第１導電型の第１半導体領域２１と、その
表面に互いに離間して形成された第１導電型のドレイ
ン、ソース領域２２、２３と、ドレイン領域と接続さ
れ、第１半導体領域の表面に形成された第１導電型の第
２半導体領域２４と、第２半導体領域下部の第１半導体
領域内に形成され、第２半導体領域と電気的に接続さ
れ、入射光に応じた信号電荷を蓄積する第２導電型の第
３半導体領域２６と、ドレイン領域とソース領域との間
の第１半導体領域の表面に形成された第２導電型の第４
半導体領域２５とを有する画素を備え、画素における信
号電荷の蓄積期間、信号読出し期間及び信号電荷の排出
期間にそれぞれ異なる電圧が前記ドレイン領域２２に供
給される。
Description
【０００１】
【発明の属する技術分野】この発明は増幅型の固体撮像
装置に係り、特に画素として入射光に応じて閾値が変調
される接合ゲート型電界効果トランジスタを用いた閾値
変調型の固体撮像装置に関する。
装置に係り、特に画素として入射光に応じて閾値が変調
される接合ゲート型電界効果トランジスタを用いた閾値
変調型の固体撮像装置に関する。
【０００２】
【従来の技術】近年、画素毎に電荷検出回路を設けた増
幅型と称される固体撮像装置の開発が盛んに行われてい
る。その中でも、閾値変調型と称される固体撮像装置が
注目されている。この固体撮像装置では、接合型の電界
効果トランジスタ（以下、ＦＥＴと称する）を含む画素
が複数個マトリクス状に配置され、光が入射することで
発生される信号電荷が一定時間蓄積され、この蓄積量に
対応したポテンシャルまたは閾値の変化が画素内のＦＥ
Ｔのチャネル領域内に生起される。そして、複数個の画
素が所定の順序に従って順次走査され、例えばソースフ
ォロワ型の電位検出手段によって画像信号が読み出され
る。
幅型と称される固体撮像装置の開発が盛んに行われてい
る。その中でも、閾値変調型と称される固体撮像装置が
注目されている。この固体撮像装置では、接合型の電界
効果トランジスタ（以下、ＦＥＴと称する）を含む画素
が複数個マトリクス状に配置され、光が入射することで
発生される信号電荷が一定時間蓄積され、この蓄積量に
対応したポテンシャルまたは閾値の変化が画素内のＦＥ
Ｔのチャネル領域内に生起される。そして、複数個の画
素が所定の順序に従って順次走査され、例えばソースフ
ォロワ型の電位検出手段によって画像信号が読み出され
る。
【０００３】このような閾値変調型の固体撮像装置とし
て、従来では、例えば特開平８−７８６５３号公報の図
１４に開示されている構造のものが知られている。
て、従来では、例えば特開平８−７８６５３号公報の図
１４に開示されている構造のものが知られている。
【０００４】図４５は同装置の１画素分の素子の断面構
造を示している。ｐ型基板７１上にはｎ型層７２が形成
され、さらにｎ型層７２の表面にはｐ＋型の接合ゲート
７３を挟んでｎ＋型のドレイン領域７４とソース領域７
５が形成されている。また、接合ゲート７３に隣接して
電荷リセット用のＭＯＳ型ゲート電極７６が形成されて
いる。
造を示している。ｐ型基板７１上にはｎ型層７２が形成
され、さらにｎ型層７２の表面にはｐ＋型の接合ゲート
７３を挟んでｎ＋型のドレイン領域７４とソース領域７
５が形成されている。また、接合ゲート７３に隣接して
電荷リセット用のＭＯＳ型ゲート電極７６が形成されて
いる。
【０００５】このような構造の固体撮像装置において、
光が入射されることで光電変換により電子−正孔対が発
生する。このうちの電子はドレイン領域７４へ流出さ
れ、正孔は接合ゲート７３に蓄積されて信号電荷とな
る。接合ゲート７３はフローティング状態なので、蓄積
された信号電荷に応じて接合ゲート７３の電位が変化
し、それに伴ってｎ型層７２のポテンシャルが変化し、
これがソースの電位または電流変化として読み出され
る。
光が入射されることで光電変換により電子−正孔対が発
生する。このうちの電子はドレイン領域７４へ流出さ
れ、正孔は接合ゲート７３に蓄積されて信号電荷とな
る。接合ゲート７３はフローティング状態なので、蓄積
された信号電荷に応じて接合ゲート７３の電位が変化
し、それに伴ってｎ型層７２のポテンシャルが変化し、
これがソースの電位または電流変化として読み出され
る。
【０００６】図４５に示すような従来の固体撮像装置
は、電荷結合素子（ＣＣＤ）型のものと比べて構造が簡
単であり、微細化に適する潜在的な有利さを有してい
る。しかし、必ずしも広範囲に応用されているとは言い
がたい。その理由は以下の通りである。
は、電荷結合素子（ＣＣＤ）型のものと比べて構造が簡
単であり、微細化に適する潜在的な有利さを有してい
る。しかし、必ずしも広範囲に応用されているとは言い
がたい。その理由は以下の通りである。
【０００７】すなわち、信号電荷を蓄積する接合ゲート
７３がｐ型不純物を高濃度に含むｐ＋型領域からなり、
かつ接合ゲート７３が電位的にフローティング状態なの
で、ＭＯＳ型ゲート電極７６をオン状態にして、接合ゲ
ート７３に蓄積された信号電荷をｐ型基板７１に排出す
る際に、接合ゲート７３から排出されないで残るバック
グラウンド電荷が存在しており、このバックグラウンド
電荷量が、ＭＯＳ型ゲート電極７６のオン抵抗の熱雑音
を反映したいわゆるｋＴＣ雑音によって排出動作毎に変
化する。従って、信号電荷の各リセット後でも、接合ゲ
ート７３にはバックグラウンド電荷が残り、このバック
グラウンド電荷には雑音電荷分が重畳されることとな
り、これがノイズとして読出し信号に現れる。
７３がｐ型不純物を高濃度に含むｐ＋型領域からなり、
かつ接合ゲート７３が電位的にフローティング状態なの
で、ＭＯＳ型ゲート電極７６をオン状態にして、接合ゲ
ート７３に蓄積された信号電荷をｐ型基板７１に排出す
る際に、接合ゲート７３から排出されないで残るバック
グラウンド電荷が存在しており、このバックグラウンド
電荷量が、ＭＯＳ型ゲート電極７６のオン抵抗の熱雑音
を反映したいわゆるｋＴＣ雑音によって排出動作毎に変
化する。従って、信号電荷の各リセット後でも、接合ゲ
ート７３にはバックグラウンド電荷が残り、このバック
グラウンド電荷には雑音電荷分が重畳されることとな
り、これがノイズとして読出し信号に現れる。
【０００８】そこで、バックグラウンド電荷の影響を低
くするために、接合ゲート７３におけるｐ型不純物の濃
度を下げることが考えられる。しかし、この場合には、
チップ表面の荷電状態によって動作が不安定になるほ
か、接合ゲート７３とｎ型層７２との間の容量値が低下
し、十分な量の信号電荷を蓄積することができなくなる
ので、飽和電荷量が低下するという問題が生じる。
くするために、接合ゲート７３におけるｐ型不純物の濃
度を下げることが考えられる。しかし、この場合には、
チップ表面の荷電状態によって動作が不安定になるほ
か、接合ゲート７３とｎ型層７２との間の容量値が低下
し、十分な量の信号電荷を蓄積することができなくなる
ので、飽和電荷量が低下するという問題が生じる。
【０００９】
【発明が解決しようとする課題】この発明は上記のよう
な事情を考慮してなされたものであり、その目的は、構
造が簡単であり、微細化に適するという特長を備えた上
で、読出し信号に含まれるノイズを抑制することがで
き、かつ十分な飽和電荷量を有する固体撮像装置を提供
することである。
な事情を考慮してなされたものであり、その目的は、構
造が簡単であり、微細化に適するという特長を備えた上
で、読出し信号に含まれるノイズを抑制することがで
き、かつ十分な飽和電荷量を有する固体撮像装置を提供
することである。
【００１０】
【課題を解決するための手段】この発明の固体撮像装置
は、半導体基板の表面に形成された複数の画素を有する
固体撮像装置であって、前記複数の画素のそれぞれは、
前記半導体基板上に形成された第１導電型の第１半導体
領域と、前記第１半導体領域の表面に互いに離間して形
成された第１導電型のソース、ドレイン領域と、前記ド
レイン領域と接続され、前記第１半導体領域の表面に形
成された第１導電型の第２半導体領域と、前記第２半導
体領域下部の前記第１半導体領域内に形成され、かつ前
記第２半導体領域と電気的に接続され、入射光に応じた
信号電荷を蓄積する前記第１導電型とは反対導電型であ
る第２導電型の第３半導体領域と、前記ソース領域とド
レイン領域との間の前記第１半導体領域の表面に形成さ
れた第２導電型の第４半導体領域とを有し、前記画素に
おける信号電荷の蓄積期間、信号読出し期間及び信号電
荷の排出期間にそれぞれ異なる電圧が前記ドレイン領域
に供給されることを特徴とする。
は、半導体基板の表面に形成された複数の画素を有する
固体撮像装置であって、前記複数の画素のそれぞれは、
前記半導体基板上に形成された第１導電型の第１半導体
領域と、前記第１半導体領域の表面に互いに離間して形
成された第１導電型のソース、ドレイン領域と、前記ド
レイン領域と接続され、前記第１半導体領域の表面に形
成された第１導電型の第２半導体領域と、前記第２半導
体領域下部の前記第１半導体領域内に形成され、かつ前
記第２半導体領域と電気的に接続され、入射光に応じた
信号電荷を蓄積する前記第１導電型とは反対導電型であ
る第２導電型の第３半導体領域と、前記ソース領域とド
レイン領域との間の前記第１半導体領域の表面に形成さ
れた第２導電型の第４半導体領域とを有し、前記画素に
おける信号電荷の蓄積期間、信号読出し期間及び信号電
荷の排出期間にそれぞれ異なる電圧が前記ドレイン領域
に供給されることを特徴とする。
【００１１】この発明の固体撮像装置は、半導体基板の
表面に形成された複数の画素を有する固体撮像装置であ
って、前記複数の画素のそれぞれは、前記半導体基板上
に形成された第１導電型の第１半導体領域と、前記第１
半導体領域の表面に互いに離間して形成された第１導電
型のソース、ドレイン領域と、前記ドレイン領域と接続
され、前記第１半導体領域の表面に形成された第１導電
型の第２半導体領域と、前記第２半導体領域下部の前記
第１半導体領域内に形成され、前記第２半導体領域と電
気的に接続され、入射光に応じた信号電荷を蓄積する前
記第１導電型とは反対導電型である第２導電型の第３半
導体領域と、前記ソース領域とドレイン領域との間の前
記第１半導体領域の表面に形成された第２導電型の第４
半導体領域と、前記第３半導体領域と接するように前記
基板上に絶縁膜を介して形成され、前記第３半導体領域
に蓄積された信号電荷を前記基板に排出するＭＯＳ型ゲ
ート電極とを有し、前記画素における信号電荷の蓄積期
間及び信号読出し期間にそれぞれ異なる電圧が前記ドレ
イン領域に供給され、少なくとも前記画素における信号
読出し期間内にそれぞれ異なる電圧が時系列的に前記Ｍ
ＯＳ型ゲート電極に供給されることを特徴とする。
表面に形成された複数の画素を有する固体撮像装置であ
って、前記複数の画素のそれぞれは、前記半導体基板上
に形成された第１導電型の第１半導体領域と、前記第１
半導体領域の表面に互いに離間して形成された第１導電
型のソース、ドレイン領域と、前記ドレイン領域と接続
され、前記第１半導体領域の表面に形成された第１導電
型の第２半導体領域と、前記第２半導体領域下部の前記
第１半導体領域内に形成され、前記第２半導体領域と電
気的に接続され、入射光に応じた信号電荷を蓄積する前
記第１導電型とは反対導電型である第２導電型の第３半
導体領域と、前記ソース領域とドレイン領域との間の前
記第１半導体領域の表面に形成された第２導電型の第４
半導体領域と、前記第３半導体領域と接するように前記
基板上に絶縁膜を介して形成され、前記第３半導体領域
に蓄積された信号電荷を前記基板に排出するＭＯＳ型ゲ
ート電極とを有し、前記画素における信号電荷の蓄積期
間及び信号読出し期間にそれぞれ異なる電圧が前記ドレ
イン領域に供給され、少なくとも前記画素における信号
読出し期間内にそれぞれ異なる電圧が時系列的に前記Ｍ
ＯＳ型ゲート電極に供給されることを特徴とする。
【００１２】この発明の固体撮像装置は、半導体基板の
表面に形成された複数の画素を有する固体撮像装置であ
って、前記複数の画素のそれぞれは、前記半導体基板上
に形成された第１導電型の第１半導体領域と、前記第１
半導体領域の表面に互いに離間して形成され、前記第１
導電型とは反対導電型である第２導電型のソース、ドレ
イン領域と、前記ソース領域とドレイン領域との間の前
記第１半導体領域の表面に形成された第１導電型の第２
半導体領域と、前記第２半導体領域下部の前記第１半導
体領域内に形成され、前記第２半導体領域と電気的に接
続された第２導電型の第３半導体領域とを有し、前記画
素における信号電荷の蓄積期間、信号読出し期間及び信
号電荷の排出期間にそれぞれ異なる電圧が前記第２半導
体領域に供給されることを特徴とする。
表面に形成された複数の画素を有する固体撮像装置であ
って、前記複数の画素のそれぞれは、前記半導体基板上
に形成された第１導電型の第１半導体領域と、前記第１
半導体領域の表面に互いに離間して形成され、前記第１
導電型とは反対導電型である第２導電型のソース、ドレ
イン領域と、前記ソース領域とドレイン領域との間の前
記第１半導体領域の表面に形成された第１導電型の第２
半導体領域と、前記第２半導体領域下部の前記第１半導
体領域内に形成され、前記第２半導体領域と電気的に接
続された第２導電型の第３半導体領域とを有し、前記画
素における信号電荷の蓄積期間、信号読出し期間及び信
号電荷の排出期間にそれぞれ異なる電圧が前記第２半導
体領域に供給されることを特徴とする。
【００１３】この発明の固体撮像装置は、半導体基板の
表面に形成された複数の画素を有する固体撮像装置であ
って、前記複数の画素のそれぞれは、前記半導体基板上
に形成された第１導電型の第１半導体領域と、前記第１
半導体領域の表面に互いに離間して形成され、前記第１
導電型とは反対導電型である第２導電型のソース、ドレ
イン領域と、前記ソース領域とドレイン領域との間の前
記第１半導体領域の表面に形成された第１導電型の第２
半導体領域と、前記第２半導体領域下部の前記第１半導
体領域内に形成され、前記第２半導体領域と電気的に接
続された第２導電型の第３半導体領域と、前記第３半導
体領域に隣接するように前記第１半導体領域の表面に形
成され、前記第１半導体領域よりも不純物濃度が高い第
１導電型の第４半導体領域と、前記第４半導体領域の表
面に形成され、前記第１半導体領域よりも不純物濃度が
高い第１導電型の第５半導体領域とを有し、前記画素に
おける信号電荷の蓄積期間、信号読出し期間及び信号電
荷の排出期間にそれぞれ異なる電圧が前記第２半導体領
域に供給されることを特徴とする。
表面に形成された複数の画素を有する固体撮像装置であ
って、前記複数の画素のそれぞれは、前記半導体基板上
に形成された第１導電型の第１半導体領域と、前記第１
半導体領域の表面に互いに離間して形成され、前記第１
導電型とは反対導電型である第２導電型のソース、ドレ
イン領域と、前記ソース領域とドレイン領域との間の前
記第１半導体領域の表面に形成された第１導電型の第２
半導体領域と、前記第２半導体領域下部の前記第１半導
体領域内に形成され、前記第２半導体領域と電気的に接
続された第２導電型の第３半導体領域と、前記第３半導
体領域に隣接するように前記第１半導体領域の表面に形
成され、前記第１半導体領域よりも不純物濃度が高い第
１導電型の第４半導体領域と、前記第４半導体領域の表
面に形成され、前記第１半導体領域よりも不純物濃度が
高い第１導電型の第５半導体領域とを有し、前記画素に
おける信号電荷の蓄積期間、信号読出し期間及び信号電
荷の排出期間にそれぞれ異なる電圧が前記第２半導体領
域に供給されることを特徴とする。
【００１４】この発明の固体撮像装置は、半導体基板の
表面に形成された複数の画素を有する固体撮像装置であ
って、前記複数の画素のそれぞれは、前記半導体基板上
に形成された第１導電型の第１半導体領域と、前記第１
半導体領域の表面に互いに離間して形成され、前記第１
導電型とは反対導電型である第２導電型のソース、ドレ
イン領域と、前記ソース領域とドレイン領域との間の前
記第１半導体領域の表面に形成された第１導電型の第２
半導体領域と、前記第２半導体領域下部の前記第１半導
体領域内に形成され、前記第２半導体領域と電気的に接
続された第２導電型の第３半導体領域と、前記第３半導
体領域に隣接して前記第１半導体領域の表面に形成さ
れ、前記第１半導体領域よりも不純物濃度が高い第１導
電型の第４半導体領域とを有し、前記画素における信号
電荷の蓄積期間及び信号読出し期間にそれぞれ異なる電
圧が前記第２半導体領域に供給され、少なくとも前記画
素における信号読出し期間内にそれぞれ異なる電圧が時
系列的に前記第４半導体領域に供給されることを特徴と
する。
表面に形成された複数の画素を有する固体撮像装置であ
って、前記複数の画素のそれぞれは、前記半導体基板上
に形成された第１導電型の第１半導体領域と、前記第１
半導体領域の表面に互いに離間して形成され、前記第１
導電型とは反対導電型である第２導電型のソース、ドレ
イン領域と、前記ソース領域とドレイン領域との間の前
記第１半導体領域の表面に形成された第１導電型の第２
半導体領域と、前記第２半導体領域下部の前記第１半導
体領域内に形成され、前記第２半導体領域と電気的に接
続された第２導電型の第３半導体領域と、前記第３半導
体領域に隣接して前記第１半導体領域の表面に形成さ
れ、前記第１半導体領域よりも不純物濃度が高い第１導
電型の第４半導体領域とを有し、前記画素における信号
電荷の蓄積期間及び信号読出し期間にそれぞれ異なる電
圧が前記第２半導体領域に供給され、少なくとも前記画
素における信号読出し期間内にそれぞれ異なる電圧が時
系列的に前記第４半導体領域に供給されることを特徴と
する。
【００１５】
【発明の実施の形態】以下、図面を参照してこの発明を
実施の形態により詳細に説明する。
実施の形態により詳細に説明する。
【００１６】（第１の実施の形態）図１は、この発明の
第１の実施の形態による固体撮像装置の全体の回路図で
ある。なお、図１では、説明を簡略化するために３×３
の９画素からなる２次元の固体撮像装置の場合を例示し
ているが、それ以上の数の画素が設けられていてもよ
い。
第１の実施の形態による固体撮像装置の全体の回路図で
ある。なお、図１では、説明を簡略化するために３×３
の９画素からなる２次元の固体撮像装置の場合を例示し
ているが、それ以上の数の画素が設けられていてもよ
い。
【００１７】図１において、それぞれ接合型のＦＥＴか
らなる複数（本例では９個）の画素１が行列状に配置さ
れている。同一行の各３個の画素１のドレイン及びゲー
トは、複数（本例では３本）の選択線２〜４のうち対応
する１本に共通に接続されている。上記選択線２〜４
は、画素行の選択時に所定のパルス信号を出力する例え
ばシフトレジスタなどからなる画素行選択回路５に接続
されている。
らなる複数（本例では９個）の画素１が行列状に配置さ
れている。同一行の各３個の画素１のドレイン及びゲー
トは、複数（本例では３本）の選択線２〜４のうち対応
する１本に共通に接続されている。上記選択線２〜４
は、画素行の選択時に所定のパルス信号を出力する例え
ばシフトレジスタなどからなる画素行選択回路５に接続
されている。
【００１８】また、同一列の各３個の画素１のソース
は、複数（本例では３本）の信号線６〜８のうち対応す
る１本に共通に接続されている。上記信号線６〜８に
は、信号線選択のためのスイッチ用のＮチャネルＭＯＳ
トランジスタ９Ｎ〜１１Ｎそれぞれの一端が接続されて
おり、これらＭＯＳトランジスタ９Ｎ〜１１Ｎの他端は
共通に接続されている。また、上記ＭＯＳトランジスタ
９Ｎ〜１１Ｎのゲートは、画素列の選択時に所定のパル
ス信号を出力する例えばシフトレジスタなどからなる画
素列選択回路１２に接続されている。上記ＭＯＳトラン
ジスタ９Ｎ〜１１Ｎの共通接続点と接地電位との間には
電流源１３が接続されている。さらに、ＭＯＳトランジ
スタ９Ｎ〜１１Ｎと電流源１３との共通接続点には、読
出し信号を出力するためのインピーダンス変換回路１４
が接続されている。
は、複数（本例では３本）の信号線６〜８のうち対応す
る１本に共通に接続されている。上記信号線６〜８に
は、信号線選択のためのスイッチ用のＮチャネルＭＯＳ
トランジスタ９Ｎ〜１１Ｎそれぞれの一端が接続されて
おり、これらＭＯＳトランジスタ９Ｎ〜１１Ｎの他端は
共通に接続されている。また、上記ＭＯＳトランジスタ
９Ｎ〜１１Ｎのゲートは、画素列の選択時に所定のパル
ス信号を出力する例えばシフトレジスタなどからなる画
素列選択回路１２に接続されている。上記ＭＯＳトラン
ジスタ９Ｎ〜１１Ｎの共通接続点と接地電位との間には
電流源１３が接続されている。さらに、ＭＯＳトランジ
スタ９Ｎ〜１１Ｎと電流源１３との共通接続点には、読
出し信号を出力するためのインピーダンス変換回路１４
が接続されている。
【００１９】図１に示す固体撮像装置は半導体基板上に
集積化して形成されている。なお、特に図示しないが、
各画素のオフセット補償用の補償回路や、インピーダン
ス変換回路１４の出力をＡ／Ｄ変換する等の各種信号処
理を行う信号処理回路が同じ半導体基板上に集積化され
ている。
集積化して形成されている。なお、特に図示しないが、
各画素のオフセット補償用の補償回路や、インピーダン
ス変換回路１４の出力をＡ／Ｄ変換する等の各種信号処
理を行う信号処理回路が同じ半導体基板上に集積化され
ている。
【００２０】図１に示す固体撮像装置において、光が入
射することで各画素１においてそれぞれの光量に応じた
信号電荷が蓄積され、蓄積された信号電荷量に応じて各
画素１の閾値電圧が変化する。そして、選択線２〜４の
いずれか１つに画素行選択回路５から出力されるパルス
信号が印加されることで画素行が選択され、さらにＭＯ
Ｓトランジスタ９Ｎ〜１１Ｎのゲートのいずれか１つに
画素列選択回路１２から出力されるパルス信号が印加さ
れ、そのＭＯＳトランジスタがオン状態にされることで
画素列が選択され、これにより１個の画素１が選択され
る。このとき、図１中に矢印で示すように、選択線（本
例では選択線４）から選択画素を経由し、さらに信号線
（本例では信号線７）とオン状態のＭＯＳトランジスタ
（本例ではＭＯＳトランジスタ１０Ｎ）を経由して電流
源１３に至る電流パスが形成され、選択画素の閾値電圧
に応じた信号がインピーダンス変換回路１４から出力さ
れる。
射することで各画素１においてそれぞれの光量に応じた
信号電荷が蓄積され、蓄積された信号電荷量に応じて各
画素１の閾値電圧が変化する。そして、選択線２〜４の
いずれか１つに画素行選択回路５から出力されるパルス
信号が印加されることで画素行が選択され、さらにＭＯ
Ｓトランジスタ９Ｎ〜１１Ｎのゲートのいずれか１つに
画素列選択回路１２から出力されるパルス信号が印加さ
れ、そのＭＯＳトランジスタがオン状態にされることで
画素列が選択され、これにより１個の画素１が選択され
る。このとき、図１中に矢印で示すように、選択線（本
例では選択線４）から選択画素を経由し、さらに信号線
（本例では信号線７）とオン状態のＭＯＳトランジスタ
（本例ではＭＯＳトランジスタ１０Ｎ）を経由して電流
源１３に至る電流パスが形成され、選択画素の閾値電圧
に応じた信号がインピーダンス変換回路１４から出力さ
れる。
【００２１】図２は、図１中の１つの画素１の素子構造
を示すパターン平面図であり、図３は図２中のＡ−Ａ´
線に沿った断面図、図４は図２中のＢ−Ｂ´線に沿った
断面図である。
を示すパターン平面図であり、図３は図２中のＡ−Ａ´
線に沿った断面図、図４は図２中のＢ−Ｂ´線に沿った
断面図である。
【００２２】ｐ型の半導体基板２０の表面にはｎ型のウ
ェル領域２１が形成されている。上記基板２０には接地
電位が供給されている。さらに、ｎ型ウェル領域２１の
表面にはそれぞれｎ＋型の拡散領域からなるドレイン領
域２２とソース領域２３とが互いに離間して形成されて
いる。また、ｎ型ウェル領域２１の表面には、上記ドレ
イン領域２２と接続され、上記ソース領域２３の方向に
延長されたｎ型の拡散領域２４が形成されている。この
ｎ型拡散領域２４は図１中の画素１を構成する接合型Ｆ
ＥＴの接合ゲートに該当するものであり、ドレイン領域
２２よりも拡散深さが浅くなるように形成されている。
また、上記ｎ型拡散領域２４とソース領域２３との間の
ｎ型ウェル領域２１の表面には、寄生チャネル防止用の
ｐ型の拡散領域２５が形成されている。さらに、上記ｎ
型拡散領域２４下部のウェル領域２１内には、ｎ型拡散
領域２４と接するように信号電荷蓄積用のｐ型の埋め込
み領域２６が形成されている。
ェル領域２１が形成されている。上記基板２０には接地
電位が供給されている。さらに、ｎ型ウェル領域２１の
表面にはそれぞれｎ＋型の拡散領域からなるドレイン領
域２２とソース領域２３とが互いに離間して形成されて
いる。また、ｎ型ウェル領域２１の表面には、上記ドレ
イン領域２２と接続され、上記ソース領域２３の方向に
延長されたｎ型の拡散領域２４が形成されている。この
ｎ型拡散領域２４は図１中の画素１を構成する接合型Ｆ
ＥＴの接合ゲートに該当するものであり、ドレイン領域
２２よりも拡散深さが浅くなるように形成されている。
また、上記ｎ型拡散領域２４とソース領域２３との間の
ｎ型ウェル領域２１の表面には、寄生チャネル防止用の
ｐ型の拡散領域２５が形成されている。さらに、上記ｎ
型拡散領域２４下部のウェル領域２１内には、ｎ型拡散
領域２４と接するように信号電荷蓄積用のｐ型の埋め込
み領域２６が形成されている。
【００２３】上記ソース領域２３は、図２中の一点鎖線
で区画された画素領域のほぼ中央に配置されており、上
記ｐ型拡散領域２５はこのソース領域２３を囲むように
配置されており、さらに上記ドレイン領域２２及びこれ
に接続されたｎ型拡散領域２４は上記ｐ型拡散領域２５
を囲むように配置されている。さらに、上記ドレイン領
域２２は、図２中の横方向で隣接する一行分の画素で共
通となるように延長して形成されている。
で区画された画素領域のほぼ中央に配置されており、上
記ｐ型拡散領域２５はこのソース領域２３を囲むように
配置されており、さらに上記ドレイン領域２２及びこれ
に接続されたｎ型拡散領域２４は上記ｐ型拡散領域２５
を囲むように配置されている。さらに、上記ドレイン領
域２２は、図２中の横方向で隣接する一行分の画素で共
通となるように延長して形成されている。
【００２４】また、上記ｎ型ウェル領域２１は、図２に
示すようにドレイン領域２２の延長方向と平行する方向
に延長形成された素子分離領域２７により、行方向で互
いに分離されている。
示すようにドレイン領域２２の延長方向と平行する方向
に延長形成された素子分離領域２７により、行方向で互
いに分離されている。
【００２５】上記ｎ型ウェル領域２１上には層間絶縁膜
２８が形成されており、さらにこの層間絶縁膜２８上に
は、図１中に示す信号線６〜８に相当する配線層２９が
形成されている。そして、上記層間絶縁膜２８に対し、
上記ソース領域２３の表面に通じる開口部が形成され、
この開口部内にはソース領域２３と配線層２９とを接続
するコンタクト３０が形成されている。
２８が形成されており、さらにこの層間絶縁膜２８上に
は、図１中に示す信号線６〜８に相当する配線層２９が
形成されている。そして、上記層間絶縁膜２８に対し、
上記ソース領域２３の表面に通じる開口部が形成され、
この開口部内にはソース領域２３と配線層２９とを接続
するコンタクト３０が形成されている。
【００２６】なお、上記層間絶縁膜２８上には、入射さ
れた光を集光するためのマイクロレンズが各画素毎に形
成されているが、説明を簡略するために図示は省略し
た。
れた光を集光するためのマイクロレンズが各画素毎に形
成されているが、説明を簡略するために図示は省略し
た。
【００２７】このような断面構造を有する画素におい
て、オンチップのマイクロレンズにより集光された入射
光が照射されることで、ｎ型拡散領域２４とその下部の
ｐ型埋め込み領域２６とからなるフォトダイオードと、
ｎ型ウェル領域２１とｐ型埋め込み領域２６とからなる
フォトダイオードとで光電変換が行われ、電子−正孔対
が発生する。発生した電子−正孔対のうちの電子は直
接、あるいはｎ型ウェル領域２１をドリフトしたのち
に、ドレイン領域２２を介して外部に流出する。他方の
正孔はｐ型埋め込み領域２６に蓄積され、積分される。
この正孔の蓄積量は入射光の強度と積分時間との積に応
じたものとなる。また正孔の蓄積量に応じて各画素の閾
値電圧が変調される。
て、オンチップのマイクロレンズにより集光された入射
光が照射されることで、ｎ型拡散領域２４とその下部の
ｐ型埋め込み領域２６とからなるフォトダイオードと、
ｎ型ウェル領域２１とｐ型埋め込み領域２６とからなる
フォトダイオードとで光電変換が行われ、電子−正孔対
が発生する。発生した電子−正孔対のうちの電子は直
接、あるいはｎ型ウェル領域２１をドリフトしたのち
に、ドレイン領域２２を介して外部に流出する。他方の
正孔はｐ型埋め込み領域２６に蓄積され、積分される。
この正孔の蓄積量は入射光の強度と積分時間との積に応
じたものとなる。また正孔の蓄積量に応じて各画素の閾
値電圧が変調される。
【００２８】そして、正孔の積分後に、画素行選択回路
５及び画素列選択回路１２により各画素が順次走査さ
れ、各画素の閾値電圧の変化が信号として読み出され
る。画素からの信号読出し後は、各画素に蓄積されてい
る正孔が基板２０に排出され、リセット動作が行われ
る。
５及び画素列選択回路１２により各画素が順次走査さ
れ、各画素の閾値電圧の変化が信号として読み出され
る。画素からの信号読出し後は、各画素に蓄積されてい
る正孔が基板２０に排出され、リセット動作が行われ
る。
【００２９】図５は、図１に示す固体撮像装置における
主要な信号の波形図である。すなわち、図５において、
信号Ｓ２、Ｓ３、Ｓ４は画素行選択回路５から出力さ
れ、選択線２〜４に印加されるパルス信号の波形を示
し、信号Ｓ９Ｎ、Ｓ１０Ｎ、Ｓ１１Ｎは画素列選択回路
１２から出力され、ＭＯＳトランジスタ９Ｎ、１０Ｎ、
１１Ｎのゲートに印加されるパルス信号の波形を示し、
信号ＯＵＴはインピーダンス変換回路１４から出力され
る信号の波形を示している。図５に示すように、選択線
２〜４にはＶＬ、ＶＭ、ＶＨの３値の電圧を有するパル
ス信号が印加される。上記３値の電圧のうちＶＬが最も
低く、ＶＭはＶＬよりも高く、ＶＨはＶＭよりも高い。
主要な信号の波形図である。すなわち、図５において、
信号Ｓ２、Ｓ３、Ｓ４は画素行選択回路５から出力さ
れ、選択線２〜４に印加されるパルス信号の波形を示
し、信号Ｓ９Ｎ、Ｓ１０Ｎ、Ｓ１１Ｎは画素列選択回路
１２から出力され、ＭＯＳトランジスタ９Ｎ、１０Ｎ、
１１Ｎのゲートに印加されるパルス信号の波形を示し、
信号ＯＵＴはインピーダンス変換回路１４から出力され
る信号の波形を示している。図５に示すように、選択線
２〜４にはＶＬ、ＶＭ、ＶＨの３値の電圧を有するパル
ス信号が印加される。上記３値の電圧のうちＶＬが最も
低く、ＶＭはＶＬよりも高く、ＶＨはＶＭよりも高い。
【００３０】次に、図５を参照して図１の固体撮像装置
の動作を説明する。
の動作を説明する。
【００３１】全ての画素から信号を読み出す期間を１フ
レーム周期と称し、１フレーム周期は選択線２〜４の信
号がＶＨからＶＬに下がった後に次にＶＨからＶＬに下
がるまでの期間である。１フレーム周期において、選択
線２〜４の信号がＶＬの期間は正孔の蓄積期間であり、
ＶＭの期間は各画素の閾値電圧の変化が信号として読み
出される読出し期間であり、さらにＶＨの期間は各画素
で積分された正孔を排出するリセット期間である。
レーム周期と称し、１フレーム周期は選択線２〜４の信
号がＶＨからＶＬに下がった後に次にＶＨからＶＬに下
がるまでの期間である。１フレーム周期において、選択
線２〜４の信号がＶＬの期間は正孔の蓄積期間であり、
ＶＭの期間は各画素の閾値電圧の変化が信号として読み
出される読出し期間であり、さらにＶＨの期間は各画素
で積分された正孔を排出するリセット期間である。
【００３２】例えば、選択線２の信号がＶＭの期間で
は、この選択線２に接続されている行内の３個の画素１
が選択される。この期間に信号Ｓ９Ｎが高レベルにされ
ることでＭＯＳトランジスタ９がオン状態になって画素
列が選択され、信号線６を経由し、選択行及び選択列の
画素１を介して電流源１３に電流が流れ、選択画素の閾
値電圧に応じた信号がインピーダンス変換回路１４から
信号ＯＵＴとして出力される。さらに信号Ｓ１０Ｎ、Ｓ
１１Ｎが順次高レベルにされることでＭＯＳトランジス
タ１０Ｎ、１１Ｎが順次オン状態になって異なる画素列
が順次選択され、信号線７、８を経由して選択列の対応
する画素１を介して電流源１３に電流が流れ、選択画素
の閾値電圧に応じた信号がインピーダンス変換回路１４
から信号ＯＵＴとして出力される。このような動作が画
素行を変えて順次行われることで、全ての画素から信号
が読み出される。
は、この選択線２に接続されている行内の３個の画素１
が選択される。この期間に信号Ｓ９Ｎが高レベルにされ
ることでＭＯＳトランジスタ９がオン状態になって画素
列が選択され、信号線６を経由し、選択行及び選択列の
画素１を介して電流源１３に電流が流れ、選択画素の閾
値電圧に応じた信号がインピーダンス変換回路１４から
信号ＯＵＴとして出力される。さらに信号Ｓ１０Ｎ、Ｓ
１１Ｎが順次高レベルにされることでＭＯＳトランジス
タ１０Ｎ、１１Ｎが順次オン状態になって異なる画素列
が順次選択され、信号線７、８を経由して選択列の対応
する画素１を介して電流源１３に電流が流れ、選択画素
の閾値電圧に応じた信号がインピーダンス変換回路１４
から信号ＯＵＴとして出力される。このような動作が画
素行を変えて順次行われることで、全ての画素から信号
が読み出される。
【００３３】また、各画素行における各３個の画素から
の信号読出し後は、選択線２〜４の信号がＶＨとなり、
これら各３個の画素から正孔が排出されてリセット動作
が行われ、次の正孔の蓄積に備えられる。
の信号読出し後は、選択線２〜４の信号がＶＨとなり、
これら各３個の画素から正孔が排出されてリセット動作
が行われ、次の正孔の蓄積に備えられる。
【００３４】図６は、図５の波形図中のｔ１〜ｔ４の各
タイミング時における図４中のＣ−Ｃ´線に沿った断面
におけるポテンシャル状態を示している。次に、各画素
における正孔の蓄積動作、信号読出し動作及びリセット
動作を、図６のポテンシャル図を参照して詳細に説明す
る。
タイミング時における図４中のＣ−Ｃ´線に沿った断面
におけるポテンシャル状態を示している。次に、各画素
における正孔の蓄積動作、信号読出し動作及びリセット
動作を、図６のポテンシャル図を参照して詳細に説明す
る。
【００３５】選択線４に印加されるパルス信号Ｓ４の電
圧値がＶＬに変化した直後である蓄積期間の開始直後の
ｔ１のタイミングの時は、前記したように入射光に応じ
て発生した電子−正孔対のうちの正孔がｐ型埋め込み領
域２６に蓄積され、積分されていく。それに伴ってｐ型
埋め込み領域２６のポテンシャルは低くなっていく。さ
らに、それに伴って、ｐ型埋め込み領域２６下部のｎ型
ウェル領域２１におけるポテンシャルも変調されて、低
くなっていく。蓄積期間の終了直前のｔ２のタイミング
の時には、ｎ型ウェル領域２１におけるポテンシャルは
ｔ１のタイミングの時よりも低くなっている。
圧値がＶＬに変化した直後である蓄積期間の開始直後の
ｔ１のタイミングの時は、前記したように入射光に応じ
て発生した電子−正孔対のうちの正孔がｐ型埋め込み領
域２６に蓄積され、積分されていく。それに伴ってｐ型
埋め込み領域２６のポテンシャルは低くなっていく。さ
らに、それに伴って、ｐ型埋め込み領域２６下部のｎ型
ウェル領域２１におけるポテンシャルも変調されて、低
くなっていく。蓄積期間の終了直前のｔ２のタイミング
の時には、ｎ型ウェル領域２１におけるポテンシャルは
ｔ１のタイミングの時よりも低くなっている。
【００３６】次に、読出し期間が開始され、選択線４に
印加されるパルス信号Ｓ４がＶＭに変化すると、これに
伴って全体のポテンシャルが（ＶＭ−ＶＬ）に比例して
低くなる。ただしｐ型基板２０は接地電位に固定されて
いるので、基板２０のポテンシャルは一定であり変化し
ない。この後、信号Ｓ９が高レベルとなり、図１中のＭ
ＯＳトランジスタ９Ｎがオン状態になると、同一列の３
個の画素のうち、ｎ型ウェル領域２１のポテンシャルが
最も低い画素を経由し、定電流源１３を介して電子電流
が流れる。このとき、選択線４を除く他の選択線２、３
にはＶＬが印加されているのに対し、選択線４にはＶＭ
が印加されており、選択線４に接続されている画素のｎ
型ウェル領域２１のポテンシャルが最も低くなっている
ため、上記電子電流は、選択線４に接続されている画素
を介して流れることになる。この時に流れる電子電流を
図３及び図４中に矢印ａで示している。すなわち、これ
により、選択線４を電源、選択線４と信号線６とに接続
された選択画素１を接合ゲート型ＦＥＴ、電流源１３を
電流源としたソースフォロワが形成され、インピーダン
ス変換回路１４からは選択画素１のｎ型ウェル領域２１
のポテンシャルの極小点のポテンシャル値に応じた電位
が信号ＯＵＴとして出力される。この場合、ｎ型ウェル
領域２１のポテンシャルの極小点自体が、入射光によっ
て発生した正孔の積分値によって変調されているので、
画素行選択回路５及び画素列選択回路１２により全ての
画素を走査し、インピーダンス変換回路１４から信号を
順次読み出すことにより、映像信号を得ることができ
る。
印加されるパルス信号Ｓ４がＶＭに変化すると、これに
伴って全体のポテンシャルが（ＶＭ−ＶＬ）に比例して
低くなる。ただしｐ型基板２０は接地電位に固定されて
いるので、基板２０のポテンシャルは一定であり変化し
ない。この後、信号Ｓ９が高レベルとなり、図１中のＭ
ＯＳトランジスタ９Ｎがオン状態になると、同一列の３
個の画素のうち、ｎ型ウェル領域２１のポテンシャルが
最も低い画素を経由し、定電流源１３を介して電子電流
が流れる。このとき、選択線４を除く他の選択線２、３
にはＶＬが印加されているのに対し、選択線４にはＶＭ
が印加されており、選択線４に接続されている画素のｎ
型ウェル領域２１のポテンシャルが最も低くなっている
ため、上記電子電流は、選択線４に接続されている画素
を介して流れることになる。この時に流れる電子電流を
図３及び図４中に矢印ａで示している。すなわち、これ
により、選択線４を電源、選択線４と信号線６とに接続
された選択画素１を接合ゲート型ＦＥＴ、電流源１３を
電流源としたソースフォロワが形成され、インピーダン
ス変換回路１４からは選択画素１のｎ型ウェル領域２１
のポテンシャルの極小点のポテンシャル値に応じた電位
が信号ＯＵＴとして出力される。この場合、ｎ型ウェル
領域２１のポテンシャルの極小点自体が、入射光によっ
て発生した正孔の積分値によって変調されているので、
画素行選択回路５及び画素列選択回路１２により全ての
画素を走査し、インピーダンス変換回路１４から信号を
順次読み出すことにより、映像信号を得ることができ
る。
【００３７】次に、読出し期間が終了し、選択線４に印
加されるパルス信号Ｓ４がＶＨに変化した後のｔ４のタ
イミングでは、ｐ型埋め込み領域２６のポテンシャルが
さらに低くなり、これによりｐ型埋め込み領域２６に蓄
積されていた正孔がｎ型ウェル領域２１を経由して基板
２０へ排出される。
加されるパルス信号Ｓ４がＶＨに変化した後のｔ４のタ
イミングでは、ｐ型埋め込み領域２６のポテンシャルが
さらに低くなり、これによりｐ型埋め込み領域２６に蓄
積されていた正孔がｎ型ウェル領域２１を経由して基板
２０へ排出される。
【００３８】このように上記実施形態の固体撮像装置
は、各画素１が１個の接合型ＦＥＴによって構成されて
おり、電荷結合素子型のものと比べて構造が簡単であ
り、微細化に適している。
は、各画素１が１個の接合型ＦＥＴによって構成されて
おり、電荷結合素子型のものと比べて構造が簡単であ
り、微細化に適している。
【００３９】ここで、上記実施形態の固体撮像装置と図
４５に示す従来例のものとを比較する．従来例のもので
は、フローティング状態の接合ゲート７３に電荷を蓄積
しようとすると、その不純物濃度を十分に高く設定する
必要がある。その理由は、チップ表面の帯電等によって
動作が不安定にならないようにするためである。その結
果、高濃度の接合ゲート７３の一部は、常に電子または
正孔で満たされた中性領域となり、電荷は隣接する逆導
電型のｎ型層７２における空乏層領域に存在するアクセ
プタないしはドナーを中性化するように蓄積される。例
えば、図４５を参照して説明すると、ｐ型不純物を高濃
度に含む接合ゲート７３の表面側は常に正孔で満たされ
ており、信号たる正孔はｎ型層７２との間に形成される
空乏層領域に蓄積される。この状態で空乏層内のアクセ
プタが中性化されるから当該アクセプタに終端していた
ｎ型層７２内のドナーからの電気力線は基板７１のアク
セプタに終端せざるを得なくなり、それによるｐ＋型の
接合ゲート７３の電位変動が大きくなる。すなわち接合
ゲート７３の接地容量はきわめて小さい。なお、同じこ
とであるが、ｎ型層７２が完全に空乏しているために、
ｐ＋型の接合ゲート７３は基板７１との間でキャパシタ
を形成しており、このキャパシタの距離が大きいために
対接地容量はきわめて小さいと見ることもできる。従っ
て、通常の動作電圧ではかかるフローティング領域に蓄
積される信号電荷は制限され、かつ当該領域の完全空乏
化は達成されない。ただし、信号電荷に対する電位変動
が大きいことは感度が大きく取れる利点を有する。
４５に示す従来例のものとを比較する．従来例のもので
は、フローティング状態の接合ゲート７３に電荷を蓄積
しようとすると、その不純物濃度を十分に高く設定する
必要がある。その理由は、チップ表面の帯電等によって
動作が不安定にならないようにするためである。その結
果、高濃度の接合ゲート７３の一部は、常に電子または
正孔で満たされた中性領域となり、電荷は隣接する逆導
電型のｎ型層７２における空乏層領域に存在するアクセ
プタないしはドナーを中性化するように蓄積される。例
えば、図４５を参照して説明すると、ｐ型不純物を高濃
度に含む接合ゲート７３の表面側は常に正孔で満たされ
ており、信号たる正孔はｎ型層７２との間に形成される
空乏層領域に蓄積される。この状態で空乏層内のアクセ
プタが中性化されるから当該アクセプタに終端していた
ｎ型層７２内のドナーからの電気力線は基板７１のアク
セプタに終端せざるを得なくなり、それによるｐ＋型の
接合ゲート７３の電位変動が大きくなる。すなわち接合
ゲート７３の接地容量はきわめて小さい。なお、同じこ
とであるが、ｎ型層７２が完全に空乏しているために、
ｐ＋型の接合ゲート７３は基板７１との間でキャパシタ
を形成しており、このキャパシタの距離が大きいために
対接地容量はきわめて小さいと見ることもできる。従っ
て、通常の動作電圧ではかかるフローティング領域に蓄
積される信号電荷は制限され、かつ当該領域の完全空乏
化は達成されない。ただし、信号電荷に対する電位変動
が大きいことは感度が大きく取れる利点を有する。
【００４０】一方、上記実施の形態によるものでは、ｐ
型埋め込み領域２６とｎ型ウェル領域２１及びドレイン
領域２２との間の容量値を十分に確保することができ、
十分な量の信号電荷（正孔）を蓄積することができる。
さらに通常の動作電圧でｐ型埋め込み領域２６の完全空
乏化が可能となる。言い換えれば、結局、従来例との差
異は、信号電荷（正孔）の蓄積領域における対接地容量
の大小であり、感度を優先させてショット雑音劣化につ
ながる飽和信号量の低下とバックグラウンド電荷による
ｋＴＣ雑音を許容するか、あるいは感度の低下を妥協し
て雑音の発生を防ぎ総合的なＳＮ比の改善を目指すかと
いう考え方の差であり、上記実施の形態によるものの趣
旨は後者にある。
型埋め込み領域２６とｎ型ウェル領域２１及びドレイン
領域２２との間の容量値を十分に確保することができ、
十分な量の信号電荷（正孔）を蓄積することができる。
さらに通常の動作電圧でｐ型埋め込み領域２６の完全空
乏化が可能となる。言い換えれば、結局、従来例との差
異は、信号電荷（正孔）の蓄積領域における対接地容量
の大小であり、感度を優先させてショット雑音劣化につ
ながる飽和信号量の低下とバックグラウンド電荷による
ｋＴＣ雑音を許容するか、あるいは感度の低下を妥協し
て雑音の発生を防ぎ総合的なＳＮ比の改善を目指すかと
いう考え方の差であり、上記実施の形態によるものの趣
旨は後者にある。
【００４１】さらに、電荷結合素子型やＭＯＳ型トラン
ジスタなどポリシリコンゲート電極を用いた従来の固体
撮像装置では、光電変換領域がポリシリコンゲート電極
の下部に配置されているため、ポリシリコンゲート電極
による光の吸収の影響を受け、青色感度が低下する。
ジスタなどポリシリコンゲート電極を用いた従来の固体
撮像装置では、光電変換領域がポリシリコンゲート電極
の下部に配置されているため、ポリシリコンゲート電極
による光の吸収の影響を受け、青色感度が低下する。
【００４２】しかし、上記実施形態による固体撮像装置
では、ポリシリコンゲート電極を用いない接合型ゲート
ＦＥＴを使用するため、青色感度の低下を防止すること
ができるという効果も得られる。
では、ポリシリコンゲート電極を用いない接合型ゲート
ＦＥＴを使用するため、青色感度の低下を防止すること
ができるという効果も得られる。
【００４３】さらに、光電変換を行うｎ型拡散領域２４
の下部のｐ型埋め込み領域２６とｎ型ウェル領域２１と
からなるフォトダイオードと、電荷を蓄積するｐ型埋め
込み領域２６とが、基板の垂直方向に集積して形成され
ているので、両者を分散形成する場合と比べて画素のサ
イズが微細化できるという効果も得られる。
の下部のｐ型埋め込み領域２６とｎ型ウェル領域２１と
からなるフォトダイオードと、電荷を蓄積するｐ型埋め
込み領域２６とが、基板の垂直方向に集積して形成され
ているので、両者を分散形成する場合と比べて画素のサ
イズが微細化できるという効果も得られる。
【００４４】（第２の実施の形態）図７は、この発明の
第２の実施の形態による固体撮像装置の全体の回路図で
ある。なお、この場合にも、説明を簡略化するために３
×３の９画素からなる２次元の固体撮像装置の場合を例
示しているが、それ以上の数の画素が設けられていても
よい。
第２の実施の形態による固体撮像装置の全体の回路図で
ある。なお、この場合にも、説明を簡略化するために３
×３の９画素からなる２次元の固体撮像装置の場合を例
示しているが、それ以上の数の画素が設けられていても
よい。
【００４５】図７に示す固体撮像装置は、図１のものと
比べて画素の構成及び画素行選択回路の構成が若干異な
り、その他の構成は図１と同様なので、図１と異なる点
のみを説明し、図１と対応する箇所については同じ符号
を付してその説明は省略する。
比べて画素の構成及び画素行選択回路の構成が若干異な
り、その他の構成は図１と同様なので、図１と異なる点
のみを説明し、図１と対応する箇所については同じ符号
を付してその説明は省略する。
【００４６】図７において、複数（本例では９個）の画
素１５が行列状に配置されている。各画素１５は、ソー
ス、ドレイン及びゲートを有する接合型ＦＥＴ部に対
し、ゲートの蓄積電荷を接地電位に排出するためのＭＯ
Ｓ型ゲート部が付加された構成を有する。
素１５が行列状に配置されている。各画素１５は、ソー
ス、ドレイン及びゲートを有する接合型ＦＥＴ部に対
し、ゲートの蓄積電荷を接地電位に排出するためのＭＯ
Ｓ型ゲート部が付加された構成を有する。
【００４７】同一行の各３個の画素１５のドレイン及び
ゲートは、画素行選択用の複数（本例では３本）の選択
線２〜４のうち対応する１本に共通に接続されている。
また、同一行の各３個の画素１５のＭＯＳ型ゲート部の
ゲート部は、画素行の電荷排出用の複数（本例では３
本）の選択線１６〜１８のうち対応する１本に共通に接
続されている。
ゲートは、画素行選択用の複数（本例では３本）の選択
線２〜４のうち対応する１本に共通に接続されている。
また、同一行の各３個の画素１５のＭＯＳ型ゲート部の
ゲート部は、画素行の電荷排出用の複数（本例では３
本）の選択線１６〜１８のうち対応する１本に共通に接
続されている。
【００４８】上記選択線２〜４及び１６〜１８は、画素
行の選択時に所定のパルス信号を出力する例えばシフト
レジスタなどからなる画素行選択回路１９に接続されて
いる。
行の選択時に所定のパルス信号を出力する例えばシフト
レジスタなどからなる画素行選択回路１９に接続されて
いる。
【００４９】図８は、図７中の１つの画素１５の素子構
造を示すパターン平面図であり、図９は図７中のＢ−Ｂ
´線に沿った断面図である。なお、図７中のＡ−Ａ´線
に沿った断面図は、先の図３に対し上記ＭＯＳ型ゲート
部のゲート絶縁膜が追加されただけであり、その他の構
成は図３と同様なので図示は省略する。
造を示すパターン平面図であり、図９は図７中のＢ−Ｂ
´線に沿った断面図である。なお、図７中のＡ−Ａ´線
に沿った断面図は、先の図３に対し上記ＭＯＳ型ゲート
部のゲート絶縁膜が追加されただけであり、その他の構
成は図３と同様なので図示は省略する。
【００５０】第１の実施の形態において、ドレイン領域
２２はｐ型拡散領域２５の全周を取り囲むように形成さ
れていた。これに対し、この第２の実施の形態では、ド
レイン領域２２は、平面形状が略方形のｐ型拡散領域２
５の三方を取り囲むように形成されている。そして、ド
レイン領域２２が形成されていない部分で、ｐ型埋め込
み領域２６に接するようにＭＯＳ型ゲート電極３１が形
成されている。このＭＯＳ型ゲート電極３１は図７中の
ＭＯＳ型ゲート部のゲートに相当するものであり、図９
に示すようにゲート絶縁膜３２を介して基板２０上に形
成されている。なお、このＭＯＳ型ゲート電極３１が形
成されている部分の下部では、ｐ型の基板２０が表面ま
で延長して形成されている。また、層間絶縁膜２８上に
は、第１の実施形態の場合と同様に、マイクロレンズが
各画素毎に形成されているが、説明を簡略するために図
示は省略した。
２２はｐ型拡散領域２５の全周を取り囲むように形成さ
れていた。これに対し、この第２の実施の形態では、ド
レイン領域２２は、平面形状が略方形のｐ型拡散領域２
５の三方を取り囲むように形成されている。そして、ド
レイン領域２２が形成されていない部分で、ｐ型埋め込
み領域２６に接するようにＭＯＳ型ゲート電極３１が形
成されている。このＭＯＳ型ゲート電極３１は図７中の
ＭＯＳ型ゲート部のゲートに相当するものであり、図９
に示すようにゲート絶縁膜３２を介して基板２０上に形
成されている。なお、このＭＯＳ型ゲート電極３１が形
成されている部分の下部では、ｐ型の基板２０が表面ま
で延長して形成されている。また、層間絶縁膜２８上に
は、第１の実施形態の場合と同様に、マイクロレンズが
各画素毎に形成されているが、説明を簡略するために図
示は省略した。
【００５１】このような断面構造を有する固体撮像装置
において、マイクロレンズにより集光された入射光が各
画素に照射されることで、ｎ型拡散領域２４とその下部
のｐ型埋め込み領域２６とからなるフォトダイオード
と、ｎ型ウェル領域２１とｐ型埋め込み領域２６とから
なるフォトダイオードとで光電変換が行われて電子−正
孔対が発生する。発生した電子−正孔対のうちの電子は
直接あるいはｎ型ウェル領域２１をドリフトしたのちに
ドレイン領域２２を介して外部に流出するが、正孔はｐ
型埋め込み領域２６に蓄積され、積分される。この正孔
の蓄積量は入射光の強度と積分時間との積に応じたもの
となる。また正孔の蓄積量に応じて各画素の閾値電圧が
変調される。
において、マイクロレンズにより集光された入射光が各
画素に照射されることで、ｎ型拡散領域２４とその下部
のｐ型埋め込み領域２６とからなるフォトダイオード
と、ｎ型ウェル領域２１とｐ型埋め込み領域２６とから
なるフォトダイオードとで光電変換が行われて電子−正
孔対が発生する。発生した電子−正孔対のうちの電子は
直接あるいはｎ型ウェル領域２１をドリフトしたのちに
ドレイン領域２２を介して外部に流出するが、正孔はｐ
型埋め込み領域２６に蓄積され、積分される。この正孔
の蓄積量は入射光の強度と積分時間との積に応じたもの
となる。また正孔の蓄積量に応じて各画素の閾値電圧が
変調される。
【００５２】そして、正孔の積分後に、画素行選択回路
１９及び画素列選択回路１２により各画素が順次走査さ
れ、各画素の閾値電圧の変化が信号として読み出され
る。画素からの信号読出し後は、各画素に蓄積されてい
る正孔が画素行選択回路１９によって制御されるＭＯＳ
型ゲート部を介して基板２０に排出され、リセット動作
が行われる。
１９及び画素列選択回路１２により各画素が順次走査さ
れ、各画素の閾値電圧の変化が信号として読み出され
る。画素からの信号読出し後は、各画素に蓄積されてい
る正孔が画素行選択回路１９によって制御されるＭＯＳ
型ゲート部を介して基板２０に排出され、リセット動作
が行われる。
【００５３】図１０は、図７に示す固体撮像装置におけ
る主要な信号の波形図である。図７において、信号Ｓ
２、Ｓ３、Ｓ４は画素行選択回路１９から出力され、行
選択用の選択線２〜４に印加されるパルス信号の波形を
示し、信号Ｓ１６、Ｓ１７、Ｓ１８は画素行選択回路１
９から出力され、電荷排出用の選択線１６〜１８に印加
されるパルス信号の波形を示し、信号Ｓ９Ｎ、Ｓ１０
Ｎ、Ｓ１１Ｎは画素列選択回路１２から出力され、ＭＯ
Ｓトランジスタ９Ｎ、１０Ｎ、１１Ｎのゲートに印加さ
れるパルス信号の波形を示し、信号ＯＵＴはインピーダ
ンス変換回路１４から出力される信号の波形を示してい
る。
る主要な信号の波形図である。図７において、信号Ｓ
２、Ｓ３、Ｓ４は画素行選択回路１９から出力され、行
選択用の選択線２〜４に印加されるパルス信号の波形を
示し、信号Ｓ１６、Ｓ１７、Ｓ１８は画素行選択回路１
９から出力され、電荷排出用の選択線１６〜１８に印加
されるパルス信号の波形を示し、信号Ｓ９Ｎ、Ｓ１０
Ｎ、Ｓ１１Ｎは画素列選択回路１２から出力され、ＭＯ
Ｓトランジスタ９Ｎ、１０Ｎ、１１Ｎのゲートに印加さ
れるパルス信号の波形を示し、信号ＯＵＴはインピーダ
ンス変換回路１４から出力される信号の波形を示してい
る。
【００５４】次に、図１０を参照して図７の固体撮像装
置の動作を説明する。
置の動作を説明する。
【００５５】図１０に示すように、選択線２〜４にはＶ
ＬとＶＭの２値の電圧を有するパルス信号が印加され、
同様に選択線１６〜１８にもＶＬとＶＭの２値の電圧を
有するパルス信号が印加される。上記２値の電圧のうち
ＶＬはＶＭよりも低い。
ＬとＶＭの２値の電圧を有するパルス信号が印加され、
同様に選択線１６〜１８にもＶＬとＶＭの２値の電圧を
有するパルス信号が印加される。上記２値の電圧のうち
ＶＬはＶＭよりも低い。
【００５６】全ての画素から信号を読み出す期間を１フ
レーム周期と称し、１フレーム周期は選択線２〜４の信
号がＶＭからＶＬに下がった後に次にＶＭからＶＬに下
がるまでの期間である。１フレーム周期において、選択
線２〜４の信号がＶＬの期間は正孔の積分期間であり、
各画素の閾値電圧の変化が信号として読み出される読出
し期間は、選択線２〜４の信号がＶＨであってかつ選択
線１６〜１８の信号がＶＨである期間であり、各画素１
５に蓄積された正孔を排出するリセット期間は、選択線
２〜４の信号がＶＨであってかつ選択線１６〜１８の信
号がＶＬである、図１０中のＴの期間である。
レーム周期と称し、１フレーム周期は選択線２〜４の信
号がＶＭからＶＬに下がった後に次にＶＭからＶＬに下
がるまでの期間である。１フレーム周期において、選択
線２〜４の信号がＶＬの期間は正孔の積分期間であり、
各画素の閾値電圧の変化が信号として読み出される読出
し期間は、選択線２〜４の信号がＶＨであってかつ選択
線１６〜１８の信号がＶＨである期間であり、各画素１
５に蓄積された正孔を排出するリセット期間は、選択線
２〜４の信号がＶＨであってかつ選択線１６〜１８の信
号がＶＬである、図１０中のＴの期間である。
【００５７】例えば、選択線２の信号が高レベル（Ｖ
Ｍ）の期間では、この選択線２に接続されている同一行
内の３個の画素１５が選択される。この期間に信号Ｓ９
Ｎが高レベル（ＶＭ）にされることでＭＯＳトランジス
タ９Ｎがオン状態になって画素列が選択され、信号線６
を経由し、選択行及び選択列の画素１５を介して電流源
１３に電子電流が流れ、選択画素の閾値電圧に応じた信
号がインピーダンス変換回路１４から信号ＯＵＴとして
出力される。さらに信号Ｓ１０Ｎ、Ｓ１１Ｎが順次高レ
ベルにされることでＭＯＳトランジスタ１０Ｎ、１１Ｎ
が順次オン状態になって異なる画素列が選択され、信号
線７、８を経由して選択列の対応する画素１５を介して
電流源１３に電子電流が流れ、選択画素の閾値電圧に応
じた信号がインピーダンス変換回路１４から信号ＯＵＴ
として順次出力される。このような動作が画素行を変え
て順次行われることで、全ての画素から信号が読み出さ
れる。
Ｍ）の期間では、この選択線２に接続されている同一行
内の３個の画素１５が選択される。この期間に信号Ｓ９
Ｎが高レベル（ＶＭ）にされることでＭＯＳトランジス
タ９Ｎがオン状態になって画素列が選択され、信号線６
を経由し、選択行及び選択列の画素１５を介して電流源
１３に電子電流が流れ、選択画素の閾値電圧に応じた信
号がインピーダンス変換回路１４から信号ＯＵＴとして
出力される。さらに信号Ｓ１０Ｎ、Ｓ１１Ｎが順次高レ
ベルにされることでＭＯＳトランジスタ１０Ｎ、１１Ｎ
が順次オン状態になって異なる画素列が選択され、信号
線７、８を経由して選択列の対応する画素１５を介して
電流源１３に電子電流が流れ、選択画素の閾値電圧に応
じた信号がインピーダンス変換回路１４から信号ＯＵＴ
として順次出力される。このような動作が画素行を変え
て順次行われることで、全ての画素から信号が読み出さ
れる。
【００５８】また、各画素行における各３個の画素から
の信号読出し期間の終了直前に、選択線１６〜１８の信
号が低レベル（ＶＬ）となる。これにより、各画素のＭ
ＯＳ型ゲート部を構成する図９中のＭＯＳ型ゲート電極
３１下部のｐ型基板２０表面の空乏層が失消し、一様な
ポテンシャルとなる。この結果、ｐ型埋め込み領域２６
に蓄積されていた正孔が、ＭＯＳ型ゲート電極３１下部
を介して基板２０へ流れ、リセット動作が行われる。
の信号読出し期間の終了直前に、選択線１６〜１８の信
号が低レベル（ＶＬ）となる。これにより、各画素のＭ
ＯＳ型ゲート部を構成する図９中のＭＯＳ型ゲート電極
３１下部のｐ型基板２０表面の空乏層が失消し、一様な
ポテンシャルとなる。この結果、ｐ型埋め込み領域２６
に蓄積されていた正孔が、ＭＯＳ型ゲート電極３１下部
を介して基板２０へ流れ、リセット動作が行われる。
【００５９】なお、リセット動作は、信号線２〜４の信
号Ｓ２〜Ｓ４がＶＭでかつ信号線１６〜１８の信号Ｓ１
６〜Ｓ１８がＶＬのときに行われるので、信号線２〜４
の信号Ｓ２〜Ｓ４がＶＭにされて読出し期間が開始され
る前に、予め信号線１６〜１８の信号Ｓ１６〜Ｓ１８を
ＶＭに上げることで、リセット動作が行われないように
している。
号Ｓ２〜Ｓ４がＶＭでかつ信号線１６〜１８の信号Ｓ１
６〜Ｓ１８がＶＬのときに行われるので、信号線２〜４
の信号Ｓ２〜Ｓ４がＶＭにされて読出し期間が開始され
る前に、予め信号線１６〜１８の信号Ｓ１６〜Ｓ１８を
ＶＭに上げることで、リセット動作が行われないように
している。
【００６０】図１１は、図１０の信号波形図中のｔ１〜
ｔ４の各タイミング時における図９のＤ−Ｄ´線に沿っ
た断面におけるポテンシャル状態を示している。
ｔ４の各タイミング時における図９のＤ−Ｄ´線に沿っ
た断面におけるポテンシャル状態を示している。
【００６１】次に、各画素における正孔の蓄積動作、信
号読出し動作及びリセット動作を、図１１のポテンシャ
ル図を参照して詳細に説明する。
号読出し動作及びリセット動作を、図１１のポテンシャ
ル図を参照して詳細に説明する。
【００６２】選択線４に印加されるパルス信号Ｓ４がＶ
Ｌに変化した直後である蓄積期間の開始直後のｔ１のタ
イミングの時は、前記したように入射光に応じて発生し
た電子−正孔対のうちの正孔がｐ型埋め込み領域２６に
蓄積され、積分されていく。それに伴ってｐ型埋め込み
領域２６のポテンシャルは低くなっていく。さらに、そ
れに伴って、ｐ型埋め込み領域２６下部のｎ型ウェル領
域２１におけるポテンシャルも変調されて、低くなって
いく。蓄積期間の終了直前のｔ２のタイミングの時で
は、ｎ型ウェル領域２１におけるポテンシャルはｔ１の
タイミングの時よりも低くなっている。
Ｌに変化した直後である蓄積期間の開始直後のｔ１のタ
イミングの時は、前記したように入射光に応じて発生し
た電子−正孔対のうちの正孔がｐ型埋め込み領域２６に
蓄積され、積分されていく。それに伴ってｐ型埋め込み
領域２６のポテンシャルは低くなっていく。さらに、そ
れに伴って、ｐ型埋め込み領域２６下部のｎ型ウェル領
域２１におけるポテンシャルも変調されて、低くなって
いく。蓄積期間の終了直前のｔ２のタイミングの時で
は、ｎ型ウェル領域２１におけるポテンシャルはｔ１の
タイミングの時よりも低くなっている。
【００６３】次に、読出し期間となり、選択線４に印加
されるパルス信号Ｓ４がＶＭに変化すると、これに伴っ
て全体のポテンシャルが（ＶＭ−ＶＬ）に比例して低く
なる。ただしｐ型基板２０は接地電位に固定されている
ので、基板２０のポテンシャルは一定であり変化しな
い。この後、信号Ｓ９Ｎが高レベル（ＶＭ）となり、図
７中のＭＯＳトランジスタ９Ｎがオン状態になると、同
一列の３個の画素のうち、ｎ型ウェル領域２１のポテン
シャルが最も低い画素を経由し、定電流源１３を介して
電子電流が流れる。このとき、選択線４を除く他の選択
線２、３にはＶＬが印加されているのに対し、選択線４
にはＶＭが印加されており、選択線４に接続されている
画素のｎ型ウェル領域２１のポテンシャルが最も低くな
っているため、上記電子電流は、選択線４に接続されて
いる画素を介して流れることになる。この時に流れる電
流の経路を図９中の矢印ａで示している。すなわち、こ
れにより、選択線４を電源、選択線４と信号線６とに接
続された選択画素１５を接合ゲート型ＦＥＴ、電流源１
３を電流源としたソースフォロワが形成され、インピー
ダンス変換回路１４からは選択画素１５のｎ型ウェル領
域２１のポテンシャルの極小点のポテンシャル値に応じ
た電位が信号ＯＵＴとして出力される。この場合、ｎ型
ウェル領域２１のポテンシャルの極小点自体が、入射光
によって発生した正孔の積分値によって変調されている
ので、画素行選択回路１９及び画素列選択回路１２によ
り全ての画素を走査し、インピーダンス変換回路１４か
ら信号を順次読み出すことにより、映像信号を得ること
ができる。
されるパルス信号Ｓ４がＶＭに変化すると、これに伴っ
て全体のポテンシャルが（ＶＭ−ＶＬ）に比例して低く
なる。ただしｐ型基板２０は接地電位に固定されている
ので、基板２０のポテンシャルは一定であり変化しな
い。この後、信号Ｓ９Ｎが高レベル（ＶＭ）となり、図
７中のＭＯＳトランジスタ９Ｎがオン状態になると、同
一列の３個の画素のうち、ｎ型ウェル領域２１のポテン
シャルが最も低い画素を経由し、定電流源１３を介して
電子電流が流れる。このとき、選択線４を除く他の選択
線２、３にはＶＬが印加されているのに対し、選択線４
にはＶＭが印加されており、選択線４に接続されている
画素のｎ型ウェル領域２１のポテンシャルが最も低くな
っているため、上記電子電流は、選択線４に接続されて
いる画素を介して流れることになる。この時に流れる電
流の経路を図９中の矢印ａで示している。すなわち、こ
れにより、選択線４を電源、選択線４と信号線６とに接
続された選択画素１５を接合ゲート型ＦＥＴ、電流源１
３を電流源としたソースフォロワが形成され、インピー
ダンス変換回路１４からは選択画素１５のｎ型ウェル領
域２１のポテンシャルの極小点のポテンシャル値に応じ
た電位が信号ＯＵＴとして出力される。この場合、ｎ型
ウェル領域２１のポテンシャルの極小点自体が、入射光
によって発生した正孔の積分値によって変調されている
ので、画素行選択回路１９及び画素列選択回路１２によ
り全ての画素を走査し、インピーダンス変換回路１４か
ら信号を順次読み出すことにより、映像信号を得ること
ができる。
【００６４】次に、選択線４に印加されるパルス信号Ｓ
４がＶＭの状態で、選択線１８に印加されるパルス信号
Ｓ１８がＶＭからＶＬに変化した後のｔ４のタイミング
では、図９中のＭＯＳ型ゲート電極３１下部のｐ型基板
２０表面の空乏層が失消し、ｐ型埋め込み領域２６に蓄
積されていた正孔が図示の矢印ｂの経路で基板２０へ流
れる。これによりｐ型埋め込み領域２６のポテンシャル
が高くなり、それに伴ってｎ型ウェル領域２１のポテン
シャルも高くなり、リセット動作が行われる。
４がＶＭの状態で、選択線１８に印加されるパルス信号
Ｓ１８がＶＭからＶＬに変化した後のｔ４のタイミング
では、図９中のＭＯＳ型ゲート電極３１下部のｐ型基板
２０表面の空乏層が失消し、ｐ型埋め込み領域２６に蓄
積されていた正孔が図示の矢印ｂの経路で基板２０へ流
れる。これによりｐ型埋め込み領域２６のポテンシャル
が高くなり、それに伴ってｎ型ウェル領域２１のポテン
シャルも高くなり、リセット動作が行われる。
【００６５】このように第２の実施の形態による固体撮
像装置の場合にも、各画素が実質的に１個の接合型ＦＥ
Ｔによって構成されており、電荷結合素子型のものと比
べて構造が簡単であり、微細化に適している。
像装置の場合にも、各画素が実質的に１個の接合型ＦＥ
Ｔによって構成されており、電荷結合素子型のものと比
べて構造が簡単であり、微細化に適している。
【００６６】さらに、第１の実施の形態と同様に、ｐ型
埋め込み領域２６とｎ型ウェル領域２１及びドレイン領
域２２との間の容量値を十分に確保することができ、十
分な量の信号電荷（正孔）を蓄積することができる。ま
た、通常の動作電圧でｐ型埋め込み領域２６の完全空乏
化が可能となり、この結果、雑音の発生を防ぎ総合的な
ＳＮ比の改善を達成することができる。
埋め込み領域２６とｎ型ウェル領域２１及びドレイン領
域２２との間の容量値を十分に確保することができ、十
分な量の信号電荷（正孔）を蓄積することができる。ま
た、通常の動作電圧でｐ型埋め込み領域２６の完全空乏
化が可能となり、この結果、雑音の発生を防ぎ総合的な
ＳＮ比の改善を達成することができる。
【００６７】さらに、第１の実施の形態と同様に、ポリ
シリコンゲート電極を用いない接合型ゲートＦＥＴを使
用するために、青色感度の低下を防止することができる
という効果が得られる。
シリコンゲート電極を用いない接合型ゲートＦＥＴを使
用するために、青色感度の低下を防止することができる
という効果が得られる。
【００６８】またさらに、光電変換を行うｎ型拡散領域
２４の下部のｐ型埋め込み領域２６とｎ型ウェル領域２
１とからなるフォトダイオードと、電荷を蓄積するｐ型
埋め込み領域２６とが、基板の垂直方向に集積して形成
されているので、両者を分散形成する場合と比べて画素
のサイズが微細化できるという効果も得られる。
２４の下部のｐ型埋め込み領域２６とｎ型ウェル領域２
１とからなるフォトダイオードと、電荷を蓄積するｐ型
埋め込み領域２６とが、基板の垂直方向に集積して形成
されているので、両者を分散形成する場合と比べて画素
のサイズが微細化できるという効果も得られる。
【００６９】この実施の形態では、信号の読み出しや排
出を制御するためのパルス信号Ｓ２〜Ｓ３及びＳ１６〜
Ｓ１８として電圧値が２値のものを使用することができ
るので、電圧振幅の大きなパルス信号を生成する必要が
なく、画素行選択回路１９の回路規模を図１の実施の形
態の画素行選択回路５よりも抑えることができるという
効果も得られる。
出を制御するためのパルス信号Ｓ２〜Ｓ３及びＳ１６〜
Ｓ１８として電圧値が２値のものを使用することができ
るので、電圧振幅の大きなパルス信号を生成する必要が
なく、画素行選択回路１９の回路規模を図１の実施の形
態の画素行選択回路５よりも抑えることができるという
効果も得られる。
【００７０】次に、第２の実施の形態の固体撮像装置の
動作についてさらに検討を加えることにする。
動作についてさらに検討を加えることにする。
【００７１】図１２は図９中のＥ−Ｅ´線及びＦ−Ｆ´
線に沿った断面におけるポテンシャル状態を示す図であ
り、具体的には図７中の選択線４及び選択線１８と、両
選択線に接続された画素の、図１０中のｔ１〜ｔ４の各
タイミングにおけるポテンシャル状態を示している。
線に沿った断面におけるポテンシャル状態を示す図であ
り、具体的には図７中の選択線４及び選択線１８と、両
選択線に接続された画素の、図１０中のｔ１〜ｔ４の各
タイミングにおけるポテンシャル状態を示している。
【００７２】図１２において、Ａ〜ＤはそれぞれＥ−Ｅ
´線断面におけるポテンシャル状態を示し、Ａは積分開
始直後のｔ１のタイミングのものを、Ｂは積分終了直前
のｔ２のタイミングのものを、Ｃは読出し開始直後のｔ
３のタイミングのものを示し、Ｄは信号電荷排出期間内
のｔ４のタイミングのものを示している。同様に、Ｅ〜
ＤはそれぞれＥ−Ｅ´線断面におけるポテンシャル状態
を示し、Ｅは積分開始直後のｔ１のタイミングのもの
を、Ｆは積分終了直前のｔ２のタイミングのものを、Ｆ
は読出し開始直後のｔ３のタイミングのものを示し、Ｅ
は信号電荷排出期間内のｔ４のタイミングのものを示し
ている。
´線断面におけるポテンシャル状態を示し、Ａは積分開
始直後のｔ１のタイミングのものを、Ｂは積分終了直前
のｔ２のタイミングのものを、Ｃは読出し開始直後のｔ
３のタイミングのものを示し、Ｄは信号電荷排出期間内
のｔ４のタイミングのものを示している。同様に、Ｅ〜
ＤはそれぞれＥ−Ｅ´線断面におけるポテンシャル状態
を示し、Ｅは積分開始直後のｔ１のタイミングのもの
を、Ｆは積分終了直前のｔ２のタイミングのものを、Ｆ
は読出し開始直後のｔ３のタイミングのものを示し、Ｅ
は信号電荷排出期間内のｔ４のタイミングのものを示し
ている。
【００７３】さらに、図１２において、φ１〜φ６はそ
れぞれポテンシャルを示すものであり、φ１は蓄積可能
な最大正孔量を決めるポテンシャルであり、φ２は積分
終了時に、積分された正孔がオーバーフローしないため
の余裕を示すポテンシャルであり、φ３は読出し開始時
に、積分された正孔がオーバーフローしないための余裕
を示すポテンシャルであり、φ４は読出し時に、正孔が
蓄積されていない画素の電子電流検出のためのソースフ
ォロワ電流による電位の上昇の許容値に対応したポテン
シャルであり、φ５は読出し時に、正孔が蓄積されてい
る画素の電流検出のためのソースフォロワ電流による電
位の上昇の許容値に対応したポテンシャルであり、φ６
は読出し時に、画素の電流検出のためのソースフォロワ
動作が正常となるためのドレイン電圧余裕に対応したポ
テンシャルである。なお、ここでは、各ポテンシャルは
矢印の方向が正極性であるとする。
れぞれポテンシャルを示すものであり、φ１は蓄積可能
な最大正孔量を決めるポテンシャルであり、φ２は積分
終了時に、積分された正孔がオーバーフローしないため
の余裕を示すポテンシャルであり、φ３は読出し開始時
に、積分された正孔がオーバーフローしないための余裕
を示すポテンシャルであり、φ４は読出し時に、正孔が
蓄積されていない画素の電子電流検出のためのソースフ
ォロワ電流による電位の上昇の許容値に対応したポテン
シャルであり、φ５は読出し時に、正孔が蓄積されてい
る画素の電流検出のためのソースフォロワ電流による電
位の上昇の許容値に対応したポテンシャルであり、φ６
は読出し時に、画素の電流検出のためのソースフォロワ
動作が正常となるためのドレイン電圧余裕に対応したポ
テンシャルである。なお、ここでは、各ポテンシャルは
矢印の方向が正極性であるとする。
【００７４】正常動作するためには、上記各ポテンシャ
ルが図１２に示すような方向にあること、言い換えれば
各ポテンシャルが全て正極性であることが必要である。
また、φ４とφ５に関しては、φ４が正極性であればφ
５も正極性になる。そして、φ４の値があまり小さいと
ソースフォロワ電流の値が十分に取れず、動作速度が制
限されることになるので、設計的な配慮が必要である。
ルが図１２に示すような方向にあること、言い換えれば
各ポテンシャルが全て正極性であることが必要である。
また、φ４とφ５に関しては、φ４が正極性であればφ
５も正極性になる。そして、φ４の値があまり小さいと
ソースフォロワ電流の値が十分に取れず、動作速度が制
限されることになるので、設計的な配慮が必要である。
【００７５】以上は一次元的な考察であったが、実際に
はポテンシャルは二次元的に広がるためにさらなる検討
が必要である。
はポテンシャルは二次元的に広がるためにさらなる検討
が必要である。
【００７６】図１３及び図１４は、図９中のＭＯＳ型ゲ
ート電極３１付近の断面におけるポテンシャルの様子を
二次元的に示している。なお、図１３は読出し開始直後
のｔ３のタイミングにおける状態を、図１４は電荷排出
時のｔ４のタイミングにおける状態をそれぞれ示してい
る。また、図中に示された電圧はポテンシャルを示して
おり、電圧値が大きいほどポテンシャルは深くなる。こ
れは固体撮像装置の慣習的な記法を踏襲するためであ
る。
ート電極３１付近の断面におけるポテンシャルの様子を
二次元的に示している。なお、図１３は読出し開始直後
のｔ３のタイミングにおける状態を、図１４は電荷排出
時のｔ４のタイミングにおける状態をそれぞれ示してい
る。また、図中に示された電圧はポテンシャルを示して
おり、電圧値が大きいほどポテンシャルは深くなる。こ
れは固体撮像装置の慣習的な記法を踏襲するためであ
る。
【００７７】図１３に示すように、読出し開始直後（ｔ
＝ｔ３）では、ポテンシャルの極大点Ｒはｎ型ウェル領
域２１内に位置し、極小点Ｑはｐ型埋め込み領域２６内
に位置するようになり、ポテンシャルの極大、極小点は
互いに分離されることになる。そして、ポテンシャルの
極大点Ｒ及び極小点Ｑと、これらの鞍点Ｐとの間の電位
差が動作余裕となる。
＝ｔ３）では、ポテンシャルの極大点Ｒはｎ型ウェル領
域２１内に位置し、極小点Ｑはｐ型埋め込み領域２６内
に位置するようになり、ポテンシャルの極大、極小点は
互いに分離されることになる。そして、ポテンシャルの
極大点Ｒ及び極小点Ｑと、これらの鞍点Ｐとの間の電位
差が動作余裕となる。
【００７８】信号電荷排出時（ｔ＝ｔ４）には、図１４
中の矢印で示すように、ポテンシャルがｐ型埋め込み領
域２６から基板に向かって順次低くなり、ｐ型埋め込み
領域２６に蓄積されている電荷が基板に排出されるよう
になる。
中の矢印で示すように、ポテンシャルがｐ型埋め込み領
域２６から基板に向かって順次低くなり、ｐ型埋め込み
領域２６に蓄積されている電荷が基板に排出されるよう
になる。
【００７９】（第３の実施の形態）図１５は、図８とは
異なる構成を有する画素１５の素子構造を示すパターン
平面図であり、図１６は図１５中のＡ−Ａ´線に沿った
断面図、図１７は図１５中のＢ−Ｂ´線に沿った断面図
である。なお、図１５乃至図１７において図８及び図９
と対応する箇所には同じ符号を付して説明する。
異なる構成を有する画素１５の素子構造を示すパターン
平面図であり、図１６は図１５中のＡ−Ａ´線に沿った
断面図、図１７は図１５中のＢ−Ｂ´線に沿った断面図
である。なお、図１５乃至図１７において図８及び図９
と対応する箇所には同じ符号を付して説明する。
【００８０】図８に示す画素では、ソース領域２３を中
央にしてこれを取り囲むようにｐ型拡散領域２５が形成
され、さらにｐ型拡散領域２５を取り囲むようにｐ型埋
め込み領域２６が形成され、かつｐ型拡散領域２５の三
方を取り囲むようにドレイン領域２２が形成される場合
について説明した。
央にしてこれを取り囲むようにｐ型拡散領域２５が形成
され、さらにｐ型拡散領域２５を取り囲むようにｐ型埋
め込み領域２６が形成され、かつｐ型拡散領域２５の三
方を取り囲むようにドレイン領域２２が形成される場合
について説明した。
【００８１】これに対して、この第３の実施の形態によ
るものでは、ソース領域２３、ｐ型拡散領域２５、ｐ型
埋め込み領域２６及びドレイン領域２２はそれぞれ互い
に平行するように同一方向に延長して形成されている。
るものでは、ソース領域２３、ｐ型拡散領域２５、ｐ型
埋め込み領域２６及びドレイン領域２２はそれぞれ互い
に平行するように同一方向に延長して形成されている。
【００８２】そして、ＭＯＳ型ゲート電極３１は、上記
ソース領域２３、ｐ型拡散領域２５、ｐ型埋め込み領域
２６及びドレイン領域２２に対して平行するように素子
分離領域２７上で延長形成された部分と、配線層２９の
下部に位置し、配線層２９と平行するように延長形成さ
れた部分とからなり、ＭＯＳ型ゲート電極３１の配線層
２９の下部に位置する部分は、図中の上下方向で隣接す
る画素間で互いに分離されるようにドレイン領域２２の
途中で途切れている。
ソース領域２３、ｐ型拡散領域２５、ｐ型埋め込み領域
２６及びドレイン領域２２に対して平行するように素子
分離領域２７上で延長形成された部分と、配線層２９の
下部に位置し、配線層２９と平行するように延長形成さ
れた部分とからなり、ＭＯＳ型ゲート電極３１の配線層
２９の下部に位置する部分は、図中の上下方向で隣接す
る画素間で互いに分離されるようにドレイン領域２２の
途中で途切れている。
【００８３】なお、ｐ型拡散領域２５は、複数の画素で
共通となるように複数の画素間で延長形成されている
が、個々の画素毎に分離してもよい。
共通となるように複数の画素間で延長形成されている
が、個々の画素毎に分離してもよい。
【００８４】このような構成において、図１６中のＨ−
Ｈ´線及びＩ−Ｉ´線に沿った断面におけるｔ１〜ｔ４
の各タイミングにおけるポテンシャル状態は前記図１２
に示す場合と同様であり、図１７中のＪ−Ｊ´線に沿っ
た断面におけるｔ１〜ｔ４の各タイミングにおけるポテ
ンシャル状態は前記図１０に示す場合と同様なのでその
説明は省略する。
Ｈ´線及びＩ−Ｉ´線に沿った断面におけるｔ１〜ｔ４
の各タイミングにおけるポテンシャル状態は前記図１２
に示す場合と同様であり、図１７中のＪ−Ｊ´線に沿っ
た断面におけるｔ１〜ｔ４の各タイミングにおけるポテ
ンシャル状態は前記図１０に示す場合と同様なのでその
説明は省略する。
【００８５】この第３の実施の形態によれば、ｐ型埋め
込み領域２６に蓄積された電荷（正孔）に応じた電子電
流をドレイン領域２２からソース領域２３に流す際に、
図１５中のＢ−Ｂ´方向（紙面の垂直方向）に電流が流
れる。一方、ｐ型埋め込み領域２６に蓄積された電荷を
排出する際は、図１５中のＡ−Ａ´方向（紙面の水平方
向）に電荷（正孔）が排出される。
込み領域２６に蓄積された電荷（正孔）に応じた電子電
流をドレイン領域２２からソース領域２３に流す際に、
図１５中のＢ−Ｂ´方向（紙面の垂直方向）に電流が流
れる。一方、ｐ型埋め込み領域２６に蓄積された電荷を
排出する際は、図１５中のＡ−Ａ´方向（紙面の水平方
向）に電荷（正孔）が排出される。
【００８６】この第３の実施の形態によれば、第１及び
第２の実施の形態と同様の効果が得られる上に次のよう
な効果が得られる。すなわち、ソース領域２３、ｐ型拡
散領域２５、ｐ型埋め込み領域２６及びドレイン領域２
２をそれぞれ互いに平行するように同一方向に延長して
形成し、ソース領域２３を画素の中央よりも周辺部に配
置するようにしたので、ソース領域２３に対して配線層
２９を接続するためのコンタクト３０を画素の中央では
なく周辺部に設けることができ、画素の中央をフォトダ
イオード領域とすることができて、オンチップマイクロ
レンズによる集光率の改善効果を享受できる。
第２の実施の形態と同様の効果が得られる上に次のよう
な効果が得られる。すなわち、ソース領域２３、ｐ型拡
散領域２５、ｐ型埋め込み領域２６及びドレイン領域２
２をそれぞれ互いに平行するように同一方向に延長して
形成し、ソース領域２３を画素の中央よりも周辺部に配
置するようにしたので、ソース領域２３に対して配線層
２９を接続するためのコンタクト３０を画素の中央では
なく周辺部に設けることができ、画素の中央をフォトダ
イオード領域とすることができて、オンチップマイクロ
レンズによる集光率の改善効果を享受できる。
【００８７】図１８は、図１５に示す画素の読出し開始
直後のｔ３のタイミングにおけるＭＯＳ型ゲート電極３
１付近の断面のポテンシャルの様子を二次元的に示して
いる。図１３、図１４と同様に、図中に示された電圧は
ポテンシャルを示している。
直後のｔ３のタイミングにおけるＭＯＳ型ゲート電極３
１付近の断面のポテンシャルの様子を二次元的に示して
いる。図１３、図１４と同様に、図中に示された電圧は
ポテンシャルを示している。
【００８８】図１８に示すように、ポテンシャルの極大
点Ｒがｎ型ウェル領域２１内に位置し、極小点Ｑがｐ型
埋め込み領域２６内に位置することは第２の実施の形態
の場合と同様であるが、この第３の実施の形態では、Ｍ
ＯＳ型ゲート電極３１を中心にしてその両側に左右対称
の状態で極大点及び極小点が生じていることが図１３の
場合とは異なる。
点Ｒがｎ型ウェル領域２１内に位置し、極小点Ｑがｐ型
埋め込み領域２６内に位置することは第２の実施の形態
の場合と同様であるが、この第３の実施の形態では、Ｍ
ＯＳ型ゲート電極３１を中心にしてその両側に左右対称
の状態で極大点及び極小点が生じていることが図１３の
場合とは異なる。
【００８９】図１９は、第１乃至第３の実施の形態にお
いて、ｐ型拡散領域２５を形成したことによる寄生チャ
ネル防止の効果を概念的に示したものであり、図１５中
のＡ−Ａ´線に沿った断面におけるポテンシャル状態を
示している。この場合にも、図中に示された電圧はポテ
ンシャルを示している。
いて、ｐ型拡散領域２５を形成したことによる寄生チャ
ネル防止の効果を概念的に示したものであり、図１５中
のＡ−Ａ´線に沿った断面におけるポテンシャル状態を
示している。この場合にも、図中に示された電圧はポテ
ンシャルを示している。
【００９０】図示のように、ｐ型拡散領域２５を形成し
たことにより、表面でのチャネルの発生が抑制され、ド
レイン領域２２とソース領域２３との間には、図中の破
線で示すような経路で電子電流が流れる。すなわち、ｎ
型ウェル領域２１の表面を通ってドレイン領域２２とソ
ース領域２３との間に電流が流れることが防止される。
たことにより、表面でのチャネルの発生が抑制され、ド
レイン領域２２とソース領域２３との間には、図中の破
線で示すような経路で電子電流が流れる。すなわち、ｎ
型ウェル領域２１の表面を通ってドレイン領域２２とソ
ース領域２３との間に電流が流れることが防止される。
【００９１】（第３の実施の形態の第１の変形例）図２
０は、図１５とは異なる構成を有する画素１５の素子構
造を示すパターン平面図である。図１５の画素では、素
子分離領域２７はソース領域２３の延長方向と平行する
方向に延長形成されていたが、この変形例による画素１
５は、素子分離領域２７の一部を延長し、図中の横方向
で隣接する画素１５のソース領域２３相互間に素子分離
領域２７の一部を位置させるようにしたものである。
０は、図１５とは異なる構成を有する画素１５の素子構
造を示すパターン平面図である。図１５の画素では、素
子分離領域２７はソース領域２３の延長方向と平行する
方向に延長形成されていたが、この変形例による画素１
５は、素子分離領域２７の一部を延長し、図中の横方向
で隣接する画素１５のソース領域２３相互間に素子分離
領域２７の一部を位置させるようにしたものである。
【００９２】なお、図２０中のＡ−Ａ´線に沿った断面
及びＢ−Ｂ´線に沿った断面は図１６、図１７と同様な
ので、図示は省略する。
及びＢ−Ｂ´線に沿った断面は図１６、図１７と同様な
ので、図示は省略する。
【００９３】この第１の変形例によれば、第３の実施の
形態の場合と同様の効果が得られる他に、図中の横方向
で隣接する各画素のソース領域２３相互間に素子分離領
域２７の一部を形成するようにしたので、ＭＯＳ型ゲー
ト電極３１による分離の場合と比べて、画素の分離能力
を容易に向上させることができるという効果が得られ
る。すなわち、ＭＯＳ型ゲート電極３１による分離の場
合は、ＭＯＳ型ゲート電極３１に印加する電圧の値を基
板２０の不純物濃度などに応じて調整する必要がある
が、素子分離領域２７による分離の場合には、このよう
な調整は一切不要である。
形態の場合と同様の効果が得られる他に、図中の横方向
で隣接する各画素のソース領域２３相互間に素子分離領
域２７の一部を形成するようにしたので、ＭＯＳ型ゲー
ト電極３１による分離の場合と比べて、画素の分離能力
を容易に向上させることができるという効果が得られ
る。すなわち、ＭＯＳ型ゲート電極３１による分離の場
合は、ＭＯＳ型ゲート電極３１に印加する電圧の値を基
板２０の不純物濃度などに応じて調整する必要がある
が、素子分離領域２７による分離の場合には、このよう
な調整は一切不要である。
【００９４】（第３の実施の形態の第２の変形例）図２
１は、図１５とは異なる構成を有する画素のＭＯＳ型ゲ
ート電極３１近傍の素子構造を示す断面図である。この
変形例による画素では、ＭＯＳ型ゲート電極３１下部の
ｐ型基板２０内に、ｐ型埋め込み領域２６に隣接し、ｐ
型とは逆極性、つまりｎ型の埋め込み領域３３を形成
し、かつｎ型のウェル領域２１に隣接し、ｎ型とは逆極
性、つまりｐ型の埋め込み領域３４を形成するようにし
たものである。なお、上記ｎ型埋め込み領域３３とｐ型
埋め込み領域３４は上下方向で互いに接している。
１は、図１５とは異なる構成を有する画素のＭＯＳ型ゲ
ート電極３１近傍の素子構造を示す断面図である。この
変形例による画素では、ＭＯＳ型ゲート電極３１下部の
ｐ型基板２０内に、ｐ型埋め込み領域２６に隣接し、ｐ
型とは逆極性、つまりｎ型の埋め込み領域３３を形成
し、かつｎ型のウェル領域２１に隣接し、ｎ型とは逆極
性、つまりｐ型の埋め込み領域３４を形成するようにし
たものである。なお、上記ｎ型埋め込み領域３３とｐ型
埋め込み領域３４は上下方向で互いに接している。
【００９５】このように、ｐ型埋め込み領域２６に隣接
してｎ型埋め込み領域３３を形成し、かつｎ型ウェル領
域２１に隣接してｐ型埋め込み領域３４を形成すること
で、ｐ型埋め込み領域２６及びｎ型ウェル領域２１にお
ける不純物のドーズ量をそれ程、精密に制御しなくと
も、所望する電荷の蓄積動作と排出動作とを達成するこ
とができる。
してｎ型埋め込み領域３３を形成し、かつｎ型ウェル領
域２１に隣接してｐ型埋め込み領域３４を形成すること
で、ｐ型埋め込み領域２６及びｎ型ウェル領域２１にお
ける不純物のドーズ量をそれ程、精密に制御しなくと
も、所望する電荷の蓄積動作と排出動作とを達成するこ
とができる。
【００９６】（第４の実施の形態）図２２は、この発明
の第４の実施の形態による固体撮像装置の全体の回路図
である。なお、図２２において、図１に示す第１の実施
の形態による固体撮像装置と対応する箇所には同じ符号
を付して、図１と異なる点のみを説明する。
の第４の実施の形態による固体撮像装置の全体の回路図
である。なお、図２２において、図１に示す第１の実施
の形態による固体撮像装置と対応する箇所には同じ符号
を付して、図１と異なる点のみを説明する。
【００９７】図１の場合、各画素１のドレインは対応す
る選択線２〜４に接続されていたが、この実施の形態で
は全ての画素１のドレインが接地電位に接続されてい
る。
る選択線２〜４に接続されていたが、この実施の形態で
は全ての画素１のドレインが接地電位に接続されてい
る。
【００９８】また、信号線６〜８に接続される信号線選
択のためのスイッチとして、この実施の形態ではＰチャ
ネルＭＯＳトランジスタ９Ｐ〜１１Ｐが使用されてい
る。さらに、電流源１３はＭＯＳトランジスタ９Ｐ〜１
１Ｐの共通接続点と正極性の電位、例えば電源電位Ｖcc
との間に接続されており、電流源１３は各画素１に対し
て正孔を供給して電流を流す。
択のためのスイッチとして、この実施の形態ではＰチャ
ネルＭＯＳトランジスタ９Ｐ〜１１Ｐが使用されてい
る。さらに、電流源１３はＭＯＳトランジスタ９Ｐ〜１
１Ｐの共通接続点と正極性の電位、例えば電源電位Ｖcc
との間に接続されており、電流源１３は各画素１に対し
て正孔を供給して電流を流す。
【００９９】図２２に示す固体撮像装置は、図１のもの
と同様に半導体基板上に集積化して形成されている。な
お、特に図示しないが、各画素のオフセット補償用の補
償回路や、インピーダンス変換回路１４の出力をＡ／Ｄ
変換する等の各種信号処理を行う信号処理回路が同じ半
導体基板上に集積化されている。
と同様に半導体基板上に集積化して形成されている。な
お、特に図示しないが、各画素のオフセット補償用の補
償回路や、インピーダンス変換回路１４の出力をＡ／Ｄ
変換する等の各種信号処理を行う信号処理回路が同じ半
導体基板上に集積化されている。
【０１００】図２２に示す固体撮像装置において、光が
入射することで各画素においてそれぞれの光量に応じた
信号電荷が蓄積され、蓄積された信号電荷量に応じて各
画素の閾値電圧が変化するようになる。そして、選択線
２〜４のいずれか１つに画素行選択回路５から出力され
るパルス信号が印加されることで画素行が選択され、さ
らにＭＯＳトランジスタ９Ｐ〜１１Ｐのゲートのうち、
いずれか１つに画素列選択回路１２から出力されるパル
ス信号が印加され、そのＭＯＳトランジスタがオン状態
にされることで画素列が選択され、これにより１個の画
素１が選択される。このとき、図２２中に矢印で示すよ
うに、電源Ｖcc、電流源１３、オン状態のＭＯＳトラン
ジスタ（本例ではＭＯＳトランジスタ１０Ｐ）、信号線
（本例では信号線７）及び選択画素を経由して接地電位
に至る電流パスが形成され、選択画素の閾値電圧に応じ
た信号がインピーダンス変換回路１４から出力される。
入射することで各画素においてそれぞれの光量に応じた
信号電荷が蓄積され、蓄積された信号電荷量に応じて各
画素の閾値電圧が変化するようになる。そして、選択線
２〜４のいずれか１つに画素行選択回路５から出力され
るパルス信号が印加されることで画素行が選択され、さ
らにＭＯＳトランジスタ９Ｐ〜１１Ｐのゲートのうち、
いずれか１つに画素列選択回路１２から出力されるパル
ス信号が印加され、そのＭＯＳトランジスタがオン状態
にされることで画素列が選択され、これにより１個の画
素１が選択される。このとき、図２２中に矢印で示すよ
うに、電源Ｖcc、電流源１３、オン状態のＭＯＳトラン
ジスタ（本例ではＭＯＳトランジスタ１０Ｐ）、信号線
（本例では信号線７）及び選択画素を経由して接地電位
に至る電流パスが形成され、選択画素の閾値電圧に応じ
た信号がインピーダンス変換回路１４から出力される。
【０１０１】図２３は、図２２中の１つの画素１の素子
構造を示すパターン平面図であり、図２４は図２３中の
Ａ−Ａ´線に沿った断面図、図２５は図２３中のＢ−Ｂ
´線に沿った断面図である。
構造を示すパターン平面図であり、図２４は図２３中の
Ａ−Ａ´線に沿った断面図、図２５は図２３中のＢ−Ｂ
´線に沿った断面図である。
【０１０２】ｐ型の半導体基板２０の表面には各画素毎
に分離された平面形状が矩形状のｎ型のウェル領域２１
が形成されている。上記ｐ型基板２０には接地電位が印
加されている。さらに、ｎ型ウェル領域２１の表面には
それぞれｐ＋型の拡散領域からなるドレイン領域４１と
ソース領域４２とが互いに離間して形成されている。ド
レイン領域４１は隣接する画素のｎ型ウェル領域２１に
またがって配置形成され、ソース領域４２は図２３中の
一点鎖線で区画された画素領域のほぼ中央に配置されて
いる。また、ドレイン領域４１とソース領域４２との間
のｎ型ウェル領域２１の表面には、ｎ＋型の拡散領域４
３が形成されている。さらに、このｎ＋型の拡散領域４
３下部のｎ型ウェル領域２１内には、ｎ＋型の拡散領域
４３と上下方向で接するようにｐ型の拡散領域４４が形
成されている。
に分離された平面形状が矩形状のｎ型のウェル領域２１
が形成されている。上記ｐ型基板２０には接地電位が印
加されている。さらに、ｎ型ウェル領域２１の表面には
それぞれｐ＋型の拡散領域からなるドレイン領域４１と
ソース領域４２とが互いに離間して形成されている。ド
レイン領域４１は隣接する画素のｎ型ウェル領域２１に
またがって配置形成され、ソース領域４２は図２３中の
一点鎖線で区画された画素領域のほぼ中央に配置されて
いる。また、ドレイン領域４１とソース領域４２との間
のｎ型ウェル領域２１の表面には、ｎ＋型の拡散領域４
３が形成されている。さらに、このｎ＋型の拡散領域４
３下部のｎ型ウェル領域２１内には、ｎ＋型の拡散領域
４３と上下方向で接するようにｐ型の拡散領域４４が形
成されている。
【０１０３】上記ｎ＋型拡散領域４３及びｐ型拡散領域
４４は上記ソース領域４２を囲むように配置されてお
り、さらに上記ドレイン領域４１は上記ｎ＋型拡散領域
４３及びｐ型拡散領域４４を囲むように配置されてい
る。さらに、上記ドレイン領域４１は、図２３中の横方
向で隣接する一行分の画素で共通となるように延長され
ている。
４４は上記ソース領域４２を囲むように配置されてお
り、さらに上記ドレイン領域４１は上記ｎ＋型拡散領域
４３及びｐ型拡散領域４４を囲むように配置されてい
る。さらに、上記ドレイン領域４１は、図２３中の横方
向で隣接する一行分の画素で共通となるように延長され
ている。
【０１０４】上記ｎ型ウェル領域２１上には第１の層間
絶縁膜４５が形成されており、さらにこの第１の層間絶
縁膜４５上には、図２２中に示す信号線６〜８に相当す
る配線層４６が形成されている。そして、上記第１の層
間絶縁膜４５に対し、上記ソース領域４２の表面に通じ
る開口部が形成され、この開口部内にはソース領域４２
と配線層４６とを接続するコンタクト４７が形成されて
いる。さらに、上記配線層４６上には第２の層間絶縁膜
４８が形成されており、この第２の層間絶縁膜４８上に
は配線層４９が形成されている。そして、上記第２の層
間絶縁膜４８及び第１の層間絶縁膜４５に対し、上記ｎ
＋型拡散領域４３の表面に通じる開口部が形成され、こ
の開口部内にはｎ＋型拡散領域４３と配線層４９とを接
続するコンタクト５０が形成されている。また、上記配
線層４９上には第３の層間絶縁膜５１が形成されてい
る。
絶縁膜４５が形成されており、さらにこの第１の層間絶
縁膜４５上には、図２２中に示す信号線６〜８に相当す
る配線層４６が形成されている。そして、上記第１の層
間絶縁膜４５に対し、上記ソース領域４２の表面に通じ
る開口部が形成され、この開口部内にはソース領域４２
と配線層４６とを接続するコンタクト４７が形成されて
いる。さらに、上記配線層４６上には第２の層間絶縁膜
４８が形成されており、この第２の層間絶縁膜４８上に
は配線層４９が形成されている。そして、上記第２の層
間絶縁膜４８及び第１の層間絶縁膜４５に対し、上記ｎ
＋型拡散領域４３の表面に通じる開口部が形成され、こ
の開口部内にはｎ＋型拡散領域４３と配線層４９とを接
続するコンタクト５０が形成されている。また、上記配
線層４９上には第３の層間絶縁膜５１が形成されてい
る。
【０１０５】図２３に示すように、上記配線層４６は各
画素の一つの辺に沿うように図中の垂直方向に延長して
形成されており、一部が画素の中央に位置するソース領
域４２の位置まで延長され、コンタクト４７を介してソ
ース領域４２と接続されている。また、上記配線層４９
は各画素の上記とは異なる一つの辺に沿うように図中の
水平方向に延長して形成されており、一部が画素の中央
部に位置するｎ＋型拡散領域４３の位置まで延長され、
複数箇所（本例では例えば４箇所）のコンタクト５０を
介してｎ＋型拡散領域４３と接続されている。
画素の一つの辺に沿うように図中の垂直方向に延長して
形成されており、一部が画素の中央に位置するソース領
域４２の位置まで延長され、コンタクト４７を介してソ
ース領域４２と接続されている。また、上記配線層４９
は各画素の上記とは異なる一つの辺に沿うように図中の
水平方向に延長して形成されており、一部が画素の中央
部に位置するｎ＋型拡散領域４３の位置まで延長され、
複数箇所（本例では例えば４箇所）のコンタクト５０を
介してｎ＋型拡散領域４３と接続されている。
【０１０６】なお、上記第３の層間絶縁膜５１上には、
入射された光を集光するためのマイクロレンズが各画素
毎に形成されているが、説明を簡略するために図示は省
略した。
入射された光を集光するためのマイクロレンズが各画素
毎に形成されているが、説明を簡略するために図示は省
略した。
【０１０７】このような断面構造を有する画素におい
て、オンチップのマイクロレンズにより集光された入射
光が照射されることで、ｐ型拡散領域４４とその下のｎ
型ウェル領域２１とからなるフォトダイオードと、ｎ型
ウェル領域２１とｐ型基板２０とからなるフォトダイオ
ードと、ドレイン領域４１とその下のｎ型ウェル領域２
１からなるフォトダイオードとで光電変換が行われて電
子−正孔対が発生する。発生した電子−正孔対のうちの
正孔はドレイン領域４１を介して外部に流出するが、電
子はｐ型拡散領域４４の下方のｎ型ウェル領域２１に蓄
積され、積分される。この電子の蓄積量は入射光の強度
と積分時間との積に応じたものとなる。また電子の蓄積
量に応じて各画素の閾値電圧が変調される。
て、オンチップのマイクロレンズにより集光された入射
光が照射されることで、ｐ型拡散領域４４とその下のｎ
型ウェル領域２１とからなるフォトダイオードと、ｎ型
ウェル領域２１とｐ型基板２０とからなるフォトダイオ
ードと、ドレイン領域４１とその下のｎ型ウェル領域２
１からなるフォトダイオードとで光電変換が行われて電
子−正孔対が発生する。発生した電子−正孔対のうちの
正孔はドレイン領域４１を介して外部に流出するが、電
子はｐ型拡散領域４４の下方のｎ型ウェル領域２１に蓄
積され、積分される。この電子の蓄積量は入射光の強度
と積分時間との積に応じたものとなる。また電子の蓄積
量に応じて各画素の閾値電圧が変調される。
【０１０８】そして、電荷（電子）の積分後に、画素行
選択回路５及び画素列選択回路１２により各画素が順次
走査され、各画素の閾値電圧の変化が信号として読み出
される。画素からの信号読出し後は、各画素に蓄積され
ている電子がｎ＋型拡散領域４３へ排出され、リセット
動作が行われる。
選択回路５及び画素列選択回路１２により各画素が順次
走査され、各画素の閾値電圧の変化が信号として読み出
される。画素からの信号読出し後は、各画素に蓄積され
ている電子がｎ＋型拡散領域４３へ排出され、リセット
動作が行われる。
【０１０９】図２６は、図２２に示す固体撮像装置にお
ける主要な信号の波形図である。図２６において、信号
Ｓ２、Ｓ３、Ｓ４は画素行選択回路５から出力され、選
択線２〜４を介して各画素のゲートに印加されるパルス
信号の波形を示し、信号Ｓ９Ｐ、Ｓ１０Ｐ、Ｓ１１Ｐは
画素列選択回路１２から出力され、ＭＯＳトランジスタ
９Ｐ、１０Ｐ、１１Ｐのゲートに印加されるパルス信号
の波形を示し、信号ＯＵＴはインピーダンス変換回路１
４から出力される信号の波形を示している。
ける主要な信号の波形図である。図２６において、信号
Ｓ２、Ｓ３、Ｓ４は画素行選択回路５から出力され、選
択線２〜４を介して各画素のゲートに印加されるパルス
信号の波形を示し、信号Ｓ９Ｐ、Ｓ１０Ｐ、Ｓ１１Ｐは
画素列選択回路１２から出力され、ＭＯＳトランジスタ
９Ｐ、１０Ｐ、１１Ｐのゲートに印加されるパルス信号
の波形を示し、信号ＯＵＴはインピーダンス変換回路１
４から出力される信号の波形を示している。
【０１１０】図２６に示すように、選択線２〜４にはＶ
Ｌ、ＶＭ、ＶＨの３値の電圧を有するパルス信号が印加
される。上記３値の電圧のうちＶＬが最も低く、ＶＭは
ＶＬよりも高く、ＶＨはＶＭよりも高い。
Ｌ、ＶＭ、ＶＨの３値の電圧を有するパルス信号が印加
される。上記３値の電圧のうちＶＬが最も低く、ＶＭは
ＶＬよりも高く、ＶＨはＶＭよりも高い。
【０１１１】次に、図２６を参照して図２２の固体撮像
装置の動作を説明する。
装置の動作を説明する。
【０１１２】全ての画素から信号を読み出す期間を１フ
レーム周期と称し、１フレーム周期は選択線２〜４の信
号がＶＨからＶＭに下がった後に次にＶＨからＶＭに下
がるまでの期間である。１フレーム周期において、選択
線２〜４の信号がＶＭの期間は電子の蓄積期間であり、
ＶＬの期間は各画素の閾値電圧の変化が信号として読み
出される読出し期間であり、さらにＶＨの期間は各画素
で積分された電子を排出するリセット期間である。
レーム周期と称し、１フレーム周期は選択線２〜４の信
号がＶＨからＶＭに下がった後に次にＶＨからＶＭに下
がるまでの期間である。１フレーム周期において、選択
線２〜４の信号がＶＭの期間は電子の蓄積期間であり、
ＶＬの期間は各画素の閾値電圧の変化が信号として読み
出される読出し期間であり、さらにＶＨの期間は各画素
で積分された電子を排出するリセット期間である。
【０１１３】例えば、選択線２の信号Ｓ２がＶＬの期間
では、この選択線２に接続されている同一行内の３個の
画素１が選択される。この期間に信号Ｓ９Ｐが低レベル
にされることでＭＯＳトランジスタ９Ｐがオン状態にな
って画素列が選択され、信号線６を経由し、選択行及び
選択列の画素１を介して電流源１３から電流が流れ、選
択画素の閾値電圧に応じた信号がインピーダンス変換回
路１４から信号ＯＵＴとして出力される。さらに信号Ｓ
１０Ｐ、Ｓ１１Ｐが順次低レベルにされることでＭＯＳ
トランジスタ１０Ｐ、１１Ｐが順次オン状態になって異
なる画素列が順次選択され、信号線７、８を経由して選
択列の対応する画素１を介して電流源１３から電流が流
れ、選択画素の閾値電圧に応じた信号がインピーダンス
変換回路１４から信号ＯＵＴとして出力される。このよ
うな動作が画素行を変えて順次行われることで、全ての
画素から信号が読み出される。
では、この選択線２に接続されている同一行内の３個の
画素１が選択される。この期間に信号Ｓ９Ｐが低レベル
にされることでＭＯＳトランジスタ９Ｐがオン状態にな
って画素列が選択され、信号線６を経由し、選択行及び
選択列の画素１を介して電流源１３から電流が流れ、選
択画素の閾値電圧に応じた信号がインピーダンス変換回
路１４から信号ＯＵＴとして出力される。さらに信号Ｓ
１０Ｐ、Ｓ１１Ｐが順次低レベルにされることでＭＯＳ
トランジスタ１０Ｐ、１１Ｐが順次オン状態になって異
なる画素列が順次選択され、信号線７、８を経由して選
択列の対応する画素１を介して電流源１３から電流が流
れ、選択画素の閾値電圧に応じた信号がインピーダンス
変換回路１４から信号ＯＵＴとして出力される。このよ
うな動作が画素行を変えて順次行われることで、全ての
画素から信号が読み出される。
【０１１４】また、各画素行における各３個の画素１か
らの信号読出し後は、選択線２〜４の信号がＶＨとな
り、これら各３個の画素１から電子が排出されてリセッ
ト動作が行われ、次の電子の蓄積に備えられる。
らの信号読出し後は、選択線２〜４の信号がＶＨとな
り、これら各３個の画素１から電子が排出されてリセッ
ト動作が行われ、次の電子の蓄積に備えられる。
【０１１５】図２７は、図２６の波形図中のｔ１〜ｔ４
の各タイミング時における図２４中のＣ−Ｃ´線及びＤ
−Ｄ´線に沿った断面におけるポテンシャル状態を示し
ている。次に、各画素における電子の蓄積動作、信号読
出し動作及びリセット動作を、図２７のポテンシャル図
を参照して詳細に説明する。
の各タイミング時における図２４中のＣ−Ｃ´線及びＤ
−Ｄ´線に沿った断面におけるポテンシャル状態を示し
ている。次に、各画素における電子の蓄積動作、信号読
出し動作及びリセット動作を、図２７のポテンシャル図
を参照して詳細に説明する。
【０１１６】例えば選択線４に印加されるパルス信号Ｓ
４がＶＨからＶＭに変化した直後の、蓄積期間の開始直
後のｔ１のタイミングの時は、前記したように入射光に
応じて発生した電子−正孔対のうちの電子がｐ型拡散領
域４４の下方のｎ型ウェル領域２１のポテンシャルの極
小点を中心にして蓄積され、積分されていく。これによ
ってｎ型ウェル領域２１のポテンシャルの極小点とｐ型
拡散領域４４のポテンシャルの極大点も変調される。蓄
積期間の終了直前のｔ２のタイミングの時には、ｎ型ウ
ェル領域２１のポテンシャルの極小点はｔ１のタイミン
グの時よりも高くなっている。
４がＶＨからＶＭに変化した直後の、蓄積期間の開始直
後のｔ１のタイミングの時は、前記したように入射光に
応じて発生した電子−正孔対のうちの電子がｐ型拡散領
域４４の下方のｎ型ウェル領域２１のポテンシャルの極
小点を中心にして蓄積され、積分されていく。これによ
ってｎ型ウェル領域２１のポテンシャルの極小点とｐ型
拡散領域４４のポテンシャルの極大点も変調される。蓄
積期間の終了直前のｔ２のタイミングの時には、ｎ型ウ
ェル領域２１のポテンシャルの極小点はｔ１のタイミン
グの時よりも高くなっている。
【０１１７】次に、読出し期間が開始され、選択線４に
印加されるパルス信号Ｓ４がＶＬに変化すると、これに
伴って全体のポテンシャルが（ＶＭ−ＶＬ）に比例して
高くなる。ただしｐ型基板２０は接地電位に固定されて
いるので、基板２０のポテンシャルは一定であり変化し
ない。この後、信号Ｓ９Ｐが低レベルとなり、図２２中
のＭＯＳトランジスタ９Ｐがオン状態になると、同一列
の３個の画素のうち、ｐ型拡散領域４４のポテンシャル
の極大点が最も高い画素を経由して、定電流源１３から
正孔電流が流れる。このとき、選択線４を除く他の選択
線２、３にはＶＭが印加されているのに対し、選択線４
にはＶＬが印加されており、選択線４に接続されている
画素のｎ＋型拡散領域４３のポテンシャルが最も高くな
っているため、上記正孔電流は、選択線４に接続されて
いる画素を介して流れることになる。この時に流れる正
孔電流を図２４中に矢印ａで示している。すなわち、こ
れにより、電源電位Ｖcc、電流源１３、ＭＯＳトランジ
スタ９Ｐ、信号線６及び選択画素１からなるソースフォ
ロワが形成され、インピーダンス変換回路１４からは選
択画素１のｐ型拡散領域４４のポテンシャルの極大点に
応じた電位が信号ＯＵＴとして出力される。この場合、
ｐ型拡散領域４４のポテンシャルの極大点自体が、入射
光によって発生した電子の積分値によって変調されてい
るので、画素行選択回路５及び画素列選択回路１２によ
り全ての画素を走査し、インピーダンス変換回路１４か
ら信号を順次読み出すことにより、映像信号を得ること
ができる。
印加されるパルス信号Ｓ４がＶＬに変化すると、これに
伴って全体のポテンシャルが（ＶＭ−ＶＬ）に比例して
高くなる。ただしｐ型基板２０は接地電位に固定されて
いるので、基板２０のポテンシャルは一定であり変化し
ない。この後、信号Ｓ９Ｐが低レベルとなり、図２２中
のＭＯＳトランジスタ９Ｐがオン状態になると、同一列
の３個の画素のうち、ｐ型拡散領域４４のポテンシャル
の極大点が最も高い画素を経由して、定電流源１３から
正孔電流が流れる。このとき、選択線４を除く他の選択
線２、３にはＶＭが印加されているのに対し、選択線４
にはＶＬが印加されており、選択線４に接続されている
画素のｎ＋型拡散領域４３のポテンシャルが最も高くな
っているため、上記正孔電流は、選択線４に接続されて
いる画素を介して流れることになる。この時に流れる正
孔電流を図２４中に矢印ａで示している。すなわち、こ
れにより、電源電位Ｖcc、電流源１３、ＭＯＳトランジ
スタ９Ｐ、信号線６及び選択画素１からなるソースフォ
ロワが形成され、インピーダンス変換回路１４からは選
択画素１のｐ型拡散領域４４のポテンシャルの極大点に
応じた電位が信号ＯＵＴとして出力される。この場合、
ｐ型拡散領域４４のポテンシャルの極大点自体が、入射
光によって発生した電子の積分値によって変調されてい
るので、画素行選択回路５及び画素列選択回路１２によ
り全ての画素を走査し、インピーダンス変換回路１４か
ら信号を順次読み出すことにより、映像信号を得ること
ができる。
【０１１８】次に、読出し期間が終了し、選択線４に印
加されるパルス信号Ｓ４がＶＨに変化した後のｔ４のタ
イミングでは、ｎ＋型拡散領域４３のポテンシャルが低
くなり、これによりｎ型ウェル領域２１のポテンシャル
の極小点に蓄積されていた電子がｎ＋型拡散領域４３を
経由して排出される。
加されるパルス信号Ｓ４がＶＨに変化した後のｔ４のタ
イミングでは、ｎ＋型拡散領域４３のポテンシャルが低
くなり、これによりｎ型ウェル領域２１のポテンシャル
の極小点に蓄積されていた電子がｎ＋型拡散領域４３を
経由して排出される。
【０１１９】この第４の実施の形態の場合にも、各画素
が１個の接合型ＦＥＴによって構成されており、電荷結
合素子型のものと比べて構造が簡単であり、微細化に適
している。しかも、電荷（電子）を蓄積するｎ型ウェル
領域２１が周辺の半導体領域と接合を形成しており、所
定の電圧が印加されるので、ｎ型ウェル領域２１は電位
的にフローティング状態とはならない。この結果、電荷
（電子）の排出後に、ｎ型ウェル領域２１にはバックグ
ラウンド電荷が存在しなくなり、従来のようなバックグ
ラウンド電荷量の変動によるノイズの発生を抑制するこ
とができる。
が１個の接合型ＦＥＴによって構成されており、電荷結
合素子型のものと比べて構造が簡単であり、微細化に適
している。しかも、電荷（電子）を蓄積するｎ型ウェル
領域２１が周辺の半導体領域と接合を形成しており、所
定の電圧が印加されるので、ｎ型ウェル領域２１は電位
的にフローティング状態とはならない。この結果、電荷
（電子）の排出後に、ｎ型ウェル領域２１にはバックグ
ラウンド電荷が存在しなくなり、従来のようなバックグ
ラウンド電荷量の変動によるノイズの発生を抑制するこ
とができる。
【０１２０】また、バックグラウンド電荷の影響を考慮
する必要がないことから、ｎ型ウェル領域２１の不純物
の濃度をある程度まで高くすることができる。このた
め、対接地容量値を十分に確保することができ、十分な
量の信号電荷（電子）を蓄積することができるので、飽
和電荷量をある程度高くすることができる。
する必要がないことから、ｎ型ウェル領域２１の不純物
の濃度をある程度まで高くすることができる。このた
め、対接地容量値を十分に確保することができ、十分な
量の信号電荷（電子）を蓄積することができるので、飽
和電荷量をある程度高くすることができる。
【０１２１】さらに、ポリシリコンゲート電極を用いな
い接合型ゲートＦＥＴを使用するため、青色感度の低下
を防止することができるという効果や、光電変換を行う
ｐ型拡散領域４４とその下のｎ型ウェル領域２１とから
なるフォトダイオードと、ｎ型ウェル領域２１とｐ型基
板２０とからなるフォトダイオードと、ドレイン領域４
１とその下のｎ型ウェル領域２１からなるフォトダイオ
ードと、電荷を蓄積するｎ型ウェル領域２１とが隣接
し、かつ集積して形成されているので、両者を分散形成
する場合と比べて画素のサイズを微細化できるという効
果が得られる。
い接合型ゲートＦＥＴを使用するため、青色感度の低下
を防止することができるという効果や、光電変換を行う
ｐ型拡散領域４４とその下のｎ型ウェル領域２１とから
なるフォトダイオードと、ｎ型ウェル領域２１とｐ型基
板２０とからなるフォトダイオードと、ドレイン領域４
１とその下のｎ型ウェル領域２１からなるフォトダイオ
ードと、電荷を蓄積するｎ型ウェル領域２１とが隣接
し、かつ集積して形成されているので、両者を分散形成
する場合と比べて画素のサイズを微細化できるという効
果が得られる。
【０１２２】（第５の実施の形態）図２８は、図２３と
は異なる構成を有する画素１の素子構造を示すパターン
平面図であり、図２９は図２８中のＢ−Ｂ´線に沿った
断面図、図３０は図２８中のＣ−Ｃ´線に沿った断面図
である。なお、図２８中のＡ−Ａ´線に沿った断面図
は、第４の実施の形態の図２４の断面図と同じなので図
示は省略する。また、図２８乃至図３０において図２３
乃至図２５と対応する箇所には同じ符号を付して、図２
３乃至図２５と異なる点のみを説明する。
は異なる構成を有する画素１の素子構造を示すパターン
平面図であり、図２９は図２８中のＢ−Ｂ´線に沿った
断面図、図３０は図２８中のＣ−Ｃ´線に沿った断面図
である。なお、図２８中のＡ−Ａ´線に沿った断面図
は、第４の実施の形態の図２４の断面図と同じなので図
示は省略する。また、図２８乃至図３０において図２３
乃至図２５と対応する箇所には同じ符号を付して、図２
３乃至図２５と異なる点のみを説明する。
【０１２３】図２３に示す画素では、ｎ型ウェル領域２
１を各画素毎に分離形成していたが、この第４の実施の
形態の場合には、図２８中の水平方向で隣接する画素
を、ｎ型ウェル領域２１の表面に形成されたｐ＋型のド
レイン領域４１によって分離している。さらに、この第
４の実施の形態では、ｎ型ウェル領域２１の表面にポテ
ンシャル調整用のｎ−型の拡散領域５２、５３、ポテン
シャル調整用のｎ＋型の拡散領域５４及びｐ型拡散領域
４４の下のｎ型ウェル領域２１に蓄積された電子を排出
するためのｎ＋型の拡散領域５５が形成されている。
１を各画素毎に分離形成していたが、この第４の実施の
形態の場合には、図２８中の水平方向で隣接する画素
を、ｎ型ウェル領域２１の表面に形成されたｐ＋型のド
レイン領域４１によって分離している。さらに、この第
４の実施の形態では、ｎ型ウェル領域２１の表面にポテ
ンシャル調整用のｎ−型の拡散領域５２、５３、ポテン
シャル調整用のｎ＋型の拡散領域５４及びｐ型拡散領域
４４の下のｎ型ウェル領域２１に蓄積された電子を排出
するためのｎ＋型の拡散領域５５が形成されている。
【０１２４】上記ｎ＋型拡散領域５５は、図２８中の垂
直方向で隣接する画素の相互間に設けられ、かつ図２８
中の水平方向に延長して形成されている。また、上記ｎ
−型拡散領域５２、５３及びｎ＋型拡散領域５４は、ｎ
＋型拡散領域４３及びｐ型拡散領域４４と上記ｎ＋型拡
散領域５５との間に位置するように形成され、かつｎ＋
型拡散領域５４を中心にして両側にｎ−型拡散領域５
２、５３のそれぞれが位置するように形成されている。
直方向で隣接する画素の相互間に設けられ、かつ図２８
中の水平方向に延長して形成されている。また、上記ｎ
−型拡散領域５２、５３及びｎ＋型拡散領域５４は、ｎ
＋型拡散領域４３及びｐ型拡散領域４４と上記ｎ＋型拡
散領域５５との間に位置するように形成され、かつｎ＋
型拡散領域５４を中心にして両側にｎ−型拡散領域５
２、５３のそれぞれが位置するように形成されている。
【０１２５】図３１は、図２８に示すような画素を有す
る固体撮像装置における主要な信号の波形図である。図
３１に示すように、選択線２〜４にはＶＬ、ＶＭ、ＶＨ
の３値の電圧を有するパルス信号が印加される。上記３
値の電圧のうちＶＬが最も低く、ＶＭはＶＬよりも高
く、ＶＨはＶＭよりも高い。
る固体撮像装置における主要な信号の波形図である。図
３１に示すように、選択線２〜４にはＶＬ、ＶＭ、ＶＨ
の３値の電圧を有するパルス信号が印加される。上記３
値の電圧のうちＶＬが最も低く、ＶＭはＶＬよりも高
く、ＶＨはＶＭよりも高い。
【０１２６】次に、図３１を参照して図２８に示すよう
な画素を有する固体撮像装置の動作を説明する。
な画素を有する固体撮像装置の動作を説明する。
【０１２７】全ての画素から信号を読み出す期間を１フ
レーム周期と称し、１フレーム周期は選択線２〜４の信
号がＶＬからＶＨに立ち上がった後に次にＶＬからＶＨ
に立ち上がるまでの期間である。１フレーム周期におい
て、選択線２〜４の信号がＶＨの期間は電子の蓄積期間
であり、ＶＭの期間は各画素の閾値電圧の変化が信号と
して読み出される読出し期間であり、さらにＶＬの期間
は各画素で積分された電子を排出するリセット期間であ
る。
レーム周期と称し、１フレーム周期は選択線２〜４の信
号がＶＬからＶＨに立ち上がった後に次にＶＬからＶＨ
に立ち上がるまでの期間である。１フレーム周期におい
て、選択線２〜４の信号がＶＨの期間は電子の蓄積期間
であり、ＶＭの期間は各画素の閾値電圧の変化が信号と
して読み出される読出し期間であり、さらにＶＬの期間
は各画素で積分された電子を排出するリセット期間であ
る。
【０１２８】例えば、選択線２の信号Ｓ２がＶＭの期間
では、この選択線２に接続されている同一行内の３個の
画素１が選択される。この期間に信号Ｓ９Ｐが低レベル
にされることでＭＯＳトランジスタ９Ｐがオン状態にな
って画素列が選択され、１個の画素が選択される。この
とき、電源電位Ｖcc、電流源１３、ＭＯＳトランジスタ
９Ｐ、信号線６及び選択画素を介して接地電位に電流が
流れ、選択画素の閾値電圧に応じた信号がインピーダン
ス変換回路１４から信号ＯＵＴとして出力される。さら
に信号Ｓ１０Ｐ、Ｓ１１Ｐが順次低レベルにされること
でＭＯＳトランジスタ１０Ｐ、１１Ｐが順次オン状態に
なって異なる画素列が順次選択され、信号線７、８を経
由して選択列の対応する画素１を介して電流源１３から
電流が流れ、選択画素の閾値電圧に応じた信号がインピ
ーダンス変換回路１４から信号ＯＵＴとして出力され
る。このような動作が画素行を変えて順次行われること
で、全ての画素から信号が読み出される。
では、この選択線２に接続されている同一行内の３個の
画素１が選択される。この期間に信号Ｓ９Ｐが低レベル
にされることでＭＯＳトランジスタ９Ｐがオン状態にな
って画素列が選択され、１個の画素が選択される。この
とき、電源電位Ｖcc、電流源１３、ＭＯＳトランジスタ
９Ｐ、信号線６及び選択画素を介して接地電位に電流が
流れ、選択画素の閾値電圧に応じた信号がインピーダン
ス変換回路１４から信号ＯＵＴとして出力される。さら
に信号Ｓ１０Ｐ、Ｓ１１Ｐが順次低レベルにされること
でＭＯＳトランジスタ１０Ｐ、１１Ｐが順次オン状態に
なって異なる画素列が順次選択され、信号線７、８を経
由して選択列の対応する画素１を介して電流源１３から
電流が流れ、選択画素の閾値電圧に応じた信号がインピ
ーダンス変換回路１４から信号ＯＵＴとして出力され
る。このような動作が画素行を変えて順次行われること
で、全ての画素から信号が読み出される。
【０１２９】また、各画素行における各３個の画素１か
らの信号読出し後は、選択線２〜４の信号がＶＬとな
り、これら各３個の画素から電子がｎ＋型拡散領域５５
に排出されてリセット動作が行われ、次の電子の蓄積に
備えられる。
らの信号読出し後は、選択線２〜４の信号がＶＬとな
り、これら各３個の画素から電子がｎ＋型拡散領域５５
に排出されてリセット動作が行われ、次の電子の蓄積に
備えられる。
【０１３０】図３２は、図３１の波形図中のｔ１〜ｔ４
の各タイミング時における図２９の断面図中のＤ−Ｄ´
線、Ｅ−Ｅ´線及びＦ−Ｆ´線に沿った断面におけるポ
テンシャル状態を示している。
の各タイミング時における図２９の断面図中のＤ−Ｄ´
線、Ｅ−Ｅ´線及びＦ−Ｆ´線に沿った断面におけるポ
テンシャル状態を示している。
【０１３１】次に、各画素における電子の蓄積動作、信
号読出し動作及びリセット動作を、図３２のポテンシャ
ル図を参照して詳細に説明する。
号読出し動作及びリセット動作を、図３２のポテンシャ
ル図を参照して詳細に説明する。
【０１３２】例えば選択線４に印加されるパルス信号Ｓ
４がＶＬからＶＨに変化した直後である蓄積期間の開始
直後のｔ１のタイミングの時は、前記したように入射光
に応じて発生した電子−正孔対のうちの電子がｐ型拡散
領域４４の下のｎ型ウェル領域２１のポテンシャルの極
小点を中心にして蓄積され、積分されていく。これによ
ってｎ型ウェル領域２１のポテンシャルの極小点とｐ型
拡散領域４４のポテンシャルの極大点も変調される。蓄
積期間の終了直前のｔ２のタイミングの時には、ｎ型ウ
ェル領域２１のポテンシャル極小点はｔ１のタイミング
の時よりも高くなっている。
４がＶＬからＶＨに変化した直後である蓄積期間の開始
直後のｔ１のタイミングの時は、前記したように入射光
に応じて発生した電子−正孔対のうちの電子がｐ型拡散
領域４４の下のｎ型ウェル領域２１のポテンシャルの極
小点を中心にして蓄積され、積分されていく。これによ
ってｎ型ウェル領域２１のポテンシャルの極小点とｐ型
拡散領域４４のポテンシャルの極大点も変調される。蓄
積期間の終了直前のｔ２のタイミングの時には、ｎ型ウ
ェル領域２１のポテンシャル極小点はｔ１のタイミング
の時よりも高くなっている。
【０１３３】次に、読出し期間が開始され、選択線４に
印加されるパルス信号Ｓ４がＶＭに変化すると、これに
伴って全体のポテンシャルが（ＶＨ−ＶＭ）に比例して
高くなる。なる。この後、信号Ｓ９Ｐが低レベルとな
り、図２２中のＭＯＳトランジスタ９Ｐがオン状態にな
ると、同一列の３個の画素１のうち、ｎ＋型拡散領域４
３のポテンシャルの極小点が最も低い画素を経由して、
定電流源１３から正孔電流が流れる。このとき、選択線
４を除く他の選択線２、３にはＶＨが印加されているの
に対し、選択線４にはＶＭが印加されており、選択線４
に接続されている画素のｎ＋型拡散領域４３のポテンシ
ャルが最も高くなっているため、上記正孔電流は、選択
線４に接続されている画素を介して流れることになる。
この時に流れる正孔電流は図２９中に矢印ａで示してい
る。すなわち、これにより、電源電位Ｖcc、電流源１
３、ＭＯＳトランジスタ９Ｐ、信号線６及び選択画素か
らなるソースフォロワが形成され、インピーダンス変換
回路１４からは選択画素のｐ型拡散領域４４のポテンシ
ャルの極大点に応じた電位が信号ＯＵＴとして出力され
る。この場合、ｐ型拡散領域４４のポテンシャルの極大
点自体が、入射光によって発生した電子の積分値によっ
て変調されているので、画素行選択回路５及び画素列選
択回路１２により全ての画素を走査し、インピーダンス
変換回路１４から信号を順次読み出すことにより、映像
信号を得ることができる。
印加されるパルス信号Ｓ４がＶＭに変化すると、これに
伴って全体のポテンシャルが（ＶＨ−ＶＭ）に比例して
高くなる。なる。この後、信号Ｓ９Ｐが低レベルとな
り、図２２中のＭＯＳトランジスタ９Ｐがオン状態にな
ると、同一列の３個の画素１のうち、ｎ＋型拡散領域４
３のポテンシャルの極小点が最も低い画素を経由して、
定電流源１３から正孔電流が流れる。このとき、選択線
４を除く他の選択線２、３にはＶＨが印加されているの
に対し、選択線４にはＶＭが印加されており、選択線４
に接続されている画素のｎ＋型拡散領域４３のポテンシ
ャルが最も高くなっているため、上記正孔電流は、選択
線４に接続されている画素を介して流れることになる。
この時に流れる正孔電流は図２９中に矢印ａで示してい
る。すなわち、これにより、電源電位Ｖcc、電流源１
３、ＭＯＳトランジスタ９Ｐ、信号線６及び選択画素か
らなるソースフォロワが形成され、インピーダンス変換
回路１４からは選択画素のｐ型拡散領域４４のポテンシ
ャルの極大点に応じた電位が信号ＯＵＴとして出力され
る。この場合、ｐ型拡散領域４４のポテンシャルの極大
点自体が、入射光によって発生した電子の積分値によっ
て変調されているので、画素行選択回路５及び画素列選
択回路１２により全ての画素を走査し、インピーダンス
変換回路１４から信号を順次読み出すことにより、映像
信号を得ることができる。
【０１３４】次に、読出し期間が終了し、選択線４に印
加されるパルス信号Ｓ４がＶＬに変化した後のｔ４のタ
イミングでは、ｎ＋型拡散領域４３のポテンシャルが高
くなり、ｐ型拡散領域４４の下のｎ型ウェル領域２１の
ポテンシャルの極小点に蓄積されていた電子がｎ＋型拡
散領域５４を経由してｎ＋型拡散領域５５に排出され
る。
加されるパルス信号Ｓ４がＶＬに変化した後のｔ４のタ
イミングでは、ｎ＋型拡散領域４３のポテンシャルが高
くなり、ｐ型拡散領域４４の下のｎ型ウェル領域２１の
ポテンシャルの極小点に蓄積されていた電子がｎ＋型拡
散領域５４を経由してｎ＋型拡散領域５５に排出され
る。
【０１３５】この第５の実施の形態の場合にも、各画素
が１個の接合型ＦＥＴによって構成されており、電荷結
合素子型のものと比べて構造が簡単であり、微細化に適
している。しかも、電荷（電子）を蓄積するｎ型ウェル
領域２１は周辺の半導体領域と接合を形成しており、所
定の電圧が印加されるので、ｎ型ウェル領域２１は電位
的にフローティング状態とはならない。この結果、電荷
（電子）の排出後に、ｎ型ウェル領域２１にはバックグ
ラウンド電荷が存在しなくなり、従来のようなバックグ
ラウンド電荷量の変動によるノイズの発生を抑制するこ
とができる。
が１個の接合型ＦＥＴによって構成されており、電荷結
合素子型のものと比べて構造が簡単であり、微細化に適
している。しかも、電荷（電子）を蓄積するｎ型ウェル
領域２１は周辺の半導体領域と接合を形成しており、所
定の電圧が印加されるので、ｎ型ウェル領域２１は電位
的にフローティング状態とはならない。この結果、電荷
（電子）の排出後に、ｎ型ウェル領域２１にはバックグ
ラウンド電荷が存在しなくなり、従来のようなバックグ
ラウンド電荷量の変動によるノイズの発生を抑制するこ
とができる。
【０１３６】また、バックグラウンド電荷の影響を考慮
する必要がないことから、ｎ型ウェル領域２１の不純物
の濃度をある程度まで高くすることができる。このた
め、対接地容量値を十分に確保することができ、十分な
量の信号電荷（電子）を蓄積することができ、飽和電荷
量をある程度高くすることができる。
する必要がないことから、ｎ型ウェル領域２１の不純物
の濃度をある程度まで高くすることができる。このた
め、対接地容量値を十分に確保することができ、十分な
量の信号電荷（電子）を蓄積することができ、飽和電荷
量をある程度高くすることができる。
【０１３７】さらに、ポリシリコンゲート電極を用いな
い接合型ゲートＦＥＴを使用するため、青色感度の低下
を防止することができるという効果や、光電変換を行う
ｐ型拡散領域４４とその下のｎ型ウェル領域２１とから
なるフォトダイオードと、ｎ型ウェル領域２１とｐ型基
板２０とからなるフォトダイオードと、ドレイン領域４
１とその下のｎ型ウェル領域２１からなるフォトダイオ
ードと、電荷を蓄積するｐ型埋め込み領域２６の下のｎ
型ウェル領域２１とが隣接し、かつ集積して形成されて
いるので、両者を分散形成する場合と比べて画素のサイ
ズが微細化できるという効果が得られる。
い接合型ゲートＦＥＴを使用するため、青色感度の低下
を防止することができるという効果や、光電変換を行う
ｐ型拡散領域４４とその下のｎ型ウェル領域２１とから
なるフォトダイオードと、ｎ型ウェル領域２１とｐ型基
板２０とからなるフォトダイオードと、ドレイン領域４
１とその下のｎ型ウェル領域２１からなるフォトダイオ
ードと、電荷を蓄積するｐ型埋め込み領域２６の下のｎ
型ウェル領域２１とが隣接し、かつ集積して形成されて
いるので、両者を分散形成する場合と比べて画素のサイ
ズが微細化できるという効果が得られる。
【０１３８】（第６の実施の形態）図３３は、この発明
の第６の実施の形態による固体撮像装置の全体の回路図
である。なお、この場合にも、説明を簡略化するために
３×３の９画素からなる２次元の固体撮像装置の場合を
例示しているが、それ以上の数の画素が設けられていて
もよい。
の第６の実施の形態による固体撮像装置の全体の回路図
である。なお、この場合にも、説明を簡略化するために
３×３の９画素からなる２次元の固体撮像装置の場合を
例示しているが、それ以上の数の画素が設けられていて
もよい。
【０１３９】図３３に示す固体撮像装置は、図２２のも
のと比べて画素の構成及び画素行選択回路の構成が若干
異なり、その他の構成は図２２と同様なので、図２２と
異なる点のみを説明し、図２２と対応する箇所について
は同じ符号を付してその説明は省略する。
のと比べて画素の構成及び画素行選択回路の構成が若干
異なり、その他の構成は図２２と同様なので、図２２と
異なる点のみを説明し、図２２と対応する箇所について
は同じ符号を付してその説明は省略する。
【０１４０】図３３において、複数（本例では９個）の
画素６０が行列状に配置されている。各画素６０は、ソ
ース、ドレイン及びゲートを有する光電変換用の接合型
ＦＥＴ部に対し、光電変換用の接合型ＦＥＴ部のゲート
の蓄積電荷を接地電位に排出するための蓄積電荷排出用
の接合型ＦＥＴ部が付加された構成を有する。
画素６０が行列状に配置されている。各画素６０は、ソ
ース、ドレイン及びゲートを有する光電変換用の接合型
ＦＥＴ部に対し、光電変換用の接合型ＦＥＴ部のゲート
の蓄積電荷を接地電位に排出するための蓄積電荷排出用
の接合型ＦＥＴ部が付加された構成を有する。
【０１４１】同一行の各３個の画素６０の光電変換用の
接合型ＦＥＴ部のゲートは、画素行選択用の複数（本例
では３本）の選択線２〜４のうち対応する１本に共通に
接続されている。同一行の各３個の画素６０内の蓄積電
荷排出用の接合型ＦＥＴ部のソース、ドレインの一方と
ゲートとは、電荷排出用の複数（本例では３本）の選択
線１６〜１８のうち対応する１本に共通に接続され、蓄
積電荷排出用の接合型ＦＥＴ部のソース、ドレインの他
方は対応する光電変換用の接合型ＦＥＴ部のゲートに接
続されている。なお、選択線２〜４及び１６〜１８は画
素行選択回路１９に接続されている。
接合型ＦＥＴ部のゲートは、画素行選択用の複数（本例
では３本）の選択線２〜４のうち対応する１本に共通に
接続されている。同一行の各３個の画素６０内の蓄積電
荷排出用の接合型ＦＥＴ部のソース、ドレインの一方と
ゲートとは、電荷排出用の複数（本例では３本）の選択
線１６〜１８のうち対応する１本に共通に接続され、蓄
積電荷排出用の接合型ＦＥＴ部のソース、ドレインの他
方は対応する光電変換用の接合型ＦＥＴ部のゲートに接
続されている。なお、選択線２〜４及び１６〜１８は画
素行選択回路１９に接続されている。
【０１４２】図３３に示す第６の実施の形態の固体撮像
装置において、光が入射することで各画素６０において
それぞれの光量に応じた信号電荷が蓄積され、蓄積され
た信号電荷量に応じて各画素の閾値電圧が変化するよう
になる。そして、選択線２〜４のいずれか１つに画素行
選択回路１９から出力されるパルス信号が印加されるこ
とで画素行が選択され、さらにＭＯＳトランジスタ９Ｐ
〜１１Ｐのゲートのいずれか１つに画素列選択回路１２
から出力されるパルス信号が印加され、そのＭＯＳトラ
ンジスタがオン状態にされることで画素列が選択され
る。これにより１個の画素６０が選択される。このと
き、図３３中に矢印で示すように、電源Ｖcc、電流源１
３、オン状態のＭＯＳトランジスタ（本例ではＭＯＳト
ランジスタ１０Ｐ）、信号線（本例では信号線７）を経
由し、さらに選択画素を介して接地電位に至る電流パス
が形成され、選択画素の閾値電圧に応じた信号がインピ
ーダンス変換回路１４から出力される。
装置において、光が入射することで各画素６０において
それぞれの光量に応じた信号電荷が蓄積され、蓄積され
た信号電荷量に応じて各画素の閾値電圧が変化するよう
になる。そして、選択線２〜４のいずれか１つに画素行
選択回路１９から出力されるパルス信号が印加されるこ
とで画素行が選択され、さらにＭＯＳトランジスタ９Ｐ
〜１１Ｐのゲートのいずれか１つに画素列選択回路１２
から出力されるパルス信号が印加され、そのＭＯＳトラ
ンジスタがオン状態にされることで画素列が選択され
る。これにより１個の画素６０が選択される。このと
き、図３３中に矢印で示すように、電源Ｖcc、電流源１
３、オン状態のＭＯＳトランジスタ（本例ではＭＯＳト
ランジスタ１０Ｐ）、信号線（本例では信号線７）を経
由し、さらに選択画素を介して接地電位に至る電流パス
が形成され、選択画素の閾値電圧に応じた信号がインピ
ーダンス変換回路１４から出力される。
【０１４３】各画素６０に蓄積された信号電荷は、選択
線１６〜１８のいずれか１つに画素行選択回路１９から
出力されるパルス信号が印加されることで、各画素６０
の電荷排出用の接合型ＦＥＴ部を介して接地電位に排出
される。
線１６〜１８のいずれか１つに画素行選択回路１９から
出力されるパルス信号が印加されることで、各画素６０
の電荷排出用の接合型ＦＥＴ部を介して接地電位に排出
される。
【０１４４】図３４は、図３３中の１つの画素の素子構
造を示すパターン平面図であり、図３５は図３４中のＡ
−Ａ´線に沿った断面図、図３６は図３４中のＢ−Ｂ´
線に沿った断面図、図３７は図３４中のＣ−Ｃ´線に沿
った断面図であり、図３８は図３４中のＤ−Ｄ´線に沿
った断面図である。
造を示すパターン平面図であり、図３５は図３４中のＡ
−Ａ´線に沿った断面図、図３６は図３４中のＢ−Ｂ´
線に沿った断面図、図３７は図３４中のＣ−Ｃ´線に沿
った断面図であり、図３８は図３４中のＤ−Ｄ´線に沿
った断面図である。
【０１４５】図３４乃至図３８において、図２８乃至図
３０と対応する箇所には同じ符号を付してその説明は省
略し、図２８乃至図３０と異なる箇所のみを説明する。
３０と対応する箇所には同じ符号を付してその説明は省
略し、図２８乃至図３０と異なる箇所のみを説明する。
【０１４６】図２８の画素では、ソース領域４２を中央
にしてこれを取り囲むようにｎ＋型拡散領域４３及びｐ
型拡散領域４４が形成されていたが、この第６の実施の
形態では、ソース領域４２は、二点鎖線で区画された画
素領域の周辺部に、矩形状の平面パターンを有するよう
に形成されている。そして、ｎ＋型拡散領域４３及びｐ
型拡散領域４４とドレイン領域４１は、それぞれソース
領域４２と平行になるように、図３４中で水平方向に延
長して形成されている。
にしてこれを取り囲むようにｎ＋型拡散領域４３及びｐ
型拡散領域４４が形成されていたが、この第６の実施の
形態では、ソース領域４２は、二点鎖線で区画された画
素領域の周辺部に、矩形状の平面パターンを有するよう
に形成されている。そして、ｎ＋型拡散領域４３及びｐ
型拡散領域４４とドレイン領域４１は、それぞれソース
領域４２と平行になるように、図３４中で水平方向に延
長して形成されている。
【０１４７】さらに、図３４中の水平方向で隣接する画
素のｐ型拡散領域４４相互間には、ｐ型拡散領域４４の
下のｎ型ウェル領域２１に蓄積された信号電荷（電子）
を排出するためのドレインとなるｎ＋型拡散領域５６が
配置形成されている。このｎ＋型拡散領域５６が形成さ
れていることにより、図３４中で垂直方向に延長して形
成されている配線層４６は、このｎ＋型拡散領域５６の
形成位置でコの字状に折り曲げられている。また、前記
配線層４９と平行するように、前記第２の層間絶縁膜４
８上には配線層５７が形成されており、上記ｎ＋型拡散
領域５６はこの配線層５７に対しコンタクト５８を介し
て接続されている。上記配線層５７は、図３３中の選択
線１６〜１８に対応している。
素のｐ型拡散領域４４相互間には、ｐ型拡散領域４４の
下のｎ型ウェル領域２１に蓄積された信号電荷（電子）
を排出するためのドレインとなるｎ＋型拡散領域５６が
配置形成されている。このｎ＋型拡散領域５６が形成さ
れていることにより、図３４中で垂直方向に延長して形
成されている配線層４６は、このｎ＋型拡散領域５６の
形成位置でコの字状に折り曲げられている。また、前記
配線層４９と平行するように、前記第２の層間絶縁膜４
８上には配線層５７が形成されており、上記ｎ＋型拡散
領域５６はこの配線層５７に対しコンタクト５８を介し
て接続されている。上記配線層５７は、図３３中の選択
線１６〜１８に対応している。
【０１４８】図３９は、図３３に示す固体撮像装置にお
ける主要な信号の波形図である。図３９において、信号
Ｓ２、Ｓ３、Ｓ４は画素行選択回路１９から出力され、
行選択用の選択線２〜４に印加されるパルス信号の波形
を示し、信号Ｓ１６、Ｓ１７、Ｓ１８は画素行選択回路
１９から出力され、電荷排出用の選択線１６〜１８に印
加されるパルス信号の波形を示し、信号Ｓ９Ｐ、Ｓ１０
Ｐ、Ｓ１１Ｐは画素列選択回路１２から出力され、ＭＯ
Ｓトランジスタ９Ｐ、１０Ｐ、１１Ｐのゲートに印加さ
れるパルス信号の波形を示し、信号ＯＵＴはインピーダ
ンス変換回路１４から出力される信号の波形を示してい
る。図３９に示すように、選択線２〜４にはＶＬとＶＭ
の２値の電圧を有するパルス信号が印加され、同様に選
択線１６〜１８にもＶＬとＶＭの２値の電圧を有するパ
ルス信号が印加される。上記２値の電圧のうちＶＬはＶ
Ｍよりも低い。
ける主要な信号の波形図である。図３９において、信号
Ｓ２、Ｓ３、Ｓ４は画素行選択回路１９から出力され、
行選択用の選択線２〜４に印加されるパルス信号の波形
を示し、信号Ｓ１６、Ｓ１７、Ｓ１８は画素行選択回路
１９から出力され、電荷排出用の選択線１６〜１８に印
加されるパルス信号の波形を示し、信号Ｓ９Ｐ、Ｓ１０
Ｐ、Ｓ１１Ｐは画素列選択回路１２から出力され、ＭＯ
Ｓトランジスタ９Ｐ、１０Ｐ、１１Ｐのゲートに印加さ
れるパルス信号の波形を示し、信号ＯＵＴはインピーダ
ンス変換回路１４から出力される信号の波形を示してい
る。図３９に示すように、選択線２〜４にはＶＬとＶＭ
の２値の電圧を有するパルス信号が印加され、同様に選
択線１６〜１８にもＶＬとＶＭの２値の電圧を有するパ
ルス信号が印加される。上記２値の電圧のうちＶＬはＶ
Ｍよりも低い。
【０１４９】次に、図３９を参照して図３３の固体撮像
装置の動作を説明する。
装置の動作を説明する。
【０１５０】全ての画素６０から信号を読み出す期間を
１フレーム周期と称し、１フレーム周期は選択線２〜４
の信号がＶＬからＶＨに上がった後に次にＶＬからＶＨ
上がるまでの期間である。１フレーム周期において、選
択線２〜４の信号がＶＨの期間は信号電荷（電子）の積
分期間であり、選択線２〜４の信号がＶＬの期間は信号
の読出し期間である。選択線２〜４の信号がＶＬのとき
で選択線１６〜１８の信号がＶＨの期間は、信号電荷
（電子）の排出期間である。従って、実質的な信号読出
し期間は、選択線２〜４の信号及び選択線１６〜１８が
共にＶＬの期間である。
１フレーム周期と称し、１フレーム周期は選択線２〜４
の信号がＶＬからＶＨに上がった後に次にＶＬからＶＨ
上がるまでの期間である。１フレーム周期において、選
択線２〜４の信号がＶＨの期間は信号電荷（電子）の積
分期間であり、選択線２〜４の信号がＶＬの期間は信号
の読出し期間である。選択線２〜４の信号がＶＬのとき
で選択線１６〜１８の信号がＶＨの期間は、信号電荷
（電子）の排出期間である。従って、実質的な信号読出
し期間は、選択線２〜４の信号及び選択線１６〜１８が
共にＶＬの期間である。
【０１５１】例えば、選択線２の信号が低レベル（Ｖ
Ｍ）の期間では、この選択線２に接続されている同一行
内の３個の画素６０が選択される。この期間に信号Ｓ９
Ｐが低レベルにされることでＭＯＳトランジスタ９Ｐが
オン状態になって画素列が選択され、１個の画素６０が
選択される。このとき、このとき、電源電位Ｖcc、電流
源１３、ＭＯＳトランジスタ９Ｐ、信号線６及び選択画
素を介して接地電位に電流が流れ、選択画素の閾値電圧
に応じた信号がインピーダンス変換回路１４から信号Ｏ
ＵＴとして出力される。さらに信号Ｓ１０Ｐ、Ｓ１１Ｐ
が順次低レベルにされることでＭＯＳトランジスタ１０
Ｐ、１１Ｐが順次オン状態になって異なる画素列が順次
選択され、信号線７、８を経由して、選択列の対応する
画素６０を介して電流が流れ、選択画素の閾値電圧に応
じた信号がインピーダンス変換回路１４から信号ＯＵＴ
として出力される。このような動作が画素行を変えて順
次行われることで、全ての画素から信号が読み出され
る。
Ｍ）の期間では、この選択線２に接続されている同一行
内の３個の画素６０が選択される。この期間に信号Ｓ９
Ｐが低レベルにされることでＭＯＳトランジスタ９Ｐが
オン状態になって画素列が選択され、１個の画素６０が
選択される。このとき、このとき、電源電位Ｖcc、電流
源１３、ＭＯＳトランジスタ９Ｐ、信号線６及び選択画
素を介して接地電位に電流が流れ、選択画素の閾値電圧
に応じた信号がインピーダンス変換回路１４から信号Ｏ
ＵＴとして出力される。さらに信号Ｓ１０Ｐ、Ｓ１１Ｐ
が順次低レベルにされることでＭＯＳトランジスタ１０
Ｐ、１１Ｐが順次オン状態になって異なる画素列が順次
選択され、信号線７、８を経由して、選択列の対応する
画素６０を介して電流が流れ、選択画素の閾値電圧に応
じた信号がインピーダンス変換回路１４から信号ＯＵＴ
として出力される。このような動作が画素行を変えて順
次行われることで、全ての画素から信号が読み出され
る。
【０１５２】一方、各画素行における各３個の画素６０
からの信号読出し期間が開始される前に、選択線１６〜
１８の信号が予めＶＬになり、さらに信号読出し期間が
終了する前でかつ選択線２〜４の信号Ｓ２〜Ｓ４がＶＬ
になる前に、選択線１６〜１８の信号がＶＨになる。選
択線２〜４の信号Ｓ２〜Ｓ４がＶＬでかつ選択線１６〜
１８の信号がＶＨの期間に、ｐ型拡散領域４４の下のｎ
型ウェル領域２１に蓄積されていた電子がｎ＋型拡散領
域５６へ排出され、リセット動作が行われる。
からの信号読出し期間が開始される前に、選択線１６〜
１８の信号が予めＶＬになり、さらに信号読出し期間が
終了する前でかつ選択線２〜４の信号Ｓ２〜Ｓ４がＶＬ
になる前に、選択線１６〜１８の信号がＶＨになる。選
択線２〜４の信号Ｓ２〜Ｓ４がＶＬでかつ選択線１６〜
１８の信号がＶＨの期間に、ｐ型拡散領域４４の下のｎ
型ウェル領域２１に蓄積されていた電子がｎ＋型拡散領
域５６へ排出され、リセット動作が行われる。
【０１５３】なお、リセット動作は、信号線２〜４の信
号Ｓ２〜Ｓ４がＶＬでかつ信号線１６〜１８の信号Ｓ１
６〜Ｓ１８がＶＨのときに行われるので、信号線２〜４
の信号Ｓ２〜Ｓ４がＶＬにされて読出し期間が開始され
る前に、予め信号線１６〜１８の信号Ｓ１６〜Ｓ１８を
ＶＬに落とすようにしている。
号Ｓ２〜Ｓ４がＶＬでかつ信号線１６〜１８の信号Ｓ１
６〜Ｓ１８がＶＨのときに行われるので、信号線２〜４
の信号Ｓ２〜Ｓ４がＶＬにされて読出し期間が開始され
る前に、予め信号線１６〜１８の信号Ｓ１６〜Ｓ１８を
ＶＬに落とすようにしている。
【０１５４】図４０は、図３９の信号波形図中のｔ１〜
ｔ４の各タイミング時における図３６のＥ−Ｅ´線、Ｆ
−Ｆ´線、Ｇ−Ｇ´線に沿った断面におけるポテンシャ
ル状態を示している。
ｔ４の各タイミング時における図３６のＥ−Ｅ´線、Ｆ
−Ｆ´線、Ｇ−Ｇ´線に沿った断面におけるポテンシャ
ル状態を示している。
【０１５５】次に、各画素における電子の蓄積動作、信
号読出し動作及びリセット動作を、図４０のポテンシャ
ル図を参照して詳細に説明する。
号読出し動作及びリセット動作を、図４０のポテンシャ
ル図を参照して詳細に説明する。
【０１５６】選択線４に印加されるパルス信号Ｓ４がＶ
Ｈに変化した直後である蓄積期間の開始直後のｔ１のタ
イミングの時は、前記したように入射光に応じて発生し
た電子−正孔対のうちの電子がｐ型拡散領域４４の下の
ｎ型ウェル領域２１に蓄積され、積分されていく。これ
によってｎ型ウェル領域２１のポテンシャルの極小点と
ｐ型拡散領域４４のポテンシャルの極大点も変調され
る。蓄積期間の終了直前のｔ２のタイミングの時では、
ｎ型ウェル領域２１のポテンシャルはｔ１のタイミング
の時よりも高くなっている。
Ｈに変化した直後である蓄積期間の開始直後のｔ１のタ
イミングの時は、前記したように入射光に応じて発生し
た電子−正孔対のうちの電子がｐ型拡散領域４４の下の
ｎ型ウェル領域２１に蓄積され、積分されていく。これ
によってｎ型ウェル領域２１のポテンシャルの極小点と
ｐ型拡散領域４４のポテンシャルの極大点も変調され
る。蓄積期間の終了直前のｔ２のタイミングの時では、
ｎ型ウェル領域２１のポテンシャルはｔ１のタイミング
の時よりも高くなっている。
【０１５７】次に、読出し期間となり、選択線４に印加
されるパルス信号Ｓ４がＶＬに変化すると、これに伴っ
て全体のポテンシャルが（ＶＨ−ＶＬ）に比例して高く
なる。ただしｐ型基板２０は接地電位に固定されている
ので、基板２０のポテンシャルは一定であり変化しな
い。この後、信号Ｓ９が低レベルとなり、図３３中のＭ
ＯＳトランジスタ９Ｐがオン状態になると、同一列の３
個の画素６０のうち、ｎ＋型拡散領域４３のポテンシャ
ルが最も低い画素を経由し、正孔電流が流れる。このと
き、選択線４を除く他の選択線２、３にはＶＨが印加さ
れているのに対し、選択線４にはＶＬが印加されてお
り、選択線４に接続されている画素のｎ＋型拡散領域４
３のポテンシャルが最も高くなっているため、上記正孔
電流は、選択線４に接続されている画素を介して流れる
ことになる。この時に流れる電流の経路を図３６中に矢
印ａで示している。すなわち、これにより、電源電位Ｖ
cc、電流源１３、ＭＯＳトランジスタ９Ｐ、信号線６及
び選択画素からなるソースフォロワが形成され、インピ
ーダンス変換回路１４からは選択画素６０のｐ型拡散領
域４４のポテンシャルの極大点のポテンシャル値に応じ
た電位が信号ＯＵＴとして出力される。この場合、ｐ型
拡散領域４４のポテンシャルの極大点自体が、入射光に
よって発生した電子の積分値によって変調されているの
で、画素行選択回路１９及び画素列選択回路１２により
全ての画素を走査し、インピーダンス変換回路１４から
信号を順次読み出すことにより、映像信号を得ることが
できる。
されるパルス信号Ｓ４がＶＬに変化すると、これに伴っ
て全体のポテンシャルが（ＶＨ−ＶＬ）に比例して高く
なる。ただしｐ型基板２０は接地電位に固定されている
ので、基板２０のポテンシャルは一定であり変化しな
い。この後、信号Ｓ９が低レベルとなり、図３３中のＭ
ＯＳトランジスタ９Ｐがオン状態になると、同一列の３
個の画素６０のうち、ｎ＋型拡散領域４３のポテンシャ
ルが最も低い画素を経由し、正孔電流が流れる。このと
き、選択線４を除く他の選択線２、３にはＶＨが印加さ
れているのに対し、選択線４にはＶＬが印加されてお
り、選択線４に接続されている画素のｎ＋型拡散領域４
３のポテンシャルが最も高くなっているため、上記正孔
電流は、選択線４に接続されている画素を介して流れる
ことになる。この時に流れる電流の経路を図３６中に矢
印ａで示している。すなわち、これにより、電源電位Ｖ
cc、電流源１３、ＭＯＳトランジスタ９Ｐ、信号線６及
び選択画素からなるソースフォロワが形成され、インピ
ーダンス変換回路１４からは選択画素６０のｐ型拡散領
域４４のポテンシャルの極大点のポテンシャル値に応じ
た電位が信号ＯＵＴとして出力される。この場合、ｐ型
拡散領域４４のポテンシャルの極大点自体が、入射光に
よって発生した電子の積分値によって変調されているの
で、画素行選択回路１９及び画素列選択回路１２により
全ての画素を走査し、インピーダンス変換回路１４から
信号を順次読み出すことにより、映像信号を得ることが
できる。
【０１５８】次に、選択線４に印加されるパルス信号Ｓ
４がＶＬの状態で、選択線１８に印加されるパルス信号
Ｓ１８がＶＬからＶＨに変化した後のｔ４のタイミング
では、図３５中のｐ型半導体領域４４下部のｎ型ウェル
領域２１に蓄積されていた電子が図中の矢印ｂの経路で
ｎ＋型半導体領域５６に排出される。これによりｐ型拡
散領域４４のポテンシャルが低くなり、リセット動作が
行われる。
４がＶＬの状態で、選択線１８に印加されるパルス信号
Ｓ１８がＶＬからＶＨに変化した後のｔ４のタイミング
では、図３５中のｐ型半導体領域４４下部のｎ型ウェル
領域２１に蓄積されていた電子が図中の矢印ｂの経路で
ｎ＋型半導体領域５６に排出される。これによりｐ型拡
散領域４４のポテンシャルが低くなり、リセット動作が
行われる。
【０１５９】すなわち、第６の実施の形態では、光電変
換して蓄積された電子を、第４の実施の形態のようにド
レイン領域４１や、第５の実施の形態のようにｎ＋型拡
散領域５５に排出するのではなく、ｎ型ウェル領域２１
の表面に形成されたｎ＋型拡散領域５６に排出するよう
にしたものである。
換して蓄積された電子を、第４の実施の形態のようにド
レイン領域４１や、第５の実施の形態のようにｎ＋型拡
散領域５５に排出するのではなく、ｎ型ウェル領域２１
の表面に形成されたｎ＋型拡散領域５６に排出するよう
にしたものである。
【０１６０】なお、ｎ＋型拡散領域４３と５６は共にｎ
型ウェル領域２１の表面に形成されているので、両者に
印加される電圧が異なると、その間に電流が流れる可能
性がある。これを防ぐには、ｎ型ウェル領域２１表面の
不純物濃度を調整して高抵抗とすることにより、電流値
を小さく設定できるので、上記電流が流れることによる
悪影響を回避することができる。
型ウェル領域２１の表面に形成されているので、両者に
印加される電圧が異なると、その間に電流が流れる可能
性がある。これを防ぐには、ｎ型ウェル領域２１表面の
不純物濃度を調整して高抵抗とすることにより、電流値
を小さく設定できるので、上記電流が流れることによる
悪影響を回避することができる。
【０１６１】図４１及び図４２は、図３４中のＡ−Ａ´
断面におけるポテンシャルの様子を二次元的に示してい
る。なお、図４１は読出し開始直後のｔ３のタイミング
における状態を、図４２は電荷排出時のｔ４のタイミン
グにおける状態をそれぞれ示している。また、図中に示
された電圧はポテンシャルを示しており、電圧値が大き
いほどポテンシャルは深くなる。
断面におけるポテンシャルの様子を二次元的に示してい
る。なお、図４１は読出し開始直後のｔ３のタイミング
における状態を、図４２は電荷排出時のｔ４のタイミン
グにおける状態をそれぞれ示している。また、図中に示
された電圧はポテンシャルを示しており、電圧値が大き
いほどポテンシャルは深くなる。
【０１６２】図４１に示すように、読出し開始直後（ｔ
＝ｔ３）では、ポテンシャルの鞍点Ｐがｎ＋型拡散領域
５６下部のｎ型ウェル領域２１に位置するようになり、
ｐ型拡散領域４４付近に信号電荷（電子）が蓄積される
と共にｐ型拡散領域４４付近に正孔電流が流れる経路が
形成されることがわかる。
＝ｔ３）では、ポテンシャルの鞍点Ｐがｎ＋型拡散領域
５６下部のｎ型ウェル領域２１に位置するようになり、
ｐ型拡散領域４４付近に信号電荷（電子）が蓄積される
と共にｐ型拡散領域４４付近に正孔電流が流れる経路が
形成されることがわかる。
【０１６３】電荷排出時（ｔ＝ｔ４）には、図４２中に
破線の矢印で示すように、ポテンシャルがｐ型拡散領域
４４の下部からｎ＋型拡散領域５６に向かって順次高く
なり、ｐ型拡散領域４４下部に蓄積されている電子電荷
がｎ＋型拡散領域５６に排出されるようになる。なお、
この例では、電荷排出時に、ｎ＋型拡散領域５６には電
圧ＶＨとして５Ｖが供給される場合を示している。
破線の矢印で示すように、ポテンシャルがｐ型拡散領域
４４の下部からｎ＋型拡散領域５６に向かって順次高く
なり、ｐ型拡散領域４４下部に蓄積されている電子電荷
がｎ＋型拡散領域５６に排出されるようになる。なお、
この例では、電荷排出時に、ｎ＋型拡散領域５６には電
圧ＶＨとして５Ｖが供給される場合を示している。
【０１６４】このように第６の実施の形態による固体撮
像装置の場合にも、各画素が実質的に１個の接合型ＦＥ
Ｔによって構成されており、電荷結合素子型のものと比
べて構造が簡単であり、微細化に適している。しかも、
電荷（電子）を蓄積するｎ型ウェル領域２１が周辺の半
導体領域と接合を形成しており、所定の電圧が印加され
るので、ｎ型ウェル領域２１は電位的にフローティング
状態とはならない。この結果、電荷（電子）の排出後
に、ｎ型ウェル領域２１にはバックグラウンド電荷が存
在しなくなり、従来のようなバックグラウンド電荷量の
変動によるノイズの発生を抑制することができる。
像装置の場合にも、各画素が実質的に１個の接合型ＦＥ
Ｔによって構成されており、電荷結合素子型のものと比
べて構造が簡単であり、微細化に適している。しかも、
電荷（電子）を蓄積するｎ型ウェル領域２１が周辺の半
導体領域と接合を形成しており、所定の電圧が印加され
るので、ｎ型ウェル領域２１は電位的にフローティング
状態とはならない。この結果、電荷（電子）の排出後
に、ｎ型ウェル領域２１にはバックグラウンド電荷が存
在しなくなり、従来のようなバックグラウンド電荷量の
変動によるノイズの発生を抑制することができる。
【０１６５】また、バックグラウンド電荷の影響を考慮
する必要がないことから、ｎ型ウェル領域２１の不純物
の濃度をある程度まで高くすることができるので、対接
地容量値を十分に確保することができ、十分な量の信号
電荷（電子）を蓄積することができる。このため、飽和
電荷量をある程度高くすることができる。
する必要がないことから、ｎ型ウェル領域２１の不純物
の濃度をある程度まで高くすることができるので、対接
地容量値を十分に確保することができ、十分な量の信号
電荷（電子）を蓄積することができる。このため、飽和
電荷量をある程度高くすることができる。
【０１６６】さらに、ポリシリコンゲート電極を用いな
い接合型ゲートＦＥＴを使用するため、青色感度の低下
を防止することができるという効果や、光電変換を行う
ｐ型拡散領域４４とその下のｎ型ウェル領域２１とから
なるフォトダイオードと、ｎ型ウェル領域２１とｐ型基
板２０とからなるフォトダイオードと、電荷を蓄積する
ｐ型埋め込み領域２６の下のｎ型ウェル領域２１とが隣
接し、かつ集積して形成されているので、両者を分散形
成する場合と比べて画素のサイズが微細化できるという
効果が得られる。
い接合型ゲートＦＥＴを使用するため、青色感度の低下
を防止することができるという効果や、光電変換を行う
ｐ型拡散領域４４とその下のｎ型ウェル領域２１とから
なるフォトダイオードと、ｎ型ウェル領域２１とｐ型基
板２０とからなるフォトダイオードと、電荷を蓄積する
ｐ型埋め込み領域２６の下のｎ型ウェル領域２１とが隣
接し、かつ集積して形成されているので、両者を分散形
成する場合と比べて画素のサイズが微細化できるという
効果が得られる。
【０１６７】（応用例）図４３は、上記第１ないし第６
の実施の形態による固体撮像装置を用いた電子カメラの
制御回路の概略的なブロック構成を示している。図にお
いて、８１は第１ないし第６の実施の形態による固体撮
像装置の他に、タイミングジェネレータやＡ／Ｄ変換回
路等の制御回路が集積された固体撮像用集積回路チップ
であり、８２はカメラＤＳＰ（Digital Signal Process
or）用集積回路チップである。
の実施の形態による固体撮像装置を用いた電子カメラの
制御回路の概略的なブロック構成を示している。図にお
いて、８１は第１ないし第６の実施の形態による固体撮
像装置の他に、タイミングジェネレータやＡ／Ｄ変換回
路等の制御回路が集積された固体撮像用集積回路チップ
であり、８２はカメラＤＳＰ（Digital Signal Process
or）用集積回路チップである。
【０１６８】ＤＳＰ用集積回路チップ８２は固体撮像用
集積回路チップ８１に対してコマンド及び各種制御信号
を供給し、固体撮像用集積回路チップ８１は光電変換す
ることで読み取った画像信号をデジタル信号としてＤＳ
Ｐ用集積回路チップ８２に供給する。ＤＳＰ用集積回路
チップ８２は、供給された画像信号に対して各種の信号
処理、例えばホワイトバランスの調整やガンマ処理等を
施してデジタル画像信号を出力する。
集積回路チップ８１に対してコマンド及び各種制御信号
を供給し、固体撮像用集積回路チップ８１は光電変換す
ることで読み取った画像信号をデジタル信号としてＤＳ
Ｐ用集積回路チップ８２に供給する。ＤＳＰ用集積回路
チップ８２は、供給された画像信号に対して各種の信号
処理、例えばホワイトバランスの調整やガンマ処理等を
施してデジタル画像信号を出力する。
【０１６９】図４４（ａ）、（ｂ）は、図４３に示され
る固体撮像用集積回路チップ８１及びＤＳＰ用集積回路
チップ８２をレンズ等と共にモジュール化したカメラモ
ジュールの平面図及び断面図を示している。このモジュ
ールでは、基台９１の表面側に容器９２に収納された固
体撮像用集積回路チップ８１が載置されており、その上
部にはＩＲ（赤外線）除去フィルタ９３が取り付けられ
ている。さらにＩＲ除去フィルタ９３の上部には、固体
撮像用集積回路チップ８１表面に光を照射するための集
光用レンズ９４を有するレンズモジュール９５が取り付
けられている。また、基台９１の裏面側にはＤＳＰ用集
積回路チップ８２が載置されており、固体撮像用集積回
路チップ８１とＤＳＰ用集積回路チップ８２との間は相
互に結線されている。さらに基台９１にはフレキシブル
ケーブル９６が接続され、外部との間の信号の授受がこ
のフレキシブルケーブル９６を介して行われる。
る固体撮像用集積回路チップ８１及びＤＳＰ用集積回路
チップ８２をレンズ等と共にモジュール化したカメラモ
ジュールの平面図及び断面図を示している。このモジュ
ールでは、基台９１の表面側に容器９２に収納された固
体撮像用集積回路チップ８１が載置されており、その上
部にはＩＲ（赤外線）除去フィルタ９３が取り付けられ
ている。さらにＩＲ除去フィルタ９３の上部には、固体
撮像用集積回路チップ８１表面に光を照射するための集
光用レンズ９４を有するレンズモジュール９５が取り付
けられている。また、基台９１の裏面側にはＤＳＰ用集
積回路チップ８２が載置されており、固体撮像用集積回
路チップ８１とＤＳＰ用集積回路チップ８２との間は相
互に結線されている。さらに基台９１にはフレキシブル
ケーブル９６が接続され、外部との間の信号の授受がこ
のフレキシブルケーブル９６を介して行われる。
【０１７０】
【発明の効果】以上説明したようにこの発明によれば、
構造が簡単であり、微細化に適するという特長を備えた
上で、読出し信号に含まれるノイズを抑制することがで
き、かつ十分な飽和電荷量を有する固体撮像装置を提供
することができる。
構造が簡単であり、微細化に適するという特長を備えた
上で、読出し信号に含まれるノイズを抑制することがで
き、かつ十分な飽和電荷量を有する固体撮像装置を提供
することができる。
【図１】この発明の第１の実施の形態による固体撮像装
置の全体の回路図。
置の全体の回路図。
【図２】図１中の１つの画素の素子構造を示すパターン
平面図。
平面図。
【図３】図２中のＡ−Ａ´線に沿った断面図。
【図４】図２中のＢ−Ｂ´線に沿った断面図。
【図５】図１に示す固体撮像装置における主要な信号の
波形図。
波形図。
【図６】図５の波形図中のｔ１〜ｔ４の各タイミング時
における図４中のＣ−Ｃ´線に沿った断面におけるポテ
ンシャル状態を示す図。
における図４中のＣ−Ｃ´線に沿った断面におけるポテ
ンシャル状態を示す図。
【図７】この発明の第２の実施の形態による固体撮像装
置の全体の回路図。
置の全体の回路図。
【図８】図７中の１つの画素の素子構造を示すパターン
平面図。
平面図。
【図９】図７中のＢ−Ｂ´線に沿った断面図。
【図１０】図７に示す固体撮像装置における主要な信号
の波形図。
の波形図。
【図１１】図１０の信号波形図中のｔ１〜ｔ４の各タイ
ミング時における図９のＤ−Ｄ´線に沿った断面におけ
るポテンシャル状態を示す図。
ミング時における図９のＤ−Ｄ´線に沿った断面におけ
るポテンシャル状態を示す図。
【図１２】図９中のＥ−Ｅ´線及びＦ−Ｆ´線に沿った
断面におけるポテンシャル状態を示す図。
断面におけるポテンシャル状態を示す図。
【図１３】図９中のＭＯＳ型ゲート電極付近のポテンシ
ャルの様子を二次元的に示す図。
ャルの様子を二次元的に示す図。
【図１４】図１３とは異なるタイミングにおける図９中
のＭＯＳ型ゲート電極付近のポテンシャルの様子を二次
元的に示す図。
のＭＯＳ型ゲート電極付近のポテンシャルの様子を二次
元的に示す図。
【図１５】この発明の第３の実施の形態による画素の素
子構造を示すパターン平面図。
子構造を示すパターン平面図。
【図１６】図１５中のＡ−Ａ´線に沿った断面図。
【図１７】図１５中のＢ−Ｂ´線に沿った断面図。
【図１８】図１５に示す画素の読出し開始直後のｔ３の
タイミングにおけるＭＯＳ型ゲート電極付近のポテンシ
ャルの様子を二次元的に示す図。
タイミングにおけるＭＯＳ型ゲート電極付近のポテンシ
ャルの様子を二次元的に示す図。
【図１９】第１乃至第３の実施の形態において寄生チャ
ネル防止の効果を概念的に示す図。
ネル防止の効果を概念的に示す図。
【図２０】図１５とは異なる第３の実施の形態の第１の
変形例による画素の素子構造を示すパターン平面図。
変形例による画素の素子構造を示すパターン平面図。
【図２１】図１５とは異なる第３の実施の形態の第２の
変形例による画素のＭＯＳ型ゲート電極近傍の素子構造
を示す断面図。
変形例による画素のＭＯＳ型ゲート電極近傍の素子構造
を示す断面図。
【図２２】この発明の第４の実施の形態による固体撮像
装置の全体の回路図。
装置の全体の回路図。
【図２３】図２２中の１つの画素の素子構造を示すパタ
ーン平面図。
ーン平面図。
【図２４】図２３中のＡ−Ａ´線に沿った断面図。
【図２５】図２３中のＢ−Ｂ´線に沿った断面図。
【図２６】図２２に示す固体撮像装置における主要な信
号の波形図。
号の波形図。
【図２７】図２６の波形図中のｔ１〜ｔ４の各タイミン
グ時における図２４中のＣ−Ｃ´線及びＤ−Ｄ´線に沿
った断面におけるポテンシャル状態を示す図。
グ時における図２４中のＣ−Ｃ´線及びＤ−Ｄ´線に沿
った断面におけるポテンシャル状態を示す図。
【図２８】第５の実施の形態による画素の素子構造を示
すパターン平面図。
すパターン平面図。
【図２９】図２８中のＢ−Ｂ´線に沿った断面図。
【図３０】図２８中のＣ−Ｃ´線に沿った断面図。
【図３１】図２８に示すような画素を有する固体撮像装
置における主要な信号の波形図。
置における主要な信号の波形図。
【図３２】図３１の波形図中のｔ１〜ｔ４の各タイミン
グ時における図２９の断面図中のＤ−Ｄ´線、Ｅ−Ｅ´
線及びＦ−Ｆ´線に沿った断面におけるポテンシャル状
態を示す図。
グ時における図２９の断面図中のＤ−Ｄ´線、Ｅ−Ｅ´
線及びＦ−Ｆ´線に沿った断面におけるポテンシャル状
態を示す図。
【図３３】この発明の第６の実施の形態による固体撮像
装置の全体の回路図。
装置の全体の回路図。
【図３４】図３３中の１つの画素の素子構造を示すパタ
ーン平面図。
ーン平面図。
【図３５】図３４中のＡ−Ａ´線に沿った断面図。
【図３６】図３４中のＢ−Ｂ´線に沿った断面図。
【図３７】図３４中のＣ−Ｃ´線に沿った断面図。
【図３８】図３４中のＤ−Ｄ´線に沿った断面図。
【図３９】図３３に示す固体撮像装置における主要な信
号の波形図。
号の波形図。
【図４０】図３９の信号波形図中のｔ１〜ｔ４の各タイ
ミング時における図３６のＥ−Ｅ´線、Ｆ−Ｆ´線、Ｇ
−Ｇ´線に沿った断面におけるポテンシャル状態を示す
図。
ミング時における図３６のＥ−Ｅ´線、Ｆ−Ｆ´線、Ｇ
−Ｇ´線に沿った断面におけるポテンシャル状態を示す
図。
【図４１】図３４中のＡ−Ａ´断面におけるポテンシャ
ルの様子を二次元的に示す図。
ルの様子を二次元的に示す図。
【図４２】図４１とは異なるタイミングにおける図３４
中のＡ−Ａ´断面におけるポテンシャルの様子を二次元
的に示す図。
中のＡ−Ａ´断面におけるポテンシャルの様子を二次元
的に示す図。
【図４３】第１ないし第６の実施の形態による固体撮像
装置を用いた電子カメラの制御回路の概略的なブロック
構成図。
装置を用いた電子カメラの制御回路の概略的なブロック
構成図。
【図４４】図４３に示される固体撮像用集積回路チップ
及びＤＳＰ用集積回路チップをレンズ等と共にモジュー
ル化したカメラモジュールの平面図及び断面図。
及びＤＳＰ用集積回路チップをレンズ等と共にモジュー
ル化したカメラモジュールの平面図及び断面図。
【図４５】従来の閾値変調型の固体撮像装置で使用され
る画素の素子構造を示す断面図。
る画素の素子構造を示す断面図。
１、１５、６０…画素、
２〜４…選択線、
５、１９…画素行選択回路、
６〜８…信号線、
９Ｎ〜１１Ｎ…スイッチ用のＮチャネルＭＯＳトランジ
スタ、 ９Ｐ〜１１Ｐ…スイッチ用のＰチャネルＭＯＳトランジ
スタ、 １２…画素列選択回路、 １３…電流源、 １４…インピーダンス変換回路、 １６〜１８…選択線、 ２０…ｐ型の半導体基板、 ２１…ｎ型のウェル領域、 ２２…ドレイン領域、 ２３…ソース領域、 ２４…ｎ型の拡散領域、 ２５…ｐ型の拡散領域、 ２６…ｐ型の埋め込み領域、 ２７…素子分離領域、 ２８…層間絶縁膜、 ２９…配線層、 ３０…コンタクト、 ３１…ＭＯＳ型ゲート電極、 ３２…ゲート絶縁膜、 ４１…ドレイン領域、 ４２…ソース領域、 ４３…ｎ＋型の拡散領域、 ４４…ｐ型の拡散領域、 ４５…第１の層間絶縁膜、 ４６…配線層、 ４７…コンタクト、 ４８…第２の層間絶縁膜、 ４９…配線層、 ５０…コンタクト、 ５１…第３の層間絶縁膜、 ５２、５３…ｎ−型の拡散領域、 ５４…ｎ＋型の拡散領域、 ５５…ｎ＋型の拡散領域、 ５６…ｎ＋型拡散領域、 ５７…配線層、 ５８…コンタクト、 ８１…固体撮像用集積回路チップ、 ８２…カメラＤＳＰ用集積回路チップ、 ９１…基台、 ９２…容器、 ９３…ＩＲ除去フィルタ、 ９４…集光用レンズ、 ９５…レンズモジュール、 ９６…フレキシブルケーブル。
スタ、 ９Ｐ〜１１Ｐ…スイッチ用のＰチャネルＭＯＳトランジ
スタ、 １２…画素列選択回路、 １３…電流源、 １４…インピーダンス変換回路、 １６〜１８…選択線、 ２０…ｐ型の半導体基板、 ２１…ｎ型のウェル領域、 ２２…ドレイン領域、 ２３…ソース領域、 ２４…ｎ型の拡散領域、 ２５…ｐ型の拡散領域、 ２６…ｐ型の埋め込み領域、 ２７…素子分離領域、 ２８…層間絶縁膜、 ２９…配線層、 ３０…コンタクト、 ３１…ＭＯＳ型ゲート電極、 ３２…ゲート絶縁膜、 ４１…ドレイン領域、 ４２…ソース領域、 ４３…ｎ＋型の拡散領域、 ４４…ｐ型の拡散領域、 ４５…第１の層間絶縁膜、 ４６…配線層、 ４７…コンタクト、 ４８…第２の層間絶縁膜、 ４９…配線層、 ５０…コンタクト、 ５１…第３の層間絶縁膜、 ５２、５３…ｎ−型の拡散領域、 ５４…ｎ＋型の拡散領域、 ５５…ｎ＋型の拡散領域、 ５６…ｎ＋型拡散領域、 ５７…配線層、 ５８…コンタクト、 ８１…固体撮像用集積回路チップ、 ８２…カメラＤＳＰ用集積回路チップ、 ９１…基台、 ９２…容器、 ９３…ＩＲ除去フィルタ、 ９４…集光用レンズ、 ９５…レンズモジュール、 ９６…フレキシブルケーブル。
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Ｆターム(参考） 4M118 AB01 BA06 CA09 FA06 FA27
FA33 FA36
5C024 CX03 CX41 CX51 EX42 GX02
GX06 GY31 GZ20 HX01 HX02
HX23 HX40
5F049 MA14 MA15 NA01 NA04 NA19
NB05 QA14 QA15 RA02 UA14
Claims (35)
- 【請求項１】 半導体基板の表面に形成された複数の画
素を有する固体撮像装置であって、 前記複数の画素のそれぞれは、 前記半導体基板上に形成された第１導電型の第１半導体
領域と、 前記第１半導体領域の表面に互いに離間して形成された
第１導電型のソース、ドレイン領域と、 前記ドレイン領域と接続され、前記第１半導体領域の表
面に形成された第１導電型の第２半導体領域と、 前記第２半導体領域下部の前記第１半導体領域内に形成
され、かつ前記第２半導体領域と電気的に接続され、入
射光に応じた信号電荷を蓄積する前記第１導電型とは反
対導電型である第２導電型の第３半導体領域と、 前記ソース領域とドレイン領域との間の前記第１半導体
領域の表面に形成された第２導電型の第４半導体領域と
を有し、 前記画素における信号電荷の蓄積期間、信号読出し期間
及び信号電荷の排出期間にそれぞれ異なる電圧が前記ド
レイン領域に供給されることを特徴とする固体撮像装
置。 - 【請求項２】 前記半導体基板が、所定の電位に固定さ
れている第２導電型の基板であることを特徴とする請求
項１記載の固体撮像装置。 - 【請求項３】 前記第３半導体領域は前記ソース領域を
囲むように環状に形成され、かつ前記ドレイン領域及び
ドレイン領域と接続された前記第２半導体領域は前記第
３半導体領域を囲むように環状に形成されていることを
特徴とする請求項１記載の固体撮像装置。 - 【請求項４】 前記ドレイン領域に対し、前記信号電荷
の蓄積期間には第１の電圧が供給され、前記信号読出し
期間には前記第１の電圧よりも高い第２の電圧が供給さ
れ、前記信号電荷の排出期間には前記第２の電圧よりも
高い第３の電圧が供給されることを特徴とする請求項１
記載の固体撮像装置。 - 【請求項５】 請求項１記載の固体撮像装置を含み、入
射光を光電変換することで読み取った画像信号をデジタ
ル信号として出力する固体撮像用集積回路チップと、 上記固体撮像用集積回路チップから出力されるデジタル
信号を受け、各種信号処理を施してデジタル画像信号を
出力する信号処理用集積回路チップと、 上記固体撮像用集積回路チップの表面に光を照射するレ
ンズとを具備したことを特徴とするカメラモジュール。 - 【請求項６】 半導体基板の表面に形成された複数の画
素を有する固体撮像装置であって、 前記複数の画素のそれぞれは、 前記半導体基板上に形成された第１導電型の第１半導体
領域と、 前記第１半導体領域の表面に互いに離間して形成された
第１導電型のソース、ドレイン領域と、 前記ドレイン領域と接続され、前記第１半導体領域の表
面に形成された第１導電型の第２半導体領域と、 前記第２半導体領域下部の前記第１半導体領域内に形成
され、前記第２半導体領域と電気的に接続され、入射光
に応じた信号電荷を蓄積する前記第１導電型とは反対導
電型である第２導電型の第３半導体領域と、 前記ソース領域とドレイン領域との間の前記第１半導体
領域の表面に形成された第２導電型の第４半導体領域
と、 前記第３半導体領域と接するように前記基板上に絶縁膜
を介して形成され、前記第３半導体領域に蓄積された信
号電荷を前記基板に排出するＭＯＳ型ゲート電極とを有
し、 前記画素における信号電荷の蓄積期間及び信号読出し期
間にそれぞれ異なる電圧が前記ドレイン領域に供給さ
れ、少なくとも前記画素における信号読出し期間内にそ
れぞれ異なる電圧が時系列的に前記ＭＯＳ型ゲート電極
に供給されることを特徴とする固体撮像装置。 - 【請求項７】 前記半導体基板が、所定の電位に固定さ
れている第２導電型の基板であることを特徴とする請求
項６記載の固体撮像装置。 - 【請求項８】 前記第３半導体領域は前記ソース領域を
囲むように環状に形成され、かつ前記ドレイン領域及び
ドレイン領域と接続された前記第２半導体領域は、前記
第３半導体領域の一部を残して前記第３半導体領域を囲
むように形成されていることを特徴とする請求項６記載
の固体撮像装置。 - 【請求項９】 前記ＭＯＳ型ゲート電極は、前記ドレイ
ン領域及びドレイン領域によって囲まれていない前記第
３半導体領域の一部に隣接して形成されていることを特
徴とする請求項８記載の固体撮像装置。 - 【請求項１０】 前記ＭＯＳ型ゲート電極の端部が、前
記第１半導体領域の端部及び前記第２半導体領域の端部
と一致していることを特徴とする請求項９記載の固体撮
像装置。 - 【請求項１１】 前記ドレイン領域、前記第３半導体領
域及び前記ソース領域が同一方向に互いに平行するよう
に延長して形成され、かつ前記第３半導体領域と前記ソ
ース領域とが各画素毎にそれぞれ分離されていることを
特徴とする請求項６記載の固体撮像装置。 - 【請求項１２】 前記ＭＯＳ型ゲート電極は、各画素毎
に分離された前記第３半導体領域の相互間に一部が位置
するように形成されていることを特徴とする請求項１１
記載の固体撮像装置。 - 【請求項１３】 前記ドレイン領域、前記第３半導体領
域及び前記ソース領域の延長方向と交差する方向に延長
され、各画素の前記ソース領域に電気的に接続された信
号配線を具備したことを特徴とする請求項１１記載の固
体撮像装置。 - 【請求項１４】 前記ドレイン領域、前記第３半導体領
域及び前記ソース領域の延長方向と平行する方向に延長
して形成され、各画素を前記ドレイン領域、前記第３半
導体領域及び前記ソース領域の延長方向で互いに分離す
る分離領域を具備したことを特徴とする請求項１１記載
の固体撮像装置。 - 【請求項１５】 前記分離領域は、一部が各画素の前記
ソース領域相互間に位置するように延長されていること
を特徴とする請求項１４記載の固体撮像装置。 - 【請求項１６】 前記ドレイン領域に対し、前記信号電
荷の蓄積期間には第１の電圧が供給され、前記信号読出
し期間には前記第１の電圧よりも高い第２の電圧が供給
され、かつ前記ＭＯＳ型ゲート電極に対し、前記信号読
出し期間が始まる直前から第３の電圧の供給が開始さ
れ、前記信号読出し期間が終了する直前から前記第３の
電圧よりも低い第４の電圧の供給が開始されることを特
徴とする請求項６記載の固体撮像装置。 - 【請求項１７】 請求項６記載の固体撮像装置を含み、
入射光を光電変換することで読み取った画像信号をデジ
タル信号として出力する固体撮像用集積回路チップと、 上記固体撮像用集積回路チップから出力されるデジタル
信号を受け、各種信号処理を施してデジタル画像信号を
出力する信号処理用集積回路チップと、 上記固体撮像用集積回路チップの表面に光を照射するレ
ンズとを具備したことを特徴とするカメラモジュール。 - 【請求項１８】 半導体基板の表面に形成された複数の
画素を有する固体撮像装置であって、 前記複数の画素のそれぞれは、 前記半導体基板上に形成された第１導電型の第１半導体
領域と、 前記第１半導体領域の表面に互いに離間して形成され、
前記第１導電型とは反対導電型である第２導電型のソー
ス、ドレイン領域と、 前記ソース領域とドレイン領域との間の前記第１半導体
領域の表面に形成された第１導電型の第２半導体領域
と、 前記第２半導体領域下部の前記第１半導体領域内に形成
され、前記第２半導体領域と電気的に接続された第２導
電型の第３半導体領域とを有し、 前記画素における信号電荷の蓄積期間、信号読出し期間
及び信号電荷の排出期間にそれぞれ異なる電圧が前記第
２半導体領域に供給されることを特徴とする固体撮像装
置。 - 【請求項１９】 前記ドレイン領域の一部が前記半導体
基板の表面に位置していることを特徴とする請求項１８
記載の固体撮像装置。 - 【請求項２０】 前記半導体基板が、所定の電位に固定
されている第２導電型の基板であることを特徴とする請
求項１８記載の固体撮像装置。 - 【請求項２１】 前記第２半導体領域及び前記第３半導
体領域は前記ソース領域を囲むように環状に形成され、
かつ前記ドレイン領域は前記第２半導体領域及び前記第
３半導体領域を囲むように環状に形成されていることを
特徴とする請求項１８記載の固体撮像装置。 - 【請求項２２】 前記第２半導体領域に対し、前記信号
電荷の蓄積期間には第１の電圧が供給され、前記信号読
出し期間には前記第１の電圧よりも低い第２の電圧が供
給され、前記信号電荷の排出期間には前記第２の電圧よ
りも高い第３の電圧が供給されることを特徴とする請求
項１８記載の固体撮像装置。 - 【請求項２３】 請求項１８記載の固体撮像装置を含
み、入射光を光電変換することで読み取った画像信号を
デジタル信号として出力する固体撮像用集積回路チップ
と、 上記固体撮像用集積回路チップから出力されるデジタル
信号を受け、各種信号処理を施してデジタル画像信号を
出力する信号処理用集積回路チップと、 上記固体撮像用集積回路チップの表面に光を照射するレ
ンズとを具備したことを特徴とするカメラモジュール。 - 【請求項２４】 半導体基板の表面に形成された複数の
画素を有する固体撮像装置であって、 前記複数の画素のそれぞれは、 前記半導体基板上に形成された第１導電型の第１半導体
領域と、 前記第１半導体領域の表面に互いに離間して形成され、
前記第１導電型とは反対導電型である第２導電型のソー
ス、ドレイン領域と、 前記ソース領域とドレイン領域との間の前記第１半導体
領域の表面に形成された第１導電型の第２半導体領域
と、 前記第２半導体領域下部の前記第１半導体領域内に形成
され、前記第２半導体領域と電気的に接続された第２導
電型の第３半導体領域と、 前記第３半導体領域に隣接するように前記第１半導体領
域の表面に形成され、 前記第１半導体領域よりも不純物濃度が高い第１導電型
の第４半導体領域と、 前記第４半導体領域の表面に形成され、前記第１半導体
領域よりも不純物濃度が高い第１導電型の第５半導体領
域とを有し、 前記画素における信号電荷の蓄積期間、信号読出し期間
及び信号電荷の排出期間にそれぞれ異なる電圧が前記第
２半導体領域に供給されることを特徴とする固体撮像装
置。 - 【請求項２５】 前記ドレイン領域の一部が前記半導体
基板の表面に位置していることを特徴とする請求項２４
記載の固体撮像装置。 - 【請求項２６】 前記半導体基板が、所定の電位に固定
されている第２導電型の基板であることを特徴とする請
求項２４記載の固体撮像装置。 - 【請求項２７】 前記第２半導体領域及び前記第３半導
体領域は前記ソース領域を囲むように環状に形成され、
かつ前記ドレイン領域は前記第２半導体領域及び前記第
３半導体領域を囲むように環状に形成されていることを
特徴とする請求項２４記載の固体撮像装置。 - 【請求項２８】 前記第２半導体領域に対し、前記信号
電荷の蓄積期間には第１の電圧が供給され、前記信号読
出し期間には前記第１の電圧よりも低い第２の電圧が供
給され、前記信号電荷の排出期間には前記第２の電圧よ
りも低い第３の電圧が供給されることを特徴とする請求
項２４記載の固体撮像装置。 - 【請求項２９】 前記第４半導体領域に隣接して、前記
第４半導体領域よりも不純物濃度が低い第１導電型の第
６半導体領域が形成されていることを特徴とする請求項
２４記載の固体撮像装置。 - 【請求項３０】 請求項２４記載の固体撮像装置を含
み、入射光を光電変換することで読み取った画像信号を
デジタル信号として出力する固体撮像用集積回路チップ
と、 上記固体撮像用集積回路チップから出力されるデジタル
信号を受け、各種信号処理を施してデジタル画像信号を
出力する信号処理用集積回路チップと、 上記固体撮像用集積回路チップの表面に光を照射するレ
ンズとを具備したことを特徴とするカメラモジュール。 - 【請求項３１】 半導体基板の表面に形成された複数の
画素を有する固体撮像装置であって、 前記複数の画素のそれぞれは、 前記半導体基板上に形成された第１導電型の第１半導体
領域と、 前記第１半導体領域の表面に互いに離間して形成され、
前記第１導電型とは反対導電型である第２導電型のソー
ス、ドレイン領域と、 前記ソース領域とドレイン領域との間の前記第１半導体
領域の表面に形成された第１導電型の第２半導体領域
と、 前記第２半導体領域下部の前記第１半導体領域内に形成
され、前記第２半導体領域と電気的に接続された第２導
電型の第３半導体領域と、 前記第３半導体領域に隣接して前記第１半導体領域の表
面に形成され、前記第１半導体領域よりも不純物濃度が
高い第１導電型の第４半導体領域とを有し、 前記画素における信号電荷の蓄積期間及び信号読出し期
間にそれぞれ異なる電圧が前記第２半導体領域に供給さ
れ、少なくとも前記画素における信号読出し期間内にそ
れぞれ異なる電圧が時系列的に前記第４半導体領域に供
給されることを特徴とする固体撮像装置。 - 【請求項３２】 前記ドレイン領域の一部が前記半導体
基板の表面に位置していることを特徴とする請求項３１
記載の固体撮像装置。 - 【請求項３３】 前記半導体基板が、所定の電位に固定
されている第２導電型の基板であることを特徴とする請
求項３１記載の固体撮像装置。 - 【請求項３４】 前記第２半導体領域に対し、前記信号
電荷の蓄積期間には第１の電圧が供給され、前記信号読
出し期間には前記第１の電圧よりも低い第２の電圧が供
給され、かつ前記第４半導体領域に対し、前記信号読出
し期間が始まる直前から第３の電圧の供給が開始され、
前記信号読出し期間が終了する直前から前記第３の電圧
よりも低い第４の電圧の供給が開始されることを特徴と
する請求項３１記載の固体撮像装置。 - 【請求項３５】 請求項３１記載の固体撮像装置を含
み、入射光を光電変換することで読み取った画像信号を
デジタル信号として出力する固体撮像用集積回路チップ
と、 上記固体撮像用集積回路チップから出力されるデジタル
信号を受け、各種信号処理を施してデジタル画像信号を
出力する信号処理用集積回路チップと、 上記固体撮像用集積回路チップの表面に光を照射するレ
ンズとを具備したことを特徴とするカメラモジュール。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001347690A JP4109858B2 (ja) | 2001-11-13 | 2001-11-13 | 固体撮像装置 |
| TW091132770A TW589739B (en) | 2001-11-13 | 2002-11-07 | Solid photographing apparatus and camera module using the same |
| KR10-2002-0069971A KR100521296B1 (ko) | 2001-11-13 | 2002-11-12 | 고체 촬상 장치 및 이를 이용한 카메라 모듈 |
| EP07007781A EP1806785A3 (en) | 2001-11-13 | 2002-11-12 | Solid image sensor using junction gate type field-effect transistor as pixel |
| EP02025066A EP1310999A3 (en) | 2001-11-13 | 2002-11-12 | Solid image sensor using junction gate type field-effect transistor as pixel |
| EP07007780A EP1801878A3 (en) | 2001-11-13 | 2002-11-12 | Solid-state image sensor using junction gate type field-effect transistor as pixel |
| CNB02150685XA CN1290202C (zh) | 2001-11-13 | 2002-11-13 | 固体摄象装置以及使用该装置的摄像机微型组件 |
| US10/292,487 US7236197B2 (en) | 2001-11-13 | 2002-11-13 | Solid-state image sensor using junction gate type field-effect transistor as pixel |
| US11/691,225 US7679667B2 (en) | 2001-11-13 | 2007-03-26 | Solid-state image sensor using junction gate type field-effect transistor as pixel |
| US11/691,193 US7508017B2 (en) | 2001-11-13 | 2007-03-26 | Solid-state image sensor using junction gate type field-effect transistor as pixel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001347690A JP4109858B2 (ja) | 2001-11-13 | 2001-11-13 | 固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003152172A true JP2003152172A (ja) | 2003-05-23 |
| JP4109858B2 JP4109858B2 (ja) | 2008-07-02 |
Family
ID=19160656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001347690A Expired - Fee Related JP4109858B2 (ja) | 2001-11-13 | 2001-11-13 | 固体撮像装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (3) | US7236197B2 (ja) |
| EP (3) | EP1310999A3 (ja) |
| JP (1) | JP4109858B2 (ja) |
| KR (1) | KR100521296B1 (ja) |
| CN (1) | CN1290202C (ja) |
| TW (1) | TW589739B (ja) |
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| JP5091886B2 (ja) | 2009-02-13 | 2012-12-05 | 浜松ホトニクス株式会社 | イメージセンサ |
| JP5271104B2 (ja) | 2009-02-13 | 2013-08-21 | 浜松ホトニクス株式会社 | リニアイメージセンサ |
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- 2002-11-07 TW TW091132770A patent/TW589739B/zh not_active IP Right Cessation
- 2002-11-12 EP EP02025066A patent/EP1310999A3/en not_active Withdrawn
- 2002-11-12 KR KR10-2002-0069971A patent/KR100521296B1/ko not_active IP Right Cessation
- 2002-11-12 EP EP07007780A patent/EP1801878A3/en not_active Withdrawn
- 2002-11-12 EP EP07007781A patent/EP1806785A3/en not_active Withdrawn
- 2002-11-13 CN CNB02150685XA patent/CN1290202C/zh not_active Expired - Fee Related
- 2002-11-13 US US10/292,487 patent/US7236197B2/en not_active Expired - Fee Related
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|---|---|
| EP1806785A3 (en) | 2007-07-25 |
| TW200303614A (en) | 2003-09-01 |
| US20070187732A1 (en) | 2007-08-16 |
| KR20030040109A (ko) | 2003-05-22 |
| US20070187788A1 (en) | 2007-08-16 |
| KR100521296B1 (ko) | 2005-10-14 |
| EP1801878A3 (en) | 2007-07-04 |
| EP1806785A2 (en) | 2007-07-11 |
| EP1801878A2 (en) | 2007-06-27 |
| TW589739B (en) | 2004-06-01 |
| CN1419295A (zh) | 2003-05-21 |
| US7508017B2 (en) | 2009-03-24 |
| US7679667B2 (en) | 2010-03-16 |
| CN1290202C (zh) | 2006-12-13 |
| EP1310999A2 (en) | 2003-05-14 |
| EP1310999A3 (en) | 2006-03-01 |
| US20030090584A1 (en) | 2003-05-15 |
| US7236197B2 (en) | 2007-06-26 |
| JP4109858B2 (ja) | 2008-07-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070109 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070307 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080401 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080407 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110411 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110411 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |