KR20020009087A - 반도체 패키지 및 그 패키지 방법 - Google Patents

반도체 패키지 및 그 패키지 방법 Download PDF

Info

Publication number
KR20020009087A
KR20020009087A KR1020000042377A KR20000042377A KR20020009087A KR 20020009087 A KR20020009087 A KR 20020009087A KR 1020000042377 A KR1020000042377 A KR 1020000042377A KR 20000042377 A KR20000042377 A KR 20000042377A KR 20020009087 A KR20020009087 A KR 20020009087A
Authority
KR
South Korea
Prior art keywords
semiconductor package
pads
gold
pad
tin
Prior art date
Application number
KR1020000042377A
Other languages
English (en)
Other versions
KR100343432B1 (ko
Inventor
박계찬
Original Assignee
한신혁
동부전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한신혁, 동부전자 주식회사 filed Critical 한신혁
Priority to KR1020000042377A priority Critical patent/KR100343432B1/ko
Priority to TW090110050A priority patent/TW498508B/zh
Priority to US09/858,408 priority patent/US6441478B2/en
Priority to JP2001222515A priority patent/JP2002118207A/ja
Publication of KR20020009087A publication Critical patent/KR20020009087A/ko
Application granted granted Critical
Publication of KR100343432B1 publication Critical patent/KR100343432B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14618—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14621—Colour filter arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

본 발명은 경박 단소화, 저가격화 및 공정 간소화를 실현하고, 패키지 제품의 신뢰도를 증진시킬 수 있도록 한 반도체 칩 패키지 및 그 패키지 방법에 관한 것으로, 이를 위하여 본 발명은, 세라믹 패키지 또는 EMC를 사용하는 전술한 종래의 반도체 패키지와는 달리, 세라믹 패키지 또는 EMC를 사용하지 않고 글라스, 금속 패턴 및 솔더 볼을 이용하여 기판에 직접 장착할 수 있도록 하기 때문에, 반도체 패키지의 저가격화 및 고신뢰화를 실현할 수 있을 뿐만 아니라 경박 단소화 및 공정 간소화를 효과적으로 실현할 수 있는 것이다.

Description

반도체 패키지 및 그 패키지 방법{SEMICONDUCTOR PACKAGE AND PACKAGE METHOD}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 메모리 소자, 로직 소자, CCD 소자 등의 반도체 칩을 기판(즉, PCB 보드) 상에 실장하는 데 적합한 반도체 패키지 및 그 패키지 방법에 관한 것이다.
최근 들어, 반도체 칩(반도체 소자) 등을 이용하는 거의 모든 전자 시스템(예를 들면, 컴퓨터, PCS, 셀룰러폰, PDA 등)은 소비자(이용자)들의 욕구 충족을 위해 점진적으로 고기능화 및 경박 단소화 되어 가는 추세이며, 이러한 추세에 순응할 수 있는 설계 및 제조 공정 기술의 획기적인 발전에 따라 전자 시스템에 채용되는 반도체 칩 또한 고기능화 및 경박 단소화 되어 가고 있다.
한편, 반도체 패키지 기술을 구현하는 전형적인 종래 방법으로는 세라믹 패키지를 사용하는 방법과 플라스틱 패키지인 에폭시 몰딩 컴파운드(epoxy molding compound : EMC)을 사용하는 방법이 있다.
상기한 방법 중 첫 번째 방법에 따라 제조된 반도체 패키지는 도 4a 및 4b에 도시된 바와 같은 구조를 갖는다.
즉, 도 4a는 세라믹 패키지를 사용하여 제조한 종래 반도체 패키지의 일 예에 대한 평면도이고, 도 4b는 도 4a에 도시된 반도체 패키지의 A-A' 선을 따라 절단한 단면도이다.
도 4a 및 4b를 참조하면, 종래 반도체 패키지는 다수의 외부 리드(403)를 갖는 세라믹 패키지(401)에 반도체 칩(407)을 다이 본딩하고, 에폭시 경화 과정을 거쳐 알루미늄 또는 골드 와이어(413)를 이용하여 반도체 칩(407) 상의 패드(409)와 골드 패드(411)간을 전기적으로 접속(즉, 와이어 본딩을 통한 전기적 접속)한 후, 글라스(405)를 패키지의 상부에 밀봉(sealing)함으로써, 그 제조를 완성한다. 여기에서, 패키지의 상부를 글라스로 밀봉하는 것은 반도체 칩이 오염되는 것을 방지하기 위해서이다.
그러나, 상기한 종래의 반도체 패키지는 세라믹 패키지의 가격이 매우 고가인 관계로 제조 비용이 높고, 구조적인 특성 때문에 경박 단소화에 한계를 가질 수밖에 없으며, 외부 리드의 수(즉, 세라믹 패키지의 경우 최대 200핀, 통상 패키지의 경우 최대 305핀 등)에 한계를 갖는다는 문제가 있다.
한편, 상술한 방법 중 두 번째 방법에 따라 제조된 반도체 패키지는 도 5a 및 5b에 도시된 바와 같은 구조를 갖는다.
즉, 도 5a는 종래 반도체 패키지의 다른 예에 대한 평면도이고, 도 5b는 도 5a에 도시된 반도체 패키지의 A-A' 선을 따라 절단한 단면도이다.
도 5a 및 5b를 참조하면, 종래 반도체 패키지는 다수의 외부 리드(503)를 갖는 에폭시 몰딩 컴파운트(EMC)(501)에 반도체 칩(507)을 다이 본딩하고, 에폭시 경화 과정을 거쳐 알루미늄 또는 골드 와이어(513)를 이용하여 반도체 칩(507) 상의 패드(509)와 골드 패드(511)간을 전기적으로 접속(즉, 와이어 본딩을 통한 전기적 접속)한 후 몰딩하며, 글라스(505)를 패키지의 상부에 밀봉(sealing)하고, 전처리 경화 및 마무리 공정을 수행함으로써, 그 제조를 완성한다.
그러나, 상기한 종래의 반도체 패키지는, 세라믹을 이용하는 반도체 패키지에서와 마찬가지로, 경박 단소화 및 외부 리드의 수 한계에 대한 문제를 가질 뿐만 아니라 에폭시 몰딩 컴파운드(EMC)와 글라스 사이에 형성되는 마이크로 갭으로 인해 패키지의 품질과 신뢰도가 현저하게 떨어지고, 많은 프로세서로 인한 기술적인 어려움이 수반되는 또 다른 문제를 갖는다.
더욱이, EMC를 이용한 종래의 반도체 패키지는 에폭시 몰딩 컴파운드(EMC)에서 발생하는 알파 입자원으로 인해 반도체 패키지의 신뢰도가 현저하게 저하되는 문제를 가지며, 또한 EMC로 인해 디바이스의 액티브 영역이 오염됨으로서, 패키지의 신뢰도를 더욱 저하시키는 문제를 갖는다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 경박 단소화, 저가격화 및 공정 간소화를 실현하고, 패키지 제품의 신뢰도를 증진시킬 수 있는 반도체 패키지 및 그 패키지 방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위한 일 관점에 따른 본 발명은, 기판 상에 전기적으로 접속되며, 주변에 다수의 전극 패드를 갖는 반도체 칩을 포함하는 반도체 패키지에 있어서, 상기 각 전극 패드 상에 형성되는 다수의 골드 범프; 글라스 상에 형성되어 상기 각 골드 범프와 전기적으로 접속되는 다수의 내부 패드; 상기 글라스 상에 형성되며, 상기 각 내부 패드로부터 각각 신장하는 금속 패턴을 통해 대응하는 각 내부 패드에 접속되는 다수의 외부 패드; 상기 각 내부 패드로부터 소정 길이 만큼 떨어진 위치에서 상기 각 내부 패드들을 둘러싸는 형태로 연결 형성된 댐;상기 댐과 반도체 칩의 주변간을 밀봉하는 밀봉재; 및 상기 각 외부 패드에 각각 형성된 다수의 솔더 볼로 이루어진 반도체 패키지를 제공한다.
상기 목적을 달성하기 위한 다른 관점에 따른 본 발명은, 기판 상에 전기적으로 접속되며, 주변에 다수의 전극 패드를 갖는 반도체 칩을 포함하는 반도체 패키지를 제조하는 방법에 있어서, 상기 반도체 칩의 각 알루미늄 패드 상에 골드 범프를 형성하는 과정; 패터닝 공정을 수행하여 준비된 글라스의 상부에 내부 패드, 금속 패턴 및 외부 패드로 구성되어 상기 다수의 각 골드 범프에 각각 대응하는 다수의 패턴 구조를 형성하는 과정; 상기 금속 패턴들의 상부에 상기 각 내부 패드들을 둘러싸는 형태로 연결되는 댐을 형성하는 과정; 상 기 각 골드 범프와 대응하는 각 내부 패드가 전기적으로 접속되는 형태로 상기 반도체 칩과 글라스를 본딩하는 과정; 상기 각 외부 패드를 제외한 상기 반도체 칩의 주변을 밀봉재로 밀봉하는 과정; 및 상기 각 외부 패드의 상부에 솔더 볼을 형성하는 과정으로 이루어진 반도체 패키지 방법을 제공한다.
도 1은 본 발명의 바람직한 실시 예에 따라 기판 상에 탑재되는 반도체 패키지의 단면도,
도 2a 내지 2f는 본 발명에 따라 반도체 패키지를 제조하는 과정을 도시한 공정 순서도,
도 3은 금속 패턴과 댐이 형성된 글라스의 평면도,
도 4a는 종래 반도체 패키지의 일 예에 대한 평면도,
도 4b는 도 4a에 도시된 반도체 패키지의 A-A' 선을 따라 절단한 단면도,
도 5a는 종래 반도체 패키지의 다른 예에 대한 평면도,
도 5b는 도 5a에 도시된 반도체 패키지의 A-A' 선을 따라 절단한 단면도.
<도면의 주요부분에 대한 부호의 설명>
202 : 반도체 칩 204 : 알루미늄 패드
206 : 골드 범프 208 : 글라스
210 : 내부 패드 212 : 외부 패드
214 : 금속 패턴 216 : 밀봉재
218 : 솔더 볼
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.
이하 첨부된 도면을 참조하여 본 고안의 바람직한 실시예에 대하여 상세하게 설명한다.
도 1은 본 발명의 바람직한 실시 예에 따라 기판 상에 탑재되는 반도체 패키지의 단면도이다.
도 1을 참조하면, 본 발명의 반도체 패키지는 기판에 직접 장착할 수 있는 구조를 가지며, 반도체 칩(202)에는 알루미늄 패드(전극)(204) 상에 골드 범프(206)가 형성되고, 글라스(208)에는 금속 패턴(214)을 통해 연결되는 내부 패드(210)와 외부 패드(212)가 형성되는 데, 내부 패드(210)에는 골드 범프(206)가 연결되고, 외부 패드(212)에는 솔더 볼(218)이 형성된다. 이때, 반도체 칩(202)은 오염 방지를 위해 밀봉재(216)에 의해 밀봉된다.
이때, 단면 구조의 특성상 도 1에서 그 구조가 나타나지는 않았지만 반도체 칩(202)은 4변 주위로 알루미늄 패드가 형성되어 있으며, 각 알루미늄 패드 상에는 골드 범프가 각각 형성된다.
여기에서, 알루미늄 패드(204) 상에 형성되는 골드 범프(206)는, 경박 단소화를 고려할 때, 50 - 175㎛ 정도의 높이와 50 - 100㎛ 정도의 볼 직경이 바람직하며, 골드 범프(206)의 높이는 티어링(tearing), 풀링(pulling) 또는 코이닝(coining) 등의 방법을 사용하여 조절할 수 있다.
따라서, 글라스(208)에는, 일 예로서 도 3에 도시된 바와 같이, 반도체 칩(202)의 4변에 형성된 각 알루미늄 패드(204) 상에 형성된 각 골드 범프(206)에 대응하는 다수의 패턴 구조, 즉 내부 패드(210), 금속 패턴(214) 및 외부 패드(212)로 된 다수의 패턴 구조가 형성되고, 각 내부 패드(210)로부터 소정 길이(대략 20㎛ 이상) 만큼 떨어진 위치에서 내부 패드(210)들을 포획하는(둘러싸는) 형태로 댐(Dam)(216)이 형성되어 있다. 이때, 외부 패드(212)를 제외한 부분(즉, 내부 패드(210) 및 금속 패턴(214))은 반도체 칩(202) 등의 보호를 위해 밀봉재(예를 들면, 에폭시 또는 폴리머 계통의 수지)(216)로 밀봉되어 있다.
여기에서, 내부 패드(210), 외부 패드(212) 및 금속 패턴(214)은 인듐 + 주석, 인듐 + 주석 + 구리, 인듐 + 주석 + 골드 또는 인듐 + 주석 + 구리 + 골드로 된 혼합물로 형성하거나 혹은 상기한 혼합물들과 거의 동등한 전기적 특성을 갖는 금속으로 형성할 수 있다.
이때, 금속 패턴(214)은 그 두께가 적어도 1㎛ 보다 크고, 폭이 적어도 50㎛ 보다 크게 형성되고, 내부 패드(210)의 사이즈는, 골드 범프(206)와의 접속을 고려할 때, 적어도 50×50㎛ 보다 크며, 외부 패드(212)의 사이즈는, 솔더 볼(218)의 형성을 고려할 때, 적어도 75×75㎛ 보다 크게 하는 것이 바람직하다.
한편, 내부 패드(210)들을 둘러싸는 형태로 형성된 댐(216)은, 스크린 프린팅 또는 디스펜싱 방법으로 형성할 수 있는 데, 바람직하게는 대략 10 - 70㎛ 범위의 높이와 대략 30 - 100㎛ 범위의 폭을 가지며, 성분으로는 솔벤트가 없는 불투명 계통(에폭시, 폴리머 계통 등)의 수지가 바람직하다.
또한, 외부 패드(212) 상에 형성되는 솔더 볼(218)은 주석 : 납의 조성비가 60-80 : 40-20 wt%이고, 신뢰도를 높이기 위한 도펀트로서 실버, 골드, 크롬 또는 코발트 등을 사용할 수 있으며, 그 사이즈는 대략 10 - 40mil 정도이다.
따라서, 상술한 바와 같은 구조를 갖는 본 발명의 반도체 패키지는, 고가의 세라믹 패키지를 사용하지 않음으로써 저가격화를 실현할 수 있고, 제품의 신뢰도를 저하시키는 알파 입자원을 발생하는 EMC(즉, 플라스틱 패키지)를 사용하지 않음으로써 제품의 신뢰도를 현저하게 증진시킬 수 있다.
다음에, 상술한 바와 같은 구조를 갖는 본 발명의 반도체 패키지를 제조하는 과정에 대하여 설명한다.
도 2a 내지 2f는 본 발명에 따라 반도체 패키지를 제조하는 과정을 도시한 공정 순서도이다.
도 2a를 참조하면, 일련의 반도체 제조 공정을 통해 완성된 반도체 칩, 즉 4변 주위를 따라 다수의 알루미늄 패드(204)가 일정한 간격으로 형성된 반도체 칩(202)의 각 알루미늄 패드(204) 상에 골드 범프(206)를 형성한다. 여기에서, 골드 범프(206)의 형성에는 SBB(Stud Bump Bonding) 방법을 이용할 수 있다.
이때, 반도체 패키지의 경박 단소화를 위해, 골드 범프(204)의 높이는 50 - 175㎛ 정도, 그 볼 직경은 50 - 100㎛ 정도가 바람직하고, 그 높이는 티어링(tearing), 풀링(pulling) 또는 코이닝(coining) 등의 방법을 사용하여 조절할 수 있으며, 범프의 형성 조건은 온도 범위가 150 - 280℃, 압력이 50 - 250g, 파워가 30 - 150mW 이다.
다음에, 준비된 글라스(208)의 상부에 패터닝 공정을 수행함으로써, 일 예로서 도 2b에 도시된 바와 같이, 전기적으로 서로 접속되는 내부 패드(210), 금속 패턴(214) 및 외부 패드(212)로 된 임의의 패턴 구조를 형성한다. 즉, 반도체 칩(202)의 4변에 형성된 각 알루미늄 패드(204) 상에 형성된 각 골드 범프(206)에 대응하는 패턴 구조(즉, 내부 패드(210), 금속 패턴(214) 및 외부 패드(212)로 된 다수의 패턴 구조)를 형성한다.
여기에서, 내부 패드(210), 외부 패드(212) 및 금속 패턴(214)은 인듐 + 주석, 인듐 + 주석 + 구리, 인듐 + 주석 + 골드 또는 인듐 + 주석 + 구리 + 골드로 된 혼합물로 형성하거나 혹은 상기한 혼합물들과 거의 동등한 전기적 특성을 갖는 금속으로 형성될 수 있으며, 금속 패턴(214)은 그 두께가 적어도 1㎛ 보다 크고, 폭이 적어도 50㎛ 보다 크게 형성되며, 내부 패드(210)의 사이즈는, 골드 범프(206)와의 접속을 고려하여, 적어도 50×50㎛ 보다 크게 형성하고, 외부 패드(212)의 사이즈는, 솔더 볼(218)의 형성을 고려하여, 적어도 75×75㎛ 보다 크게 형성한다.
이어서, 일 예로서 도 2c 및 도 3에 도시된 바와 같이, 스크린 프린팅 또는 디스펜싱 방법을 이용하여 각 내부 패드(210)로부터 소정 길이(대략 20㎛ 이상) 만큼 떨어진 위치에서 내부 패드(210)들을 둘러싸는 형태로 소정 높이의 댐(Dam)(216)을 형성하는 데, 그 높이는 10 - 70㎛ 범위, 폭은 30 - 100㎛ 범위를 가지며, 성분으로는 솔벤트가 없는 불투명 계통(에폭시, 폴리머 계통 등)의 수지를 사용할 수 있다. 여기에서, 도 2c는 도 3에서 A-A' 선을 따라 절단한 단면도를 나타낸다.
다음에, 각 알루미늄 패드(204) 상에 골드 범프(206)가 형성된 반도체 칩(202)의 골드 형성 측과 내부 패드(210), 외부 패드(212), 금속 패턴(214) 및 댐(216)이 형성된 글라스(208)의 댐 형성 측을 정렬시켜, 보다 상세하게 각 골드 범프(206)가 대응하는 내부 패드(210)에 접촉하도록 정렬시켜 열압축 공정을 수행함으로써, 일 예로서 도 2d에 도시된 바와 같이, 각 골드 범프(206)를 대응하는 각내부 패드(210)에 본딩, 즉 반도체 칩과 글라스간을 본딩시킨다.
이때, 반도체 칩을 글라스에 본딩시키는 열압축 공정의 조건은 온도 범위가 100 - 150℃, 압력 범위가 20 -50gf/Bump, 시간이 대략 2 - 5초이다.
이어서, 글라스 소자의 신뢰성과 패턴의 신뢰성을 확보하기 위하여, 일 예로서 도 2e에 도시된 바와 같이, 반도체 칩(202) 주변, 즉 각 외부 패드(212)를 제외한 반도체 칩(202)의 4 주변에 상온 또는 70 - 120℃에서 경화시킬 수 있는 재료(예를 들면, 에폭시 또는 폴리머 계통의 수지 등)로 밀봉하여 밀봉재(216)를 형성한다.
마지막으로, 외부 패드(212)의 상부 각각에 주석 : 납의 조성비가 60-80 : 40-20 wt%인 솔더 볼(218)을 형성함으로써 일 예로서 도 2f에 도시된 바와 같은 구조의 반도체 패키지를 완성하는 데, 이때 도펀트로서 실버, 골드, 크롬 또는 코발트 등을 사용함으로써 소자의 신뢰성을 높일 수 있으며, 솔더 볼(218)의 사이즈는 대략 10 - 40mil 정도가 바람직하다.
한편, 본 실시 예에서는 반도체 칩의 각 알루미늄 패드(전극)에 골드 범프를 형성하고, 글라스에 내부 패드, 금속 패턴, 외부 패드 및 댐을 형성한 후에 반도체 칩과 글라스를 본딩하여 반도체 패키지를 제조하는 것으로 하여 설명하였으나, 이와는 달리, 글라스를 먼저 형성하고 나중에 반도체 칩의 각 알루미늄 패드에 골드 범프를 형성한 후 반도체 칩과 글라스를 본딩하여 반도체 패키지를 제조할 수도 있다.
따라서, 상술한 바와 같은 공정들을 통해 제조되는 본 발명의 반도체 패키지는, 고가의 세라믹 패키지를 사용하지 않기 때문에 저가격화를 실현할 수 있고, 제품의 신뢰도를 저하시키는 알파 입자원을 발생하는 EMC(즉, 플라스틱 패키지)를 사용하지 않기 때문에 제품의 신뢰도를 현저하게 증진시킬 수 있으며, 전술한 종래 반도체 패키지에 비해 경박 단소화 및 공정 간소화를 실현할 수 있다.
이상 설명한 바와 같이 본 발명에 따르면, 세라믹 패키지 또는 EMC를 사용하는 전술한 종래의 반도체 패키지와는 달리, 세라믹 패키지 또는 EMC를 사용하지 않고 글라스, 금속 패턴 및 솔더 볼을 이용하여 기판에 직접 장착할 수 있도록 함으로써 저가격화 및 고신뢰화를 실현할 수 있을 뿐만 아니라 경박 단소화 및 공정 간소화를 효과적으로 실현할 수 있다.

Claims (30)

  1. 기판 상에 전기적으로 접속되며, 주변에 다수의 전극 패드를 갖는 반도체 칩을 포함하는 반도체 패키지에 있어서,
    상기 각 전극 패드 상에 형성되는 다수의 골드 범프;
    글라스 상에 형성되어 상기 각 골드 범프와 전기적으로 접속되는 다수의 내부 패드;
    상기 글라스 상에 형성되며, 상기 각 내부 패드로부터 각각 신장하는 금속 패턴을 통해 대응하는 각 내부 패드에 접속되는 다수의 외부 패드;
    상기 각 내부 패드로부터 소정 길이 만큼 떨어진 위치에서 상기 각 내부 패드들을 둘러싸는 형태로 연결 형성된 댐;
    상기 댐과 반도체 칩의 주변간을 밀봉하는 밀봉재; 및
    상기 각 외부 패드에 각각 형성된 다수의 솔더 볼로 이루어진 반도체 패키지.
  2. 제 1 항에 있어서, 상기 각 골드 범프는, 그 높이가 50 - 175㎛의 범위이고, 직경이 50 - 100㎛의 범위인 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서, 상기 각 골드 범프의 높이는, 티어링(tearing), 풀링(pulling) 또는 코이닝(coining)의 방법을 사용하여 조절 가능한 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서, 상기 내부 패드, 금속 패턴 및 외부 패드는, 인듐 + 주석, 인듐 + 주석 + 구리, 인듐 + 주석 + 골드 또는 인듐 + 주석 + 구리 + 골드로 된 혼합물인 것을 특징으로 하는 반도체 패키지.
  5. 제 4 항에 있어서, 상기 금속 패턴은, 그 두께가 적어도 1㎛ 보다 크고, 폭이 적어도 50㎛ 보다 크게 형성되는 것을 특징으로 하는 반도체 패키지.
  6. 제 4 항에 있어서, 상기 내부 패드는 그 사이즈가 적어도 50×50㎛ 보다 크고, 상기 외부 패드는 그 사이즈가 적어도 75×75㎛ 보다 크게 형성되는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서, 상기 댐은, 에폭시 또는 폴리머 계열의 수지인 것을 특징으로 하는 반도체 패키지.
  8. 제 7 항에 있어서, 상기 댐은, 스크린 프린팅 또는 디스펜싱 방법으로 형성되는 것을 특징으로 하는 반도체 패키지.
  9. 제 7 항에 있어서, 상기 댐은, 그 높이가 10 - 70㎛ 범위이고, 폭이 30 -100㎛ 범위인 것을 특징으로 하는 반도체 패키지.
  10. 제 1 항에 있어서, 상기 밀봉재는, 에폭시 또는 폴리머 계열의 수지인 것을 특징으로 하는 반도체 패키지.
  11. 제 1 항에 있어서, 상기 솔더 볼은 주석과 납의 조성물이고, 그 조성비는 60 - 80 : 40 - 20의 범위를 갖는 것을 특징으로 하는 반도체 패키지.
  12. 제 11 항에 있어서, 상기 솔더 볼은, 도펀트로서 실버, 골드, 크롬 또는 코발트를 함유하는 것을 특징으로 하는 반도체 패키지.
  13. 제 11 항 또는 제 12 항에 있어서, 상기 솔더 볼은, 10 - 40mil 의 사이즈를 갖는 것을 특징으로 하는 반도체 패키지.
  14. 기판 상에 전기적으로 접속되며, 주변에 다수의 전극 패드를 갖는 반도체 칩을 포함하는 반도체 패키지를 제조하는 방법에 있어서,
    상기 반도체 칩의 각 알루미늄 패드 상에 골드 범프를 형성하는 과정;
    패터닝 공정을 수행하여 준비된 글라스의 상부에 내부 패드, 금속 패턴 및 외부 패드로 구성되어 상기 다수의 각 골드 범프에 각각 대응하는 다수의 패턴 구조를 형성하는 과정;
    상기 금속 패턴들의 상부에 상기 각 내부 패드들을 둘러싸는 형태로 연결되는 댐을 형성하는 과정;
    상 기 각 골드 범프와 대응하는 각 내부 패드가 전기적으로 접속되는 형태로 상기 반도체 칩과 글라스를 본딩하는 과정;
    상기 각 외부 패드를 제외한 상기 반도체 칩의 주변을 밀봉재로 밀봉하는 과정; 및
    상기 각 외부 패드의 상부에 솔더 볼을 형성하는 과정으로 이루어진 반도체 패키지 방법.
  15. 제 14 항에 있어서, 상기 골드 범프는, 온도 150-280℃, 압력 50-250g, 파워 30-150mW의 공정 조건에서 형성되는 것을 특징으로 하는 반도체 패키지 방법.
  16. 제 15 항에 있어서, 상기 각 골드 범프는, 그 높이가 50 - 175㎛의 범위이고, 직경이 50 - 100㎛의 범위인 것을 특징으로 하는 반도체 패키지 방법.
  17. 제 16 항에 있어서, 상기 각 골드 범프의 높이는, 티어링(tearing), 풀링(pulling) 또는 코이닝(coining)의 방법을 사용하여 조절 가능한 것을 특징으로 하는 반도체 패키지 방법.
  18. 제 14 항에 있어서, 상기 내부 패드, 금속 패턴 및 외부 패드는, 인듐 + 주석, 인듐 + 주석 + 구리, 인듐 + 주석 + 골드 또는 인듐 + 주석 + 구리 + 골드로 된 혼합물인 것을 특징으로 하는 반도체 패키지 방법.
  19. 제 18 항에 있어서, 상기 금속 패턴은, 그 두께가 적어도 1㎛ 보다 크고, 폭이 적어도 50㎛ 보다 크게 형성되는 것을 특징으로 하는 반도체 패키지 방법.
  20. 제 18 항에 있어서, 상기 내부 패드는 그 사이즈가 적어도 50×50㎛ 보다 크고, 상기 외부 패드는 그 사이즈가 적어도 75×75㎛ 보다 크게 형성되는 것을 특징으로 하는 반도체 패키지 방법.
  21. 제 14 항에 있어서, 상기 댐은, 에폭시 또는 폴리머 계열의 수지인 것을 특징으로 하는 반도체 패키지 방법.
  22. 제 21 항에 있어서, 상기 댐은, 스크린 프린팅 또는 디스펜싱 방법으로 형성되는 것을 특징으로 하는 반도체 패키지 방법.
  23. 제 21 항에 있어서, 상기 댐은, 그 높이가 10 - 70㎛ 범위이고, 폭이 30 - 100㎛ 범위인 것을 특징으로 하는 반도체 패키지 방법.
  24. 제 14 항에 있어서, 상기 반도체 칩과 글라스는 열압착 공정을 통해 본딩되는 것을 특징으로 하는 반도체 패키지 방법.
  25. 제 24 항에 있어서, 상기 열압착 공정은, 온도 100-250℃, 압력 20-50gf/Bump, 시간 2-5sec의 조건에서 수행되는 것을 특징으로 하는 반도체 패키지 방법.
  26. 제 14 항에 있어서, 상기 밀봉재는, 에폭시 또는 폴리머 계열의 수지인 것을 특징으로 하는 반도체 패키지 방법.
  27. 제 26 항에 있어서, 상기 밀봉재는, 상온 또는 70-120℃의 온도 조건에서 경화되는 것을 특징으로 하는 반도체 패키지 방법.
  28. 제 14 항에 있어서, 상기 솔더 볼은 주석과 납의 조성물이고, 그 조성비는 60 - 80 : 40 - 20의 범위를 갖는 것을 특징으로 하는 반도체 패키지 방법.
  29. 제 28 항에 있어서, 상기 솔더 볼은, 도펀트로서 실버, 골드, 크롬 또는 코발트를 함유하는 것을 특징으로 하는 반도체 패키지 방법.
  30. 제 28 항 또는 제 29 항에 있어서, 상기 솔더 볼은, 10 - 40mil 의 사이즈를 갖는 것을 특징으로 하는 반도체 패키지 방법.
KR1020000042377A 2000-07-24 2000-07-24 반도체 패키지 및 그 패키지 방법 KR100343432B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020000042377A KR100343432B1 (ko) 2000-07-24 2000-07-24 반도체 패키지 및 그 패키지 방법
TW090110050A TW498508B (en) 2000-07-24 2001-04-26 Semiconductor package and method of fabricating the same
US09/858,408 US6441478B2 (en) 2000-07-24 2001-05-16 Semiconductor package having metal-pattern bonding and method of fabricating the same
JP2001222515A JP2002118207A (ja) 2000-07-24 2001-07-24 半導体パッケージ及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000042377A KR100343432B1 (ko) 2000-07-24 2000-07-24 반도체 패키지 및 그 패키지 방법

Publications (2)

Publication Number Publication Date
KR20020009087A true KR20020009087A (ko) 2002-02-01
KR100343432B1 KR100343432B1 (ko) 2002-07-11

Family

ID=19679524

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000042377A KR100343432B1 (ko) 2000-07-24 2000-07-24 반도체 패키지 및 그 패키지 방법

Country Status (4)

Country Link
US (1) US6441478B2 (ko)
JP (1) JP2002118207A (ko)
KR (1) KR100343432B1 (ko)
TW (1) TW498508B (ko)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040052050A (ko) * 2002-12-13 2004-06-19 엘지전자 주식회사 베어 칩의 실장 방법
WO2005031873A1 (en) * 2003-10-01 2005-04-07 Optopac, Inc. An electronic package of photo-sensing semiconductor devices, and the fabrication and assembly thereof
WO2005069375A1 (en) * 2004-01-15 2005-07-28 Optopac, Inc. Electronic package of photo-image sensors in cellular phone camera modules, and the fabrication and assembly thereof
WO2005098944A1 (en) * 2004-04-12 2005-10-20 Optopac, Inc. Electronic package having a sealing structure on predetermined area, and the method thereof
US7141869B2 (en) 2004-11-08 2006-11-28 Optopac, Inc. Electronic package for image sensor, and the packaging method thereof
KR100721172B1 (ko) * 2006-06-02 2007-05-23 삼성전기주식회사 이미지 센서 모듈 및 그 제조방법
KR100788011B1 (ko) * 1999-12-21 2007-12-21 어드밴스드 마이크로 디바이시즈, 인코포레이티드 플립 칩 접속부를 신뢰성 있게 하기 위해 솔더를 사용한유기 패키지
US9847317B2 (en) 2014-07-08 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of packaging semiconductor devices and packaged semiconductor devices

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6629633B1 (en) 2000-11-13 2003-10-07 Amkor Technology, Inc. Chip size image sensor bumped package fabrication method
US6620646B1 (en) * 2000-11-13 2003-09-16 Amkor Technology, Inc. Chip size image sensor wirebond package fabrication method
US6528857B1 (en) 2000-11-13 2003-03-04 Amkor Technology, Inc. Chip size image sensor bumped package
US20080296572A1 (en) * 2000-12-29 2008-12-04 Stmicroelectronics Sa Optical semiconductor device with sealing spacer
FR2819104B1 (fr) * 2000-12-29 2003-11-07 St Microelectronics Sa Boitier semi-conducteur optique a support transparent
KR100378285B1 (en) * 2001-06-15 2003-03-29 Dongbu Electronics Co Ltd Semiconductor package and fabricating method thereof
JP2003318376A (ja) * 2002-04-23 2003-11-07 Matsushita Electric Works Ltd 固体撮像装置
US6885107B2 (en) * 2002-08-29 2005-04-26 Micron Technology, Inc. Flip-chip image sensor packages and methods of fabrication
US20040065933A1 (en) * 2002-10-08 2004-04-08 Foong Chee Seng Flip chip optical and imaging sensor device
JP2004165191A (ja) * 2002-11-08 2004-06-10 Oki Electric Ind Co Ltd 半導体装置、半導体装置の製造方法及びカメラシステム
US7307003B2 (en) * 2002-12-31 2007-12-11 Massachusetts Institute Of Technology Method of forming a multi-layer semiconductor structure incorporating a processing handle member
US7064055B2 (en) * 2002-12-31 2006-06-20 Massachusetts Institute Of Technology Method of forming a multi-layer semiconductor structure having a seamless bonding interface
US20040124538A1 (en) * 2002-12-31 2004-07-01 Rafael Reif Multi-layer integrated semiconductor structure
TWI234867B (en) * 2003-06-03 2005-06-21 Gigno Technology Co Ltd Flip-chip attach structure and method
US6995462B2 (en) * 2003-09-17 2006-02-07 Micron Technology, Inc. Image sensor packages
JP4494746B2 (ja) * 2003-09-25 2010-06-30 浜松ホトニクス株式会社 半導体装置
JP4494745B2 (ja) * 2003-09-25 2010-06-30 浜松ホトニクス株式会社 半導体装置
JP4351012B2 (ja) 2003-09-25 2009-10-28 浜松ホトニクス株式会社 半導体装置
US6943424B1 (en) 2004-05-06 2005-09-13 Optopac, Inc. Electronic package having a patterned layer on backside of its substrate, and the fabrication thereof
US20060043513A1 (en) * 2004-09-02 2006-03-02 Deok-Hoon Kim Method of making camera module in wafer level
JP4057017B2 (ja) * 2005-01-31 2008-03-05 富士通株式会社 電子装置及びその製造方法
US20060238646A1 (en) * 2005-04-22 2006-10-26 Ming-Te Cheng Encapsulating method for image sensing element
US7038321B1 (en) * 2005-04-29 2006-05-02 Delphi Technologies, Inc. Method of attaching a flip chip device and circuit assembly formed thereby
JP2007048976A (ja) * 2005-08-10 2007-02-22 Toshiba Corp プリント回路板、およびプリント回路板を備えた電子機器
JP4802907B2 (ja) * 2006-07-25 2011-10-26 パナソニック株式会社 半導体実装構造
JP5177977B2 (ja) * 2006-08-21 2013-04-10 浜松ホトニクス株式会社 半導体装置および半導体装置製造方法
KR100788280B1 (ko) * 2006-12-29 2007-12-27 옵토팩 주식회사 반도체 소자 패키지 및 그 패키징 방법
KR20110054710A (ko) * 2009-11-18 2011-05-25 한국전자통신연구원 소자 패키지 및 그 제조 방법
KR100976812B1 (ko) * 2010-02-08 2010-08-20 옵토팩 주식회사 전자 소자 패키지 및 그 제조 방법
JP2011243612A (ja) 2010-05-14 2011-12-01 Sony Corp 半導体装置及びその製造方法並びに電子機器
JP5537341B2 (ja) 2010-08-31 2014-07-02 株式会社東芝 半導体装置
CN103474364B (zh) * 2013-09-04 2016-11-09 惠州硕贝德无线科技股份有限公司 一种新型的半导体封装方法
US10512168B2 (en) * 2016-02-18 2019-12-17 Mitsubishi Electric Corporation Electronic device and method of manufacturing the same
WO2017140092A1 (zh) 2016-02-18 2017-08-24 宁波舜宇光电信息有限公司 基于一体封装工艺的摄像模组及其一体基座组件和制造方法
CN105977225B (zh) * 2016-07-04 2019-09-17 苏州晶方半导体科技股份有限公司 封装结构以及封装方法
US20190259634A1 (en) * 2016-07-04 2019-08-22 China Wafer Level Csp Co., Ltd. Packaging structure and packaging method
TWI716124B (zh) * 2019-09-27 2021-01-11 力成科技股份有限公司 半導體封裝結構及其製造方法
KR102589281B1 (ko) * 2020-06-26 2023-10-16 주식회사 네패스 반도체 패키지

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4999699A (en) 1990-03-14 1991-03-12 International Business Machines Corporation Solder interconnection structure and process for making
US6165816A (en) * 1996-06-13 2000-12-26 Nikko Company Fabrication of electronic components having a hollow package structure with a ceramic lid
KR19980020726A (ko) * 1996-09-11 1998-06-25 김광호 칩 스케일의 볼 그리드 어레이 패키지 및 그의 제조 방법
KR100248792B1 (ko) 1996-12-18 2000-03-15 김영환 단일층 세라믹 기판을 이용한 칩사이즈 패키지 반도체
US6060340A (en) * 1998-07-16 2000-05-09 Pan Pacific Semiconductor Co., Ltd. Packing method of semiconductor device
US6091140A (en) 1998-10-23 2000-07-18 Texas Instruments Incorporated Thin chip-size integrated circuit package

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100788011B1 (ko) * 1999-12-21 2007-12-21 어드밴스드 마이크로 디바이시즈, 인코포레이티드 플립 칩 접속부를 신뢰성 있게 하기 위해 솔더를 사용한유기 패키지
KR20040052050A (ko) * 2002-12-13 2004-06-19 엘지전자 주식회사 베어 칩의 실장 방법
US7291518B2 (en) 2003-10-01 2007-11-06 Optopac, Inc. Electronic package of photo-image sensors in cellular phone camera modules, and the fabrication and assembly thereof
WO2005031873A1 (en) * 2003-10-01 2005-04-07 Optopac, Inc. An electronic package of photo-sensing semiconductor devices, and the fabrication and assembly thereof
US6943423B2 (en) 2003-10-01 2005-09-13 Optopac, Inc. Electronic package of photo-image sensors in cellular phone camera modules, and the fabrication and assembly thereof
KR100819535B1 (ko) * 2004-01-15 2008-04-08 옵토팩 주식회사 이동 전화 카메라 모듈에 있는 포토 이미지 센서 전자 패키지 및 그 제조방법
WO2005069375A1 (en) * 2004-01-15 2005-07-28 Optopac, Inc. Electronic package of photo-image sensors in cellular phone camera modules, and the fabrication and assembly thereof
WO2005098944A1 (en) * 2004-04-12 2005-10-20 Optopac, Inc. Electronic package having a sealing structure on predetermined area, and the method thereof
US7141869B2 (en) 2004-11-08 2006-11-28 Optopac, Inc. Electronic package for image sensor, and the packaging method thereof
KR100721172B1 (ko) * 2006-06-02 2007-05-23 삼성전기주식회사 이미지 센서 모듈 및 그 제조방법
US9847317B2 (en) 2014-07-08 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of packaging semiconductor devices and packaged semiconductor devices
US10043778B2 (en) 2014-07-08 2018-08-07 Taiwan Semiconductor Manufacturing Company Methods of packaging semiconductor devices and packaged semiconductor devices
US10510719B2 (en) 2014-07-08 2019-12-17 Taiwan Semiconductor Manufacturing Company Methods of packaging semiconductor devices and packaged semiconductor devices

Also Published As

Publication number Publication date
US6441478B2 (en) 2002-08-27
KR100343432B1 (ko) 2002-07-11
JP2002118207A (ja) 2002-04-19
TW498508B (en) 2002-08-11
US20020008315A1 (en) 2002-01-24

Similar Documents

Publication Publication Date Title
KR100343432B1 (ko) 반도체 패키지 및 그 패키지 방법
KR100511728B1 (ko) 복수의 반도체 칩을 고밀도로 실장할 수 있는 소형 반도체장치 및 그의 제조 방법
KR100324708B1 (ko) 반도체장치
KR100207969B1 (ko) 반도체 패키지
US6781240B2 (en) Semiconductor package with semiconductor chips stacked therein and method of making the package
US20030089983A1 (en) Ball grid array semiconductor package
KR20040089685A (ko) 스택 다이 반도체 장치
JPH09260527A (ja) チップキャリアおよびこれを用いた半導体装置
KR19990007268A (ko) 반도체 장치
CN213752691U (zh) 芯片封装结构、基板载板、芯片以及电子设备
JP4777692B2 (ja) 半導体装置
JP2907188B2 (ja) 半導体装置、半導体装置の実装方法、および半導体装置の製造方法
US5698904A (en) Packaging material for electronic components
US20020104684A1 (en) Tape circuit board and semiconductor chip package including the same
JPH08250835A (ja) 金属バンプを有するｌｓｉパッケージの実装方法
US20040224481A1 (en) Semiconductor devices, manufacturing methods therefor, circuit substrates and electronic devices
US7229857B2 (en) Method for producing a protection for chip edges and system for the protection of chip edges
JPH07335680A (ja) 回路基板及びその製造方法、並びに半導体装置のワイヤボンディング方法及び半導体装置の封止方法
KR20000047952A (ko) 볼 그리드 어레이 구조를 갖는 반도체 장치 및 그 제조 방법
KR20020057351A (ko) 볼 그리드 어레이 패키지와 그 실장 구조
KR100737217B1 (ko) 서브스트레이트리스 플립 칩 패키지와 이의 제조 방법
JP3825196B2 (ja) 電子回路装置
KR100367729B1 (ko) 멀티플 라인 그리드 어레이 패키지
KR20070016399A (ko) 글래스 기판을 사용하는 칩 온 글래스 패키지
KR20070019359A (ko) 밀봉 수지 주입용 개구부를 구비하는 양면 실장형 기판 및그를 이용하는 멀티 칩 패키지의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120521

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee