KR19990072170A - 반도체장치및그제조방법,회로기판및필름캐리어테이프 - Google Patents

반도체장치및그제조방법,회로기판및필름캐리어테이프 Download PDF

Info

Publication number
KR19990072170A
KR19990072170A KR1019980704524A KR19980704524A KR19990072170A KR 19990072170 A KR19990072170 A KR 19990072170A KR 1019980704524 A KR1019980704524 A KR 1019980704524A KR 19980704524 A KR19980704524 A KR 19980704524A KR 19990072170 A KR19990072170 A KR 19990072170A
Authority
KR
South Korea
Prior art keywords
connection
lead
carrier tape
plating
film carrier
Prior art date
Application number
KR1019980704524A
Other languages
English (en)
Other versions
KR100459968B1 (ko
Inventor
노부아키 하시모토
Original Assignee
야스카와 히데아키
세이코 엡슨 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 야스카와 히데아키, 세이코 엡슨 가부시키가이샤 filed Critical 야스카와 히데아키
Publication of KR19990072170A publication Critical patent/KR19990072170A/ko
Application granted granted Critical
Publication of KR100459968B1 publication Critical patent/KR100459968B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/86—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using tape automated bonding [TAB]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/241—Reinforcing the conductive pattern characterised by the electroplating method; means therefor, e.g. baths or apparatus

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

필름 캐리어 테이프를 사용하여 제조되며, 패키지 사이즈가 칩 사이즈에 근접한 반도체 장치에 있어서, 반도체 칩의 전극과의 접속부가 노출되지 않은 반도체 장치 및 그 제조 방법이다. 몰드재(36)의 충전 영역 내에 형성되어 반도체 칩(40)의 전극(42) 및 패드부(22)에 접합되는 접속 리드(24)와, 접속 리드(24)에 접속되는 도금 리드(26)와, 도금 리드(26)가 접속되는 도금 전극(28)을 갖고 모두가 도통한 상태로, 전기 도금을 실시하고, 접속부(29)를, 몰드재의 충전 영역 내에 들어갈 때까지 천공하고, 접속 리드(24)와 전극(42)을 접합하여, 몰드재(36)를 충전한다. 구멍(32)으로부터 노출되는 접속 리드(24)의 단면도 몰드재(36)로 피복되어 노출되지 않는다.

Description

반도체 장치 및 그 제조 방법, 회로 기판 및 필름 캐리어 테이프
반도체 장치의 고밀도 실장을 추구하면, 베어 칩(bare chip) 실장이 이상적이다. 그렇지만, 베어 칩 상태에서는 품질의 보증 및 취급이 어렵다. 그래서, 베어 칩을 패키지화 한 것의 패키지 사이즈가 베어 칩 사이즈에 가까운 패키지로서 CSP(Chip Sca1e/Size Package)가 개발되어 있다.
그리고 각종 형태로써 개발되어 있는 CSP형 반도체 장치 중에서, 1개의 형태로서, 반도체 칩의 능동면측에 플렉시블 기판이 형성되어 있고, 상기 플렉시블 기판에 복수의 외부 전극이 형성되어 있는 것이 있다. 상기 CSP형 반도체 장치에서는 외부 전극이 반도체 칩의 영역 내에 형성된다. 따라서, 예컨대 QFP(Quad Flat Pakage)나 TCP(Tape Carrier Pakage)와 같이, 패키지 본체의 측면으로부터 리드가 달아내고자 하는 소위「아웃터 리드」를 갖지 않는다.
또한, 플렉시블 기판을 사용한 CSP형 반도체 장치에 있어서, 예컨대, 국제 공개 WO 95/08856호 공보에 기재되어 있는 바와 같이, 반도체 칩의 능동면과 플렉시블 기판 사이에 수지를 주입하여, 열 스트레스의 흡수를 꾀하는 것도 공지되어 있다. 이 수지에 의해서, 반도체 칩의 전극의 접합부를 모두 피복하면, 전극의 부식을 방지할 수 있다.
또한, 반도체 칩을 플렉시블 기판에 장착할 때에, 필름 캐리어 테이프를 사용하면, 취급이 한층더 용이하게 되며, 양산성도 뛰어나다. 필름 캐리어 테이프를 사용하는 방식에 있어서는 반도체 칩의 수지 밀봉을 행하고 나서, 개개의 반도체 장치가 필름 캐리어로부터 절단된다.
여기서, 필름 캐리어 테이프에 형성되는 배선에는 금도금이 실시되어 있다. 금도금은 상기 도금(「전해 도금」이라고도 한다)의 방법에 의해 실시된다. 상기 도금법에 있어서는 배선의 모두를 도통시켜, 반도체 칩과의 장착 영역의 외측까지 배선을 인출하여 두는 것이 일반적이었다. 인출된 배선은 상기 도금을 위한 전극으로서 사용되었다. 또 종래에는 아웃터 리드가 존재하며, 그 아웃터 리드를 그대로 인출함으로써, 상기 도금용 배선으로서도 이용하고 있었다. 또한, 기존의 플렉시블 기판을 사용하는 경우에는 상기 도금용 도금 리드를 필요로 한다. 통상, 접속 리드와 직결하여 도금 리드는 형성되어 있고, 이 구조는 종래의 TCP에 사용되는 TAB (Tape Automated Boing)용 기판이 공지되어 있다.
그렇지만, 이 종전부터 존재하는 TAB용 기판을 그대로 사용하여 CSP형 반도체 장치에 적용하려고 한 경우에는 각 접속 리드가 그대로 각 도금 리드에 직결되어 있는 것에서, 통상 아웃터 리드라고 불리는 곳에서 절단하면 각 리드 단면이 패키지 단면에서 돌출하게 되고, 리드 단면부는 반드시 노출하게 된다. CSP형 반도체 장치에 있어서는 패키지 외형을 칩 사이즈에 가깝게 함으로써, 칩 외형과 패키지 외형과의 거리가 대단히 좁아진다. 따라서, 패키지화하여 반도체 칩을 보호한다고해도, 종래의 패키지에 비해, 보다 반도체 칩을 둘러싼 환경을 포함한 신뢰성 향상에 노력할 필요가 있다. 특히 전술의 종래 구조를 그대로 CSP형 반도체 장치에 사용한 경우, 리드의 절단면에서 반도체 칩의 전극까지의 거리가 대단히 짧은 것, 또한, 리드 단부는 아무것도 피복되지 않고 노출되는 구조인 것이기 때문에, 리드를 통해 전극의 부식이 쉽게 진행된다. 또한, 형성된 인접 리드간의 간격도 더욱 협피치화가 진행됨으로써, 노출된 절단면에 예를 들면, 도전성의 이물질이 개재하는 등에 의해 리드의 쇼트가 발생하여, 기능이 손상될 수도 있다.
한편, 필름 캐리어 테이프로부터 개개의 반도체 장치를 절단하고, 그 후에 수지를 주입하면, 이 문제를 피할 수 있다. 그러나, 이 경우에는 제각각으로 된 반도체 장치를 개별적으로 취급하지 않으면 안되며, 필름 캐리어 테이프를 사용한 방식의 장점을 살릴 수 없다.
본 발명은 상술된 바와 같은 과제를 해결하는 것이며, 그 목적은 필름 캐리어 테이프를 사용하여 제조되며, 패키지 사이즈가 칩 사이즈에 가까운 반도체 장치에 있어서, 반도체 칩의 신뢰성을 유지하기 위한 구조 및 그 제조 방법, 및 그 주변을 둘러싼 회로 기판이나, 필름 캐리어 테이프를 제공하는 것에 있다.
본 발명은 반도체 장치 및 그 제조 방법, 회로 기판 및 필름 캐리어 테이프에 관한 것으로서, 특히, 패키지 사이즈가 칩 사이즈에 가까운 반도체 장치 및 그 제조 방법, 회로 기판 및 필름 캐리어 테이프에 관한 것이다.
도 1은 본 실시예에 따른 반도체 장치의 제조 방법을 설명하는 도면.
도 2는 본 실시예에 따른 반도체 장치의 제조 방법을 설명하는 도면.
도 3은 본 실시예에 따른 반도체 장치의 제조 방법을 설명하는 도면.
도 4는 본 실시예에 따른 반도체 장치의 제조 방법을 설명하는 도면.
도 5는 본 실시예에 따른 반도체 장치의 제조 방법을 설명하는 도면.
도 6은 본 실시예에 따른 반도체 장치의 제조 방법을 설명하는 도면.
도 7은 본 실시예에 따른 반도체 장치의 제조 방법을 설명하는 도면.
도 8은 도 7의 VIII-VIII선 단면도.
도 9는 본 실시예의 변형예를 도시한 도면.
도 10은 본 실시예의 변형예를 게시한 도면.
도 11은 본 실시예를 적용하여 제조된 반도체 장치를 장착한 회로 기판을 도시한 도면.
본 발명에 따른 반도체 장치의 제조 방법은 복수의 접속 리드를 갖고, 각 접속 리드에 있어서 한쪽의 단부가 반도체 칩의 전극과의 접속에 사용되며, 다른 쪽 단부가 외부와의 접속에 사용되는 플렉시블 기판을 사용한 수지 밀봉형 반도체 장치의 제조 방법으로써, 필름 캐리어 테이프의 상기 플렉시블 기판에 상당하는 부위를 상기 반도체 칩의 윗쪽에, 또한, 상기 접속 리드의 상기 한쪽 및 상기 다른 쪽의 단부가 상기 반도체 칩의 영역내에 위치하도록 배치하는 제 1 공정과, 상기 제 1 공정 이후에, 상기 접속 리드의 상기 한쪽의 단부와 상기 반도체 칩의 전극을 접합하는 제 2 공정과, 상기 제 2 공정 이후에, 상기 접합된 전극을 포함한 상기 반도체 칩의 능동면과, 상기 접속 리드의 상기 한쪽의 단부를 포함하는 영역을 수지 밀봉하는 제 3 공정과, 상기 제 3 공정 이후에, 상기 필름 캐리어 테이프로부터 한조각을 잘라내는 제 4 공정을 포함한다.
여기서, 상기 제 4 공정은 상기 수지 밀봉된 영역의 외측에서 행해지는 것이바람직하다.
또한, 상기 제 1 공정 이전에, 상기 필름 캐리어 테이프를 형성하는 공정을 포함하여도 된다.
그리고, 상기 필름 캐리어 테이프를 형성하는 공정은 상기 수지 밀봉되어야 할 영역내에 형성되어 상기 전극 및 상기 외부를 전기적으로 접속하는 상기 복수의 접속 리드와, 어느 하나의 상기 접속 리드에 접속되어 수지 밀봉의 영역외까지 연장 형성되는 복수의 접속부와, 상기 접속부와 상기 수지 밀봉의 영역외에서 접속된 적어도 하나의 도금 리드와, 상기 도금 리드가 접속되는 도금 전극의 모두를 전기적으로 도통시킨 상태의 도통 패턴을 필름에 형성하는 공정과, 상기 도금 전극을 통해서 상기 도통 패턴에 상기 도금을 실시하는 공정과, 각각의 상기 접속부의 적어도 일부를 뚫는 공정을 포함하여도 된다.
이것에 의하면, 반도체 칩의 전극과 외부에 접합되는 접속 리드가, 수지 밀봉의 영역내에 형성된다. 따라서, 패키지 사이즈를 칩 사이즈에 근접하게 할 수 있다. 또한, 필름 캐리어 테이프를 사용하여 반도체 장치를 제조하기 때문에, 취급이 용이하게 된다.
접속 리드에 전기 도금을 실시했을 때에는 도금 리드 및 도금 전극이 사용된다. 즉, 접속 리드, 접속부, 도금 리드 및 도금 전극은 모두 도통시킨 상태로 되어
있기 때문에, 도금 전극을 통해서 접속 리드에 전기 도금을 실시할 수 있다.
또, 전기 도금을 하고자 하는 부분 이외는 레지스터로 피복하도록 하면, 도금 처리에 사용되는 도금재의 낭비를 줄일 수 있다. 여기서 말하는 도금을 하고자 하는 부분은 구체적으로는 접속 리드나 랜드 등에 해당한다.
여기서, 접속부의 적어도 일부는 수지 밀봉의 영역내에서 뚫어진다. 따라서, 수지 밀봉을 하면, 이 구멍냄에 의해 형성된 단면도 수지로 피복된다. 이것에 의해서, 이 단면으로부터의 접속 리드의 부식을 방지하며, 또한, 반도체 칩의 전극의 부식을 방지할 수 있다. 그리고, 고습도 환경에서도 뛰어난 패키지 성능을 갖게 되어 신뢰성이 향상된다.
또한, 수지 밀봉 영역의 외측에서, 필름 캐리어 테이프가 최종적인 형분리가 행하여지기 때문에, 최종 제품으로서의 반도체 장치의 외주에 수지가 밀려 나오지 않는다. 또한, 외형의 직선성을 유지할 수도 있다.
복수의 상기 접속부는 일괄해서 꿰뚫게 됨으로써 공정을 줄일 수 있다.
본 발명에 따른 필름 캐리어 테이프의 제조 방법은 밀봉될 예정의 영역내에 형성되어 반도체 칩의 전극 및 외부 전극에 접합되는 복수의 접속 리드와, 상기 접속 리드에 접속되어 상기 밀봉의 영역외까지 형성되는 적어도 하나의 도금 리드와, 이 도금 리드가 접속되는 도금 전극을 갖고 모두가 도통된 상태의 도통 패턴을, 필름에 형성하는 공정을 포함한다.
혹은, 본 발명에 따른 필름 캐리어 테이프의 제조 방법은 필름에 리드 구멍을 형성하는 공정과, 상기 필름의 상기 리드 구멍을 포함하는 영역상에 금속박을 형성하는 공정과, 상기 금속박으로부터 패드부, 접속 리드, 도금 리드, 도금 전극 및 접속부로 이루어진 도전 패턴을 형성하는 공정과, 상기 도금 전극을 통하여, 상기 도전 패턴에 도금 처리를 실시하는 공정과, 상기 접속부를 가공하여 배선 패턴을 형성하는 공정을 포함한다.
여기서, 상기 배선 패턴을 형성하는 공정은 상기 접속부를 뚫는 것으로써 행할 수도 있다.
또한, 복수의 상기 접속부를 일괄해서 뚫음으로써 공정수를 줄일 수 있다.
혹은 상기 천공은 각 접속부마다 대응하여 행할 수도 있다.
각 접속부는 원형 구멍으로써 천공하여도 된다.
혹은 상기 원형 구멍은 타원형을 이루며, 상기 타원형의 긴 직경 방향은 반도체 장치의 외측 주변을 형성하는 변과 대략 직교하는 방향을 향하여도 된다.
또한, 상기 도금 처리를 실시하는 공정 이전에, 상기 도전 패턴에 있어서의 상기 도금 처리가 행하여지는 영역을 제외한 영역에 보호막을 형성하여도 된다.
상기 보호막으로서 수지를 사용할 수도 있다.
상기 수지로서 솔더 레지스트를 사용하는 것도 가능하다.
본 발명에 따른 반도체 장치는 복수의 전극을 갖는 반도체 칩과, 상기 반도체 칩상에 있어서 상기 반도체 칩과 소정 거리를 두고 또한 서로 겹치도록 위치하는 플렉시블 기판과, 상기 반도체 칩과 상기 플렉시블 기판 사이에 위치하여 상기 반도체 칩의 상기 전극을 갖는 면을 밀봉하는 수지를 갖고, 상기 플렉시블 기판상에는 한쪽 단부가 상기 반도체 칩의 상기 전극에 접합됨과 동시에 다른 쪽 단부가 외부와의 접속에 사용되는 복수의 접속 리드를 갖고, 상기 접속 리드는 상기 한쪽 및 다른 쪽의 단부가 상기 수지로써 밀봉된 영역내에 위치하고 있고, 어느 하나의 단부는 상기 반도체 칩의 외측 주위 부근에 위치함과 동시에 측면부까지 상기 수지로써 완전히 피복된다.
여기서, 상기 플렉시블 기판에는 상기 접속 리드에 있어서의 상기 수지로써 완전히 피복되는 상기 단부가 위치하는 부위에, 원형 및 타원형 중의 어느 한편의 형상의 구멍이 형성되어도 된다.
본 발명에 따른 회로 기판은 상기 반도체 장치가, 베드부를 통해 전위적으로 접속되어 탑재되어진다.
본 발명에 따른 수지 밀봉형 반도체 장치에 사용되는 필름 캐리어 테이프는 수지 밀봉 되야 되는 영역내에 외부 전극이 형성된 패드부와, 수지 밀봉 되야 되는 영역내에 배치되어, 각각의 상기 외부 전극과 반도체 칩의 각 전극을 접속하는 복수의 접속 리드와, 수지 밀봉의 영역외에 형성되는 적어도 하나의 도금 리드 중의 어느 하나의 상기 접속 리드와 전기 도금 리드를 전기적으로 접속하는 복수의 접속부와, 상기 접속부에 형성되며, 상기 접속 리드와 전기 도금 리드의 전기적 절연을 도모하기 위한 적어도 하나의 구멍과, 전기 도금 리드가 접속되는 도금 전극을 갖고, 상기 패드부, 상기 접속 리드, 상기 도금 리드, 상기 접속부 및 상기 도금 전극에는 전기 도금이 실시되어 있다.
상기 구멍은 직사각형 구멍으로 이루어지며, 복수의 상기 접속부에 대하여 걸쳐 형성되어도 된다.
혹은, 복수의 상기 구멍이 형성되며, 각 구멍은 원형 또는 타원형 구멍으로 이루어지며, 각각의 상기 접속부에 대응하여 형성되어도 된다.
또는 상기 구멍은 타원형을 이루고, 상기 타원형 중의 긴 직경의 방향은 반도체 장치의 외측 주위를 형성하는 변과 대략 직교하는 방향을 향해도 된다.
이상과 같은 구멍을 형성함으로써, 접속부의 단면이 구멍에서 노출하여, 이 노출된 접속부의 단면은 수지 밀봉에 의해 피복된다. 이것에 의해, 접속부에서 접속 리드로의 부식을 방지할 수 있다.
이하, 본 발명의 적합한 실시예에 관해서 도면을 참조하여 설명한다.
도 1 내지 도 7은 본 실시예에 따른 반도체 장치의 제조 방법을 필름 캐리어 테이프의 제조 단계에서 설명하는 도면이다. 특히 도 1 내지 도 5에 있어서는 필름 캐리어 테이프의 제조 공정을 설명하는 것으로, 도 6 및 도 7의 공정은 도 1 내지 도 5의 공정에서 제조된 필름 캐리어 테이프와 반도체 칩을 본딩한 이후의 공정이고, 반드시 도 1 내지 도 5의 공정에 이어서 즉시(연속적으로)하지 않아도 된다.
먼저, 도 1에 도시된 바와 같이, 모재로 되는 필름(10)을 준비한다. 필름(10)은 폴리이미드나 폴리에스테르 등의 수지로 형성된 테이프 형상(길이가 긴 형상)인 것으로, 탑재되는 반도체 칩(도시하지 않음)의 크기에 따라서 폭이 결정된다. 이 필름(10)은 전기적으로 절연성을 갖음과 동시에 가요성을 갖는 재료가 적합하다.
상기 필름(10)에, 도 2에 도시된 바와 같이, 스프로켓(12) 및 리드 구멍(14)을 예를 들면, 블랭킹이나 레이저 가공이나 케미컬 엣칭 가공 등 주지의 구멍 개방 기술을 이용하여 형성한다. 리드 구멍(14)은 도 6에 도시된 바와 같이, 탑재되는 반도체 칩(40)의 전극(42)에 대응하는 영역에 형성된다. 즉, 리드 구멍(14)은 접속 리드(24)와 전극(42)의 본딩을 행하기 위해서 형성된다.
다음에, 필름(10)에 접착제를 도포해 두고, 전기적 도통이 도모되는 부재로서 금속박, 예를 들면, 그 일례로서 동박(16)을, 도시하지 않았지만 열롤러 등의 가열 및 가압 수단으로 가압 접촉하면서 접착한다. 도 3은 필름(10)에 동박(16)을 접착한 상태를 도시하고 있다.
그리고, 온식의 에칭을 행함으로써, 박형상의 동박(16)으로부터 도 4에 도시된 바와 같이 원하는 도통 패턴(20)을 형성한다.
도전 패턴(20)은 패드부(22), 접속 리드(24), 도금 리드(26), 도금 전극(28) 및 접속부(29)를 포함하며, 도전 패턴(20)의 단계에서는 모두가 전기적으로 도통한 상태로 되어 있다. 패드부(22)는 예를 들면, 땜납 볼 등의 범프를 형성하여 외부 전극을 구성하기 위한 것이다. 따라서, 패드부(22)는 평면적으로 보면 그 표면은 평탄형상이며, 또한 소정의 면적(통상, 접속 리드(24)보다 폭이 넓음)을 갖고 있다. 또, 패드부(22) 자체가 볼록형상으로 형성되어, 미리 범프로서의 기능을 갖고 있어도 된다. 또한, 패드부(22)는 반도체 장치 제조 후에 있어서도 도시된 바와 같이, 랜드 그대로의 상태여도 되고, 단지, 이 경우에는 실장되는 부재(실장 기판)측에, 땜납 등의 접합부재를 형성할 필요가 있다. 패드부(22)는 반도체 칩이 필름 캐리어 테이프에 탑재되었을 때(도 7을 참조)에, 반도체 칩(40)영역의 안쪽에서, 또한, 몰드재(36)에 의한 수지 밀봉의 영역내에 배치된다.
접속 리드(24)는 그 한쪽의 단부는 외부 전극을 형성하기 위한 패드부(22)에 접속되어 있고, 패드부(22)와 전기적 도통을 꾀하게 된다. 또, 패드부(22)에 비해 접속 리드(24)는 가늘게 형성되어 있다. 접속 리드(24)는 전기적 도통을 양호하게 꾀할 수 있을 정도의 폭이 확보되어 있으면 되고, 협 피치를 고려하면 필연적으로 패드부(22)보다도 가늘게 된다. 이것은 접속 리드(24) 뿐만 아니라, 접속 리드(24)의 연장상에 있는 접속부(29)에 있어서도 마찬가지이다. 또한, 접속 리드(24)의 다른 쪽 단부는 도 4에 도시된 바와 같이 리드 구멍(14)을 통과하고 있다(걸쳐 있음). 접속 리드(24)에 있어서의 상기 리드 구멍(14)내에 위치하는 부위로써 반도체 칩(40)의 전극(42)과 접속된다. 접속 리드(24)는 패드부(22)와 같이, 후술하는 몰드재(36)에 의한 수지 밀봉의 영역내(도 7참조)에 배치된다. 접속 리드(24)는 리드 구멍(14)의 도금 리드(26)측의 주변으로부터 도금 리드(26)까지의 구간을 잇는 접속부(29)를 통해도금 리드(26)와 전기적으로 접속되어 있다. 여기서, 도금 리드(26)는 수지 밀봉의 영역외에 위치하도록 형성되어 있다. 요컨대, 접속부(29)는 수지 밀봉의 영역내의 접속 리드(24)로부터, 수지 밀봉의 영역외의 도금 리드(26)에 이르기까지 형성되어 있다. 각각의 도금 리드(26)는 테이프형상 필름(10)의 긴쪽 방향으로 형성됨과 동시에, 도금 전극(28)에 접속되어 있다. 도금 전극(28)은 테이프형상 필름(10)의 긴쪽방향으로 형성되어 있다. 또, 도 4에 도시된 도통 패턴(20)의 양이웃에는 도시하지 않았지만, 도금 전극(28)에 접속된 동일의 도통 패턴이 연속하여 형성되어 있다.
다음에, 도금 전극(28)을 통해서, 전기 도금(전해 도금)방법에 의해서, 도전 패턴(20) 전체에 금 도금을 실시한다. 또, 도금 처리로서는 금도금 외에 주석이나 땜납에 의한 도금 처리로도 무방하다. 접합 등의 상황에 따라서 주지의 방법을 이용하면, 도 5에 도시된 바와 같이, 접속 리드(24)와 도금 리드(26) 간(즉, 리드 구멍(14)의 도금 리드측의 주변과 도금 리드(26) 간)에 위치하는 접속부(29)의 적어도 일부를 절삭하여, 도 4의 도전 패턴(20)으로부터 배선 패턴(회로 패턴)(30)을 형성한다. 절삭하는 방법은 기계적인 방법이든 화학적인 방법을 막론하고, 주지의 기술을 이용할 수 있다. 또한, 절삭되는 해당부는 완전히 천공하지 않아도, 예를 들면, 접속 리드(24)와 도금 리드(26)가 전기적으로 비도통 상태, 즉 접속 리드(24)만, 그 단부가 자유단으로 되면 무방하고, 해당 부분(해당하는 위치의 패턴)만을 하프 에칭 등으로 해도 된다. 바꿔 말하면, 베이스인 필름(10)은 반드시 완전히 제거하지 않아도 된다. 이렇게 해서, 소정의 회로가 형성된 장척형상의 필름 캐리어 테이프(34)를 얻게 된다. 또한, 배선 패턴(30)이 형성된 상태에 있어서는 접속부(29)에 있어서의 패드부(22)와 전기적으로 접속된 측, 즉 리드 구멍(14)과 구멍(32) 사이에 위치하는 배선도 포함시켜 접속 리드(24)라고 한다. 또, 배선 패턴(30)이 형성된 공정 이후에 있어서, 단지 접속 리드라고 한 경우에는 리드 구멍(14)과 구멍(32) 사이에 위치하는 배선도 포함하고 있다.
또, 접속부(29)를 천공하는 공정은 도금 처리 공정 이후이고, 반도체 칩(40)의 전극(42)에 대한 본딩 공정(도 6 참조) 이전에 행하여진다. 또한, 본 예에서는 접속부(29)를 뚫는 것으로써, 구멍(32)이 형성된다. 구멍(32)은 동도면에서는 가늘고 긴 직사각형 구멍이지만, 그 형상은 이것에 한정되지 않는다. 구멍(32)을 형성하는 한 쌍의 긴변 중의 한쪽은 도 7에 도시된 바와 같이, 수지 밀봉의 영역내에 위치하며, 다른 쪽은 수지 밀봉의 영역 외에 위치시킨다. 그리고, 뚫려진 접속부(29)의 단면은 구멍(32)을 형성하는 긴쪽변의 위치와 같은 면으로 되어 있고, 구멍(32) 안쪽에 있어서 그 단부는 노출되어 있다. 이 노출된 접속부(29)의 단면은 수지로써 피복된다. 즉, 구멍(32)은 원하는 회로를 형성하기 위해서 부가하고 접속부(29)의 노출 단면을 피복하기 위해서 형성되는 것이기도 하다.
다음에, 도 6에 도시된 바와 같이, 반도체 칩(40)의 윗쪽에 필름 캐리어 테이프(34)를 배치한다. 보다 자세하게는 필름 캐리어 테이프 중이라도 플렉시블 기판에 상당하는 부위가 반도체 칩(40)의 상방에서 위치 맞춤된다. 여기에서, 최종적으로 필름 캐리어 테이프(34)로부터 분리되어 반도체 장치 개개의 조각으로 되었을 때에, 기판으로서 남는 부위가 플렉시블 기판에 상당한다.
반도체 칩(40)의 전극(42)은 필름 캐리어 테이프(34)의 리드 구멍(14)을 대향하도록 배치된다. 사용되는 반도체 칩이 적정한 사이즈는 동도와 같이 리드 구멍의 안쪽을 형성하는 변을 초과한 위치에 반도체 칩 단부가 위치하는 것에서, 구멍(32)에 있어서의 리드 구멍(14)측의 주변에 이르기까지의 사이즈인 것이면, 그 사이즈는 관계없다. 또한, 반도체 칩(40)과 필름 캐리어 테이프(34) 사이에 소정 갭이 형성되도록 한다. 이 때, 반도체 칩(40)의 전극(42)상에, 접속 리드(24)가 배치되도록 위치 결정을 행한다. 그리고, 복수의 전극(42)과 복수의 접속 리드(24)를 일괄 또는 1개소씩 본딩한다. 본딩을 위해, 전극(42) 또는 접속 리드(24) 중의 어느 한쪽에 범프가 형성되는 것이 바람직하다.
또, 본 실시예에 있어서의 배선 패턴(30)의 형성 위치는 필름 캐리어 테이프(34)에 반도체 칩(40)이 배치되었을 때에, 필름의 반도체 칩이 서로 대향하는 면과는 반대측면에 형성되어 있다. 따라서, 배선 패턴(30)의 표면에 솔더 레지스트 등의 수지를 도포하여, 절연 및 보호를 꾀하는 것이 바람직하다. 또 전기 도금을 하고자 하는 부분 이외는 미리 상기 수지로 피복하도록 하는 것도 가능하다. 여기서 전기 도금을 하고자 하는 부분이란 구체적으로는 접속 리드나 랜드 등을 가리킨다. 이와 같이 하면, 불필요한 부분에 도금은 도포되지 않기 때문에, 도금 처리에 사용하는 도금재의 낭비를 절약할 수 있다. 혹은, 배선 패턴(30)을, 반도체 칩(40)측을 향해 필름 캐리어 테이프(34)를 배치하면, 솔더 레지스트 등의 도포를 생략할 수 있다.
다음에, 도 7에 도시된 바와 같이, 몰드재에 의해서 반도체 칩(40)을 밀봉한다. 또, 부호(36)가 몰드재의 위치하는 영역이다. 또한, 도 8은 도 7의 VIII-VIII선 단면도이다.
자세하게는 몰드재(36)는 리드 구멍(14)으로부터, 반도체 칩(40)과 필름 캐리어 테이프(34) 사이의 갭에 주입된다. 그리고, 몰드재(36)는 반도체 칩(40)의 전극을 피복한다.
또한, 필름 캐리어 테이프(34)의 구멍(32)에서 단부가 노출되는 접속부(29)의 단면(29a)(즉, 접속 리드의 단부)도 피복되도록, 몰드재(36)를 충전한다. 이렇게함으로써, 반도체 칩(40)의 전극(42)에 접속되는 접속부(29)의 단면(29a)(접속 리드의 단부)가 수지에 의해 피복되어 노출되지 않게 된다. 이것에 의해서, 접속부(29)측에서 접속 리드(24), 또한 반도체 칩(40)의 전극(42)에의 부식이 방지되어 절연도 꾀할 수 있기 때문에, 반도체 장치의 신뢰성이 향상된다.
이렇게 해서, 몰드재(36)에 의한 밀봉이 종료되면, 몰드재(36)의 위치하는 영역의 외측에서 모체가 되는 필름 캐리어 테이프(34)로부터 떼어낸다. 떼어낸 경우에, 일괄로 금형 분리를 행하여, 필름 캐리어 테이프(34)의 모체로부터, 패키지에 이용된 필름 캐리어 테이프(34) 부분(즉, 플렉시블 기판 부위)을 뚫는다. 천공된 위치에 관해서는 각 실시 양태를 고려할 수 있다. 예를 들면, 절단 위치를 구멍(32) 영역내에서, 또한 수지 밀봉된 영역보다도 외측으로 하면, 배선 패턴의 감는 방향(필름의 긴쪽 방향)에 관해서는 이미 가공되어 있고, 금회의 뚫는 공정시에 외적 부가가 걸리지 않는다.
한쪽, 구멍(32)의 또한 외측에서, 구멍에 걸리지 않는 위치에서 뚫는 것도 가능하다. 이와 같이, 구멍(32)을 노치되지 않도록 천공함으로써, 최종적인 반도체 장치의 외형이, 직선성을 갖게 된다. 이 경우에는 그 이후의 공정에서, 반도체 장치의 외형 인식이 용이하게 되는 이점이 있다.
다음에, 도 9 및 도 10은 상기 실시예의 변형예를 도시한 도면이고, 도 7의 부분 확대도에 대응한다.
도 9에 도시된 필름 캐리어 테이프(50)에 있어서, 개개의 접속부(52)가, 원형구멍(54)에 의해서 각각 천공되고, 도금 리드(56)로부터 절단되어 있다. 즉, 이 원형 구멍은 접속부(52)의 폭보다도 넓은 지름을 갖는다. 접속부(52)를 뚫는 공정은 도금 처리 공정 이후이고, 반도체 칩의 전극에 대한 본딩 공정 이전에 행하여진다. 원형을 선택한 이유는 수지의 유입성 및 밀착성을 고려한 것이다.
그리고, 일점쇄선(58)의 위치까지 수지 밀봉하여, 원형구멍(54)으로부터 노출되는 접속부(52)의 단면을 수지로써 피복하도록 한다. 그 후, 2점 쇄선(59)의 위치에서 최종적인 천공을 행하여, 반도체 장치를 얻을 수 있다.. 반도체 칩의 전극과 접속되어 있는 각 접속 리드의 단부는 수지로써 완전히 피복됨으로써, 이렇게 해서 얻어진 반도체 장치도, 상기 실시예와 같은 효과를 발휘한다.
또한, 도 10에 도시된 필름 캐리어 테이프(60)에 있어서는 개개의 접속부(62)가, 긴구멍(64)에 의해 각각 천공되고, 도금 리드(66)로부터 절단되어 있다. 긴구멍, 즉, 다시말하면 타원형이다. 그리고, 일점쇄선(68)의 위치까지 수지를 밀봉하여, 긴구멍(64)으로부터 노출되는 접속부(62)의 단면을 덮도록 한다. 그 후, 최종적인 천공을 행하는 위치는 긴구멍(64)의 안쪽의 2점 쇄선(69)의 위치이다. 요컨대, 최종적인 천공을 행하면, 긴구멍(64)이 노치된 형상으로 된다. 이렇게 해서, 반도체 장치를 얻을 수 있다. 또, 도 9 및 도 10에서의 최종적인 천공 위치(59, 69)는 이것으로 제한되지 않는다. 이 점은 이후에 설명한다.
도 10에서는 동도에 도시된 바와 같이 긴구멍의 긴 직경 방향은 패키지의 외측 주변을 형성하는 부근과 대략 직교 방향으로 형성되어 있고, 이와 같이 하면, 접속부의 계면은 도 9의 예에 비해 더욱 패키지의 외측 주변으로부터 인입된 지점에 위치한다. 따라서, 외기와 접하기 까지의 거리가 보다 증가함으로, 리드의 부식 방지 효과를 보다 높일 수 있다. 또한, 긴구멍으로 하면, 수지와의 접촉영역을 확대하는 것도 가능해지고, 수지와 기판의 접착 강도가 더욱 높여진다. 그 때, 긴구멍의 직경 방향을 패키지의 외측 주변을 형성하는 부근에 대하여 대략 직교 방향에 형성하였기 때문에, 인접 형성되는 접속 리드의 피치 간격을 협 피치에 대응할 수 있다. 단지, 어느 정도 피치의 제한이 느슨한 경우에는 긴구멍의 직경 방향을 걱정할 필요는 없고, 상기와 동일하게 패키지의 외측 주변을 형성하는 주변과 대략 직교 방향에 형성하여도 되고, 그 직행방향(즉, 패키지의 외측 주변을 형성하는 부근과 대략 평행 방향)에 형성하여도 지장이 없다.
또한 도 9 및 도 10에 있어서는 수지 밀봉 위치(58, 68)와, 최종적인 형분리(절단) 위치(59, 69)를 어긋나게 함으로써, 더욱 상세하게는 말하면, 패키지로서 보았을 때에 수지 밀봉 위치의 더욱 외측에 절단(천공)위치를 형성함으로써, 최종적인 반도체 장치의 외형이, 직선성을 갖게 된다. 그리고, 그 이후의 공정에 있어서, 반도체 장치의 외형 인식이 용이하게 된다. 또한 절단 공정으로써 수지 밀봉부에 손상을 주게될 염려가 없어진다.
한편, 반드시 수지 밀봉 위치와 절단(천공)위치와 어긋나게 해야만 하는 것이아니고, 동일하게 하여도 된다. 또한, 구멍내의 수지의 위치보다는 외측에서 또한 구멍내에 수용되는 위치에서 절단하여도 된다. 또, 천공 위치와 수지 밀봉 위치를 같게 하여도, 구멍내에서 수지의 인입된 형으로 굳이 천공할 필요는 없고, 수지 밀봉부의 최외형 직선형상으로 천공하면 된다. 어떻든간에, 각 접속 리드에 연결되는 각 접속부의 단부는 구멍(원형구멍, 긴구멍 등)이 형성되어 있고, 기판(필름 캐리어 테이프)의 단부에서는 인입된 위치에 형성되기 때문에, 접속부 단부는 수지로써 피복된 상태가 유지되어진다.
상기 실시예에 있어서, 도금 처리를 행할 때에, 전해 도금 이외에, 주지의 무전해 도금법을 사용하여도 된다. 또 필름 캐리어 테이프 자체도 본 예와 같이 도전 패턴, 접착제, 필름의 3층으로 이루어진 테이프에 한정되는 것이 아니고, 예를 들면, 전술의 구성으로부터 접착제가 제외된 2층의 테이프를 사용하여도 된다.
또, 상기 각 실시예에 있어서는 전극이 2변에 형성된 칩을 사용하였지만, 4변에 전극이 형성된 경우도 마찬가지로 적용 가능함은 말할 필요도 없다. 그 때에는 테이프의 4방향에 직사각형 구멍이 형성되어진다.
또한, 본 예에서는 외부 전극이 반도체 칩영역의 안쪽방향으로 인입되는, 소위 팬 인형을 설명하였지만, 팬 인형과 그 반대의 팬 아웃형을 융합시킴의 적용도 가능하다. 이 경우에는 팬 인형은 본 예를 사용하여 팬 아웃형은 종전의 기술을 사용하면 가능하다.
그리고, 도 11은 상기 실시예를 적용하여 제조된 반도체 장치(110)를 실장한 회로 기판(100)을 도시한다. 상세도는 도시하지 않았지만, 반도체 장치(110)의 패드부(22)와 회로 기판(100)상에 형성된 접속부(예를 들면, 랜드)가 전기적으로 접속되어 있다. 접속부재로서는 예를 들면, 주지의 땜납이 사용되고, 양자(반도체 장치(110)의 패드부와 회로기판(100)의 접속부) 사이에 개재시켜 접속을 꾀한다고 하는 것이다. 접속부재로서는 땜납 이외에도, 예를 들면, 이방성 도전 접착제를 이용하는 등, 각종 접속 수단을 이용하는 것이 가능하다.

Claims (22)

  1. 복수의 접속 리드를 갖고, 각 접속 리드에 있어서 한쪽 단부가 반도체 칩의 전극과의 접속에 사용되며, 다른 쪽 단부가 외부와의 접속에 사용되는 플렉시블 기판을 사용한 수지 밀봉형 반도체 장치의 제조 방법에 있어서,
    필름 캐리어 테이프의 상기 플렉시블 기판에 상당하는 부위를 상기 반도체 칩의 윗쪽에, 또한, 상기 접속 리드의 상기 한쪽 및 상기 다른 쪽의 단부가 상기 반도체 칩의 영역 내에 위치하도록 배치하는 제 1 공정과,
    상기 제 1 공정 이후에, 상기 접속 리드의 상기 한쪽 단부와 상기 반도체 칩의 전극을 접합하는 제 2 공정과,
    상기 제 2 공정 이후에, 상기 접합된 전극을 포함하는 상기 반도체 칩의 능동면과, 상기 접속 리드의 상기 한쪽 단부를 포함하는 영역을 수지 밀봉하는 제 3 공정과,
    상기 제 3 공정 이후에, 상기 필름 캐리어 테이프로부터 개개의 조각으로 떼어내는 제 4 공정을 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서, 상기 제 4 공정은 상기 수지 밀봉된 영역의 외측에서 행하여지는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서, 상기 제 1 공정 이전에, 상기 필름 캐리어 테이프를 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서, 상기 필름 캐리어 테이프를 형성하는 공정은 상기 수지 밀봉되어야 되는 영역 내에 형성되어 상기 전극 및 상기 외부를 전기적으로 접속하는 상기 복수의 접속 리드와, 어느 하나의 상기 접속 리드에 접속되어 수지 밀봉의 영역외까지 연장 형성되는 복수의 접속부와, 상기 접속부와 상기 수지 밀봉의 영역외에서 접속된 적어도 하나의 도금 리드와, 해당 도금 리드가 접속되는 도금 전극의 모두를 전기적으로 도통시킨 상태의 도통 패턴을 필름에 형성하는 공정과,
    상기 도금 전극을 통해서 상기 도통 패턴에 전기 도금을 실시하는 공정과, 각각의 상기 접속부의 적어도 일부를 천공하는 공정을 포함하는 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서, 복수의 상기 접속부를 일괄하여 천공하는 반도체 장치의 제조 방법.
  6. 필름 캐리어 테이프의 제조 방법에 있어서,
    밀봉될 예정 영역 내에 형성되어 반도체 칩의 전극 및 외부 전극에 접합되는 복수의 접속 리드와, 해당 접속 리드에 접속되어 상기 밀봉의 영역 외까지 형성되는 적어도 하나의 도금 리드와, 이 도금 리드가 접속되는 도금 전극을 갖고 모두가 도통한 상태의 도통 패턴을 필름에 형성하는 필름 캐리어 테이프의 제조 방법.
  7. 필름 캐리어 테이프의 제조 방법에 있어서,
    필름에 리드 구멍을 형성하는 공정과,
    상기 필름의 상기 리드 구멍을 포함하는 영역상에 금속박을 형성하는 공정과,
    상기 금속박으로부터 패드부, 접속 리드, 도금 리드, 도금 전극 및 접속부로 이루어진 도전 패턴을 형성하는 공정과,
    상기 도금 전극을 통해서, 상기 도전 패턴에 도금 처리를 실시하는 공정과, 상기 접속부를 가공하여 배선 패턴을 형성하는 공정을 포함하여 이루어진 필름 캐리어 테이프의 제조 방법.
  8. 제 7 항에 있어서, 상기 배선 패턴을 형성하는 공정은 상기 접속부를 천공함으로써 행해지는 필름 캐리어 테이프의 제조 방법.
  9. 제 8 항에 있어서, 복수의 상기 접속부가 일괄해서 천공되는 필름 캐리어 테이프의 제조 방법.
  10. 제 8 항에 있어서, 상기 천공은 각 접속부마다 대응하여 행해지는 필름 캐리어 테이프의 제조 방법.
  11. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서, 각 접속부는 원형 구멍에 의해서 천공되는 필름 캐리어 테이프의 제조 방법.
  12. 제 11 항에 있어서, 상기 원형 구멍은 타원형을 이루고, 상기 타원형의 긴 직경 방향은 반도체 장치의 외측 주변을 형성하는 부근과 대략 직교하는 방향을 향하게 되는 필름 캐리어 테이프의 제조 방법.
  13. 제 7 항에 있어서, 상기 도금 처리를 실시하는 공정 이전에, 상기 도전 패턴에 있어서의 상기 도금 처리가 행하여지는 영역을 제외한 영역에 보호막이 형성되는 필름 캐리어 테이프의 제조 방법.
  14. 제 13 항에 있어서, 상기 보호막으로서 수지가 이용되는 필름 캐리어 테이프의 제조 방법.
  15. 제 14 항에 있어서, 상기 수지로서 솔더 레지스트가 사용되는 필름 캐리어 테이프의 제조 방법.
  16. 복수의 전극을 갖는 반도체 칩과, 상기 반도체 칩상에 있어서 상기 반도체 칩과 소정 거리를 두고 또한 서로 겹치도록 위치하는 플렉시블 기판과, 상기 반도체 칩과 상기 플렉시블 기판 사이에 위치하여 상기 반도체 칩의 상기 전극을 갖는 면을 밀봉하는 수지를 갖고,
    상기 플렉시블 기판상에, 한쪽 단부가 상기 반도체 칩의 상기 전극에 접합 됨과 동시에 다른 쪽 단부 외부와의 접속에 이용되는 복수의 접속 리드를 갖고,
    상기 접속 리드는 상기 한쪽 및 다른 쪽 단부가 상기 수지로써 밀봉된 영역 내에 위치되어 있고, 어느 하나의 단부는 상기 반도체 칩의 외측 가장자리 부근에 위치함과 동시에 측면부까지 상기 수지로써 완전히 덮히는 반도체 장치.
  17. 제 16 항에 있어서, 상기 플렉시블 기판에는 상기 접속 리드에 있어서의 상기 수지로써 완전히 피복되는 상기 단부가 위치하는 부위에, 원형 및 타원형 중의 어느 하나가 한쪽의 형상의 구멍이 형성되어 이루어진 반도체 장치.
  18. 제 16 항 또는 제 17 항의 반도체 장치가 해당 반도체 장치의 베드부를 통해 전기적으로 접속되어 탑재된 회로 기판.
  19. 수지 밀봉형 반도체 장치에 사용되는 필름 캐리어 테이프에 있어서,
    수지 밀봉되어야 되는 영역내에서 외부 전극이 형성된 패드부와,
    수지 밀봉 되어야 되는 영역내에 배치되어, 각각의 상기 외부 전극과 반도체 칩의 각 전극을 접속하는 복수의 접속 리드와,
    수지 밀봉의 영역 외에 형성되는 적어도 하나의 도금 리드와,
    적어도 하나를 제외한 상기 접속 리드와 전기 도금 리드를 전기적으로 접속하는 복수의 접속부와,
    상기 제외된 접속 리드와 전기 도금 리드의 전기적 절연을 꾀하기 위한 적어도 하나의 구멍과,
    상기 도금 리드가 접속되는 도금 전극을 갖고,
    상기 패드부, 상기 접속 리드, 상기 도금 리드, 상기 접속부 및 상기 도금 전극에는 전기 도금이 실시되어 있는 필름 캐리어 테이프.
  20. 제 19 항에 있어서, 상기 구멍은 직사각형의 구멍으로 이루어지고, 복수의 상기 접속부에 대하여 걸쳐 형성되어진 필름 캐리어 테이프.
  21. 제 19 항에 있어서, 복수의 상기 구멍을 갖고, 각 구멍은 원형 또는 타원형의 구멍으로 이루어지고, 각각의 상기 접합부에 대응하여 형성되어 이루어진 필름 캐리어 테이프.
  22. 제 21 항에 있어서, 상기 구멍은 타원형을 이루며, 상기 타원형 중의 긴 직경 방향은 반도체 장치의 외측 가장자리를 형성하는 변과 대략 직교하는 방향을 향하게 되는 필름 캐리어 테이프.
KR10-1998-0704524A 1996-10-17 1997-09-29 반도체장치및그제조방법,회로기판및필름캐리어테이프 KR100459968B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP29753196 1996-10-17
JP96-297531 1996-10-17

Publications (2)

Publication Number Publication Date
KR19990072170A true KR19990072170A (ko) 1999-09-27
KR100459968B1 KR100459968B1 (ko) 2005-04-28

Family

ID=17847745

Family Applications (2)

Application Number Title Priority Date Filing Date
KR10-1998-0704524A KR100459968B1 (ko) 1996-10-17 1997-09-29 반도체장치및그제조방법,회로기판및필름캐리어테이프
KR10-1998-0704526A KR100496762B1 (ko) 1996-10-17 1997-10-08 필름캐리어테이프및반도체장치,이들의제조방법및회로기판

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR10-1998-0704526A KR100496762B1 (ko) 1996-10-17 1997-10-08 필름캐리어테이프및반도체장치,이들의제조방법및회로기판

Country Status (7)

Country Link
US (4) US6274405B1 (ko)
JP (2) JP3608205B2 (ko)
KR (2) KR100459968B1 (ko)
CN (3) CN1124644C (ko)
AU (2) AU4321997A (ko)
TW (2) TW358231B (ko)
WO (2) WO1998018161A1 (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3608205B2 (ja) * 1996-10-17 2005-01-05 セイコーエプソン株式会社 半導体装置及びその製造方法並びに回路基板
JP3584470B2 (ja) * 1996-10-22 2004-11-04 セイコーエプソン株式会社 フィルムキャリアテープの製造方法及び半導体装置の製造方法
JP3446825B2 (ja) * 1999-04-06 2003-09-16 沖電気工業株式会社 半導体装置およびその製造方法
JP3558921B2 (ja) * 1999-05-14 2004-08-25 シャープ株式会社 テープキャリア並びにテープキャリア型半導体装置の製造方法
JP3360723B2 (ja) * 1999-06-08 2002-12-24 日本電気株式会社 半導体素子のチップサイズパッケージ
JP3998878B2 (ja) * 1999-11-25 2007-10-31 シャープ株式会社 半導体装置、半導体装置の製造方法、およびパッケージの製造方法
US6576496B1 (en) 2000-08-21 2003-06-10 Micron Technology, Inc. Method and apparatus for encapsulating a multi-chip substrate array
JP3645511B2 (ja) * 2001-10-09 2005-05-11 株式会社ルネサステクノロジ 半導体装置の製造方法
US6674174B2 (en) * 2001-11-13 2004-01-06 Skyworks Solutions, Inc. Controlled impedance transmission lines in a redistribution layer
JP3726961B2 (ja) * 2002-06-26 2005-12-14 三井金属鉱業株式会社 Ｃｏｆフィルムキャリアテープ及びその製造方法
JP4039298B2 (ja) * 2003-04-08 2008-01-30 株式会社デンソー 樹脂封止型半導体装置およびその製造方法ならびに成形型
DE10318688A1 (de) * 2003-04-24 2004-11-25 W. C. Heraeus Gmbh & Co. Kg Verfahren zum Trennen der elektrischen Verbindungsknoten bei IC-Frames und Verfahren zur Herstellung eines elektronischen Bauteils sowie von Frames dafür
US7496961B2 (en) * 2003-10-15 2009-02-24 Intel Corporation Methods and apparatus to provide network traffic support and physical security support
JP3829939B2 (ja) * 2003-11-14 2006-10-04 セイコーエプソン株式会社 半導体装置の製造方法及び製造装置
DE102004012979B4 (de) * 2004-03-16 2009-05-20 Infineon Technologies Ag Kopplungssubstrat für Halbleiterbauteile, Anordnungen mit dem Kopplungssubstrat, Kopplungssubstratstreifen, Verfahren zur Herstellung dieser Gegenstände und Verfahren zur Herstellung eines Halbleitermoduls
JP2007150088A (ja) * 2005-11-29 2007-06-14 Matsushita Electric Ind Co Ltd 配線基板およびその製造方法
DE102005063272A1 (de) * 2005-12-30 2007-07-05 Robert Bosch Gmbh Flexible Leiterplatte und Kontaktierverfahren
TWI295845B (en) * 2006-02-22 2008-04-11 Advanced Semiconductor Eng Punch type substrate strip
DE102006031344A1 (de) * 2006-07-06 2008-01-10 Epcos Ag Elektrisches Bauelement mit einem Sensorelement, Verfahren zur Verkapselung eines Sensorelements und Verfahren zur Herstellung einer Plattenanordnung
CN101373748B (zh) * 2007-08-20 2011-06-15 宏茂微电子(上海)有限公司 晶圆级封装结构及其制作方法
JP4344766B2 (ja) * 2007-11-30 2009-10-14 シャープ株式会社 ソースドライバ、ソースドライバの製造方法、および液晶モジュール
US7989266B2 (en) * 2009-06-18 2011-08-02 Aptina Imaging Corporation Methods for separating individual semiconductor devices from a carrier
EP2757583A1 (en) * 2013-01-17 2014-07-23 Funai Electric Co., Ltd. Chip on film, and method of manufacture thereof
KR102413224B1 (ko) * 2015-10-01 2022-06-24 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광 소자, 발광 소자 제조방법 및 발광 모듈
JP7341942B2 (ja) * 2019-06-21 2023-09-11 旭化成株式会社 包装体及びその製造方法
CN112768368A (zh) * 2021-02-26 2021-05-07 艾极倍特(上海)半导体设备有限公司 一种半导体大功率器件封装设备的制造方法

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5414676A (en) 1977-07-06 1979-02-03 Hitachi Ltd Carrier tape and electronic parts using it
US5391915A (en) * 1978-11-20 1995-02-21 Hatachi, Ltd. Integrated circuit having reduced soft errors and reduced penetration of alkali impurities into the substrate
DE3686990T2 (de) * 1985-08-23 1993-04-22 Nippon Electric Co Verfahren zum herstellen einer halbleiteranordnung wobei ein filmtraegerband angewendet wird.
JPS6286737A (ja) 1985-10-11 1987-04-21 Seiko Epson Corp フエイスダウンボンデイング用基板
US5162896A (en) * 1987-06-02 1992-11-10 Kabushiki Kaisha Toshiba IC package for high-speed semiconductor integrated circuit device
JPS642330A (en) * 1987-06-25 1989-01-06 Nippon Mining Co Ltd Film carrier and manufacture thereof
JPH0793485B2 (ja) * 1988-05-16 1995-10-09 カシオ計算機株式会社 Ｉｃユニットの接続方法
JPH03169035A (ja) * 1989-11-28 1991-07-22 Nec Corp フィルムキャリヤーテープ
JP2525354Y2 (ja) 1990-01-31 1997-02-12 株式会社秩父富士 半導体装置
JPH03283440A (ja) 1990-03-30 1991-12-13 Toshiba Corp 半導体装置
DE69114217T2 (de) * 1990-08-22 1996-04-11 Nippon Electric Co Träger für filmmontierte Halbleiter-Vorrichtung.
JPH04330744A (ja) * 1990-09-14 1992-11-18 Mitsubishi Electric Corp 半導体装置の製造方法
US5521425A (en) * 1990-12-21 1996-05-28 Hewlett-Packard Company Tape automated bonded (TAB) circuit
JPH04260342A (ja) 1991-02-15 1992-09-16 Hitachi Ltd 半導体集積回路装置
JP2884271B2 (ja) 1991-06-27 1999-04-19 三井金属鉱業株式会社 両面ｔａｂの製造方法
JP2949969B2 (ja) 1991-11-12 1999-09-20 日本電気株式会社 フィルムキャリア半導体装置
JP2982450B2 (ja) * 1991-11-26 1999-11-22 日本電気株式会社 フィルムキャリア半導体装置及びその製造方法
JP2748759B2 (ja) 1992-01-06 1998-05-13 日本電気株式会社 フィルムキャリアテープの製造方法
JP2875122B2 (ja) * 1992-11-20 1999-03-24 株式会社東芝 リ−ド・キャリア
US5477611A (en) 1993-09-20 1995-12-26 Tessera, Inc. Method of forming interface between die and chip carrier
JP2674536B2 (ja) 1993-12-16 1997-11-12 日本電気株式会社 チップキャリア半導体装置及びその製造方法
JP2852178B2 (ja) * 1993-12-28 1999-01-27 日本電気株式会社 フィルムキャリアテープ
CN1117395C (zh) * 1994-03-18 2003-08-06 日立化成工业株式会社 半导体组件的制造方法及半导体组件
JP2647001B2 (ja) 1994-05-31 1997-08-27 日本電気株式会社 テープキャリアならびに半導体デバイスの実装構造およびその製造方法
JPH0817865A (ja) 1994-06-29 1996-01-19 Hitachi Ltd 半導体装置
JP3866777B2 (ja) 1994-08-29 2007-01-10 富士通株式会社 半導体装置及びその製造方法
KR960015869A (ko) * 1994-10-03 1996-05-22 반도체 칩과 일체화된 반도체 패키지 및 그 제조방법
US5748209A (en) * 1994-10-31 1998-05-05 Hewlett-Packard Company Thermal ink jet tab circuit having a plurality of trace groups wherein adjacent traces in each group are staggered
JPH08236586A (ja) * 1994-12-29 1996-09-13 Nitto Denko Corp 半導体装置及びその製造方法
KR100290993B1 (ko) 1995-06-13 2001-08-07 이사오 우치가사키 반도체장치,반도체탑재용배선기판및반도체장치의제조방법
JPH09260585A (ja) 1996-03-25 1997-10-03 Fuji Electric Co Ltd 平型半導体素子
JP2825084B2 (ja) * 1996-08-29 1998-11-18 日本電気株式会社 半導体装置およびその製造方法
JP3359824B2 (ja) 1996-10-08 2002-12-24 株式会社三井ハイテック Ｂｇａ型半導体装置の製造方法
JP3608205B2 (ja) * 1996-10-17 2005-01-05 セイコーエプソン株式会社 半導体装置及びその製造方法並びに回路基板
JPH10256318A (ja) * 1997-03-10 1998-09-25 Seiko Epson Corp 半導体装置、その製造方法及びその実装方法、これを実装した回路基板並びにフレキシブル基板及びその製造方法
US6002168A (en) * 1997-11-25 1999-12-14 Tessera, Inc. Microelectronic component with rigid interposer
JP3482850B2 (ja) * 1997-12-08 2004-01-06 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US6066512A (en) * 1998-01-12 2000-05-23 Seiko Epson Corporation Semiconductor device, method of fabricating the same, and electronic apparatus

Also Published As

Publication number Publication date
US20020110943A1 (en) 2002-08-15
KR19990072172A (ko) 1999-09-27
TW365694B (en) 1999-08-01
WO1998018161A1 (en) 1998-04-30
WO1998018162A1 (en) 1998-04-30
KR100496762B1 (ko) 2005-09-30
CN1126163C (zh) 2003-10-29
TW358231B (en) 1999-05-11
CN1516250A (zh) 2004-07-28
US6867068B2 (en) 2005-03-15
US6274405B1 (en) 2001-08-14
CN1206496A (zh) 1999-01-27
CN1272837C (zh) 2006-08-30
US6452257B2 (en) 2002-09-17
CN1206494A (zh) 1999-01-27
AU4471397A (en) 1998-05-15
KR100459968B1 (ko) 2005-04-28
US6262473B1 (en) 2001-07-17
CN1124644C (zh) 2003-10-15
JP3584469B2 (ja) 2004-11-04
JP3608205B2 (ja) 2005-01-05
US20010029062A1 (en) 2001-10-11
AU4321997A (en) 1998-05-15

Similar Documents

Publication Publication Date Title
KR100459968B1 (ko) 반도체장치및그제조방법,회로기판및필름캐리어테이프
US6013946A (en) Wire bond packages for semiconductor chips and related methods and assemblies
KR100250562B1 (ko) 반도체장치
KR100372466B1 (ko) 반도체 장치 및 그 제조 방법, 필름 캐리어 테이프, 회로 기판및 전자 기기ㅠ
US5382546A (en) Semiconductor device and method of fabricating same, as well as lead frame used therein and method of fabricating same
US6246117B1 (en) Semiconductor device comprised of a ball grid array and an insulating film with preformed land openings
JP2000216203A (ja) Ｂｇａ用テ―プキャリアおよびそれを用いた半導体装置
US6353259B1 (en) Process for producing BGA type semiconductor device, TAB tape for BGA type semiconductor device, and BGA type semiconductor device
JP2000243875A (ja) 半導体装置
CN211150512U (zh) 扇出型三维封装结构
JP3824076B2 (ja) フィルムキャリアテープの製造方法
JP2988286B2 (ja) Ｂｇａ型半導体装置及びその製造方法
KR100470144B1 (ko) 테이프회로기판및이를사용한칩크기의반도체칩패키지
JP4062445B2 (ja) 半導体装置の製造方法
KR100357883B1 (ko) 반도체장치및그제조방법
JP4178744B2 (ja) 半導体素子搭載用テープとそれを用いた半導体装置
JPS6143438A (ja) 半導体装置
JP3646663B2 (ja) 半導体装置の製造方法
JP3057194B2 (ja) 半導体パッケージの製造方法
JP3694949B2 (ja) 電子部品搭載用基板
JP3568458B2 (ja) 半導体装置
JP3921897B2 (ja) Ｂｇａ用配線テープの製造方法
CN118057910A (zh) 电路板结构及其制造方法
JPH1041427A (ja) 半導体装置及びその製造方法
JPH08316272A (ja) 半導体装置、その製造方法、及び半導体装置用フレキシブル基板

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121114

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20131018

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee