KR19980081645A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR19980081645A
KR19980081645A KR1019980014448A KR19980014448A KR19980081645A KR 19980081645 A KR19980081645 A KR 19980081645A KR 1019980014448 A KR1019980014448 A KR 1019980014448A KR 19980014448 A KR19980014448 A KR 19980014448A KR 19980081645 A KR19980081645 A KR 19980081645A
Authority
KR
South Korea
Prior art keywords
insulating film
interlayer insulating
film
layer
metal
Prior art date
Application number
KR1019980014448A
Other languages
English (en)
Other versions
KR100295240B1 (ko
Inventor
토요사와켄지
오노아쯔시
치카와야스노리
사카구치노부히사
나카무라나카에
나카타유키노리
Original Assignee
쯔지하루오
샤프가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 쯔지하루오, 샤프가부시끼가이샤 filed Critical 쯔지하루오
Publication of KR19980081645A publication Critical patent/KR19980081645A/ko
Application granted granted Critical
Publication of KR100295240B1 publication Critical patent/KR100295240B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/14104—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48624—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48717—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48724—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking
    • H01L2924/35121—Peeling or delaminating

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명에 관한 반도체장치는, 반도체기판에 제공되는 액티브 소자(1)와, 상기 액티브 소자를 피복하도록 형성되어 있는 층간 절연막(2)과, 상기 층간 절연막상에 제공되는 전극패드의 패드 메탈(3)과, 상기 액티브 소자상에, 상기층간 절연막을 통해 제공되어 있는, 상기 패드 메탈을 형성하기위한 배리어 메탈층(4)과, 상기 층간 절연막과 상기 배리어 메탈층과의 사이에, 상기배리어 메탈층과 밀착성이 높은 절연막(5)을 구비하고 있다. 이에 따라, 배리어 메탈층, 절연막, 층간 절연막의 3층의 밀착성이 확실히 증가하고, 본딩시 또는 본딩후에 전극패드에 외력이 가해진 경우에도, 배리어 메탈층이 그 하층으로부터 박리되는 것이 어렵게 된다. 이 때문에, 단차보상막의 파괴, 및 배리어 메탈층의 층간 절연막으로 부터의 박리를 방지함과 동시에, 염가로 양질이며 신뢰성이 높은 에어리어 패드(area pad) 구조의 반도체장치를 안정적으로 양산할 수 있다. 또한, 상기 반도체장치의 수율도 향상할 수 있다.

Description

반도체 장치
본 발명은, 예컨대 액정 드라이버 등에 이용되는 반도체 집적회로장치(이하,간단히 반도체장치라 함)에 관한 것으로, 특히 반도체장치의 전극패드 구조에 관한 것이다.
종래부터, 더블메탈구조의 반도체칩(반도체장치)가 양산되고 있으나, 이 종류의 반도체칩의 대부분은, 도 19에 도시한 바와 같이, 회로소자부 이외의 부분에 전극패드(70)를 갖는 구조로 되어있다.
즉, 실리콘 기판(51)상에는, 예컨대 저압 CVD 법(Chemical Vapor Deposition method)에 의해 형성되는 실리콘산화막(이하, CVD-실리콘산화막이라 함)(55)와 BPSG(boron phospho-silicate glass)가 이 순서로 적층되어 있고, 상기 BPSG막(56)상에, 배리어 메탈(58)과 1층째 메탈(59)이 배선재료로서 이 순서로 적층되어 있다.
상기 1층째 메탈(59)은, 실리콘이나 실리콘동을 함유하는 알루미늄합금 또는 알루미늄 등으로 구성된다. 그러나, 알루미늄계 배선만으로는, 포토레지스트 공정에서의 할레이션(halation), 열응력에 의한 응력 마이그레이션(stress migration) 등에 의해 신뢰성이 저하된다. 이 때문에, 1μm 이하에 대응하는 프로세스에서는, 티탄, 텅스텐, 또는 티탄-텅스텐 등의 고융점금속 및 그의 실리사이드, 고융점 금속 옥시니트라이드 등으로 이루어지는 배리어 메탈(58)상에 1층째 메탈(59)이 적층된다.
1층째 메탈(59)상에는, 일반적으로 제1 층간절연막(60a), 제2 층간절연막(60b), 제3 층간 절연막(60c)의 3층으로 구성되는 층간절연막(60)이 제공된다. 제1 층간절연막(60a) 및 제3 층간절연막(60c)은, 예컨대 실리콘산화막이나 질화실리콘막 등의 실리콘계의 막으로 이루어진다. 제2 층간절연막(60b)은, 1층째 메탈(59)의 배설에 의해 발생하는 단차를 편평하게 하는 SOG (Spin 0n Glass )등으로 이루어진다.
1층째 메탈(59)과 알루미늄합금 등으로 이루어지는 2층째 메탈(64)은, 층간 절연막(60)에 형성된 스루홀(throuh hole)에 의해, 배리어 메탈(63)을 통해 서로 밀착하는 구조로 되어있다. 즉, 1층째 메탈(59)과 2층째 메탈(64)간에는, 상기 양자를 절연하기 위한 층간절연막(60)은 존재하지 않는다.
층간절연막(60) 및 2층째 메탈(64)상에는, PSG(phospho-silicate glass) 또는 질화실리콘 등으로 이루어지는 패시베이션막(65a·65b)이 형성되어 있다. ILB (inner lead bonding)법에 의한 접합방식에서는, 동 도면에 도시한 바와 같이, 티탄-텅스텐 등의 고융점 금속으로 이루어지는 배리어 메탈(66)이, 상기 패시베이션막(65a·65b) 및 2층째 메탈(64)상에 형성되고, 배리어 메탈(66)상에 금범프(67)가 형성된다.
그런데, 최근, 도 20도에 도시한 바와 같이, 전기회로의 액티브 소자(50)상에 전극패드(70)를 형성한다, 소위 에어리어 패드 기술을 사용한 반도체칩이 양산되고 있다. 이 기술에 의하면, 액티브 소자(50)상에 전극패드(70)를 형성하기 때문에, 원래는 효과적으로 이용되고 있지 않는 패드 하방의 부분을 유효하게 이용할 수 있어, 칩의 축소화를 꾀할 수 있다. 또한, 전극패드(70)를 칩의 상부 등의 부분에도 배치할 수 있기 때문에, 반도체칩의 설계의 자유도를 증가시킬 수 있다. 이하, 이와 같은 종류의 반도체칩의 웨이퍼 제작공정에 대해, 도 20 및 도 21(a) 내지 도 21(d)에 따라 설명한다.
우선, 도 21(a)에 도시한 바외 같이, 실리콘 기판(51)에 실리콘산화막(52)을 형성하고, 상기 실리콘산화막(52)상에 도전층으로서, 폴리실리콘막(53)을 형성하여, 게이트전극을 제조한다. 다음, 도 21(b)에 도시한 바와 같이, 실리콘 기판(51)에 확산층(54a·54b)를 형성하고, 그 후, 저압 CVD법에 의해 CVD-실리콘산화막(55)을 형성한다.
이어서, 도 21(c)에 도시한 바와 같이, CVD-실리콘산화막(55)상에, 정상압으로 BPSG막(56)을 형성한 후, 상기 CVD-실리콘산화막(55) 및 BPSG막(56)을 포토에칭하여, 콘택트홀부(57a·57b)를 형성한다. 그 후, 스퍼터법에 의해, 티탄-텅스텐 등으로 이루어지는 배리어 메탈(58a·58b), 알루미늄-실리콘이나 알루미늄-동-실리콘 등의 알루미늄 합금막이나 알루미늄으로 이루어지는 메탈 배선으로서의 1층째 메탈(59a·59b)를 형성한 후, 드라이 에칭에 의해 상기 배리어 메탈(58a·58b) 및 1층째 메탈(59a·59b)을 필요한 배선형상으로 가공한다.
다음, 도 21(d)에 도시한 바와 같이, BPSG막(56) 및 1층째 메탈(59a·59b)상에, 실리콘산화막, 질화실리콘막 등으로 이루어지는 제1 층간절연막(60a), SOG 등으로 이루어지는 제2 층간절연막(60b), 실리콘산화막, 질화실리콘막 등으로 이루어지는 제3 층간절연막(60c)을 순차적층하여, 3층 구조의 층간절연막(60)을 형성한다.
이와 같이, 제2 층간절연막(60b)가 제1 층간절연막(60a)과 제3 층간절연막(60c)간에 제공되어 이들 3층이 층간절연막(60)을 구성하는 이유는, 반도체장치 제작시의 가열에 의해, 제2 층간절연막(60b)의 SOG 등으로부터 발생하는 수증기 등의 가스가 상층이나 하층으로 침입하지 않도록 하기 위한 것이다. 만약, SOG를 협지하도록 실리콘산화막이나 질화실리콘막이 형성되어 있지 않으면, 상기 가스에 의해「리크 불량」이 발생하는 경우가 있다.
또한, SOG에서 발생하는 가스를 차단하기 위해서는, 실리콘산화막보다도 가스차단성이 있는 질화실리콘막쪽이 양호하지만, 질화실리콘막으로 SOG를 협지한 경우, 가스압에 의해 층간절연막(60)이 팽창되어, 최악의 경우, 층간절연막(60)이 형성되지 않게 될 수도 있다.
계속해서, 층간절연막(60)에 스루홀을 형성한 후, 도 20에 도시한 바와 같이, 층간절연막(60)상에, 티탄-텅스텐 등으로 이루어지는 배리어 메탈(63), 및 알루미늄이나 알루미늄합금 등으로 이루어지는 2층째 메탈(64)을 패드 메탈 및 배선으로서 형성한다.
그 후, 2층째 메탈(64)상의 소정부위에 PSG나 질화실리콘막 등으로 이루어지는 패시베이션막(65a·65b)를, 본딩시에 손상되지 않도록 형성한다. 이 때, 도 22의 평면도에 도시한 바와 같이, 패시베이션막(65) (65a·65b)의 개구부의 에지(65c)(이하, 오프닝 에지라 함)를, 2층째 메탈(64)의 에지부(64a)로 부터 2.5∼10μm 정도 내측을 향해 위치되도록 형성한다. 와이어 본딩법에 의해 패드 메탈로서의 2층째 메탈(64)에 금 와이어나 알루미늄 합금선을 접속하는 경우는 본 공정에서 종료하고, 반도체칩의 웨이퍼가 완성된다.
한편, ILB법에 의한 접합방식을 쓰는 경우는, 티탄이나 티탄-텅스텐 등의 고융점 금속으로 이루어지는 배리어 메탈(66)을 스퍼터법으로 2층째 메탈(64) 및 패시베이션막(65a·65b)상에 형성하고, 그 후, 전기도금법에 의해 금범프(67)를 형성하여, 이너 리드(68)(도 23 참조)를 이 금범프(67)에 접합한다.
그런데, 종래의 에어리어 패드 구조의 반도체칩의 구성에서는, 와어어 본딩이나 ILB시의 본딩조건이 가혹한 경우, 또는 본딩후에 외력이 가해진 경우에, 도 23에 도시한 바와 같이, 전극패드(70) 하층부가 국부적인 충격을 받아 파괴됨과 동시에, 배리어 메탈(63)이 제3 층간절연막(60c)으로 부터 박리되는 오픈 불량이 발생하여, 최종적으로 전극패드(70)가 떨어져 「단선불량」이 발생하는 품질상의 큰 문제가 발생한다.
그 원인으로서는, SOG 같은 기계적으로 약한 물질로 이루어지는 제2 층간절연막(60b)가 전극패드(70) 하방에 존재하고, 또한 PSG 또는 BPSG 등으로 이루어지는 배리어 메탈(63)과, 티탄-텅스텐등의 고융점 금속으로 이루어지는 제3 층간절연막(60c)의 밀착성이 없는 점을 들 수 있다.
이와 같이, 종래의 반도체칩의 구성에서는, 본딩시에 있어서의 패드 하층부의 파괴나 패드부의 박리와 같은 불량의 발생을 방지하는 것이 충분하지 않다. 이 때문에, 상기 불량의 발생을 방지할 수 있는 구조를 갖는 반도체장치가 요망되고 있다.
본 발명은, 상기의 문제점을 해결하기 위해 이루어진 것으로, 그 목적은, 패드 하층부의 파괴 및 패드부의 박리를 방지할 수 있는 에어리어 패드 구조의 반도체장치를 제공하는 것이다.
본 발명에 관하는 반도체장치는, 상기의 과제를 해결하기위해서, 반도체기판에 설치되는 액티브 소자와,
상기 액티브 소자를 피복하도록 형성되어 있는 층간절연막과,
사익 층간절연막상에 설치되어 있는 전극패드의 패드 메탈과,
상기 액티브 소자상에, 상기 층간절연막을 통해 제공되어 있는, 상기 패드 메탈을 형성하기위한 배리어 메탈층과,
상기 층간절연막과 상기 배리어 메탈층간에, 상기배리어 메탈층과 밀착성이 높은 절연막을 구비하는 것을 특징으로 한다.
상기 구성에 의하면, 반도체기판의 액티브 소자상에, 층간절연막, 배리어 메탈층이 순차 적층되어 반도체장치가 구성됨에 따라, 배리어 메탈층과 밀착성이 높은 절연막이 상기 배리어 메탈층과 층간절연막간에 제공된다. 이 때문에, 배리어 메탈층, 절연막, 층간절연막의 3층의 밀착성이 확실히 증가한다. 그 결과, 예를들면, 전극패드에 있어서의 본딩시에 외력이 가해진 경우라도, 배리어 메탈층이 그 하층으로부터 박리되기 어렵게 된다.
따라서, 상기 구성에 의하면, 배리어 메탈층의 박리에 기인하여 「단선 불량」이 발생하는 것을 방지할 수 있다. 그 결과, 액티브 소자상에 전극패드를 형성하는 에어리어 패드 구조의 반도체장치를 안정적으로 양산함과 동시에, 염가로 품질, 신뢰성이 높은 반도체장치를 공급할 수 있다. 또한, 배리어 메탈층의 박리가 억제되기 때문에, 에어리어 패드구조의 반도체장치의 수율을 확실히 향상시킬 수 있다.
본 발명에 관한 다른 반도체장치는, 상기 과제를 해결하기 위해,
반도체기판상에 설치되어 있는, 메탈 배선을 갖는 액티브 소자와,
상기 액티브 소자를 피복하도록 형성되어 있는 층간절연막과,
상기 층간절연막상에 제공되는 전극패드의 패드 메탈과,
상기 액티브 소자상에, 상기 층간절연막을 통해 제공되어 있는, 상기 패드 메탈을 형성하기위한 배리어 메탈층을 구비함과 아울러,
상기 층간절연막은, 상기 메탈 배선의 단차를 보상하는 단차보상막을 적어도 갖고 있고,
상기 단차보상막은, 패드 메탈 하부에서만 제거되어 있는 것을 특징으로 하고 있다.
상기 구성에 의하면, 반도체기판의 액티브 소자상에, 기계적으로 약한 단차보상막을 갖는 층간절연막을 통해 배리어 메탈층을 형성함에 따라, 메탈 하부에서만, 본딩시의 응력에 의해서 파괴되기 쉬운 단차보상막이 완전히 제거되어 있다. 이 때문에, 메탈 배선의 단차는 보상되지 않지만, 패드 메탈 하부에서 단차보상막의 파괴가 발생하지 않는다
따라서, 단차보상막의 파괴에 기인한 배리어 메탈층의 하층으부터의 박리를 방지할 수 있다. 이에 따라, 액티브 소자상에 전극패드를 형성하는 에어리어 패드 구조의 반도체장치를 안정적으로 양산함과 동시에, 염가로 양질이며 신뢰성이 높은 반도체장치를 공급할 수 있다. 또한, 배리어 메탈층의 박리가 억제되기 때문에, 에어리어 패드(area pad) 구조의 반도체장치의 가공 수율을 확실히 향상시킬 수 있다. 또한, 상기 단차보상막은, 단차를 보상할 수 있는 최소한의 두께로 제공되는 구성이라도 좋다.
상기 각 구성을 갖는 반도체장치에서는, 패드 메탈상에, 상기 패드 메탈의 대부분을 피복하도록 패시베이션막이 제공되는 구성이라도 좋다.
상기 구성에 의하면, 본래는 패드 메탈의 일부를 피복하도록 형성되는 패시베이션막이 대부분을 피복하도록 형성된다. 이에 따라, 본딩시 또는 본딩후의 충격이나 응력 등에 의해, 패드 메탈의 하층부에 스트레스가 가해져, 배리어 메탈층이 그 하층으로부터 박리하려고 해도, 배리어 메탈층이 상기 패시베이션막으로 지지되어, 박리하기 어렵게 된다. 따라서, 상술한 바와 같이 패시베이션막을 제공함으로써, 배리어 메탈층의 하층부터의 박리를 확실히 감소시킬 수 있다.
본 발명의 다른 목적, 특징, 및 우수한 점은, 이하에 도시한 기재에 의해 충분히 인식될 것이다. 또한, 본 발명의 이점은, 첨부 도면을 참조한 다음 설명에 의해서 명백하게 될 것이다.
도 1는, 본 발명의 1 실시 형태의 반도체장치의 구성을 도시한 단면도이다.
도 2는, 배리어 메탈에 대해 밀착성이 높은 절연막이, 층간 절연막으로부터 발생하는 가스의 통과공으로 되는 슬릿을 구비하여 층간 절연막상에 형성된 구조의 반도체장치에 있어서의 전극패드 하부의 평면도이다.
도 3은, 상기 절연막에 슬릿이 형성되어 있지 않은 구조의 반도체장치에 있어서의 전극패드 하부의 평면도이다.
도 4 (a) 내지 도 4(f)는, 상기 반도체장치의 제조공정을 도시한 단면도이다.
도 5는, 본 발명의 다른 실시 형태에 있어서의 반도체장치의 구성을 도시한단면도이다.
도 6은, 반도체장치의 다른 구성을 도시한 단면도이다.
도 7은, 반도체장치의 또 다른 구성을 도시한 단면도이다.
도 8은, 본 발명의 또 다른 실시 형태에 있어서의 반도체장치의 구성을 도시한단면도이다.
도 9는, 상기 반도체장치의 전극패드 하부의 평면도이다.
도 10은, 본 발명의 또 다른 실시 형태에 있어서의 반도체장치의 구성을 도시한 단면도이다.
도 11(a) 내지 도 11(d)는, 도 10의 반도체장치의 제조공정을 도시한 단면도이다.
도 12(a) 내지 도 12(d)는, 도 10의 반도체장치의 제조공정을 도시한 단면도로서, 도 11(a) 내지 도 11(d)에 계속되는 도면이다.
도 13(a) 내지 도 13(c)는, 도 10의 반도체장치의 제조공정을 도시한 단면도로서, 도 12(a) 내지 도 12(d)에 계속되는 도면이다.
도 14는, 본 발명의 또 다른 실시 형태에 있어서의 반도체장치의 구성을 도시한 단면도이다.
도 15는, 본 발명의 또 다른 실시 형태에 있어서의 반도체장치의 구성을 도시한 단면도이다.
도 16도은, 도 15의 반도체장치의 다른 예를 도시한 단면도이다.
도 17은, 도 15의 반도체장치의 또 다른 예를 도시한 단면도이다.
도 18은, 도 15의 반도체장치의 또 다른 예를 도시한 단면도이다.
도 19는, 액티브 소자이외의 부분에 전극패드가 형성된 종래의 반도체장치의 구성을 도시한 단면도이다.
도 20은, 액티브 소자상에 전극패드가 형성된 종래의 반도체장치의 구성을 도시한 단면도이다.
도 21도(a) 내지 도 21(d)는, 상기 반도체장치의 제조공정을 도시한 단면도이다.
도 22는, 상기 반도체장치의 전극패드 하부의 평면도이다.
도 23은, 층간 절연막이 파괴된 상태 및 배리어 메탈이 층간 절연막으로부터 박리된 상태를 도시한 단면도이다.
〔실시 형태 1〕
본 발명의 1 실시 형태에 관해, 도면에 따라 설명하면 다음과 같다.
본 실시 형태에 있어서의 반도체칩(반도체장치)는, 도 1에 도시한 바와 같이, 확산층(4a·4b)를 포함하는 실리콘 기판(1)(반도체기판)에 실리콘산화막(2)이 형성되어 있고, 이 실리콘산화막(2)상에 게이트전극으로 되는 도전층으로서의 폴리실리콘막(3)이 형성되어 있다.
실리콘산화막(2)및 폴리실리콘막(3)상에는, 저압 CVD 법에 의해 형성되는 CVD-실리콘산화막(5)과, BPSG막(6)이 이 순서로 적층되어 있다. 이들 CVD-실리콘산화막(5) 및 BPSG막(6)에는 콘택트홀이 형성되어, 거기에 티탄-텅스텐 등으로 이루어지는 배리어 메탈(8a·8b), 알루미늄-실리콘 또는 알루미늄-동-실리콘 등의 알루미늄합금막이나 알루미늄으로 이루어지는 메탈 배선으로서의 1층째 메탈(9a·9b)가 형성되어 액티브 소자(20)가 구성된다.
또한, BPSG 막(6) 및 1층째 메탈(9a·9b) 상에는, 층간절연막(10)이 형성되어 있다. 이 층간절연막(10)은, 제1 층간절연막(10a), 제2 층간절연막(10b), 제3 층간절연막(10c)이 이 순서로 적층된 3층구조의 절연막이다.
제1 층간절연막(10a) 및 제3 층간절연막(10c)은, 실리콘산화막, 질화실리콘막, TEOS(tetra ethoxy silane), PSG(phospho-silicate glass), BPSG(boron phospho silicate), NSG(non-dope silicate glass)등의 실리콘을 함유한 막이다. 또한, 제2 층간절연막(10b)는, SOG법(Spin 0n Glass;SOG막) 등에 의해 형성되고, 1층째 메탈(9a·9b)에서 발생하는 단차를 보상하는 단차보상막으로서의 기능을 갖고 있다.
제1 층간절연막(10a)와 제3 층간절연막(10c)중, 일방이 예컨대 질화실리콘막으로 구성되고, 타방이 예컨대 실리콘산화막, TEOS 등으로 구성된 경우, 반도체장치제작시의 가열에 의해 SOG에서 발생하는 수증기등의 가스는, 질화실리콘막으로 차단되는 한편, 실리콘산화막이나 TEOS를 투과하여 사라진다. 그 결과, 수증기 등의 가스압으로 층간절연막(10)이 팽창하거나, 균열되는 것을 방지할 수 있다. 또한, 제1 층간절연막(10a) 및 제3 층간절연막(10c) 모두, 가스를 유출시킬수 있는 실리콘산화막, TEOS 등으로 구성되어도 좋다.
층간절연막(10)상에는, 전극패드(30)의 2층째 메탈(14)을 형성하기위한, 티탄-텅스텐등으로 이루어지는 배리어 메탈(13)(배리어 메탈층)이, 절연막(11)을 통해 제공되고, 상기 배리어 메탈(13)상에는, 알루미늄이나 알루미늄합금등으로 이루어지는 패드 메탈 및 배선으로서의 2층째 메탈(14)이 형성되어 있다.
상기 2층째 메탈(14) 등의 알루미늄계 배선은, 예컨대, 열응력에 의한 스트레스 마이그레이션(stress migration) 등에 의해 단선 등을 일으키기 쉽다. 이에 따라, 상기 알루미늄계 배선의 하층에, 티탄계화합물 등으로 이루어지는 배리어 메탈(13)을 형성하는 것이 특히 바람직하며, 이에 의해, 알루미늄계 배선의 신뢰성을 향상시킬 수 있다.
상기 절연막(11)은, 배리어 메탈(13)과 밀착성이 높은 예컨대 질화실리콘막으로 구성되어 있고, 예컨대 플라즈마 CVD 법에 의해 막두께 200∼600 nm으로 형성되어 있다. 상기 절연막(11)은, 도 2의 평면도로 도시한 바와 같이, 층간절연막(10)으로부터 발생하는 가스의 도피 통로로서의 슬릿(11a)를 갖고 있고, 2층째 메탈(14)보다 4μm 정도 넓게 형성되어 있다. 이와 같이 슬릿(11a)가 절연막(11)에 형성됨으로써, 상기 가스의 압력에 의해 층간절연막에 변형, 크랙, 팽창, 분할 등이 발생하는 것을 방지할 수 있어, 고품질의 반도체장치를 얻을 수 있다. 또, 절연막(11)에 상기와 같은 슬릿(11a)를 형성하지 않고, 도 3에 도시한 바와 같이, 2층째 메탈(14)의 전체면에 절연막(11)을 형성하더라도 거의 문제가 없다.
또한, 상기 절연막(11)은, 배리어 메탈(13)과 밀착성이 높은 절연막이면 되며, 상기 질화실리콘막 이외에도, 예컨대 실리콘산화막(SiO, SiO2), PSG, BPSG, NSG 등을 들 수 있다. 배리어 메탈(13)을 구성하는 티탄-텅스텐등은 산화하기 쉽기 때문, 절연막(11)으로서는, 특히 산소를 포함하지 않은 질화실리콘막이 바람직하다. 또한, 질화실리콘막은, 수분이 통과하기 어려운 치밀한 경질막이기 때문에, 절연막(11) 하부의 소자의 누출을 방지하는 효과도 있다.
2층째 메탈(14)상의 소정부위에는, PSG이나 질화실리콘막 등으로 이루어지는 패시베이션막(15a·15b)가 형성되어 있다. 본 실시 형태에서는, 도 2에 도시한 바와 같이, 패시베이션막(15a·15b)의 오프닝 윈도우 에지(15c)가, 2층째 메탈(14)의 에지부(14a)로 부터 예컨대 2.5∼10μm 정도 내측에 형성되어 있다.
이에 따라, 2층째 메탈(14)및 패시베이션막(15a·15b) 상에는, 티탄이나 티탄-텅스텐 등의 고융점 금속으로 이루어지는 배리어 메탈(16)이 형성되고, 이 배리어 메탈(16)상에, 이너 리드(도시하지 않음)와 전기적으로 접속되는 금 범프(17)가 형성되어 있다. 또, 와이어 본딩법을 사용하는 경우에는, 패드 메탈로서의 2층째 메탈(14)에 금 와이어나 알루미늄합금선이 접합된다. 이와 같이 하여, 전극 패드(30)가 형성된다.
다음, 본 실시 형태의 반도체칩의 제조방법에 대해서, 도 4(a) 내지 도 4(f)에 따라 설명한다. 또, 도 4(d)에 도시한 공정까지는 종래와 동일한다.
즉, 도 4(a)에 도시한 바와 같이, 실리콘 기판(1)에 실리콘산화막(2)을 형성한 후, 상기 실리콘산화막(2)상에 폴리실리콘막(3)을 형성하여, 게이트전극을 제조한다. 다음, 도 4(b)에 도시한 바와 같이, 실리콘 기판(1)에 확산층(4a·4b)를 형성한 후, 저압 CVD법에 의해 CVD-실리콘산화막(5)을 형성한다. 계속해서, 도4(c)에 도시한 바와 같이, CVD-실리콘산화막(5)상에, 정상압으로 BPSG막(6)을 형성한 후, 상기 CVD-실리콘 산화막(5) 및 BPSG막(6)을 포토에칭하여, 콘택트홀부(7a·7b)를 형성한다.
그 후, 스퍼터법에 의해, 티탄-텅스텐 등으로 이루어지는 배리어 메탈(8a·8 b), 알루미늄-실리콘이나 알루미늄-동-실리콘 등의 알루미늄합금막이나 알루미늄으로 이루어지는 메탈 배선으로서의 1층째 메탈(9a·9b)를 형성한 후, 드라이 에칭에 의해 상기 배리어 메탈(8a·8b) 및 1층째 메탈(9a·9b)를 필요한 배선 형상으로 가공한다.
다음, 도 4(d)에 도시한 바와 같이, BPSG막(6) 및 1층째 메탈(9a·9b)상에, 층간절연막(10)을 형성한다. 즉, BPSG막(6) 및 1층째 메탈(9a·9b)상에, 실리콘 산화막 등으로 이루어지는 제1 층간절연막(10a)를, 제2 층간절연막(10b)를 형성하기 전의 단계에서 예컨대 플라즈마 CVD법에 의해 형성한다. 계속해서, 상기 제1 층간절연막(10a)상에, SOG 등으로 이루어지는 제2 층간절연막(10b)를, 예컨대 스핀 코트법에 의해 1회 또는 2회로 나누어 형성한다. 또한, 상기 제2 층간절연막(10b)상에, 실리콘산화막 등으로 이루어지는 제3 층간절연막(10c)을, 예컨대 플라즈마 CVD법에 의해 형성한다.
그 후, 본 실시 형태에서는, 도 4(e)에 도시한 바와 같이, 제3 층간절연막(10c)상에, 배리어 메탈(13)과 밀착성이 높은 예컨대 질화실리콘막으로 이루어지는 절연막(11)을 플라즈마 CVD법에 의해 패드부분 및 패드주변에 형성한다.
다음, 도 4(f)에 도시한 바와 같이, 층간절연막(10) 및 절연막(11)에 스루홀(12)를 형성한 후, 티탄-텅스텐등으로 이루어지는 배리어 메탈(13), 및 알루미늄이나 알루미늄합금 등으로 이루어지는 2층째 메탈(14)을 패드 메탈 및 배선으로서 형성한다.
그 후, 2층째 메탈(14)상의 소정 부위에 PSG나 질화실리콘막 등으로 이루어지는 패시베이션막(15a·15b)를 형성한다. 이에 따라, 와이어 본딩법에 의해 패드 메탈로서의 2층째 메탈(14)에 금 와이어나 알루미늄합금선을 접속하는 경우에는 본 공정에서 종료하여, 반도체칩의 웨이퍼가 완성된다.
한편, ILB 법에 의한 접합방식을 사용하는 경우에는, 도 1에 도시한 바와 같이, 티탄이나 티탄-텅스텐 등의 고융점 금속으로 이루어지는 배리어 메탈(16)을, 스퍼터법으로 2층째 메탈(14) 및 패시베이션막(15a·15b)상에 형성하고, 그 후, 배리어 메탈(16)상에 전기도금법에 의해 금범프(17)를 형성하여, 이너 리드(도시하지 않음)을 이 금범프(17)에 접합한다.
상기 구성에 의하면, 배리어 메탈(13)은, 이 배리어 메탈(13)과 밀착성이 높은 절연막(11)을 통해 층간절연막(10)상에 제공되기 때문에, 배리어 메탈(13), 절연막(11), 층간절연막(10)의 3층의 밀착성이 확실히 증가한다. 이에 따라, 예컨대 전극패드(30)에 있어서의 본딩시에 외력이 가해진 경우에도, 배리어 메탈(13)이 그 하층으로부터 박리되기가 어렵게 된다. 실제로, 전극패드부(30) 박리되어 오픈 불량으로 되는 것은 전무했다.
따라서, 상기 구성에 의하면, 배리어 메탈(13)의 박리에 기인하여 「단선불량」이 발생하는 것을 방지할 수 있다. 그 결과, 액티브 소자(20)상에 전극패드(30)를 형성하는 에어리어 패드 구조의 반도체장치를 안정적으로 양산할 수 있음과 동시에, 염가로 품질, 신뢰성이 높은 반도체장치를 공급할 수 있다. 또한, 「오픈 불량」이 방지되기 때문에, 에어리어 패드구조의 반도체장치의 가공 수율을 확실히 향상시킬 수 있다.
이상과 같이, 본 발명에 관한 반도체장치는, 반도체기판의 액티브 소자상에, 전극패드의 패드 메탈을 형성하기 위한 배리어 메탈층이 층간절연막을 통해 제공된 반도체장치에 있어서, 상기 층간절연막과 상기 배리어 메탈층 사이에, 상기 배리어 메탈층과 밀착성이 높은 절연막이 제공되는 구성으로 되어 있다.
이에 따라, 상기 구성에 의하면, 반도체기판의 액티브 소자상에, 층간절연막과, 전극패드의 패드 메탈을 형성하기위한 배리어 메탈층이 순차 적층되어 반도체장치가 구성된다.
여기에서, 배리어 메탈층은, 상기 배리어 메탈층과 밀착성이 높은 절연막을 통해 층간절연막상에 제공되기때문에, 배리어 메탈층, 절연막, 층간절연막의 3층의 밀착성이 확실히 증가한다. 이에 따라, 예컨대 전극패드에 있어서의 본딩시에 외력이 가해진 경우라도, 배리어 메탈층이 그 하층으로부터 박리되기가 어렵게 된다.
따라서, 상기 구성에 의하면, 배리어 메탈층의 박리에 기인하여 단선불량이 발생하는 것을 방지할 수가 있다. 그 결과, 액티브 소자상에 전극패드를 형성하는 에어리어 패드구조의 반도체장치를 안정적으로 양산할 수 있음과 동시에, 염가로 품질, 신뢰성이 높은 반도체장치를 공급할 수 있다. 또한, 배리어 메탈층의 박리가 억제되기때문에, 에어리어 패드 구조의 반도체장치의 가공의 수율을 확실히 향상시킬 수 있다.
본 발명에 관한 반도체장치는, 상기 구성에 부가하여, 상기 절연막은 질화실리콘막인 것이 바람직하다.
상기 구성에 의하면, 질화실리콘막으로 이루어지는 절연막이 배리어 메탈층에 밀착하면, 상기 질화실리콘막은 산소를 포함하지 않기 때문에, 상기 배리어 메탈층의 산화가 매우 억제된다. 따라서, 배리어 메탈층과 절연막을 보다 확실히 밀착시킬 수 있다. 또한, 질화실리콘막은, 수분이 통과하기 어려운 치밀한 경질막이기 때문에, 절연막 하부의 액티브 소자의 누출불량도 방지할 수 있다. 이 질화실리콘막은, 플라즈마 CVD법에 의해 형성되면, 양호한 절연막으로서 형성할 수 있기때문에 바람직하다.
또한, 상기 배리어 메탈은, 티탄계화합물로 이루어지면, 상기 배리어 메탈의 상층에 형성되어 있는 알루미늄계 배선의 신뢰성을 보다 향상시킬 수 있기 때문에 바람직하다. 특히, 상기 배리어 메탈은, 티탄-텅스텐 등으로 이루어지는 것이 보다 바람직하다.
본 발명에 관한 반도체장치는, 상기 구성에 부가하여, 상기 절연막이, 상기 층간절연막으로부터 발생하는 가스를 통과시키는 슬릿을 구비하는 것이 바람직하다.
상기 구성에 의하면, 반도체장치의 제작시의 가열에 의해 층간절연막으로부터 발생하는 수증기등의 가스가, 절연막에 제공된 슬릿을 통해 외부에 방출된다. 따라서, 상기 가스의 압력에 의해 층간절연막에 변형, 크랙, 팽창, 분할 등이 발생하는 것을 방지할 수 있어, 고품질의 반도체장치를 얻을 수 있다.
본 발명에 관한 반도체장치는, 상기 구성에 부가하여, 상기 층간절연막이, 3층구조로 되고, 상기 3층중 제1층과 제3층이 실리콘을 함유하는 절연막이고, 제2층이 단차보상막으로 되어있다. 여기에서, 상기 층간절연막은, 특히, 질화실리콘막, SOG, 실리콘산화막을 이 순서로 적층한 3층 구조의 절연막인 것이 바람직하다.
상기 구성에 의하면, 상기 층간절연막이, SOG를 포함하여 구성되기때문에, 층간절연막의 하부에 형성된 단차를 이 SOG로 보상할 수 있다. 또한, SOG가 질화실리콘막 및 실리콘산화막으로 협지된 구조로 되기 때문에, 반도체장치 제작시의 가열에 의해 SOG에서 발생하는 수증기 등의 가스는, 질화실리콘막으로 차단되는 한편, 실리콘산화막을 투과하여 사라진다. 그 결과, 수증기등의 가스압으로 층간절연막이 팽창되거나, 깨어지기나 하는 것을 방지할 수 있다.
또한, 상기 층간절연막은, TEOS, SOG, TEOS를 이 순서로 적층한 3층 구조의 절연막이라도 좋다.
상기 구성에 의하면, 상기 층간절연막이, SOG를 포함하여 구성되어 있기 때문에, 층간절연막의 하부에 형성된 단차를 이 SOG로 보상할 수 있다. 또한, 반도체장치 제작시의 가열에 의해 SOG에서 발생하는 수증기등의 가스는, SOG를 협지하고 있는 TEOS를 투과하여 방출된다. 그 결과, 수증기등의 가스압으로 층간절연막이 부풀거나, 깨어지는 것을 방지할 수 있다.
〔실시 형태 2〕
본 발명의 다른 실시 형태에 관해, 도면에 따라 설명하면 이하와 같다. 설명의 편의상, 실시 형태 1에 사용한 부재와 동일한 기능을 갖는 부재에는 동일한 부재번호를 부기하고, 그 설명을 생략한다.
도 5에 도시한 바와 같이, 본 실시 형태에 있어서의 반도체칩은, 도 1에 도시한 반도체칩에 있어서, 제3 층간절연막(10c)상에 절연막(11)을 형성하지않고, 제2 층간절연막(10b)를, 2층째 메탈(14) 하부에서만 제거한 구조로 되어있다.
이와 같은 구조의 반도체칩의 제조 방법은 이하와 같다. 즉, 실시 형태 1과완전히 동일하게 하여 도 4(c)의 공정까지 행한 후, 플라즈마 CVD법에 의해, 실리콘산화막, 질화실리콘막, 또는 TEOS 등의 실리콘을 함유하는 제1 층간절연막(1Oa)를 형성하고, 계속해서, 스핀 코트법에 의해, 1층째 메탈(9a·9b)의 단차를 보상하고, 층간절연막(10) 표면을 평탄하게 하기위해 SOG 등으로 이루어지는 제2 층간절연막(10b)를 1회 또는 2회로 나누어 형성한다.
다음, 2층째 메탈(14) 하부에 존재하는 제2 층간절연막(10b)를, 에칭에 의해서 2층째 메탈(14)의 영역보다 4μm 넓게 완전히 제거한다. 그 후, 플라즈마 CVD 법에 의해 실리콘산화막이나 질화실리콘막 등의 실리콘계의 막으로 이루어지는 제3 층간절연막(10c)을 형성한다. 또한, 이후의 공정에 대해서는, 실시 형태 1과 완전히 동일하다(단, 절연막(11)을 형성하는 공정을 제외한다).
이와 같은 구조로 함으로써, 전극패드(30)부분에 있어서만 단차가 발생하게 되나, 이 단차는 1μm 정도밖에 안되며, 이 단차에 의한 단선 등의 문제는 발생하지 않았다. 또한, 단차 형상이 전극패드(30)표면에도 나타나나, 본딩에는 영향이 없었다.
또한, 상술한 바와 같이 2층째 메탈(14) 하부에서만, 제2 층간절연막(10b)를 완전히 제거하는 대신에, 도 6에 도시한 바와 같이, 1층째 메탈(9a·9b)의 단차를 보상할 수 있는 최소한의 두께로 제2 층간절연막(10b)를 형성하도록 해도 좋다. 이 경우, 제1 층간절연막(10a) 상에 제2 층간절연막(10b)를 형성한 뒤, 제1 층간절연막(10a)의 최상부가 나타나는 곳까지 제2 층간절연막(10b)를 50∼60nm 정도 라이트 에칭(light etching)하면 된다.
이와 같은 구조에서는, 1층째 메탈(9a·9b)의 최상부의 위에는 제2 층간절연막(10b)가 존재하지 않고, 1층째 메탈(9a·9b) 사이에만 제2 층간절연막(10b)이 남기때문에, 실시 형태 1과 동일하게, 1층째 메탈(9a·9b)의 단차도 없어져, 층간절연막(10) 표면을 평탄하게 형성할 수 있다. 결과적으로, 이와 같은 구조에 있어서도, 본딩후의 외력으로 2층째 메탈(14) 하부가 파괴되지는 않았다. 따라서, 2층째 메탈(14) 하층부의 단차보상과 파괴방지를 동시에 달성할 수 있었다.
또한, 도 7에 도시한 바와 같이, 상술한 구성과 실시 형태 1의 구성을 조합한 반도체칩을 구성해도 좋다. 즉, 제3 층간절연막(10c) 상에 배리어 메탈(13)과 밀착성이 높은 절연막(11)을 제공하고, 또한, 2층째 메탈(14) 하부에서만, 제2 층간절연막(10b)를 제거한 구조의 반도체칩을 구성해도 좋다.
이 경우, 예컨대 범프형성품으로 ILB 조건(온도560℃, 하중60g/범프, 본딩 시간 1초)을 가혹하게 하거나, 또는, 이너 리드를 10μm 이상 비키어 금범프(17)와 접속함으로써, 금범프(17)에 강하게 응력을 가하더라도, 2층째 메탈(14) 하부에 충격은 가해지지 않았다.
또한, 특히 도시는 하지않지만, 제3 층간절연막(10c) 상에 배리어 메탈(13)과 밀착성이 높은 절연막(11)을 제공하고, 또한, 1층째 메탈(9a·9b)의 단차를 보상할 수 있는 최소한의 두께로 제2 층간절연막(10b)를 형성해도 좋다.
이상과 같이, 본 발명에 관한 반도체장치는, 반도체기판상에 메탈 배선을 갖는 액티브 소자가 제공되어, 상기 액티브 소자상에, 전극패드의 패드 메탈을 형성하기위한 배리어 메탈층이 층간절연막을 통해 제공된 반도체장치에 있어서, 상기 층간절연막은, 상기 메탈 배선의 단차를 보상하는 단차보상막을 적어도 구비하며, 상기 단차 보상막은, 패드 메탈하부에서만 제거되어 있는 구성이다.
상기 구성에 의하면, 반도체기판의 액티브 소자상에는, 기계적으로 약한 단차보상막을 갖는 층간절연막을 통해, 전극패드의 패드 메탈을 형성하기위한 배리어 메탈층이 형성되어 있다.
여기에서, 패드 메탈하부에서만, 본래 본딩시의 응력에 의해 파괴되기 쉬운 단차보상막이 완전히 제거되기 때문에, 메탈 배선의 단차는 보상되지 않지만, 패드 메탈 하부에서 단차보상막의 파괴는 발생하지 않는다.
따라서, 상기 구성에 의하면, 단차보상막의 파괴에 기인한 배리어 메탈층의 하층으로 부터의 박리를 방지할 수 있다. 이에 따라, 액티브 소자상에 전극패드를 형성하는 에어리어 패드 구조의 반도체장치를 안정적으로 양산함과 동시에, 염가로 품질, 신뢰성이 높은 반도체장치를 공급할 수 있다. 또한, 배리어 메탈층의 박리가 억제되기 때문에, 에어리어 패드구조의 반도체장치의 가공 수율을 확실히 향상시킬 수 있다.
또한, 본 발명에 관한 반도체장치는, 이상과같이, 반도체기판상에 메탈 배선을 갖는 액티브 소자가 제공되고, 상기 액티브 소자상에, 전극 패드의 패드 메탈을 형성하기 위한 배리어 메탈층이 층간절연막을 통해 제공된 반도체장치에 있어서, 상기 층간절연막은, 상기 메탈 배선의 단차를 보상하는 단차보상막을 적어도 구비하며, 상기 단차보상막은, 상기 메탈 배선의 단차를 보상할 수 있는 최소한의 두께로 제공되는 구성으로 해도 좋다.
상기 구성에 의하면, 반도체기판의 액티브 소자상에는, 단차보상막을 갖는 층간절연막을 통해, 전극패드의 패드 메탈을 형성하기위한 배리어 메탈층이 형성되어 있다.
여기에서, 패드 메탈 하층부의 단차보상막이, 메탈 배선의 단차보상을 행하는데 필요한 최소한의 두께로 제공되기 때문에, 메탈 배선의 단차를 보상함과 아울러, 본래는 충격등에 의해 파괴되기 쉬운 단차보상막의 파괴 정도를 경감할 수 있다. 즉, 패드 메탈 하층부의 파괴방지와 단차보상을 동시에 달성할 수 있다.
따라서, 상기 구성에 의하면, 액티브 소자상에 전극패드를 형성하는 에어리어 패드 구조의 반도체장치를 안정적으로 양산할 수 있음과 동시에, 염가로 품질, 신뢰성이 높은 반도체장치를 공급할 수 있다. 또한, 배리어 메탈층의 박리가 억제되기 때문에, 에어리어 패드 구조의 반도체장치의 가공의 수율을 확실히 향상시킬 수 있다.
〔실시 형태 3〕
본 발명의 다른 실시 형태에 관해, 도면에 따라 설명하면 이하와 같다. 설명의 편의상, 실시 형태 1 및 2에 사용한 부재와 동일한 기능을 갖는 부재에는 동일한 부재번호를 부기하고, 그 설명을 생략한다.
도 8에 도시한 바와 같이, 본 실시 형태에서는, 본래는 2층째 메탈(14)의 일부를 피복하도록 형성되는 패시베이션막(15a·15b)를, 2층째 메탈(14)의 대부분을 피복하도록 형성하여, 본딩시 또는 본딩후의 응력을 완화시키도록 하고 있다. 기티의 구성에 있어서는, 절연막(11)을 제공하는 것을 제외하고 실시 형태 1과 완전히 동일하다.
이 경우, 도 9에 도시한 바와 같이, 2층째 메탈(14)의 사이즈는 50μm×100μm이기 때문에, 패시베이션막(15)(15a·15b)은, 오프닝 윈도우 에지(15c)가 40μm×30μm의 사이즈로 되도록, 2층째 메탈(14)의 대부분을 피복하여 형성되어 있다.
상기 구성에 의하면, 본딩시의 충격이나 응력등에 의해, 2층째 메탈(14)의 하층부에 응력이 가해져, 배리어 메탈(13)이 그 하층으로부터 박리하려고 해도, 배리어 메탈(13)이 상기 패시베이션막(15)으로 지지되어, 박리가 어렵게 된다. 따라서, 상기 구성에 의하면, 2층째 메탈(14)의 대부분을 피복하도록 패시베이션막(15)을 제공함으로써, 2층째 메탈(14)의 하층으로 부터의 박리를 확실히 감소시킬 수 있다.
또한, 이와 같이 패시베이션막(15a·15b)를 2층째 메탈(14)의 대부분을 피복하도록 형성하는 본 실시 형태의 구성은, 실시 형태 1 및 2에도 물론 적용할 수 있다.
이상과 같이, 본 발명에 관한 반도체장치는, 상기 패드 메탈상에, 상기 패드 메탈의 대부분을 피복하도록 패시베이션막이 제공되는 구성이다.
따라서, 상기 구성에 의하면, 본래는 패드 메탈의 일부를 피복하도록 형성되는 패시베이션막이, 패드 메탈의 대부분을 피복하도록 형성된다. 이에 따라, 본딩시 또는 본딩후의 충격이나 응력등에 의해, 패드 메탈의 하층부에 응력이 가해져, 배리어 메탈층이 그 하층으로부터 박리하려고 해도, 배리어 메탈층이 상기 패시베이션막에 의해 지지되어, 박리가 어렵게 된다. 따라서, 상술한 바와 같이 패시베이션막을 제공함으로써, 배리어 메탈층의 하층으로 부터의 박리를 확실히 감소시킬 수 있다.
〔실시 형태 4〕
본 발명의 다른 실시 형태에 관해, 도면에 따라 설명하면 이하와 같다.
또, 설명의 편의상, 실시 형태 1 내지 3에 사용한 부재와 동일한 기능을 갖는 부재에는 동일한 부재번호를 부기하고, 그 설명을 생략한다.
도 l0에 도시한 바와 같이, 본 실시 형태에서는, 패드 메탈인 2층째 메탈(14)과 1층째 메탈(9a·9b)간에 5층 구조의 층간절연막(40)을 형성하고, 이에 의해, ILB시 또는 ILB 후의 환경시험에 있어서도 높은 신뢰성을 유지할 수 있도록 하고 있다. 그외의 구성에 있어서는, 상기 5층구조의 층간절연막(40)을 제공하는 것을 제외하고 실시 형태 1과 완전히 동일하다.
상기 5층구조의 층간절연막(이하, 5층구조 절연막이라 함)(40)의 1층째(1층째 절연막(40a)은, 질화실리콘막 또는 실리콘산화막으로 이루어진다. 2층째(2층째 절연막(40b)은 SOG 막으로 이루어지며, 1층째 절연막(40a)의 일부가 노출하도록 제거되어 있다. 3층째(3층째 절연막(40c)은 1층째 절연막(40a)과 동일하게 질화실리콘막 또는 실리콘산화막으로 이루어진다. 4층째(4층째 절연막(40d)은 2층째와 같이 SOG막으로 이루어지고, 3층째 절연막(40c)의 일부 또는 대부분이 노출되도록 되어 있다. 5층째(5층째 절연막(40e)은 1층째 절연막(40a)나 3층째 절연막(40c)과 같이 질화실리콘막 또는 실리콘산화막으로 이루어진다.
상기 5층구조 절연막(40)의 형성 방법에 관해 설명한다. 우선, 도 11(a)에 도시한 바와 같이, 실리콘 기판(1)상에 실리콘산화막(2), 폴리실리콘막(3)으로 이루어지는 게이트전극, 확산층(4a·4b), 배리어 메탈(8a·8b), 및 1층째 메탈(9a·9 b)의 형성을 행한다.
다음, 도 11(b)에 도시한 바와 같이, 1층째 메탈(9a·9b) 상에 질화실리콘막 또는 실리콘산화막으로 이루어지는 1층째 절연막(40a)를 형성한다. 성막 방법으로서는 특별히 한정되지 않지만 CVD법등을 사용하는 것이 바람직하다. 상기 1층째 절연막(40a)의 막두께는 200 nm∼600 nm의 범위내인 것이 바람직하다.
다음, 도 11(c)에 도시한 바와 같이, 1층째 절연막(40a) 상에 2층째 절연막(40b)으로서의 SOG막을 스핀코트법에 의해 형성한다. 이 2층째 절연막(40b)(SOG 막)의 두께는 300 nm∼800 nm의 범위내인 것이 바람직하기 때문에, 본 실시 형태에서는, 스핀코트법을 2회 행함으로써 SOG 막을 형성한다.
다음, 도 11(d)에 도시한 바와 같이, 형성된 2층째 절연막(40b)를 에칭한다. 이에 따라 전체적으로 2층째 절연막(40b)의 막두께가 감소하며, 특히, 1층째 메탈(9a·9b)상의 2층째 절연막(40a)가 완전히 제거되어, 1층째 절연막(40a)가 이 부분만 노출된다. 또, 1층째 메탈(9a·9b)간에는 2층째 절연막(40b)는 잔존한다. 또한, SOG막 형성후의 에칭은, 본 실시 형태에서는, 드라이 에칭에 의해 행하였으나, 특별히 한정되는 것이 아니고, 기계적인 연마에 의한 에칭법 등이라도 상관없다.
다음, 도 12(a)에 도시한 바와 같이, 2층째 절연막(40b) 상에 3층째 절연막(40c)으로서, 1층째 절연막(40a)과 같이, 질화실리콘막 또는 실리콘산화막을 형성한다. 이 3층째 절연막(40c)의 막두께도 1층째 절연막(40a)와 같이 200 nm∼600 nm의 범위내에 있다. 이 3층째 절연막(40c)은, 1층째 메탈(9a·9b) 상에 형성되어 2층째 절연막(40b)으로 피복되지 않은 1층째 절연막(40a)와 직접접촉하게 된다.
다음, 도 12(b)에 도시한 바와 같이, 3층째 절연막(40c) 상에 4층째 절연막(40d)으로서의 SOG막을 스핀코트법에 의해 형성한다. 이 4층째 절연막(40d)(SOG 막)의 두께는 300 nm 정도인 것이 바람직하다. 이에 따라, 2층째 절연막(40b)과 같이, 스핀코트를 2회 행하여 형성할 필요가 없고, 1회의 스핀코트에 의해 형성할 수 있다.
다음, 도 12 (c)에 도시한 바와 같이, 4층째 절연막(40d) 인 SOG 막을 에칭한다. 이 때, SOG 막은 거의 모두 제거하는 것이 바람직하다. 예를 들면, 도 12 (c)에 도시한 바와 같이 1층째 메탈(9a·9b) 사이에 SOG 막이 잔존해도 좋으나, 거의 모두 제거하는 것이 바람직하다. 이 상태에서는, 적어도 1층째 메탈(9a·9b) 상에 형성되어 있는 3층째 절연막(40c)이 거의 완전히 노출하도록 되어 있다.
또한, 이 때의 에칭은, 4층째 절연막(40d)인 SOG 막은 물론, 3층째 절연막(40c)의 질화실리콘막 또는 실리콘산화막에 대하여도 행해지는 것이 바람직하다. 이에 의해, 4층째 절연막(40d)를 형성한 후의 평탄성이 한층 향상된다.
다음, 도 l2(d)에 도시한 바와 같이, 3층째 절연막(40c) 및 4층째 절연막(40d)상에 5층째 절연막(40e)으로서, 1층째 절연막(40a) 및 3층째 절연막(40c)과 동일하게, 질화실리콘막 또는 실리콘산화막을 형성한다. 이 5층째 절연막(40e)의 막두께도 200 nm∼600 nm의 범위내에 있다. 상기 4층째 절연막(40d)는, 상술한 바와 같이, 거의 모두 제거되는 것이 바람직하기 때문에, 상기 5층째 절연막(40e)는 그 대부분이 3층째 절연막(40c)와 직접접촉하도록 되어 있다.
다음, 도 13(a)에 도시한 바와 같이, 상기 1층째 메탈(9b) 상의 5층구조 절연막(40)의 일부에 콘택트홀을 형성하여, 1층째 메탈(9b)의 일부를 노출시킨다. 또한, 상기 콘택트홀을 통해 1층째 메탈(9b)와 접촉하도록, 패드 메탈인 2층째 메탈(14)을 형성한다. 다음, 도 13(b)에 도시한 바와 같이, 2층째 메탈(14)을 피복하도록 패시베이션막(15)(15a·15b)을 형성하여 패드부를 오픈시킨다.
최후로, 도 13(c)에 도시한 바와 같이, 상기 패드부에 티탄-텅스텐 등으로 이루어지는 배리어 메탈(16)을 형성하여, 금도금에 의해 금범프(17)를 형성한다. 이에 의해, 본 실시 형태에 있어서의 5층구조 절연막(40)을 갖는 반도체장치를 얻을 수 있게 된다.
상기 5층구조 절연막(40)을 갖는 반도체장치애서는, 기계적으로 약한 SOG 막이 1층째 메탈(9a·9b)에만 잔존한다. 이 때문에, ILB시의 외력이 금범프(17)를 통해서 5층구조 절연막(40)에 전달하게 되어도, 이 외력에 의한 작용이 SOG 막에 집중적으로 발생하지 않는다. 그 결과, 5층구조 절연막(40)은 기계적으로 대단히 안정된 구조를 갖게 된다. 또한, 본 실시 형태의 구조에서도 금범프(17) 하방의 1층째 메탈(9a·9b)간의 거리가 100μm 이상인 경우는, 5층구조 절연막(40)의 기계적 강도는 저하하는 경향을 보인다.
여기에서, 상기 1층째 절연막(40a), 3층째 절연막(40c), 및 5층째 각 절연막(40e)으로서는, 질화실리콘막 또는 실리콘산화막을 들수 있고, 또한, 상기 실리콘산화막으로서는, NSG나 PSG 등을 들수 있다. 본 실시 형태에서는, 이들 절연막중에서도, 질화실리콘막을 사용하는 것이 바람직하다. 이는, 흡습 후의 내누설성에 관해 고려할때 , 질화실리콘막이 특히 양호한 성질을 나타내기 때문이다.
이상과 같이, 본 발명에 관한 반도체장치는, 알루미늄이나 알루미늄합금으로 이루어지는 1층째 메탈과 패드 메탈부의 사이에 5층구조의 층간절연막을 형성하고 있는 구성이다.
이에 따라, 상기 구성에 의하면, 기계적으로 약한 SOG 막이 1층째 메탈의 사이에만 잔존한다. 이 때문에, ILB시의 외력이 범프를 통해서 층간절연막에 전달하게 되어도, 이 외력에 의한 작용이 SOG 막에 집중하여 발생하지 않는다. 또한, 상기 5층구조의 층간절연막은 단차보상막을 겸하며, 구조적으로도 안정하고, 또한, 패드 메탈과의 밀착성도 우수하다.
그 결과, 본딩시 또는 본딩후에 전극패드에 외력이 가해진 경우라도, 배리어 메탈층이 그 하층으로부터 박리되기 어렵게 된다. 이 때문에, 구조적으로 안정하고, 염가로서 양질이며 또한 신뢰성이 높은 에어리어 패드 구조의 반도체장치를 안정적으로 양산할 수 있다.
〔실시 형태 5〕
본 발명의 다른 실시 형태에 관해, 도면에 따라 설명하면 이하와 같다. 설명의 편의상, 실시 형태 1 내지 4에 사용한 부재와 동일한 기능을 갖는 부재에는 동일한 부재번호를 부기 하고, 그 설명을 생략한다.
도 14에 도시한 바와 같이, 본 실시 형태에서는, 상기 실시 형태 4에 있어서의 5층구조의 층간절연막(40)의 구조를 간략화한 것으로, 2층째 메탈(14)과 1층째 메탈(9a·9b)간에 3층구조의 층간절연막(이하, 3층구조 절연막이라 함)(41)을 형성한 구성으로 되어있다. 기타의 구성에 대해서는, 실시 형태 4와 완전히 동일하다.
본 실시 형태에서는, 상기 실시 형태 4에 있어서, 도 12(b)·12(c)에 도시한바와 같은 4층째 절연막(40d)인 SOG 막의 형성 및 에칭과, 도 12(d)에 도시한 바와 같은 5층째 절연막(40e)인 질화실리콘막 또는 실리콘산화막의 형성을 생략하고 있는 구성으로 되어있다.
구체적으로 설명하면, 1층째 절연막(40a)는, 질화실리콘막 또는 실리콘산화막으로 이루어진다. 2층째 절연막(40b)는 SOG 막으로 이루어지고, 1층째 메탈(9 a·9b)상의 1층째 절연막(40a)가 노출하도록 일부제거되어 있다. 3층째 절연막(40c)은 1층째 절연막(40a)와 같이 질화실리콘막 또는 실리콘산화막으로 이루어지진다. 즉, 상기 3층구조 절연막(41)은, 실시 형태 4와 같이, 질화실리콘막 또는 실리콘산화막에 의해 SOG 막이 협지된 구조로 되어 있다.
상기 구조에서는, 실시 형태 4와 같이, 층간절연막이 5층구조가 아니라 3층구조이기 때문에, 층간절연막의 기계적 안정성은 약간 떨어질 염려가 있다. 그러나, 4층째 절연막(40d)의 형성 및 에칭과, 5층째 절연막(40e)의 형성을 생략할 수 있기 때문에, 제조공정을 간소화함과 동시에, 제조비용을 절감할 수 있다.
이상과 같이, 본 발명에 관한 반도체장치는, 알루미늄이나 알루미늄합금으로 이루어지는 1층째 메탈과 패드 메탈과의 사이에 3층구조의 층간절연막을 형성하고 있는 구성이다.
따라서, 상기 구성에 의하면, ILB시의 외력이 범프를 통해 층간절연막에 전달하게 되어도, 이 외력에 의한 작용이 SOG 막에 집중하여 발생하지 않고, 층간절연막을 안정된 구조로 함과 동시에, 제조공정의 간소화 및 제조비용의 절감을 꾀할 수 있다.
〔실시 형태 6〕
본 발명의 다른 실시 형태에 관해, 도면에 따라 설명하면 이하와 같다. 설명의 편의상, 실시 형태 1 내지 5에 사용한 부재와 동일한 기능을 갖는 부재에는 동일한 부재번호를 부기하고, 그 설명을 생략한다.
도 15에 도시한 바와 같이, 본 실시 형태에서는, 상기 실시 형태 1 내지 5에 설명한 2층의 메탈 배선(액티브 소자의 메탈 배선 및 패드 메탈)에 부가하여, 이들 각 메탈 배선 사이에, 층간절연막을 통해 별도의 메탈 배선이 형성되어 있는 구성이다.
구체적으로 설명하면, 액티브 소자의 메탈 배선인 1층째 메탈(9a·9b)와, 전극패드의 메탈 배선인 패드 메탈(3층째 메탈(19)과의 사이에, 메탈 배선으로서 2층째 메탈(14b·14c·14d)이 형성되어 있다. 또한, 이 2층째 메탈 배선(14b·14c·14d)를 협지하도록 5층구조 절연막(40·40)이 형성되어 있다.
구체적으로 설명하면, 1층째 메탈(9a·9b)와 2층째 메탈(14b·14c·14d)간에, 하부 층간절연막(42)으로서 5층구조 절연막(40)이 형성되어 있다. 1층째 메탈(9b)와 2층째 메탈(14b)은 하부구조 절연막(42)에 형성된 콘택트홀을 통해 접촉하고 있다.
또한, 2층째 메탈(14b·14c·14d)와 3층째 메탈(19)간에, 상부 층간절연막(43)으로서 5층구조 절연막(40)이 형성되어 있다. 2층째 메탈(14d)와 3층째 메탈(19)은 상부구조 절연막(43)에 형성된 콘택트홀을 통해 접촉하고 있다.
이들 하부 및 상부 층간절연막(42·43)의 구성은, 상기 실시 형태 4에 있어서의 5층구조 절연막(40)과 동일하기 때문에, 그 상세한 설명은 생략하나, 하부 및 상부 층간절연막(42·43) 모두, 3층째 절연막(40c)와 5층째 절연막(40e)간에 형성되는 SOG 막(4층째 절연막(40d)은, 에칭에 의해 거의 완전히 제거하는 것이 바람직하다. 이에 의해, 1층째 메탈(9a·9 b) 사이의 SOG 막에 대하여, 외력에 의한 작용이 미치기 어렵게 된다.
이상과 같이, 본 발명에 관한 반도체장치는, 알루미늄이나 알루미늄합금으로 이루어지는 메탈 배선이 3층구조로 되어 있고, 각 메탈 배선 사이에 5층구조의 층간절연막이 형성되어 있는 구성이다.
따라서, 상기 구성에 의하면, 메탈 배선이 2층 이상 다층구조화하여도, ILB 시의 외력이 층간절연막으로 작용하는 것이 억제되어, 층간절연막을 보다 안정한 구조로 할 수 있다.
〔실시 형태 7〕
본 발명의 다른 실시 형태에 관해, 도면에 따라 설명하면 이하와 같다. 설명의 편의상, 실시 형태 1 내지 6에 사용한 부재와 동일한 기능을 갖는 부재에는 동일한 부재번호를 부기하고, 그 설명을 생략한다.
도 16, 도 17 및 도 18도에 도시한 바와 같이, 본 실시 형태에서는, 메탈 배선이 3층구조로 되어 있고, 1층째 메탈(9a·9b)와 2층째 메탈(14b·14c·14d)간에 하부 층간절연막(42)이 형성되고, 2층째 메탈(14b·14c·14d)와 3층째 메탈(19)간에 상부 층간절연막(43)이 형성되어 있는 점은 상기 실시 형태 6과 동일하다. 그러나, 본 실시 형태에서는, 이들 하부 및 상부 층간절연막(42·43)의 적어도 일방이, 상기 실시 형태 5에 도시한 바와 같은 3층구조 절연막(41)으로 되어있다.
구체적으로 설명하면, 본 실시 형태에 있어서의 층간절연막은, 도 16에 도시한 바와 같은, 하부 층간절연막(42)이 5층구조 절연막(40)이고 상부 층간절연막(43)이 3층구조 절연막(41)인 구조, 도 17에 도시한 바와 같은, 하부 층간절연막(42)이 3층구조 절연막(41)이고 상부 층간절연막(43)이 5층구조 절연막(40)인 구조, 및 도 18에 도시한 바와 같은, 하부 층간절연막(42) 및 상부 층간절연막(43)이 모두 3층구조 절연막(41)인 구조로 되어있다.
상기한 바와 같이, 하부 및 상부 층간절연막(42·43)의 적어도 일방, 바람직하게는 양쪽을 3층구조 절연막(41)으로 하면, 제조공정의 간소화와 제조비용의 절감을 꾀할 수 있다. 또한, 이 때, 하부 또는 상부 층간절연막(42·43)의 일방이 5층구조 절연막(40)이면, 3층째 절연막(40c)과 5층째 절연막(40e)간에 형성되는 SOG 막(4층째 절연막(40d)은, 에칭에 의해 거의 완전히 제거하는 것이 바람직하다.
이에 의해, 1층째 메탈(9a·9b)간의 SOG 막에 대하여, 외력에 의한 작용이 미치기 어렵게 된다.
이상과 같이, 본 발명에 관한 반도체장치는, 알루미늄이나 알루미늄합금으로 이루어지는 메탈 배선이 3층구조로 되어 있고, 하부 및 상부 층간절연막의 적어도 일방이 3층구조의 층간절연막으로 되어있는 구성이다.
따라서, 상기 구성에 의하면, 메탈 배선이 2층 이상 다층구조화 하더라도, 층간절연막을 보다 안정한 구조로 함과 동시에, 제조공정의 간소화 및 제조비용의 절감을 꾀할 수 있다.
또한, 상기 실시 형태 6 및 본 실시 형태에서는, 메탈 배선이 3층으로 되어있으나, 3층이상의 다층구조로 되어도 좋다. 또한, 이 경우, 각 메탈 배선사이에 형성되는 층간절연막은, 보다 확실한 안정성을 구할 경우에, 5층구조의 층간절연막으로 하는 것이 바람직하고, 제조공정의 간소화 및 제조비용의 절감을 구할 경우에는, 각 메탈 배선사이에 형성되는 층간절연막의 적어도 1개를 3층구조의 층간절연막으로 하면 좋다. 물론, 이 경우, 2개 이상의 층간절연막을 3층구조로 해도 좋고, 모든 층간절연막을 3층구조로 해도 좋다.
발명의 상세한 설명의 항에 있어서의 구체적인 실시 형태 또는 실시예는, 어디까지나 본 발명의 기술내용을 명확히 하기 위한 것으로, 그와 같은 구체예에만 한정하여 협의로 해석되어서는 안되며, 본 발명의 정신과 다음에 기재하는 특허청구범위내에서, 여러가지로 변경하여 실시할 수 있다.

Claims (25)

  1. 반도체기판에 제공되는 액티브 소자와,
    상기 액티브 소자를 피복하도록 형성되어 있는 층간절연막과,
    상기 층간절연막상에 제공되는 전극패드의 패드 메탈과,
    상기 액티브 소자상에, 상기 층간절연막을 통해 제공되는, 상기 패드 메탈을 형성하기위한 배리어 메탈층과,
    상기 층간절연막과 상기 배리어 메탈층간에, 상기 배리어 메탈층과 밀착성이 높은 절연막을 구비하고 있는 반도체장치.
  2. 제 1항에 있어서, 상기 절연막이 질화실리콘막인 반도체장치.
  3. 제 1항에 있어서, 상기 절연막이, 상기 층간절연막으로부터 발생하는 가스를 통과시키는 슬릿을 갖고 있는 반도체장치.
  4. 제 1항에 있어서, 상기 절연막이, 실리콘산화막, PSG막, BPSG막, 또는 NSG 막중 적어도 어느 한 종류의 막인 반도체장치.
  5. 제 1항에 있어서, 상기질화실리콘막이, 플라즈마 CVD 법에 의해 형성되어 있는 반도체장치.
  6. 제 1항에 있어서, 상기 배리어 메탈층이, 티탄계화합물의 층인 반도체장치.
  7. 제 6항에 있어서, 상기 배리어 메탈층이, 티탄-텅스텐층인 반도체장치.
  8. 제 1항에 있어서, 상기 층간절연막이 3층구조의 절연막이고, 제1층과 제3층이 실리콘을 함유하는 절연막임과 아울러, 제 2층이 단차보상막인 반도체장치.
  9. 제 1항에 있어서, 상기 층간절연막이, 질화실리콘막, SOG, 실리콘산화막을 이 순서로 적층한 3층구조의 절연막인 반도체장치.
  10. 제 1항에 있어서, 상기 층간절연막이, TEOS, SOG, TEOS를 이 순서로 적층한 3층구조의 절연막인 반도체장치.
  11. 제 1항에 있어서, 상기 층간절연막은, 이 층간절연막의 하방에 형성되어 있는 메탈 배선의 단차를 보상하는 단차보상막을 적어도 구비하고,
    상기 단차보상막은, 패드 메탈 하부에서만 제거되어 있는 반도체장치.
  12. 제 1항에 있어서, 상기 층간절연막은, 이 층간절연막의 하방에 형성되어 있는 메탈 배선의 단차를 보상하는 단차보상막을 적어도 구비하고,
    상기 단차보상막은, 상기 메탈 배선의 단차를 보상할 수 있는 최소한의 두께로 제공되는 반도체장치.
  13. 제 1항에 있어서, 상기 패드 메탈상에, 이 패드 메탈의 대부분을 피복하도록 패시베이션막이 제공되는 반도체장치.
  14. 반도체기판상에 제공되는 액티브 소자와,
    상기 액티브 소자상에 형성되어 있는 메탈 배선과,
    상기 액티브 소자를 피복하도록 형성되어 있는 층간절연막과,
    상기 층간절연막상에 제공되는 전극패드의 패드 메탈과,
    상기 액티브 소자상에, 상기 층간절연막을 통해 제공되는, 상기 패드 메탈을 형성하기위한 배리어 메탈층을 구비함과 아울러,
    상기 층간절연막은, 상기 메탈 배선의 단차를 보상하는 단차보상막을 적어도 구비하고,
    상기 단차보상막은, 패드 메탈하부에서만 제거되어 있는 반도체장치
  15. 반도체기판상에 제공되는 액티브 소자와,
    상기 액티브 소자상에 형성되어 있는 메탈 배선과,
    상기 액티브 소자를 피복하도록 형성되어 있는 층간절연막과,
    상기 층간절연막상에 제공되는 전극패드의 패드 메탈과,
    상기 액티브 소자상에, 상기 층간절연막을 통해 제공되는, 상기 패드 메탈을 형성하기위한 배리어 메탈층을 구비함과 아울러,
    상기 층간절연막은, 상기 메탈 배선의 단차를 보상하는 단차보상막을 적어도구비하고,
    상기 단차보상막은, 상기 메탈 배선의 단차를 보상할 수 있는 최소한의 두께로 제공되는 반도체장치.
  16. 제 14항에 있어서, 상기 패드 메탈상에, 상기 패드 메탈의 대부분을 피복하도록 패시베이션막이 제공되는 반도체장치.
  17. 반도체기판에 제공되는 액티브 소자와,
    상기 액티브 소자를 피복하도록 형성되어 있는 층간절연막을 구비하고,
    상기 층간절연막은 5층구조로 됨과 동시에, 1층째, 3층째 및 5층째의 절연막이 질화실리콘막 또는 실리콘산화막으로 이루어지고, 또한, 2층째 및 4층째의 절연막이 SOG로 이루어지는 반도체장치.
  18. 제 17항에 있어서, 상기 4층째의 절연막인 SOG는, 에칭 또는 연마에 의해 거의 제거되어 있는 반도체장치.
  19. 반도체기판에 제공되는 액티브 소자와,
    상기 액티브 소자를 피복하도록 형성되어 있는 층간절연막을 구비하고,
    상기 층간절연막은 3층구조로 됨과 동시에, 1층째 및 3층째의 절연막이 질화실리콘막 또는 실리콘산화막으로 이루어지고, 또한, 2층째의 절연막이 SOG로 이루어지는 반도체장치.
  20. 반도체기판에 제공되는 액티브 소자와,
    상기 액티브 소자를 피복하도록 형성되어 있는 하부 층간절연막과,
    상기 하부 층간절연막상에 제공되는 메탈 배선과,
    상기 메탈 배선을 피복하도록 형성되어 있는 상부 층간절연막과,
    상기 상부 층간절연막상에 제공되는 전극패드의 패드 메탈을 구비하고,
    상기 하부 층간절연막 및 상부 층간절연막은, 5층구조로 됨과 동시에, 1층째, 3층째 및 5층째의 절연막이 질화실리콘막 또는 실리콘산화막으로 이루어지며, 또한, 2층째 및 4층째의 절연막이 SOG로 이루어지는 반도체장치.
  21. 제 20항에 있어서, 상기 4층째의 절연막인 SOG는, 에칭 또는 연마에 의해 거의 제거되어 있는 반도체장치.
  22. 반도체기판에 제공되는 액티브 소자와,
    상기 액티브 소자를 피복하도록 형성되어 있는 하부 층간절연막과,
    상기 하부 층간절연막상에 제공되는 메탈 배선과,
    상기 메탈 배선을 피복하도록 형성되어 있는 상부 층간절연막과,
    상기 상부 층간절연막상에 제공되는 전극패드의 패드 메탈을 구비하고,
    상기 하부 층간절연막 및 상부 층간절연막은 3층구조로 됨과 동시에, 1층째 및 3층째의 절연막이 질화실리콘막 또는 실리콘산화막으로 이루어지며, 또한, 2층째의 절연막이 SOG로 이루어지는 반도체장치.
  23. 제 22항에 있어서, 상기 하부 층간절연막 및 상부 층간절연막의 적어도 일방은, 3층구조의 위에, SOG로 이루어지는 4층째의 절연막과 질화실리콘막 또는 실리콘산화막으로 이루어지는 5층째의 절연막을 형성한 5층구조로 되어있는 반도체장치.
  24. 제 23항에 있어서, 상기 4층째의 절연막인 SOG는, 에칭 또는 연마에 의해 거의 제거되어 있는 반도체장치.
  25. 반도체기판에 제공되는 액티브 소자와,
    상기 액티브 소자의 상방에 층상으로 제공되는 복수의 메탈 배선과,
    상기 메탈 배선간에 각각 형성되어 있는 층간절연막을 구비하고,
    상기 층간절연막은, 질화실리콘막 또는 실리콘산화막으로 이루어지는 절연막에, SOG로 이루어지는 절연막이 협지된 구조를 적어도 갖는 다층구조로 되어있는 반도체장치.
KR1019980014448A 1997-04-24 1998-04-18 반도체장치 KR100295240B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP97-107843 1997-04-24
JP10784397 1997-04-24
JP98-111781 1998-04-22
JP10111781A JPH118247A (ja) 1997-04-24 1998-04-22 半導体装置

Publications (2)

Publication Number Publication Date
KR19980081645A true KR19980081645A (ko) 1998-11-25
KR100295240B1 KR100295240B1 (ko) 2001-11-30

Family

ID=26447814

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980014448A KR100295240B1 (ko) 1997-04-24 1998-04-18 반도체장치

Country Status (4)

Country Link
US (3) US6441467B2 (ko)
JP (1) JPH118247A (ko)
KR (1) KR100295240B1 (ko)
TW (1) TW401595B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100657947B1 (ko) * 2005-02-02 2006-12-14 삼성전자주식회사 높은 감도와 분해능을 갖는 전계 재생헤드(프로브) 및 그구동 방법

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7381642B2 (en) 2004-09-23 2008-06-03 Megica Corporation Top layers of metal for integrated circuits
US7405149B1 (en) * 1998-12-21 2008-07-29 Megica Corporation Post passivation method for semiconductor chip or wafer
US6965165B2 (en) * 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
JP4700160B2 (ja) * 2000-03-13 2011-06-15 株式会社半導体エネルギー研究所 半導体装置
JP2002026030A (ja) * 2000-07-05 2002-01-25 Sony Corp 半導体装置およびその製造方法
JP3954312B2 (ja) * 2001-01-15 2007-08-08 ローム株式会社 半導体装置の製造方法
US6759275B1 (en) 2001-09-04 2004-07-06 Megic Corporation Method for making high-performance RF integrated circuits
US7096581B2 (en) * 2002-03-06 2006-08-29 Stmicroelectronics, Inc. Method for providing a redistribution metal layer in an integrated circuit
JP3961335B2 (ja) * 2002-04-19 2007-08-22 シャープ株式会社 半導体集積回路装置
WO2004093184A1 (ja) * 2003-04-15 2004-10-28 Fujitsu Limited 半導体装置及びその製造方法
DE10337569B4 (de) * 2003-08-14 2008-12-11 Infineon Technologies Ag Integrierte Anschlussanordnung und Herstellungsverfahren
US7394161B2 (en) * 2003-12-08 2008-07-01 Megica Corporation Chip structure with pads having bumps or wirebonded wires formed thereover or used to be tested thereto
JP2005234241A (ja) * 2004-02-19 2005-09-02 Sharp Corp 液晶表示装置
JP4675050B2 (ja) * 2004-03-16 2011-04-20 株式会社リコー 半導体装置
US8552559B2 (en) * 2004-07-29 2013-10-08 Megica Corporation Very thick metal interconnection scheme in IC chips
JP4094012B2 (ja) * 2005-02-21 2008-06-04 松下電器産業株式会社 半導体装置
JP2006351799A (ja) * 2005-06-15 2006-12-28 Fuji Xerox Co Ltd 表面発光型半導体素子アレイ
JP2007005539A (ja) 2005-06-23 2007-01-11 Seiko Epson Corp 半導体装置
JP2007043071A (ja) * 2005-07-06 2007-02-15 Seiko Epson Corp 半導体装置
JP5234239B2 (ja) * 2005-07-06 2013-07-10 セイコーエプソン株式会社 半導体装置
JP4605378B2 (ja) 2005-07-13 2011-01-05 セイコーエプソン株式会社 半導体装置
JP2007027481A (ja) * 2005-07-19 2007-02-01 Seiko Epson Corp 半導体装置
JP2007059867A (ja) * 2005-07-26 2007-03-08 Matsushita Electric Ind Co Ltd 半導体装置
JP2007036021A (ja) * 2005-07-28 2007-02-08 Seiko Epson Corp 半導体装置
TWI339419B (en) * 2005-12-05 2011-03-21 Megica Corp Semiconductor chip
JP2007250792A (ja) * 2006-03-15 2007-09-27 Furukawa Electric Co Ltd:The 半導体素子
US8421227B2 (en) * 2006-06-28 2013-04-16 Megica Corporation Semiconductor chip structure
US8193636B2 (en) * 2007-03-13 2012-06-05 Megica Corporation Chip assembly with interconnection by metal bump
JP5095460B2 (ja) * 2008-01-17 2012-12-12 シャープ株式会社 半導体装置および表示装置
KR102352290B1 (ko) 2014-09-03 2022-01-18 삼성디스플레이 주식회사 플렉서블 표시패널
US20160086960A1 (en) * 2014-09-22 2016-03-24 Texas Instruments Incorporated Low-Temperature Passivation of Ferroelectric Integrated Circuits for Enhanced Polarization Performance
CN111352516B (zh) * 2018-12-24 2022-08-19 江西卓讯微电子有限公司 触摸屏及电子设备

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5787145A (en) 1980-11-20 1982-05-31 Seiko Epson Corp Semiconductor device
JPS5886733A (ja) 1981-11-18 1983-05-24 Nec Corp 半導体装置
JPS58192350A (ja) 1982-05-07 1983-11-09 Hitachi Ltd 半導体装置
JPS62154768A (ja) 1985-12-27 1987-07-09 Hitachi Micro Comput Eng Ltd 半導体集積回路装置
JPS6325952A (ja) 1986-07-17 1988-02-03 Nec Corp 半導体装置
JPS63104449A (ja) 1986-10-22 1988-05-09 Hitachi Ltd 半導体集積回路装置
JP2694252B2 (ja) 1987-06-18 1997-12-24 セイコーインスツルメンツ株式会社 半導体装置
JPH01293632A (ja) * 1988-05-23 1989-11-27 Nec Corp 半導体装置
JPH06105726B2 (ja) 1989-10-13 1994-12-21 三菱電機株式会社 半導体集積回路装置
JP2518435B2 (ja) * 1990-01-29 1996-07-24 ヤマハ株式会社 多層配線形成法
JPH03283622A (ja) 1990-03-30 1991-12-13 Nec Corp 半導体装置の多層配線構造
JPH056915A (ja) 1991-06-27 1993-01-14 Fujitsu Ltd 半導体装置の電極パツド構造
JP2655213B2 (ja) * 1991-10-14 1997-09-17 三菱電機株式会社 半導体装置の配線接続構造およびその製造方法
JPH05121570A (ja) 1991-10-25 1993-05-18 Nec Corp 半導体装置
JPH05175196A (ja) 1991-12-25 1993-07-13 Hitachi Ltd 半導体装置の配線構造
JPH05198527A (ja) 1992-01-23 1993-08-06 Fujitsu Ltd 半導体装置及びその製造方法
US5248903A (en) 1992-09-18 1993-09-28 Lsi Logic Corporation Composite bond pads for semiconductor devices
JPH0661498A (ja) * 1992-08-05 1994-03-04 Nec Corp 不揮発性半導体記憶装置
JP3259363B2 (ja) * 1992-09-25 2002-02-25 ソニー株式会社 半導体装置のボンディングパッド構造の形成方法
JP2503921B2 (ja) 1993-11-04 1996-06-05 日本電気株式会社 半導体装置
JPH0823008A (ja) 1994-07-08 1996-01-23 Nkk Corp 半導体装置の接続用パッド構造
KR960006068A (ko) * 1994-07-29 1996-02-23 가네꼬 히사시 반도체 장치 및 이의 제조 방법
JP3217624B2 (ja) * 1994-11-12 2001-10-09 東芝マイクロエレクトロニクス株式会社 半導体装置
JPH08191104A (ja) * 1995-01-11 1996-07-23 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3619575B2 (ja) 1995-07-12 2005-02-09 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
US5856707A (en) * 1995-09-11 1999-01-05 Stmicroelectronics, Inc. Vias and contact plugs with an aspect ratio lower than the aspect ratio of the structure in which they are formed
SG54456A1 (en) * 1996-01-12 1998-11-16 Hitachi Ltd Semconductor integrated circuit device and method for manufacturing the same
US5843839A (en) * 1996-04-29 1998-12-01 Chartered Semiconductor Manufacturing, Ltd. Formation of a metal via using a raised metal plug structure

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100657947B1 (ko) * 2005-02-02 2006-12-14 삼성전자주식회사 높은 감도와 분해능을 갖는 전계 재생헤드(프로브) 및 그구동 방법

Also Published As

Publication number Publication date
KR100295240B1 (ko) 2001-11-30
US6441467B2 (en) 2002-08-27
US6864562B1 (en) 2005-03-08
US20020000659A1 (en) 2002-01-03
TW401595B (en) 2000-08-11
US6650002B1 (en) 2003-11-18
JPH118247A (ja) 1999-01-12

Similar Documents

Publication Publication Date Title
KR100295240B1 (ko) 반도체장치
US4970574A (en) Electromigrationproof structure for multilayer wiring on a semiconductor device
JP4699172B2 (ja) 半導体装置
KR960002092B1 (ko) 반도체장치
JP2974022B1 (ja) 半導体装置のボンディングパッド構造
US5707894A (en) Bonding pad structure and method thereof
KR100388590B1 (ko) 반도체 장치
US6560862B1 (en) Modified pad for copper/low-k
US20020043723A1 (en) Semiconductor device and manufacturing method thereof
JP2001168093A (ja) 半導体装置
KR100303224B1 (ko) 반도체장치및그제조방법
TWI405300B (zh) 半導體裝置及其製造方法
US4984056A (en) Semiconductor integrated circuit device
JP3365495B2 (ja) 半導体装置およびその製造方法
JP2007214349A (ja) 半導体装置
JP2845828B2 (ja) 多層配線半導体装置とその製造方法
JP2003179063A (ja) 半導体装置
US6479375B2 (en) Method of forming a semiconductor device having a non-peeling electrode pad portion
JP3211749B2 (ja) 半導体装置のボンディングパッド及びその製造方法
JPS6325951A (ja) 半導体装置
JP2001007113A (ja) 半導体装置
KR100475734B1 (ko) 와이어본딩충격에대한완충특성을갖는반도체장치의패드및그제조방법
JPH07201909A (ja) 半導体装置
JPH05175196A (ja) 半導体装置の配線構造
JPH0621058A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130404

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20140401

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20150422

Year of fee payment: 15

EXPY Expiration of term