KR102352290B1 - 플렉서블 표시패널 - Google Patents

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Abstract

플렉서블 표시패널은 밴딩영역과 상기 밴딩영역에 인접한 주변영역을 포함한다. 상기 배리어층은 상기 밴딩영역에 중첩하는 제1 실리콘 나이트라이드층들, 제1 실리콘 옥사이드층들 및 경도 보강층을 포함한다. 상기 제1 실리콘 나이트라이드층들과 상기 제1 실리콘 옥사이드층들은 교번하게 적층된다. 상기 제1 실리콘 나이트라이드층들 각각은 400 옹스트롱 이하의 두께를 갖고, 상기 제1 실리콘 옥사이드층들 각각은 650 옹스트롱 이하의 두께를 가질 수 있다.

Description

플렉서블 표시패널{FLEXIBLE DISPLAY PANEL}
본 발명은 표시패널에 관한 것으로 좀 더 상세히는 플렉서블 표시패널에 관한 것이다.
근래에 휘어지거나 접어지는 표시패널(이하, 플렉서블 표시패널)이 개발되고 있다. 이러한 플렉서블 표시패널은 플렉서블 표시패널 및 다양한 기능성 부재들을 포함한다.
상기 플렉서블 표시패널은 베이스 부재, 상기 베이스 부재 상에 배치된 다양한 기능층들, 및 상기 베이스 부재 상에 배치된 화소들을 포함한다.
논문 "Materials become insensitive to flaws at nanoscale:Lessons from nature", PNAS Vol.100, No. 10, PP 5597-5600, 2003
따라서, 본 발명의 목적은 불량이 감소된 플렉서블 표시패널을 제공하는 것이다.
본 발명의 일 실시예에 따른 플렉서블 표시패널은 베이스 부재, 배리어층, 화소를 포함한다. 상기 배리어층은 상기 베이스 부재 상에 배치되고, 교번하게 적층된 제1 실리콘 나이트라이드층들, 제1 실리콘 옥사이드층들 및 경도 보강층을 포함한다. 상기 플렉서블 표시패널은 상기 배리어층 상에 배치되는 버퍼층을 포함한다. 상기 화소는 상기 버퍼층 상에 배치되고, 박막 트랜지스터 및 상기 박막 트랜지스터에 연결된 표시소자를 포함한다. 상기 버퍼층은 교번하게 적층된 제2 실리콘 나이트라이드층들 및 제2 실리콘 옥사이드층들을 포함한다. 상기 제1 실리콘 옥사이드층들의 두께의 합은 상기 제1 실리콘 나이트라이드층들의 두께의 합보다 크다. 상기 제2 실리콘 옥사이드층들의 두께의 합은 상기 제2 실리콘 나이트라이드층들의 두께의 합보다 작다.
상기 제1 실리콘 옥사이드층들의 두께의 합은 500 옹스트롱 내지 10000 옹스트롱이다.
본 발명의 일 실시예에 따른 플렉서블 표시패널은 밴딩영역과 상기 밴딩영역에 인접한 주변영역을 포함한다. 상기 배리어층은 상기 밴딩영역에 중첩하는 제1 실리콘 나이트라이드층들 및 제1 실리콘 옥사이드층들을 포함한다. 상기 제1 실리콘 나이트라이드층들과 상기 제1 실리콘 옥사이드층들은 교번하게 적층된다. 상기 배리어층은 상기 주변영역에 중첩하는 적어도 하나의 제2 실리콘 나이트라이드층 및 상기 제2 실리콘 나이트라이드층에 중첩하는 적어도 하나의 제2 실리콘 옥사이드층을 포함한다.
상기 제1 실리콘 나이트라이드층들 각각은 400 옹스트롱 이하의 두께를 갖고, 상기 제1 실리콘 옥사이드층들 각각은 650 옹스트롱 이하의 두께를 가질 수 있다. 상기 제2 실리콘 나이트라이드층은 상기 제1 실리콘 나이트라이드층들보다 큰 두께를 갖고, 상기 제2 실리콘 옥사이드층은 상기 제1 실리콘 옥사이드층들보다 큰 두께를 갖는다.
본 발명의 일 실시예에 따른 플렉서블 표시패널은 상기 밴딩영역과 상기 주변영역 사이에 정의된 경계영역을 더 포함할 수 있다. 상기 제1 실리콘 나이트라이드층들 및 상기 제1 실리콘 옥사이드층들은 상기 경계영역을 사이에 두고 상기 제2 실리콘 나이트라이드층 및 상기 제2 실리콘 옥사이드층과 이격되어 배치될 수 있다.
상술한 바에 따르면, 상기 배리어층은 외부로부터 유입되거나 베이스 부재으로부터 생성된 불순물로부터 상기 화소를 보호한다. 또한, 상기 배리어층은 외부로부터 상기 화소로 유입되는 수분을 차단한다. 상기 버퍼층은 상기 배리어층 대비 상기 박막 트랜지스터의 특성을 향상시킨다.
상기 배리어층 및 상기 버퍼층은 교번하게 배치된 실리콘 나이트라이드층들과 실리콘 옥사이드층들을 포함한다. 그에 따라 상기 배리어층 및 상기 버퍼층 각각의 굴곡강성(bending stiffness)이 감소된다.
상기 실리콘 나이트라이드층들이 400 옹스트롱 이하의 두께를 갖고, 상기 실리콘 옥사이드층들이 650 옹스트롱 이하의 두께를 가짐으로써, 상기 실리콘 나이트라이드층들과 상기 실리콘 옥사이드층들은 항복 강도(yield strength) 이상의 소정의 밴딩 스트레스(인장 스트레스 또는 압축 스트레스) 범위에서 가소성(plasticity)을 갖는다. 따라서, 항복 강도(yield strength) 이상의 밴딩 스트레스가 인가되더라도, 상기 배리어층 및 상기 버퍼층의 균열이 방지될 수 있다.
상기 배리어층 및 상기 버퍼층의 층구조를 상기 밴딩영역과 상기 주변영역에 따라 다르게 설계함으로써, 상기 플렉서블 표시패널의 강도를 유지하는 동시에 밴딩영역의 불량을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 플렉서블 표시패널의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 플렉서블 표시패널의 펼쳐진 상태의 측면도이다.
도 3은 본 발명의 일 실시예에 따른 플렉서블 표시패널의 접혀진 상태의 측면도이다.
도 4는 본 발명의 일 실시예에 따른 플렉서블 표시패널의 일부를 도시한 평면도이다.
도 5는 본 발명의 일 실시예에 따른 플렉서블 표시패널의 화소의 등가회로도이다.
도 6은 본 발명의 일 실시예에 따른 화소의 레이아웃이다.
도 7은 도 6의 Ⅰ-Ⅰ'에 대응하는 단면도이다.
도 8은 도 6의 Ⅱ-Ⅱ'에 대응하는 단면도이다.
도 9는 도 6에 도시된 배리어층의 확대도이다.
도 10은 도 6에 도시된 버퍼층의 확대도이다.
도 11a 및 도 11b는 본 발명의 일 실시예에 따른 배리어층들의 확대도이다.
도 12a 및 도 12b는 본 발명의 일 실시예에 따른 버퍼층들의 확대도이다.
도 13은 본 발명의 일 실시예에 따른 배리어층의 확대도이다.
이하, 도면을 참조하여 본 발명의 일 실시예에 따른 플렉서블 표시패널을 설명한다.
도면에서는 여러 층 및 영역을 명확하게 표현하기 위하여 일부 구성요소의 스케일을 과장하거나 축소하여 나타내었다. 명세서 전체에 걸쳐 유사한 참조 부호는 유사한 구성 요소를 지칭한다. 그리고, 어떤 층이 다른 층의 '상에' 형성된다(배치된다)는 것은, 두 층이 접해 있는 경우뿐만 아니라 두 층 사이에 다른 층이 존재하는 경우도 포함한다. 또한, 도면에서 어떤 층의 일면이 평평하게 도시되었지만, 반드시 평평할 것을 요구하지 않으며, 적층 공정에서 하부층의 표면 형상에 의해 상부층의 표면에 단차가 발생할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 플렉서블 표시패널의 사시도이다. 도 2는 본 발명의 일 실시예에 따른 플렉서블 표시패널의 펼쳐진 상태의 측면도이다. 도 3은 본 발명의 일 실시예에 따른 플렉서블 표시패널의 밴딩된 상태의 측면도이다.
도 1 내지 도 3에 도시된 것과 같이, 본 실시예에 따른 플렉서블 표시패널(DP)는 밴딩영역(FA)과 주변영역(SA)을 포함한다. 상기 밴딩영역(FA)은 상기 플렉서블 표시패널(DP)이 접히는 영역으로 정의된다. 상기 주변영역들(SA)은 상기 밴딩영역(FA)에 인접한 영역으로 정의된다. 상기 주변영역들(SA)은 평평하거나, 완만하게 휘어질 수 있다.
상기 밴딩영역(FA)과 상기 주변영역들(SA) 각각은 복수 개의 화소들을 포함한다. 상기 밴딩영역(FA)과 상기 주변영역들(SA)은 구분없이 이미지를 생성한다. 상기 플렉서블 표시패널(DP)은 일방향으로 이미지를 표시하거나, 양방향으로 이미지를 표시할 수 있다.
도 3에는 일 사용 형태에 따라 밴딩된 상기 플렉서블 표시패널(DP)을 도시하였다. 상기 플렉서블 표시패널(DP)은 상기 2개의 주변영역들(SA)이 서로 마주보도록 완전히 접힐 수 있다. 즉, 상기 플렉서블 표시패널(DP)은 상기 밴딩영역(FA)에서 180도 접힐 수 있다. 이때. 상기 플렉서블 표시패널(DP)은 0.5 ㎜ 내지 10 ㎜의 곡률반경(CR)을 가질 수 있다. 상기 플렉서블 표시패널(DP)은 다른 사용 형태에 따라 도 3에 도시된 것과 반대 방향으로 밴딩될 수 있고, 밴딩 각도는 조절될 수 있다.
본 실시예에서, 상기 플렉서블 표시패널(DP)은 하나의 밴딩영역(FA)을 포함하는 것을 예시적으로 도시하였으나, 본 발명의 일 실시예에서 상기 플렉서블 표시패널(DP)은 2 이상의 밴딩영역(FA)을 포함할 수 있다. 또한, 본 발명의 일 실시예에서 상기 플렉서블 표시패널(DP)은 전체적으로 곡면을 이루도록 휘어지거나 말려질 수 있다. 또한, 상기 밴딩영역(FA)과 상기 주변영역들(SA) 사이에는 또다른 영역이 정의될 수 있고, 상기 주변영역들(SA) 각각은 여러 개의 영역으로 나뉠 수 있다.
본 발명에 따른 상기 플렉서블 표시패널(DP)은 유기발광 표시패널, 전기영동 표시패널, 또는 일렉트로웨팅 표시패널 등 일 수 있다. 표시패널의 종류에 따라 서로 다른 표시소자를 포함한다. 이하, 표시소자로써 유기발광 다이오드를 포함하는 유기발광 표시패널을 예시적으로 설명한다.
도 4는 본 발명의 일 실시예에 따른 플렉서블 표시패널의 일부를 도시한 평면도이다. 도 5는 본 발명의 일 실시예에 따른 플렉서블 표시패널의 화소의 등가회로도이다.
도 4에 도시된 것과 같이, 상기 플렉서블 표시패널(DP)은 복수 개의 발광영역들(PXA) 및 상기 복수 개의 발광영역들(PXA)을 에워싸는 비발광영역(NPXA)로 구분될 수 있다. 도 1 내지 도 3에서 설명한 상기 밴딩영역(FA)과 상기 주변영역(SA) 각각은 상기 복수 개의 발광영역들(PXA)과 상기 비발광영역(NPXA)을 포함한다.
상기 복수 개의 발광영역들(PXA) 각각은 후술하는 것과 같이, 화소(PX)의 유기발광 다이오드(OLED)가 중첩하는 영역으로 정의될 수 있다. 또한, 상기 비발광영역(NPXA)은 화소(PX)의 회로부 또는 신호배선들(DL, GL, KL)이 중첩하는 영역으로 정의된다.
도 5에 도시된 것과 같이, 상기 화소(PX)는 제1 박막 트랜지스터(TFT1), 제2 박막 트랜지스터(TFT2), 커패시터(Cap), 및 유기발광 다이오드(OLED)를 포함한다. 한편, 상기 화소(PX)의 등가회로는 도 5에 제한되지 않고, 변형되어 실시될 수 있다.
상기 제1 박막 트랜지스터(TFT1)는 상기 게이트 라인(GL)에 연결된 제어전극, 상기 데이터 라인(DL)에 연결된 입력전극, 및 출력전극을 포함한다. 상기 제1 박막 트랜지스터(TFT1)는 상기 게이트 라인(GL)에 인가된 게이트 신호에 응답하여 상기 데이터 라인(DL)에 인가된 데이터 신호를 출력한다.
상기 커패시터(Cap)는 상기 제1 박막 트랜지스터(TFT1)에 연결된 제1 전극 및 제1 전원전압(ELVDD)을 수신하는 제2 전극을 포함한다. 상기 커패시터(Cap)는 상기 제1 박막 트랜지스터(TFT1)로부터 수신한 상기 데이터 신호에 대응하는 전압을 충전한다.
상기 제2 박막 트랜지스터(TFT2)는 상기 제1 박막 트랜지스터(TFT1)의 상기 출력 전극 및 상기 커패시터(Cap)의 상기 제1 전극에 연결된 제어전극, 상기 제1 전원전압(ELVDD)을 수신하는 입력전극, 및 출력전극을 포함한다. 상기 제2 박막 트랜지스터(TFT2)의 상기 출력전극은 상기 유기발광 다이오드(OLED)에 연결된다. 상기 제2 박막 트랜지스터(TFT2)는 상기 커패시터(Cap)에 저장된 전압에 대응하게 상기 유기발광 다이오드(OLED)에 흐르는 구동전류를 제어한다.
상기 유기발광 다이오드(OLED)는 상기 제2 박막 트랜지스터(TFT2)에 연결된 제1 전극(미 도시) 및 제2 전원전압(ELVSS)을 수신하는 제2 전극(미 도시)을 포함한다. 또한, 상기 유기발광 다이오드(OLED)는 상기 제1 전극과 상기 제2 전극 사이에 배치된 유기 발광층(미 도시)을 포함한다. 상기 유기발광 다이오드(OLED)는 상기 제2 박막 트랜지스터(TFT2)의 턴-온 구간동안 발광한다.
도 6은 본 발명의 일 실시예에 따른 화소의 레이아웃이다. 도 7은 도 6의 Ⅰ-Ⅰ'에 대응하는 단면도이다. 도 8은 도 6의 Ⅱ-Ⅱ'에 대응하는 단면도이다. 도 6은 도 5에 도시된 등가회로에 대응하는 화소의 레이아웃을 도시하였다. 이하, 도 5 내지 도 7을 참조하여 플렉서블 표시패널에 대해 좀 더 상세히 설명한다.
상기 플렉서블 표시패널(DP)은 베이스 부재(SUB1), 기능층들(BRL, BFL), 신호배선들(GL, DL), 화소(PX), 및 봉지부재(SUB2)을 포함한다. 상기 플렉서블 표시패널(DP)의 종류에 따라 상기 베이스 부재(SUB1), 상기 기능층들(BRL, BFL), 상기 신호배선들(GL, DL), 상기 화소들(PX), 및 상기 봉지부재(SUB2)의 구성은 변경될 수 있다.
상기 베이스 부재(SUB1)은 폴리 이미드와 같은 플렉서블한 플라스틱 기판을 포함할 수 있다. 상기 베이스 부재(SUB1)의 일면 상에 상기 기능층들(BRL, BFL)이 배치된다. 상기 기능층들(BRL, BFL)은 배리어층(BRL) 및 버퍼층(BFL)을 포함한다. 상기 배리어층(BRL) 상에 상기 버퍼층(BFL)이 배치된다.
상기 배리어층(BRL)은 제조공정 중에 있어서 상기 베이스 부재(SUB1)에 존재하는 불순물이 상기 화소(PX)에 유입되는 것을 방지한다. 특히, 상기 불순물이 화소(PX)의 반도체 패턴들(AL1, AL2)에 확산되는 것을 방지한다. 상기 불순물은 외부에서 유입되거나, 상기 베이스 부재(SUB1)이 열분해됨으로써 발생할 수 있다. 상기 불순물은 상기 베이스 부재(SUB1)로부터 배출된 가스 또는 나트륨일 수 있다. 또한, 상기 배리어층(BRL)은 외부로부터 상기 화소(PX)로 유입되는 수분을 차단한다.
상기 버퍼층(BFL)은 상기 배리어층(BRL)의 기능을 보완한다. 그와 동시에 상기 버퍼층(BFL)은 상기 배리어층(BRL) 대비 상기 박막 트랜지스터들(TFT1, TFT2)의 특성을 향상시킨다. 이에 대한 상세한 설명은 후술한다. 본 발명의 일 실시예에서 상기 버퍼층(BFL)은 생략될 수도 있다.
상기 버퍼층(BFL) 상에 상기 신호배선들(GL, DL) 및 상기 화소(PX)가 배치된다. 상기 버퍼층(BFL) 상에 상기 제1 박막 트랜지스터(TFT1)의 반도체 패턴(AL1: 이하, 제1 반도체 패턴) 및 상기 제2 박막 트랜지스터(TFT2)의 반도체 패턴(AL2, 이하 제2 반도체 패턴)이 배치된다. 상기 제1 반도체 패턴(AL1) 및 상기 제2 반도체 패턴(AL2)는 저온에서 형성되는 아몰포스 실리콘을 포함할 수 있다. 그밖에 상기 제1 반도체 패턴(AL1) 및 상기 제2 반도체 패턴(AL2)는 금속 산화물 반도체를 포함할 수 있다.
상기 버퍼층(BFL) 상에 상기 제1 반도체 패턴(AL1) 및 상기 제2 반도체 패턴(AL2)을 커버하는 제1 절연층(12)이 배치된다. 상기 제1 절연층(12)은 유기막 및/또는 무기막을 포함한다. 특히, 상기 제1 절연층(12)은 복수 개의 무기 박막들을 포함할 수 있다. 상기 복수 개의 무기 박막들은 실리콘 나이트라이드층 및 실리콘 옥사이드층을 포함할 수 있다.
상기 제1 절연층(12) 상에 상기 게이트 라인(GL)이 배치된다. 상기 제1 절연층(12) 상에 상기 제1 박막 트랜지스터(TFT1)의 제어전극(GE1: 이하, 제1 제어전극) 및 상기 제2 박막 트랜지스터(TFT2)의 제어전극(GE2, 이하, 제2 제어전극)이 배치된다.
상기 제1 절연층(12) 상에 상기 커패시터(Cap)의 제1 전극(CE1)이 배치된다. 상기 제1 전극(CE1)은 상기 게이트 라인(GL)과 동일한 포토리소그래피 공정에 따라 제조될 수 있다. 다시 말해, 상기 제1 전극(CE1)은 상기 게이트 라인과 동일한 물질로 구성될 수 있다.
상기 제1 절연층(12) 상에 상기 제1 제어전극(GE1) 및 상기 제2 제어전극(GE2) 및 상기 제1 전극(CE1)을 커버하는 제2 절연층(14)이 배치된다. 상기 제2 절연층(14)은 유기막 및/또는 무기막을 포함한다. 특히, 상기 제2 절연층(14)은 복수 개의 무기 박막들을 포함할 수 있다. 상기 복수 개의 무기 박막들은 실리콘 나이트라이드층 및 실리콘 옥사이드층을 포함할 수 있다.
상기 제2 절연층(14) 상에 상기 데이터 라인(DL) 및 상기 전원라인(KL)이 배치된다. 상기 제2 절연층(14) 상에 상기 제1 박막 트랜지스터(TFT1)의 입력전극(SE1: 이하, 제1 입력전극) 및 출력전극(DE1: 이하, 제1 출력전극)이 배치된다. 상기 제2 절연층(14) 상에 상기 제2 박막 트랜지스터(TFT2)의 입력전극(SE2: 이하, 제2 입력전극) 및 출력전극(DE2: 이하, 제2 출력전극)이 배치된다. 상기 제1 입력전극(SE1)은 상기 데이터 라인(DL)으로부터 분기된다. 상기 제2 입력전극(SE2)은 상기 전원라인(KL)으로부터 분기된다.
상기 제2 절연층(14) 상에 상기 커패시터(Cap)의 제2 전극(CE2)이 배치된다. 상기 제2 전극(CE2)은 상기 데이터 라인(DL) 및 상기 전원라인(KL)과 동일한 포토리소그래피 공정에 따라 제조될 수 있고, 동일한 물질로 구성될 수 있다.
상기 제1 입력전극(SE1)과 상기 제1 출력전극(DE1)은 상기 제1 절연층(12) 및 상기 제2 절연층(14)을 관통하는 제1 관통홀(CH1)과 제2 관통홀(CH2)을 통해 상기 제1 반도체 패턴(AL1)에 각각 연결된다. 상기 제1 출력전극(DE1)은 상기 제2 절연층(14)을 관통하는 제3 관통홀(CH3)을 통해 상기 제1 전극(CE1)에 연결된다. 상기 제2 입력전극(SE2)과 상기 제2 출력전극(DE2)은 상기 제1 절연층(12) 및 상기 제2 절연층(14)을 관통하는 제4 관통홀(CH4)과 제5 관통홀(CH5)을 통해 상기 제2 반도체 패턴(AL2)에 각각 연결된다. 한편, 본 발명의 다른 실시예에서 상기 제1 박막 트랜지스터(TFT1)와 상기 제2 박막 트랜지스터(TFT2)는 바텀 게이트 구조로 변형되어 실시될 수 있다.
상기 제2 절연층(14) 상에 상기 제1 입력전극(SE1), 상기 제1 출력전극(DE1), 상기 제2 입력전극(SE2), 및 상기 제2 출력전극(DE2)을 커버하는 제3 절연층(16)이 배치된다. 상기 제3 절연층(16)은 유기막 및/또는 무기막을 포함한다. 특히, 상기 제3 절연층(16)은 평탄면을 제공하기 위해서 유기물질을 포함할 수 있다.
상기 제3 절연층(16) 상에 화소정의막(PDL) 및 상기 유기발광 다이오드(OLED)가 배치된다. 상기 유기발광 다이오드(OLED)는 순차적으로 적층된 애노드(AE), 제1 공통층(CL1), 유기발광층(EML), 제2 공통층(CL2), 캐소드(CE)을 포함한다. 상기 애노드(AE)는 상기 제3 절연층(16)을 관통하는 제6 관통홀(CH6)을 통해 상기 제2 출력전극(DE2)에 연결된다. 상기 유기발광 다이오드(OLED)의 상기 애노드(AE)와 상기 캐소드(CE)의 위치는 서로 바뀔 수도 있다.
상기 제3 절연층(16) 상에 애노드(AE)가 배치된다. 상기 화소정의막(PDL)의 개구부(OP)는 상기 애노드(AE)를 노출시킨다. 상기 제1 공통층(CL1)은 상기 애노드(AE) 상에 배치된다. 상기 제1 공통층(CL1)은 상기 개구부(OP)에 대응하는 발광영역(PXA)뿐만 아니라 다른 복수 개의 발광영역들(PXA: 도 4 참조)과 비발광영역(NPXA)에도 배치된다. 즉, 상기 제1 공통층(CL1)은 상기 베이스 부재(SUB1)에 전체적으로 배치된다. 상기 제1 공통층(CL1)은 정공 주입층을 포함한다. 상기 제1 공통층(CL1)은 정공 수송층을 더 포함할 수 있다.
상기 제1 공통층(CL1) 상에 상기 유기발광층(EML)이 배치된다. 상기 유기발광층(EML)은 상기 개구부(OP)에 대응하는 영역에만 배치될 수 있다. 상기 유기발광층(EML) 상에 제2 공통층(CL2)이 배치된다. 상기 제2 공통층(CL2)은 상기 제1 공통층(CL1)처럼 상기 베이스 부재(SUB1)에 전체적으로 배치된다. 상기 제2 공통층(CL2)은 전자 주입층을 포함한다. 상기 제2 공통층(CL2)은 전자 수송층을 더 포함할 수 있다. 상기 제2 공통층(CL2) 상에 상기 캐소드(CE)가 배치된다. 상기 캐소드(CE)는 상기 베이스 부재(SUB1)에 전체적으로 배치된다
상기 캐소드(CE) 상에 봉지층(18)이 배치된다. 상기 봉지층(18)은 복수 개의 박막 봉지층들(Thin-Film Encapsulation layers)을 포함할 수 있다. 상기 박막 봉지층들은 실리콘 나이트라이드층 및 실리콘 옥사이드층을 포함할 수 있다.
상기 표시패널(DP)은 상기 베이스 부재(SUB1)과 마주하는 또 다른 기판(SUB2)을 포함할 수 있다. 상기 또 다른 기판(SUB2)은 상기 복수 개의 화소들(PX)을 보호하는 봉지기판일 수 있다.
별도로 도시하지는 않았으나, 상기 기능층들(BRL, BFL)이 배치된 상기 베이스 부재(SUB1)의 상기 일면에 마주하는 타면 상에는 보호필름이 배치될 수 있다. 상기 보호필름은 상기 외부의 충격으로부터 상기 화소(PX)를 보호할 수 있다.
도 9는 도 6에 도시된 배리어층의 확대도이다. 이하, 도 9를 참조하여 배리어층에 대해 상세히 설명한다.
상기 배리어층(BRL)은 교번하게 적층된 실리콘 나이트라이드층들(SN1-1 내지SN1-n, 이하 제1 실리콘 나이트라이드층들) 및 실리콘 옥사이드층들(SO1-1 내지 SO1-n, 이하 제1 실리콘 옥사이드층들)을 포함한다. 상기 배리어층(BRL)은 화학기상증착, 열증착, 스퍼터링 방식 등에 의해 형성될 수 있다.
단일층의 굴곡강성은 아래의 수학식 1에 따른다. 아래의 수학식 1의 부호 BS는 굴곡강성을 의미하고, 부호 E는 단일층의 탄성 모듈러스를 의미하며, 부호 TH는 단일층의 두께를 의미한다.
[수학식 1]
Figure 112014084473241-pat00001
상기 단일층 구조의 배리어층의 굴곡강성은 두께의 세제곱에 비례한다. 반면에, 상기 제1 실리콘 나이트라이드층들(SN1-1 내지SN1-n) 및 상기 제1 실리콘 옥사이드층들(SO1-1 내지 SO1-n)을 포함하는 배리어층(BRL)의 굴곡강성은 상기 제1 실리콘 나이트라이드층들(SN1-1 내지SN1-n) 및 상기 제1 실리콘 옥사이드층들(SO1-1 내지 SO1-n) 각각의 굴곡강성의 합과 같다. 따라서, 본 실시예에 따른 배리어층(BRL)은 단일층 구조의 배리어층보다 낮은 굴곡강성을 가질 수 있다.
통상적으로 단일층은 인가되는 스트레스에 따라 변형된다. 통상적으로 단일층에 인가된 밴딩 스트레스(인장 스트레스 또는 압축 스트레스)가 항복 강도(yield strength)보다 크면, 상기 단일층은 곧 바로 갈라진다(fractured). 상기 단일층이 소정의 두께보다 작으면, 항복 강도(yield strength)보다 큰 밴딩 스트레스가 인가되더라도 일정한 범위에서 가소성(plasticity)을 갖는다. 상기 단일층이 상기 가소성을 갖는 두께는 상기 단일층을 구성하는 물질에 따라 결정된다. 아래의 수학식 2에 따라 상기 가소성을 갖는 상기 단일층의 두께를 산출할 수 있다.
[수학식 2]
Figure 112014084473241-pat00002
상기 수학식 2의 부호 h*는 단일층의 두께를 나타내며, 부호 α는 크랙의존상수(parameter depends on the crack geometry)를 나타내며, 부호 γ는 표면에너지, 부호 E는 영스 모듈러스, 부호 σ는 이론적 강도(theoretical strength)를 나타낸다. σ는 E/30과 같다.
실리콘 나이트 라이드와 실리콘 옥사이드는 아래의 표 1과 같은 물성을 갖는다. 상기 수학식 2에 따라 산출된 상기 가소성을 갖는 실리콘 나이트라이드층의 최대 두께는 400 옹스트롱이다. 또한, 상기 수학식 2에 따라 산출된 상기 가소성을 갖는 실리콘 옥사이드층의 최대 두께는 650 옹스트롱이다.
α, 크랙의존상수(parameter depends on the crack geometry) γ, 표면에너지
 E, 영스 모듈러스
 σ는 이론적 강도(theoretical strength)
실리콘 나이트라이드
Figure 112014084473241-pat00003
 1 J/m² 76.5 GPa 2.55 GPa
실리콘 옥사이드
Figure 112014084473241-pat00004
 1.6 J/m² 82 GPa 2.7 GPa
본 실시예에 따른 상기 배리어층(BRL)이 항복 강도(yield strength)보다 큰 밴딩 스트레스가 인가되더라도 일정한 범위에서 가소성(plasticity)을 갖기 위해, 상기 제1 실리콘 나이트라이드층들(SN1-1 내지SN1-n) 각각은 400 옹스트롱 이하의 두께(TH1)를 갖는 것이 바람직하다. 또한, 동일한 이유에서 상기 제1 실리콘 옥사이드층들(SO1-1 내지 SO1-n) 각각은 650 옹스트롱 이하의 두께(TH2)를 갖는 것이 바람직하다.
상술한 두께들(TH1, TH2)을 각각 갖는 상기 제1 실리콘 나이트라이드층들(SN1-1 내지SN1-n)과 상기 제1 실리콘 옥사이드층들(SO1-1 내지 SO1-n)은 항복 강도(yield strength) 이상의 밴딩 스트레스가 발생하더라도 가소성(plasticity)을 갖는다. 따라서, 항복 강도(yield strength) 이상의 밴딩 스트레스가 상기 배리어층(BRL)에 인가되더라도, 상기 배리어층(BRL)의 균열이 방지될 수 있다.
상기 배리어층(BRL)에 포함된 상기 제1 실리콘 옥사이드층들(SO1-1 내지SO1-n)의 두께(TH2)의 합은 약 500 옹스트롱 내지 약 10000 옹스트롱의 범위를 가질 수 있다. 상기 배리어층(BRL)에 포함된 상기 제1 실리콘 나이트라이드층들(SN1-1 내지SN1-n)의 두께(TH1)의 합은 상기 제1 실리콘 옥사이드층들(SO1-1 내지SO1-n)의 두께(TH2)의 합보다 작다. 상기 배리어층(BRL)의 불순물/수분 차단 기능을 반영하여 상기 제1 실리콘 나이트라이드층들(SN1-1 내지SN1-n)의 두께 및 상기 제1 실리콘 옥사이드층들(SO1-1 내지SO1-n)의 두께(TH2)를 상술한 범위 내에서 변경할 수 있다. 또한, 상기 배리어층(BRL)의 증착 시간 및 제조 비용을 반영하여 상기 제1 실리콘 나이트라이드층들(SN1-1 내지SN1-n)의 두께 및 상기 제1 실리콘 옥사이드층들(SO1-1 내지SO1-n)의 두께(TH2)를 상술한 범위 내에서 변경할 수 있다.
이때, 상기 제1 실리콘 나이트라이드층들(SN1-1 내지SN1-n)은 서로 동일한 두께를 가질 수 있다. 또한, 상기 제1 실리콘 옥사이드층들(SO1-1 내지 SO1-n)은 서로 동일한 두께를 가질 수 있다. 상기 제1 실리콘 나이트라이드층들(SN1-1 내지SN1-n)과 상기 제1 실리콘 옥사이드층들(SO1-1 내지 SO1-n)의 적층 개수는 상기 배리어층(BRL)의 두께와 상기 제1 실리콘 나이트라이드층들(SN1-1 내지SN1-n)의 두께, 상기 제1 실리콘 옥사이드층들(SO1-1 내지 SO1-n)의 두께를 고려하여 다양하게 변형될 수 있다.
예컨대, 상기 플렉서블 표시패널(DP)은 50 옹스트롱의 10개의 제1 실리콘 나이트라이드층들(SN1-1 내지SN1-10)과 300 옹스트롱의 10개의 제1 실리콘 옥사이드층들(SO1-1 내지 SO1-10)를 포함하는 3500 옹스트롱의 배리어층(BRL)을 포함할 수 있다. 또한, 상기 플렉서블 표시패널(DP)은 200 옹스트롱의 3개의 제1 실리콘 나이트라이드층들(SN1-1 내지SN1-3)과 650 옹스트롱의 3개의 제1 실리콘 옥사이드층들(SO1-1 내지 SO1-3)를 포함하는 2550 옹스트롱의 배리어층을 포함할 수도 있다. 또한, 상기 플렉서블 표시패널(DP)은 60 옹스트롱의 10개의 제1 실리콘 나이트라이드층들(SN1-1 내지SN1-10)과 500 옹스트롱의 10개의 제1 실리콘 옥사이드층들(SO1-1 내지 SO1-10)를 포함하는 5600 옹스트롱의 배리어층을 포함할 수도 있다
또한, 상기 플렉서블 표시패널(DP)은 100 옹스트롱 3 개의 제1 실리콘 나이트라이드층들(SN1-1 내지SN1-3), 200 옹스트롱의 3개의 제1 실리콘 나이트라이드층들(SN1-4 내지SN1-6), 300 옹스트롱의 3개의 제1 실리콘 옥사이드층들(SO1-1 내지 SO1-3), 및 650 옹스트롱의 3개의 제1 실리콘 옥사이드층들(SO1-4 내지 SO1-6)를 포함하는 3750 옹스트롱의 배리어층을 포함할 수도 있다.
상술한 배리어층들에 따르면, 상기 제1 실리콘 옥사이드층들(SO1-1 내지SO1-n)의 두께의 합이 상기 제1 실리콘 나이트라이드층들(SN1-1 내지SN1-n)의 두께의 합보다 크다. 실리콘 옥사이드는 실리콘 나이트라이드보다 큰 수분 차단력을 갖는다. 상기 배리어층들은 실리콘 나이트라이드보다 많은 양의 실리콘 옥사이드를 포함함으로써 수분 차단력이 증가된다.
도 10은 도 6에 도시된 버퍼층의 확대도이다. 이하, 도 10를 참조하여 버퍼층에 대해 상세히 설명한다.
상기 버퍼층(BFL)은 교번하게 적층된 실리콘 나이트라이드층들(SN2-10 내지SN2-m, 이하 제2 실리콘 나이트라이드층들) 및 실리콘 옥사이드층들(SO2-1 내지 SO2-m, 이하 제2 실리콘 옥사이드층들)을 포함한다. 상기 버퍼층(BFL)은 화학기상증착, 열증착, 스퍼터링 방식 등에 의해 형성될 수 있다.
상기 수학식 1을 참조하여 설명한 것과 같이, 다층 구조의 상기 버퍼층(BFL)은 단일층 구조의 버퍼층보다 동일한 두께 대비 낮은 굴곡강성을 가질 수 있다. 상기 수학식 2를 참조하여 설명한 것과 같이, 상기 제1 실리콘 나이트라이드층들(SN1-1 내지SN1-n) 및 상기 제1 실리콘 옥사이드층들(SO1-1 내지 SO1-n)과 같은 이유에서, 상기 제2 실리콘 나이트라이드층들(SN2-1 내지SN2-m) 각각은 400 옹스트롱 이하의 두께(TH3)를 갖고, 상기 제2 실리콘 옥사이드층들(SO2-1 내지 SO2-m) 각각은 650 옹스트롱 이하의 두께(TH4)를 갖는다.
상기 버퍼층(BFL)에 포함된 상기 제2 실리콘 나이트라이드층들(SN2-1 내지SN2-m)의 두께(TH3)의 합은 약 500 옹스트롱 내지 약 10000 옹스트롱의 범위를 가질 수 있다. 상기 버퍼층(BFL)에 포함된 상기 제2 실리콘 옥사이드층들(SO2-1 내지SO2-m)의 두께(TH4)의 합은 상기 제2 실리콘 나이트라이드층들(SN2-1 내지SN2-m)의 두께(TH3)의 합보다 작을 수 있다.
이때, 상기 제2 실리콘 나이트라이드층들(SN2-1 내지SN2-m)은 서로 동일한 두께를 가질 수 있다. 또한, 상기 제2 실리콘 옥사이드들층(SO2-1 내지 SO2-m)은 서로 동일한 두께를 가질 수 있다. 상기 제2 실리콘 나이트라이드층들(SN2-1 내지SN2-m)과 상기 제2 실리콘 옥사이드층들(SO2-1 내지 SO2-m)의 적층 개수는 상기 버퍼층(BFL)의 두께와 상기 제2 실리콘 나이트라이드층들(SN2-1 내지SN2-m)의 두께, 상기 제2 실리콘 옥사이드층들(SO2-1 내지 SO2-m)의 두께를 고려하여 다양하게 변형될 수 있다.
예컨대, 상기 플렉서블 표시패널(DP)은 200 옹스트롱의 10개의 제2 실리콘 나이트라이드층들(SN2-1 내지SN2-m)과 50 옹스트롱의 10개의 제2 실리콘 옥사이드층들(SO2-1 내지 SO2-m)를 포함하는 2500 옹스트롱의 버퍼층(BFL)을 포함할 수 있다. 또한, 상기 플렉서블 표시패널(DP)은 500 옹스트롱 5 개의 제2 실리콘 나이트라이드층들(SN2-1 내지SN2-5), 100 옹스트롱의 5개의 제2 실리콘 나이트라이드층들(SN-6 내지SN-10), 100 옹스트롱의 5개의 제2 실리콘 옥사이드층들(SO2-1 내지 SO2-5), 및 20 옹스트롱의 5개의 제2 실리콘 옥사이드층들(SO2-6 내지 SO2-10)를 포함하는 3600 옹스트롱의 버퍼층(BFL)을 포함할 수도 있다.
상술한 버퍼층들에 따르면, 상기 제2 실리콘 나이트라이드층들(SN2-1 내지SN2-m)의 두께의 합은 상기 제2 실리콘 옥사이드층들(SO2-1 내지SO2-m)의 두께의 합보다 크다. 실리콘 옥사이드보다 많은 양의 실리콘 나이트라이드를 포함하는 버퍼층 상에 형성된 박막 트랜지스터는 실리콘 옥사이드보다 적은 양의 실리콘 나이트라이드를 포함하는 버퍼층 상에 형성된 박막 트랜지스터보다 높은 이동도, 낮은 누설전류, 낮은 문턱전압 이하에서의 기울기(subthreshold swing)를 갖는다.
도 11a 및 도 11b는 본 발명의 일 실시예에 따른 배리어층의 확대도이다. 이하, 도 11a 및 도 11b를 참조하여 배리어층에 대해 상세히 설명한다.
도 11a에 도시된 것과 같이, 본 실시예에 따른 배리어층(BRL-1)은 영역에 따라 다른 층구조를 갖는다. 상기 배리어층(BRL-1)은 상기 밴딩영역(FA)에 중첩하는 실리콘 나이트라이드층들(SN3-1 내지SN3-n, 이하 제3 실리콘 나이트라이드층들) 및 실리콘 옥사이드층들(SO3-1 내지 SO3-n, 이하 제3 실리콘 옥사이드층들)을 포함한다. 상기 제3 실리콘 나이트라이드층들(SN3-1 내지SN3-n) 및 상기 제3 실리콘 옥사이드층들(SO3-1 내지 SO3-n)은 교번하게 적층된다.
실질적으로 상기 제3 실리콘 나이트라이드층들(SN3-1 내지SN3-n) 및 상기 제3 실리콘 옥사이드층들(SO3-1 내지 SO3-n)은 도 9에 도시된 상기 제1 실리콘 나이트라이드층들(SN1-1 내지SN1-n) 및 상기 제1 실리콘 옥사이드층들(SO1-1 내지 SO1-n)과 동일한 구성(층 구조 및/또는 두께 등)을 가질 수 있다. 따라서, 상기 플렉서블 표시패널(DP)이 상기 밴딩영역(FA)에서 밴딩될 때 항복 강도(yield strength) 이상의 밴딩 스트레스가 상기 배리어층(BRL-1)에 인가되더라도, 상기 배리어층(BRL-1)의 균열이 방지될 수 있다.
상기 배리어층(BRL-1)은 상기 주변영역(SA)에 중첩하는 적어도 하나의 실리콘 나이트라이드층(SN4, 이하 제4 실리콘 나이트라이드층) 및 적어도 하나의 실리콘 옥사이드층(SO4, 이하 제4 실리콘 옥사이드층)을 포함한다. 상기 제4 실리콘 옥사이드층(SO4)은 상기 제4 실리콘 나이트라이드층(SN4)에 중첩한다. 도 11a에는 하나의 제4 실리콘 옥사이드층(SO4)과 그에 적층된 하나의 제4 실리콘 나이트라이드층(SN4)을 포함하는 배리어층(BRL-1)이 도시되었다.
상기 제4 실리콘 나이트라이드층(SN4)은 상기 제3 실리콘 나이트라이드층들(SN3-1 내지SN3-n)보다 큰 두께를 갖고, 상기 제4 실리콘 옥사이드층(SO4)은 상기 제3 실리콘 옥사이드층들(SO3-1 내지 SO3-n)보다 큰 두께를 갖는다. 상기 밴딩영역(FA)과 상기 주변영역(SA)에 따라 상기 배리어층(BRL-1)을 다르게 설계함으로써, 상기 플렉서블 표시패널(DP)의 강도를 유지하는 동시에 상기 밴딩영역(FA)에서의 균열을 방지할 수 있다.
상기 배리어층(BRL-1)은 화학기상증착, 열증착, 스퍼터링 방식 등에 의해 형성될 수 있다. 2종의 마스크를 사용하여 상기 주변영역(SA)과 상기 밴딩영역(FA)에 각각 실리콘 나이트라이드층 및 실리콘 옥사이드층을 형성할 수 있다.
도 11b에 도시된 것과 같이, 상기 밴딩영역(FA)과 상기 주변영역(SA) 사이에 경계영역(BA)이 정의될 수 있다. 상기 제3 실리콘 나이트라이드층들(SN3-1 내지SN3-n) 및 상기 제3 실리콘 옥사이드층들(SO3-1 내지 SO3-n)은 상기 경계영역(BA)을 사이에 두고 상기 제4 실리콘 옥사이드층(SO4) 및 상기 제4 실리콘 나이트라이드층(SN4)과 이격되어 배치된다. 평면상에서 상기 배리어층(BRL-10)은 상기 경계영역(BA)에 정의된 슬릿을 포함하는 것과 같다. 미 도시되었으나, 상기 슬릿에는 상기 배리어층(BRL-10) 상에 적층되는 층(예컨대, 제1 절연층(12, 도 7 및 도 8 참조))을 구성하는 물질이 충진될 수 있다. 상기 슬릿은 상기 제1 방향(DR1)을 따라 상기 배리어층(BRL-10)에 발생한 밴딩 스트레스를 절단한다.
도 12a 및 도 12b는 본 발명의 일 실시예에 따른 버퍼층들의 확대도이다. 이하, 도 12a 및 도 12b를 참조하여 버퍼층에 대해 상세히 설명한다.
도 12a에 도시된 것과 같이, 본 실시예에 따른 버퍼층(BFL-1)은 영역에 따라 다른 층구조를 갖는다. 상기 버퍼층(BFL-1)은 상기 밴딩영역(FA)에 중첩하는 실리콘 나이트라이드층들(SN5-1 내지SN5-m, 이하 제5 실리콘 나이트라이드층들) 및 실리콘 옥사이드층들(SO5-1 내지 SO5-m, 이하 제5 실리콘 옥사이드층들)을 포함한다. 실질적으로 상기 제5 실리콘 나이트라이드층들(SN5-1 내지SN5-m) 및 상기 제5 실리콘 옥사이드층들(SO5-1 내지 SO5-m)은 도 10에 도시된 상기 제2 실리콘 나이트라이드층들(SN2-1 내지SN2-m) 및 상기 제2 실리콘 옥사이드층들(SO2-1 내지 SO2-m)과 동일한 구성(층 구조 및/또는 두께 등)을 가질 수 있다. 따라서, 상기 플렉서블 표시패널(DP)이 상기 밴딩영역(FA)에서 밴딩될 때 항복 강도(yield strength) 이상의 밴딩 스트레스가 상기 버퍼층(BFL-1)에 인가되더라도, 상기 버퍼층(BFL-1)의 균열이 방지될 수 있다.
상기 버퍼층(BFL-1)은 상기 주변영역(SA)에 중첩하는 적어도 하나의 실리콘 나이트라이드층(SN6, 이하 제6 실리콘 나이트라이드층) 및 적어도 하나의 실리콘 옥사이드층(SO6, 이하 제6 실리콘 옥사이드층)을 포함한다. 상기 제6 실리콘 나이트라이드층(SN6)은 상기 제5 실리콘 나이트라이드층들(SN5-1 내지SN5-m)보다 큰 두께를 갖고, 상기 제6 실리콘 옥사이드층(SO6)은 상기 제5 실리콘 옥사이드층들(SO5-1 내지 SO5-m)보다 큰 두께를 갖는다.
상기 버퍼층(BFL-1)은 화학기상증착, 열증착, 스퍼터링 방식 등에 의해 형성될 수 있다. 2종의 마스크를 사용하여 상기 주변영역(SA)과 상기 밴딩영역(FA)에 서로 다른 구조롤 실리콘 나이트라이드층 및 실리콘 옥사이드층을 적층할 수 있다.
도 12b에 도시된 것과 같이, 상기 밴딩영역(FA)과 상기 주변영역(SA) 사이에 경계영역(BA)이 정의될 수 있다. 상기 제5 실리콘 나이트라이드층들(SN5-1 내지SN5-m) 및 상기 제5 실리콘 옥사이드층들(SO5-1 내지 SO5-m)은 상기 경계영역(BA)을 사이에 두고 상기 제6 실리콘 옥사이드층(SO6) 및 상기 제6 실리콘 나이트라이드층(SN6)과 이격되어 배치된다. 평면상에서 상기 버퍼층(BFL-10)은 상기 경계영역(BA)에 정의된 슬릿을 포함하는 것과 같다. 미 도시되었으나, 상기 슬릿에는 상기 버퍼층(BFL-10) 상에 적층되는 층(예컨대, 제1 절연층(12, 도 7 및 도 8 참조))을 구성하는 물질이 충진될 수 있다.
도 13은 본 발명의 일 실시예에 따른 배리어층의 확대도이다. 이하, 도 13을 참조하여 배리어층에 대해 상세히 설명한다.
본 실시예에 따른 배리어층(BRL-2)은 적어도 하나의 경도 보강층(SL)을 포함한다. 상기 경도 보강층(SL)은 그라핀, 그라핀 산화물, 탄소나노튜브 중 적어도 어느 하나를 포함한다. 상기 경도 보강층(SL)은 단일층 대비 감소된 다층구조의 배리어층의 경도를 보상한다. 상기 경도 보강층(SL)은 국부적인 면적에 큰 힘이 인가되어 발생하는 불량(일반적으로 찍힘불량으로 불림)을 방지한다.
도 13에는 도 9에 도시된 배리어층(BRL) 대비 인접하는 실리콘 나이트라이드층과 실리콘 옥사이드층 사이마다 배치된 경도 보강층(SL)을 더 포함하는 배리어층(BRL-2)을 예시적으로 도시하였다. 상기 경도 보강층(SL)의 개수는 변경될 수 있다.
별도로 도시하지는 않았으나, 도 11a 및 도 11b에 도시된 배리어층(BRL-1, BRL-10)의 상기 밴딩영역(FA)에 상기 경도 보강층(SL)이 배치될 수 있다. 상기 경도 보강층(SL)은 상기 주변영역(SA) 대비 감소된 상기 밴딩영역(FA)의 경도를 보상할 수 있다.
별도로 도시하지는 않았으나, 도 10 및 도 12a 및 도 12b에 도시된 버퍼층들(BFL, BFL-1, BFL-10) 역시 상기 경도 보강층(SL)을 더 포함할 수 있다. 특히, 도 12a 및 도 12b에 도시된 버퍼층(BFL-1, BFL-10)은 상기 밴딩영역(FA)에 배치된 상기 경도 보강층(SL)을 더 포함할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상기 배리어층(BRL, BRL-1, BRL-10, BRL-2) 및 상기 버퍼층(BFL, BFL-1, BFL-10)의 층구조는 상기 제1 절연층(12, 도 7 및 도 8 참조) 또는 상기 제2 절연층(14, 도 7 및 도 8 참조)에도 적용될 수 있다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
DP: 플렉서블 표시패널 BRL: 배리어층
BFL: 버퍼층 PX: 화소
FA: 밴딩영역 SA: 주변영역

Claims (20)

  1. 베이스 부재;
    상기 베이스 부재 상에 배치되고, 교번하게 적층된 제1 실리콘 나이트라이드층들, 제1 실리콘 옥사이드층들 및 경도 보강층을 포함하는 배리어층;
    상기 배리어층 상에 배치되는 버퍼층; 및
    상기 버퍼층 상에 배치되고, 박막 트랜지스터 및 상기 박막 트랜지스터에 연결된 표시소자를 포함하는 화소를 포함하고,
    상기 버퍼층은 교번하게 적층된 제2 실리콘 나이트라이드층들 및 제2 실리콘 옥사이드층들을 포함하고,
    상기 제1 실리콘 옥사이드층들의 두께의 합은 상기 제1 실리콘 나이트라이드층들의 두께의 합보다 크고,
    상기 제2 실리콘 옥사이드층들의 두께의 합은 상기 제2 실리콘 나이트라이드층들의 두께의 합보다 작은 플렉서블 표시패널.
  2. 제1 항에 있어서,
    상기 제1 실리콘 옥사이드층들의 두께의 합은 500 옹스트롱 내지 10000 옹스트롱인 것을 특징으로 하는 플렉서블 표시패널.
  3. 제2 항에 있어서,
    상기 제1 실리콘 나이트라이드층들은 서로 동일한 두께를 갖고, 상기 제1 실리콘 옥사이드층들은 서로 동일한 두께를 갖는 것을 특징으로 하는 플렉서블 표시패널.
  4. 제2 항에 있어서,
    상기 제1 실리콘 나이트라이드층들 각각은 400 옹스트롱 이하의 두께를 갖고, 상기 제1 실리콘 옥사이드층들 각각은 650 옹스트롱 이하의 두께를 갖는 것을 특징으로 하는 플렉서블 표시패널.
  5. 제1 항에 있어서,
    상기 제2 실리콘 나이트라이드층들 각각은 400 옹스트롱 이하의 두께를 갖고, 상기 제2 실리콘 옥사이드층들 각각은 650 옹스트롱 이하의 두께를 갖는 플렉서블 표시패널.
  6. 제5 항에 있어서,
    상기 제2 실리콘 나이트라이드층들의 두께의 합은 500 옹스트롱 내지 10000 옹스트롱인 것을 특징으로 하는 플렉서블 표시패널.
  7. 제6 항에 있어서,
    상기 제2 실리콘 나이트라이드층들은 서로 동일한 두께를 갖고, 상기 제2 실리콘 옥사이드층들은 서로 동일한 두께를 갖는 것을 특징으로 하는 플렉서블 표시패널.
  8. 제1 항에 있어서,
    상기 경도 보강층은 그라핀, 그라핀 산화물, 탄소나노튜브 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 플렉서블 표시패널.
  9. 제1 항에 있어서,
    상기 표시소자는 유기발광 다이오드를 포함하는 것을 특징으로 하는 플렉서블 표시패널.
  10. 밴딩영역과 상기 밴딩영역에 인접한 주변영역을 포함하는 플렉서블 표시패널에 있어서,
    베이스 부재;
    상기 베이스 부재 상에 배치된 배리어층; 및
    상기 배리어층 상에 배치되고, 박막 트랜지스터 및 상기 박막 트랜지스터에 연결된 표시소자를 포함하는 화소를 포함하고,
    상기 배리어층은 상기 밴딩영역에 중첩하는 제1 실리콘 나이트라이드층들, 제1 실리콘 옥사이드층들, 상기 주변영역에 중첩하는 적어도 하나의 제2 실리콘 나이트라이드층 및 상기 제2 실리콘 나이트라이드층에 중첩하는 적어도 하나의 제2 실리콘 옥사이드층을 포함하고,
    상기 제1 실리콘 나이트라이드층들과 상기 제1 실리콘 옥사이드층들은 교번하게 적층되며,
    상기 제1 실리콘 나이트라이드층들 각각은 400 옹스트롱 이하의 두께를 갖고, 상기 제1 실리콘 옥사이드층들 각각은 650 옹스트롱 이하의 두께를 갖고,
    상기 제2 실리콘 나이트라이드층은 상기 제1 실리콘 나이트라이드층들 각각의 두께보다 큰 두께를 갖고, 상기 제2 실리콘 옥사이드층은 상기 제1 실리콘 옥사이드층들 각각의 두께보다 큰 두께를 갖는 플렉서블 표시패널.
  11. 삭제
  12. 제10 항에 있어서,
    상기 배리어층의 상기 주변영역의 두께와 상기 밴딩영역의 두께는 실질적으로 동일한 것을 특징으로 하는 플렉서블 표시패널.
  13. 제10 항에 있어서,
    상기 플렉서블 표시패널은 상기 밴딩영역과 상기 주변영역 사이에 정의된 경계영역을 더 포함하고,
    상기 제1 실리콘 나이트라이드층들 및 상기 제1 실리콘 옥사이드층들은 상기 경계영역을 사이에 두고 상기 제2 실리콘 나이트라이드층 및 상기 제2 실리콘 옥사이드층과 이격되어 배치된 것을 특징으로 하는 플렉서블 표시패널.
  14. 제10 항에 있어서,
    상기 배리어층 상에 배치되고, 상기 박막 트랜지스터에 접촉하는 버퍼층을 더 포함하는 플렉서블 표시패널.
  15. 제14 항에 있어서,
    상기 배리어층은, 상기 밴딩영역에 중첩하는 경도 보강층을 더 포함하고,
    상기 버퍼층은 상기 밴딩영역에 중첩하는 제3 실리콘 나이트라이드층들 및 제3 실리콘 옥사이드층들을 포함하고, 상기 제3 실리콘 나이트라이드층들과 상기 제3 실리콘 옥사이드층들은 교번하게 적층되며,
    상기 제3 실리콘 나이트라이드층들 각각은 400 옹스트롱 이하의 두께를 갖고, 상기 제3 실리콘 옥사이드층들 각각은 650 옹스트롱 이하의 두께를 갖는 플렉서블 표시패널.
  16. 제15 항에 있어서,
    상기 버퍼층은 상기 주변영역에 중첩하는 적어도 하나의 제4 실리콘 나이트라이드층 및 상기 제4 실리콘 나이트라이드층에 중첩하는 적어도 하나의 제4 실리콘 옥사이드층을 포함하고,
    상기 제4 실리콘 나이트라이드층은 상기 제3 실리콘 나이트라이드층들 각각의 두께보다 큰 두께를 갖고, 상기 제4 실리콘 옥사이드층은 상기 제3 실리콘 옥사이드층들 각각의 두께보다 큰 두께를 갖는 플렉서블 표시패널.
  17. 제16 항에 있어서,
    상기 버퍼층의 상기 주변영역의 두께와 상기 밴딩영역의 두께는 실질적으로 동일한 것을 특징으로 하는 플렉서블 표시패널.
  18. 제17 항에 있어서,
    상기 제1 실리콘 나이트라이드층들의 두께의 합은 상기 제1 실리콘 옥사이드층들의 두께의 합보다 작고, 상기 제3 실리콘 나이트라이드층들의 두께의 합은 상기 제3 실리콘 옥사이드층들의 두께의 합보다 큰 것을 특징으로 하는 플렉서블 표시패널.
  19. 제15 항에 있어서,
    상기 경도 보강층은 그라핀, 그라핀 산화물, 탄소나노튜브 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 플렉서블 표시패널.
  20. 제10 항에 있어서,
    상기 표시소자는 유기발광 다이오드를 포함하는 것을 특징으로 하는 플렉서블 표시패널.
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