KR101941346B1 - 교차점 메모리 및 그 제조 방법 - Google Patents
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Abstract
개시되는 기술은 일반적으로 집적 회로 디바이스에 관한 것이고, 특히, 교차점 메모리 어레이 및 그 제조 방법에 관한 것으로서, 일 형태에서, 교차점 메모리 어레이 제조 방법은 제 1 활성 물질과, 제 1 활성 물질 위의 제 2 활성 물질을 포함하는 메모리 셀 물질 스택을 형성하는 단계를 포함하며, 상기 제 1 및 제 2 활성 물질 중 하나는 저장 물질을 포함하고 상기 제 1 및 제 2 활성 물질 중 다른 하나는 선택기 물질을 포함한다. 교차점 어레이 제조 방법은 메모리 셀 물질 스택을 패턴처리하는 단계를 더 포함하며, 상기 패턴처리 단계는 메모리 셀 물질 스택의 제 1 및 제 2 활성 물질 중 적어도 하나를 통해 에칭하는 단계와, 상기 제 1 및 제 2 활성 물질 중 하나를 통한 에칭 후 제 1 및 제 2 활성 물질 중 적어도 하나의 측벽 상에 보호 라이너를 형성하는 단계와, 제 1 및 제 2 활성 물질 중 하나의 측벽 상에 보호 라이너 형성 후 메모리 셀 물질 스택을 추가로 에칭하는 단계를 포함한다.
Description
여기서 개시되는 발명은 일반적으로 집적 회로 디바이스에 관한 것이고, 특히, 교차점 메모리 어레이 및 그 제조 방법에 관한 것이다.
일반적으로, 교차점 메모리 어레이는 제 1 세트의 전도 라인(가령, 워드 라인)과, 상기 제 1 세트의 전도 라인과 겹쳐지고 교차하는 제 2 세트의 전도 라인(가령, 비트 라인) 간의 크로스정션에 배치되어 전기적으로 연결된 메모리 요소들을 가진 메모리 어레이를 의미한다. 일부 교차점 메모리 어레이는 메모리 요소들 간에 인가되는 신호에 의해 변경될 수 있는 저항을 가진 물질들을 포함한다. 저항 변화 물질의 예는 상변화 물질을 포함한다.
교차점 메모리 어레이 제조는 적층 구조로 복수의 요소들을 가진 메모리 요소들을 패턴처리하는 단계를 포함할 수 있다. 적층 구조, 예를 들어, 라인들의 스택을 형성하기 위해 물질들의 스택의 적어도 일부분의 에칭을 종종 수반하는, 메모리 요소들의 패턴처리 단계는, 에칭되는 적층 구조물의 측벽을 손상 및 오염시키는 것과 같은 바람직하지 못한 결과를 야기할 수 있다. 따라서, 이러한 바람직하지 못한 효과를 최소화시킬 수 있는 제조 방법이 필요하다.
청구되는 발명은 명세서의 결론부에서 특히 명시된다. 그러나, 그 소정의 목적, 특징, 및/또는 장점과 함께 작동 조직 및/또는 작동 방법은, 다음의 상세한 설명을 참조하여 첨부 도면과 함께 읽을 때 더 쉽게 이해될 수 있다.
도 1은 일부 실시예에 따른 메모리 셀의 개략적 3차원 도해다.
도 2a-2n은 일부 실시예에 따른 다양한 제조 단계에서 메모리 셀의 중간 구조물의 개략적 3차원 모습이다.
도 3a-3c는 일부 실시예에 따른 메모리 셀의 구조물의 단면도로서, 단면도는 y-z 평면을 따라 얻는다.
도 4는 일부 실시예에 따른 메모리 셀의 구조물의 단면도로서, 단면도는 x-z 평면을 따라 얻는다.
도 5a-5c는 일부 실시예에 따른 메모리 셀의 구조물의 단면도로서, 단면도는 y-z 평면을 따라 얻는다.
도면의 특징부들은 반드시 배율에 맞게 그려진 것이 아니며, 도시되는 것과 다른 방향으로 연장될 수 있다. 다양한 축 및 방향이 여기서의 논의를 돕기 위해 도시되었으나, 그 특징부들이 다른 방향으로 연장될 수 있다.
도 1은 일부 실시예에 따른 메모리 셀의 개략적 3차원 도해다.
도 2a-2n은 일부 실시예에 따른 다양한 제조 단계에서 메모리 셀의 중간 구조물의 개략적 3차원 모습이다.
도 3a-3c는 일부 실시예에 따른 메모리 셀의 구조물의 단면도로서, 단면도는 y-z 평면을 따라 얻는다.
도 4는 일부 실시예에 따른 메모리 셀의 구조물의 단면도로서, 단면도는 x-z 평면을 따라 얻는다.
도 5a-5c는 일부 실시예에 따른 메모리 셀의 구조물의 단면도로서, 단면도는 y-z 평면을 따라 얻는다.
도면의 특징부들은 반드시 배율에 맞게 그려진 것이 아니며, 도시되는 것과 다른 방향으로 연장될 수 있다. 다양한 축 및 방향이 여기서의 논의를 돕기 위해 도시되었으나, 그 특징부들이 다른 방향으로 연장될 수 있다.
앞서 언급한 바와 같이, 일반적으로, 교차점 메모리 어레이는 제 1 세트의 전도 라인(가령, 워드 라인)과, 상기 제 1 세트의 전도 라인과 겹쳐지고 교차하는 제 2 세트의 전도 라인(가령, 비트 라인) 간의 크로스정션에 배치되어 전기적으로 연결된 메모리 요소들을 가진 메모리 어레이를 의미한다. 메모리 셀은 전압 또는 전류 펄스와 같은 전기 신호일 수 있는 신호에 응답하여 메모리 상태를 변경할 수 있다. 종종 저항 변화 셀로 불리는 일부 메모리 셀은, 저항 변화 물질에 연결된 제 1 및 제 2 전도 라인을 통해 제공되는 전기 신호에 의해 변경될 수 있는 전기 저항을 가진 저항 변화 물질을 포함한다. 이러한 저항 변화 물질의 일 카테고리는 칼코게나이드 물질과 같은, 그러나 이에 제한되지 않는, 상변화 물질의 카테고리다.
교차점 메모리 어레이 내 메모리 셀들은 적층 구조로 배열되는 복수의 요소들을 포함할 수 있다. 예를 들어, 일 메모리 셀은 저장 요소(storage element) 및 선택기 요소(selector element)를 포함할 수 있고, 상기 저장 및 선택기 요소를 연결하는, 그리고, 상기 저장 및 선택기 요소를 전도 라인에 또한 연결하는 전극을 또한 포함할 수 있다. 이러한 전극들을 이용하여, 이웃하는 기능 요소들 간의 반응 또는 상호확산을 방지할 수 있으나, 선택된 물질에 따라 이용될 수 없는 경우도 있다. 적층 구조, 예를 들어, 라인들의 스택을 형성하기 위해 물질들의 스택의 적어도 일부분의 에칭을 종종 수반하는, 메모리 요소들을 가진 메모리 셀의 패턴처리 단계는, 에칭되는 적층 구조물의 측벽을 손상 및/또는 오염시키는 것과 같은 바람직하지 못한 결과를 야기할 수 있다. 예를 들어, 에칭 중, 저장 또는 선택기 요소들 중 하나의 측벽은 화학적으로 및/또는 물리적으로 손상될 수 있다. 상호-오염은 에칭되는 물질 및/또는 에칭 부산물 중 하나가 다른 하나의 요소에 재증착됨으로써 나타날 수 있다. 예를 들어, 선택기 물질로부터의 요소들은 저장 물질의 측벽을 오염시킬 수 있고, 또는 그 역도 성립한다. 유사한 손상 및/또는 상호 오염은 저장 또는 선택기 요소의 물질, 전극 물질, 전도 라인 물질, 또는 스택 에칭 프로세스의 일부분으로 에칭될 수 있는 기타 물질 중 하나 이상 사이에서 나타날 수 있다. 추가적으로, 오염물은 후속 프로세스에서 열적으로 "드라이브-인"될 수 있어서, 최종 디바이스 특성 및 제조 수율에 의도하지 않은 그리고 바람직하지 않은 결과를 초래할 수 있다. 따라서, 이러한 바람직하지 못한 효과를 최소화시킬 수 있는 제조 방법이 필요하다.
일부 실시예에 따른 메모리 디바이스 제조 방법은 메모리 셀 물질 스택을 형성하는 단계와, 메모리 셀 물질 스택을 패턴처리하는 단계를 포함한다. 메모리 셀 물질 스택 형성은, 제 1 활성 물질과, 제 1 활성 물질 위에 제 2 활성 물질을 형성, 가령, 증착하는 단계를 포함한다. 일부 실시예에서, 제 1 및 제 2 활성 물질 중 하나는 저장 물질을 포함하고, 제 1 및 제 2 활성 물질 중 다른 하나는 선택기 물질을 포함한다. 메모리 셀 물질 스택을 패턴처리하는 단계는 메모리 셀 물질 스택의 제 1 및 제 2 활성 물질 중 적어도 하나를 통해서와 같이, 메모리 셀 물질 스택의 일부분을 통해 에칭하는 단계와, 전체 메모리 셀 물질 스택의 에칭 완료 이전에 측벽 상에 보호 라이너를 형성하는 단계를 포함할 수 있다. 보호 라이너 형성 후, 셀 물질 스택은 셀 스택 에칭을 완료하도록 더 에칭될 수 있다. 따라서, 보호 라이너로 덮인 측벽을 가진 메모리 셀 스택의 일부분은 셀 스택의 추가적 에칭 중 자유화될 수 있는 에칭 산물이 보호 라이너로 덮인 측벽을 가진 부분을 오염시키는 것을 방지하도록 셀 스택의 추가적 에칭 동안 보호된다. 에칭은 물리적 에칭을 포함한, 건식 에칭, 화학적 에칭, 또는 반응성 이온 에칭에서와 같이, 두 에칭의 조합일 수 있다.
도 1은 일 실시예에 따른 교차점 메모리 어레이 내 메모리 셀(10)을 도시한다. 도 1의 메모리 셀(10)은 y 방향으로 연장되는 칼럼 라인(20)과, x 방향으로 연장되는 로우 라인(22) 간에 적층 구조로 배열되는 저항 변화 메모리 셀이다. 일 칼럼 라인(20)과 일 로우 라인(22) 사이에 삽입되는 단일 메모리 셀(10)이 예시되지만, 메모리 어레이는 복수의 칼럼 라인(20)과 복수의 로우 라인(22) 간에 복수의 교차점에서 형성되는 추가의 메모리 셀들을 포함할 수 있다. 칼럼 라인(20)은 산업계의 관례에 의해, 또한 비트 라인 또는 디지트 라인, 또는 더 일반적으로 액세스 라인으로 불릴 수 있고, 로우 라인(22)은 또한 워드 라인 또는 더 일반적으로 액세스 라인으로 불릴 수 있으며,이러한 명칭 지정이 또한 역전될 수 있다. 로우 및 칼럼 라인(22, 20)은 어레이 및 드라이버 회로 내 셀들 간에, 예를 들어 전압 또는 전류 펄스와 같은, 전기 신호를 운반하도록 구성되는 전도 라인이다. 메모리 셀(10)은 선택기 요소(38) 및 저장 요소(34)를 포함하는 메모리 셀 스택(30)을 포함하며, 예시되는 실시예에서 이러한 요소들은 중간 전극(36)에 의해 분리된다. 메모리의 셀 스택(30)은 선택기 요소(38)와 로우 라인(22) 간의 제 1 전극(40)과, 칼럼 라인(20)과 저장 요소(34) 간의 제 2 전극(32)을 추가로 포함한다.
도 1의 예시 실시예로부터 변형된 실시예도 가능하다. 예를 들어, 도 1의 예시 실시예가 칼럼 라인(22) 위에서 x-방향으로 연장되도록 일 차원적으로 횡방향으로 국한된 라인 구조물로 구성되는 제 1 전극(40)과, 2차원적으로 횡방향으로 국한된 구조물로 구성되는 제 2 전극(32)을 도시하지만, 그 반대의 구조도 가능하며, 이 경우 제 1 전극(40)은 2차원적으로 횡방향으로 국한되는 구조물로 구성되고, 제 2 전극(32)은 로우 라인(20) 아래에서 y-방향으로 연장되도록 일차원적으로 횡방향으로 국한되는 라인 구조물로 구성된다. 다른 실시예에서, 제 1 및 제 2 전극(40, 32)이 일차원 또는 이차원적으로 횡방향으로 국한될 수 있다. 추가적으로, 다른 실시예에서, 스택 구조 내 저장 요소(34) 및 선택기 요소(38)의 위치는 서로 상호교환될 수 있다. 또 다른 실시예에서, 선택기 요소(38)는 생략될 수 있다. 또 다른 실시예에서, 제 1, 제 2, 및 중간 전극 중 어느 하나가, 인접한 저장 요소, 선택기, 및 전도 라인 물질의 양립성 또는 반응성에 따라, 생략될 수 있다. 추가적으로, "로우" 및 "칼럼" 지정은 상호교환가능하고, 로우 및 칼럼은 대체로 수직이지만, 90도와는 다른 각도로 교차할 수 있다.
저장 요소(34)의 예는 다른 유형의 저장 요소들 중에서도, 칼코게나이드-계 상변화 저장 요소, 저항성 랜덤 액세스 메모리(RRAM) 저장 요소(가령, NiO, HfO2, ZrO2, Cu20, TaO2, Ta2O5, TiO2, SiO2, Al2O3), 전도 브리지 랜덤 액세스 메모리(CBRAM) 저장 요소(가령, 금속-도핑 칼코게나이드), 및/또는 스핀 트랜스퍼 토크 랜덤 액세스 메모리(STT-RAM) 저장 요소를 포함한다.
선택기 요소(38)의 예는 다른 2개의 단자 디바이스 중에서도, 2-단자 디바이스(가령, 스위치), 가령, 다이오드, 오보닉 임계 스위치(OTS: ovonic threshold switch), 터널 정션, 또는 혼합 이온 전자 전도 스위치(MIEC)를 포함한다. 대안으로서, 선택기 요소(38)의 예는 다른 스위칭 요소들 중에서도, 전계 효과 트랜지스터(FET) 또는 쌍극 정션 트랜지스터(BJT)와 같은, 3-단자 디바이스(가령, 스위치)를 포함한다.
일부 실시예에서, 저장 및 선택기 요소(34, 38) 중 하나 또는 둘 모두는 칼코게나이드 물질을 포함할 수 있다. 저장 및 선택기 요소(34, 38) 중 하나 또는 둘 모두가 칼코게나이드 물질을 포함할 때, 저장 요소(34)는 상온에서 비휘발성인 상변화를 진행할 수 있는 칼코게나이드 물질을 포함할 수 있다. 다른 한편, 선택기 요소(38)는 유사한 비휘발성 상변화를 진행하지 않는 칼코게나이드 물질을 포함할 수 있다.
일부 실시예에서, 저장 요소(34)는 다른 칼코게나이드 합금 시스템 중에서도, 인듐(In)-안티모니(Sb)-텔루륨(Te) (IST) 합금 시스템, 가령, In2Sb2Te5 , In1Sb2Te4, In1Sb4Te7, 등 내의 요소들 중 적어도 2개를 포함하는 합금, 또는, 게르마늄(Ge)-안티모니(Sb)-텔루륨(Te) (GST) 합금 시스템, 가령, Ge8Sb5Te8, Ge2Sb2Te5, Ge1Sb2Te4, Ge1Sb4Te7, Ge4Sb4Te7, 등 내의 요소들 중 적어도 2개를 포함하는 합금과 같이, 칼코게나이드 조성을 포함하는 상변화 물질을 포함한다. 여기서 사용되는 하이픈처리된 화학적 조성 표기는 특히 혼합물 또는 화합물에 포함된 요소들을 표시하며, 표시되는 원소들을 동반하는 모든 화학구조를 나타내고자 하는 것이다. 상변화 저장 요소에 사용될 수 있는 다른 칼코게나이드 합금 시스템은 예를 들어, Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, In-Ge-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge- Te-Sn-Ni, Ge-Te-Sn-Pd, 및 Ge-Te-Sn-Pt를 포함한다.
일부 실시예에서, 선택기 요소(38)는 일 측에서 중간 전극(36)을 통해 저장 요소(34)에 전기적으로 연결되는, 그리고, 다른 측에서 제 1 전극(40)을 통해 로우 라인(22)에 전기적으로 연결되는, 칼코게나이드 물질을 포함한다. 칼코게나이드 물질을 가진 선택기 디바이스는 종종 오보닉 임계 스위치(OTS)로 불릴 수 있다. OTS는 저장 요소(34)용으로 앞서 설명된 칼코게나이드 합금 시스템 중 어느 하나를 포함하는 칼코게나이드 조성을 포함할 수 있다. 추가적으로, 선택기 요소는 비소(As)와 같은 결정질화 억제를 위한 요소를 더 포함할 수 있다. OTS 물질의 예는 다른 것들 중에서도, Te-As-Ge-Si, Ge- Te-Pb, Ge-Se-Te, Al-As-Te, Se-As-Ge-Si, Se-As-Ge-C, Se-Te-Ge-Si, Ge-Sb-Te-Se, Ge-Bi- Te-Se, Ge-As-Sb-Se, Ge-As-Bi-Te, 및 Ge-As-Bi-Se를 포함한다.
전극(32, 36, 40)은 메모리 셀의 작동 요소들을 전기적으로 연결하는, 그러나 물질들 간의 반응을 방지하는, 물질을 포함할 수 있다. 예를 들어, 저장 요소(34) 및 선택기 요소(38)가 칼코게나이드 물질을 포함하는 경우에, 물질들의 상호확산 방지를 위해 이러한 요소들 간에, 그리고 또한 이러한 요소들과 각자의 이웃하는 전도 라인(특히, 금속 물질로 형성되는 전도 라인)들 간에, 비-반응성 전도체들을 배치하는 것이 유리할 수 있다. 적절한 전극 물질의 예는 예를 들어, 카본(C); n-도핑 폴리실리콘 및 p-도핑 폴리실리콘; Al, Cu, Ni, Cr, Co, Ru, Rh, Pd, Ag, Pt, Au, Ir, Ta, 및 W를 포함하는 금속; TiN, TaN, WN, 및 TaCN을 포함하는 전도성 금속 나이트라이드; 탄탈륨 실리사이드, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 및 티타늄 실리사이드를 포함하는 전도성 금속 실리사이드; 및 RuO2를 포함하는 전도성 금속 옥사이드와 같은, 하나 이상의 전도성 및 반도성 물질을 포함한다.
추가적으로, 로우 라인(22) 및 칼럼 라인(20)은 메모리 어레이 내의 메모리 셀에 액세스하고자 전류를 운반하기 위해 전도 라인 형성에 적합한 임의의 전도성 및/또는 반도성 물질을 포함할 수 있다. 로우 라인(22) 및 칼럼 라인(20) 형성에 적합한 전도성/반도성 물질의 예는 n-도핑 또는 p-도핑, 폴리실리콘, Al, Cu, 및 W를 포함하는 금속, TiN, TaN, 및 TaCN을 포함하는 전도성 금속 나이트라이드, 및 기타 전도 물질을 포함한다. 전극 중 하나(32 또는 40)가 생략되는 실시예에서, 로우 라인(22) 또는 칼럼 라인(20)이 전기 신호 운반에 추가하여 셀 전극 기능을 할 수 있다.
다음에서, 메모리 셀의 일부 실시예가 칼코게나이드 물질을 포함하는 저장 요소 및 선택기 요소에 관한 소정의 특징들을 가지는 것으로 설명될 수 있으나, 실시예는 이러한 저장 및 선택기 물질에 제한되지 않는다. 예를 들어, 일부 실시예에서, 메모리 셀은 쌍극 정션 트랜지스터 또는 다이오드와 같은, 칼코게나이드 물질을 포함하지 않는 선택기 요소를 포함하면서, 칼코게나이드 상변화 물질을 포함하는 저장 요소를 포함할 수 있다. 일부 다른 실시예에서, 칼코게나이드 상변화 물질과 유사한 전기적 거동을 가진 다른 물질이 사용될 수 있다. 일부 다른 실시예에서, 메모리 셀은 옥사이드-계 저항 변화 옥사이드 물질과 같은 칼코게나이드 물질을 포함하지 않는 저장 요소를 포함하면서, 오보닉 임계 스위칭 물질을 포함하는 선택기 요소를 포함할 수 있다. 또 다른 실시예에서, 메모리 셀은 이러한 기능을 위해 별도의 선택기 요소없이, 저장 및 선택기 기능을 모두 가진 칼코게나이드 상변화 물질을 포함할 수 있다.
도 2a-2n은 다양한 실시예에 따라 메모리 디바이스 제조 방법 및 구조물을 예시하는 중간 메모리 어레이 구조물의 개략적인 3차원 도해다. 예시 실시예에서, 제조는 메모리 셀 물질 스택을 부분적으로 에칭하는 단계와, 메모리 셀 라인 스택과 같은, 적층 메모리 셀 구조물을 형성하도록 에칭을 완료하기 전에, 부분적으로 에칭된 메모리/셀 물질 스택의 노출된 측벽을 보호하는 단계를 포함한다. 에칭은 전도 라인이 메모리 셀 스택으로 흔히 패턴처리되는 패턴처리 프로세스의 일부분일 수 있다. 예시 프로세스에서, 하측 로우 라인 및 상측 칼럼 라인은 2개의 마스크 패턴을 이용하여 패턴처리되고, 사이의 메모리 셀 스택이 2개의 마스크 패턴 각각에 의해 부분적으로 패턴처리된다.
명료성 및 편의성을 위해 도시되지 않지만, 예시되는 어레이 구조물이 기판 위에 형성되고, 다른 것들 중에서도, 이는 다른 것들 중에서도, 다양한 주변 및 지지 회로, 예를 들어, 칼럼 및 로우의 드라이버 회로 및 감지 증폭기 회로와, 앞서 설명한 칼럼 라인 및 로우 라인을 통해 메모리 어레이에 이러한 회로를 연결하는 소켓 및 배선의 일부분을 형성하는, 예를 들어, CMOS 트랜지스터를 포함할 수 있다. 추가적으로, 기판은 하나 이상의 메모리 어레이, 또는 어레이들의 "데스크"를 포함할 수 있다. 여기서 사용되듯이, 용어 기판은 벌크 반도체 기판과, 그 위에 형성되는 일체형 구조물을 포함할 수 있다.
여기서 그리고 명세서 전체에서 사용되듯이, "제거식 패턴처리"(subtractive patterning)는 형성될 구조물이 물질 제거에 의해 패턴처리되는 프로세스 시퀀스를 의미한다. 예를 들어, "제거식 패턴처리 프로세스"는 패턴처리될 영역과 겹쳐지는 에칭 마스크 구조물을 첫번째로 리소그래피 방식으로 제공하는 단계와, 이어서, 마스크 구조물에 의해 마스킹되는 영역 내 물질이 보호되고 노출 영역 내 물질은 에칭 제거 프로세스에 의해 제거되도록, 에칭 단계를 포함할 수 있다. 층들의 스택을 제거식 패턴처리하기 위한 프로세스 단계들의 세트는 레지스트, 하드 마스크, 및 반사 방지-코팅 중 하나 이상에서 포함할 수 있는 에칭 마스크 패턴의 제공을 포함할 수 있다. 레지스트는 포토리소그래피 프로세스에 의해 패턴처리될 수 있고, 패턴은 하측 하드 마스크 및/또는 반사방지층에 전사될 수 있다. 하드 마스크층없는 프로세스를 포함한, 다른 리소그래픽 기술도 또한 가능하다. 하드 마스크층이 포함되면, 레지스트는 아래 물질의 에칭 중 하드 마스크 이용 전에 제거될 수 있다. 따라서, 에칭 마스크 패턴은 패턴을 관심 물질 내로 전사하는 시간에 레지스트 및/또는 하드 마스크층에 의해 제공될 수 있다. 에칭 마스크 패턴은 하위 물질을 에칭(가령, 습식 또는 건식)으로부터 보호하기 위해 마스크 패턴으로 덮인 영역을 차단하고, 에칭 마스크 패턴은 에칭될 물질의 노출 영역을 에칭하도록 마스크 패턴으로 덮히지 않은 영역을 노출시킨다.
일부 실시예에 따라, 도 2a의 중간 어레이 구조물(100a)를 참조하면, 메모리 디바이스 제조 방법은 기판(도시되지 않음) 위에 하측 전도 물질(22a)을 형성하는 단계와, 하측 전도 물질(22a) 위에 메모리 셀 물질 스택(30a)을 형성하는 단계와, 메모리 셀 물질 스택(30a) 위에 제 1 하드 마스크 물질(42a)을 형성하는 단계를 포함한다. 메모리 셀 물질 스택(30a) 형성은 결국, 하측 전도 물질(22a) 상에 하측 전극 물질(40a)을 형성하는 단계와, 하측 전극 물질(40a) 상에 선택기 요소 물질(38a)을 형성하는 단계와, 선택기 요소 물질(38a) 상에 중간 전극 물질(36a)을 형성하는 단계와, 중간 전극 물질(36a) 상에 저장 요소 물질(34a)을 형성하는 단계와, 저장 요소 물질(34a) 상에 상측 전극 물질(32a)을 형성하는 단계와, 상측 전극 물질(32a) 상에 제 1 하드 마스크 물질(42a)을 형성하는 단계를 포함한다. 각각의 물질은 스퍼터링 또는 화학 기상 증착에 의해서와 같이, 기판 상에 일 층을 블랭킷 증착함으로써 형성될 수 있다. 메모리 셀 스택이 다른 실시예에서 물질을 생략 또는 추가할 수 있음은 이해될 것이다.
일부 실시예에 따라, 도 2b의 중간 어레이 구조물(100b)을 참조하면, 메모리 디바이스 제조 방법은 x-방향으로 연장되는 부분 에칭된 하측 라인 스택(44a)을 형성하도록 도 2a의 중간 어레이 구조물(100a)의 메모리 셀 물질 스택을 제거식 패턴처리하는 단계를 포함한다. 위에서 마스크가 패턴처리된 후, 중간 어레이 구조물(100a)을 가진 기판이 건식 에칭 툴로 로딩될 수 있다. 일 실시예에서, 도 2b-2e를 참조하여 아래에서 설명되는 프로세스가 건식 에칭 툴에서 수행될 수 있다.
부분 에칭된 하측 라인 스택(44a)을 형성하기 위한 제거식 패턴처리는, x-방향으로 연장되는 라인들을 포함하는 에칭 마스크 라인 패턴(가령, 포토레지스트 패턴)을 형성하는 단계와, 에칭 마스크 패턴 라인들 간의 노출 영역을 에칭하는 단계를 포함한다. 적어도 상측 활성 물질이 에칭된다. 도 2b의 예시 실시예에서, 하드 마스크 물질(42a), 상측 전극 물질(32a), 및 저장 요소 물질(34a)의 에칭은, 중간 전극 물질(36a) 상에 저장 요소 라인(34b), 저장 요소 라인(34b) 상에 상측 전극 라인(32b), 및 상측 전극 라인(32b) 상에 하드마스크 라인(42b)를 포함하는 부분 에칭된 하측 라인 스택(44a)을 형성한다. 결과적인 중간 구조물(100b)은 얕은 트렌치에 의해 분리되는 부분 에칭된 하측 라인 스택(44a)을 포함한다.
도 2b의 예시 실시예에서, 에칭 프로세스는 측벽을 노출시키도록 저장 요소 물질(34a)의 일부분을 제거하지만, 저장 요소 물질(34a) 및 선택기 요소 물질(48a)의 수직 위치가 일부 실시예에 따라 스위칭되는 실시예에서, 유사한 에칭 프로세스가 선택기 요소 물질(38a)의 일부분을 제거할 수 있다.
추가적으로, 도 2b의 예시 실시예에서, 에칭은 중간 전극 물질(36a)의 적어도 상측 표면까지 연장되어, 저장 물질(34b) 및 상측 전극(32b)의 노출된 측벽이 이어서 보호 라이너를 이용하여 보호될 수 있으나, 에칭 프로세스는 도 2a의 중간 어레이 구조물(100a) 중 어느 물질이 후속 공정 중 보호되고자 하는지에 따라 다른 깊이에서 멈출 수 있다. 예를 들어, 일부 실시예에서, 에칭 프로세스는, 이어서, 도 3a-3c의 아래 설명으로부터 이해되듯이, 중간 전극 물질(36a), 선택기 요소 물질(34a), 하측 전극 물질(40a), 및 하측 전극 물질(22a) 중 하나 이상의 제거를 진행할 수 있다.
여전히 도 2b를 참조하면, 부분 에칭된 하측 라인 스택(44a)의 형성은, 저장 물질 라인(34b) 아래에 놓인 물질, 본 경우에, 중간 전극 물질(36a) 내로 적어도 부분적으로 에칭하는 단계를 포함할 수 있어서, 후속 보호를 위해 저장 물질의 총 두께를 통해 측벽의 노출을 보장할 수 있고, 이는 중간 전극 물질(36a)의 두께의 일부분을 통한 측벽의 노출을 이끌 수 있다.
일반적으로, 건식 에칭 프로세스는 예를 들어, 플로린-, 클로린-, 브로민-, 또는, 이오딘-함유 증기 화합물과 같은 할로겐화물 중 적어도 하나를 포함하는 다양한 부식액을 이용함으로써 화학적 반응을 이용하여, 제거되는 물질과 휘발성 화학적 화합물을 형성할 수 있다. 일부 다른 건식 에칭 프로세스는 부식액 자체일 수도 있고 또는 비활성 이온과 같은 다른 화학종과 부식액의 조합일 수 있는 대전 화학종들의 가속을 이용함으로써 물리 에너지를 이용할 수 있다. 반응성 이온 에칭과 같은 또 다른 건식 에칭 프로세스는 에칭 성능 최적화를 위한, 화학 반응 및 물리적 에너지의 조합을 이용할 수 있다.
도 2b의 부분 에칭된 하측 라인 스택(44a)를 패턴처리하기 위한 일부 건식 에칭 프로세스는 에칭 속도 및/또는 프로파일을 개선시키기 위해 복수의 서브-프로세스를 포함한다. 그러나, 도 2a의 중간 구조물(100a)의 다양한 물질 내 특정 물질을 제거하기 위해 맞춤화된 서브-프로세스는 바람직하지 못한 결과를 초래할 수 있다. 예를 들어, 저장 요소 물질(34a)을 포함하여 이에 이르기까지 물질을 제거 후, 에칭 프로세스가 중간 전극 물질(36a) 및 선택기 요소 물질(38a)을 계속하여 추가적으로 제거할 경우, 선택기 요소 물질(38a)과 같은, 제거되는 추가 물질로부터 에칭 부산물의 원자, 분자, 또는 클러스터가 릴리스되어, 다른 곳에, 예를 들어, 저장 요소 라인(34b)의 측벽 상에 재-증착될 수 있다. 선택기 물질로부터 릴리스되는 물질은, 저장 요소 라인(34b)의 벌크 물질 또는 측벽을 오염시킬 수 있어서, 한 예를 들자면, 메모리 셀의 임계치/스위칭 전압의 변화와 같은, 결과적인 메모리 셀의 전기적 성능에 의도하지 않은 변화를 일으킬 수 있다. 전기적 거동을 바람직하지 않게 변화시키도록 저장 요소 물질(34a)에 후속하여 포함될 수 있는 선택기 물질(38a)로부터 릴리스되는 물질들의 예는, 다른 것들 중에서도, Te, As, Ge, Si, Pb, Se, Al, C, Bi, 및 Sb를 포함한다. 특히, As 및 Se는 GST와 같은, 칼코게나이드 저장 물질의 거동을 변경시킬 수 있다.
물론, 다른 교차-오염물이 제거된 물질, 또는 에칭 부산물에 의해 발생할 수 있고, 앞서 에칭된 물질들 중 임의의 물질이 기존 측벽 상에 재증착될 수 있다. 이러한 오염물은 에칭 중, 또는, 습식-세청 프로세스 또는 갭 충전 프로세스와 같은, 후속 프로세스 중 발생할 수 있다.
건식 에칭 프로세스로부터 나타날 수 있는 메모리 셀의 전기적 성능의 이러한 의도하지 않은 변화를 피하기 위해, 예를 들어, 중간 구조물(100b)의 스택을 계속 에칭하기 전에, 도 2b의 부분 에칭된 하측 라인 스택(44a)을 형성하도록, 부분 에칭 후 에칭된 층의 측벽 상에 보호 라이너를 형성하는 것이 유리할 수 있다. 따라서, 다음의 설명에서, 도 2b에서와 같은, 부분 에칭된 하측 라인 스택(44a)의 측벽 상에 보호 라이너를 형성하는 방법이 설명될 것이다.
일부 실시예에 따라, 도 2c의 중간 어레이 구조물(100c)을 참조하면, 메모리 디바이스 제조 방법은 보호 라이너(46a)로 덮인 측벽을 가진 부분 에칭된 하측 라인 스택(44b)을 형성하도록, 측벽을 포함한, 도 2b의 부분 에칭된 하측 라인 스택(44a)의 표면 상에 보호 라이너(46a)를 형성하는 단계를 포함한다. 결과적인 중간 구조물(100c)은 얕은 트렌치(하나가 도시됨)에 의해 분리되는 부분 에칭된 하측 라인 스택(44a)(도 2b)과, 얕은 트렌치의 하측 표면과 측벽 상에 형성되는 보호 라이너(46a)를 포함한다.
일부 실시예에서, 보호 라이너(46a)는 플로로카본 물질을 포함할 수 있다. 여기서 사용되듯이, 플로로카본 물질은 장거리 질서성을 가지거나 갖지 않는 카본 및 플로린을 가진 임의의 물질을 포함하며, 폴리머 체인 및 비정질 물질을 포함한다. 이러한 플로로카본 물질은 증착 및 에칭 프로세스 중 적어도 하나를 위해 구성된 프로세스 챔버 내에서 증착될 수 있다. 유리한 점으로서, 플로로카본 물질이 도 2b의 부분 에칭된 하측 라인 스택(44a)의 형성에 사용되는, 그리고, 하측 라인 스택 형성을 위한 후속 에칭 프로세스 수행에 사용되는, 동일 건식 에칭 챔버 내에서 장소변경없이(in-situ) 증착될 수 있다. 장소변경없이 보호 라이너를 증착함으로써, 추가적인 공정 시간, 장비, 및 재료가 절감될 수 있다. 예를 들어, 몇가지 거명하자면, CH2F2, CF, CF2, CF4, C4F6, C4F8, COF3 및 CHF3 와 같은, C 및 F를 포함하는 플로로카본 반응 가스 화학종 및 플라즈마를 이용하여 플로로카본 물질이 증착된다.
일부 실시예에서, 보호 라이너(46a) 형성은, 인접한 부분 에칭 하측 라인 스택(44a)들 사이의 라인-간 스택 영역과 부분 에칭 하측 라인 스택(44a)의 측벽을 포함한, 도 2b의 중간 구조물(100b)의 모든 노출 표면을 균일하게 그리고 실질적으로 덮는 등각형 라이너 물질을 증착하는 단계를 포함한다. 적어도 상측 활성 물질의 측벽이 덮인다. 예시 실시예에서, 하드 마스크 라인(42b), 상측 전극 라인(32b), 저장 요소 라인(34b)의 측벽들, 및 중간 전극 물질(36a)의 노출된 측벽이 덮인다. 여기서 사용되듯이, 등각형 물질은 실질적으로 동일한, 증착 표면의 다양한 부분 상에 두께를 가진다. 따라서, 등각형일 때, 보호 라이너(46a)는 부분 에칭된 하측 라인 스택(44b)의 상측 표면 및 측벽 상에, 그리고, 인접한 부분 에칭 하측 라인 스택(44b)들 간의 중간 전극 물질(36a) 상에, 실질적으로 동일한 두께를 가진다.
등각형 보호 라이너(46a)는 유리하게도 (아래에서 더 설명되는) 후속 스페이서 구조 형성을 실현시킬 수 있다. 도 2b에 나타나는 수직 에칭에 사용되는 조건에 비해 증착 중 낮은 기판 바이어스 및/또는 높은 프로세스 챔버 압력과 같은, 일부 프로세스 조건들은 등각형 보호 라이너(46a)의 형성을 촉진시킬 수 있다. 이론에 구속됨없이, 이러한 프로세스 조건은 기판을 향한 부식액 화학종의 가속을 늦출 수 있다. 예를 들어, 저장 물질 라인(34b)을 형성하기 위한 에칭의 건식 에칭 조건이 약 1-20mTorr의 낮은 압력과, -200V 내지 -500V의 높은 기판 바이어스를 포함할 경우, 압력은 약 30-50mTorr로 증가할 수 있고 기판 바이어스는 -50V 내지 +50V로 감소할 수 있으며, 특히, 보호 라이너(46a)의 등방성 공정 향상 및 등각 증착 향상을 위해, 0V일 수 있다.
다른 실시예에서, 등각 보호 라이너(46a)는 현장 외에서 증착될 수 있고, 이 경우, 실리콘 나이트라이드와 같은 무기 물질이 이용될 수 있다.
보호 라이너(46a)의 두께는 상호 오염으로부터 효과적 보호를 위해, 그리고, 도 2c의 중간 전극층(36a)과 저장 요소 라인(34b) 간의 계면 위 및 아래에서 층의 폭의 결과적인 변화를 제어하기 위해, 맞춤화될 수 있다. 일부 실시예에서, 보호 라이너는 동일한 수직 높이로 측정되는 셀 라인 스택(30b)의 폭의 약 5% 내지 약 25% 사이, 또는 약 10% 내지 20% 사이, 예를 들어, 약 15%의 두께를 가질 수 있다. 일부 실시예에서, 보호 라이너는 약 1nm 내지 약 20 nm 사이, 또는 약 1 nm 내지 약 10 nm 사이, 예를 들어, 약 5 nm의 두께를 가질 수 있다.
도 2d의 중간 어레이 구조물(100d)을 참조하면, 메모리 디바이스 제조 방법은, 일부 실시예에 따라, 도 2c의 보호 라이너(46a)의 수평 부분을 이방성으로 제거하여, 부분 에칭된 하측 라인 스택(44c) 사이에 중간 전극 물질(36a)의 상측 표면과 하드 마스크 라인(42b)의 상측 표면을 노출시키는 단계를 추가로 포함한다. 나머지 보호 라이너(46b)는, 저장 라인(34b)의 측벽을 포함한, 부분 에칭된 하측 라인 스택(44c)의 측벽을 덮는다. 이러한 이방성 제거는 산업계에서 "스페이서 에칭 프로세스"로 불릴 수 있고, 도 2c의 보호 라이너(46a)가 수평 표면(가령, x-y 평면에 형성되는 표면)으로부터 실질적으로 또는 완전히 제거되지만 보호 라이너(46b)는 수직 표면(가령, x-z 및 y-z 평면에 형성되는 표면) 위에 남도록, 그래서 보호 스페이서로 불릴 수 있도록, 주로 수직 방향(z-방향)으로 물질을 제거하도록 설계되는 지향성 에칭 프로세스를 의미한다. 얕은 트렌치의 하부 표면으로부터 보호 라이너 물질을 제거하기 위한 이방성 에칭 후, 결과적인 중간 구조물(100d)은 얕은 트렌치에 의해 분리되는 부분 에칭된 하측 라인 스택(44a)과, 얕은 트렌치의 측벽 표면 상에 형성되는 보호 라이너(46b) 을 포함한다.
스페이서 에칭은 아래에서 도 2e를 참조하여 설명되는 후속 에칭과 동일한 건식 에칭 챔버에서 수행될 수 있다. 보호 라이너(46a)가 건식 에칭 툴 내에서 장소변경없이 형성되는 실시예에서, 동일한 툴이 도 2b-2e의 시퀀스에 대해 이용될 수 있다.
일부 실시예에 따라, 도 2e의 중간 어레이 구조물(100e)을 참조할 때, 도 2c의 보호 라이너(46a)가 이방성으로 에칭되어 부분 에칭된 하측 라인 스택(44c) 사이에 중간 전극 물질(36a)의 상측 표면과 하드 마스크 라인(42b)의 상측 표면을 노출시키면, 이전 단계에서 부분 에칭되었을 수 있는 중간 전극 물질(36a)의 나머지 두께를 포함한, 도 2d의 중간 어레이 구조물(100d)이, 도 2e에 도시되는 바와 같이 완전 에칭된 하측 라인 스택(44d)을 형성하도록 추가로 에칭된다. 완전 에칭된 하측 라인 스택(44d)은 하부로부터 시작할 때, 기판 상의 하측 전도 라인(22), 하측 전도 라인(22) 상의 셀 라인 스택(30c), 및 셀 라인 스택(30c) 상의 잔여 제 1 하드 마스크 라인(42b)을 포함한다. 셀 라인 스택(30c)은 하측 전도 라인(22) 상의 하측 전극 라인(40), 하측 전극 라인(40) 상의 선택기 요소 라인(38b), 선택기 요소 라인(38b) 상의 중간 전극 라인(36b), 중간 전극 라인(36b) 상의 저장 요소 라인(34b), 및 저장 요소 라인(34b) 상의 상측 전극 라인(32b)을 포함한다. 일부 상황 하에서, 제 1 하드 마스크 물질(42a)은 하측 라인 스택(44d)을 형성하는 제거식 패턴처리 프로세스 완료 근처에서 실질적으로 제거될 수 있다. 보호 라이너(46b)는, 예시 실시예에서, 추가적인 에칭 중, 저장 요소 라인(34b)으로 나타나는, 상측 또는 제 2 활성 물질의 측벽을 보호한다. 특히, 중간 전극 라인(36b) 상의 저장 요소 라인(34b), 상측 전극 라인(32b), 및 잔여 하드 마스크 라인(42b)은 보호 라이너(46b)에 의해 덮이는 측벽을 갖고, 스택의 나머지는 도 2e의 완전 에칭된 하측 라인 스택(44d)을 형성하도록 보호 라이너(46b)의 그늘 아래에서 에칭되기 때문에 폭이 더 넓다. 중간 전극 라인(36b), 선택기 요소 라인(38b), 하측 전극 라인(40), 및 하측 전도 라인(22)을 포함한, 보호 라이너(46b) 아래에 구조물을 형성하기 위한 에칭 중 릴리스(release) 또는 리스퍼터링(resputtering)될 수 있는 임의의 에칭 부산물이, 보호 라이너(46b)의 측벽 상에 형성될 수 있고, 저장 요소 라인(34b) 및 상측 전극 라인(32b)을 포함한, 보호 라이너(46b)에 의해 덮인 구조물의 측벽 상에 직접 재증착되는 것을 방지할 수 있다.
일부 실시예에 따라, 도 2f를 참조하면, 메모리 디바이스 제조 방법은 저장 요소 라인(34b), 상측 전극 라인(32b), 및 잔여 하드 마스크 라인(42b)의 측벽을 노출시키도록 보호 라이너(46b)를 제거하는 단계를 추가로 포함한다. 이렇게 함으로써, 선택기 요소 물질(가령, As, Se)의 원자, 분자, 또는 클러스터를 포함하는, 앞서 설명한 바와 같이 재증착되는 스페이서-형상의 보호 라이너(46b) 아래의 층의 에칭으로부터 부산물을 가질 수 있는 표면을 가진 보호 라이너(46b)가, 저장 라인(34b)의 측벽을 부산물에 직접 노출시킴없이 제거될 수 있다. 다양한 실시예에서, 보호 라이너(46b) 제조를 위한 세척이, 건식 에칭 표면의 세척을 위해 당 업자에게 알려진 임의의 적절한 습식 및/또는 건식 세척 프로세스를 이용하여 수행될 수 있다. 예를 들어, 이러한 한가지 세척 프로세스는 약 0% 내지 10% 사이 또는 약 0% 내지 5% 사이의 농도로 묽은 플루오르화 수소산(HF)을 포함한 용액을 이용한 습식 및/또는 기상 세척을 포함할 수 있다. 다른 이러한 세척 프로세스는 약 0% 내지 약 2% 사이, 또는 약 0% 내지 약 1% 사이, 또는 약 0% 내지 약 0.5% 사이의 농도의 카르복실산을 포함하는 용액을 이용한 습식 및/또는 기상 세척을 포함할 수 있다. 다른 실시예에서, 현장 외(ex situ) 증착된 무기 스페이서가 이용되는 경우에, 보호 라이너는 후속 공정을 통해서도 제 자리에 머무를 수 있고, 최종 산물에서도 머무를 수 있다.
도 2f를 계속 참조하면, 보호 라이너(46b)를 제거한 결과, 완전-에칭된 하측 라인 스택(44e)의 서로 다른 부분이, 보호 라이너(46b) 형성 전 또는 후에 해당 부분이 에칭되었는지 여부에 따라 서로 다른 폭을 가질 수 있다. 예시 실시예에서, 보호 라이너(46b)가 저장 요소 라인(34b) 형성을 위해 에칭 후 형성되었기 때문에, 중간 전극 라인(36b)의 노출된 상측 표면 위 및 아래의 완전 에칭된 하측 라인 스택(44e)의 부분들의 폭이 도 2e에서 보호 라이너(46b)의 두께에 대응하는 크기만큼 다를 수 있다. 일부 실시예에서, 셀 라인 스택의 폭넓은 부분과 폭좁은 부분 사이의 폭 차이는 동일한 수직 레벨 바로 위에서 측정되는 셀 라인 스택(30b)의 폭의 약 10% 내지 약 50% 사이, 또는, 약 20% 내지 40% 사이, 예를 들어, 약 30%일 수 있다. 일부 실시예에서, 보호 라이너는 약 1nm 내지 약 20nm 사이, 또는 약 1nm 내지 약 10nm, 예를 들어, 약 5nm의 두께를 가질 수 있다.
일부 실시예에 따라, 도 2g를 참조하면, 메모리 디바이스 제조 방법은, 중간 어레이 구조물(100g)을 형성하도록, 도 2f와 관련하여 설명한 바와 같이, 보호 라이너(46b) 제거 후 완전 에칭된 하측 라인 스택(44e)의 노출된 표면 상에 밀봉 유전체(47a)를 형성하는 단계를 추가로 포함한다. 건식 에칭 툴에서 장소 변경없이 형성되는 보호 라이너(46b)와 달리, 밀봉 유전체(47a)는 완전 에칭된 하측 라인 스택(44f)의 적어도 일부 표면 상에 영구적으로 남을 수 있다. 일부 실시예에서, y-방향(도 2h-2n 참조)으로 스택을 국한시키는 후속 에칭, 세척, 갭충전, 및 열처리와 같은 후속 프로세스들로부터 하측 라인 스택(44f)의 적어도 일부분을 보호하기에 적합한 유전체를 포함할 수 있다. 밀봉 유전체(47a)는 다른 것들 중에서도, 옥사이드 물질, 예를 들어, 실리콘 옥사이드(가령, SiO2), 및 알루미늄 옥사이드(가령, Al2O3), 나이트라이드 물질, 예를 들어, 실리콘 나이트라이드(가령, Si3N4), 또는 이들의 조합을 포함할 수 있다. 일반적으로, 밀봉 유전체(47a)는 열 및 플라즈마 증착 기술을 포함한, 원자층 증착(ALD) 및 화학 기상 증착(CVD)과 같은 적절한 등각 증착 기술에 의해 형성될 수 있다.
일부 실시예에 따라 도 2h를 참조하면, 메모리 디바이스 제조 방법은 제 1 분리 유전 영역(48a)을 형성하도록 분리 유전 물질로 도 2g의 인접 하측 라인 스택(44f)들 간의 공간을 충전하는 단계를 추가로 포함한다. 공간의 충전에 적절한 유전 물질은 예를 들어, 다른 것들 중에서도, 고밀도 플라즈마(HDP) 프로세스, 스핀-온-유전체(SOD) 프로세스, 대기압 미만의 화학 기상 증착(SACVD) 프로세스, 및 원자층 증착(ALD) 프로세스와 같은, 적절한 갭-충전 프로세스에 의해 증착될 수 있는 실리콘 옥사이드를 포함할 수 있다. 인접 하측 라인 스택(44g)들 간의 라인간 간격이 유전 물질로 충전되어 분리 유전 영역(48a)을 형성하면, 중간 어레이 구조물이 화학-기계적으로 폴리싱되어, 위에 놓인 갭 충전 유전체 및 하드 마스크의 잔여 부분을 제거할 수 있고, 중간 구조물(100h)의 하측 라인 스택(44g)의 형성을 완료하도록, 분리 유전 영역(48a) 및 밀봉 유전체(47b)에 사이에 놓이는 상측 전극 라인(32b)의 교대하는 표면들을 포함하는 실질적으로 평면형의 표면을 노출시킨다.
일부 실시예에 따라, 도 2i의 중간 어레이 구조물(100i)을 이제 참조하면, 메모리 디바이스 제조 방법은 중간 어레이 구조물(100h)의 평면형 표면 상에 상측 전도 물질(20a)을 증착하는 단계를 추가로 포함한다. 상측 전도 물질(20a)은 실질적으로 유사한 물질을 포함할 수 있고, 도 2a의 하측 전도 물질(22a)에 대해 앞서 논의된 바와 실질적으로 유사한 프로세스를 이용하여 형성될 수 있다.
일부 실시예에 따라, 도 2j의 중간 어레이 구조물(100j)을 참조하면, 메모리 디바이스 제조 방법은 상측 전도 라인(20)을 포함한 부분 에칭된 벽체 구조물(50a)을 형성하도록 제거식 패턴처리 단계를 추가로 포함한다. 부분 에칭 벽체 구조물(50a)을 형성하는 단계는, 하측 라인 스택(44a)(도 2b)을 패턴처리하기 위해 앞서 설명한 바와 유사한 방식으로, y-방향으로 직교하여 연장되는 예시 실시예에서, 아래에 놓인 하측 라인 스택(44g)과 교차하는 라인(가령, 포토레지스트 라인 - 명료성을 위해 도시하지 않음)을 포함하는 에칭 마스크 패턴을 형성하는 단계와, 부분 에칭된 벽체 구조물(50a)을 형성하도록 노출된 영역을 에칭하는 단계를 포함한다. 각각의 부분 에칭된 벽체 구조물(50a)은 상측 전도 라인(20)을 포함하고, 상측 전극(32) 및 저장 요소(34)를 포함한, x 및 y 방향으로 국한되는 상측 물질 스택의 형성을 더 포함한다. 도 2b의 예시 실시예에서, 도 2b와 유사하게, 벽체 구조물(50a) 에칭은 부분 에칭된 벽체 구조물(50a)을 형성하도록, 중간 전극 라인(36b) 상에서 또는 내에서 에칭 프로세스를 중지하는 단계를 포함한다. 도 2b에서 논의한 바와 같이, 도 2j에 도시되는 중간 전극 라인(36b)에서의 에칭 중지는 예시 용도일 뿐이고, 에칭은 도 2j에서 도시되는 바와 같이 중간 전극 라인(36b)의 노출된 표면 위 및 아래의 임의의 적절한 수직 위치에서 중지될 수 있다.
일부 실시예에 따라, 도 2k의 중간 어레이 구조물(100k)을 참조할 때, 메모리 디바이스 제조 방법은 보호 라이너(46a) 형성을 위해 도 2c와 관련하여 설명한 것과 유사한 방식으로, 도 2k의 부분 에칭된 벽체 구조물(50b)을 형성하도록, 도 2j의 부분 에칭된 벽체 구조물(50a) 위에 제 2 보호 라이너(52a)를 형성하는 단계를 추가로 포함한다. 제 2 보호 라이너(52a) 형성을 위한 파라미터 및 조건들은 보호 라이너(46a) 형성을 위해 도 2c와 관련하여 설명한 것과 유사할 수 있다.
일부 실시예에 따라, 도 2l의 중간 어레이 구조물(100l)을 참조하면, 메모리 디바이스 제조 방법은, 제 1 보호 라이너(46b) 형성을 위해 도 2d와 관련하여 설명한 것과 유사한 방식으로, 스페이서 프로파일을 가진 제 2 보호 라이너(52b)를 형성하도록 도 2k의 제 2 보호 라이너(52a)를 이방성으로 에칭하는 단계를 추가로 포함한다. 제 2 보호 라이너(52b) 형성을 위한 파라미터 및 조건들은 제 1 보호 라이너(46b) 형성을 위해 도 2d와 관련하여 설명한 것과 유사하다.
일부 실시예에 따라, 도 2m의 중간 어레이 구조물(100m)을 참조하면, 메모리 디바이스 제조 방법은, 완전 에칭된 하측 라인 스택(44d)을 형성하도록 추가적인 에칭을 위해 도 2e와 관련하여 설명한 것과 유사한 방식으로, 도 2m의 완전 에칭된 벽체 구조물(50d)을 형성하도록 도 2l의 중간 구조물(100l)을 추가로 에칭하는 단계를 추가로 포함한다. 하측 전도 라인(40)의 상측 표면 상에서 에칭 및 주지되는 물질의 차이를 제외하곤, 완전 에칭된 벽체 구조물(50d) 형성을 위한 추가적 에칭의 파라미터 및 조건들은 도 2e와 유사할 수 있다. 셀 라인 스택(30c)(도 2f)이 라인 교차시 이미 패턴처리되었기 때문에, 완전 에칭된 벽체 구조(50d)는 분리 물질(48)과 교번되는 메모리 셀 스택의 필라의 위에 놓인 칼럼 라인(20)을 포함한다.
추가 에칭 중, 제 2 보호 라이너(52b)는 예시 실시예에서 저장 요소(34)(도 2j)로 나타나는 아래에 놓인 상측 또는 제 2 활성 물질의 z-y 평면 내 측벽을 보호한다. 스택의 나머지는 폭이 넓은 데, 이는 도 2e의 완전 에칭된 상측 라인 스택(44d)을 형성하도록 제 2 보호 라이너(52b)의 그늘 아래에서 에칭되기 때문이다.
일 실시예에서, 도 2b-2e와 관련하여 앞서 언급한 바와 같이, 도 2j-2m의 시퀀스가, 완전 에칭된 벽체 구조물(50d)이 형성된 후까지 기판 제거없이 건식 에칭 툴 내에서 장소 변경없이 수행된다. 앞서 설명한 바와 같이, (이방성 에칭을 위한 비교적 낮은 압력 및 높은 음의 기판 바이어스를 포함하는) 수직 건식 에칭을 위한 조건이 등각 증착에 더 좋도록 변경될 수 있고(기판 바이어스가 낮거나 없고 압력이 비교적 높은 경우를 포함), 도 2k의 유기 제 2 보호 라이너(52a)는 플로로카본 프리커서의 공급으로 폴리머로 플라즈마 증착될 수 있다. 그 후 조건들은 이방성 건식 에칭에 유리한 조건으로 돌아갈 수 있다.
다른 실시예에서, 기판은 에칭 단계들 간에 제거될 수 있고, 도 2k의 무기 제 2 보호 라이너(52a)는 별도의 툴에서 증착될 수 있다. 이러한 경우에, 도 2m의 결과적인 제 2 보호 라이너(52b)는 선택적으로, 아래 도 2n과 관련하여 아래에서 설명되는 프로세스에 반해, 최종 산물에 남을 수 있다.
일부 실시예에 따라, 도 2n의 중간 어레이 구조물(100n)을 참조할 때, 메모리 디바이스 제조 방법은, 제 1 보호 라이너(46b) 제거를 위한, 도 2f와 관련하여 설명한 바와 유사한 방식으로, 벽체 구조물(50d)의 측벽으로부터 제 2 보호 라이너(52b) 제거하고 벽체 구조물(50)을 남기기 위한 세척 단계를 추가로 포함한다. 제 2 보호 라이너(52b)가 저장 요소(34), 상측 전극(32), 및 상측 전도 라인(20)의 측벽들로부터 제거되는 점을 제외하곤, 제 2 보호 라이너(52b) 제거를 위한 세척의 파라미터 및 조건들은 제 1 보호 라이너(46b) 제거용 세척을 위해 도 2f와 관련하여 설명한 것과 유사할 수 있다.
도 2f-2g와 유사하게, 중간 전극(36) 및 선택기 요소(38)를 포함한, 도 2m의 제 2 보호 라이너(52b) 아래에 구조물을 형성하기 위한 에칭 중 릴리스될 수 있는 에칭 부산물은, 저장 요소(34)의 형태로 상측 또는 제 2 활성 물질을 포함하는, 제 2 보호 라이너(52b)에 의해 덮인 구조물의 측벽 상에 직접 재증착되는 것을 방지하면서, 제 2 보호 라이너(52b)의 측벽 상에 재증착될 수 있다. 제 2 보호 라이너(52b)가 최종 산물에 남는 실시예에서, 이러한 에칭 부산물은 부산물이 저장 요소(34) 및 상측 전극(32)과 직접 접촉하지 않도록 제 2 보호 라이너(52b)의 제거와 함께 제거될 수 있다.
제 2 보호 라이너(52b)의 제거 결과, 도 2f와 관련하여 설명한 방식으로, 벽체 구조물(50c)의 서로 다른 부분이, 제 2 보호 라이너(52a) 형성 전 또는 후에 해당 부분이 형성되는지 여부에 따라, 서로 다른 부분에서 서로 다른 폭을 가질 수 있다. 일부 실시예에서, 양 측부 상에서 스페이서의 그림자 효과로 인해, 중간 전극(36)의 노출된 상부 표면의 수직 레벨 바로 위 및 바로 아래에서 측정되는 벽체 구조물(50)의 폭의 차이는 중간 전극(36)의 노출된 상부 표면 바로 위에서 측정되는 벽체 구조물(50)의 폭의 약 10% 내지 약 50% 사이, 또는, 약 20% 내지 40% 사이, 예를 들어, 약 30%일 수 있다.
추가적으로, 도시되지는 않지만, 도 2n에 도시되는 바와 같이 제 2 보호 라이너(52b) 제거 후, 중간 구조물(100n)을 추가로 처리하여, 밀봉 유전체(47a) 형성을 위해 도 2g에서 설명한 것과 유사한 방식으로, 중간 구조물(100m)의 노출 표면 상에 제 2 밀봉 유전체(도시되지 않음)를 형성할 수 있다. 추가적으로, 제 2 밀봉 유전체로 라이닝된 인접 벽체 구조물(50)들 사이의 공간은, 제 2 분리 유전 영역 및 제 2 밀봉 유전체의 사이에 놓인, 교번하는 상측 전도 라인(20)(또는 하드 마스크 라인 또는 그 위의 에칭 중지 물질)을 노출시키도록 도 2h에서 설명되는 바와 유사한 방식으로, 제 2 분리 유전 영역(도시되지 않음)을 형성하도록 충전재 유전체로 충전될 수 있고 폴리싱(도시되지 않음)될 수 있다.
도 3a는 도 2a-2n의 예시 실시에에 따라 제조되는 어레이 구조물(200a)의 단면도를 도시한다. 도 3a의 단면도는 도 2a-2n의 y-z 평면에 대응하는 y-z 평면에서 구한다. 앞서 설명한 바와 같이, 본 실시예에서, 스페이서 구조물을 가진 보호 라이너(46b)(도시되지 않음)가 형성되고, 저장 요소(34) 및 상측 전극(32)의 측벽을 포함한, (도 2d의) 부분 에칭된 하측 라인 스택(44c)의 측벽으로부터 제거된다. 보호 라이너(46b)를 제거 하고(도시되지 않음), 완전 에칭된 하측 라인 스택(44e)(도 2f)을 형성하도록 추가적 에칭 후, 도 3a에 도시되는 바와 같이 상측 전도 라인(20) 아래로 전체 스택의 x-z 측벽을 덮도록 밀봉 유전체(47)가 형성된다. 앞서 설명한 바와 같이, 어레이 구조물(200a)의 단면도는, 보호 라이너(46b) 형성 결과, 스텝들이, 중간 전극(36)의 상측 표면 바로 아래의 셀 스택의 폭이 중간 전극(36)의 상측 표면 바로 위 셀 스택의 폭에 비해 넓도록 (상측 전극 물질의 두께를 부분적으로 통과할 수 있는) 중간 전극(36)의 상측 표면 상의 횡방향 평원 영역을 형성한다. 앞서 설명한 바와 같이, 이러한 프로세스 흐름은 예를 들어, 예시되는 저장 요소(34) 형태로 상측 활성 물질과 같은, 스텝 위의 물질들이 스텝 아래의 층의 에칭 프로세스로부터 보호되고자 할 때, 바람직할 수 있다. 도 3b 및 3c에서 도시되는 바와 같이 다른 구조도 가능하며, 유사한 부분은 유사한 도면 부호로 표시된다.
도 3b는 다른 실시예에 다른 어레이 구조물(300a)의 단면도를 도시한다. 도 3a와 유사하게, 도 3a의 단면도는 y-z 평면을 따라 얻는다. 본 실시예에서, 보호 라이너(46b) 형성 이전에 도 2b에 도시되는 바와 같이, 중간 전극 물질(36a) 상에서 에칭 제거 프로세스를 최초에 중지하는 대신에, 도 2b의 하측 전극 물질(40a) 상에서 또는 내에서 에칭 프로세스가 중지되며, 스페이서 구조를 가진 후속 보호 라이너(도시되지 않음)가 그 위에 형성된다. 보호 라이너(도시되지 않음)를 제거하고 완전 에칭된 하측 라인 스택을 형성하도록 추가 에칭 후, 밀봉 유전체(47)가 도 3b에 도시되는 바와 같이 상측 전도 라인(20) 아래의 전체 스택의 x-z 측벽을 덮도록 형성된다. 보호 스페이서(도시되지 않음) 형성 및 제거 결과, 횡방향 평원 영역을 형성하는 스텝들이 (하측 전극 물질의 두께를 부분적으로 통과할 수 있는) 하측 전극(40)의 상측 표면 상에 놓이되, 도 3b의 어레이 구조물(300a)의 결과적인 단면도에 도시되는 바와 같이, 스텝 바로 아래의 셀 스택의 폭이 스텝 바로 위의 셀 스택의 폭에 비해 크다. 이러한 프로세스 흐름은, 예를 들어, 스텝 위의 물질이 하측 전극(40) 또는 하측 전도 라인(22)의 에칭 프로세스로부터 보호되고자 할 때, 그러나 두 활성 물질(저장 요소(34) 및 선택기 요소(38)의 물질)들이 양립가능할 때, 바람직하다.
도 3c는 또 다른 실시예에 따른 완전 제조된 어레이 구조물(400a)의 단면도를 도시한다. 도 3a 및 3b와 유사하게, 도 3c의 단면도는 y-z 평면에서 취한다. 본 실시예에서, 보호 라이너(46b) 형성을 위해 도 3a에서와 같이 중간 전극 물질(36a) 상에서 또는 내에서 에칭 제거 프로세스를 중지함에 추가하여, 본 실시예에서 에칭 제거 프로세스는 하측 전극 물질(40a) 상에서 또는 내에서 두번째로 중지되었고, 스페이서 구조(도시되지 않음)를 가진 보호 라이너가 그 위에 두 위치에서 두번 형성된다. 각각의 위치(도시되지 않음)에서 보호 라이너 형성후 보호 라이너를 제거하고 완전 에칭된 하측 라인 스택을 형성하도록 추가 에칭 후, 밀봉 유전체(47)가 형성되어 도 3c에 도시되는 바와 같이 상측 전도 라인(20) 아래 전체 스택의 x-z 측벽을 덮도록 형성된다. 도 3c의 어레이 구조물의 결과적인 단면은, 하측 스텝 바로 아래의 셀 스택의 폭이 하측 스텝 바로 위의 셀 스택의 폭에 비해 크도록, 그리고, 상측 스텝 바로 아래의 셀 스택의 폭이 상측 스텝 바로 위의 셀 스택의 폭보다 크도록, 중간 및 하측 전극(36, 40)의 상측 표면 상에 횡방향 평원 영역을 형성하는 스텝을 가진다. 이러한 프로세스 흐름은, 예를 들어, 상측 스텝 위의 물질들이 중간 전극(36) 및 선택기 요소(38)의 에칭 프로세스로부터 보호받고자 할 때, 그리고 하측 스텝 위의 물질이 하측 전극(40) 또는 하측 전도 라인(22)의 에칭 프로세스로부터 보호받고자 할 때, 바람직할 수 있다.
도 4는 일부 실시예에 따라 도 3a-3c의 어레이 구조물(200a, 300a, 또는 400a)에 대응하는 어레이 구조물(200b)의 단면도를 도시한다. 도 4의 단면도는 도 2a-2n의 x-z 평면에 대응하는 x-z 평면에서 취한다. 도 4의 어레이 구조물은 도 2a-2n과 관련하여 설명된 것과 유사한 프로세스를 이용하여 제조될 수 있다. 그러나, 도 2i-2n 및 도 4에 따라, 칼럼 라인 에칭 중 상측 활성 물질 보호에 사용되는 스페이서 프로세스, 그리고, 도 2a-2h 및 3a-3b에 따라, 로우 라인 에칭 중 상측 활성 물질 보호에 사용되는 스페이서 프로세스는, 서로 독립적으로 이용될 수 있고 또는 조합될 수 있다. 이러한 치수에서, 또한, 도시되는 바와 같이 중간 전극 물질 상에서 또는 내에서 스텝이 형성될 수 있다.
도 5a-5c는 보호 스페이서(46)가 제거되지 않은 점을 제외하면, 도 3a-3c의 단면도와 유사한 단면도를 도시한다. 예시 실시예의 보호 스페이서는 메모리 셀 스택의 활성 물질(가령, 저장 및 선택기 요소)과의 상호작용 위험성을 최소화시키도록 무기질일 수 있다. 예는 실리콘 나이트라이드 및 실리콘 옥시나이트라이드를 포함한다. (도 4에 도시되는 치수의) 메모리 셀 필라의 직교 벽체 상의 보호 스페이서가 마찬가지로 최종 산물에서 유지될 수 있다.
본 발명이 소정의 실시예를 들어 설명되었으나, 여기서 제시되는 특징 및 장점들 모두를 제공하지 않는 실시예를 포함한, 당 업자에게 명백한 다른 실시예도 본 발명의 범위 내에 있다. 더욱이, 앞서 설명된 다양한 실시예들을 조합하여 추가의 실시예를 제공할 수 있다. 추가적으로, 일 실시예의 범주에서 도시되는 소정의 특징들이 다른 실시예에 포함될 수 있다. 따라서, 본 발명의 범위는 첨부된 청구범위를 참조하여서만 규정된다.
Claims (28)
- 메모리 디바이스 제조 방법으로서,
기판을 제공하는 단계와,
기판 위에 메모리 셀 물질 스택을 형성하는 단계 - 상기 메모리 셀 물질 스택은 제 1 활성 물질과, 제 1 활성 물질 위의 제 2 활성 물질을 포함하고, 상기 제 1 및 제 2 활성 물질 중 하나는 저장 물질을 포함하고, 상기 제 1 및 제 2 활성 물질 중 다른 하나는 선택기 물질을 포함함 - 와,
상기 메모리 셀 물질 스택을 패턴처리하는 단계를 포함하되,
상기 패턴처리 단계는,
상기 메모리 셀 물질 스택의 제 1 및 제 2 활성 물질 중 하나를 통해 에칭하는 단계와,
상기 제 1 및 제 2 활성 물질 중 하나를 통한 에칭 후 적어도 상기 제 2 활성 물질의 두 개의 대향하는 측벽 상에 보호 라이너를 형성하는 단계 - 상기 보호 라이너는 현장 외(ex situ) 기술을 사용하여 상기 측벽 상에 증착된 등각형 라이너 물질을 포함함 - 와,
상기 보호 라이너 형성 후, 상기 메모리 셀 물질 스택의 제 1 및 제 2 활성 물질 중 다른 하나를 통해 추가적으로 에칭하는 단계를 포함하고,
상기 메모리 디바이스는 상기 제 1 활성 물질의 상부 표면 및 상기 제2 활성 물질의 하부 표면과 접촉하는 중간 전극을 포함하는 상변화 메모리 디바이스이고, 상기 제 1 활성 물질은 제 1 칼코게나이드 조성물을 포함하고, 상기 제 2 활성 물질은 제 2 칼코게나이드 조성물을 포함하는, 메모리 디바이스 제조 방법. - 제 1 항에 있어서,
보호 라이너 형성 단계는 플로로카본으로 형성되는 라이너를 형성하는 단계를 포함하는
메모리 디바이스 제조 방법. - 제 1 항에 있어서,
보호 라이너 형성 단계는 C 및 F를 포함하는 플로로카본 반응물 및 플라즈마를 이용하여 플로로카본을 증착하는 단계를 포함하는
메모리 디바이스 제조 방법. - 제 1 항에 있어서,
보호 라이너 형성 단계는 스페이서 구조물을 형성하도록 플라즈마를 이용하여 플로로카본을 증착 및 에칭하는 단계를 포함하는
메모리 디바이스 제조 방법. - 제 1 항에 있어서,
보호 라이너 형성 단계는 플라즈마를 이용하여 건식 에칭 챔버에서의 증착을 포함하는
메모리 디바이스 제조 방법. - 제 5 항에 있어서,
보호 라이너 증착 단계는 기판에 외부 바이어스 인가없이 수행되는
메모리 디바이스 제조 방법. - 제 5 항에 있어서,
상기 제 1 및 제 2 활성 물질 중 적어도 하나를 통한 에칭 및 보호 라이너 형성은, 건식 에칭 챔버에서 장소변경없이(in-situ) 수행되는
메모리 디바이스 제조 방법. - 제 7 항에 있어서,
상기 제 1 및 제 2 활성 물질 중 다른 하나를 통한 추가적 에칭이, 건식 에칭 챔버에서 장소변경없이(in-situ) 수행되는
메모리 디바이스 제조 방법. - 메모리 디바이스 제조 방법으로서,
기판을 제공하는 단계와,
기판 위에 메모리 셀 물질 스택을 형성하는 단계 - 상기 메모리 셀 물질 스택은 제 1 활성 물질과, 제 1 활성 물질 위의 제 2 활성 물질을 포함하고, 상기 제 1 및 제 2 활성 물질 중 하나는 저장 물질을 포함하고, 상기 제 1 및 제 2 활성 물질 중 다른 하나는 선택기 물질을 포함함 - 와,
상기 메모리 셀 물질 스택을 패턴처리하는 단계를 포함하되,
상기 패턴처리 단계는,
상기 메모리 셀 물질 스택의 제 1 및 제 2 활성 물질 중 하나를 통해 에칭하는 단계와,
상기 제 1 및 제 2 활성 물질 중 하나를 통한 에칭 후 상기 제 1 및 제 2 활성 물질 중 적어도 하나의 측벽 상에 보호 라이너를 형성하는 단계 - 상기 보호 라이너는 현장 외 기술을 사용하여 상기 측벽 상에 증착된 등각형 라이너 물질을 포함함 - 와,
상기 보호 라이너 형성 후, 상기 메모리 셀 물질 스택의 제 1 및 제 2 활성 물질 중 다른 하나를 통해 추가적으로 에칭하는 단계를 포함하고,
상기 제 1 및 제 2 활성 물질 중 적어도 하나를 통한 에칭은 복수의 부분 에칭된 라인을 형성하고, 보호 라이너 형성 단계는 동일한 수직 높이에서 부분 에칭된 라인들의 폭의 5% 내지 25% 사이의 두께를 증착하는 단계를 포함하는
메모리 디바이스 제조 방법. - 제 1 항에 있어서,
상기 제 1 및 제 2 활성 물질 중 다른 하나를 통한 추가 에칭은 상기 제 1 및 제 2 활성 물질 중 하나의 측벽 상에 보호 라이너 스페이서를 남기도록 보호 라이너를 스페이서-에칭하는 단계를 포함하는
메모리 디바이스 제조 방법. - 제 1 항에 있어서,
상기 메모리 셀 물질 스택의 추가 에칭 후, 상기 제 1 및 제 2 활성 물질 중 하나의 측벽으로부터 보호 라이너를 제거하는 단계를 더 포함하는
메모리 디바이스 제조 방법. - 제 11 항에 있어서,
메모리 셀 물질 스택의 추가 에칭 후, 상기 제 1 및 제 2 활성 물질 중 하나의 측벽 상에, 그리고, 상기 제 1 및 제 2 활성 물질 중 다른 하나의 측벽 상에, 유전체 실링 라이너를 형성하는 단계를 더 포함하는
메모리 디바이스 제조 방법. - 제 1 항에 있어서,
메모리 셀 물질 스택의 추가 에칭 후, 갭 충전 유전체로 메모리 셀 물질 스택에 인접한 갭을 충전하는 단계를 더 포함하는
메모리 디바이스 제조 방법. - 삭제
- 제 1 항에 있어서,
상기 제 1 및 제 2 활성 물질 중 하나는 저장 물질을 포함하고, 상기 제 1 및 제 2 활성 물질 중 다른 하나는 선택기 물질을 포함하고, 상기 선택기 물질은 As 및 Se 중 적어도 하나를 포함하는
메모리 디바이스 제조 방법. - 제 1 항에 있어서,
상기 메모리 셀 물질 스택은 하측 전극 물질 및 상측 전극 물질을 더 포함하고, 상기 제 1 활성 물질은 상기 상측 전극 물질과 중간 전극 물질 사이에 놓이며, 상기 제 2 활성 물질은 상기 하측 전극 물질과 중간 전극 물질 사이에 놓이고,
상기 제 1 및 제 2 활성 물질 중 적어도 하나를 통한 에칭은, 중간 전극 물질의 측벽의 적어도 일부분을 노출시키도록 중간 전극 물질 내에서 중지되는 단계를 더 포함하고,
보호 라이너 형성 단계는, 중간 전극 물질의 측벽의 적어도 일부분 상에 보호 라이너를 형성하는 단계를 더 포함하고, 추가 에칭 단계는 보호 라이너 형성 후 중간 전극 물질의 나머지 부분을 에칭하는 단계를 더 포함하고, 상기 제 1 및 제 2 활성 물질 중 다른 하나를 통한 에칭 후 상기 하측 전극 물질 및 전도 물질을 에칭하는 단계를 더 포함하는
메모리 디바이스 제조 방법. - 제 1 항에 있어서,
상기 메모리 셀 물질 스택을 패턴처리하는 단계는 제 1 방향으로 연장되는 하측 라인 스택을 형성하는 단계를 포함하고, 상기 하측 라인 스택은 기판 위에 제 1 활성 물질 라인과, 제 1 물질 라인 위에 제 2 활성 물질 라인을 포함하는
메모리 디바이스 제조 방법. - 메모리 디바이스 제조 방법으로서,
기판을 제공하는 단계와,
기판 위에 메모리 셀 물질 스택을 형성하는 단계 - 상기 메모리 셀 물질 스택은 제 1 활성 물질과, 제 1 활성 물질 위의 제 2 활성 물질을 포함하고, 상기 제 1 및 제 2 활성 물질 중 하나는 저장 물질을 포함하고, 상기 제 1 및 제 2 활성 물질 중 다른 하나는 선택기 물질을 포함함 - 와,
상기 메모리 셀 물질 스택을 패턴처리하는 단계를 포함하되,
상기 패턴처리 단계는,
상기 메모리 셀 물질 스택의 제 1 및 제 2 활성 물질 중 하나를 통해 에칭하는 단계와,
상기 제 1 및 제 2 활성 물질 중 하나를 통한 에칭 후 상기 제 1 및 제 2 활성 물질 중 적어도 하나의 측벽 상에 보호 라이너를 형성하는 단계 - 상기 보호 라이너는 현장 외 기술을 사용하여 상기 측벽 상에 증착된 등각형 라이너 물질을 포함함 - 와,
상기 보호 라이너 형성 후, 상기 메모리 셀 물질 스택의 제 1 및 제 2 활성 물질 중 다른 하나를 통해 추가적으로 에칭하는 단계를 포함하고,
상기 메모리 셀 물질 스택을 패턴처리하는 단계는 제 1 방향으로 연장되는 하측 라인 스택을 형성하는 단계를 포함하고, 상기 하측 라인 스택은 기판 위에 제 1 활성 물질 라인과, 제 1 물질 라인 위에 제 2 활성 물질 라인을 포함하고,
상기 메모리 디바이스 제조 방법은,
하측 라인 스택을 형성하도록 제 1 및 제 2 활성 물질 중 다른 하나를 통한 추가 에칭 후, 제 1 방향과 교차하는 제 2 방향으로 연장되는 상측 벽체 구조물을 형성하도록 상기 메모리 셀 물질 스택을 추가로 패턴처리하는 단계를 더 포함하며, 상기 패턴처리 단계는,
상기 하측 라인 스택의 제 1 및 제 2 활성 물질 라인 중 하나를 통해 에칭하는 단계와,
상기 제 1 및 제 2 활성 물질 라인 중 하나를 통한 에칭 후 제 1 및 제 2 활성 물질 라인 중 적어도 하나의 측벽 상에 제 2 보호 라이너를 형성하는 단계와,
상기 제 2 보호 라이너 형성 후 상기 메모리 셀 물질 스택의 제 1 및 제 2 활성 물질 라인 중 다른 하나를 통해 추가 에칭하는 단계를 포함하는
메모리 디바이스 제조 방법. - 메모리 디바이스 제조 방법으로서,
기판을 제공하는 단계와,
메모리 셀 물질 스택을 형성하는 단계 - 상기 메모리 셀 물질 스택은 제 1 활성 물질과, 제 1 활성 물질 위의 제 2 활성 물질을 포함함 - 와,
메모리 셀 구조물 스택을 형성하도록 메모리 셀 물질 스택을 패턴처리하는 단계를 포함하되,
상기 패턴처리 단계는,
상기 메모리 셀 물질 스택의 상측 부분들을 분리시키는 얕은 트렌치를 형성하도록 메모리 셀 물질 스택을 부분적으로 에칭하는 단계와,
상기 얕은 트렌치의 하부 표면들 및 상기 제 2 활성 물질의 두 개의 대향하는 측벽 상에 보호 라이너 물질을 형성하는 단계 - 상기 보호 라이너는 현장 외 기술을 사용하여 상기 측벽 및 상기 하부 표면들 상에 증착된 등각형 라이너 물질을 포함함 - 와,
상기 상측 부분의 측벽 표면 상에 보호 라이너 스페이서를 형성하도록 얕은 트렌치의 하부 표면들로부터 보호 라이너 물질을 제거하도록 보호 라이너 물질을 이방성으로 에칭하는 단계와,
보호 라이너 스페이서 형성 후 메모리 셀 라인 스택 내로 메모리 셀 물질 스택을 분리시키도록 메모리 셀 물질 스택을 추가 에칭하는 단계를 포함하고,
상기 메모리 디바이스는 상기 제 1 활성 물질의 상부 표면 및 상기 제2 활성 물질의 하부 표면과 접촉하는 중간 전극을 포함하는 상변화 메모리 디바이스이고, 상기 제 1 활성 물질은 제 1 칼코게나이드 조성물을 포함하고, 상기 제 2 활성 물질은 제 2 칼코게나이드 조성물을 포함하는
메모리 디바이스 제조 방법. - 제 19 항에 있어서,
메모리 셀 물질 스택 형성 단계는,
기판 위에 전도 물질을 형성하는 단계와,
전도 물질 위에 선택기 물질을 형성하는 단계와,
선택기 물질 위에 저장 물질을 형성하는 단계를 포함하며,
부분적 에칭은 전도 물질을 통한 에칭없이 저장 물질을 통해 에칭이 이루어지고, 추가 에칭은 전도 물질을 통해 에칭이 이루어지는
메모리 디바이스 제조 방법. - 제 20 항에 있어서,
부분적 에칭은 저장 물질로부터 선택기 물질을 분리시키는 전극 물질 상에서 또는 내에서 에칭이 중지되고, 추가적 에칭은 선택기 물질 및 전극 물질의 나머지를 통해 에칭이 이루어지는
메모리 디바이스 제조 방법. - 메모리 디바이스 제조 방법으로서,
기판을 제공하는 단계와,
메모리 셀 물질 스택을 형성하는 단계와,
메모리 셀 구조물 스택을 형성하도록 메모리 셀 물질 스택을 패턴처리하는 단계를 포함하되,
상기 패턴처리 단계는,
상기 메모리 셀 물질 스택의 상측 부분들을 분리시키는 얕은 트렌치를 형성하도록 메모리 셀 물질 스택을 부분적으로 에칭하는 단계와,
상기 얕은 트렌치의 하부 표면들 및 측벽 상에 보호 라이너 물질을 형성하는 단계 - 상기 보호 라이너 물질은 현장 외 기술을 사용하여 상기 측벽 및 상기 하부 표면들 상에 증착된 등각형 라이너 물질을 포함함 - 와,
상기 상측 부분의 측벽 표면 상에 보호 라이너 스페이서를 형성하도록 얕은 트렌치의 하부 표면들로부터 보호 라이너 물질을 제거하도록 보호 라이너 물질을 이방성으로 에칭하는 단계와,
보호 라이너 스페이서 형성 후 메모리 셀 라인 스택 내로 메모리 셀 물질 스택을 분리시키도록 메모리 셀 물질 스택을 추가 에칭하는 단계를 포함하고,
메모리 셀 물질 스택 형성 단계는,
기판 위에 전도 물질을 형성하는 단계와,
전도 물질 위에 선택기 물질을 형성하는 단계와,
선택기 물질 위에 저장 물질을 형성하는 단계를 포함하며,
부분적 에칭은 전도 물질을 통한 에칭없이 저장 물질을 통해 에칭이 이루어지고, 추가 에칭은 전도 물질을 통해 에칭이 이루어지고,
메모리 셀 물질 스택을 패턴처리하는 단계는, 제 1 방향으로 연장되는 셀 물질 라인 스택을 패턴처리하는 단계를 포함하고, 상기 메모리 디바이스 제조 방법은, 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 벽체 구조물을 형성하도록 상기 메모리 셀 물질 스택을 패턴처리하는 단계를 더 포함하며, 상기 벽체 구조물은 상기 저장 물질 위에 칼럼 라인을 포함하는,
메모리 디바이스 제조 방법. - 제 22 항에 있어서,
상기 벽체 구조물의 상측 부분들을 분리시키는 제 2 얕은 트렌치를 형성하도록 셀 물질 라인 스택을 부분적으로 에칭하는 단계와,
상기 제 2 얕은 트렌치의 하부 표면들 및 측벽 상에 보호 라이너 물질을 형성하는 단계와,
상기 상측 부분의 측벽 표면 상에 제 2 보호 라이너 스페이서를 형성하도록 상기 제 2 얕은 트렌치의 하부 표면들로부터 보호 라이너 물질을 제거하도록 보호 라이너 물질을 이방성으로 에칭하는 단계와,
제 2 보호 라이너 스페이서 형성 후 메모리 셀 필라 스택 내로 메모리 셀 물질 스택을 분리시키도록 셀 물질 라인 스택을 추가로 에칭하는 단계를 더 포함하는
메모리 디바이스 제조 방법. - 메모리 디바이스로서,
기판과,
기판 위에 배치되어 제 1 방향으로 연장되는 하측 전도 라인과, 하측 전도 라인 위에 배치되어 제 1 방향과 교차하는 제 2 방향으로 연장되는 상측 전도 라인과,
하측 및 상측 전도 라인 사이에 놓이는 메모리 셀 스택 - 상기 메모리 셀 스택은 상측 활성 요소, 하측 활성 요소, 및 적어도 상기 상측 활성 요소의 두 개의 대향하는 측벽 상의 보호 라이너를 포함하고, 상기 보호 라이너는 현장 외 기술을 사용하여 상기 측벽 상에 증착된 등각형 라이너 물질을 포함하고, 상기 메모리 셀 스택은 제 1 방향으로 볼 때 횡방향 평원 영역을 포함하되, 상기 평원 영역 바로 아래의 메모리 셀 스택의 폭이 평원 영역 바로 위의 메모리 셀 스택의 폭보다 10% 내지 50% 사이만큼 폭이 넓음 - 을 포함하고,
상기 메모리 디바이스는 상기 하측 활성 요소의 상부 표면 및 상기 상측 활성 요소의 하부 표면과 접촉하는 중간 전극을 포함하는 상변화 메모리 디바이스이고, 상기 상측 활성 요소는 제 1 칼코게나이드 조성물을 포함하고, 상기 하측 활성 요소는 제 2 칼코게나이드 조성물을 포함하는,
메모리 디바이스. - 제 24 항에 있어서,
상기 메모리 셀 스택은 상측 활성 요소와 상측전도 라인 사이의 상측 전극과 하측 활성 요소 및 하측 전도 라인 사이의 하측 전극을 더 포함하는
메모리 디바이스. - 제 25 항에 있어서,
상기 횡방향 평원 영역은 상측 활성 요소 아래에 형성되는
메모리 디바이스. - 제 25 항에 있어서,
상기 횡방향 평원 영역은 상기 하측 활성 요소 아래에 그리고 하측 전도 라인 위에 형성되는
메모리 디바이스. - 제 26 항에 있어서,
상기 상측 활성 요소 및 하측 활성 요소 사이에 형성되는 제 2 횡방향 평원 영역을 더 포함하는
메모리 디바이스.
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