KR101886444B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR101886444B1
KR101886444B1 KR1020120107806A KR20120107806A KR101886444B1 KR 101886444 B1 KR101886444 B1 KR 101886444B1 KR 1020120107806 A KR1020120107806 A KR 1020120107806A KR 20120107806 A KR20120107806 A KR 20120107806A KR 101886444 B1 KR101886444 B1 KR 101886444B1
Authority
KR
South Korea
Prior art keywords
fuse
layer
insulating film
teos
semiconductor device
Prior art date
Application number
KR1020120107806A
Other languages
English (en)
Other versions
KR20130035926A (ko
Inventor
히사시 하세가와
Original Assignee
에이블릭 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이블릭 가부시키가이샤 filed Critical 에이블릭 가부시키가이샤
Publication of KR20130035926A publication Critical patent/KR20130035926A/ko
Application granted granted Critical
Publication of KR101886444B1 publication Critical patent/KR101886444B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(과제) 다층 배선 프로세스로 SOG 에치 백으로 평탄화를 행하는 프로세스에서, 퓨즈 개구부에 기인하는 수분의 침입에 있어서의 장기 신뢰성의 열화를 방지하는 반도체 장치의 제조 방법을 제공한다.
(해결 수단) 퓨즈 개구부로부터의 수분 침입을 막기 위한 메탈 1층째의 가드링의 하부까지 다결정 실리콘이 신장해 있는 퓨즈 형상으로 한다. 이에 따라 퓨즈의 전극을 취하기 위한 메탈 배선과 가드링의 메탈 배선의 높이가 일치하여, SOG층이 IC 내부에 도달하는 것을 막는 것이 가능해진다.

Description

반도체 장치 {SEMICONDUCTOR DEVICE}
본 발명은 MOS 트랜지스터 및 저항을 가지는 반도체 장치에 관한 것이다.
전압 검출기 등의 아날로그 IC에 있어서는, 출력 전압에 대한 원하는 특성을 얻기 위해서, 예를 들어 다결정 실리콘 등의 박막 저항으로 구성된 레이저 트리밍용 퓨즈를 배치해 두고, 레이저 조사에 의해 선택적으로 퓨즈를 소성 절단함으로써 저항체의 조합 패턴을 조절하고, 전(前)공정에 있어서의 양산 불균형에 의한 특성의 편차나, 회로의 목적으로 하는 값을 조절하는 시책이 일반적으로 취해지고 있다.
이러한 아날로그 IC에 있어서의 레이서 트리밍용 퓨즈에 대하여 도 4부터 도 6을 참고하여 설명한다. 도 4는 평면도, 도 5는 절단선 C－C’에 따른 단면 모식도, 그리고 도 6은 절단선 D－D’에 따른 단면 모식도이다. 다결정 실리콘의 박막 저항으로 이루어지는 퓨즈(306)에 레이저를 조사할 수 있도록 보호막인 질화막(317)이나 다층 배선간의 층간 절연막(313, 315)을 부분적으로 에칭하여, 개구부(318)를 형성하기 때문에, 퓨즈 개구부의 질소막이나 층간 절연막의 측벽이 드러나게 된다. 그리고 더블 메탈 프로세스 혹은 그 이상의 다층 배선 프로세스에 있어서는, 평탄화의 하나의 기술로서 예를 들면 SOG(Spin on Glass)로 이루어지는 SOG층(314)을 코팅한 후 에치 백(Etch Back)하는 기술이 있는데, 에치 백 기술의 경우, 적층하고 있는 층간 절연막 사이의 SOG층(314)이 있으므로, 그 SOG층에서 수분이 침입함으로써 IC의 소자 특성 변동을 일으켜, 장기 신뢰성에 관련된 문제가 생길 수 있다. 특히 PMOS 트랜지스터에 있어서는 고온 상태에서 음의 게이트 바이어스를 추가한 경우에 일어나는 NBTI(Negative Bias Temperature Instability)에 의해 트랜지스터의 역치 전압 시프트가 발생한다.
그 퓨즈 개구부로부터의 수분 침입에 기인하는 장기 신뢰성의 열화를 시키지 않는 시책으로서, 퓨즈 개구부보다 IC의 내부에, 장벽이 되도록 메탈을 이용하여 가드링을 형성함으로써 수분의 침입을 방지하는 대책이, 예를 들면, 특허 문헌 1 및 특허 문헌 2에 개시되어 있다.
특허 문헌 1 : 일본국 특개평 05-63091호 공보 특허 문헌 2 : 일본국 특개평 07－22508호 공보
도 5 및 도 6을 이용하여 SOG층으로부터의 수분 침수에 대하여 설명한다. 도 5는 퓨즈(306)에 따른 단면을 나타내고 있다. 즉, 도 4의 퓨즈 트림 레이저 조사부(320)가 있는 부분의 단면이다. 퓨즈(306)의 위에는 중간 절연막(311)을 통하여 시일 링(319)이 형성되고, 제1의 TEOS(313)와 제2의 TEOS(315)의 사이의 SOG층(314)은 퓨즈 개구부(318)에 노출되어는 있지만 시일 링(319)으로 토막토막 끊겨, IC 내부의 SOG층(314)과 연결되지 않는다. 한편, 도 6은 퓨즈 트림 레이저 조사부(320)가 없는 부분의 단면을 나타내고 있다. 이 단면에 있어서 퓨즈(306)는 퓨즈 단자부(321)에 상당하는 부분뿐이고, 퓨즈 트림 레이저 조사부(320)에 상당하는 부분은 도면에는 나와 있지 않고, 중간 절연막(311)이 하지의 필드 절연막(303) 상에 직접 퇴적하고 있다. 이 때문에 시일 링(319)은 제1의 금속 배선(312)보다도 낮은 위치에 형성되게 되어, 결과적으로 제1의 TEOS(313)와 제2의 TEOS(315)의 사이의 SOG층(314)이 시일 링(319)을 넘어 IC 내부의 SOG층(314)과 연결되어 버려, IC 내부에 수분이 침입하게 된다.
본 발명은, 상기 과제를 감안하여, 퓨즈 개구부에 기인하는 수분의 침입에 의한 IC 특성의 열화를 방지하기 위한 반도체 장치를 제안하는 것을 목적으로 한다.
이 목적을 달성하기 위해서, 청구항 1 기재의 발명에서는, 반도체 기판과, 상기 반도체 기판 상에 설치된 필드 절연막과, 상기 필드 절연막 상에 설치된, 레이저 트리밍되는 퓨즈 트림 레이저 조사부 및 그 양단에 설치된 퓨즈 단자를 가지는, 다결정 실리콘으로 이루어지는 퓨즈와, 상기 퓨즈를 덮고 있는 중간 절연막과, 상기 중간 절연막의 위에 설치된 제1의 TEOS층과, 상기 제1의 TEOS층을 평탄화하고 있는 SOG층과, 상기 SOG층 및 상기 SOG층에 덮이지 않은 상기 제1의 TEOS층의 위에 설치된 제2의 TEOS층과, 상기 제2의 TEOS층의 위에 설치된 보호막과, 상기 보호막으로부터 상기 제1의 TEOS층에 걸쳐 상기 퓨즈 트림 레이저 조사부의 상부에 설치된 개구부와, 상기 개구부를 둘러싸고 상기 중간 절연막의 위에 설치된 제1층의 금속 배선층으로 이루어지는 시일 링으로 이루어지고, 상기 퓨즈 단자는 상기 퓨즈 트림 레이저 조사부보다 폭이 크고, 상기 시일 링의 하부에까지 연신되어 있는 반도체 장치로 했다.
또한, 청구항 2기재의 발명에서는, 상기 퓨즈 단자의 일부가 상기 시일 링에 의해 규정되는 영역의 내부에까지 연신되어 있는 청구항 1기재의 반도체 장치로 했다.
또한, 청구항 3기재의 발명에서는, 상기 시일 링에 포함되는 상기 퓨즈 트림 레이저 조사부를 가지는 상기 퓨즈의 갯수를 N, 상기 퓨즈의 상기 퓨즈 트림 레이저 조사부의 폭을 각각 W1부터 WN으로 한 경우에, 상기 퓨즈 단자 위를 통과하고 있는 상기 시일 링의 길이의 총합 L은, L＞2×(W1＋…WN)인 부등식을 만족하는 청구항 1기재의 반도체 장치로 했다.
다층 배선을 형성하는 IC에 있어서, 장기 신뢰성 열화의 기인이 되는, 퓨즈 개구부로부터 적층된 층간 절연막의 SOG층으로부터의 수분 진입 경로를 확실히 차단하고, NBTI에 있어서의 IC의 특성 열화를 방지할 수 있다.
도 1은 본 발명의 퓨즈부의 모식 평면도.
도 2는 도 1의 절단선 A－A’에 따른 본 발명에 관련된 반도체 장치의 모식 단면도.
도 3은 도 1의 절단선 B－B’에 따른 본 발명에 관련된 반도체 장치의 모식 단면도.
도 4는 종래의 퓨즈부의 모식 평면도.
도 5는 도 4의 절단선 C－C’에 따른 종래의 반도체 장치의 모식 단면도.
도 6은 도 4에 절단선 D－D’에 따른 종래의 반도체 장치의 모식 단면도.
도 7은 본 발명에 관련된 반도체 장치의 제조 공정을 나타내는 도면.
도 8은 도 7에 이어서 본 발명에 관련된 반도체 장치의 제조 공정을 나타내는 도면.
도 9는 도 8에 이어서 본 발명에 관련된 반도체 장치의 제조 공정을 나타내는 도면.
도 10은 도 9에 이어서 본 발명에 관련된 반도체 장치의 제조 공정을 나타내는 도면.
이하에, 본 발명의 실시의 형태를 도면에 의거하여 설명한다.
도 1에 본 발명의 반도체 장치의 퓨즈부의 평면도를, 도 2 및 도 3에 본 발명의 반도체 장치의 모식 단면도를 나타낸다.
도 1을 종래의 구조를 나타낸 도 4와 비교함으로써 알 수 있듯이, 본 발명의 반도체 장치의 특징으로 하는 것은 퓨즈 단자(121)의 일부와 금속 배선(112)과 동일한 금속 배선층으로 이루어지는 시일 링(119)의 일부가 중첩하고 있는 점이다. 도 1의 우측에 나타내는 퓨즈(106)는 직사각형의 퓨즈 단자(121)와 퓨즈 개구부(118) 내에 위치하는 직사각형의 퓨즈 트림 레이저 조사부(120)로 이루어지는 형상이며, 좌측에 나타내는 퓨즈(106)는 퓨즈 단자(121)와 퓨즈 트림 레이저 조사부(120)의 접합부가, 퓨즈 트림 레이저 조사부(120)로부터 퓨즈 단자(121)에 걸쳐 서서히 굵어지는 형상이다. 어떠한 퓨즈에 있어서나 퓨즈 단자는 퓨즈 트림 레이저 조사부보다도 폭이 넓어지고, 퓨즈 단자와 제1층 금속 배선층으로 이루어지는 시일 링은 평면에서 봐서 겹쳐지도록 배치되어 있다.
도 2는 도 1의 절단선 A―A’에 따른 반도체 장치의 모식 단면도이다. P형 실리콘 반도체 기판(101) 상의 PMOS 영역에 형성된 N형 웰 확산층(102)과, LOCOS법에 의해 형성된 산화막의 필드 절연막(103)이 배치되어 있다.
그리고 열 산화에 의한 게이트 절연막(104)과 N형 혹은 P형의 다결정 실리콘막에 의한 게이트 전극(105) 및 레이저 트리밍으로 컷되는 퓨즈(106)가 배치되어 있다. 또한, 제2의 다결정 실리콘에 의한 고저항 저항체(107)가 배치되어 있다. 고저항 저항체(107)는 P형 저항체나 N형 저항체, 어떠한 것이라도 상관없다.
PMOS 트랜지스터의 드레인·소스가 되는 P형 고농도 불순물 영역(108), 특히 도시하지 않지만 NMOS 트랜지스터의 소스 및 드레인이 되는 N형 고농도 불순물 영역이 배치된다. 동시에, 저항체의 컨택트 부분의 저저항화를 도모하기 위해서, 동시에 P형 또는 N형의 고농도 불순물이 이온 주입된 고농도 영역(110)이 저농도 영역(109)의 양단에 배치된다.
중간 절연막(111)에 제1의 컨택트 홀을 형성하고, 제1의 금속 배선(112)을 설치한다. 이 때, 컨택트 홀에는 예를 들면 텅스텐 등의 고융점 금속을 메워넣은 플러그 구조로 해도 상관없다. 금속 배선(112)에는 Al－Si나 Al－Si－Cu, Al－Cu를 이용해도 상관없다. 또한 컨택트의 스파이크 방지를 위해 이 금속의 아래에 Ti, TiN으로 이루어지는 배리어 메탈층을 깔아도 된다.
다층 배선으로 하기 위해서, 예를 들어 P－CVD법에 따른 TEOS가 층간 절연막으로서 배치된다. 이 층간 절연막의 제1의 TEOS층(113) 위에 평탄성을 좋게 하기 위해 SOG층(114)을 코팅한 후 에치 백법을 실시하고, 또한 절연막인 제2의 TEOS층(115)을 설치하여, 최종적인 층간 절연막으로 하고 있다.
제2의 컨택트 홀을 형성하고, 제2의 금속 배선(116)을 배치한다. 이 금속 배선은 예를 들면 Al－Si나 A1－Si－Cu, Al－Cu를 이용해도 상관없다. 보호막(117)에 Pad와 퓨즈 부분의 개구가 되는 퓨즈 개구부(118)를 설치하여, 본 발명의 실시 형태인 반도체 장치로 된다.
퓨즈(106)의 위에는 중간 절연막(111)을 통하여 제1층의 금속 배선층으로부터 시일 링(119)이 형성되어 있다. 제1의 TEOS(113)와 제2의 TEOS(115)의 사이의 SOG층(114)은 퓨즈 개구부(118)에 노출되어 있지만, 퓨즈(106)의 위에 배치된 시일 링(119)으로 토막토막 끊겨, 퓨즈 개구부(118)에 노출된 SOG층(114)과 퓨즈 개구부로부터 떨어진 내부에 남겨진 SOG층(114)이 연결되지 않는다.
도 3은 도 1의 절단선 B－B’에 따른 반도체 장치의 모식 단면도이다. 퓨즈 개구부(118)에 있어서는 퓨즈(106)의 형상이 도 2에 나타내는 것과 달리, 퓨즈 트림 레이저 조사부(120)에 상당하는 부분이 없고, 중간 절연막(111)이 하지의 필드 절연막(103) 상에 퇴적되어 있다. 시일 링(119)은 중간 절연막(111)을 통하여 퓨즈(106)의 단부인 퓨즈 단자부(121)의 상방에 배치되어 있다. 이 때, 퓨즈 단자부(121)와 접합하는 금속 배선(112)과 시일 링(119)의 높이가 동일해진다. 이 때문에, 제1의 TEOS층(113)과 제2의 TEOS층(115)의 사이의 SOG층(114)은 퓨즈 개구부(118)에 노출되어는 있지만 시일 링(119)의 상방에서 토막토막 끊겨, IC 내부의 SOG층(114)과 연결되지 않는다.
또한, 도 1의 좌측의 퓨즈(106)와 같은 형상이어도 시일 링(119) 하부에 다결정 실리콘이 형성되어 있으므로, 퓨즈 단자부와 접합하는 금속 배선(112)과 시일 링(119)의 높이가 동일하게 되어 SOG층을 토막토막 끊을 수 있으므로, SOG를 통한 수분 침입을 막는 것이 가능해져, NBTI에 있어서의 IC의 특성 열화를 방지할 수 있다. 여기서, 하나의 닫힌 시일 링에 포함되는 퓨즈 트림 레이저 조사부를 가지는 퓨즈의 갯수를 N, 각 퓨즈의 퓨즈 트림 레이저 조사부의 폭을 각각 W1부터 WN로 한 경우에, 퓨즈 단자의 위를 통과하는 시일 링의 길이의 총합 L은, L＞2×(W1＋…WN)인 부등식을 만족하는 것을 알 수 있다.
또한, 퓨즈 단자부(121)의 형상을 변화시켜, 시일 링(119)의 하부를 퓨즈 단자부(121)로부터 신장되어 있는 다결정 실리콘의 층이 거의 차지하도록 하는 것도 가능하고, 또한 수분의 침입을 막는 것이 가능해진다. 또한, 퓨즈 단자부와는 접속되어 있지 않은 다결정 실리콘의 층을 시일 링(119)의 하부에 배치함으로써, 역시, 동일한 효과를 얻을 수 있는 것은 명백할 것이다.
다음에, 도 1부터 도 3을 이용하여 설명한 반도체 장치의 제조 방법을 도 7부터 도 10을 이용하여 설명한다.
우선, 도 7에 나타내는 바와같이, P형 실리콘 반도체 기판(101) 상의 PMOS 영역에 형성된 N형 웰 확산층(102)과, 특별히 기재는 하지 않지만 NMOS 영역에 P형 웰 확산층을 형성하고, LOCOS법에 의해 형성된 산화막의 필드 절연막(103)을 예를 들면 4000∼8000Å정도 형성한다.
다음에, 도 8에 나타내는 바와같이, 열 산화에 의한 게이트 절연막(104)을 100∼400Å 정도 형성하여, 원하는 역치 전압을 얻도록 이온 주입을 행한 후, CVD법으로 게이트 전극이 되는 다결정 실리콘막을 퇴적시켜, 포토레지스트로 패터닝을 실시하여 게이트 전극(105)과 레이저 트리밍으로 컷되는 퓨즈(106)를 형성하고 있다. 이 때 게이트 전극(105) 및 퓨즈(106)가 되는 다결정 실리콘막 중에, 인 또는 붕소를 이온 주입법이나 Doped－CVD법으로 확산시키고, 전극의 극성을 N형 혹은 P형 다결정 실리콘으로 하고 있다. 그 후, 제2의 다결정 실리콘을 퇴적하여, 저항체가 되도록, 제2의 다결정 실리콘에 저농도 불순물을 주입한다. 여기서는 P형 저항체나 N형 저항체, 어느쪽을 형성해도 상관없다. 또한, Doped－CVD법으로 형성해도 상관없다. 그 후, 포토리소그래피 공정 후, 에칭을 실시하여 패턴을 형성하여, 고저항 저항체(107)를 형성한다.
그리고, 도 9에 나타내는 바와같이, PMOS 트랜지스터의 드레인·소스가 되는 P형 고농도 불순물 영역(108), 특히 도시하지 않지만 NMOS 트랜지스터의 소스 및 드레인이 되는 N형 고농도 불순물 영역을 형성한다. 또한, 저항체의 컨택트 부분의 저저항화를 도모하기 위해, 동시에 P형 또는 N형의 고농도 불순물의 이온 주입을 저항체의 저농도 영역(109)에 대하여 행하여, 고농도 영역(110)을 형성한다.
이어서, 중간 절연막(111)을 형성한 후 제1의 컨택트 홀을 형성하고, 제1의 금속 배선(112)을 예를 들면 스퍼터법으로 퇴적시킨다. 이 때, 컨택트 홀에는 예를 들면 텅스텐 등의 고융점 금속을 메워넣은 플러그 구조로 해도 상관없다. 금속 배선(112)에는 Al－Si나 Al－Si－Cu, Al－Cu를 이용해도 상관없다. 또한 컨택트의 스파이크 방지를 위해 이 금속의 아래에 Ti, TiN으로 이루어지는 배리어 메탈층을 깔아도 된다. 그리고 제1의 금속 배선(112)을 포토리소그래피, 에칭 공정으로 형성한다.
그 후, 도 10에 나타내는 바와같이, 다층 배선으로 하기 위한 층간 절연막을 예를 들어 P－CVD법에 의한 TEOS로 형성한다. 이 층간 절연막의 제1의 TEOS층(113) 상에 평탄성을 좋게 하기 위해 SOG층(114)을 코팅한 후 에치 백법을 실시하고, 또한 절연막인 제2의 TEOS층(115)을 퇴적시켜 최종적인 층간 절연막으로 하고 있다.
이후 도시하지 않지만, 제2의 컨택트 홀을 형성하고, 제2의 금속 배선(116)을 형성한다. 이 금속 배선은 예를 들면 Al－Si나 Al－Si－Cu, Al－Cu를 이용해도 상관없다. 그리고, 보호막(117)의 형성과 Pad와 퓨즈 부분의 개구(118)의 형성을 거쳐, 도 1 내지 도 3에 나타내는 반도체 장치가 형성된다.
101 : P형 실리콘 반도체 기판 102 : N형 웰 확산층
103, 303 : 필드 절연막 104 : 게이트 절연막
105 : 게이트 전극 106, 306 : 퓨즈
107 : 고저항 저항체 108 : P형 고농도 불순물 영역
109 : 저항체의 저농도 영역 110 : 저항체의 고농도 영역
111, 311 : 중간 절연막 112, 312 : 제1의 금속 배선
113, 313 : 제1의 TEOS층 114, 314 : SOG층
115, 315 : 제2의 TEOS층 116 : 제2의 금속 배선
117, 317 : 보호막 118, 318 : 퓨즈 개구부
119, 319 : 시일 링
120, 320 : 퓨즈 트림 레이저 조사부 121, 321 : 퓨즈 단자부

Claims (3)

  1. 반도체 기판과,
    상기 반도체 기판 상에 설치된 필드 절연막과,
    상기 필드 절연막 상에 설치된, 레이저 트리밍되는 퓨즈 트림 레이저 조사부 및 그 양단에 설치된 퓨즈 단자를 가지는 다결정 실리콘으로 이루어지는 퓨즈와,
    상기 퓨즈를 덮고 있는 중간 절연막과,
    상기 중간 절연막의 위에 설치된 제1의 TEOS층과,
    상기 제1의 TEOS층을 평탄화하고 있는 SOG층과,
    상기 SOG층 및 상기 제1의 TEOS층의 위에 설치된 제2의 TEOS층과,
    상기 제2의 TEOS층의 위에 설치된 보호막과,
    상기 보호막으로부터 상기 제1의 TEOS층에 걸쳐 상기 퓨즈 트림 레이저 조사부의 상부에 형성된 개구부와,
    상기 개구부를 둘러싸고 상기 중간 절연막의 위에 설치된 제1층의 금속 배선층으로 이루어지는 시일 링으로 이루어지고,
    상기 퓨즈 단자가 상기 퓨즈 트림 레이저 조사부보다 폭이 크고, 상기 시일 링의 하부에까지 연신되어 있는, 반도체 장치.
  2. 청구항 1에 있어서,
    상기 퓨즈 단자로부터 연신된 다결정 실리콘층이 상기 시일 링의 하부에 있는, 반도체 장치.
  3. 청구항 1에 있어서,
    상기 시일 링에 포함되는 상기 퓨즈 트림 레이저 조사부를 가지는 상기 퓨즈의 갯수를 N, 상기 퓨즈의 상기 퓨즈 트림 레이저 조사부의 폭을 각각 W1부터 WN으로 한 경우에, 상기 퓨즈 단자의 위를 통과하고 있는 상기 시일 링의 길이의 총합 L은, L＞2×(W1＋…WN)인 부등식을 만족하고 있는, 반도체 장치.
KR1020120107806A 2011-09-30 2012-09-27 반도체 장치 KR101886444B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2011218242 2011-09-30
JPJP-P-2011-218242 2011-09-30
JPJP-P-2012-171416 2012-08-01
JP2012171416A JP5981260B2 (ja) 2011-09-30 2012-08-01 半導体装置

Publications (2)

Publication Number Publication Date
KR20130035926A KR20130035926A (ko) 2013-04-09
KR101886444B1 true KR101886444B1 (ko) 2018-08-07

Family

ID=47991779

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120107806A KR101886444B1 (ko) 2011-09-30 2012-09-27 반도체 장치

Country Status (5)

Country Link
US (1) US8803281B2 (ko)
JP (1) JP5981260B2 (ko)
KR (1) KR101886444B1 (ko)
CN (1) CN103035613B (ko)
TW (1) TWI573241B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9478359B2 (en) * 2013-12-10 2016-10-25 Analog Devices Global Phase corrector for laser trimming, an integrated circuit including such a phase corrector, and a method of providing phase correction in an integrated circuit
JP6620024B2 (ja) * 2015-03-12 2019-12-11 エイブリック株式会社 半導体装置
CN107195619B (zh) * 2017-05-10 2019-06-28 南京中感微电子有限公司 一种修调电路
CN113410209B (zh) * 2021-06-09 2023-07-18 合肥中感微电子有限公司 一种修调电路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100194676B1 (ko) 1996-04-24 1999-07-01 윤종용 전송 게이트 장치

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6044829B2 (ja) * 1982-03-18 1985-10-05 富士通株式会社 半導体装置の製造方法
JPS6065545A (ja) * 1983-09-21 1985-04-15 Hitachi Micro Comput Eng Ltd 半導体装置の製造方法
JPH0521605A (ja) * 1991-07-12 1993-01-29 Sony Corp 半導体装置
JP2695548B2 (ja) 1991-09-04 1997-12-24 富士通株式会社 半導体装置
JPH05235170A (ja) * 1992-02-24 1993-09-10 Nec Corp 半導体装置
JPH0722508A (ja) 1993-06-24 1995-01-24 Hitachi Ltd 半導体集積回路装置
JPH09139431A (ja) * 1995-11-15 1997-05-27 Nec Corp 半導体装置とその製造方法
US6399472B1 (en) * 1997-10-13 2002-06-04 Fujitsu Limited Semiconductor device having a fuse and a fabrication method thereof
US6423582B1 (en) * 1999-02-25 2002-07-23 Micron Technology, Inc. Use of DAR coating to modulate the efficiency of laser fuse blows
JP2000269342A (ja) * 1999-03-12 2000-09-29 Toshiba Microelectronics Corp 半導体集積回路および半導体集積回路の製造方法
JP3931016B2 (ja) * 1999-07-07 2007-06-13 沖電気工業株式会社 半導体装置及びその製造方法
JP3328249B2 (ja) * 1999-11-24 2002-09-24 エヌイーシーマイクロシステム株式会社 半導体装置およびその製造方法
JP4374117B2 (ja) * 2000-06-21 2009-12-02 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法及び半導体装置
JP2002110799A (ja) * 2000-09-27 2002-04-12 Toshiba Corp 半導体装置及びその製造方法
JP2002313924A (ja) * 2001-04-09 2002-10-25 Seiko Instruments Inc 半導体装置
KR100463047B1 (ko) * 2002-03-11 2004-12-23 삼성전자주식회사 반도체 장치의 퓨즈 박스 및 그 제조방법
JP2003264230A (ja) * 2002-03-11 2003-09-19 Ricoh Co Ltd 半導体装置及びその製造方法
KR100534096B1 (ko) * 2003-06-24 2005-12-06 삼성전자주식회사 반도체 기억소자의 퓨즈 영역 및 그 제조방법
JP4673557B2 (ja) * 2004-01-19 2011-04-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2005209903A (ja) * 2004-01-23 2005-08-04 Fujitsu Ltd 半導体装置及びその製造方法
KR100519799B1 (ko) * 2004-03-25 2005-10-10 삼성전자주식회사 반도체 소자의 퓨즈영역 및 그 제조방법
KR100534102B1 (ko) * 2004-04-21 2005-12-06 삼성전자주식회사 반도체 기억소자의 퓨즈 영역들 및 그 제조방법들
JP2006156960A (ja) * 2004-10-26 2006-06-15 Nec Electronics Corp 半導体装置
JP4830455B2 (ja) * 2005-11-10 2011-12-07 ルネサスエレクトロニクス株式会社 半導体装置
JP5133569B2 (ja) * 2006-02-22 2013-01-30 セイコーインスツル株式会社 半導体装置とその製造方法
JP5139689B2 (ja) * 2007-02-07 2013-02-06 セイコーインスツル株式会社 半導体装置とその製造方法
JP5507178B2 (ja) * 2009-09-25 2014-05-28 セイコーインスツル株式会社 半導体集積回路装置およびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100194676B1 (ko) 1996-04-24 1999-07-01 윤종용 전송 게이트 장치

Also Published As

Publication number Publication date
US20130082349A1 (en) 2013-04-04
CN103035613B (zh) 2016-12-21
JP5981260B2 (ja) 2016-08-31
US8803281B2 (en) 2014-08-12
KR20130035926A (ko) 2013-04-09
CN103035613A (zh) 2013-04-10
TW201334148A (zh) 2013-08-16
JP2013084908A (ja) 2013-05-09
TWI573241B (zh) 2017-03-01

Similar Documents

Publication Publication Date Title
KR102156820B1 (ko) 반도체 장치
KR20080064149A (ko) 전기적 프로그래밍 가능 퓨즈
KR101886444B1 (ko) 반도체 장치
WO2015174197A1 (ja) 半導体装置および半導体装置の製造方法
KR100817958B1 (ko) 반도체장치 및 그 제조방법
US9754877B2 (en) Semiconductor device
US20090267160A1 (en) Semiconductor device and method for manufacturing the same
US20050194642A1 (en) Semiconductor device including bipolar junction transistor with protected emitter-base junction
JP2006222410A (ja) 半導体装置及びその製造方法
KR102095507B1 (ko) 반도체 집적회로 장치
KR101764468B1 (ko) 쇼트키 다이오드 및 그 제조 방법
US7557429B2 (en) Semiconductor device with resistor element and dummy active region
JP4849504B2 (ja) 半導体装置、その製造方法、出力回路および電子機器
JP2012004499A (ja) 半導体装置およびその製造方法
JP4646891B2 (ja) 半導体装置及びその製造方法
US6563189B1 (en) Method of adding Zener zap aluminum bridged anti-fuses to a tungsten plug process
JP3125929B2 (ja) 半導体装置の製造方法
CN107026166A (zh) 半导体装置及方法
JP2560218B2 (ja) 半導体装置の製造方法
JP2002076085A (ja) 半導体装置の耐圧評価用パターン
JP2006005132A (ja) 半導体装置の製造方法および半導体装置

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant