KR101813972B1 - 유전체 기판 위에 복제 회로 및 트랜스포머의 통합 - Google Patents

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Abstract

특정 디바이스는 유전체 기판 위에 배치된 복제 회로를 포함한다. 복제 회로는 가변 캐패시터 또는 가변 저항기로서 기능하도록 구성된 박막 트랜지스터(TFT)를 포함한다. 디바이스는 유전체 기판 위에 배치되고 복제 회로에 커플링된 트랜스포머를 더 포함한다. 트랜스포머는 복제 회로와 안테나 사이의 임피던스 매칭을 가능하게 하도록 구성된다.

Description

유전체 기판 위에 복제 회로 및 트랜스포머의 통합{INTEGRATION OF A REPLICA CIRCUIT AND A TRANSFORMER ABOVE A DIELECTRIC SUBSTRATE}
[0001] 본 출원은 2013년 3월 14일에 출원된 공동으로 소유된 미국 정식 특허 출원 번호 13/829,784를 우선권 주장하고, 상기 특허 출원의 내용들은 그 전체가 인용에 의해 본원에 명시적으로 포함된다.
[0002] 본 개시는 일반적으로 반도체 디바이스들의 복제 회로(replica circuit)들 및 트랜스포머들에 관련된다.
[0003] 기술에서의 진보들은 보다 작고 보다 강력한 컴퓨팅 디바이스들을 초래하였다. 예를 들어, 작고, 가볍고, 그리고 사용자들에 의해 쉽게 휴대되는 휴대용 무선 전화들, 개인 휴대 정보 단말기(PDA)들, 및 페이징 디바이스들 같은 무선 컴퓨팅 디바이스들을 포함하는 다양한 휴대용 개인 컴퓨팅 디바이스들이 현재 존재한다. 보다 구체적으로, 셀룰러 전화들 및 인터넷 프로토콜(IP) 전화들 같은 휴대용 무선 전화들은 무선 네트워크들을 통해 음성 및 데이터 패킷들을 통신할 수 있다. 추가로, 많은 그런 무선 전화들은 내부에 포함된 다른 타입들의 디바이스들을 포함한다. 예를 들어, 무선 전화는 또한 디지털 스틸 카메라, 디지털 비디오 카메라, 디지털 레코더, 및 오디오 파일 플레이어를 포함할 수 있다. 또한, 그런 무선 전화들은 인터넷에 액세스하기 위하여 사용될 수 있는 웹 브라우저 애플리케이션 같은 소프트웨어 애플리케이션들을 포함하는 실행 가능 명령들을 프로세싱할 수 있다. 이와 같이, 이들 무선 전화들은 상당한 컴퓨팅 능력들을 포함할 수 있다.
[0004] 다수의 기술적 돌파구들은 무선 통신 기술 분야에서 실현되었다. 하나의 기술적 돌파구는 반도체 집적 회로(IC) 내에 큰 수의 마이크로전자 디바이스들의 통합을 가능하게 하는 반도체 제조 프로세스들에 있다. 반도체 제조 기술은 무선 통신 물건들을 제조하는 것과 연관된 비용들을 감소시켰다.
[0005] 상보적-금속-산화물-반도체(CMOS) 제조 기술은 무선 통신 IC들을 제조하는데 사용될 수 있다. 라디오-주파수(RF) 듀플렉서들이 전송-수신(TX-RX) 격리를 위해 주파수-선택적 필터들을 사용하기 때문에, 높은 격리 요건들은 CMOS 기술을 사용한 RF 오프-칩 듀플렉서들의 통합을 어렵게 한다. 표면 탄성파(SAW) 기술 및 FBAR(Film Bulk Acoustic Resonator) 기술은 TX-RX 격리를 제공하기 위하여 RF 듀플렉서들에 사용될 수 있다. 그러나, SAW 및 FBAR 기술들은 다른 기술들에 비교될 때 비교적 큰 모듈 크기들 및 보다 높은 비용들을 초래할 수 있다.
[0006] 본 개시는 트랜스포머에 커플링된 복제 회로를 통합하는 시스템의 특정 실시예들을 제시한다. 복제 회로 및 트랜스포머는 복제 회로와 안테나 사이의 임피던스 매칭을 달성하고 전송-수신(TX-RX) 격리를 제공하기 위하여 유전체 기판 위에 배치된다.
[0007] 특정 실시예에서, 디바이스는 유전체 기판 위에 배치된 복제 회로를 포함한다. 복제 회로는 가변 캐패시터 또는 가변 저항기로서 기능하도록 구성된 박막 트랜지스터(TFT)를 포함한다. 디바이스는 유전체 기판 위에 배치되고 복제 회로에 커플링된 트랜스포머를 더 포함한다. 트랜스포머는 복제 회로와 안테나 사이의 임피던스 매칭을 가능하게 하도록 구성된다.
[0008] 다른 특정 실시예에서, 방법은 유리-타입 재료의 표면 위에 복제 회로를 형성하는 단계를 포함한다. 복제 회로는 가변 캐패시터 또는 가변 저항기로서 기능하도록 구성된 TFT를 포함한다. 방법은 유리-타입 재료의 표면 위에 트랜스포머를 형성하는 단계를 더 포함한다. 트랜스포머는 복제 회로에 커플링된다. 트랜스포머는 복제 회로와 안테나 사이의 임피던스 매칭을 가능하게 하도록 구성된다.
[0009] 다른 특정 실시예에서, 디바이스는 유전체 기판 위에 배치된 임피던스 매칭을 위한 수단을 포함한다. 임피던스 매칭을 위한 수단은 가변 캐패시터 또는 가변 저항기로서 기능하도록 구성된 TFT를 포함한다. 디바이스는 유전체 기판 위에 배치되고 임피던스 매칭을 위한 수단에 커플링된 에너지를 전달하기 위한 수단을 더 포함한다. 에너지를 전달하기 위한 수단은 임피던스 매칭을 위한 수단과 안테나 사이의 임피던스 매칭을 가능하게 하도록 구성된다.
[0010] 다른 특정 실시예에서, 방법은 유리-타입 재료의 표면 위에 복제 회로를 형성하기 위한 제 1 단계를 포함한다. 복제 회로는 가변 캐패시터 또는 가변 저항기로서 기능하도록 구성된 TFT를 포함한다. 방법은 유리-타입 재료의 표면 위에 트랜스포머를 형성하기 위한 제 2 단계를 더 포함한다. 트랜스포머는 복제 회로에 커플링된다. 트랜스포머는 복제 회로와 안테나 사이의 임피던스 매칭을 가능하게 하도록 구성된다.
[0011] 다른 특정 실시예에서, 비-일시적 컴퓨터 판독가능 매체는, 프로세서에 의해 실행될 때, 프로세서로 하여금 유리-타입 재료의 표면 위에 복제 회로의 형성을 개시하게 하는 명령들을 포함한다. 복제 회로는 가변 캐패시터 또는 가변 저항기로서 기능하도록 구성된 TFT를 포함한다. 비-일시적 컴퓨터 판독가능 매체는 프로세서에 의해 실행될 때, 프로세서로 하여금 유리-타입 재료의 표면 위에 트랜스포머의 형성을 개시하게 하는 명령들을 더 포함한다. 트랜스포머는 복제 회로에 커플링된다. 트랜스포머는 복제 회로와 안테나 사이의 임피던스 매칭을 가능하게 하도록 구성된다.
[0012] 다른 특정 실시예에서, 방법은 반도체 디바이스에 대응하는 설계 정보를 포함하는 데이터 파일을 수신하는 단계를 포함한다. 방법은 설계 정보에 따라 반도체 디바이스를 제조하는 단계를 더 포함한다. 반도체 디바이스는 유전체 기판 위에 배치된 복제 회로를 포함한다. 복제 회로는 가변 캐패시터 또는 가변 저항기로서 기능하도록 구성된 TFT를 포함한다. 반도체 디바이스는 유전체 기판 위에 배치되고 복제 회로에 커플링된 트랜스포머를 더 포함한다. 트랜스포머는 복제 회로와 안테나 사이의 임피던스 매칭을 가능하게 하도록 구성된다.
[0013] 개시된 실시예들 중 적어도 하나에 의해 제공된 하나의 특정 장점은, 동일한 유전체 기판 위에 복제 회로와 트랜스포머의 통합이 복제 회로와 트랜스포머 사이의 트레이스(trace) 인덕턴스 변동을 감소시킬 수 있다는 것이다. 트레이스 인덕턴스 변동은 복제 회로와 안테나 사이의 임피던스 미스매칭(mismatch)을 초래할 수 있어, 전송-수신(TX-RX) 격리를 감소시킨다. 동일한 유전체 기판 위에 복제 회로와 트랜스포머를 제조하는 것은 복제 회로와 안테나 사이의 임피던스 매칭을 달성할 수 있어, TX-RX 격리를 개선한다.
[0014] 본 개시의 다른 양상들, 장점들, 및 피처들은 다음 섹션들(도면들의 간단한 설명, 상세한 설명, 및 청구항들)을 포함하는 전체 애플리케이션의 검토 후 명백하게 될 것이다.
[0015] 도 1은 기판 위에 트랜스포머를 가진 나란히 배치된 복제 회로를 포함하는 구조의 특정 실시예를 도시하는 도면이다.
[0016] 도 2는 기판 위 트랜스포머 아래에 배치된 복제 회로를 포함하는 구조의 특정 실시예를 도시하는 도면이다.
[0017] 도 3은 기판 위 트랜스포머 위에 배치된 복제 회로를 포함하는 구조의 특정 실시예를 도시하는 도면이다.
[0018] 도 4는 반도체 디바이스를 제조하는 프로세스에서 적어도 하나의 스테이지 동안 구조의 제 1 예시적 도면의 도면이다.
[0019] 도 5는 반도체 디바이스를 제조하는 프로세스에서 적어도 하나의 스테이지 동안 구조의 제 2 예시적 도면의 도면이다.
[0020] 도 6은 반도체 디바이스를 제조하는 프로세스에서 적어도 하나의 스테이지 동안 구조의 제 3 예시적 도면의 도면이다.
[0021] 도 7은 반도체 디바이스를 제조하는 프로세스에서 적어도 하나의 스테이지 동안 구조의 제 4 예시적 도면의 도면이다.
[0022] 도 8은 반도체 디바이스를 제조하는 프로세스에서 적어도 하나의 스테이지 동안 구조의 제 5 예시적 도면의 도면이다.
[0023] 도 9는 반도체 디바이스를 제조하는 프로세스에서 적어도 하나의 스테이지 동안 구조의 제 6 예시적 도면의 도면이다.
[0024] 도 10은 반도체 디바이스를 제조하는 프로세스에서 적어도 하나의 스테이지 동안 구조의 제 7 예시적 도면의 도면이다.
[0025] 도 11은 반도체 디바이스를 제조하는 프로세스에서 적어도 하나의 스테이지 동안 구조의 제 8 예시적 도면의 도면이다.
[0026] 도 12는 반도체 디바이스를 제조하는 프로세스에서 적어도 하나의 스테이지 동안 구조의 제 9 예시적 도면의 도면이다.
[0027] 도 13은 반도체 디바이스를 제조하는 프로세스에서 적어도 하나의 스테이지 동안 구조의 제 10 예시적 도면의 도면이다.
[0028] 도 14는 반도체 디바이스를 제조하는 프로세스에서 적어도 하나의 스테이지 동안 구조의 제 11 예시적 도면의 도면이다.
[0029] 도 15는 반도체 디바이스를 제조하는 프로세스에서 적어도 하나의 스테이지 동안 구조의 제 12 예시적 도면의 도면이다.
[0030] 도 16은 반도체 디바이스를 제조하는 프로세스에서 적어도 하나의 스테이지 동안 구조의 제 13 예시적 도면의 도면이다.
[0031] 도 17은 병렬 구성의 다수의 인덕터들을 가진 트랜스포머의 특정 실시예의 도면이다.
[0032] 도 18은 인터리빙(interleave)된 구성의 다수의 인덕터들을 가진 트랜스포머의 특정 실시예의 도면이다.
[0033] 도 19는 유리-타입 재료의 표면 위에 복제 회로 및 트랜스포머를 형성하는 방법의 특정 예시적 실시예의 흐름도이다.
[0034] 도 20은 복제 회로와 트랜스포머를 포함하는 통신 디바이스의 블록도이다.
[0035] 도 21은 복제 회로 및 트랜스포머를 포함하는 전자 디바이스들을 제조하기 위한 제조 프로세스의 특정 예시적 실시예의 데이터 흐름도이다.
[0036] 도 1은 유전체 기판(103)(예를 들어, 패시브-온-유리(POG: passive-on-glass) 기판 같은 유리-타입 재료) 위 트랜스포머(102)와 나란히 제조된 복제 회로(101)를 포함하는 구조(100)의 실시예를 도시하는 도면이다. 도 1은 기능 블록도(120), 단면도(130), 및 회로 레벨 도(140)의 구조(100)를 도시한다.
[0037] 특정 실시예에서, 복제 회로(101)는 박막 트랜지스터(TFT)(115)를 포함한다. TFT(115)는 드레인 구역(104), 소스 구역(105), 게이트 구역(106), 채널 구역(107), 및 게이트-절연 층(108)을 포함한다. 특정 실시예에서, 트랜스포머(102)는 수직-커플링 하이브리드 트랜스포머(VHT)이다. 다른 실시예에서, 트랜스포머(102)는 측면-커플링 하이브리드 트랜스포머이다. 트랜스포머(102)가 VHT일 때, 트랜스포머(102)는 유전체 기판(예를 들어, 도 1의 유전체 기판(103))의 표면 위에 배치된 제 1 인덕터 구조(예를 들어, 제 1 인덕터(109)), 유전체 구조 위에 배치된 제 2 인덕터 구조(예를 들어, 제 2 인덕터(110)) 및 제 1 인덕터 구조와 제 2 인덕터 구조 사이에 배치된 유전체 층(예를 들어, 유전체 층(111))을 포함할 수 있다. 본원에 사용된 바와 같은 용어 "위"는 본원에 제시된 도면들에 도시된 배향에 관련되는 것으로 해석되어야 한다. 트랜스포머(102)는 제 1 인덕터 구조와 제 2 인덕터 구조 사이에 배치된 공극(air-gap)을 더 포함할 수 있다. 트랜스포머(102)가 측면-커플링 하이브리드 트랜스포머일 때, 트랜스포머(102)는 유전체 기판(예를 들어, 도 1의 유전체 기판(103))의 표면 위에 배치된 제 1 인덕터 구조 및 유전체 기판의 표면 위에 배치된 제 2 인덕터 구조를 포함할 수 있고, 제 1 인덕터 구조 및 제 2 인덕터 구조는 나란하다.
[0038] 도 1에 예시된 바와 같이, 트랜스포머(102)의 하나의 단자는 복제 회로(101)에 커플링될 수 있고 트랜스포머(102)의 다른 단자는 안테나(112)에 커플링될 수 있다. TFT(115)는 안테나(112)와 복제 회로(101) 사이의 임피던스 매칭, 또는 사실상 또는 거의 임피던스 매칭을 달성하기 위하여 가변 캐패시터(113) 또는 가변 저항기(114)로서 기능하도록 구성될 수 있다. 트랜스포머(102)는 복제 회로(101)와 안테나(112) 사이의 임피던스 매칭, 또는 사실상 또는 거의 임피던스 매칭을 가능하게 하도록 구성될 수 있다. 특정 실시예에서, TFT(115)의 소스 구역(105)은 가변 캐패시터(113)를 형성하기 위하여 드레인 구역(104)에 커플링된다. 특정 실시예에서, 게이트 구역(106)은 가변 저항기(114)를 형성하기 위하여 소스 구역(105)에 커플링된다.
[0039] 도 2는 유전체 기판(203)(예를 들어, 패시브-온-유리(POG) 기판 같은 유리-타입 재료) 위에 트랜스포머(202)가 제조되는 복제 회로(201)를 포함하는 구조(200)의 실시예를 묘사하고, 여기서 트랜스포머(202)는 복제 회로(201) 위에 배치된다. 도 2는 높은 기능 블록도 뷰(view)의 구조(200)를 도시한다. 구조(200)의 회로 레벨 뷰(140)는 도 1의 회로 레벨 뷰에 대응할 수 있다.
[0040] 특정 실시예에서, 복제 회로(201)는 박막 트랜지스터(TFT)를 포함한다. TFT 복제 회로(201)는 드레인 구역, 소스 구역, 게이트 구역, 채널 구역, 및 게이트-절연 층을 포함할 수 있다. 트랜스포머(202)는 수직-커플링 하이브리드 트랜스포머(VHT) 또는 측면-커플링 하이브리드 트랜스포머일 수 있다. 트랜스포머(202)가 VHT일 때, 트랜스포머(202)는 유전체 기판(예를 들어, 유전체 기판(203))의 표면 위에 배치된 제 1 인덕터 구조, 유전체 구조 및 제 1 인덕터 구조 위에 배치된 제 2 인덕터 구조, 및 제 1 인덕터 구조와 제 2 인덕터 구조 사이에 배치된 유전체 층을 포함할 수 있다. 트랜스포머(202)는 제 1 인덕터 구조와 제 2 인덕터 구조 사이에 배치된 공극을 더 포함할 수 있다. 트랜스포머(202)가 측면-커플링 하이브리드 트랜스포머일 때, 트랜스포머(202)는 유전체 기판의 표면 위에 배치된 제 1 인덕터 구조 및 유전체 기판의 표면 위에 배치된 제 2 인덕터 구조를 포함할 수 있고, 제 1 인덕터 구조 및 제 2 인덕터 구조는 나란하다.
[0041] 도 3은 유전체 기판(303)(예를 들어, 패스브-온-유리(POG) 기판 같은 유리-타입 재료) 위에 트랜스포머(302)가 제조된 복제 회로(301)를 포함하는 구조(300)의 실시예를 묘사하고, 여기서 복제 회로(301)는 트랜스포머(302) 위에 배치된다. 도 3은 구조(300)의 기능 블록 뷰를 도시한다. 구조(300)의 회로 레벨 뷰는 도 1의 회로 레벨 뷰(140)에 대응할 수 있다.
[0042] 특정 실시예에서, 복제 회로(301)는 박막 트랜지스터(TFT)를 포함한다. TFT 복제 회로(301)는 드레인 구역, 소스 구역, 게이트 구역, 채널 구역, 및 게이트-절연 층을 포함할 수 있다. 트랜스포머(302)는 수직-커플링 하이브리드 트랜스포머(VHT) 또는 측면-커플링 하이브리드 트랜스포머일 수 있다. 트랜스포머(302)가 VHT일 때, 트랜스포머(302)는 유전체 기판(예를 들어, 유전체 기판(303))의 표면 위에 배치된 제 1 인덕터 구조, 유전체 구조 및 제 1 인덕터 구조 위에 배치된 제 2 인덕터 구조, 및 제 1 인덕터 구조와 제 2 인덕터 구조 사이에 배치된 유전체 층을 포함할 수 있다. 트랜스포머(302)는 제 1 인덕터 구조와 제 2 인덕터 구조 사이에 배치된 공극을 더 포함할 수 있다. 트랜스포머(302)가 측면-커플링 하이브리드 트랜스포머일 때, 트랜스포머(302)는 유전체 기판의 표면 위에 배치된 제 1 인덕터 구조 및 유전체 기판의 표면 위에 배치된 제 2 인덕터 구조를 포함할 수 있고, 제 1 인덕터 구조 및 제 2 인덕터 구조는 나란히 배치된다.
[0043] 도 1-도 3 중 임의의 도면에 예시된 바와 같이, 유전체 기판 위에 복제 회로 및 트랜스포머를 제조하는 것은 복제 회로와 트랜스포머 사이의 트레이스 인덕턴스 변동을 감소시킬 수 있다. 트레이스 인덕턴스 변동은 복제 회로와 안테나(예를 들어, 도 1의 안테나(112)) 사이의 임피던스 미스매칭을 초래할 수 있어서, 전송-수신(TX-RX) 격리를 감소시킨다. 유전체 기판 위에 복제 회로 및 트랜스포머를 제조하는 것은 복제 회로 및 안테나 사이의 임피던스 매칭, 또는 사실상 또는 거의 임피던스 매칭을 달성할 수 있어서, TX-RX 격리를 개선한다.
[0044] 다음 설명은 트랜스포머와 나란한 복제 회로(도 1에 묘사된 바와 같이)를 포함하는 디바이스를 제조하는 방법의 특정 실시예의 상세들을 제공한다. 설명된 피처들, 방법들, 및 구조들은 각각 도 2 및 도 3에 예시된 바와 같이, 복제 회로가 트랜스포머 위에 있거나 트랜스포머가 복제 회로 위에 있는 디바이스들을 제조하기 위하여 사용될 수 있다.
[0045] 도 4를 참조하여, 반도체 디바이스를 제조하는 프로세스에서 적어도 하나의 스테이지 동안 형성된 바와 같은 구조의 제 1 예시적 도면이 묘사되고 일반적으로 400으로 표기된다. 도 4는 복제 회로의 TFT의 게이트 구역(401) 및 트랜스포머의 금속 연결기들(402)을 도시한다. 도면은 구조(400)의 일부의 단면도를 도시한다. 구조(400)는 기판(403)과 같은 유전체 재료를 포함할 수 있다. 실시예에서, 기판(403)은 넓은 대역갭 반도체들, 또는 높은 전기 저항성을 가진 플라스틱 기판으로부터 높은 전기 저항성을 가진 유리-타입 재료(예를 들어, 비결정질 또는 무정질 고체 재료)를 포함하고 이것으로 형성될 수 있다. 유리-타입 재료의 예들은 알칼리 어스 보로 알루미노실리케이트(alkaline earth boro-aluminosilicate)(예를 들어, 코닝 유리 기판)를 포함한다. 갈륨 비소(GaAs), 인듐 포스페이트(InP), 실리콘 카바이드(SiC), 로저스 라미네이트들(Rogers Laminates), 및 폴리머들 이를테면 플라스틱들 및 에폭시들을 포함한다. 다른 실시예에서, 기판(403)은 사파이어(Al2O3), 석영, 또는 세라믹들 같은 높은 전기 저항성을 가진 결정질 재료를 포함하거나 형성될 수 있다. 특정 실시예에서, 기판(403)의 두께는 약 0.3 mm 내지 약 0.7 mm의 범위 내에 있다.
[0046] 도 4는 몇몇 구역들(405-409)로 분할된다. 각각의 구역(405-409)은 도 4-도 14의 상이한 디바이스의 형성을 예시한다. 예를 들어, 구역(405)은 도 1의 TFT(115) 같은 TFT의 형성을 예시한다. 구역(406)은 도 1의 가변 저항기(114) 같은 가변 저항기로서 기능하도록 구성된 TFT의 형성을 예시한다. 구역(407)은 도 1의 가변 캐패시터(113) 같은 가변 캐패시터로서 기능하도록 구성된 TFT의 형성을 예시한다. 구역(408)은 측면-커플링 하이브리드 트랜스포머의 형성을 예시한다. 구역(409)은 수직-커플링 하이브리드 트랜스포머의 형성을 예시한다. 구역들(405-409)은 적어도 하나의 트랜스포머 및 적어도 하나의 TFT 구성을 포함하는 임의의 구성으로 배열될 수 있고, 여기서 TFT는 복제 회로로서 사용된다.
[0047] 게이트 구역(401) 및 금속 연결기들(402)은 부가 프로세스들을 사용하여 형성될 수 있다. 다양한 프로세스들은 층들을 적용, 제거, 또는 패턴화하기 위하여 사용될 수 있다. 예를 들어, 막 증착 프로세스들, 이를테면 화학 기상 증착(CVD), 스핀-온 스퍼터링, 및 전기도금은 금속 층들 및 금속간 유전체 층들을 형성하기 위하여 사용될 수 있고; 포토리소그래피는 금속 층들의 패턴들을 형성하기 위하여 사용될 수 있고; 에칭 프로세스는 원하지 않는 재료들을 제거하기 위하여 수행될 수 있고; 그리고 평탄화 프로세스들 이를테면 스핀-코팅, "에칭-백", 및 화학-기계적 폴리싱(CMP)은 편평한 표면을 생성하기 위하여 이용될 수 있다. 다른 프로세스들은 또한 또는 대안적으로 부가, 제조, 패턴화, 도핑, 또는 그렇지 않으면 제조될 재료들에 따라 사용될 수 있다.
[0048] 부가적으로, 단지 제한된 수의 연결기들, 인덕터들, 층들, 및 다른 구조들 또는 디바이스들이 예시를 가능하게 하고 설명의 명확화를 위해 도면들에 도시된다. 실제로, 구조는 보다 많거나 보다 적은 연결기들, 인덕터들, 층들, 및 다른 구조들 또는 디바이스들을 포함할 수 있다.
[0049] 전도 층(404)은 복제 회로의 TFT의 게이트 구역(401) 및 금속 연결기들(402)을 형성하기 위하여 기판(403) 위에 증착될 수 있다. 금속 연결기들(402)은 트랜스포머(도 1의 트랜스포머(102) 같은)의 인덕터들을 연결하거나 형성하기 위하여 활용될 수 있다. 특정 실시예에서, 전도 층(404)은 금속, 이를테면 알루미늄((Al), 몰리브덴(Mo), 또는 구리(Cu), 또는 금속 합금, 이를테면 알루미늄-구리 합금(Al-Cu), 알루미늄-네오디뮴(Al-Nd), 알루미늄-탄탈럼(Al-Ta), 또는 알루미늄-실리콘-구리(AlSiCu), 또는 이들의 결합을 포함한다. 특정 실시예에서, 전도 층(404)의 두께는 약 1 마이크로미터(μm)이다. 전도 층(404)은 부가 프로세스들, 이를테면 화학 기상 증착(CVD), 스핀-온, 스퍼터링, 또는 전기도금을 사용하여 형성될 수 있다. 포토리소그래피-에칭 프로세스는 게이트 구역(401) 및 금속 연결기들(402)을 패턴화하기 위하여 사용될 수 있다.
[0050] 도 5를 참조하여, 반도체 디바이스를 제조하는 프로세스에서 적어도 하나의 스테이지 동안 형성된 구조의 제 2 예시적 도면이 묘사되고 일반적으로 500으로 표기된다. 도 5에서, 게이트 구역(401) 및 금속 연결기들(402)이 형성된 후, 절연 층(501)은 복제 회로의 TFT의 추후 형성되는 드레인 구역, 소스 구역, 및 채널 구역으로부터 게이트 구역(401)을 격리하기 위하여 기판(403) 위에 형성된다. 절연 층(501)은 유전체 절연체 재료, 이를테면 이산화물(SiO2), 실리콘 질화물(Si3N4), 알루미늄 산화물(Al2O3), 탄탈럼 5산화물(Ta2O5) 또는 드레인 구역, 소스 구역, 및 채널 구역으로부터 게이트 구역(401)을 격리하기에 적당한 다른 재료로 구성될 수 있다. 절연 층(501)은 (ⅰ) SiOx 및 SiNx에 대한 플라즈마-강화 화학 기상 증착(PE-CVD), (ⅱ) Al2O3, HfO2 및 ZrO2에 대한 원자 층 증착(ALD), (ⅲ) 기상 증착(PVD)(SiO2에 대한 스퍼터링 같은), 또는 (ⅳ) PVD 프로세스 후 양극 산화(Al2O3 또는 Ta2O5에 대한 것 같은) 같은 필름 증착 프로세스들을 통해 형성될 수 있다.
[0051] 도 6을 참조하여, 반도체 디바이스를 제조하는 프로세스에서 적어도 하나의 스테이지 동안 형성된 구조의 제 3 예시적 도면이 묘사되고 일반적으로 600으로 표기된다. 도 6에서, 절연 층(501)이 형성된 후, 층(601)은 채널 구역들(602)을 형성하기 위하여 기판(403) 위에 형성된다. 특정 실시예에서, 층(601)은 비정질 실리콘, 다결정질 실리콘, 연속-그레인 실리콘, 인듐 갈륨 주석 산화물(IGZO), 몰리브덴 이황화물(MoS2), 또는 그래핀으로 구성된다. 층(601)은 부가적인 프로세스, 이를테면 플라즈마-강화 화학 기상 증착(PE-CVD), 또는 스퍼터링을 사용하여 형성될 수 있다. 포토리소그래피-에칭 프로세스는 채널 구역들(602)을 형성하기 위하여 층(601)을 패턴화하기 위해 사용될 수 있다.
[0052] 도 7을 참조하여, 반도체 디바이스의 제조 프로세스에서 적어도 하나의 스테이지 동안 형성된 구조의 제 4 예시적 도면이 묘사되고 일반적으로 700으로 표기된다. 도 7에서, 채널 구역들(602)이 형성된 후, 층(701)은 소스 구역들(702) 및 드레인 구역들(703)을 형성하기 위하여 기판(403) 위에 형성된다. 특정 실시예(예를 들어, 채널(601)이 비정질-실리콘으로 구성될 때)에서, 층(701)은 불순물 도핑-비정질 실리콘으로 구성된다. 층(701)은 부가적인 프로세스, 이를테면 플라즈마-강화 화학 기상 증착(PE-CVD)을 사용하여 형성될 수 있다. 포토리소그래피-에칭 프로세스는 소스 구역들(702) 및 드레인 구역들(703)을 형성하기 위하여 층(701)을 패턴화하기 위해 사용될 수 있다.
[0053] 도 8을 참조하여, 반도체 디바이스를 제조하는 프로세스에서 적어도 하나의 스테이지 동안 형성된 구조의 제 5 예시적 도면이 묘사되고 일반적으로 800으로 표기된다. 도 8에서, 소스 구역들(702) 및 드레인 구역들(703)이 형성된 후, 유전체 층(801)은 다른 회로 또는 디바이스들로부터 복제 회로의 TFT 및 금속 연결기들을 전기적으로 격리하기 위하여 기판(403) 위에 형성된다. 유전체 층(801)은 실리콘 이산화물(SiO2), 실리콘 질화물(Si3N4), 또는 절연 폴리머들, 이를테면 폴리이미드(PI), 벤조사이클로부덴네테(benzocyclobuenete) (BCB), 또는 아크릴을 포함할 수 있다. 특정 실시예에서, 유전체 층(801)의 두께는 약 3 μm이다. 이방성 에칭 프로세스는 유전체 층(801)에서 비아들(또는 리세스들)(802)을 생성하기 위하여 사용될 수 있다. 비아들(또는 리세스들)(802)은 인덕터들, 게이트 전극들, 소스 전극들, 또는 드레인 전극들을 형성하기 위하여 사용될 수 있다. 특정 실시예에서, 비아들(또는 리세스들)(802)의 깊이는 약 2 μm이다.
[0054] 도 9를 참조하여, 반도체 디바이스를 제조하는 프로세스에서 적어도 하나의 스테이지 동안 형성된 구조의 제 6 예시적 도면이 묘사되고 일반적으로 900으로 표기된다. 도 9에서, 비아들(또는 리세스들)(802)이 형성된 후, 전도 층(901)은 게이트 전극들(902), 소스 전극들(903), 드레인 전극들(904), 및 제 1 인덕터들(905)을 형성하기 위하여 기판(403) 위에 형성된다. 특정 실시예에서, 전도 층(901)은 금속(구리(Cu), 알루미늄(Al), 또는 금(Au) 같은) 또는 금속 합금으로 만들어진다. 전도 층(901)은 부가적인 프로세스, 이를테면 화학 기상 증착(CVD), 스퍼터링, 및 전기도금을 사용하여 형성될 수 있다. 포토리소그래피-에칭 프로세스는 게이트 전극들(902), 소스 전극들(903), 드레인 전극들(904), 및 제 1 인덕터들(905)을 형성하기 위하여 전도 층(901)을 패턴화하기 위해 사용될 수 있다.
[0055] 도 10을 참조하여, 반도체 디바이스를 제조하는 프로세스의 적어도 하나의 스테이지 동안 형성된 구조의 제 7 예시적인 도면이 묘사되고 일반적으로 1000으로 표기된다. 도 10에서, 게이트 전극(902), 소스 전극들(903), 드레인 전극들(904), 및 제 1 인덕터들(905)이 형성된 후, 유전체 층(1001)은 기판(403) 위에 증착된다. 유전체 층(1001)은 게이트 전극들(902), 소스 전극들(903), 드레인 전극들(904), 및 제 1 인덕터들(905)을 다른 회로 또는 디바이스들로부터 격리할 수 있다. 유전체 층(1002)은 수직-커플링 하이브리드 트랜스포머(VHT)의 하부 인덕터들 및 추후 형성된 VHT의 상부 인덕터들 사이에 형성될 수 있다. 전송-수신(TX-RX) 격리를 강화시키지만, 안테나-대-수신기(ANT-RX) 커플링 효율성을 희생하지 않기 위하여, 유전체 층(1001)은 낮은 유전체 상수(k)를 가진 재료로 구성될 수 있다. 이것은 제 2 인덕터들(도 10에 도시되지 않음)과 제 1 인덕터들(905) 사이에 자기 커플링을 유지하면서 작은 커플링 캐패시턴스를 생성할 수 있다. 특정 실시예에서, 유전체 층(1001)의 재료들은 폴리이미드(PI), 폴리벤조옥사졸(polybenzoxazole)(PBO), 아크릴, 비석 이미다졸레이트 프레임워크 재료(ZIF), 및 벤조사이클부테네(benzocyclbutene)(BCB)를 포함할 수 있다. 유전체 층(1001)은 부가 프로세스, 이를테면 스핀-온 다음 열 경화 프로세스를 사용하여 형성될 수 있다. 특정 실시예에서, 유전체 층(1002)의 두께는 약 2 μm 내지 약 7 μm 범위 내에 있다.
[0056] 도 11을 참조하여, 반도체 디바이스를 제조하는 프로세스에서 적어도 하나의 스테이지 동안 형성된 구조의 제 8 예시적 도면이 묘사되고 일반적으로 1100으로 표기된다. 도 11에서, 유전체 층이 형성된 후, 전도 층(1101)은 제 2 인덕터들(1102)을 형성하기 위하여 기판(403) 위에 증착된다. 특정 실시예에서, 전도 층(1101)은 금속, 이를테면 구리(Cu), 알루미늄(Al), 또는 금(Au), 금속 합금, 또는 이들의 결합으로 만들어진다. 전도 층(1101)은 부가적 프로세스들, 이를테면 화학 기상 증착(CVD), 스퍼터링, 및 전기도금을 사용하여 형성될 수 있다. 포토리소그래피-에칭 프로세스는 제 2 인덕터들(1102)을 형성하기 위하여 전도 층(1101)을 패턴화하기 위해 사용될 수 있다. 특정 실시예에서, 제 2 인덕터들(1102)의 높이는 약 10 μm 내지 약 15 μm 범위 내에 있다.
[0057] 도 12를 참조하여, 반도체 디바이스를 제조하는 프로세스에서 적어도 하나의 스테이지 동안 형성된 구조의 제 9 예시적 도면이 묘사되고 일반적으로 1200으로 표기된다. 도 12에서, 전도 층(1101) 및 제 2 인덕터들(1102)이 형성된 후, 유전체 층(1201)은 다른 회로 또는 디바이스들로부터 제 2 인덕터들(1102)을 격리하기 위하여 기판(403) 위에 증착된다. 유전체 층(1201)의 재료들은 폴리이미드(PI), 폴리벤조옥사졸(PBO), 아크릴, 비석 이미다졸레이트 프레임워크 재료(ZIF), 또는 벤조사이클부테네(BCB)를 포함할 수 있다. 유전체 층(1201)은 부가적인 프로세스들, 이를테면 스핀-온 코팅 다음 열 경화 프로세스를 사용하여 형성될 수 있다. 특정 실시예에서, 유전체 층(1201)의 두께는 약 15 μm이다. 이방성 에칭 프로세스는 유전체 층(1201)에 리세스들(1202)을 생성하기 위하여 사용될 수 있다. 특정 실시예에서, 리세스들(1202)의 깊이는 약 2 μm이다.
[0058] 도 13을 참조하여, 반도체 디바이스를 제조하는 프로세스에서 적어도 하나의 스테이지 동안 형성된 구조의 제 10 예시적 도면이 묘사되고 일반적으로 1300으로 표기된다. 도 13에서, 유전체 층(1201) 및 리세스들(1202)이 생성된 후, 전도 층(1301)은 제 2 인덕터들(1102)을 다른 회로 또는 디바이스와 연결하기 위하여 사용될 수 있는 연결기들(1302)을 형성하기 위하여 기판(403) 위에 증착된다. 특정 실시예에서, 전도 층(1301)은 금속, 이를테면 알루미늄(Al) 또는 구리(Cu), 또는 금속 합금, 이를테면 알루미늄-구리(Al-Cu) 합금으로 만들어진다. 전도 층(1301)은 막 증착 프로세스들, 이를테면 화학 기상 증착(CVD), 스퍼터링, 및 전기도금을 통해 형성될 수 있다. 포토리소그래피-에칭 프로세스는 연결기들(1302)을 패턴화하기 위하여 사용될 수 있다. 특정 실시예에서, 연결기들(1302)들의 두께는 약 3 μm 내지 약 5 μm이다.
[0059] 도 14를 참조하여, 반도체 디바이스를 제조하는 프로세스에서 적어도 하나의 스테이지 동안 형성된 구조의 제 11 예시적 도면이 묘사되고 일반적으로 1400으로 표기된다. 도 14에서, 전도 층(1301)이 형성되고 연결기들(1302)이 패턴화된 후, 패시베이션 층(1401)은 제 2 인덕터들(1102) 및 연결기들(1302)을 다른 회로 또는 디바이스들로부터 전기적으로 격리하기 위하여 기판(403) 위에 형성될 수 있다.
[0060] 도 14에 도시된 바와 같이, 구역(405)은 도 1의 TFT(115) 같은 TFT의 단면도를 예시할 수 있다. 도 14에 도시된 바와 같은 구역(406)은 도 1의 가변 저항기(114) 같은 가변 저항기로서 기능하도록 구성된 TFT의 단면도를 예시할 수 있다. 도 14에 도시된 바와 같은 구역(407)은 도 1의 가변 캐패시터(113) 같은 가변 캐패시터로서 기능하도록 구성된 TFT의 단면도를 예시할 수 있다. 도 14에 도시된 바와 같은 구역(408)은 측면-커플링 하이브리드 트랜스포머의 단면도를 예시할 수 있다. 도 14에 도시된 바와 같은 구역(409)은 수직-커플링된 하이브리드 트랜스포머의 단면도를 예시할 수 있다. 구역들(405-409)은 적어도 하나의 트랜스포머 및 적어도 하나의 TFT 구성을 포함하는 임의의 구성으로 배열될 수 있고, TFT는 복제 회로로서 사용된다.
[0061] 도 15를 참조하여, 반도체 디바이스를 제조하는 프로세스에서 적어도 하나의 스테이지 동안 형성된 구조의 제 12 예시적 도면이 묘사되고 일반적으로 1500으로 표기된다. 도 15는, 도 10의 유전체 층(1002)이 희생 층(1501)을 증착함으로써 대체될 수 있다는 것을 도시한다. 희생 층(1501)은 공극을 형성하기 위하여 후에 제거될 수 있다. 공극은 트랜스포머의 성능(예를 들어, 증가된 전송-수신(TX-RX) 격리)를 강화할 수 있다. 공극은 안테나-대-수신기(ANT-RX) 감도를 강화할 수 있다. 공극은 또한 송신기-대-안테나(TX-ANT) 및 수신기-대-안테나(RX-ANT) 삽입 손실을 감소시킬 수 있다. 특정 실시예에서, 희생 층(1501)으로 사용된 재료들은 몰리브덴(Mo), 비정질 실리콘(a-Si), 폴리-실리콘, 실리콘 이산화물(SiO2), 또는 SU-8 포토레지스터를 포함한다. 특정 실시예에서, 희생 층(1501)의 두께는 약 5 μm이다.
[0062] 희생 층(1501)이 유전체 층(1002)으로 대체될 때, 패시베이션 층(1401)이 형성된 후, 이방성 에칭 프로세스는 유전체 층(1201) 및 패시베이션 층(1401)에 리세스들(1502)을 생성하기 위하여 수행될 수 있다. 리세스들(1502)은 공극들을 형성하기 위하여 희생 층(1501)을 제거하기 위하여 릴리스 홀들로서 사용될 수 있다.
[0063] 도 16을 참조하여, 반도체 디바이스를 제조하는 프로세스에서 적어도 하나의 스테이지 동안 형성된 구조의 제 13 예시적 도면이 묘사되고 일반적으로 1600으로 표기된다. 도 16에서, 리세스들(1502)이 생성된 후, 희생 층(1501)이 제거될 수 있다. 희생 층(1501)이 제거될 때, 공극(1601)은 제 2 인덕터들(1102) 및 제 1 인덕터들(905) 사이에 형성된다.
[0064] 특정 실시예에서, 다마신 프로세스 같은 상이한 프로세싱 기술은 제 1 인덕터들(905), 제 2 인덕터들(1102), 및 전도 층들(404 및 1301)을 형성하기 위하여 사용될 수 있다. 특정 실시예에서, 평면 인덕터들의 어레이가 형성된다. 다른 실시예에서, 나선형 인덕터들의 어레이가 형성된다. 어레이의 인덕터들은 사각형, 원형, 8각형일 수 있거나, 다른 형상을 가질 수 있다.
[0065] 특정 실시예에서, 제 1 인덕터들(905) 및 제 2 인덕터들(1102)은 평행 구성의 다수의 수직-커플링 인덕터들로서 형성된다. 다수의 수직-커플링 인덕터들은 두 개의 수직-커플링 인덕터들의 다수의 세트들을 포함할 수 있다. 도 17을 참조하여, 평행 구성의 다수의 인덕터들을 가진 수직-커플링 하이브리드 트랜스포머(VHT)의 특정 예시적 실시예가 묘사되고 일반적으로 1700으로 표기된다. 도 17에 예시된 바와 같이, 다수의 수직-커플링 인덕터들은 둘 또는 그 초과의 수직-커플링 인덕터 구조들을 포함할 수 있고, 상기 수직-커플링 인덕터 구조들 각각은 연결기들에 의해 연결되고 평행 구성의 일련의 인덕터들(1701 및 1702)을 포함한다. 예를 들어, 상기 수직-커플링 인덕터 구조들은 제 1 인덕터 구조 및 제 2 인덕터 구조를 포함할 수 있고, 상기 제 1 인덕터 구조는 M1층에 형성되는 인덕터(1702) 및 M3층에 형성되는 인덕터(1702)를 포함할 수 있으며, 상기 제 2 인덕터 구조는 M4층에 형성되는 인덕터(1701) 및 M5층에 형성되는 인덕터(1701)를 포함할 수 있다.
[0066] 특정 실시예에서, 평행 구성 대신, 제 1 인덕터들(905) 및 제 2 인덕터들(1102)은 인터리빙된 구성으로 형성될 수 있다. 도 18을 참조하여, 인터리빙 구성의 다수의 인덕터들을 가진 수직-커플링 하이브리드 트랜스포머(VHT)의 특정 예시적 실시예가 묘사되고 일반적으로 1800으로 표기된다. 도 18에 예시된 바와 같이, 인터리빙 구성에서, VHT는 제 1 타입의 일련의 인덕터들(1801) 및 제 2 타입의 일련의 인덕터들(1802)을 포함한다. 제 1 타입의 인덕터들(1801) 및 제 2 타입의 인덕터들(1802)의 각각은 평행 구성의 인덕터의 일부에 대응한다. 제 1 타입의 각각의 인덕터(1801)는 제 2 타입의 각각의 인덕터(1802)와 쌍을 이루고 측면으로 배치된다. 제 1 타입의 하나의 인덕터(1801)와 제 2 타입의 하나의 인덕터(1802)의 결합은 인덕터 구조로서 지칭될 수 있다. 하나의 인덕터 구조는 다른 인덕터 구조 위에 배치될 수 있다(예를 들어, 인덕터 구조들은 평행하게 배치된다). 게다가, 제 1 인덕터 구조의 제 1 타입의 인덕터(1801)는 제 2 인덕터 구조의 제 1 타입의 인덕터(1801)와 연결될 수 있고, 제 2 인덕터 구조는 제 1 인덕터 구조 위에 배치된다. 마찬가지로, 제 1 인덕터 구조의 제 2 타입의 인덕터(1802)는 제 2 인덕터 구조의 제 2 타입의 인덕터(1802)와 연결될 수 있다. 제 2 인덕터 구조는 제 1 인덕터 구조 위에 배치될 수 있다.
[0067] 도 19를 참조하여, 유리-타입 재료의 표면 위에 복제 회로 및 트랜스포머를 형성하는 방법의 특정 예시적 실시예의 흐름도가 묘사되고 일반적으로 1900으로 표기된다. 방법(1900)의 하나 또는 그 초과의 동작들은 도 21을 참조하여 추가로 설명되는 바와 같이, 반도체 제조 플랜트(예를 들어, "fab")의 장비 같은 전자 디바이스에 통합된 프로세서에 의해 개시될 수 있다. 특정 실시예에서, 방법(1900)은 도 1의 구조(100), 도 2의 구조(200), 또는 도 3의 구조(300)를 제조하기 위하여 수행될 수 있다.
[0068] 방법(1900)은 1902에서, 유리-타입 재료의 표면 위에 복제 회로를 형성하는 단계를 포함한다. 복제 회로는 가변 캐패시터 또는 가변 저항기로서 기능하도록 구성된 박막 트랜지스터(TFT)를 포함할 수 있다. 예를 들어, 도 1을 참조하여 설명된 바와 같이, 복제 회로(101)는 유전체 기판(103)(예를 들어, 패시브-온-유리(POG) 기판)의 표면 위에 형성된다.
[0069] 방법(1900)은 1904에서, 유리-타입 재료의 표면 위에 트랜스포머를 형성하는 단계를 더 포함한다. 트랜스포머는 복제 회로에 커플링될 수 있다. 트랜스포머는 복제 회로와 안테나 사이의 임피던스 매칭을 가능하게 하도록 구성될 수 있다. 예를 들어, 복제 회로(101)는 도 1의 유전체 기판(103)의 표면 위에 그리고 트랜스포머(102)와 나란히 형성될 수 있다. 다른 예에서, 트랜스포머(202)는 도 2의 유전체 기판(203)의 표면 위 및 복제 회로(201) 위에 형성될 수 있다. 다른 예에서, 복제 회로(301)는 도 3의 유전체 기판(303)의 표면 위 및 트랜스포머(302) 위에 형성될 수 있다. 트랜스포머는 수직-커플링 하이브리드(VHT) 트랜스포머 또는 측면-커플링 하이브리드 트랜스포머일 수 있다.
[0070] 도 19의 방법(1900)을 참조하여 설명된 동작들 중 하나 또는 그 초과는 필드-프로그램 가능 게이트 어레이(FPGA) 디바이스, 주문형 집적 회로(ASIC), 중앙 프로세싱 유닛(CPU) 같은 프로세싱 유닛, 디지털 신호 프로세서(DSP), 제어기, 다른 하드웨어 디바이스, 펌웨어 디바이스, 또는 이들의 임의의 결합에 의해 개시될 수 있다. 예로서, 도 19의 방법(1900)은 도 21을 참조하여 추가로 설명된 바와 같이, 메모리(예를 들어, 비일시적 컴퓨터-판독가능 매체)에 저장된 명령들을 실행하는 프로세서 같은 반도체 제조 장비에 의해 개시될 수 있다.
[0071] 유리-타입 재료의 표면 위에 복제 회로 및 트랜스포머를 형성하는 것은 복제 회로와 트랜스포머 사이의 트레이스 인덕턴스 변동을 감소시킬 수 있다. 트레이스 인덕턴스 변동은 복제 회로와 안테나 사이의 임피던스 미스매칭을 초래할 수 있어서, 전송-수신(TX-RX) 격리를 감소시킨다. 유리-타입 기판의 표면 위에 복제 회로 및 트랜스포머를 형성하는 것은 복제 회로와 안테나 사이에 임피던스 매칭(또는 사실적 매칭)을 가능하게 할 수 있어서, TX-RX 격리를 개선한다.
[0072] 도 20을 참조하여, 유전체 기판 위에 배치된 복제 회로(2013) 및 트랜스포머(2012)를 포함하는 모바일 디바이스의 특정 예시적 실시예의 블록도가 묘사되고 일반적으로 2000으로 표기된다. 모바일 디바이스(2000), 또는 이들의 컴포넌트들은 이동국, 액세스 포인트, 셋톱 박스, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인용 휴대 정보 단말기(PDA), 고정 위치 데이터 유닛, 이동 위치 데이터 유닛, 모바일 폰, 셀룰러 폰, 컴퓨터, 휴대용 컴퓨터, 데스크톱 컴퓨터, 테블릿, 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 뮤직 플레이어, 디지털 뮤직 플레이어, 휴대용 뮤직 플레이어, 비디오 플레이어, 디지털 비디오 플레이어, 디지털 비디오 디스크(DVD) 플레이어, 또는 휴대용 디지털 비디오 플레이어 같은 디바이스를 포함, 구현, 또는 포함될 수 있다.
[0073] 모바일 디바이스(2000)는 디지털 신호 프로세서(DSP) 같은 프로세서(2001)를 포함할 수 있다. 프로세서(2001)는 메모리(2002)(예를 들어, 비-일시적 컴퓨터-판독가능 매체)에 커플링될 수 있다.
[0074] 도 20은 또한 프로세서(2001) 및 디스플레이(2004)에 커플링된 디스플레이 제어기(2003)를 도시한다. 코더/디코더(CODEC: 코덱)(2005)는 또한 프로세서(2001)에 커플링될 수 있다. 스피커(2006) 및 마이크로폰(2007)은 CODEC(2005)에 커플링될 수 있다. 무선 제어기(2008)는 프로세서(2001)에 커플링될 수 있고 안테나(2009)에 추가로 커플링될 수 있다. 무선 제어기(2008)는 트랜스포머(2012) 및 복제 회로(2013)를 포함할 수 있다. 트랜스포머(2012)는 복제 회로(2013)에 커플링될 수 있다. 트랜스포머(2012) 및 복제 회로(2013)는 복제 회로(2013)와 안테나(2009) 사이의 임피던스 매칭(또는 사실상 매칭)을 달성함으로써 무선 제어기(2008)의 성능을 개선할 수 있어서, 모바일 디바이스(2000)의 전송-수신(TX-RX) 격리를 개선시킨다. 트랜스포머(2012) 및 복제 회로(2013)는 도 1의 트랜스포머(102) 및 복제 회로(101)에 대응할 수 있거나, 도 2의 트랜스포머(202) 및 복제 회로(201)에 대응할 수 있거나, 도 3의 트랜스포머(302) 및 복제 회로(301)에 대응할 수 있거나, 또는 이들의 결합에 대응할 수 있다.
[0075] 특정 실시예에서, 프로세서(2001), 디스플레이 제어기(2003), 메모리(2002), CODEC(2005), 및 무선 제어기(2008)는 시스템-인-패키지 또는 시스템-온-칩 디바이스(2014)에 포함된다. 입력 디바이스(2010) 및 전원(2011)은 시스템-온-칩 디바이스(2014)에 커플링될 수 있다. 게다가, 특정 실시예에서, 그리고 도 20에 예시된 바와 같이, 디스플레이(2004), 입력 디바이스(2010), 스피커(2006), 마이크로폰(2007), 안테나(2009), 및 전원(2011)은 시스템-온-칩 디바이스(2014) 외부에 있다. 그러나, 디스플레이(2004), 입력 디바이스(2010), 스피커(2006), 마이크로폰(2007), 안테나(2009), 및 전원(2011)의 각각은 인터페이스 또는 제어기 같은 시스템-온-칩 디바이스(2014)의 컴포넌트에 커플링될 수 있다.
[0076] 설명된 실시예들과 함께, 디바이스는 에너지를 전달하기 위한 수단에 커플링된 임피던스 매칭을 위한 수단을 포함한다. 임피던스 매칭을 위한 수단은 도 1의 복제 회로(101), 도 2의 복제 회로(201), 또는 도 3의 복제 회로(301)를 포함할 수 있다. 에너지를 전달하기 위한 수단은 도 1의 트랜스포머(102), 도 2의 트랜스포머(202), 또는 도 3의 트랜스포머(302)를 포함할 수 있다. 임피던스 매칭을 위한 수단은 가변 캐패시터 또는 가변 저항기로서 기능하도록 구성된 박막 트랜지스터(TFT)(예를 들어, 도 1의 복제 회로(101)의 TFT(115))를 포함할 수 있다. 에너지를 전달하기 위한 수단 및 임피던스 매칭을 위한 수단은 임피던스 매칭을 위한 수단과 안테나(예를 들어, 도 1의 안테나(112)) 사이의 임피던스 매칭을 가능(예를 들어, 사실상 달성)하게 하도록 유전체 기판(예를 들어, 도 1, 도 2, 또는 도 3의 유전체 기판) 위에 배치될 수 있다.
[0077] 상기 개시된 디바이스들 및 기능성들은 컴퓨터 판독가능 매체들 상에 저장된 컴퓨터 파일들(예를 들어, RTL, GDSⅡ, GERBER, 등)로 설계 및 구성될 수 있다. 몇몇 또는 모든 그런 파일들은 그런 파일들에 기초하여 디바이스들을 제조하기 위하여 제조 핸들러(handler)들에 제공될 수 있다. 결과적 물건들은 반도체 웨이퍼들을 포함하고 그 다음 반도체 웨이퍼들은 반도체 다이들로 커팅되고 반도체 칩들로 패키징된다. 그 다음 반도체 칩들은 도 21을 추가로 참조하여 설명된 바와 같이, 전자 디바이스들로 통합된다.
[0078] 도 21을 참조하여, 전자 디바이스 제조 프로세스의 특정 예시적 실시예가 묘사되고 일반적으로 2100으로 표기된다. 도 21에서, 물리적 디바이스 정보(2102)는 리서치(research) 컴퓨터(2106)에서와 같이 제조 프로세스(2100)에서 수신된다. 물리적 디바이스 정보(2102)는 유전체 기판 위에 배치된 트랜스포머 및 복제 회로(예를 들어, 도 1의 트랜스포머(102), 복제 회로(101), 및 유전체 기판(103)에 대응하거나, 도 2의 트랜스포머(202), 복제 회로(201), 및 유전체 기판(203)에 대응하거나, 도 3의 트랜스포머(302), 복제 회로(301), 및 유전체 기판(303)에 대응하거나, 이들의 결합에 대응함) 같은 반도체 디바이스의 적어도 하나의 물리적 특성을 나타내는 설계 정보를 포함할 수 있다. 예를 들어, 물리적 디바이스 정보(2102)는 리서치 컴퓨터(2106)에 커플링된 사용자 인터페이스(2104)를 통해 입력되는 물리적 파라미터들, 재료 특성들, 및 구조 정보를 포함할 수 있다. 리서치 컴퓨터(2106)는 메모리(2110) 같은 컴퓨터-판독가능 매체에 커플링되는 하나 또는 그 초과의 프로세싱 코어들 같은 프로세서(2108)를 포함한다. 메모리(2110)는 프로세서(2108)로 하여금 파일 포맷을 준수하고 라이브러리 파일(2112)을 생성하기 위해 물리적 디바이스 정보(2102)를 변환하게 하도록 실행 가능한 컴퓨터-판독가능 명령들을 저장할 수 있다.
[0079] 특정 실시예에서, 라이브러리 파일(2112)은 변환된 설계 정보를 포함하는 적어도 하나의 데이터 파일을 포함한다. 예를 들어, 라이브러리 파일(2112)은 전자 설계 자동화(EDA) 툴(2120)과 함께 사용하기 위하여 제공된, 유전체 기판 위에 배치된 트랜스포머 및 복제 회로(예를 들어, 도 1의 트랜스포머(102), 복제 회로(101), 유전체 기판(103)에 대응하거나, 도 2의 트랜스포머(202), 복제 회로(201), 및 유전체 기판(203)에 대응하거나, 도 3의 트랜스포머(302), 복제 회로(301), 및 유전체 기판(303)에 대응하거나, 이들의 결합에 대응함)를 포함하는 반도체 디바이스들의 라이브러리를 포함할 수 있다.
[0080] 라이브러리 파일(2112)은 메모리(2118)에 커플링된 하나 또는 그 초과의 프로세싱 코어들 같은 프로세서(2116)를 포함하는 설계 컴퓨터(2114)에서 EDA 툴(2120)과 함께 사용될 수 있다. EDA 툴(2120)은, 설계 컴퓨터(2114)의 사용자가 라이브러리 파일(2112)을 사용하여, 유전체 기판 위에 배치된 트랜스포머 및 복제 회로(예를 들어, 도 1의 트랜스포머(102), 복제 회로(101), 유전체 기판(103)에 대응하거나, 도 2의 트랜스포머(202), 복제 회로(201), 및 유전체 기판(203)에 대응하거나, 도 3의 트랜스포머(302), 복제 회로(301), 및 유전체 기판(303)에 대응하거나, 이들의 결합에 대응함)를 포함하는 회로를 설계하게 하도록 메모리(2118)에 프로세서 실행 가능 명령들로서 저장될 수 있다. 예를 들어, 설계 컴퓨터(2114)의 사용자는 설계 컴퓨터(2114)에 커플링된 사용자 인터페이스(2124)를 통해 회로 설계 정보(2122)를 입력할 수 있다. 회로 설계 정보(2122)는 유전체 기판 위에 배치된 트랜스포머 및 복제 회로(예를 들어, 도 1의 트랜스포머(102), 복제 회로(101), 및 유전체 기판(103)에 대응하거나, 도 2의 트랜스포머(202), 복제 회로(201), 및 유전체 기판(203)에 대응하거나, 도 3의 트랜스포머(302), 복제 회로(301), 및 유전체 기판(303)에 대응하거나, 이들의 결합에 대응함) 같은 반도체 디바이스의 적어도 하나의 물리적 특성을 나타내는 설계 정보를 포함할 수 있다. 예시하기 위하여, 회로 설계 특성은 회로 설계에서 특정 회로들의 신원 및 다른 엘리먼트들에 대한 관계들, 포지셔닝 정보, 피처 크기 정보, 상호연결 정보, 또는 반도체 디바이스의 물리적 특성을 나타내는 다른 정보를 포함할 수 있다.
[0081] 설계 컴퓨터(2114)는 파일 포맷을 준수하기 위하여, 회로 설계 정보(2122)를 포함하는 설계 정보를 변환하도록 구성될 수 있다. 예시하기 위하여, 파일 포메이션(formation)은 평면 기하학 형상들을 나타내는 데이터베이스 이진 파일 포맷, 텍스트 라벨들, 및 그래픽 데이터 시스템(GDSⅡ) 파일 포맷 같은 계층 포맷에서 회로 레이아웃에 관한 다른 정보를 포함할 수 있다. 설계 컴퓨터(2114)는 다른 회로들 또는 정보에 더하여, 유전체 기판 위에 배치된 트랜스포머 및 복제 회로(예를 들어, 도 1의 트랜스포머(102), 복제 회로(101), 및 유전체 기판(103)에 대응하거나, 도 2의 트랜스포머(202), 복제 회로(201), 및 유전체 기판(203)에 대응하거나, 도 3의 트랜스포머(302), 복제 회로(301), 및 유전체 기판(303)에 대응하거나, 이들의 결합에 대응함)를 설명하는 정보를 포함하는 GDSⅡ 파일(2126) 같은 변환된 설계 정보를 포함하는 데이터 파일을 생성하도록 구성될 수 있다. 예시하기 위하여, 데이터 파일은 유전체 기판 위에 배치된 트랜스포머 및 복제 회로(예를 들어, 도 1의 트랜스포머(102), 복제 회로(101), 및 유전체 기판(103)에 대응하거나, 도 2의 트랜스포머(202), 복제 회로(201), 및 유전체 기판(203)에 대응하거나, 도 3의 트랜스포머(302), 복제 회로(301), 및 유전체 기판(303)에 대응하거나, 이들의 결합에 대응함)를 포함하고, 또한 시스템-온-칩(SOC) 내에 부가적인 전자 회로들 및 컴포넌트들을 포함하는 시스템-온-칩(SOC)에 대응하는 정보를 포함할 수 있다.
[0082] GDSⅡ 파일(2126)은 유전체 기판 위에 배치된 트랜스포머 및 복제 회로(예를 들어, 도 1의 트랜스포머(102), 복제 회로(101), 및 유전체 기판(103)에 대응하거나, 도 2의 트랜스포머(202), 복제 회로(201), 및 유전체 기판(203)에 대응하거나, 도 3의 트랜스포머(302), 복제 회로(301), 및 유전체 기판(303)에 대응하거나, 이들의 결합에 대응함)를, GDSⅡ 파일(2126)의 변환된 정보에 따라 제조하기 위해 제조 프로세스(2128)에서 수신될 수 있다. 예를 들어, 디바이스 제조 프로세스는 대표 마스크(2132)로서 도 21에 예시된 포토리소그래피 프로세싱과 함께 사용될 마스크들 같은 하나 또는 그 초과의 마스크들을 생성하기 위하여 GDSⅡ 파일(2126)을 마스크 제조기(2130)에 제공하는 것을 포함할 수 있다. 마스크(2132)는 테스트될 수 있고 대표 다이(2136) 같은 다이들로 분리될 수 있는 하나 또는 그 초과의 웨이퍼들(2134)을 생성하기 위하여 제조 프로세스 동안 사용될 수 있다. 다이(2136)는 유전체 기판 위에 배치된 트랜스포머 및 복제 회로(예를 들어, 도 1의 트랜스포머(102), 복제 회로(101), 및 유전체 기판(103)에 대응하거나, 도 2의 트랜스포머(202), 복제 회로(201), 및 유전체 기판(203)에 대응하거나, 도 3의 트랜스포머(302), 복제 회로(301), 및 유전체 기판(303)에 대응하거나, 이들의 결합에 대응함)를 포함하는 회로를 포함한다.
[0083] 설명된 실시예들과 함께, 비일시적 컴퓨터-판독가능 매체는, 프로세서에 의해 실행될 때, 프로세서로 하여금 유리-타입 재료의 표면 위에 트랜스포머의 형성을 개시하게 하고 유리-타입 재료의 표면 위에 복제 회로의 형성을 개시하게 하는 명령들을 저장한다. 복제 회로는 가변 캐패시터 또는 가변 저항기로서 기능하도록 구성된 박막 트랜지스터(TFT)를 포함할 수 있다. 트랜스포머는 복제 회로에 커플링될 수 있다. 트랜스포머 및 복제 회로는 복제 회로와 안테나 사이의 임피던스 매칭을 가능(예를 들어, 사실상 달성)하게 하도록 유리-타입 재료 위에 배치될 수 있다. 예를 들어, 반도체 제조 플랜트의 장비는 제조 프로세스(2128)와 연관하여 그리고 GSDⅡ 파일(2126)을 사용하는 것과 같은 도 19의 방법(1900)을 개시할 수 있다.
[0084] 다이(2136)는 패키징 프로세스(2138)에 제공될 수 있고 다이(2136)는 대표 패키지(2140)에 통합된다. 예를 들어, 시스템-인-패키지(SiP) 어레인지먼트 같은 패키지(2140)는 단일 다이(2136) 또는 다수의 다이들을 포함한다. 패키지(2140)는 JEDEC(Joint Electron Device Engineering Council) 표준들 같은 하나 또는 그 초과의 표준들 또는 사양들에 따르도록 구성될 수 있다.
[0085] 패키지(2140)에 관한 정보는 컴퓨터(2146)에 저장된 컴포넌트 라이브러리를 통해서와 같이 다양한 물건 설계자들에 분배될 수 있다. 컴퓨터(2146)는 메모리(2150)에 커플링된 하나 또는 그 초과의 프로세싱 코어들 같은 프로세서(2148)를 포함할 수 있다. 인쇄 회로 기판(PCB) 툴은 컴퓨터(2146)의 사용자로부터 사용자 인터페이스(2144)를 통해 수신된 PCB 설계 정보(2142)를 프로세싱하기 위하여 메모리(2150)에 프로세서 실행 가능 명령들로서 저장될 수 있다. PCB 설계 정보(2142)는 회로 기판상에 패키징된 반도체 디바이스의 물리적 포지셔닝 정보를 포함할 수 있고, 패키징된 반도체 디바이스는 유전체 기판 위에 배치된 트랜스포머 및 복제 회로(예를 들어, 도 1의 트랜스포머(102), 복제 회로(101), 및 유전체 기판(103)에 대응하거나, 도 2의 트랜스포머(202), 복제 회로(201), 및 유전체 기판(203)에 대응하거나, 도 3의 트랜스포머(302), 복제 회로(301), 및 유전체 기판(303)에 대응하거나, 이들의 결합에 대응함)를 포함하는 패키지(2140)에 대응한다.
[0086] 컴퓨터(2146)는 회로 기판상에 패키징된 반도체 디바이스의 물리적 포지셔닝 정보뿐 아니라, 트레이스들 및 비아들 같은 전기 연결들의 레이아웃을 포함하는 데이터를 가진 GERBER 파일(2152) 같은 데이터 파일을 생성하기 위하여 PCB 설계 정보(2142)를 변환하도록 구성될 수 있고, 여기서 패키징된 반도체 디바이스는 유전체 기판 위에 배치된 트랜스포머 및 복제 회로(예를 들어, 도 1의 트랜스포머(102), 복제 회로(101), 및 유전체 기판(103)에 대응하거나, 도 2의 트랜스포머(202), 복제 회로(201), 및 유전체 기판(203)에 대응하거나, 도 3의 트랜스포머(302), 복제 회로(301), 및 유전체 기판(303)에 대응하거나, 이들의 결합에 대응함)를 포함하는 패키지(2140)에 대응한다. 다른 실시예들에서, 변환된 PCB 설계 정보에 의해 생성된 데이터 파일은 GERBER 포맷과 상이한 포맷을 가질 수 있다.
[0087] GERBER 파일(2152)은 보드 어셈블리 프로세스(2154)에서 수신될 수 있고 GERBER 파일(2152) 내에 저장된 설계 정보에 따라 제조된 대표 PCB(2156) 같은 PCB들을 생성하기 위하여 사용될 수 있다. 예를 들어, GERBER 파일(2152)은 PCB 생산 프로세스의 다양한 단계들을 수행하기 위하여 하나 또는 그 초과의 머신들에 업로딩될 수 있다. PCB(2156)은 대표 인쇄 회로 어셈블리(PCA)(2158)를 형성하기 위하여 패키지(2140)를 포함하는 전자 컴포넌트들이 파퓰레이팅(populate)될 수 있다.
[0088] PCA(2158)는 물건 제조자(2160)에서 수신될 수 있고 제 1 대표 전자 디바이스(2162) 및 제 2 대표 전자 디바이스(2164) 같은 하나 또는 그 초과의 전자 디바이스들에 통합될 수 있다. 예시적 비제한 예로서, 제 1 대표 전자 디바이스(2162), 제 2 대표 전자 디바이스(2164), 또는 둘 다는, 유전체 기판 위에 배치된 트랜스포머 및 복제 회로(예를 들어, 도 1의 트랜스포머(102), 복제 회로(101), 및 유전체 기판(103)에 대응하거나, 도 2의 트랜스포머(202), 복제 회로(201), 및 유전체 기판(203)에 대응하거나, 도 3의 트랜스포머(302), 복제 회로(301), 및 유전체 기판(303)에 대응하거나, 이들의 결합에 대응함)가 통합되는, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인용 휴대 정보 단말기(PDA), 고정 위치 데이터 유닛 및 컴퓨터의 그룹으로부터 선택될 수 있다. 다른 예시적 비제한 예로서, 전자 디바이스들(2162 및 2164) 중 하나 또는 그 초과는 모바일 전화들 같은 원격 유닛들, 핸드-헬드 개인 통신 시스템(PCS) 유닛들, 개인 데이터 어시스턴트들 같은 휴대용 데이터 유닛들, 글로벌 포지셔닝 시스템(GPS) 가능 디바이스들, 네비게이션 디바이스들, 미터 판독 장비 같은 고정 위치 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들을 저장하거나 리트리브하는 임의의 다른 디바이스, 또는 이들의 임의의 결합일 수 있다. 비록 도 21이 본 개시의 지침들에 따른 원격 유닛들을 예시하지만, 본 개시는 이들 예시된 유닛들로 제한되지 않는다. 본 개시의 실시예들은 메모리 및 온-칩 회로를 포함하는 액티브 집적 회로를 포함하는 임의의 디바이스에 적당히 이용될 수 있다.
[0089] 유전체 기판 위에 배치된 트랜스포머 및 복제 회로(예를 들어, 도 1의 트랜스포머(102), 복제 회로(101), 및 유전체 기판(103)에 대응하거나, 도 2의 트랜스포머(202), 복제 회로(201), 및 유전체 기판(203)에 대응하거나, 도 3의 트랜스포머(302), 복제 회로(301), 및 유전체 기판(303)에 대응하거나, 이들의 결합에 대응함)를 포함하는 디바이스는 예시적 제조 프로세스(2100)에 설명된 바와 같이, 제조, 프로세싱, 및 전자 디바이스에 통합될 수 있다. 도 1-도 20에 관하여 개시된 실시예들의 하나 또는 그 초과의 양상들은 라이브러리 파일(2112), GDSⅡ 파일(2126), 및 GERBER 파일(2152) 같은 다양한 프로세싱 스테이지들에 포함될 수 있을 뿐 아니라, 리서치 컴퓨터(2106)의 메모리(2110), 설계 컴퓨터(2114)의 메모리(2118), 컴퓨터(2146)의 메모리(2150), 다양한 스테이지들, 이를테면 보드 어셈블리 프로세스(2154)에 사용된 하나 또는 그 초과의 다른 컴퓨터들 또는 프로세서들(도시되지 않음)의 메모리에 저장되고, 또한 마스크(2132), 다이(2136), 패키지(2140), PCA(2158), 프로토타입(prototype) 회로들 또는 디바이스들 같은 다른 물건들(도시되지 않음), 또는 이들의 결합 같은 하나 또는 그 초과의 다른 물리적 실시예들에 포함될 수 있다. 비록 다양한 대표적 스테이지들이 도 1-도 20을 참조하여 묘사되지만, 다른 실시예들에서 보다 적은 스테이지들이 사용될 수 있거나 부가적인 스테이지들이 포함될 수 있다. 유사하게, 도 21의 프로세스(2100)는 제조 프로세스(2100)의 다양한 스테이지들을 수행하는 단일 엔티티 또는 하나 또는 그 초과의 엔티티들에 의해 수행될 수 있다.
[0090] 당업자들은, 본원에 개시된 실시예들과 관련하여 설명된 다양한 예시적 논리적 블록들, 구성들, 모듈들, 회로들, 및 알고리즘 단계들이 전자 하드웨어, 프로세서에 의해 실행되는 컴퓨터 소프트웨어, 또는 둘 다의 결합들로서 구현될 수 있다는 것을 추가로 인식할 것이다. 다양한 예시적 컴포넌트들, 블록들, 구성들, 모듈들, 회로들, 및 단계들은 그들의 기능성 측면에서 일반적으로 상기 설명되었다. 그런 기능성이 하드웨어로 구현되는지 프로세서 실행 가능 명령들로 구현되는지는 특정 애플리케이션 및 전체 시스템에 부과된 설계 제약들에 따른다. 당업자들은 각각의 특정 애플리케이션에 대해 가변하는 방식들로 설명된 기능성을 구현할 수 있지만, 그런 구현 결정들은 본 개시의 범위에서 벗어남을 유발하는 것으로서 해석되지 않아야 한다.
[0091] 본원에 개시된 실시예들과 관련하여 설명된 방법 또는 알고리즘의 단계들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어 모듈, 또는 둘 다의 결합으로 직접 실현될 수 있다. 소프트웨어 모듈은 랜덤 액세스 메모리(RAM), 플래시 메모리, 판독 전용 메모리(ROM), 프로그램 가능 판독 전용 메모리(PROM), 소거 가능 프로그램 가능 판독 전용 메모리(EPROM), 전기 소거 가능 프로그램 가능 판독 전용 메모리(EEPROM), 레지스터들, 하드 디스크, 제거 가능 디스크, 컴팩트 디스크 판독 전용 메모리(CD-ROM) 같은 메모리에 상주할 수 있다. 메모리는 종래 기술에 알려진 임의의 형태의 비일시적 스토리지 매체를 포함할 수 있다. 예시적 스토리지 매체(예를 들어, 메모리)는 프로세서가 스토리지 매체로부터 정보를 판독하고, 스토리지 매체에 정보를 기록할 수 있도록 프로세서에 커플링된다. 대안으로, 스토리지 매체는 프로세서에 일체형일 수 있다. 프로세서 및 스토리지 매체는 주문형 집적 회로(ASIC)에 상주할 수 있다. ASIC는 컴퓨팅 디바이스 또는 사용자 단말에 상주할 수 있다. 대안으로, 프로세서 및 스토리지 매체는 컴퓨팅 디바이스 또는 사용자 단말에 이산 컴포넌트들로서 상주할 수 있다.
[0092] 개시된 실시예들의 이전 설명은 당업자가 개시된 실시예들을 만들거나 사용하게 하도록 제공된다. 이들 실시예들에 대한 다양한 수정들은 당업자들에게 쉽게 명백할 것이고 본원에 정의된 원리들은 본 개시의 범위에서 벗어남이 없이 다른 실시예들에 적용될 수 있다. 따라서, 본 개시는 본원에 도시된 실시예들로 제한되도록 의도되는 것이 아니라 다음 청구항들에 의해 정의된 바와 같은 원리들 및 신규 특징들과 가능한 일치하는 가장 넓은 범위에 부합될 것이다.

Claims (48)

  1. 반도체 디바이스로서,
    유리-타입 재료로 형성되는 단일 유전체 기판 위에 배치되는 복제 회로(replica circuit) ― 상기 복제 회로는 가변 캐패시터 또는 가변 저항기로서 기능하도록 구성되는 박막 트랜지스터(TFT)를 포함함 ―; 및
    상기 단일 유전체 기판 위에 배치되고 그리고 상기 복제 회로에 커플링되는 트랜스포머(transformer)를 포함하고,
    상기 트랜스포머는 상기 복제 회로와 안테나 사이의 임피던스 매칭을 가능하게 하도록 구성되고, 상기 트랜스포머는 수직-커플링 하이브리드 트랜스포머(VHT)를 포함하고, 그리고 상기 VHT는,
    상기 단일 유전체 기판의 상부 표면(top surface) 위에 배치되는 제 1 인덕터 구조;
    상기 단일 유전체 기판의 상기 상부 표면 위에 배치되고 그리고 상기 제 1 인덕터 구조 위에 배치되는 제 2 인덕터 구조; 및
    유전체 층을 포함하고,
    상기 유전체 층은 상기 제 1 인덕터 구조 및 상기 제 2 인덕터 구조 사이에 배치되는, 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 인덕터 구조는, 상기 단일 유전체 기판의 상기 상부 표면 위에 형성되는 인덕터들의 제 1 쌍(pair)을 포함하고, 그리고 상기 제 2 인덕터 구조는 상기 단일 유전체 기판의 상기 상부 표면 위에 형성되는 인덕터들의 제 2 쌍을 포함하는, 반도체 디바이스.
  3. 제 2 항에 있어서,
    상기 인덕터들의 제 1 쌍은 상기 단일 유전체 기판 위에 배치되는 M1층 및 M3층에 형성되고 그리고 상기 인덕터들의 제 2 쌍은 상기 단일 유전체 기판 위에 배치되는 M4층 및 M5층에 형성되는, 반도체 디바이스.
  4. 제 2 항에 있어서,
    상기 제 1 인덕터 구조는 제 1 타입의 인덕터 및 제 2 타입의 인덕터를 포함하고 그리고 상기 제 2 인덕터 구조는 상기 제 1 타입의 인덕터 및 상기 제 2 타입의 인덕터를 포함하고, 그리고
    상기 제 1 인덕터 구조의 상기 제 1 타입의 상기 인덕터는 상기 제 2 인덕터 구조의 상기 제 1 타입의 상기 인덕터와 연결되고 그리고 상기 제 1 인덕터 구조의 상기 제 2 타입의 상기 인덕터는 상기 제 2 인덕터 구조의 상기 제 2 타입의 상기 인덕터와 연결되는, 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 제 1 인덕터 구조 및 상기 제 2 인덕터 구조는 다수의 수직-커플링 인덕터들로서 형성되는, 반도체 디바이스.
  6. 제 5 항에 있어서,
    상기 다수의 수직-커플링 인덕터들은 2개의 수직-커플링 인덕터들의 다수의 세트들을 포함하는, 반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 제 1 인덕터 구조 및 상기 제 2 인덕터 구조는 평행 구성으로 형성되는, 반도체 디바이스.
  8. 제 7 항에 있어서,
    상기 수직-커플링 하이브리드 트랜스포머는 상기 제 1 인덕터 구조 및 상기 제 2 인덕터 구조 사이에 배치되는 공극(air-gap)을 포함하는, 반도체 디바이스.
  9. 제 1 항에 있어서,
    상기 TFT는 드레인 구역, 소스 구역, 게이트 구역, 채널 구역, 및 게이트-절연 층을 포함하는, 반도체 디바이스.
  10. 제 1 항에 있어서,
    상기 TFT는 비정질 실리콘, 다결정질 실리콘, 연속-그레인(continuous-grain) 실리콘, 인듐 갈륨 주석 산화물(IGZO), 몰리브덴 이황화물(MoS2), 그래핀(graphene) 또는 이들의 조합으로 형성되는, 반도체 디바이스.
  11. 제 1 항에 있어서,
    상기 제 1 인덕터 구조 및 상기 제 2 인덕터 구조는 인터리빙된 구성(interleaved configuration)으로 형성되는, 반도체 디바이스.
  12. 제 1 항에 있어서,
    상기 트랜스포머 및 상기 복제 회로는 나란히 배치되는, 반도체 디바이스.
  13. 제 1 항에 있어서,
    상기 트랜스포머는 상기 복제 회로 위에 배치되는, 반도체 디바이스.
  14. 제 1 항에 있어서,
    상기 복제 회로는 상기 트랜스포머 위에 배치되는, 반도체 디바이스.
  15. 제 1 항에 있어서,
    상기 유전체 기판은 알칼리 어스 보로 알루미노실리케이트(alkaline earth boro-aluminosilicate) 유리로 형성되는, 반도체 디바이스.
  16. 제 1 항에 있어서,
    상기 디바이스는 적어도 하나의 반도체 다이에 통합(integrated)되는, 반도체 디바이스.
  17. 제 1 항에 있어서,
    상기 복제 회로 및 상기 트랜스포머는, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인용 휴대 정보 단말기(PDA), 고정 위치 데이터 유닛 또는 컴퓨터 중 적어도 하나로 통합되는, 반도체 디바이스.
  18. 반도체 디바이스로서,
    유리-타입 재료로 형성되는 단일 유전체 기판 위에 배치되는 임피던스 매칭을 위한 수단 ― 상기 임피던스 매칭을 위한 수단은 가변 캐패시터 또는 가변 저항기로서 기능하도록 구성되는 박막 트랜지스터(TFT)를 포함함 ―; 및
    상기 단일 유전체 기판 위에 배치되고 그리고 상기 임피던스 매칭을 위한 수단에 커플링되는 에너지를 전달하기 위한 수단을 포함하고,
    상기 에너지를 전달하기 위한 수단은 상기 임피던스 매칭을 위한 수단과 안테나 사이의 임피던스 매칭을 가능하게 하도록 구성되고, 상기 에너지를 전달하기 위한 수단은,
    상기 단일 유전체 기판의 상부 표면 위에 배치되는 에너지를 저장하기 위한 제 1 수단;
    상기 단일 유전체 기판의 상기 상부 표면 위에 배치되고 그리고 상기 에너지를 저장하기 위한 제 1 수단 위에 배치되는 에너지를 저장하기 위한 제 2 수단; 및
    유전체 층을 포함하고,
    상기 유전체 층은 상기 에너지를 저장하기 위한 제 1 수단 및 상기 에너지를 저장하기 위한 제 2 수단 사이에 배치되는, 반도체 디바이스.
  19. 제 18 항에 있어서,
    상기 에너지를 저장하기 위한 제 1 수단 및 상기 에너지를 저장하기 위한 제 2 수단은 다수의 수직-커플링 인덕터들로서 형성되는, 반도체 디바이스.
  20. 제 19 항에 있어서,
    상기 다수의 수직-커플링 인덕터들은 2개의 수직-커플링 인덕터들의 다수의 세트들을 포함하는, 반도체 디바이스.
  21. 제 18 항에 있어서,
    상기 에너지를 저장하기 위한 제 1 수단 및 상기 에너지를 저장하기 위한 제 2 수단은 평행 구성으로 형성되는, 반도체 디바이스.
  22. 제 21 항에 있어서,
    상기 에너지를 전달하기 위한 수단은 상기 에너지를 저장하기 위한 제 1 수단 및 상기 에너지를 저장하기 위한 제 2 수단 사이에 배치되는 공극을 포함하는, 반도체 디바이스.
  23. 제 18 항에 있어서,
    상기 TFT는 드레인 구역, 소스 구역, 게이트 구역, 채널 구역, 및 게이트-절연 층을 포함하는, 반도체 디바이스.
  24. 제 18 항에 있어서,
    상기 에너지를 저장하기 위한 제 1 수단 및 상기 에너지를 저장하기 위한 제 2 수단은 인터리빙된 구성으로 형성되는, 반도체 디바이스.
  25. 제 18 항에 있어서,
    상기 에너지를 전달하기 위한 수단 및 상기 임피던스 매칭을 위한 수단은 나란히 배치되는, 반도체 디바이스.
  26. 제 18 항에 있어서,
    상기 에너지를 전달하기 위한 수단은 상기 임피던스 매칭을 위한 수단 위에 배치되는, 반도체 디바이스.
  27. 제 18 항에 있어서,
    상기 임피던스 매칭을 위한 수단은 상기 에너지를 전달하기 위한 수단 위에 배치되는, 반도체 디바이스.
  28. 제 18 항에 있어서,
    상기 디바이스는 적어도 하나의 반도체 다이에 통합되는, 반도체 디바이스.
  29. 제 18 항에 있어서,
    상기 임피던스 매칭을 위한 수단 및 상기 에너지를 전달하기 위한 수단은, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인용 휴대 정보 단말기(PDA), 고정 위치 데이터 유닛 또는 컴퓨터 중 적어도 하나로 통합되는, 반도체 디바이스.
  30. 비-일시적 컴퓨터-판독가능 저장 매체로서,
    프로세서에 의해 실행될 때, 상기 프로세서로 하여금,
    유리-타입 재료로 형성되는 단일 유전체 기판의 상부 표면 위에서 복제 회로의 형성을 개시하게 하고 ― 상기 복제 회로는 가변 캐패시터 또는 가변 저항기로서 기능하도록 구성되는 박막 트랜지스터(TFT)를 포함함 ―; 그리고
    상기 단일 유전체 기판의 상기 상부 표면 위에서 수직-커플링 하이브리드 트랜스포머(VHT)의 형성을 개시하게 하는
    명령들을 저장하고,
    상기 VHT는 상기 복제 회로에 커플링되고, 그리고 상기 VHT는 상기 복제 회로와 안테나 사이의 임피던스 매칭을 가능하게 하도록 구성되고,
    상기 명령들은 추가로 상기 프로세서로 하여금,
    상기 단일 유전체 기판의 상기 상부 표면 위에 배치되는 상기 VHT의 제 1 인덕터 구조의 형성을 개시하게 하고;
    상기 단일 유전체 기판의 상기 상부 표면 위에 배치되고 그리고 상기 제 1 인덕터 구조 위에 배치되는 상기 VHT의 제 2 인덕터 구조의 형성을 개시하게 하고; 그리고
    유전체 층의 형성을 개시하게 하고,
    상기 유전체 층은 상기 제 1 인덕터 구조 및 상기 제 2 인덕터 구조 사이에 배치되는, 비-일시적 컴퓨터-판독가능 저장 매체.
  31. 제 30 항에 있어서,
    상기 복제 회로 및 상기 VHT는, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인용 휴대 정보 단말기(PDA), 고정 위치 데이터 유닛 또는 컴퓨터 중 적어도 하나로 통합되는, 비-일시적 컴퓨터-판독가능 저장 매체.
  32. 반도체 디바이스를 제조하기 위한 방법으로서,
    반도체 디바이스에 대응하는 설계 정보를 포함하는 데이터 파일을 수신하는 단계; 및
    상기 설계 정보에 따라 상기 반도체 디바이스를 제조하는 단계
    를 포함하고, 상기 반도체 디바이스는,
    단일 유전체 기판 위에 배치되는 복제 회로 ― 상기 복제 회로는 가변 캐패시터 또는 가변 저항기로서 기능하도록 구성된 박막 트랜지스터(TFT)를 포함함 ―; 및
    상기 단일 유전체 기판 위에 배치되고 그리고 상기 복제 회로에 커플링되는 수직-커플링 하이브리드 트랜스포머(VHT)를 포함하고, 상기 VHT는 상기 복제 회로와 안테나 사이의 임피던스 매칭을 가능하게 하도록 구성되고, 상기 VHT는,
    상기 단일 유전체 기판의 상부 표면 위에 배치되는 제 1 인덕터 구조;
    상기 단일 유전체 기판의 상기 상부 표면 위에 배치되고 그리고 상기 제 1 인덕터 구조 위에 배치되는 제 2 인덕터 구조; 및
    유전체 층을 포함하고,
    상기 유전체 층은 상기 제 1 인덕터 구조 및 상기 제 2 인덕터 구조 사이에 배치되는, 반도체 디바이스를 제조하기 위한 방법.
  33. 제 32 항에 있어서,
    상기 데이터 파일은 GERBER 포맷을 갖는, 반도체 디바이스를 제조하기 위한 방법.
  34. 제 32 항에 있어서,
    상기 데이터 파일은 GDSⅡ 포맷을 갖는, 반도체 디바이스를 제조하기 위한 방법.
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