KR101161361B1 - 반도체장치 - Google Patents

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KR101161361B1
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순페이 야마자키
마이 아키바
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 목적은, 안테나의 이득을 높이고, 회로 규모를 억제함이 없이 집적회로의 기계적 강도를 높일 수 있는 ID 칩을 제공하는데 있다. 본 발명의 ID 칩으로 대표되는 반도체장치는 박막의 반도체막으로 형성된 반도체 소자를 사용한 집적회로와, 이 집적회로에 접속된 안테나를 포함한다. 안테나와 집적회로는 동일 기판 위에 형성되고, 안테나에 포함되는 도선 또는 도전막은 집적회로가 형성되어 있는 기판을 사이에 끼우도록 2층으로 나누어 형성되어 있다.
ID 칩, 집적회로, 안테나, 박막 반도체막

Description

반도체장치{Semiconductor device}
본 발명은 무선 통신이 가능한 반도체장치에 관한 것이다.
무선으로 식별 정보 등의 데이터의 송수신이 가능한 ID 칩으로 대표되는 반도체장치는 다양한 분야에서 실용화가 진행되고 있고, 새로운 형태의 통신 정보 단말로서 그러한 반도체장치의 시장이 더욱 더 성장할 것으로 예상된다. ID 칩은 무선 태그(tag), RFID(Radio frequency identification) 태그, IC 태그라고도 불리고, 안테나와 반도체 기판을 사용하여 형성된 집적회로를 가지고 있는 타입이 현재 실용화되고 있다.
그런데, ID 칩을 형성하는데 있어서는, 따로따로 형성된 집적회로와 안테나를 후에 접속하는 경우와, 집적회로와 안테나를 동일 기판 위에 연속하여 형성하는 경우의 2가지 경우가 있다.
따로따로 형성된 집적회로와 안테나를 후에 접속하여 형성되는 ID 칩의 경우, 집적회로와 안테나의 접속부에 불량이 일어나기 쉽고, 따라서, 수율을 높이는 것이 어렵다. 또한, ID 칩은 용도에 따라 종이, 플라스틱 등의 가요성 재료에 부착되는 것도 상정된다. 따라서, 집적회로와 안테나가 양호하게 접속되었다고 하더라도, ID 칩의 사용 시에, 집적회로가 형성되어 있는 기판에 응력이 가해지는 일이 있다. 따라서, 응력에 의해 접속부에 불량이 발생하기 쉬워, 신뢰성이 낮다는 문제가 있다.
한편, 집적회로와 안테나를 동일 기판 상에 형성한 ID 칩의 경우, 집적회로와 안테나를 따로따로 형성하는 경우와 달리, 접속부의 불량이 일어나기 어렵다. 그러나, 하나의 기판으로부터 얻어지는 ID 칩의 수를 확보하려고 하면, 그에 따라, 안테나를 형성하기 위한 면적이 제한된다. 따라서, 안테나의 치수 제약에 따라 이득이 높은 안테나를 형성하는 것이 어렵다.
일반적으로, 집적회로를 형성하기 위해 사용되는 반도체 기판은 가요성이 낮고, 기계적 강도가 낮은 것이 단점이지만, 집적회로 자체의 면적을 축소화함으로써, 기계적 강도를 어느 정도 향상시키는 것은 가능하다. 그러나, 이 경우, 회로 규모의 확보가 어렵고, ID 칩의 용도가 제한되므로, 바람직하지 않다. 따라서, 집적회로의 회로 규모의 확보를 중요시하면, 집적회로의 면적을 마구 축소화시키는 것은 바람직하지 않다.
본 발명은 상기 문제를 감안하여 이루어진 것으로, 안테나의 이득을 높이고, 회로 규모를 줄이는 일 없이 집적회로의 기계적 강도를 높일 수 있는 ID 칩을 제공하는 것을 목적으로 한다. 또한, 본 발명은 이 ID 칩을 사용한 포장재, 태그, 증서, 지폐, 유가 증권 등에 관한 것이다.
본 발명의 ID 칩으로 대표되는 반도체장치는, 박막의 반도체막으로 형성된 반도체 소자를 사용한 집적회로와, 이 집적회로에 접속된 안테나를 포함한다. 그리고, 안테나와 집적회로는 동일 기판 상에 형성되어 있고, 안테나에 포함되는 도선 또는 도전막은 집적회로가 형성되어 있는 기판을 사이에 끼우도록 2층으로 나누어 형성되어 있다. 도선 또는 도전막을 2층으로 나누어 형성함으로써, 집적회로가 형성되어 있는 기판의 상하에 존재하는 스페이스를 낭비없이 안테나를 위한 영역으로서 활용할 수 있다. 따라서, 안테나의 치수 제약을 완화할 수 있어, 이득이 높은 안테나를 형성할 수 있다. 본 발명에 따라 안테나와 집적회로가 동일 기판 위에 형성된 ID 칩은 무선 칩이라고도 불린다.
또한, 안테나는 하나이어도 좋고 다수이어도 좋다. 예를 들어, 2층으로 나누어 형성된 도선 또는 도전막을 전기적으로 접속함으로써, 이들 도선 또는 도전막을 하나의 안테나로서 사용할 수 있다. 또한, 2층으로 나누어 형성된 도선 또는 도전막을 전기적으로 분리시켜 둠으로써, 이들 도선 또는 도전막을 각각 별개의 기능을 가지는 2개의 안테나로서 사용할 수 있다.
2층으로 나누어 형성된 도선 또는 도전막을 전기적으로 분리시켜 두는 경우, 2개의 안테나 중의 한쪽을 신호 송수신을 위해 사용하고, 다른 쪽을 집적회로에의 전원 공급을 위해 사용할 수 있다. 또는, 2개의 안테나 중의 한쪽을 신호 송신을 위해 사용하고, 다른 쪽을 신호 수신 및 집적회로에의 전원 공급을 위해 사용할 수도 있다.
또한, 집적회로와 안테나는 기판 위에 직접 형성되어 있어도 좋고, 또는 집적회로와 안테나를 기판 위에 형성한 후에, 박리하여, 별도로 준비된 기판에 부착하여도 좋다. 집적회로의 부착은, 내열성이 높은 기판과 집적회로 사이에 금속 산화막을 형성하고, 이 금속 산화막을 결정화에 의해 취약화시켜 집적회로를 박리하여 대상물에 부착하는 방법, 내열성이 높은 기판과 집적회로 사이에 박리층을 마련하고, 레이저광 조사 또는 에칭에 의해 이 박리층을 제거함으로써 기판으로부터 집적회로를 박리하여 대상물에 부착하는 방법, 및 집적회로가 형성된 내열성이 높은 기판을 기계적으로 제거하거나 또는 용액이나 가스에 의한 에칭으로 제거함으로써 기판으로부터 집적회로를 분리하여 대상물에 부착하는 방법 등의 다양한 방법을 사용하여 행해질 수 있다.
또한, 별도로 제조된 집적회로들을 서로 부착하여 집적회로를 적층하여, 회로 규모나 메모리 용량을 크게 하도록 하여도 좋다. 집적회로는 반도체 기판으로 제조한 ID 칩에 비하여 두께가 비약적으로 얇으므로, 복수의 집적회로를 적층시켜도 ID 칩의 기계적 강도를 어느 정도 유지할 수 있다. 적층한 집적회로들의 접속은 플립 칩(flip chip)법, TAB(Tape Automated Bonding)법, 와이어 본딩법 등의 공지의 접속 방법을 사용하여 행할 수 있다.
또한, 상기 ID 칩을 사용한 포장재, 태그, 증서, 지폐 및 유가증권도 본 발명의 범주 내에 포함한다. 본 발명에서, 포장재란, 랩(wrap), 플라스틱 병, 트레이, 캡슐 등, 대상물을 포장하기 위해 성형이 가능하거나 또는 성형된 지지체에 상당한다. 또한, 본 발명에서, 태그란, 짐표, 가격표, 명찰 등, 이 태그가 부착되는 대상물의 정보를 가지는 표에 상당한다. 또한, 본 발명에서, 증서란, 호적등본, 주민등록증, 여권, 면허증, 신분증, 회원증, 신용카드, 현금카드, 선불카드, 진찰권, 정기권 등, 사실을 증명하는 문서에 상당한다. 또한, 본 발명에서, 유가증권이란, 어음, 수표, 화물 교환증, 선화증권, 창고증권, 주권, 채권, 상품권, 저당증권 등, 사법상의 재산권을 표시하는 증서에 상당한다.
본 발명의 상기 구성에 의해, 안테나의 치수 제약을 완화할 수 있고, 따라서, 이득을 높일 수 있다.
또한, 안테나의 치수를 줄이지 않고, 기능이 다른 복수의 안테나를 형성할 수 있다. 특히, 안테나를 기능마다 나누어 사용함으로써, 각 기능에 맞추어 안테나와 집적회로를 최적화할 수 있다. 예를 들어, 신호 송수신을 위한 안테나와, 집적회로에의 전원 공급을 위한 안테나를 형성한 경우, 후자의 안테나를 집적회로에의 전원 공급에 유리하게 되도록 설계할 수 있다. 따라서, 보다 높은 전원 전압을 얻을 수 있어, 집적회로의 동작 마진(margin)을 넓힐 수 있다. 또한, 신호 송신을 위한 안테나와, 신호 수신 및 집적회로에의 전원 공급을 위한 안테나를 형성한 경우, 전자의 안테나를 신호 송신에 유리하게 되도록 설계할 수 있다. 따라서, 보다 작은 전류로 부하 변조를 전자의 안테나에 가할 수 있기 때문에, 낮은 온(on) 전류밖에 얻어지지 않는 TFT라도, 부하 변조를 얻기 위한 스위치로서 사용할 수 있고, 또한, 신호 송신을 위해 소비되는 전력을 줄일 수 있다.
또한, 집적회로와 안테나를 동일 기판 위에 형성함으로써, 집적회로와 안테나와의 접속 불량의 발생을 억제할 수 있다. 또한, 가요성 기판을 사용하는 경우, 이 기판에 응력이 부가됨으로써 발생하는 접속 불량도 억제할 수 있어, 신뢰성의 향상으로 이어진다.
또한, 박막의 반도체막으로 형성된 반도체 소자를 사용하여 집적회로를 형성하므로, 가요성 기판을 사용하는 것이 가능하고, 반도체 기판을 사용한 집적회로와 달리, 면적을 작게 함이 없이 높은 기계적 강도를 얻을 수 있다. 따라서, 회로 규모를 억제하지 않고도 집적회로의 기계적 강도를 높이고, ID 칩의 용도 범위를 보다 넓힐 수 있다.
도 1(A)～도 1(C)는 본 발명의 ID 칩의 사시도 및 단면도.
도 2(A)～도 2(E)는 본 발명의 ID 칩의 단면도.
도 3(A)～도 3(D)는 본 발명의 ID 칩의 제조방법을 나타내는 도면.
도 4(A)～도 4(E)는 본 발명의 ID 칩의 제조방법을 나타내는 도면.
도 5(A)～도 5(D)는 본 발명의 ID 칩의 제조방법을 나타내는 도면.
도 6(A) 및 도 6(B)는 본 발명의 ID 칩의 구성을 나타내는 도면.
도 7은 본 발명의 ID 칩의 기능적인 구성을 나타내는 블록도.
도 8은 본 발명의 ID 칩의 기능적인 구성을 나타내는 블록도.
도 9는 본 발명의 ID 칩의 기능적인 구성을 나타내는 블록도.
도 10(A)～도 10(E)는 본 발명의 ID 칩의 제조방법을 나타내는 도면.
도 11(A)～도 11(E)는 본 발명의 ID 칩의 제조방법을 나타내는 도면.
도 12(A)～도 12(C)는 본 발명의 ID 칩의 제조방법을 나타내는 도면.
도 13(A)～도 13(C)는 본 발명의 ID 칩의 제조방법을 나타내는 도면.
도 14는 본 발명의 ID 칩의 제조방법을 나타내는 도면.
도 15는 본 발명의 ID 칩을 나타내는 도면.
도 16(A)～도 16(C)는 대형 기판을 사용하여 본 발명의 ID 칩을 다수 제조하는 방법을 나타내는 도면.
도 17(A)～도 17(C)는 본 발명의 ID 칩이 가지는 TFT의 단면도.
도 18(A)～도 18(C)는 본 발명의 ID 칩의 사용 방법을 나타내는 도면.
도 19(A) 및 도 19(B)는 본 발명의 ID 칩의 사용 방법을 나타내는 도면.
도 20(A)～도 20(C)는 롤 투 롤(roll-to-roll)법을 사용하여 ID 칩을 커버재로 덮는 방법을 나타내는 도면.
이하, 본 발명의 실시형태 및 실시예에 대하여 도면을 참조하여 설명한다. 그러나, 본 발명은 많은 다른 양태로 실시될 수 있고, 본 발명의 취지 및 그 범위에서 벗어나지 않고 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명이 아래의 실시형태 및 실시예의 기재 내용에 한정하여 해석되는 것은 아니다.
도 1(A)~도 1(C)를 참조하여 본 발명의 ID 칩의 구성에 대하여 설명한다. 도 1(A)는 본 발명에 따른 ID 칩의 사시도를 나타낸다. 또한, 도 1(B)는 도 1(A)에 나타낸 ID 칩을 뒤쪽에서 본 모습을 사시도로 나타낸다. 부호 100은 집적회로, 부호 101은 안테나의 제1 도선, 부호 102는 안테나의 제2 도선을 나타낸다. 집적회로(100)가 기판(103) 위에 형성되어 있다.
제1 도선(101)과 집적회로(100)는 기판(103)의 일 표면 위에 형성되어 있고, 또한, 제1 도선(101)은 집적회로(100)에 전기적으로 접속되어 있다. 제2 도 선(102)은 제1 도선(101) 및 집적회로(100)가 형성되어 있는 면과는 반대쪽의 기판의 면 위에 형성되어 있다. 즉, 제1 도선(101)과 제2 도선(102)은 기판(103)을 사이에 끼우도록 형성되어 있다.
도 1(A) 및 도 1(B)에서는, 제1 도선(101)과 제2 도선(102)이 전기적으로 접속되어 있다. 또한, 도 1(A) 및 도 1(B)에서는, 제1 도선(101)과 제2 도선(102)이 하나의 안테나를 구성하고 있지만, 본 발명은 이 구성에 한정되지 않는다. 제1 도선(101)과 제2 도선(102)이 각각 별개의 안테나를 구성하는 경우, 제1 도선(101)과 제2 도선(102)이 전기적으로 분리되어 있다. 이 경우, 제2 도선(102)도 집적회로(100)에 전기적으로 접속된다.
도 1(C)에는, 도 1(A)에 도시된 ID 칩의 A-A'선에 있어서의 단면도를 나타낸다. 도 1(C)에서는, 집적회로(100)에 포함되는 반도체 소자의 일례로서, TFT(박막트랜지스터)(104)를 나타내고 있지만, 집적회로(100)에 사용되는 반도체 소자는 TFT에 한정되지 않는다. 예를 들어, TFT 외에, 기억 소자, 다이오드, 광전 변환 소자, 저항 소자, 코일, 용량 소자, 인덕터 등이 사용될 수 있다. TFT를 덮고 있는 층간절연막(105) 위에 제1 도선(101)이 형성되어 있다. 또한, 도 1(C)에 도시된 바와 같이, 기판(103) 위에는 층간절연막(105) 외에도 각종 절연막과 도전막이 적층하도록 형성되어 있다. 층간절연막(105)을 포함하는 이들 층(106)과 기판(103)에는, 콘택트 홀(107)이 형성되어 있다. 도 1(C)에서는, 이 콘택트 홀(107)을 통하여 제1 도선(101)과 제2 도선(102)이 접속되어 있다. 제1 도선(101)과 제2 도선(102)은 제1 도선(101) 및 제2 도선(102) 이외의 배선을 사용하 여 전기적으로 접속되어도 좋고, 제1 도선(101)과 제2 도선(102)이 직접 접하도록 접속되어도 좋다.
또한, 본 발명의 ID 칩에서는, 안테나로서 사용하는 도선을 반드시 노출시켜 둘 필요는 없다. 도 2(A)～도 2(E)를 참조하여 본 발명의 ID 칩의 일 형태에 대하여 설명한다.
도 2(A)는 도 1(C)에 도시한 ID 칩과 마찬가지로 제1 도선(201)과 제2 도선(202)이 노출된 상태의 ID 칩의 단면도를 나타낸다. 집적회로(203)는 제1 도선(201)과 제2 도선(202) 사이의 층에 형성되어 있다. 집적회로(203)는 제1 도선(201) 또는 제2 도선(202)과 겹쳐 있어도 좋고, 겹치지 않도록 형성되어도 좋다.
도 2(B)는 제1 도선(201), 제2 도선(202), 및 집적회로(203)가 커버재(204) 상에 설치되고, 수지(205)로 덮여 있는 상태를 나타낸다. 도 2(B)에서는, 제1 도선(201), 제2 도선(202), 및 집적회로(203)가 수지(205)만으로 커버재(204) 위에 고정되어 있는 경우의 예를 나타내고 있지만, 본 발명은 이 구성에 한정되지 않는다. 제1 도선(201), 제2 도선(202), 및 집적회로(203)를 접착성 재료로 커버재(204)에 고정시킨 후 수지(205)로 덮도록 하여도 좋다.
도 2(B)에 나타낸 구성에 의해 ID 칩의 기계적 강도를 향상시킬 수 있다.
다음에, 도 2(C)는 제1 도선(201), 제2 도선(202), 및 집적회로(203)가 2개의 커버재(204a, 204b) 사이에 수지(205)와 함께 끼워져 있는 상태를 나타낸다. 도 2(C)에서는, 제1 도선(201), 제2 도선(202), 및 집적회로(203)가 수지(205)만으로 2개의 커버재(204a, 204b) 사이에 고정되어 있는 경우의 예를 나타내고 있지만, 본 발명은 이 구성에 한정되는 것은 아니다. 제1 도선(201), 제2 도선(202), 및 집적회로(203)를 접착성 재료로 2개의 커버재(204a, 204b) 중의 어느 한 쪽에 고정시킨 후에 수지(205)와 함께 2개의 커버재(204a, 204b) 사이에 끼우도록 하여도 좋다.
도 2(C)에 나타낸 구성에 의해 ID 칩의 기계적 강도를 향상시킬 수 있다.
다음에, 도 2(D)는 제1 도선(201), 제2 도선(202), 및 집적회로(203)가 2개의 커버재(204a, 204b) 사이에 수지(205)와 함께 끼워져 있는 상태를 나타낸다. 도 2(D)에서는, 도 2(C)와 달리, 커버재(204a, 204b)에 오목부가 형성되어 있고, 이 오목부가 제1 도선(201), 제2 도선(202), 및 집적회로(203)와 겹쳐 있다. 또한, 도 2(D)에서는, 제1 도선(201), 제2 도선(202), 및 집적회로(203)가 수지(205)만으로 2개의 커버재(204a, 204b) 사이에 고정되어 있는 경우의 예를 나타내고 있지만, 본 발명은 이 구성에 한정되는 것은 아니다. 제1 도선(201), 제2 도선(202), 및 집적회로(203)를 접착성 재료로 2개의 커버재(204a, 204b) 중 어느 한쪽에 고정시킨 후에 수지(205)와 함께 2개의 커버재(204a, 204b) 사이에 끼우도록 하여도 좋다.
도 2(D)에 나타낸 구성에 의해 ID 칩의 기계적 강도를 향상시킬 수 있다.
다음에, 도 2(E)는 제1 도선(201), 제2 도선(202), 및 집적회로(203)가 2개의 커버재(204a, 204b) 사이에 수지(205)와 함께 끼워져 있는 상태를 나타낸다. 도 2(E)에서는, 도 2(C) 및 도 2(D)와 달리, 2개의 커버재(204a, 204b) 모두에 오목부가 서로 마주보도록 형성되어 있고, 이 오목부들이 제1 도선(201), 제2 도 선(202), 및 집적회로(203)와 겹쳐 있다. 또한, 도 2(E)에서는, 제1 도선(201), 제2 도선(202), 및 집적회로(203)가 수지(205)만으로 2개의 커버재(204a, 204b) 사이에 고정되어 있는 경우의 예를 나타내고 있지만, 본 발명은 이 구성에 한정되는 것은 아니다. 제1 도선(201), 제2 도선(202), 및 집적회로(203)를 접착성 재료로 2개의 커버재(204a, 204b) 중의 어느 한 쪽에 고정시킨 후에 수지(205)와 함께 2개의 커버재(204a, 204b) 사이에 끼우도록 하여도 좋다.
도 2(E)에 나타낸 구성에 따라 ID 칩의 기계적 강도를 향상시킬 수 있다.
또한, 본 발명에서는, 커버재를 ID 칩의 일부로서 간주할 수도 있고, ID 칩과는 별개의 부재로서 간주할 수도 있다.
다음에, 본 발명의 ID 칩의 제조방법에 대하여 설명한다. 먼저, 도 3(A)에 도시한 바와 같이, 기판(301) 위에 집적회로에 사용되는 반도체 소자(302)를 형성한다. 다음에, 반도체 소자(302)를 덮도록 층간절연막(303)을 형성한다. 그리고, 층간절연막(303) 위에 반도체 소자(302)의 적어도 하나와 전기적으로 접속된 배선(304)을 형성한다. 이 배선(304)은 반도체 소자(302)의 하나와 전기적으로 접속되어도 좋고, 또는 그 소자와의 직접 접촉을 가져도 좋다.
다음에, 도 3(B)에 도시한 바와 같이, 기판(301)과, 위에 각종 절연막을 포함하는 층(305)을 관통하도록 콘택트 홀(306)을 형성한다. 각종 절연막을 포함하는 층(305)에는 층간절연막(303)도 포함된다. 콘택트 홀(306)의 형성은, 예를 들어, CO2 레이저 등의 레이저를 사용하여 행하여도 좋고, 에칭을 사용하여 행하여도 좋다. 또한, 에칭에 사용하는 에천트는 기판(301)의 재료나 층(305)을 구성하고 있는 각종 절연막의 재료에 맞추어 적절히 선택된다.
예를 들어, 기판(301)에 유리 기판을 사용하는 경우, 기판(301)을 에칭하는 에천트로서 HF, HBF4, NaOH, Na2CO3 등을 사용할 수 있다.
다음에, 도 3(C)에 도시한 바와 같이, 층간절연막(303) 위에 제1 도선(307)을 형성한다. 제1 도선(307)은 스퍼터링법, CVD법, 인쇄법, 액적 토출법 등에 의해 형성될 수 있다. 제1 도선(307)은 배선(304)과 접하도록 형성된다. 또한, 제1 도선(307)을 콘택트 홀(306)과 겹치도록 형성함으로써, 제1 도선(307)의 일부가 콘택트 홀(306)의 내측에 도달할 수 있다.
액적 토출법이란, 소정의 조성물을 함유하는 액적을 가느다란 구멍으로부터 토출하여 소정의 패턴을 형성하는 방법을 의미하고, 잉크젯법 등이 그 범주에 포함된다. 또한, 인쇄법에는 스크린 인쇄법, 오프셋 인쇄법 등이 포함된다.
다음에, 도 3(D)에 도시한 바와 같이, 기판(301)의 반도체 소자(302)가 형성되어 있는 쪽과는 반대쪽에 제2 도선(308)을 형성한다. 제2 도선(308)은 제1 도선(307)과 마찬가지로, 스퍼터링법, CVD법, 인쇄법, 액적 토출법 등에 의해 형성될 수 있다. 그리고, 제2 도선(308)을 콘택트 홀(306)의 내측에도 형성함으로써 제2 도선(308)의 일부가 콘택트 홀(306)의 내측에 도달할 수 있다. 따라서, 제1 도선(307)과 제2 도선(308)이 콘택트 홀(306)에서 접속될 수 있다.
도 3(D)에 도시한 공정까지 완료한 후, 도 2(A)～도 2(E)에 도시한 바와 같 이 수지 또는 커버재를 사용하여 ID 칩의 기계적 강도를 높이도록 하여도 좋다.
또한, 도 3(C) 및 도 3(D)에서는, 제1 도선(307)을 형성한 후 제2 도선(308)을 형성하고 있지만, 제2 도선(308)을 형성하고 나서 제1 도선(307)을 형성하도록 하여도 좋다.
다음에, 도 3(A)～도 3(D)과는 다른, 본 발명의 ID 칩의 제조방법에 대하여 설명한다. 먼저, 도 4(A)에 도시한 바와 같이, 제1 기판(311) 위에 박리층(312)과 하지막(313)을 순차적으로 형성한다. 박리층(312)에는 후에 에칭에 의해 제거되나 응력 등에 의해 분리되거나 할 수 있는 재료를 사용하는 것이 바람직하다. 하지막(313)은 Na 등의 알칼리 금속이나 알칼리토류 금속이 반도체 소자에 사용되는 반도체막 중으로 확산하여 반도체 소자의 특성에 악영향을 미치는 것을 방지하기 위해 마련된다. 또한, 하지막(313)은 후에 행해지는 반도체 소자의 박리 공정에서, 반도체 소자를 보호하는 역할도 가지고 있다.
이어서, 하지막(313) 위에, 집적회로에 사용되는 반도체 소자(314)를 형성한다. 다음에, 반도체 소자(314)를 덮도록 층간절연막(315)을 형성한다. 그리고, 층간절연막(315) 위에 반도체 소자(314)의 적어도 하나와 전기적으로 접속된 배선(316)을 형성한다. 이 배선(316)은 반도체 소자(314)의 하나와 전기적으로 접속되어 있어도 좋고, 그 소자와 직접 접촉하여 있어도 좋다.
다음에, 박리층(312)을 제거 또는 분리함으로써, 반도체 소자(314)로부터 제1 기판(311)을 박리한다. 도 4(B)에서는, 박리층(312)을 제거함으로써 제1 기판(311)을 박리하는 예를 나타낸다. 또한, 박리층(312)을 에칭에 의해 제거하는 경우에는, 배선(316) 및 층간절연막(315)을 덮도록 보호층을 형성하여 배선(316) 및 층간절연막(315)을 에천트로부터 보호하도록 하여도 좋다.
다음에, 도 4(C)에 도시한 바와 같이, 박리한 반도체 소자(314)를 별도로 준비한 제2 기판(322)에 접착성 재료를 사용하여 부착한다. 도 4(C)에서는, 접착제(317)를 사용하여 반도체 소자(314)를 제2 기판(322)에 부착하는 예를 나타낸다.
다음에, 도 4(D)에 도시한 바와 같이, 제2 기판(322)과 각종 절연막을 포함하는 층(318)을 관통하도록 콘택트 홀(319)을 형성한다. 각종 절연막을 포함하는 층(318)에는 층간절연막(315)도 포함된다. 제2 기판(322)에 플라스틱 기판을 사용하는 경우, 콘택트 홀(319)의 형성은, 예를 들어, CO2 레이저 등의 레이저를 사용하여 행하여도 좋고, 에칭을 사용하여 행하여도 좋다. 에칭에 사용하는 에천트는 제2 기판(322)의 재료나 층(318)을 구성하는 각종 절연막의 재료에 맞추어 적절히 선택된다.
예를 들어, 제2 기판(322)에 아크릴 기판을 사용하는 경우, 산소 플라즈마를 사용한 에칭, 또는 SF6나 CF4를 사용한 건식 에칭으로 콘택트 홀(319)을 형성할 수 있다.
다음에, 도 4(E)에 도시한 바와 같이, 층간절연막(315) 위에 제1 도선(320)을 형성한다. 제1 도선(320)은 스퍼터링법, CVD법, 인쇄법, 액적 토출법 등에 의해 형성될 수 있다. 그리고, 제1 도선(320)은 배선(316)과 접하도록 형성된다. 또한, 제1 도선(320)을 콘택트 홀(319)과 겹치도록 형성함으로써, 제1 도선(320)의 일부가 콘택트 홀(319)의 내측에도 도달할 수 있다.
다음에, 제2 기판(322)의 반도체 소자(314)가 형성되어 있는 쪽과는 반대쪽에 제2 도선(321)을 형성한다. 제2 도선(321)은 제1 도선(320)과 마찬가지로, 스퍼터링법, CVD법, 인쇄법, 액적 토출법 등에 의해 형성될 수 있다. 그리고, 제2 도선(321)을 콘택트 홀(319)과 겹치도록 형성함으로써, 제2 도선(321)의 일부가 콘택트 홀(319)의 내측에도 도달할 수 있다. 따라서, 제1 도선(320)과 제2 도선(321)이 콘택트 홀(319)에서 접속될 수 있다.
도 4(E)에 도시한 공정까지 완료한 후, 도 2(A)～도 2(E)에 도시한 바와 같이 수지 또는 커버재를 사용하여 ID 칩의 기계적 강도를 높이도록 하여도 좋다.
또한, 도 4(E)에서는, 제1 도선(320)을 형성하고 나서 제2 도선(321)을 형성하고 있지만, 제2 도선(321)을 형성하고 나서 제1 도선(320)을 형성하도록 하여도 좋다.
또한, 도 3(C), 도 3(D), 도 4(E)에서는, 제1 도선 및 제2 도선이 콘택트 홀에 도달하는 것에 의해 제1 도선과 제2 도선을 접속하는 예를 나타내고 있지만, 본 발명은 이 구성에 한정되는 것은 아니다. 복수의 배선을 사용하여 제1 도선과 제2 도선을 전기적으로 접속하도록 하여도 좋고, 다마신(damascene) 공정에 의해 형성된 배선을 사용하여 제1 도선과 제2 도선을 전기적으로 접속하도록 하여도 좋다.
다음에, 도 3 및 도 4와는 다른, 본 발명의 ID 칩의 제조방법에 대하여 설명한다. 먼저, 도 5(A)에 도시한 바와 같이, 제1 기판(331) 위에 박리층(332)과 하지막(333)을 순차적으로 형성한다. 박리층(332)에는 후에 에칭에 의해 제거되거 나, 응력 등에 의해 분리될 수 있는 재료를 사용하는 것이 바람직하다. 하지막(333)은 Na 등의 알칼리 금속이나 알칼리토류 금속이 반도체 소자에 사용되는 반도체막 중으로 확산하여 반도체 소자의 특성에 악영향을 미치는 것을 방지하기 위해 마련된다. 또한, 하지막(333)은 후에 행해지는 반도체 소자(334)의 박리 공정에서 반도체 소자를 보호하는 역할도 가지고 있다.
그 다음, 하지막(333) 위에, 집적회로에 사용되는 반도체 소자(334)와 배선(351)을 형성한다. 반도체 소자(334)에 탑 게이트형 TFT를 사용하는 경우, 이 TFT의 게이트 전극과 배선(351)은 도전막의 패터닝에 의해 함께 형성될 수 있다. 다음에, 반도체 소자(334)를 덮도록 층간절연막(335)을 형성한다. 그리고, 층간절연막(335) 위에 반도체 소자(334)의 적어도 하나와 전기적으로 접속된 배선(336, 352)을 형성한다. 배선(336)은 반도체 소자(334)의 하나와 전기적으로 접속되어 있어도 좋고, 그 소자와 직접 접촉하여 있어도 좋다. 또한, 배선(352)은 배선(351)과 전기적으로 접속되어 있어도 좋고, 그 배선과 직접 접촉하여 있어도 좋다.
다음에, 층간절연막(335) 위에 제1 도선(340)을 형성한다. 제1 도선(340)은 스퍼터링법, CVD법, 인쇄법, 액적 토출법 등에 의해 형성될 수 있다. 제1 도선(340)은 배선(336, 352)과 접하도록 형성된다.
다음에, 도 5(B)에 도시한 바와 같이, 제1 도선(340) 및 층간절연막(335)을 덮도록 수지막(353)를 형성하고, 이 수지막(353)에 커버재(354)를 부착한다.
다음에, 도 5(C)에 도시한 바와 같이, 박리층(332)을 제거 또는 분리함으로 써 반도체 소자(334)로부터 제1 기판(331)을 박리한다. 도 5(C)에서는, 박리층(332)을 제거함으로써 제1 기판(331)을 박리하는 예를 나타낸다. 또한, 박리층(332)을 에칭에 의해 제거하는 경우에는, 수지막(353) 및 커버재(354)를 부식시키지 않는 에천트를 사용한다.
다음에, 도 5(D)에 도시한 바와 같이, 에칭 등에 의해 하지막(333)의 일부에 콘택트 홀을 형성함으로써, 배선(351)의 일부를 노출시킨다. 그리고, 배선(351)의 노출된 및 하지막(333)에 접하도록 제2 도선(341)을 형성한다. 제2 도선(341)은 제1 도선(340)과 마찬가지로, 스퍼터링법, CVD법, 인쇄법, 액적 토출법 등에 의해 형성될 수 있다. 제2 도선(341)을 배선(351)과 접하도록 형성함으로써, 결과적으로 제1 도선(340)과 제2 도선(341)이 전기적으로 접속될 수 있다.
도 5(D)에 도시한 공정까지 완료한 후, 도 2(A)～도 2(E)에 도시한 바와 같이 수지 또는 커버재로 제2 도선(341) 및 하지막(333)을 덮어 ID 칩의 기계적 강도를 높이도록 하여도 좋다.
다음에, 본 발명의 ID 칩에 사용되는 안테나의 형태에 대하여 설명한다. 제1 도선과 제2 도선은 서로 접속되어 있어도 좋고, 전기적으로 분리되어 있어도 좋다. 도 6(A)는 제1 도선(601)과 제2 도선(602)이 접속되어 있는 경우의 ID 칩의 구성을 나타낸다. 도 6(A)에서는, 제1 도선(601)과 제2 도선(602)을 접속함으로써, 제1 도선(601)과 제2 도선(602)이 하나의 안테나로서 사용될 수 있다. 부호 603은 집적회로를 나타내고, 제1 도선(601) 및 제2 도선(602)이 집적회로(603)에 접속되어 있다.
또한, 도 6(B)는 제1 도선(611)과 제2 도선(612)가 전기적으로 분리되어 있는 경우의 ID 칩의 구성을 나타낸다. 도 6(B)에서는, 제1 도선(611)과 제2 도선(612)이 전기적으로 분리되어 있으므로, 제1 도선(611)과 제2 도선(612)이 각각 별개의 안테나로서 사용될 수 있다. 부호 613은 집적회로를 나타내고, 제1 도선(611) 및 제2 도선(612)이 각각 집적회로(613)에 접속되어 있다.
다음에, 도 7은 도 6(A)에 나타낸 ID 칩의 집적회로(603)를 나타내는 블록도이다.
도 7에 나타낸 ID 칩에서는, 제1 도선(601)과 제2 도선(602)을 직렬로 접속함으로써, 하나의 안테나(605)가 형성되어 있다. 부호 604는 안테나(605)의 양 단자 사이에 형성되는 용량을 나타낸다. 집적회로(603)는 정류회로(606), 복조회로(607), 변조회로(608), 마이크로프로세서(609), 및 메모리(610)를 가지고 있다. 또한, 메모리(610)는 하나에 한정되지 않고, 다수이어도 좋다. 메모리(610)로서는, SRAM, 플래시 메모리, ROM, FeRAM(Ferroelectric RAM) 등이 사용될 수 있다.
리더/라이터(reader/writer)로부터 전파로서 보내져온 신호는 안테나(605)에서 전자(電磁) 유도에 의해 교류 전기 신호로 변환된다. 복조회로(607)에서는 이 교류 전기 신호를 복조하여, 후단의 마이크로프로세서(609)로 송신한다. 또한, 정류회로(606)에서는 교류 전기 신호를 사용하여 전원 전압을 생성하여, 후단의 마이크로프로세서(609)에 공급한다. 마이크로프로세서(609)에서는 입력된 신호에 따라 각종 연산처리를 행한다. 메모리(610)에는 마이크로프로세서(609)에서 사용되는 프로그램, 데이터 등이 기억되어 있다. 또한, 메모리(610)는 연산처리 시의 작업 영역으로도 사용될 수 있다.
그리고, 마이크로프로세서(609)로부터 변조회로(608)에 데이터가 보내지면, 변조회로(608)는 이 데이터에 따라 안테나(605)에 부하 변조를 가할 수 있다. 리더/라이터는 안테나(605)에 제공된 부하 변조를 전파로 받음으로써, 결과적으로 마이크로프로세서(609)로부터의 데이터를 판독할 수 있다.
또한, ID 칩은 반드시 마이크로프로세서(609)를 가지고 있을 필요는 없다.
다음에, 도 8은 도 6(B)에 나타낸 ID 칩의 기능적 구성의 일 형태를 나타내는 블록도이다. 도 8에서는, 신호 수신 및 집적회로(613)에의 전원 공급을 위한 안테나를 제1 도선(611)으로 형성하고, 신호 송신을 위한 안테나를 제2 도선(612)으로 형성하는 경우를 나타낸다.
도 8에 나타낸 ID 칩에서는, 제1 도선(611)과 제2 도선(612)을 전기적으로 분리함으로써, 제1 안테나(621)와 제2 안테나(622)가 각각 형성되어 있다. 부호 614는 제1 안테나(621)의 양 단자 사이에 형성되는 용량을 나타내고, 부호 615는 제2 안테나(622)의 양 단자 사이에 형성되는 용량을 나타낸다.
집적회로(613)는 정류회로(616), 복조회로(617), 변조회로(618), 마이크로프로세서(619), 및 메모리(620)를 가지고 있다. 또한, 메모리(620)는 하나에 한정되지 않고, 다수이어도 좋다. 메모리(620)에는, SRAM, 플래시 메모리, ROM, FRAM(등록상표) 등이 사용될 수 있다.
리더/라이터로부터 전파로서 보내져온 신호는 제1 안테나(621)에서 전자 유도에 의해 교류 전기 신호로 변환된다. 복조회로(617)에서는 이 교류 전기 신호를 복조하여 후단의 마이크로프로세서(619)로 송신한다. 또한, 정류회로(616)에서는 교류 전기 신호를 사용하여 전원 전압을 생성하여 후단의 마이크로프로세서(619)에 공급한다. 마이크로프로세서(619)에서는 입력된 신호를 따라 각종 연산처리를 행한다. 메모리(620)에는 마이크로프로세서(619)에서 사용되는 프로그램, 데이터 등이 기억되어 있다. 메모리(620)는 연산처리 시의 작업 영역으로도 사용될 수 있다.
그리고, 마이크로프로세서(619)로부터 변조회로(618)에 데이터가 보내지면, 변조회로(618)는 이 데이터에 따라 제2 안테나(622)에 부하 변조를 인가할 수 있다. 리더/라이터는 제2 안테나(622)에 제공된 부하 변조를 전파로 받음으로써, 결과적으로 마이크로프로세서(619)로부터의 데이터를 판독할 수 있다.
또한, ID 칩은 반드시 마이크로프로세서(619)를 가지고 있을 필요는 없다.
다음에, 도 9는 도 6(B)에 나타낸 ID 칩의 기능적 구성의 다른 형태를 나타내는 블록도이다. 그러나, 도 9에서는, 집적회로(613)에의 전원 공급을 위한 안테나를 제1 도선(611)으로 형성하고, 신호 송수신을 위한 안테나를 제2 도선(612)으로 형성하는 경우를 나타낸다.
도 9에 나타낸 ID 칩에서는, 도 8의 경우와 마찬가지로, 제1 도선(611)과 제2 도선(612)을 전기적으로 분리함으로써, 제1 안테나(621)와 제2 안테나(622)가 각각 형성되어 있다. 부호 614는 제1 안테나(621)의 양 단자 사이에 형성되는 용량을 나타내고, 부호 615는 제2 안테나(622)의 양 단자 사이에 형성되는 용량을 나타낸다.
집적회로(613)는 정류회로(616), 복조회로(617), 변조회로(618), 마이크로프로세서(619), 및 메모리(620)를 가지고 있다. 또한, 메모리(620)는 하나에 한정되지 않고, 다수이어도 좋다. 메모리(620)에는, SRAM, 플래시 메모리, ROM, 또는 FRAM(등록상표) 등이 사용될 수 있다.
리더/라이터로부터 전파로서 보내져온 신호는 제1 안테나(621) 및 제2 안테나(622)에서 전자 유도에 의해 교류 전기 신호로 변환된다. 복조회로(617)에서는 제2 안테나(622)로부터 보내져온 교류 전기 신호를 복조하여 후단의 마이크로프로세서(619)로 송신한다. 또한, 정류회로(616)에서는 제1 안테나(621)로부터 보내져온 교류 전기 신호를 사용하여 전원 전압을 생성하여 후단의 마이크로프로세서(619)에 공급한다. 마이크로프로세서(619)에서는 입력된 신호에 따라 각종 연산처리를 행한다. 메모리(620)에는 마이크로프로세서(619)에서 사용되는 프로그램, 데이터 등이 기억되어 있다. 또한, 메모리(620)는 연산처리 시의 작업 영역으로도 사용될 수 있다.
그리고, 마이크로프로세서(619)로부터 변조회로(618)로 데이터가 보내지면, 변조회로(618)는 이 데이터에 따라 제2 안테나(622)에 부하 변조를 인가할 수 있다. 리더/라이터는 제2 안테나(622)에 제공된 부하 변조를 전파로 받음으로써, 결과적으로 마이크로프로세서(619)로부터의 데이터를 판독할 수 있다.
또한, ID 칩은 반드시 마이크로프로세서(619)를 가지고 있을 필요는 없다.
또한, 도 6～도 9에는 신호 전송 방식이 전자(電磁) 결합 방식인 경우를 나타내지만, 본 발명의 ID 칩은 전자(電磁) 유도 또는 마이크로파를 사용한 다른 전 송 방식을 사용할 수도 있다.
또한, 본 실시형태에서는, 안테나가 원 형상 또는 나선 형상으로 감긴 도선을 가지고 있는 경우에 대하여 설명하였지만, 본 발명은 이 구성에 한정되는 것은 아니다. 도전체로 형성된 막(도전막)을 안테나로서 사용하여도 좋다.
[실시예 1]
다음에, 본 발명의 ID 칩의 상세한 제조방법에 대하여 설명한다. 또한, 본 실시예에서는, 반도체 소자로서 TFT를 예로 들고 있지만, 집적회로에 사용되는 반도체 소자는 이것에 한정되지 않고, 각종 회로 소자가 사용될 수 있다.
먼저, 도 10(A)에 도시한 바와 같이, 내열성을 가지는 제1 기판(500) 위에 박리층(501)을 형성한다. 제1 기판(500)에는, 예를 들어, 바륨 붕규산 유리나 알루미노 붕규산 유리 등의 유리 기판, 석영 기판, 세라믹 기판 등이 사용될 수 있다. 또한, SUS 기판을 포함하는 금속 기판 또는 반도체 기판을 사용하여도 좋다. 플라스틱 등의 가요성 합성 수지로 된 기판은 일반적으로 상기한 기판들과 비교하여 내열 온도가 낮은 경향이 있지만, 제조공정에서의 처리 온도에 견딜 수 있는 것이라면 사용될 수 있다.
박리층(501)에는, 규소를 주성분으로 하는 비정질 규소막, 다결정 규소막, 단결정 규소막, 미(微)결정 규소막(세미아모르퍼스 실리콘 막을 포함) 등이 사용될 수 있다. 박리층(501)은 스퍼터링법, 감압 CVD법, 플라즈마 CVD법 등에 의해 형성될 수 있다. 본 실시예에서는, 막 두께 50 nm 정도의 비정질 규소막을 플라즈마 CVD법으로 형성하여, 박리층(501)으로 사용한다. 박리층(501)은 박리층(501)에 오 염물이 함유되는 것을 방지하고, 박리층(501)에 포함되는 Ar의 양을 억제하는 점에서 스퍼터링법보다는 플라즈마 CVD법을 사용하여 형성하는 것이 더욱 효과적이다. 따라서, 후의 제조공정에서 레이저 결정화 등을 포함하는 열처리가 박리층(501)에 가해지더라도, 오염물이나 Ar에 기인하여 박리층(501)이 후에 형성되는 하지막(502)으로부터 박리되는 것을 억제할 수 있다. 또한, 박리층(501)은 규소에 한정되지 않고, 에칭에 의해 선택적으로 제거될 수 있는 재료로 형성될 수도 있다. 박리층(501)의 막 두께는 10～100 nm로 하는 것이 바람직하다.
다음에, 박리층(501) 위에 하지막(502)을 형성한다. 하지막(502)은 제1 기판(500) 중에 함유되는 Na 등의 알칼리 금속이나 알칼리토류 금속이 반도체막 중으로 확산하여 TFT 등의 반도체 소자의 특성에 악영향을 미치는 것을 방지하기 위해 마련된다. 또한, 하지막(502)은 후의 반도체 소자를 박리하는 공정에서 반도체 소자를 보호하는 역할도 가지고 있다. 하지막(502)에는, 예를 들어, 산화규소막, 산화질화규소막, 질화규소막, 질화산화규소막 등의 절연막을 사용할 수 있다.
하지막(502)은 단층 절연막이어도 좋고, 복수의 절연막을 적층한 것이어도 좋다. 본 실시예에서는, 막 두께 100 nm의 산화질화규소막, 막 두께 50 nm의 질화산화규소막, 막 두께 100 nm의 산화질화규소막을 순차적으로 적층하여 하지막(502)을 형성하지만, 각 막의 재질, 막 두께, 적층수는 이것에 한정되는 것은 아니다. 예를 들어, 하층의 산화질화규소막 대신에, 막 두께 0.5～3 ㎛의 실록산계 수지를 스핀 코팅법, 슬릿 코팅법, 액적 토출법, 인쇄법 등에 의해 형성하여도 좋다. 또한, 중간층의 질화산화규소막 대신에, 질화규소막(SiNx, Si3N4 등)을 사용하여도 좋다. 또한, 상층의 산화질화규소막 대신에, 산화규소막을 사용하여도 좋다. 또한, 각각의 막 두께는 0.05～3 ㎛로 하는 것이 바람직하고, 0.05～3 ㎛의 범위 내에서 자유롭게 선택될 수 있다.
또는, 박리층(501)에 가장 가까운 하지막(502)의 하층을 산화질화규소막 또는 산화규소막으로 형성하고, 중간층을 실록산계 수지로 형성하고, 상층을 산화규소막으로 형성하여도 좋다.
또한, 실록산 수지란, Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산은 규소(Si)와 산소(O)와의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 함유하는 유기기(예를 들어, 알킬기 또는 방향족 탄화수소)가 사용된다. 또는, 치환기로서, 플루오로기를 사용하여도 좋다. 또한, 치환기로서, 적어도 수소를 함유하는 유기기와 플루오로기를 사용하여도 좋다.
산화규소막은 SiH4와 O2, TEOS(테트라에톡시실란)와 O2 등의 혼합 가스를 사용하여, 열 CVD법, 플라즈마 CVD법, 상압 CVD법, 바이어스 ECRCVD법 등에 의해 형성될 수 있다. 또한, 질화규소막은 대표적으로는, SiH4와 NH3의 혼합 가스를 사용하여 플라즈마 CVD법에 의해 형성될 수 있다. 또한, 산화질화규소막과 질화산화규소막은 대표적으로는, SiH4와 N2O의 혼합 가스를 사용하여 플라즈마 CVD법에 의해 형성될 수 있다.
다음에, 하지막(502) 위에 반도체막(503)을 형성한다. 반도체막(503)은 하 지막(502)을 형성한 후, 대기에 노출되지 않도록 형성되는 것이 바람직하다. 반도체막(503)의 막 두께는 20～200 nm(바람직하게는 40～170 nm, 더 바람직하게는 50～150 nm)로 한다. 또한, 반도체막(503)은 비정질 반도체, 세미아모르퍼스 반도체, 또는 다결정 반도체일 수도 있다. 또한, 반도체막에는, 규소뿐만 아니라 규소 게르마늄도 사용될 수 있다. 규소 게르마늄을 사용하는 경우, 게르마늄의 농도는 0.01～4.5 원자% 정도인 것이 바람직하다.
또한, 반도체막(503)은 공지의 방법에 의해 결정화될 수도 있다. 공지의 결정화 방법으로서는, 레이저광을 사용한 레이저 결정화법, 촉매 원소를 사용한 결정화법이 있다. 또는, 촉매 원소를 사용하는 결정화법과 레이저 결정화법을 조합시켜 사용할 수도 있다. 또한, 제1 기판(500)으로서, 석영과 같은 내열성이 우수한 기판을 사용하는 경우, 전열로를 사용한 열결정화 방법, 적외광을 사용한 램프 어닐 결정화법, 촉매 원소를 사용한 결정화법 중 어느 하나를, 950℃ 정도의 고온 어닐과 조합시킨 결정법을 사용하여도 좋다.
예를 들어, 레이저 결정화를 사용하는 경우, 레이저 결정화를 행하기 전에 레이저에 대한 반도체막의 내성을 높이기 위해, 550℃, 4시간의 열 어닐을 반도체막(503)에 행한다. 그리고, 연속 발진 고체 레이저를 사용하고, 기본파의 제2 고조파 내지 제4 고조파 중의 하나의 레이저광을 조사함으로써, 대립경의 결정을 얻을 수 있다. 예를 들어, 대표적으로는, Nd:YVO4 레이저(기본파 1064 nm)의 제2 고조파(532 nm)나 제3 고조파(355 nm)를 사용하는 것이 바람직하다. 구체적으로는, 연속 발진 YVO4 레이저로부터 사출된 레이저광을 비선형 광학 소자에 의해 고조파로 변환하여, 출력 10 W의 레이저광을 얻는다. 그리고, 바람직하게는, 광학계에 의해 반도체막(503)의 조사면에서 직사각형 스폿 또는 타원형 스폿을 가지는 레이저광을 형성하여, 반도체막(503)에 조사한다. 이 때의 에너지 밀도는 0.01～100 MW/㎠ 정도(바람직하게는 0.1～10 MW/㎠)가 필요하다. 그리고, 주사 속도를 10～2000 cm/s 정도로 하여 반도체막에 조사한다.
또한, 펄스 발진 레이저광의 발진 주파수를 10 MHz 이상으로 하고, 통상 사용되고 있는 수십 Hz 내지 수백 Hz의 주파수대보다 현저하게 높은 주파수대를 사용하여 레이저 결정화를 행하여도 좋다. 펄스 발진 레이저광을 반도체막에 조사하고 나서 반도체막이 완전히 고화할 때까지의 시간은 수십 ns 내지 수백 ns라고 알려져 있다. 따라서, 상기 주파수대를 사용함으로써, 반도체막이 레이저광에 의해 용융하고 나서 고화할 때까지, 다음 펄스 레이저광을 조사할 수 있다. 따라서, 반도체막 중에서 고액 계면을 연속적으로 이동시킬 수 있으므로, 주사 방향으로 연속적으로 성장한 결정립을 가지는 반도체막이 형성된다. 구체적으로는, 결정립의 주사 방향에서의 폭이 10～30 ㎛, 주사 방향에 대하여 수직인 방향에의 폭이 1～5 ㎛ 정도의 결정립의 집합을 얻을 수 있다. 이 주사 방향을 따라 길게 연장된 단결정립을 형성함으로써, 적어도 TFT의 채널 방향에는 결정립계가 거의 존재하지 않는 반도체막이 형성될 수 있다.
또한, 레이저 결정화에서는, 연속 발진의 기본파의 레이저광과 연속 발진의 고조파의 레이저광을 병행하여 조사하도록 하여도 좋고, 또는, 연속 발진의 기본파의 레이저광과 펄스 발진의 고조파의 레이저광을 병행하여 조사하도록 하여도 좋다.
또한, 희가스나 질소 등의 불활성 가스 분위기 중에서 레이저광을 조사하도록 하여도 좋다. 이것에 의해, 레이저광 조사에 의해 반도체 표면이 거칠어지는 것을 억제할 수 있고, 계면 준위 밀도 변동에 의한 스레시홀드 변동을 억제할 수 있다.
상술한 레이저광 조사에 의해, 결정성이 보다 높아진 반도체막(503)이 형성된다. 또한, 다결정 반도체를 스퍼터링법, 플라즈마 CVD법, 열 CVD법 등으로 미리 형성하여도 좋다.
또한, 본 실시예에서는 반도체막(503)을 결정화하고 있지만, 결정화를 행하지 않고 비정질 규소막 또는 미(微)결정 반도체막을 후속 공정에서 사용하여도 좋다. 비정질 반도체 또는 미결정 반도체를 사용한 TFT는 다결정 반도체를 사용한 TFT보다 제조공정이 적은 만큼, 비용을 줄이고, 수율을 향상시킬 수 있다는 이점을 가지고 있다.
비정질 반도체는 실리사이드 가스를 글로우 방전 분해함으로써 얻어질 수 있다. 대표적인 실리사이드 가스로서는, SiH4와 Si2H6가 있다. 이들 실리사이드 가스를 수소 또는 수소와 헬륨으로 희석하여 사용할 수도 있다.
또한, 세미아모르퍼스 반도체는 비정질 구조와 결정 구조(단결정 구조와 다 결정 구조를 포함) 사이의 중간적인 구조와, 자유 에너지적으로 안정적인 제3 상태를 가진다. 그러한 세미아모르퍼스 반도체는 단거리 질서와 격자 왜곡을 가지는 결정 구조를 가진다. 비(非)단결 반도체 중에는 입경이 0.5～20 nm인 결정립이 분산되어 존재할 수 있다. 세미아모르퍼스 반도체에서는, L-O 음자(phonon)로부터 유래하는 라만 스펙트럼이 520 cm-1 보다 저파수측으로 시프트하고, 또한 Si 결정 격자로부터 유래하는 (111) 및 (220)의 회절 피크가 X선 회절에서 관측된다. 또한, 세미아모르퍼스 반도체는 댕글링 본드(dangling bond)를 종단시키기 위한 수소 또는 할로겐을 적어도 1 원자% 또는 그 이상 함유하고 있다. 여기서는, 편의상, 세미아모르퍼스 반도체를 SAS라 부른다. 또한, 헬륨, 아르곤, 크립톤, 네온 등의 희가스 원소를 SAS에 혼입시키면, 격자 왜곡이 더욱 증가하고, 안정성이 증가하여, 양호한 세미아모르퍼스 반도체(SAS)가 얻어진다.
또한, SAS는 실리사이드 가스를 글로우 방전 분해함으로써 형성될 수 있다. 대표적인 실리사이드 가스는 SiH4이고, 그 외에도 Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등이 실리사이드 가스로서 사용될 수 있다. 또한, 수소나 또는 수소에 헬륨, 아르곤, 크립톤, 네온에서 선택된 1종 또는 다수 종의 희가스 원소를 혼합한 가스로 실리사이드 가스를 희석하여 사용함으로써, SAS를 용이하게 형성할 수도 있다. 희석율은 1:2～1:1000의 범위로 하는 것이 바람직하다. 또한, 실리사이드 가스 중에 CH4, C2H6 등의 탄화물 가스, 또는 GeH4, GeF4 등의 게르마늄 가스, 또는 F2 등을 혼입시켜, 에너지 밴드 폭을 1.5～2.4 eV, 또는 0.9～1.1 eV로 조절하여도 좋다.
예를 들어, SiH4와 H2의 혼합 가스 또는 SiH4와 F2의 혼합 가스를 사용하는 경우, 형성한 세미아모르퍼스 반도체를 사용하여 TFT를 제조하면, 이 TFT의 서브스레시홀드 계수(S값)를 0.35 V/s 이하, 대표적으로는 0.25～0.09 V/s로 할 수 있고, 전계효과 이동도를 10 ㎠/Vs로 할 수 있다. 그리고, 상기 세미아모르퍼스 반도체를 사용한 TFT로, 예를 들어, 19단 링 오실레이터를 형성한 경우, 전원 전압 3～5 V에서 발진 주파수는 1 MHz 이상, 바람직하게는 100 MHz 이상의 특성을 얻을 수 있다. 또한, 전원 전압 3～5 V에서, 인버터 1단당 지연 시간은 26 ns, 바람직하게는 0.26 ns 이하로 될 수 있다.
다음에, 도 10(B)에 도시한 바와 같이, 결정화된 반도체막(503)을 패터닝하여, 섬 형상의 반도체막(504, 505)을 형성한다. 그리고, 섬 형상의 반도체막(504, 505)을 덮도록 게이트 절연막(506)을 형성한다. 게이트 절연막(506)은, 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여, 질화규소, 산화규소, 질화산화규소 또는 산화질화규소를 함유하는 막을 단층으로 또는 적층시켜 형성할 수 있다. 적층하는 경우에는, 예를 들어, 기판측으로부터 산화규소막, 질화규소막, 산화규소막의 3층 구조로 하는 것이 바람직하다.
다음에, 도 10(C)에 도시한 바와 같이, 게이트 전극(507, 508)을 형성한다. 본 실시예에서는, n형 불순물이 도핑된 규소, WN, W을 스퍼터링법에 의해 순차적으로 적층함으로써 형성한 후, 레지스트(510)를 마스크로 하여 에칭을 행함으로써, 게이트 전극(507, 508)을 형성한다. 물론, 게이트 전극(507, 508)의 재료, 구조, 제조방법은 이것에 한정되는 것은 아니고, 적절히 선택될 수 있다. 예를 들어, n형 불순물이 도핑된 규소와 NiSi(니켈 실리사이드)와의 적층 구조, 또는, TaN(질화탄탈)과 W(텅스텐)의 적층 구조로 하여도 좋다. 또한, 각종 도전 재료를 사용하여 단층으로 게이트 전극을 형성하여도 좋다.
또한, 레지스트 마스크 대신에, 산화규소 등의 마스크를 사용하여도 좋다. 이 경우, 패터닝하여 산화규소, 산화질화규소 등의 마스크(하드 마스크라고 불림)를 형성하는 공정이 더해지지만, 에칭에 의한 마스크의 두께 감소가 레지스트 마스크보다 적기 때문에, 소망의 폭의 게이트 전극(507, 508)을 형성할 수 있다. 또는, 레지스트(510)를 사용하지 않고, 액적 토출법을 사용하여 게이트 전극(507, 508)을 선택적으로 형성하여도 좋다.
도전 재료로서는, 도전막의 기능에 따라 각종 재료를 선택할 수 있다. 또한, 게이트 전극과 안테나를 동시에 형성하는 경우에는, 그들의 기능을 고려하여 재료를 선택하면 좋다.
또한, 게이트 전극을 에칭에 의해 형성할 때의 에칭 가스로서는, CF4, Cl2, O2의 혼합 가스나 Cl2 가스를 사용하지만, 이것에 한정되는 것은 아니다.
다음에, 도 10(D)에 도시한 바와 같이, p채널형 TFT가 되는 섬 형상의 반도체막(505)을 레지스트(511)로 덮고, 게이트 전극(507)을 마스크로 하여 섬 형상의 반도체막(504)에 n형 불순물 원소(대표적으로는 P(인) 또는 As(비소))를 저농도로 첨가한다(제1 도핑 공정). 제1 도핑 공정의 조건은, 도즈량 : 1×1013～6×1013 원 자/㎠, 가속 전압 : 50～70 kV로 하지만, 이것에 한정되는 것은 아니다. 이 제1 도핑 공정에서, 게이트 절연막(506)을 통과하여 도핑이 이루어져, 섬 형상의 반도체막(504)에 한 쌍의 저농도 불순물 영역(512)이 형성된다. 또한, 제1 도핑 공정은 p채널형 TFT가 되는 섬 형상의 반도체막(505)을 레지스트로 덮지 않고 행하여도 좋다.
다음에, 도 10(E)에 도시한 바와 같이, 레지스트(511)를 애싱(ashing) 등에 의해 제거한 후, n채널형 TFT가 되는 섬 형상의 반도체막(504)을 덮도록, 새로운 레지스트 마스크(514)를 형성하고, 게이트 전극(508)을 마스크로 하여 섬 형상의 반도체막(505)에 p형 불순물 원소(대표적으로는 B(붕소))를 고농도로 첨가한다(제2 도핑 공정). 제2 도핑 공정의 조건은, 도즈량 : 1×1016～3×1016 원자/㎠, 가속 전압 : 20～40 kV로 한다. 이 제2 도핑 공정에 의해, 게이트 절연막(506)을 통과하여 도핑이 이루어져, 섬 형상의 반도체막(505)에 한 쌍의 p형 고농도 불순물 영역(515)이 형성된다.
다음에, 도 11(A)에 도시한 바와 같이, 레지스트(514)를 애싱 등에 의해 제거한 후, 게이트 절연막(506) 및 게이트 전극(507, 508)을 덮도록 절연막(517)을 형성한다. 본 실시예에서는, 막 두께 100 nm의 산화규소막을 플라즈마 CVD법에 의해 형성한다. 그 후, 에치백(stchback)법에 의해, 절연막(517)과 게이트 절연막(506)을 부분적으로 에칭한다. 도 11(B)에 도시한 바와 같이, 게이트 전극(507, 508)의 측벽에 접하도록, 사이드 월(sidewall)(519, 520)이 자기정합적으로 형성된 다. 에칭 가스로서는 CHF3과 He의 혼합 가스를 사용한다. 또한, 사이드 월을 형성하는 공정은 이것에 한정되는 것은 아니다.
또한, 절연막(517)을 형성할 때, 제1 기판(500)의 뒷면에도 절연막이 형성될 수 있다. 이 경우에는, 레지스트 마스크를 사용하여 제1 기판(500)의 뒷면에 형성된 절연막을 선택적으로 에칭하고 제거하도록 하여도 좋다. 이 경우, 레지스트 마스크는 사이드 월(519, 520)을 에치백법에 의해 형성할 때 절연막(517) 및 게이트 절연막(506)과 함께 에칭되어 제거될 수도 있다.
다음에, 도 11(C)에 도시한 바와 같이, p채널형 TFT가 되는 섬 형상의 반도체막(505)을 덮도록 새로운 레지스트 마스크(522)를 형성하고, 게이트 전극(507) 및 사이드 월(519)을 마스크로 하여 n형 불순물 원소(대표적으로는 P 또는 As)를 고농도로 첨가한다(제3 도핑 공정). 제3 도핑 공정의 조건은, 도즈량 : 1×1013～5×1015 워나/㎠, 가속 전압 : 60～100 kV로 한다. 이 제3 도핑 공정에 의해 섬 형상의 반도체막(504)에 한 쌍의 n형 고농도 불순물 영역(523)이 형성된다.
또한, 고농도 영역을 형성하도록 n형 불순물을 도핑할 때, 사이드 월(519)은 그 사이드 월(519)의 하부에 저농도 불순물 영역 또는 도핑되지 않은 오프셋 영역을 형성할 때의 마스크로서 기능한다. 따라서, 저농도 불순물 영역 또는 오프셋 영역의 폭을 제어하기 위해서는, 사이드 월(519)을 형성할 때의 에치백법의 조건 또는 절연막(517)의 막 두께를 적절히 변경하여 사이드 월(519)의 사이즈를 조정하면 된다.
다음에, 레지스트 마스크(522)를 애싱 등에 의해 제거한 후, 불순물 영역의 가열 처리에 의한 활성화를 행하여도 좋다. 예를 들어, 50 nm의 산화질화규소막을 성막한 후, 질소 분위기에서 550℃, 4시간의 가열 처리를 행할 수도 있다.
또한, 수소를 함유하는 SiNx막을 100 nm의 막 두께로 형성한 후, 질소 분위기에서 410℃, 1시간의 가열처리를 행하여, 섬 형상의 반도체막(504, 505)을 수소화할 수도 있다. 또는, 수소를 함유하는 분위기에서 300～450℃로 1～12시간 열처리를 행하여, 섬 형상의 반도체막(504, 505)을 수소화할 수도 있다. 또한, 수소화의 다른 수단으로서, 플라즈마 수소화(플라즈마에 의해 여기된 수소를 사용함)를 행하여도 좋다. 이 수소화 공정에 의해, 열적으로 여기된 수소에 의해 댕글링 본드가 종단될 수 있다. 또한, 후의 공정에서 가요성의 제2 기판(541)에 반도체 소자를 부착한 후 제2 기판(541)을 구부림으로써 반도체막 내에 결함이 형성되었다고 하더라도, 수소화에 의해 반도체막 중의 수소의 농도를 1×1019～1×1022 원자/㎤, 바람직하게는1×1019～5×1020 원자/㎤로 함으로써, 반도체막에 함유되어 있는 수소에 의해 이 결함을 종단시킬 수 있다. 또한, 이 결함을 종단시키기 위해 반도체막 중에 할로겐을 함유시켜도 좋다.
상술한 일련의 공정에 의해, n채널형 TFT(524) 및 p채널형 TFT(525)가 형성된다. 상기한 제조공정에서, 에치백법의 조건 또는 절연막(517)의 막 두께를 적절히 변경하고, 사이드 월의 사이즈를 조정함으로써, 저농도 도핑 영역의 길이 0.2 ㎛～2 ㎛인 TFT를 형성할 수 있다. 또한, 본 실시예에서는, TFT(524, 525)를 탑 게이트 구조로 하였지만, 보텀 게이트 구조(역 스태거 구조)로 하여도 좋다.
또한, 이 후, TFT(524, 525)를 보호하기 위한 패시베이션막을 형성하여도 좋다. 이 패시베이션막은 알칼리 금속이나 알칼리토류 금속이 TFT(524, 525)에 침입하는 것을 방지할 수 있는 질화규소, 질화산화규소, 질화알루미늄, 산화알루미늄, 산화규소 등을 사용하여 형성되는 것이 바람직하다. 구체적으로는, 예를 들어, 막 두께 600 nm 정도의 산화질화규소막을 패시베이션막으로서 사용할 수 있다. 이 경우, 수소화 처리 공정은 이 산화질화규소막을 형성한 후에 행하여도 좋다. 이와 같이, TFT(524, 525) 위에는, 기판측으로부터 산화질화규소, 질화규소, 산화질화규소의 3층 절연막이 순차로 형성되지만, 그 구조나 재료는 이들에 한정되는 것은 아니다. 상기 구성을 사용함으로써, TFT(524, 525)가 하지막(502)과 패시베이션막으로 덮여져, Na 등의 알칼리 금속이나 알칼리토류 금속이 반도체 소자에 사용되는 반도체막 중으로 확산하여 반도체 소자의 특성에 악영향을 미치는 것을 더욱 방지할 수 있다.
다음에, 도 11(D)에 도시한 바와 같이, TFT(524, 525)를 덮도록 제1 층간절연막(527)을 형성한다. 제1 층간절연막(527)에는 폴리이미드, 아크릴, 폴리아미드 등의 내열성을 가지는 유기 수지를 사용할 수 있다. 또한, 상기 유기 수지 외에, 저유전율 재료(low-k 재료)나 Si-O-Si 결합을 함유하는 수지(이하, 실록산계 수지라 함) 등이 사용될 수 있다. 실록산은 규소(Si)와 산소(O)의 결합으로 골격 구조가 형성되어 있다. 실록산의 치환기로서, 적어도 수소를 함유하는 유기기(예를 들어, 알킬기 또는 방향족 탄화수소)가 사용된다. 치환기로서, 플루오로기를 사용하 여도 좋다. 또한, 치환기로서, 적어도 수소를 함유하는 유기기와, 플루오로기를 사용하여도 좋다. 제1 층간절연막(527)의 형성에는, 그의 재료에 따라, 스핀 코팅법, 딥핑(dipping)법, 스프레이 코팅법, 액적 토출법(잉크젯법, 스크린 인쇄법, 오프셋 인쇄법 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 채용할 수 있다. 또는, 무기 재료를 사용하여도 좋다. 이 경우에는, 산화규소막, 질화규소막, 산화질화규소막, PSG(phosphorus silicate glass: 인 유리)막, BPSG(borophosphosilicate glass: 인 붕소 유리)막, 알루미나막 등을 사용할 수 있다. 또한, 이들의 절연막을 적층시켜, 제1 층간절연막(527)을 형성하여도 좋다.
또한, 본 실시예에서는, 제1 층간절연막(527) 위에 제2 층간절연막(528)을 형성한다. 제2 층간절연막(528)으로서는, DCL(Diamond Like Carbon)막 또는 질화탄소(CN)막 등의 탄소 함유 막, 또는 산화규소막, 질화규소막 또는 질화산화규소막 등을 사용할 수 있다. 제조방법으로서는, 플라즈마 CVD법이나 대기압 플라즈마 등을 사용할 수 있다. 또는, 폴리이미드, 아크릴, 폴리아미드, 레지스트 또는 벤조시클로부텐 등의 감광성 또는 비감광성의 유기 재료나 실록산계 수지 등을 사용하여도 좋다.
또한, 제1 층간절연막(527) 또는 제2 층간절연막(528)과, 후에 형성되는 배선을 구성하는 도전 재료 등과의 열 팽창률의 차이에 의해 생기는 응력에 기인하여, 제1 층간절연막(527)과 제2 층간절연막(528)이 벗겨지는 현상이나 갈라짐이 생기는 것을 방지하기 위해, 제1 층간절연막(527)과 제2 층간절연막(528) 중 적어도 하나에 충전재(filler)를 혼입시켜도 좋다.
다음에, 도 11(D)에 도시한 바와 같이, 제1 층간절연막(527) 및 제2 층간절연막(528)에 콘택트 홀을 형성하고, TFT(524, 525)에 접속하는 배선(530～533)을 형성한다. 콘택트 홀을 형성하기 위한 에칭에 사용되는 가스로는, CHF3과 He의 혼합 가스를 사용하지만, 이것에 한정되는 것은 아니다. 본 실시예에서는, 배선(530～533)을 Al로 형성한다. 또한, 배선(530～533)은 스퍼터링법에 의해 기판측으로부터 Ti, TiN, Al-Si, Ti, TiN의 순으로 형성한 5층 구조로 형성될 수도 있다.
또한, Al 층에 Si를 혼입시킴으로써, 배선 패터닝 시의 레지스트 베이킹에 있어서의 힐록의 발생을 방지할 수 있다. 또한, Si 대신에, 0.5% 정도의 Cu를 혼입시켜도 좋다. 또한, Ti나 TiN 사이에 Al-Si 층을 끼움으로써, 내힐록성이 더욱 향상될 수 있다. 또한, 패터닝 시에는, 산화질화규소 등으로 된 상기 하드 마스크를 사용하는 것이 바람직하다. 또한, 배선의 재료나 제조방법은 이들에 한정되는 것은 아니고, 상술한 게이트 전극에 사용되는 재료를 채용하여도 좋다.
또한, 배선(530, 531)은 n채널형 TFT(524)의 고농도 불순물 영역(523)에 접속되고, 배선(532, 533)은 n채널형 TFT(525)의 고농도 불순물 영역(515)에 접속되어 있다.
다음에, 도 11(E)에 도시한 바와 같이, 배선(530～533)을 덮도록 제2 층간절연막(528) 위에 제3 층간절연막(535)을 형성한다. 제3 층간절연막(535)은 배선(530)의 일부를 노출시키는 개구부를 가진다. 또한, 제3 층간절연막(535)은 유기 수지막, 무기 절연막 또는 실록산막을 사용하여 형성될 수 있다. 유기 수지막 으로는, 예를 들어, 아크릴, 폴리이미드, 폴리아미드 등이 사용될 수 있고, 무기 절연막으로서는, 산화규소, 질화산화규소 등이 사용될 수 있다. 또한, 개구부를 형성하는데 사용하는 마스크는 액적 토출법 또는 인쇄법으로 형성될 수 있다. 또는, 제3 층간절연막(535) 자체를 액적 토출법 또는 인쇄법으로 형성할 수도 있다.
다음에, 도 12(A)에 도시한 바와 같이, 제3 층간절연막(535) 위에 보호층(536)을 형성한다. 이 보호층(536)은 후의 공정에서 에칭에 의해 박리층(501)을 제거할 때 제3 층간절연막(535), TFT(524, 525), 및 배선(530～533)을 보호할 수 있는 재료로 형성된다. 예를 들어, 수용성 또는 알코올 가용성의 에폭시계 수지, 아크릴레이트계 수지, 실리콘계 수지를 전면에 도포함으로써 보호층(536)을 형성할 수 있다.
본 실시예에서는, 스핀 코팅법에 의해 수용성 수지(예를 들어, 토아고세이(東亞合成)사제 VL-WSHL10)를 막 두께 30 ㎛가 되도록 도포하고, 임시 경화시키기 위해 2분간의 노광을 행한 후, UV광을 기판의 뒷면에서 2.5분, 앞면에서 10분, 합계 12.5분간 노광시켜 완전 경화시킴으로써, 보호층(536)을 형성한다. 또한, 다수 종류의 유기 수지를 적층하는 경우, 유기 수지들에서는 사용하고 있는 용매에 따라 도포 또는 소성 시에 일부 용해하거나 밀착성이 너무 높아질 우려가 있다. 따라서, 제3 층간절연막(535)과 보호층(536)을 모두 동일 용매에서 가용성의 유기 수지로 형성하는 경우, 후의 공정에서 보호층(536)의 제거가 원활하게 행해지도록, 제3 층간절연막(535)을 덮도록 무기 절연막(예를 들어, 질화규소막, 질화산화규소막, AlNX막, 또는 AlNXOY막)을 형성하는 것이 바람직하다.
다음에, 도 12(B)에 도시한 것과 같이, ID 칩들을 서로 분리하기 위한 홈(537)을 형성한다. 홈(537)은 박리층(501)을 노출시킬 정도의 깊이를 가지고 있으면 좋다. 홈(537)의 형성에는, 다이싱(dicing), 스크라이빙(scribing), 포토리소그래피법 등을 사용할 수 있다. 또한, 제1 기판(500) 위에 형성되어 있는 ID 칩을 분리할 필요가 없는 경우에는, 홈(537)을 반드시 형성할 필요는 없다.
다음에, 도 12(C)에 도시한 바와 같이, 박리층(501)을 에칭에 의해 제거한다. 본 실시예에서는, 에칭 가스로서 할로겐 불화물을 사용하고, 이 가스를 홈(537)을 통해 도입한다. 본 실시예에서는, 예를 들어, ClF3(삼불화염소)를 사용하고, 온도 350℃, 유량 300 sccm, 기압 800 Pa, 시간 3h의 조건에서 에칭을 행한다. 또한, ClF3 가스에 질소를 혼합시킨 가스를 사용하여도 좋다. ClF3 등의 할로겐 불화물을 사용함으로써, 박리층(501)이 선택적으로 에칭되어, 제1 기판(500)을 TFT(524, 525)로부터 박리할 수 있다. 또한, 할로겐 불화물은 기체이어도 좋고 액체이어도 좋다.
다음에, 도 13(A)에 도시한 바와 같이, 박리된 TFT(524, 525)를 접착제(540)로 제2 기판(541)에 부착하고, 보호층(536)을 제거한다. 접착제(540)에는, 제2 기판(541)을 하지막(502)에 부착시킬 수 있는 재료를 사용한다. 접착제(540)로서는, 예를 들어, 반응 경화형 접착제, 열 경화형 접착제, 자외선 경화형 접착제 등의 광 경화형 접착제, 혐기형 접착제 등의 각종 경화형 접착제가 사용될 수 있다. 접착 제(540)의 두께는, 예를 들어, 10～200 ㎛로 하면 좋다.
제2 기판(541)으로서는, 예를 들어, 바륨 붕규산 유리나 알루미나 붕규산 유리 등의 유리 기판, 가요성을 가지는 종이 또는 플라스틱 등의 유기 재료를 사용할 수 있다. 또한, 제2 기판(541)으로서, 가요성의 무기 재료를 사용하여도 좋다. 플라스틱 기판으로서는, 극성기가 있는 폴리노르보르넨으로 된 ARTON(JSR사제)를 사용할 수 있다. 또한, 폴리에틸렌 테레프탈레이트(PET)로 대표되는 폴리에스터, 폴리에테르 술폰(PES), 폴리에틸렌 나프탈레이트(PEN), 폴리카보네이트(PC), 나일론, 폴리에테르 에테르 케톤(PEEK), 폴리술폰(PSF), 폴리에테르이미드(PEI), 폴리아릴레이트(PAR), 폴리부틸렌 테레프탈레이트(PBT), 폴리이미드, 아크릴로니트릴 부타디엔 스틸렌 수지, 폴리염화비닐, 폴리프로필렌, 폴리초산비닐, 아크릴 수지 등이 플라스틱 기판으로서 사용될 수 있다. 제2 기판(541)은 집적회로에서 발생한 열을 확산시키기 위해 2～30 W/mK 정도의 높은 열 전도율을 가지는 것이 바람직하다.
또한, 본 실시예에서는, 박리 공정 전에 제3 층간절연막(535)과 보호층(536)을 형성하고 있지만, 본 발명은 이것에 한정되지 않는다. 또는, 보호층(536)을 제거한 후에 제3 층간절연막(535)을 형성하도록 하여도 좋다.
다음에, 도 13(B)에 도시한 바와 같이, 제2 기판(541), 접착제(540), 하지막(502), 제1 층간절연막(527), 제2 층간절연막(528), 및 제3 층간절연막(535)에 콘택트 홀(542)을 형성한다. 콘택트 홀(542)의 형성에는, 에칭이나 레이저를 사용 할 수 있다. 본 실시예에서는, CO2 레이저를 사용하여 콘택트 홀(542)을 형성한다.
다음에, 도 13(C)에 도시한 바와 같이, 제3 층간절연막(535) 위에 제1 도선(543)을 형성한다. 제1 도선(543)은 인쇄법, 도금법, 증착법, 또는 액적 토출법 등을 사용하여 형성할 수 있다. 또는, 스퍼터링법이나 CVD법으로 도전막을 형성한 후, 포토리소그래피법으로 패터닝함으로써 제1 도선(543)을 형성하여도 좋다. 제1 도선(543)은 Ag, Au, Cu, Pd, Cr, Mo, Ti, Ta, W, Al, Fe, Co, Zn, Sn, Ni 등의 금속, 금속 화합물을 하나 또는 다수 가지는 도전 재료를 사용하여 형성될 수 있다.
제1 도선(543)은 배선(530)과 접속되어 있다. 또한, 도 13(C)에서는, 제1 도선(543)이 배선(530)과 직접 접촉하여 있지만, 본 발명의 제조방법을 사용한 ID 칩은 이 구성에 한정되는 것은 아니다. 예를 들어, 별도로 형성한 배선을 사용하여 제1 도선(543)과 배선(530)을 전기적으로 접속하도록 하여도 좋다. 또한, 제1 도선(543)은 그 일부가 콘택트 홀(542)의 내측에 도달하도록 형성된다.
본 실시예에서는, 제1 도선(543)이 단층의 도전막으로 형성되어 있지만, 복수의 도전막이 적층된 제1 도선(543)을 형성하는 것도 가능하다.
인쇄법 또는 액적 토출법을 사용함으로써, 노광용의 마스크를 사용하지 않고도, 제1 도선(543)을 형성할 수 있다. 또한, 에칭에서 재료 낭비가 일어나는 포토리소그래피법과 달리, 액적 토출법과 인쇄법은 재료를 효율적으로 사용할 수 있다. 또한, 고가의 노광용 마스크를 사용하지 않아도 되므로, ID 칩의 제조비용을 저감할 수 있다.
액적 토출법 또는 각종 인쇄법 중의 하나를 사용하는 경우, 예를 들어, Cu를 Ag으로 코팅한 도전 입자도 사용될 수 있다. 또한, 액적 토출법을 사용하여 제1 도선(543)을 형성하는 경우, 이 제1 도선(543)의 밀착성을 높이기 위한 처리를 제3 층간절연막(535)의 표면에 실시하는 것이 바람직하다.
밀착성을 높이기 위해서는, 예를 들어, 촉매 작용에 의해 도전막 또는 절연막의 밀착성을 높일 수 있는 금속 또는 금속 화합물을 제3 층간절연막(535)의 표면에 부착시키는 방법, 형성되는 도전막 또는 절연막과의 밀착성이 좋은 유기계 절연막, 금속, 금속 화합물을 제3 층간절연막(535)의 표면에 부착시키는 방법, 제3 층간절연막(535)의 표면에 대기압 하 또는 감압 하에서 플라즈마 처리를 실시하여 표면 개질을 행하는 방법 등이 사용될 수 있다. 또한, 도전막 또는 절연막과의 밀착성이 좋은 금속으로서는, 티탄, 티탄 산화물 외에, 3d 천이원소인 Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn 등이 사용된다. 또한, 금속 화합물로서는, 상기한 금속들의 산화물, 질화물, 산화질화물 등이 사용될 수 있다. 상기 유기계 절연막으로서는, 예를 들어, 폴리이미드, 실록산계 수지 등이 사용될 수 있다.
제3 층간절연막(535)에 부착되는 금속 또는 금속 화합물이 도전성을 가지는 경우, 제1 도선(543)의 정상 동작이 방해되지 않도록, 그의 시트 저항을 제어한다. 구체적으로는, 도전성을 가지는 금속 또는 금속 화합물의 평균 두께를, 예를 들어, 1～10 nm가 되도록 제어하거나, 이 금속 또는 금속 화합물을 부분적으로 또는 전체적으로 산화시켜 절연화할 수도 있다. 또는, 밀착성을 높이고자 하는 영역 이외의 영역에서, 부착한 금속 또는 금속 화합물을 에칭에 의해 선택적으로 제거하여도 좋 다. 또한, 금속 또는 금속 화합물을 미리 기판의 전면에 부착시키는 것이 아니라, 액적 토출법, 인쇄법, 졸겔(sol-gel)법 등에 의해 특정 영역에만 선택적으로 금속 또는 금속 화합물을 부착하여도 좋다. 또한, 금속 또는 금속 화합물은 제3 층간절연막(535)의 표면에서 완전히 연속한 막 상태일 필요는 없고, 어느 정도 분산된 상태이어도 좋다.
다음에, 도 14에 도시한 바와 같이, 제2 기판(541)의 TFT(524, 525)가 형성되어 있는 쪽과는 반대쪽에 제2 도선(545)을 형성한다. 제2 도선(545)은 제1 도선(543)과 동일한 재료 및 방법을 사용하여 형성될 수 있다. Al에 Si를 수 wt% 첨가하는 것이 Al 단체(單體)를 사용하는 것보다 힐록의 발생을 억제할 수 있다. 그러나, 제1 도선(543)을 형성한 후에, 힐록 등이 발생하는 온도로 가열 처리를 행하지 않는 경우, Si를 함유한 Al보다 Al 단체를 사용하는 것이 저항률을 억제할 수 있으므로 바람직하다. 구체적으로는, Si를 2 wt% 함유한 Al의 저항률이 3～4 μΩcm인 것에 대하여, Al 단체의 저항률은 2～3 μΩcm로 낮게 되어 있다. 또한, Al은 Cu 등과는 달리 공해의 원인이 되기 어렵고, 또한, 가격도 저렴하다. 따라서, Al 단체를 사용하여 제1 도선(543) 또는 제2 도선(545)을 형성하는 것이 바람직하다.
그리고, 제2 도선(545)은, 그의 일부가 콘택트 홀(542)의 내측에 도달하도록, 그리고, 제1 도선(543)의 일부와 접하도록 형성된다.
상기한 각 공정을 거쳐, ID 칩이 완성된다. 또한, 도 14에 나타낸 공정까지 완료한 후, 도 2(A)～도 2(E)에 나타낸 바와 같이 수지 또는 커버재를 사용하여 ID 칩의 기계적 강도를 높이도록 하여도 좋다.
상기 제조방법에 의해, 총 막 두께 0.3 ㎛ 이상 3 ㎛ 이하, 대표적으로는 2 ㎛ 정도의 비약적으로 얇은 집적회로를 형성할 수 있다. 또한, 집적회로의 두께는 반도체 소자 자체의 두께를 포함하여 하지막(502)으로부터 제3 층간절연막(535)까지의 두께를 의미하고, 기판(541)의 두께와 안테나로서 기능하는 제1 도선(543) 및 제2 도선(545)의 두께는 집적회로의 두께에 포함하지 않는 것으로 한다. 또한, ID 칩에서의 집적회로의 면적은 5 mm×5 mm(25 ㎟) 이하, 바람직하게는, 대략 0.3 mm×0.3 mm(0.09 ㎟) 내지 4 mm×4 mm(16 ㎟)일 수 있다.
또한, TFT(524, 525)로 형성되는 집적회로와, 제1 도선(543) 및 제2 도선(545)을 2개의 커버재 사이에 끼우도록 ID 칩을 형성한 경우, 집적회로를 2개의 커버재 사이의 중앙에 가까운 위치에 배치시킴으로써, ID 칩의 기계적 강도를 높일 수 있다. 구체적으로는, 2개의 커버재 사이의 간격을 d라 하면, 집적회로의 두께 방향에서 중심과 한쪽의 커버재와의 사이의 거리 x가 아래의 식 1을 만족시키도록 하는 것이 바람직하다.
[식 1]
Figure 112006076852569-pct00001
보다 바람직하게는, 아래의 식 2를 만족시키도록 한다.
[식 2]
Figure 112006076852569-pct00002
또한, 도 15에 도시한 바와 같이, TFT(524, 525)에 사용되는 섬 형상의 반도체막으로부터 하지막의 하부까지의 거리(tunder)와, TFT(524, 525)에 사용되는 섬 형상의 반도체막으로부터 제3 층간절연막(535)의 상부까지의 거리(tover)가 같거나 또는 대략 같아지도록, 하지막(502), 제1 층간절연막(527), 제2 층간절연막(528) 또는 제3 층간절연막(535)의 두께를 조정하여도 좋다. 또한, 도 15는, tunder와 tover로 나타내는 두께가 어느 부분의 두께를 가리키는 것인지 명확하게 하기 위해, 콘택트 홀(542), 제1 도선(543) 및 제2 도선(545)을 형성하기 전의 ID 칩의 단면도를 나타내고 있다. 섬 형상의 반도체막을 집적회로의 중앙에 배치시킴으로써, 반도체층에 가해지는 응력을 완화할 수 있고, 크랙(crack)의 발생을 방지할 수 있다.
또한, ID 칩의 가요성을 확보하기 위해, 하지막(502)에 접하는 접착제(540)로서 유기 수지를 사용하는 경우, 하지막(502)으로서 질화규소막 또는 질화산화규소막을 사용함으로써, Na 등의 알칼리 금속이나 알칼리토류 금속이 유기 수지로부터 반도체막 중으로 확산하는 것을 방지할 수 있다.
또한, 곡면을 가지고 있는 대상물에 ID 칩을 부착한 경우, 이 곡면의 방향이 TFT(524. 525)의 캐리어 이동 방향에 수직인 것이 바람직하다. 이 구성에 의하면, 제2 기판(541)이 구부러지더라도, 그것에 의해 TFT(524, 525)의 특성에 악영향을 미치는 것을 방지할 수 있다. 또한, 집적회로 내에서 섬 형상의 반도체막이 차지하는 면적의 비율을 1～30%로 함으로써, 제2 기판(541)이 구부러지더라도, 그것에 의해 TFT(524, 525)의 특성에 악영향을 미치는 것을 보다 억제할 수 있다.
또한, 일반적으로, ID 칩에 사용되고 있는 전파의 주파수는 13.56 MHz 또는 2.45 GHz가 많으므로, 이 주파수의 전파를 검파할 수 있도록 ID 칩을 형성하는 것이 범용성을 높이는데 매우 중요하다.
또한, 본 실시예의 ID 칩에서는, 반도체 기판을 사용하여 형성된 ID 칩에 비하여 전파가 차폐되기 어렵고, 전파의 차폐에 의해 신호가 감퇴하는 것을 방지하는 것이 가능하다는 이점을 가지고 있다. 따라서, 반도체 기판을 필요하지 않으므로, ID 칩의 비용을 대폭으로 낮게 할 수 있다. 예를 들어, 직경 12 인치의 반도체 기판을 사용한 경우와 730×920 ㎟의 유리 기판을 사용한 경우를 비교한다. 반도체 기판의 면적은 약 7300 ㎟이지만, 유리 기판의 면적은 약 672000 ㎟이고, 유리 기판은 반도체 기판의 약 9.2배에 상당한다. 약 672000 ㎟의 면적을 가지는 유리 기판에는, 기판의 절단에 의해 소비되는 면적을 무시하면, 1 mm 평방의 ID 칩이 약 672000개 형성할 수 있다는 계산이 되고, 이 갯수는 반도체 기판에 형성되는 것의 약 9.2배의 수에 상당한다. 그리고, ID 칩의 양산화를 위한 설비 투자는 730×920 ㎟의 유리 기판을 사용한 경우가 직경 12 인치의 반도체 기판을 사용한 경우보다 같은 갯수를 제조하는데 필요한 공정수가 적으므로, 설비 투지 비용을 3분의 1로 할 수 있다. 또한, 본 발명에서는, 유리 기판으로부터 집적회로를 박리한 후, 유리 기판을 다시 사용할 수 있다. 따라서, 파손된 유리 기판을 보충하거나 유리 기 판의 표면을 세정하거나 하는 비용을 감안하더라도, 반도체 기판을 사용하는 경우보다 대폭으로 비용을 상당히 줄일 수 있다. 또한, 유리 기판을 재사용하지 않고 파기하였다고 하더라도, 730×920 ㎟의 유리 기판의 가격은 직경 12인치의 반도체 기판의 절반 정도이므로, ID 칩의 비용을 대폭으로 낮게 할 수 있다는 것을 알 수 있다.
따라서, 730×920 ㎟의 유리 기판을 사용한 경우, 직경 12 인치의 반도체 기판을 사용한 경우보다, ID 칩의 가격을 약 30분의 1로 줄일 수 있다는 것을 알 수 있다. ID 칩은 1회용을 전제로 한 용도도 예상되므로, 비용을 대폭으로 낮출 수 있는 본 발명의 제조방법을 사용한 ID 칩은 상기 용도에 매우 유용하다.
[실시예 2]
본 실시예에서는, 대형 기판을 사용하여 복수의 ID 칩을 제조하는 방법에 대하여 설명한다.
먼저, 기판(400) 위에 집적회로(401)를 다수 형성한 후, 후에 형성되는 제1 도선(404)과 제2 도선을 접속하기 위한 콘택트 홀(403)을 형성한다. 도 16(A)는 기판(400) 위에 각 ID 칩에 대응하는 집적회로(401)가 다수 형성되어 있는 상태를 나타낸다. 그리고, 도 16(A)의 점선(402)으로 둘러싼 영역의 확대도를 도 16(B)에 나타낸다.
다음에, 기판(400)의 집적회로(401)가 형성되어 있는 쪽에 제1 도선(404)이 형성되고, 기판(400)의 집적회로(401)가 형성되어 있는 쪽과는 반대쪽에 제2 도선이 형성된다. 도 16(C)는 제1 도선(404)을 형성한 후의 도 16(A)의 점선(402)으로 둘러싸인 영역의 확대도를 나타낸다. 도 16(C)에 도시한 바와 같이, 제1 도선(404)은 콘택트 홀(403)과 겹치도록 형성되어 있어, 콘택트 홀(403)에서 제1 도선(404)이 제2 도선과 접속될 수 있다.
또한, 제1 도선(404)과 제2 도선을 형성한 후, 다이싱, 스크라이빙 등에 의해, 집적회로(401), 제1 도선(404) 및 제2 도선을 ID 칩마다 분리한다. 또한, ID 칩을 분리하기 전에, 수지 또는 커버재로 ID 칩의 기계적 강도를 향상시키도록 하여도 좋다. 또는, ID 칩을 분리한 후에, 수지 또는 커버재로 ID 칩의 기계적인 강도를 향상시키도록 하여도 좋다.
또한, 유리 기판을 사용한 ID 칩을 IDG 칩(Identification Glass Chip)이라 부르고, 가요성을 가지는 기판을 사용한 ID 칩을 IDF 칩(Identification Flexible Chip)이라고 부를 수 있다.
본 실시예는 실시예 1과 조합될 수 있다.
[실시예 3]
본 실시예에서는, 본 발명의 ID 칩에 사용되는 TFT의 구성에 대하여 설명한다.
도 17(A)는 본 실시예의 TFT의 단면도를 나타낸다. 부호 701은 n채널형 TFT를 나타내고, 702는 p채널형 TFT를 나타낸다. n채널형 TFT(701)를 예로 들이, 보다 상세한 구성에 대하여 설명한다.
n채널형 TFT(701)는 활성층으로서 사용되는 섬 형상의 반도체막(705)을 가지고 있고, 이 섬 형상의 반도체막(705)은 소스 영역과 드레인 영역으로서 사용되는 2개의 불순물 영역(703)과, 이 2개의 불순물 영역(703) 사이에 끼워져 있는 채널 형성 영역(704)과, 불순물 영역(703)과 채널 형성 영역(704) 사이에 끼워져 있는 2개의 LDD(Light Doped Drain) 영역(710)을 가지고 있다. 또한, n채널형 TFT(701)는 섬 형상의 반도체막(705)을 덮고 있는 게이트 절연막(706)과, 게이트 전극(707)과, 절연막으로 형성된 2개의 사이드 월(708, 709)을 가지고 있다.
또한, 본 실시예에서는, 게이트 전극(707)이 2층의 도전막(707a, 707b)을 가지고 있지만, 본 발명은 이 구성에 한정되지 않는다. 게이트 전극(707)은 1층의 도전막으로 형성되어 있어도 좋고, 2층 이상의 도전막으로 형성되어 있어도 좋다. 게이트 전극(707)은 게이트 절연막(706)을 사이에 두고 섬 형상의 반도체막(705)의 채널 형성 영역(704)과 겹쳐 있다. 또한, 사이드 월(708, 709)은 게이트 절연막(706)을 사이에 두고 섬 형상의 반도체막(705)의 2개의 LDD 영역(710)과 겹쳐 있다.
사이드 월(708)은, 예를 들어, 막 두께 100 nm의 산화규소막을 에칭함으로써 형성되고, 사이드 월(709)은, 예를 들어, 막 두께 200 nm의 LTO 막(저온 산화막)을 에칭함으로써 형성될 수 있다. 본 실시예에서는, 사이드 월(708)에 사용되는 산화규소막을 플라즈마 CVD법으로 형성하고, 사이드 월(709)에 사용되는 LTO 막을 감압 CVD법으로 형성하고 있다. 산화규소막에는 질소가 함유되어 있어도 좋지만, 이 질소 원자수는 산소 원자수보다 적은 것으로 한다.
게이트 전극(707)을 마스크로 하여 섬 형상의 반도체막(705)에 n형 불순물을 도핑한 후, 사이드 월(708, 709)을 형성하고, 이 사이드 월(708, 709)을 마스크로 하여 섬 형상의 반도체막(705)에 n형 불순물을 도핑함으로써, 불순물 영역(703)과 LDD 영역(710)을 나누어 형성할 수 있다.
p채널형 TFT(702)는 n채널형 TFT(701)와 구성은 거의 같지만, p채널형 TFT(702)의 섬 형상의 반도체막(711)의 구성만이 다르다. 섬 형상의 반도체막(711)은 LDD 영역을 가지고 있지 않고, 2개의 불순물 영역(712)과, 이 2개의 불순물 영역(712)에 끼워진 채널 형성 영역(713)을 가지고 있다. 그리고, 불순물 영역(712)에는 p형 불순물이 도핑되어 있다. 또한, 도 17(A)는 p채널형 TFT(702)가 LDD 영역을 가지고 있지 않은 예를 나타내고 있지만, 본 발명은 이 구성에 한정되는 것은 아니다. p채널형 TFT(702)가 LDD 영역을 가지고 있어도 좋다.
도 17(B)는 도 17(A)에 나타낸 TFT에서 사이드 월이 1층으로 형성된 경우를 나타낸다. 도 17(B)에 나타내는 n채널형 TFT(721)와 p채널형 TFT(722)는 각각 한 쌍의 사이드 월(728, 729)을 가지고 있다. 사이드 월(728, 729)은, 예를 들어, 막 두께 100 nm의 산화규소막을 에칭함으로써 형성될 수 있다. 본 실시예에서는, 사이드 월(728, 729)에 사용되는 산화규소막을 플라즈마 CVD법으로 형성하고 있다. 이 산화규소막에는 질소가 함유되어 있어도 좋지만, 이 질소 원자수는 산소 원자수보다 작은 것으로 한다.
다음에, 도 17(C)는 보텀 게이트형 TFT의 구성을 나타낸다. 부호 741은 n채널형 TFT를 나타내고, 부호 742는 p채널형 TFT를 나타낸다. n채널형 TFT(741)를 예로 들어, 보다 상세한 구성에 대하여 설명한다.
도 17(C)에서, n채널형 TFT(741)는 섬 형상의 반도체막(745)을 가지고 있고, 이 섬 형상의 반도체막(745)은 소스 영역과 드레인 영역으로서 사용되는 2개의 불순물 영역(743)과, 이 2개의 불순물 영역(743) 사이에 끼워져 있는 채널 형성 영역(744)과, 불순물 영역(743)과 채널 형성 영역(744) 사이에 끼워져 있는 2개의 LDD 영역(750)을 가지고 있다. 또한, n채널형 TFT(741)는 게이트 절연막(746)과, 게이트 전극(747)과, 절연막으로 된 보호막(748)을 가지고 있다.
게이트 전극(747)은 게이트 절연막(746)을 사이에 두고 섬 형상의 반도체막(745)의 채널 형성 영역(744)과 겹쳐 있다. 게이트 절연막(746)은 게이트 전극(747)이 형성된 후에 형성되고, 섬 형상의 반도체막(745)은 게이트 절연막(746)이 형성된 후에 형성된다. 또한, 보호막(748)은 채널 형성 영역(744)을 사이에 두고 게이트 절연막(746)과 겹쳐 있다.
채널 보호막(748)은, 예를 들어, 막 두께 100 nm의 산화규소막을 에칭함으로써 형성될 수 있다. 본 실시예에서는, 채널 보호막(748)에 사용되는 산화규소막을 플라즈마 CVD법으로 형성한다. 이 산화규소막에는 질소가 함유되어 있어도 좋지만, 이 질소 원자수는 산소 원자수보다 적은 것으로 한다.
레지스트로 된 마스크를 사용하여 섬 형상의 반도체막(745)에 n형 불순물을 도핑한 후, 채널 보호막(748)을 형성하고, 이 채널 보호막(748)을 마스크로 하여 섬 형상의 반도체막(745)에 n형 불순물을 도핑함으로써, 불순물 영역(743)과 LDD 영역(750)을 나누어 형성할 수 있다.
또한, p채널형 TFT(742)는 n채널형 TFT(741)와 구성이 거의 같지만, p채널형 TFT(742)의 섬 형상의 반도체막(751)의 구성만이 다르다. 섬 형상의 반도체 막(751)은 LDD 영역을 가지고 있지 않고, 2개의 불순물 영역(752)과, 이 2개의 불순물 영역(752)에 끼워져 있는 채널 형성 영역(753)을 가지고 있다. 그리고, 불순물 영역(752)에는 p형 불순물이 도핑되어 있다. 또한, 도 17(C)는 p채널형 TFT(742)가 LDD 영역을 가지고 있지 않은 예를 나타내고 있지만, 본 발명은 이 구성에 한정되는 것은 아니다. p채널형 TFT(742)가 LDD 영역을 가지고 있어도 좋다. 또한, n채널형 TFT(741)가 LDD 영역을 가지고 있지 않아도 좋다.
[실시예 4]
본 발명의 ID 칩과 같은 반도체장치가 가요성을 가지는 기판을 사용하여 형성되어 있는 경우, 이 ID 칩은 가요성을 가지는 대상물 또는 곡면을 가지는 대상물에 부착되는데 적합하다. 또한, 본 발명의 ID 칩이 가지는 집적회로 내에, 재기입이 불가능한 ROM 등의 메모리를 형성하여 두면, ID 칩이 부착된 대상물의 위조를 방지할 수 있다. 예를 들어, 산지, 생산자 등에 따라 상품 가격이 크게 좌우되는 식료품에 본 발명의 ID 칩을 사용하는 것은 산지, 생산자 등의 위조를 낮은 비용으로 방지하는데 유용하다.
구체적으로, 본 발명은 ID 칩은, 예를 들어, 짐표, 가격표, 명찰 등의 대상물에 대한 정보를 가지는 태그에 부착되는 ID 칩으로서 사용될 수 있다. 또한, 본 발명의 ID 칩 자체를 그러한 태그로서 사용하여도 좋다. 또한, ID 칩은, 예를 들어, 호적등본, 주민등록증, 여권, 면허증, 신분증, 회원증, 감정서, 신용카드, 현금카드, 선불카드, 진찰권, 정기권 등, 사실을 증명하는 문서에 상당하는 증서에 부착될 수도 있다. 또한, 예를 들어, 어음, 수표, 화물 교환증, 선하증권, 창고증 권, 주권, 채권, 상품권, 저당증권 등, 사법상의 재산권을 표시하는 증서에 상당하는 유가증권에 ID 칩을 부착하여도 좋다.
도 18(A)는 본 발명의 ID 칩(1302)을 부착한 수표(1301)의 일례를 나타낸다. 도 18(A)에서는 ID 칩(1302)이 수표(1301)의 내부에 부착되어 있지만, 수표의 앞에 노출되어 있어도 좋다. 본 발명의 ID 칩이 가요성을 가지는 기판을 사용하고 있는 경우, 가요성을 가지는 수표(1301)에 부착하여도 응력에 의해 ID 칩이 파괴되기 어렵다는 이점을 가지고 있다.
도 18(B)는 본 발명의 ID 칩(1303)을 부착한 여권(1304)의 일례를 나타낸다. 도 18(B)에서는 ID 칩(1303)이 여권(1304)의 표지에 부착되어 있지만, 여권(1304)의 다른 페이지에 부착되어 있어도 좋다. 본 발명의 ID 칩이 가요성을 가지는 기판을 사용하는 경우, 가요성을 가지는 패스포트(1304)의 표지에 부착시켜도 응력에 의해 ID 칩이 파괴되기 어렵다는 이점을 가지고 있다.
도 18(C)는 본 발명의 ID 칩(1305)을 부착한 상품권(1306)의 일례를 나타낸다. ID 칩(1305)은 상품권(1306)의 내부에 부착되어도 좋고, 상품권(1306)의 표면에 노출시키도록 부착되어도 좋다. 본 발명의 ID 칩이 가요성을 가지는 기판을 사용하는 경우, 가요성을 가지는 상품권(1306)에 부착하여도 응력에 의해 ID 칩이 파괴되기 어렵다는 이점을 가지고 있다.
또한, TFT를 가지는 집적회로를 사용한 ID 칩은 저렴하고 박형이다. 따라서, 본 발명의 ID 칩은 최종적으로 소비자에 의해 한번 쓰고 버려지는 용도에 적합하다. 특히, 수엔, 수십엔 단위의 가격의 차이가 매상에 크게 영향을 주는 상품에 ID 칩을 사용하는 경우, 본 발명의 저렴하고 박형의 ID 칩을 가지는 포장재는 매우 유용하다. 포장재란, 플라스틱 랩, 플라스틱 병, 트레이, 카세트 등, 대상물을 포장하기 위해 성형될 수 있는 또는 성형된 지지체에 상당한다.
도 19(A)에, 본 발명의 ID 칩(1307)이 부착된 포장재(1308)로 판매용의 도시락(1309)을 포장하고 있는 상태를 나타낸다. ID 칩(1307) 내에 상품의 가격 등을 기록하여 둠으로써, 리더/라이터의 기능을 가지는 레지스터로 도시락(1309)의 대금을 정산할 수 있다. 또한, 상품의 재고 관리, 상품의 소비 기한의 관리 등도 간편하게 행할 수 있다.
또한, 예를 들어, 상품의 라벨에 본 발명의 ID 칩을 부착하여 두고, 이 ID 칩을 사용하여 상품의 유통을 관리하도록 하는 이용 방법도 가능하다.
도 19(B)에 도시한 바와 같이, 뒷면에 점착성을 가지는 상품 라벨(1310) 등의 지지체에 본 발명의 ID 칩(1311)을 부착한다. 그리고, ID 칩(1311)이 부착된 라벨(1310)을 상품(1312)에 접착한다. 상품(1312)에 관한 식별 정보는 라벨(1310)에 부착된 ID 칩(1311)으로부터 무선으로 판독될 수 있다. 따라서, ID 칩(1311)에 의해 상품의 유통 과정의 관리가 용이하게 된다. 본 발명의 ID 칩이 가요성을 가지는 기판을 사용하고 있는 경우, 가요성을 가지는 라벨(1310)에 부착되어도 응력에 의해 ID 칩이 파괴되기 어렵다는 이점을 가지고 있다. 따라서, 본 발명의 ID 칩을 사용한 라벨(1310)은 곡면을 가지는 대상물에 부착되는데 적합하다.
예를 들어, ID 칩(1311) 내의 집적회로의 메모리로서, 정보 기입이 가능한 불휘발성 메모리를 사용하고 있는 경우, 상품(1312)의 유통의 과정을 기록할 수 있 다. 또한, 상품의 생산 단계에서의 공정의 정보를 기록하여 둠으로써, 도매업자, 소매업자, 소비자가 산지, 생산자, 제조연월일, 가공 방법 등을 파악하는 것이 용이하게 된다.
본 실시예는 실시예 1～실시예 3 중의 어느 것과도 자유롭게 조합될 수 있다.
[실시예 5]
본 실시예에서는, 롤 투 롤(roll-to-roll)법을 사용하여 본 발명의 ID 칩을 커버재로 덮는 방법에 대하여 설명한다.
도 20(A)는 롤 투 롤법을 사용하여 ID 칩을 커버재로 덮고 있는 상태를 나타낸다. 도 20(A)에서, 릴(reel)(2001)에는 제1 커버재(2003)가 감겨 있다. 그리고, 릴(2001)과 릴(2002)을 동기(同期)하여 회전시킴으로써, 릴(2001)로부터 제1 커버재(2003)를 풀어내고, 이 풀어내어진 제1 커버재(2003)를 순차적으로 릴(2002)로 감을 수 있다.
제1 커버재(2003)가 릴(2001)로부터 릴(2002)로 이동할 때, 먼저, 도포장치(2004)를 사용하여 제1 커버재(2003)에 수지(2005)를 도포한다. 그 수지(2005)는 적하되어 도포되어도 좋고, 분사되어 도포되어도 좋다. 다음에, 수지(2005) 위에 ID 칩(2006)을 순차적으로 배치하고, 제1 커버재(2003) 위에 ID 칩(2006)을 고정시킨다.
다음에, 도포장치(2007)를 사용하여, ID 칩(2006)을 덮도록 제1 커버재(2003) 위에 수지(2008)를 도포한다. 이 수지(2008)는 수지(2005)와 마찬가지 로, 적하되어 도포되어도 좋고, 분사되어 도포되어도 좋다. 또한, 수지(2008)는 적어도 ID 칩(2006) 위에 도포되어 있으면 되고, 반드시 제1 커버재(2003) 위에 도포될 필요는 없다.
다음에, 수지(2008) 위에 제2 커버재(2009)를 부착한다. 제2 커버재(2009)는 릴(2010)에 감겨 있고, 릴(2010)과 릴(2002)을 동기하여 회전시킴으로써, 릴(2010)로부터 제2 커버재(2003)를 풀어내고, 이 풀어내어진 제2 커버재(2009)를 제1 커버재(2003)와 함께 순차적으로 릴(2002)로 감을 수 있다. 도 20(A)에서는, 롤(2011)을 사용하여, 릴(2010)로부터 풀어내어지는 제2 커버재(2009)와, ID 칩(2006)과의 위치 관계를 제어하고 있지만, 반드시 롤(2011)을 사용할 필요는 없다. 그리고, 제2 커버재(2009)를 수지(2008) 위에 부착하도록 가압장치(2012)를 사용하여 제2 커버재(2009)에 압력을 가한다.
다음에, 천공장치(2013)를 사용하여, ID 칩(2006)들을 용이하게 잘라내도록 점선 형상의 구멍을 제1 커버재(2003) 및 제2 커버재(2009)에 형성한다. 도 20(B)는 점선 형상의 구멍(2014)이 형성된 제2 커버재(2009)의 상면도를 나타낸다. 점선 형상의 구멍(2014)은 ID 칩(2006)이 배치되어 있는 영역과는 다른 영역에 형성되도록 한다. 또한, 도 20(B)에서는, ID 칩(2006)이 이동하는 방향을 따라 일렬로 배열되어 있지만, 본 실시예는 이 구성에 한정되는 것은 아니다. 도 20(C)에 도시한 바와 같이, ID 칩(2006)이 이동하는 방향을 따라 복수의 열을 형성하도록 배열되어 있어도 좋다.
상기한 공정이 완료된 ID 칩(2006)은 제1 커버재(2003) 및 제2 커버재(2009) 와 함께 릴(2002)로 감겨진다.
본 실시예에서와 같이, ID 칩(2006)을 릴(2002)로 감아 ID 칩(2006)을 릴(2002)로 감은 상태로 ID 칩을 반송할 수 있다. 따라서, ID 칩(2006)의 반송 능률을 높일 수 있다.

Claims (27)

  1. 제1 도선과 제2 도선을 포함하는 안테나와;
    트랜지스터를 포함하는 회로를 포함하고;
    상기 트랜지스터의 소스 영역과 드레인 영역 중의 하나는 상기 제1 도선과 전기적으로 접속되어 있고,
    상기 회로는 상기 제1 도선과 상기 제2 도선 사이에 구비되어 있고,
    상기 제1 도선과 상기 제2 도선과 상기 회로는 수지로 덮혀 있는, 반도체장치.
  2. 제1 도선과 제2 도선을 포함하는 안테나와;
    기판 위에 적어도 하나의 층간 절연막을 포함하는 회로를 포함하고;
    상기 기판은 상기 제1 도선과 상기 제2 도선 사이에 구비되어 있고,
    상기 제1 도선과 상기 제2 도선은 상기 기판과 상기 층간 절연막을 포함하는 층들에 형성된 콘택트 홀에서 접속되어 있는, 반도체장치.
  3. 제1 도전막과 제2 도전막을 포함하는 안테나와;
    트랜지스터를 포함하는 회로를 포함하고;
    상기 트랜지스터의 소스 영역과 드레인 영역 중의 하나는 상기 제1 도전막과 전기적으로 접속되어 있고,
    상기 회로는 상기 제1 도전막과 상기 제2 도전막 사이에 구비되어 있고,
    상기 제1 도전막과 상기 제2 도전막과 상기 회로는 수지로 덮혀 있는, 반도체장치.
  4. 제1 도전막과 제2 도전막을 포함하는 안테나와;
    기판 위에 적어도 하나의 층간 절연막을 포함하는 회로를 포함하고;
    상기 기판은 상기 제1 도전막과 상기 제2 도전막 사이에 구비되어 있고,
    상기 제1 도전막과 상기 제2 도전막은 상기 기판과 상기 층간 절연막을 포함하는 층들에 형성된 콘택트 홀에서 접속되어 있는, 반도체장치.
  5. 박막트랜지스터를 가지는 회로;
    상기 회로 위의 절연막;
    상기 절연막의 콘택트 홀을 통해 상기 회로에 전기적으로 접속하는 제1 안테나로서 기능하는 제1 도선; 및
    제2 안테나로서 기능하는 제2 도선을 포함하고,
    상기 제1 도선과, 상기 제2 도선과 상기 회로는 수지로 덮혀 있는, 반도체장치.
  6. 제1 도선을 포함하는 제1 안테나;
    제2 도선을 포함하는 제2 안테나; 및
    트랜지스터를 포함하는 회로를 포함하고;
    상기 트랜지스터의 소스 영역과 드레인 영역 중의 하나는 상기 제1 도선에 전기적으로 접속되어 있고,
    상기 회로는 상기 제1 도선과 상기 제2 도선 사이에 구비되어 있고,
    상기 제1 안테나, 상기 제2 안테나와 상기 회로는 수지로 덮혀 있는, 반도체장치.
  7. 제1 도선을 포함하는 제1 안테나;
    제2 도선을 포함하는 제2 안테나; 및
    기판 위의 회로를 포함하고;
    상기 기판과 상기 회로는 상기 제1 도선과 상기 제2 도선 사이에 구비되어 있고,
    상기 제1 도선과 상기 제2 도선은 서로 전기적으로 분리되어 있고,
    상기 제1 도선은 상기 회로에 접속되어 있고,
    상기 제2 도선은 상기 기판에 형성된 콘택트 홀에서 상기 회로에 접속되어 있고,
    상기 제1 안테나, 상기 제2 안테나와 상기 회로는 수지로 덮혀 있는, 반도체장치.
  8. 제1 도전막을 포함하는 제1 안테나;
    제2 도전막을 포함하는 제2 안테나; 및
    트랜지스터를 포함하는 회로를 포함하고;
    상기 트랜지스터의 소스 영역과 드레인 영역 중의 하나는 상기 제1 도전막에 전기적으로 접속되어 있고,
    상기 회로는 상기 제1 도전막과 상기 제2 도전막 사이에 구비되어 있고,
    상기 제1 안테나, 상기 제2 안테나와 상기 회로는 수지로 덮혀 있는, 반도체장치.
  9. 제1 도전막을 포함하는 제1 안테나;
    제2 도전막을 포함하는 제2 안테나; 및
    기판 위의 회로를 포함하고;
    상기 기판과 상기 회로는 상기 제1 도전막과 상기 제2 도전막 사이에 구비되어 있고,
    상기 제1 도전막과 상기 제2 도전막은 서로 전기적으로 분리되어 있고,
    상기 제1 도전막은 상기 회로에 접속되어 있고,
    상기 제2 도전막은 상기 기판에 형성된 콘택트 홀에서 상기 회로에 접속되어 있고,
    상기 제1 안테나, 상기 제2 안테나와 상기 회로는 수지로 덮혀 있는, 반도체장치.
  10. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 회로는 정류회로, 복조회로, 및 변조회로를 포함하는, 반도체장치.
  11. 제 6 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 회로는 정류회로, 복조회로, 및 변조회로를 포함하고,
    상기 제1 안테나는 상기 정류회로 및 상기 복조회로에 접속되어 있고,
    상기 제2 안테나는 상기 변조회로에 접속되어 있는, 반도체장치.
  12. 제 6 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 회로는 정류회로, 복조회로 및 변조회로를 포함하고,
    상기 제1 안테나는 상기 정류회로에 접속되어 있고,
    상기 제2 안테나는 상기 변조회로 및 상기 복조회로에 접속되어 있는, 반도체장치.
  13. 제 5 항에 있어서,
    상기 제1 도선 및 상기 제2 도선이 전기적으로 접속되어 있는, 반도체장치.
  14. 제 5 항에 있어서,
    상기 제1 도선 및 상기 제2 도선은 서로 전기적으로 분리되어 있는, 반도체장치.
  15. 제1 도선과 제2 도선을 포함하는 안테나; 및
    기판 위의 적어도 하나의 층간 절연막을 포함하는 트랜지스터를 가진 회로를 포함하고;
    상기 기판은 상기 제1 도선과 상기 제2 도선 사이에 구비되어 있고,
    상기 제1 도선과 상기 제2 도선은 상기 층간 절연막을 포함하는 층들과 상기 기판에 형성된 콘택트 홀 내에서 접속되어 있는, 반도체장치.
  16. 제1 도전막과 제2 도전막을 포함하는 안테나; 및
    기판 위의 적어도 하나의 층간 절연막을 포함하는 트랜지스터를 가진 회로를 포함하고;
    상기 기판은 상기 제1 도전막과 상기 제2 도전막 사이에 구비되어 있고,
    상기 제1 도전막과 상기 제2 도전막은 상기 층간 절연막을 포함하는 층들과 상기 기판 내에 형성된 콘택트 홀 내에서 접속되어 있는, 반도체장치.
  17. 기판의 앞면 위의, 적어도 하나의 층간 절연막을 포함하는 박막트랜지스터를 가지는 회로;
    상기 회로 위의 절연막;
    상기 절연막의 제1 콘택트 홀을 통해 상기 회로에 전기적으로 접속하는 제1 도선; 및
    상기 기판의 뒷면 위의 안테나로서 기능하는 제2 도선을 포함하고,
    상기 제1 도선과 상기 제2 도선은 상기 층간 절연막을 포함하는 층들과 상기 기판 내에 형성된 제2 콘택트 홀 내에서 접속되어 있는, 반도체장치.
  18. 제1 도선;
    제2 도선; 및
    기판 위의 적어도 하나의 층간 절연막을 포함하는 회로를 포함하고;
    상기 기판은 상기 제1 도선과 상기 제2 도선 사이에 구비되어 있고,
    상기 제1 도선과 상기 제2 도선은 상기 층간 절연막을 포함하는 층들과 상기 기판 내에 형성된 콘택트 홀 내에서 접속되어 있는, 반도체장치.
  19. 제1 도전막;
    제2 도전막; 및
    기판 위의 적어도 하나의 층간 절연막을 포함하는 회로를 포함하고;
    상기 기판은 상기 제1 도전막과 상기 제2 도전막 사이에 구비되어 있고,
    상기 제1 도전막과 상기 제2 도전막은 상기 층간 절연막을 포함하는 층들과 상기 기판 내에 형성된 콘택트 홀 내에서 접속되어 있는, 반도체장치.
  20. 제 15 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 회로는 정류회로, 복조회로 및 변조회로를 포함하는, 반도체장치.
  21. 제 2 항, 제 4 항, 제 7 항 및 제 15 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 기판은 가요성 기판인, 반도체장치.
  22. 제 5 항, 제 6 항, 제 7 항, 제 8 항 중 어느 한 항에 있어서,
    상기 제1 안테나는 신호를 송수신하고,
    상기 제2 안테나는 상기 회로에 전원을 인가하는, 반도체장치.
  23. 제 5 항, 제 6 항, 제 7 항, 제 8 항 중 어느 한 항에 있어서,
    상기 제1 안테나는 신호를 송신하고,
    상기 제2 안테나는 상기 신호를 수신하고 상기 회로에 전원을 인가하는, 반도체장치.
  24. 제 17 항 또는 제 18 항에 있어서,
    상기 제1 도선은 신호를 송수신하기 위한 제1 안테나로서 기능하고,
    상기 제2 도선은 상기 회로에 전원을 인가하는 제2 안테나로서 기능하는, 반도체장치.
  25. 제 17 항 또는 제 18 항에 있어서,
    상기 제1 도선은 신호를 송신하기 위한 제1 안테나로서 기능하고,
    상기 제2 도선은 신호를 수신하고 상기 회로에 전원을 인가하는 제2 안테나로서 기능하는, 반도체장치.
  26. 제 19 항에 있어서,
    상기 제1 도전막은 신호를 송수신하기 위한 제1 안테나로서 기능하고,
    상기 제2 도전막은 상기 회로에 전원을 인가하는 제2 안테나로서 기능하는, 반도체장치.
  27. 제 19 항에 있어서,
    상기 제1 도전막은 신호를 송신하기 위한 제1 안테나로서 기능하고,
    상기 제2 도전막은 신호를 수신하고 상기 회로에 전원을 인가하는 제2 안테나로서 기능하는, 반도체장치.
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