KR101766184B1 - 반사 뱅크 구조체 및 발광 디바이스 통합 방법 - Google Patents

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안드레아스 바이블
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애플 인크.
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Abstract

발광 디바이스들, 및 마이크로 LED 디바이스들을 발광 디바이스에 통합시키는 방법들이 기술된다. 실시예에서, 발광 디바이스는 뱅크 층 내의 반사 뱅크 구조체, 및 뱅크 층의 꼭대기에 있고 반사 뱅크 구조체보다 위에 위치된 전도성 라인을 포함한다. 마이크로 LED 디바이스는 반사 뱅크 구조체 내에 있으며, 패시베이션 층은 뱅크 층 위에 있고 반사 뱅크 구조체 내의 마이크로 LED 디바이스 주위에 측 방향으로 있다. 마이크로 LED 디바이스의 일부 및 뱅크 층의 꼭대기에 있는 전도성 라인은 패시베이션 층의 상부 표면 위에 돌출된다.

Description

반사 뱅크 구조체 및 발광 디바이스 통합 방법{REFLECTIVE BANK STRUCTURE AND METHOD FOR INTEGRATING A LIGHT EMITTING DEVICE}
본 발명은 발광 디바이스들에 관한 것이다. 보다 구체적으로, 본 발명의 실시예들은 마이크로 LED 디바이스들을 발광 디바이스에 통합시키는 방법들 및 구조체들에 관한 것이다.
발광 다이오드(LED) 기술이 계속해서 진전되고 있기 때문에, 반도체-기반 LED들은 조명 및 디스플레이 적용들에서 더욱 더 발견된다. 예를 들어, 반도체-기반 LED들은 대형(large area) 실외용 디스플레이들, 실내 및 실외 조명에서, 액정 디스플레이(LCD) 디스플레이 시스템들 내의 백라이트 유닛들로서 발견된다. 발광 방향을 제어하기 위하여, LED 패키지 구조체들은 반사 캐비티 내에 장착된 LED 칩을 포함할 수 있다.
미국 특허 제7,482,696호에 기술된 일 구현예에서, LED 칩은 캐비티 내의 전도성-반사 막들 상의 패드들에 접합된 플립 칩이다. 유럽 공보 제EP 1780798 A1호에 기술된 또 다른 구현예에서, LED 칩은 반사기를 포함한 캐비티 내에 장착된다. 그 후 충전 재료는 습기 및 오염물들에 맞서 LED 칩 및 반사기를 보호하기 위해, LED 칩 및 반사기 위에 도포된다.
발광 디바이스들, 및 마이크로 LED 디바이스들을 발광 디바이스에 통합시키는 방법들이 기술된다. 실시예에서, 발광 디바이스는 뱅크 층 내의 반사 뱅크 구조체, 및 뱅크 층의 꼭대기에 있고 반사 뱅크 구조체보다 위에 위치된(elevated above) 전도성 라인을 포함한다. 마이크로 LED 디바이스는 반사 뱅크 구조체 내에 있고, 패시베이션 층은 뱅크 층 위에, 그리고 반사 뱅크 구조체 내의 마이크로 LED 디바이스 주위에 측 방향으로 있다. 마이크로 LED 디바이스의 일부 및 뱅크 층의 꼭대기에 있는 전도성 라인은 패시베이션 층의 상부 표면 위에 돌출된다. 패시베이션 층은 패시베이션 층이 덮는 전체 영역에 걸친, 실질적으로 평평한 상부 표면을 포함할 수 있다. 패시베이션 층은 다양한 재료들, 그 예로서 열경화성 재료, 예를 들어 아크릴로 형성될 수 있다. 뱅크 층은 실시예에서 박막 트랜지스터 기판 위에 형성될 수 있다. 예를 들어, 발광 디바이스는 디스플레이 시스템 내의 디스플레이 패널일 수 있다. 발광 디바이스는 또한 조명 시스템 내의 광원일 수 있다. 복수의 반사 뱅크 구조체들은 뱅크 층에 형성될 수 있고, 해당 복수의 마이크로 LED 디바이스들은 복수의 반사 뱅크 구조체들 내에 있을 수 있다. 이러한 구성에서, 패시베이션은 뱅크 층 위에, 그리고 복수의 반사 뱅크 구조체들 내의 해당 복수의 마이크로 LED 디바이스들 주위에 측 방향으로 있고, 마이크로 LED 디바이스 각각의 일부 및 뱅크 층의 꼭대기에 있는 전도성 라인은 패시베이션 층의 상부 표면으로부터 돌출된다.
실시예에서, 발광 디바이스를 통합시키는 방법은 이송 헤드로 캐리어 기판으로부터 마이크로 LED 디바이스를 픽업하는 단계, 뱅크 층에 형성된 반사 뱅크 구조체 내에 마이크로 LED 디바이스를 위치시키는 단계, 및 이송 헤드로부터 마이크로 LED 디바이스를 해제시키는 단계를 포함한다. 패시베이션 층은 그 후 뱅크 층 위에, 그리고 반사 뱅크 구조체 내의 마이크로 LED 디바이스 주위에 측 방향으로 도포된다. 뱅크 층의 꼭대기에 있는 전도성 라인은 반사 뱅크 구조체보다 위에 위치된다. 패시베이션 층은 예를 들어, UV 경화에 의해 경화된다. 패시베이션 층은, 마이크로 LED 디바이스의 상부 표면 및 전도성 라인의 상부 표면이 패시베이션 층에 의해 덮여지지 않고 마이크로 LED 디바이스의 일부 및 전도성 라인이 패시베이션 층을 에칭한 이후에 패시베이션 층의 상부 표면 위에 돌출되도록, 에칭된다. 실시예에서, 마이크로 LED 디바이스의 일부 및 전도성 라인은 패시베이션 층을 에칭하기 전에 패시베이션 층의 상부 표면 위에 돌출되고, 패시베이션 층의 잔여물들은 에칭 전에 마이크로 LED 디바이스 또는 전도성 라인의 상부 표면을 덮는다. 실시예에서, 패시베이션 층을 에칭하는 것은 잔여물들을 제거한다. 몇몇 실시예들에서, 패시베이션 층은 패시베이션 층이 덮는 전체 영역에 걸쳐 패시베이션 층의 실질적으로 평평한 상부 표면을 제공하기 위해, 패시베이션 층 도포 이후 또는 도포 동안 레벨링된다(leveling). 레벨링은 패시베이션 층에 걸쳐 롤러, 스퀴지(squeegee), 또는 블레이드를 통과시키는 단계를 포함한 다양한 방법들에 의해 달성될 수 있다. 실시예에서, 패시베이션 층을 도포하는 것은 슬릿 코팅(slit coating) 또는 롤러 코팅을 포함한다.
복수의 마이크로 LED 디바이스들은 이송 헤드들의 어레이로 캐리어 기판으로부터 픽업되고, 뱅크 층에 형성된 해당 복수의 반사 뱅크 구조체들 내에 위치되며, 이송 헤드들로부터 해제될 수 있다. 패시베이션 층은 뱅크 층 위에, 그리고 복수의 반사 뱅크 구조체들 내의 복수의 마이크로 LED 디바이스들 주위에 측 방향으로 도포될 수 있다. 패시베이션 층은 그 후에, 마이크로 LED 디바이스 각각의 상부 표면 및 전도성 라인의 상부 표면이 패시베이션 층에 의해 덮여지지 않고 마이크로 LED 디바이스 각각의 일부 및 전도성 라인이 패시베이션 층을 에칭한 이후에 패시베이션 층의 상부 표면 위에 돌출되도록, 에칭될 수 있다.
실시예에서, 발광 디바이스를 통합시키는 방법은 뱅크 층 및 뱅크 층 내의 반사 뱅크 구조체 위에 패시베이션 층을 도포하는 단계를 포함하고, 뱅크 층의 꼭대기에 있는 전도성 라인은 반사 구조체보다 위에 위치된다. 마이크로 LED 디바이스는 이송 헤드로 캐리어 기판으로부터 픽업되고, 패시베이션 층을 통해 마이크로 LED 디바이스를 펀칭시킴으로써(punching), 반사 뱅크 구조체 내에 위치되며, 이송 헤드로부터 해제된다. 패시베이션 층은, 예를 들어 UV 경화에 의해 경화된다. 패시베이션 층은, 마이크로 LED 디바이스의 상부 표면 및 전도성 라인의 상부 표면이 패시베이션 층에 의해 덮여지지 않고 마이크로 LED 디바이스의 일부 및 전도성 라인이 패시베이션 층을 에칭한 이후에 패시베이션 층의 상부 표면 위에 돌출되도록, 에칭된다. 실시예에서, 마이크로 LED 디바이스의 일부 및 전도성 라인은 패시베이션 층을 에칭하기 전에 패시베이션 층의 상부 표면 위에 돌출되고, 패시베이션 층의 잔여물들은 에칭 전에 마이크로 LED 디바이스 또는 전도성 라인의 상부 표면을 덮는다. 실시예에서, 패시베이션 층을 에칭하는 것은 잔여물들을 제거한다. 몇몇 실시예들에서, 패시베이션 층은 패시베이션 층이 덮는 전체 영역에 걸쳐 패시베이션 층의 실질적으로 평평한 상부 표면을 제공하기 위해, 패시베이션 층 도포 이후 또는 도포 동안 레벨링된다. 레벨링은 패시베이션 층에 걸쳐 롤러, 스퀴지, 또는 블레이드를 통과시키는 단계를 포함한 다양한 방법들에 의해 달성될 수 있다. 실시예에서, 패시베이션 층을 도포하는 것은 슬릿 코팅 또는 롤러 코팅을 포함한다.
도 1a는 본 발명의 실시예에 따른, 액티브 매트릭스 디스플레이 패널의 상면도 예시이다.
도 1b는 본 발명의 실시예에 따른, 라인들(X-X 및 Y-Y)을 따라 절취된 도 1a의 액티브 매트릭스 디스플레이 패널의 측면도 예시이다.
도 1c는 본 발명의 실시예에 따른, 라인들(X-X 및 Y-Y)을 따라 절취된 도 1a의 액티브 매트릭스 디스플레이 패널의 측면도 예시이다.
도 1d는 본 발명의 실시예에 따른, 라인들(X-X 및 Y-Y)을 따라 절취된 도 1a의 액티브 매트릭스 디스플레이 패널의 측면도 예시이다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른, 복수의 마이크로 LED 디바이스들을 복수의 반사 뱅크 구조체들로 이송시키는 방법을 예시한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른, 컬러 방출 스펙트럼들이 서로 다른 마이크로 LED 디바이스들의 어레이를 이송시키는 시퀀스에 대한 상면도 예시들이다.
도 4a는 본 발명의 실시예에 따른, 반사 뱅크 구조체 내의 리던던트(redundant) 쌍의 마이크로 LED 디바이스들의 사시도 예시이다.
도 4b는 본 발명의 실시예에 따른, 반사 뱅크 구조체 내의 리던던트 쌍의 마이크로 LED 디바이스들 및 리페어 부위(repair site)의 사시도 예시이다.
도 5a는 본 발명의 실시예에 따른, 반사 뱅크 구조체로의 한 쌍의 마이크로 LED 디바이스들의 이송 이후에, 라인들(X-X 및 Y-Y)을 따라 절취된 도 3f의 액티브 매트릭스 디스플레이 패널의 측면도 예시이다.
도 5b는 본 발명의 실시예에 따른, 뱅크 층 위에서의 패시베이션 층의 도포 이후에, 라인들(X-X 및 Y-Y)을 따라 절취된 도 1a의 액티브 매트릭스 디스플레이 패널의 측면도 예시이다.
도 5c는 본 발명의 실시예에 따른, 한 쌍의 마이크로 LED 디바이스들의 이송 및 뱅크 층 위에서의 패시베이션 층의 도포 이후에, 라인들(X-X 및 Y-Y)을 따라 절취된 도 3f의 액티브 매트릭스 디스플레이 패널의 측면도 예시이다.
도 6a는 본 발명의 실시예에 따른, 마이크로 LED 디바이스들의 일부 및 뱅크 층의 꼭대기에 있는 전도성 라인이 패시베이션 층의 상부 표면 위에 돌출되도록, 패시베이션 층의 도포 및 레벨링을 하는 개략적인 예시이다.
도 6b는 본 발명의 실시예에 따른, 마이크로 LED 디바이스들의 일부 및 뱅크 층의 꼭대기에 있는 전도성 라인이 패시베이션 층의 상부 표면 위에 돌출되도록, 패시베이션 층의 도포 및 레벨링을 하는 개략적인 예시이다.
도 6c는 본 발명의 실시예에 따른, 마이크로 LED 디바이스들 및 뱅크 층의 꼭대기에 있는 전도성 라인 위에서의 패시베이션 층의 도포 및 레벨링의 개략적인 예시이다.
도 7a 및 도 7b는 본 발명의 실시예에 따른, 마이크로 LED 디바이스들 및 뱅크 층의 꼭대기에 있는 전도성 라인으로부터 패시베이션 층 잔여물들을 에칭하는 측면도 예시들이다.
도 8a 및 도 8b는 본 발명의 실시예에 따른, 마이크로 LED 디바이스들의 일부 및 뱅크 층의 꼭대기에 있는 전도성 라인이 패시베이션 층의 상부 표면 위에 돌출되도록, 패시베이션 층을 에칭하는 측면도 예시들이다.
도 9는 본 발명의 실시예에 따른, 상부 전극 층의 형성 이후에, 라인들(X-X 및 Y-Y)을 따라 절취된 도 3f의 액티브 매트릭스 디스플레이 패널의 측면도 예시이다.
도 10은 본 발명의 실시예에 따른, 커버 층의 형성 이후에, 라인들(X-X 및 Y-Y)을 따라 절취된 도 3f의 액티브 매트릭스 디스플레이 패널의 측면도 예시이다.
도 11은 본 발명의 실시예에 따른, 댐(dam) 구조체 없이 라인들(X-X 및 Y-Y)을 따라 절취된 도 3f의 액티브 매트릭스 디스플레이 패널의 측면도 예시이다.
도 12a는 본 발명의 실시예에 따른, 서브픽셀들 사이의 블랙 매트릭스 재료의 형성 이후에, 라인들(X-X 및 Y-Y)을 따라 절취된 도 3f의 액티브 매트릭스 디스플레이 패널의 상면도 예시이다.
도 12b는 본 발명의 실시예에 따른, 디스플레이 패널 기판 위에서 커버 판을 형성하기 이전의 블랙 매트릭스 재료의 도포의 개략적인 측면도 예시이다.
도 12c는 본 발명의 실시예에 따른, 디스플레이 패널 기판 위에서 커버 판을 갖는 블랙 매트릭스 재료의 도포의 개략적인 측면도 예시이다.
도 13a는 본 발명의 실시예에 따른, 다양한 구성들을 포함한 마이크로 LED 디바이스들의 어레이 위에 형성된 상부 전극 층의 개략적인 상면도 예시이다.
도 13b는 본 발명의 실시예에 따른, 다양한 구성들을 포함한 마이크로 LED 디바이스들의 어레이 위에 형성된 복수의 별개의 상부 전극 층들의 개략적인 상면도 예시이다.
도 13c는 본 발명의 실시예에 따른, 다양한 구성들을 포함한 마이크로 LED 디바이스들의 어레이 위에 형성된 복수의 별개의 상부 전극 층들의 개략적인 상면도 예시이다.
도 14는 본 발명의 실시예에 따른, 스크라이빙(scribing)된 상부 전극 층의 개략적인 상면도 예시이다.
도 15는 본 발명의 실시예에 따른, 디스플레이 시스템의 개략적인 예시이다.
도 16은 본 발명의 실시예에 따른, 조명 시스템의 개략적인 예시이다.
본 발명의 실시예들은 복수의 마이크로 LED 디바이스들을 발광 디바이스의 해당 복수의 반사 뱅크 구조체들에 통합시키는 구조체들 및 방법들을 기술한다. 몇몇 실시예들에서, 마이크로 LED 디바이스들은 수직 마이크로 LED 디바이스들이다. 복수의 반사 뱅크 구조체들은 뱅크 층 내에 형성되고, 해당 복수의 마이크로 LED 디바이스들은 복수의 반사 뱅크 구조체들 내에 장착된다. 패시베이션 층은, 마이크로 LED 디바이스들 각각의 일부 및 뱅크 층의 꼭대기에 있는 전도성 라인이 패시베이션 층의 상부 표면 위에 돌출되도록, 해당 복수의 반사 뱅크 구조체들 내의 복수의 마이크로 LED 디바이스들 주위에 측 방향으로 있다. 전도성 라인은 댐 구조체의 부분으로서 반사 뱅크 구조체들보다 위에 위치될 수 있다. 패시베이션 층은 마이크로 LED 디바이스들에 연결된 하나 이상의 상부 전극 층들로부터, 마이크로 LED 디바이스들에 연결된 하부 전극들 또는 반사 뱅크 구조체들을 전기적으로 절연시킬 수 있다. 패시베이션 층은 추가적으로 상부 또는 하부 전극 층들로부터, 하나 이상의 양자 우물 층들을 포함한 수직 마이크로 LED 디바이스들의 측벽들을 전기적으로 절연시킬 수 있다. 패시베이션 층은 반사 뱅크 구조체들 내에 마이크로 LED 디바이스들을 장착한 이후에, 반사 뱅크 구조체들 위에, 그리고 마이크로 LED 디바이스들 주위에 측 방향으로 형성될 수 있거나, 또는 대안으로 패시베이션 층은 반사 뱅크 구조체들 위에 형성되어 - 그 다음에 마이크로 LED 디바이스들은 패시베이션 층을 통해 펀칭됨 -, 마이크로 LED 디바이스들을 반사 뱅크 구조체들 내에 장착시킬 수 있다. 마이크로 LED 디바이스들의 이송 및 패시베이션 층의 도포 다음에, 패시베이션 층은 마이크로 LED 디바이스들을 확보하기 위해 에칭될 수 있으며, 하나 이상의 전도성 라인들은 패시베이션 층에 의해 덮여지지 않는다. 몇몇 실시예들에서, 마이크로 LED 디바이스들 및 하나 이상의 전도성 라인들은 에칭 전 및 후에 패시베이션 층의 상부 표면 위에 돌출된다. 그러한 실시예들에서, 에칭은, 임의의 패시베이션 층 잔여물들이 마이크로 LED 디바이스들의 상부 표면 및 하나 이상의 전도성 라인들로부터 제거되는 것을 확보하는데 사용될 수 있다. 다른 실시예들에서, 에칭은, 에칭 이후에, 마이크로 LED 디바이스들 및 하나 이상의 전도성 라인들이 패시베이션 층의 상부 표면 위에 돌출되도록 두께를 감소시킨다. 하나 이상의 상부 전극 층들은 그 후 패시베이션 층의 상부 표면 위에 돌출된 마이크로 LED 디바이스들의 부분들을, 패시베이션 층의 상부 표면 위에 돌출된 하나 이상의 전도성 라인들에 전기적으로 연결시키기 위해 형성될 수 있다.
일 양태에서, 통합 구조체들 및 방법들은, 전도성 라인들이 반사 뱅크 구조체들, 및 형성된 패시베이션 층 위로 올라간 하나 이상의 패시베이션 층 댐 구조체들을 포함한다. 댐 구조체들은 뱅크 층을 형성하는데 사용된 다양한 재료들 그 예로서 절연 재료로 형성될 수 있거나, 또는 대안으로 댐 구조체들은 전도성 라인들 그 자체일 수 있다. 이러한 방식으로, 패시베이션 층은 반사 뱅크 구조체 및 전도성 라인들 위에 도포되어 레벨링될 수 있고, 그 결과 마이크로 LED 디바이스들 및 전도성 라인들은 패시베이션 층의 상부 표면 위에 돌출된다.
또 다른 양태에서, 하나 이상의 댐 구조체들은 또한 패시베이션 층의 상부 표면의 기준 높이를 설정하는 레벨링 기준으로서 기능할 수 있다. 이러한 방식으로, 레벨러 그 예로서 롤러, 스퀴지, 또는 블레이드는 패시베이션 층 재료의 도포기를 따를 수 있다. 패시베이션 층의 상부 표면의 높이는 댐 구조체들의 검출된 높이에 기반하여 조정될 수 있고, 그 결과 마이크로 LED 디바이스들의 일부 및 전도성 라인들은 패시베이션 층의 상부 표면 위에 돌출된다.
이러한 방식들로, 본 발명의 실시예들에 따른 통합 구조체들 및 방법들은 패시베이션 및 마이크로 LED 디바이스들의 전기 연결을 허용할 수 있고, 이때에는 증착 및 패턴 기법들의 수가 감소된다.
본 명세서에 사용되는 바와 같이, 용어들 "마이크로" 디바이스 또는 "마이크로" LED 구조체는 본 발명의 실시예들에 따른 소정의 디바이스들 또는 구조체들의 서술적인 크기를 지칭할 수 있다. 본 명세서에 사용되는 바와 같이, 용어들 "마이크로" 디바이스들 또는 구조체들은 1 내지 100 μm의 스케일을 지칭하도록 의미된다. 예를 들어, 각각의 마이크로 LED 디바이스는 1 내지 100 μm의 최대 폭을 가질 수 있고, 이때 마이크로 LED 디바이스들이 작을수록 파워도 적게 소비한다. 몇몇 실시예들에서, 마이크로 LED 디바이스들은 20 μm, 10 μm, 또는 5 μm의 최대 폭을 가질 수 있다. 몇몇 실시예들에서, 마이크로 LED 디바이스들은 20 μm, 10 μm, 또는 5 μm 미만의 최대 높이를 가진다. 본 발명의 실시예들에 따른 마이크로 LED 디바이스들의 통합은 웨이퍼-기반 LED 디바이스들의 성능, 효율 및 신뢰성을, 조명 및 디스플레이 적용들 둘 다에 대해 박막 전자기기들의 고 수율, 저 비용, 혼합 재료들과 조합시키는데 사용될 수 있다. 본 발명의 몇몇 실시예들로 활용될 수 있는 예시적인 마이크로 LED 디바이스들은 미국 특허 제8,426,227호, 미국 공보 제2013/0126081호, 미국 특허 출원 제13/458,932호, 미국 특허 출원 제13/711,554호, 및 미국 특허 출원 제13/749,647호에 기술된다. 본 발명의 실시예들에 따른 발광 디바이스들은 발광에서 고 효율적이며, 매우 적은 파워(예컨대, 10 인치 대각선의 LCD 또는 OLED 디스플레이가 5 내지 10 와트인 것에 비해 10 인치 대각선의 디스플레이는 250 mW임)를 소비하여, 마이크로 LED 디바이스들이 통합된 예시적인 디스플레이 또는 조명 적용의 파워 소비의 감소를 가능하게 할 수 있다.
본 명세서에서 사용되는 바와 같이, 용어들 "~에 걸치는", "~ 위에 있는", "~ 에", "~ 사이에 있는" 및 "~ 상에 있는"는 다른 층들에 대한 하나의 층들의 상대 위치를 지칭할 수 있다. 또 다른 층 "에 걸치는", "위에 있는" 또는 "상에 있는", 또는 또 다른 층 "에" 또는 "에 접촉되어" 접합되는 하나의 층은 다른 층과 직접 접촉할 수 있거나, 또는 하나 이상의 개재 층들을 가질 수 있다. 층들 "사이의" 하나의 층은 그러한 층들과 직접 접촉할 수 있거나, 하나 이상의 개재 층들을 가질 수 있다.
다양한 실시예들에서, 기술내용은 도면들을 참조하여 이루어진다. 그러나, 소정의 실시예들은 이러한 특정 세부사항들 중 하나 이상 없이, 또는 다른 공지된 방법들 및 구성들과 조합하여 실시될 수 있다. 다음의 기술내용에서, 본 발명의 철저한 이해를 제공하기 위해, 많은 특정 세부사항들, 그 예로서 특정 구성들, 치수들, 및 프로세스들, 기타 등등이 설명된다. 다른 사례들에서, 잘-알려진 반도체 프로세스들 및 제조 기법들은 본 발명을 불필요하게 모호하지 않기 위하여, 특히 상세하게 기술되지는 않는다. 본 명세서 전반에 걸쳐 "일 실시예"에 대한 언급은 실시예와 관련되어 기술된 특정 특징, 구조, 구성 또는 특성이 본 발명의 적어도 하나의 실시예에 포함됨을 의미한다. 이로써, 본 명세서 전반에 걸쳐 다양한 곳에서의 어구 "일 실시예에서"의 출현들은 반드시 본 발명의 동일한 실시예를 지칭하지는 않는다. 더욱이, 특정 특징들, 구조들, 구성들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다.
이제, 도 1a 내지 도 1d를 참조하면, 액티브 매트릭스 디스플레이 패널(100)의 개략적인 상부 및 측면도 예시들이 본 발명의 실시예들에 따라 제공된다. 그러한 실시예들에서, 밑에 있는 TFT 기판(102)은 작동 회로(예컨대 T1, T2)를 포함한 통상적인 AMOLED 백플레인(backplane) 내의 것과 유사할 수 있다. 도 1a를 참조하면, 패널(100)은 매트릭스에 배치된 픽셀들(106) 및 서브픽셀들(108)을 포함한 픽셀 영역(104), 및 서브픽셀들을 구동 및 스위칭하기 위해 각각의 서브픽셀에 연결된 작동 회로를 일반적으로 포함할 수 있다. 비-픽셀 영역은, 데이터 신호들(Vdata)이 서브픽셀들로 전송되는 것을 가능하게 하는, 각각의 서브픽셀의 데이터 라인에 연결된 데이터 구동 회로(data driver circuit)(110), 스캔 신호들(Vscan)이 서브픽셀들로 전송되는 것을 가능하게 하는, 서브픽셀들의 스캔 라인들에 연결된 스캔 구동 회로(112), 파워 신호(Vdd)를 TFT들로 전송하는 파워 서플라이 라인(114), 및 접지 신호(Vss)를 서브픽셀들의 어레이로 전송하는 접지 링(116)을 일반적으로 포함한다. 도시된 바와 같이, 데이터 구동 회로, 스캔 구동 회로, 파워 서플라이 라인, 및 접지 링 모두는, 파워 서플라이 라인(114)으로 파워를 서플라잉하는 파워 소스, 및 접지 링(116)에 전기적으로 연결된 파워 소스 접지 라인을 포함하는 가요성 회로 보드(flexible circuit board, FCB)(113)에 연결된다. 본 발명의 실시예들에 따라서, 각각의 서브픽셀들(108)은 밑에 있는 해당 TFT 회로로 개별적으로 처리될 수 있는(addressed) 반면, 균일한 접지 신호는 픽셀 영역(104)의 상부로 서플라잉된다.
이제, 도 1b 내지 도 1d를 참조하면, 개구들(131)은 작동 회로에 접촉하기 위해, 평탄화 층(122)에 형성될 수 있다. 예시적인 평탄화 재료들은 벤조사이클로부텐(benzocyclobutene, BCB) 및 아크릴을 포함한다. 작동 회로는 스위칭 트랜지스터, 구동 트랜지스터, 및 저장 캐패시터를 포함한 종래의 2T1C(2 개의 트랜지스터들, 1 개의 캐패시터) 회로들을 포함할 수 있다. 2T1C 회로가 예시적인 것으로 의미되며, 종래의 2T1C 회로의 다른 유형들의 회로 또는 변형들이 본 발명의 실시예들에 따라 고려됨은 인식되어야 한다. 예를 들어, 보다 복잡한 회로들은, 구동 트랜지스터 및 마이크로 LED 디바이스들의 프로세스 변화들, 또는 그들의 불안정성들을 보상하기 위해 사용될 수 있다. 더욱이, 본 발명의 실시예들이 TFT 기판(102)에서 상부 게이트 트랜지스터 구조들에 관하여 기술 및 예시되었지만, 본 발명의 실시예들은 또한 하부 게이트 트랜지스터 구조들의 사용을 고려한다. 마찬가지로, 본 발명의 실시예들이 상부 방출 구조에 관하여 기술 및 예시되었지만, 본 발명의 실시예들은 또한 하부, 또는 상부 및 하부 방출 구조들 둘 다의 사용을 고려한다. 추가로, 본 발명의 실시예들은 접지 타이 라인들 및 접지 링을 포함한 하이 사이드 구동 구성(high side drive configuration)에 관하여 이하에서 명확하게 기술 및 예시된다. 하이 사이드 구동 구성에서, LED는 PMOS 구동 트랜지스터의 드레인 측면 또는 NMOS 구동 트랜지스터의 소스 측면 상에 있을 수 있고, 그 결과 회로는 LED의 p-단자를 통하여 전류를 푸싱한다(pushing). 본 발명의 실시예들은 그렇제 제한되지 아니하며, 로우 사이드 구동 구성으로도 실시될 수 있고, 이러한 경우에, 접지 타이 라인들 및 접지 링은 패널에서 파워 라인이 되며, 전류는 LED의 n-단자를 통해 풀링된다(pulling).
뱅크 개구들(128)을 포함한 패턴화된 뱅크 층(126)은 평탄화 층(122) 위에 형성된다. 뱅크 층(126)은 다양한 기법들, 그 예로서 잉크 젯 프린팅, 스크린 프린팅, 라미네이션(lamination), 스핀 코팅, 분사 코팅, CVD, 및 PVD에 의해 형성될 수 있다. 뱅크 층(126)은 가시 파장에 대해 불투명, 투명, 또는 반-투명할 수 있다. 뱅크 층(126)은 다양한 절연 재료들 그 예로서, 광-한정가능한(photo-definable) 아크릴, 포토레지스트, 실리콘 산화물(SiO2), 실리콘 질화물(SiNx), 폴리(메틸 메타크릴레이트, methyl methacrylate)(PMMA), 벤조사이클로부텐(benzocyclobutene, BCB), 폴리이미드, 아크릴레이트, 에폭시 및 폴리에스테르로 형성될 수 있으나, 이에 제한되는 것은 아니다. 실시예에서, 뱅크 플레이어는 불투명한 재료 그 예로서 블랙 매트릭스 재료로 형성된다. 예시적인 절연 블랙 매트릭스 재료들은 유기 수지들, 유리 페이스트들 및 흑색 안료를 포함한 수지들 또는 페이스트들, 금속성 입자들 그 예로서 니켈, 알루미늄, 몰리브덴, 및 그의 합금들, 금속 산화물 입자들(예컨대 크롬 산화물), 또는 금속 질화물 입자들(예컨대 크롬 질화물)을 포함한다.
본 발명의 실시예들에 따라서, 다음 도면들에 관하여 기술된 뱅크 층(126)의 두께 및 뱅크 개구들(128)의 폭은 개구 내에 장착될 마이크로 LED 디바이스들의 높이, 마이크로 LED 디바이스들을 이송시키는 이송 헤드들의 높이, 및 디스플레이 패널의 해상도에 의존할 수 있다. 실시예에서, 디스플레이 패널의 해상도, 픽셀 밀도, 및 서브픽셀 밀도는 뱅크 개구들(128)의 폭을 요구할(account for) 수 있다. 40 PPI(pixels per inch) 및 211 μm 서브픽셀 피치(pitch)를 갖는 예시적인 55 인치 텔레비전에 대해, 뱅크 개구들(128)의 폭은 뱅크 개구들(128) 사이의 예시적인 5 μm 폭의 주변 뱅크 구조체를 요구하기 위해, 수 마이크론 내지 206 μm 정도(anywhere)일 수 있다. 440 PPI 및 19 μm 서브픽셀 피치를 갖는 예시적인 디스플레이 패널에 대해, 뱅크 개구들(128)의 폭은 예시적인 5 ㎛ 폭의 주변 뱅크 구조체를 요구하기 위해 수 마이크론 내지 14 μm 정도일 수 있다. 뱅크 구조체의 폭(즉 뱅크 개구들(128) 사이)은, 구조체가 요구된 프로세스들을 지지하며 요구된 PPI에 대해 변화할 수 있는(scalable) 한, 임의의 적합한 크기일 수 있다.
표 1은 1920×1080p 및 2560×1600 해상도들을 갖는 다양한 적색-녹색-청색(RGB) 디스플레이들을 위한, 본 발명의 실시예들에 따른 예시적인 구현예들의 리스트를 제공한다. 예시적인 실시예들에서, 40 PPI 픽셀 밀도는 55 인치 1920 × 1080p 해상도 텔레비전에 대응할 수 있으며, 326 및 440 PPI 픽셀 밀도는 RETINA (RTM) 디스플레이를 갖는 핸드헬드 디바이스에 대응할 수 있다. 본 발명의 실시예들이 RGB 컬러 스킴들, 또는 1920×1080p 또는 2560×1600 해상도들에 제한되지 않으며, 특정 해상도 및 RGB 컬러 스킴이 단지 예시적인 목적들을 위한 것임은 인식되어야 한다.
[표 1]
Figure 112017025739558-pat00001
본 발명의 실시예들에 따라서, 뱅크 층(126)의 두께는 뱅크 구조체가 기능을 하기 위해 너무 두껍지 않도록 한다. 두께는 마이크로 LED 디바이스 높이 및 미리결정된 시야각에 의해 결정될 수 있다. 예를 들어, 뱅크 개구들(128)의 측벽들이 평탄화 층(122)과 각을 이루는 경우에, 보다 얕은 각도들은 시스템의 보다 넓은 시야각과 연관될 수 있다. 실시예에서, 뱅크 층(126)의 예시적인 두께들은 1 μm 내지 50 μm일 수 있다. 실시예에서, 뱅크 층(126)의 두께는 마이크로 LED 디바이스들(400)의 5 μm의 두께 내에 있다. 실시예에서, 이송될 마이크로 LED 디바이스들(400)은 뱅크 층 두께보다 높다.
본 발명의 실시예들에 따라서, 댐 구조체(147)는 패턴화된 뱅크 층(126)의 꼭대기에서 형성된다. 댐 구조체(147)는 패턴화된 뱅크 층(126)을 형성하는데 사용된 동일 층으로 형성될 수 있거나, 또는 별개의 층으로 형성될 수 있다. 도 1b에 예시된 실시예에서, 댐 구조체(147)는 뱅크 층(126)의 꼭대기에 형성되는 패턴화된 댐 층(127)을 포함한다. 댐 층(127)은 뱅크 층(126)과 동일한 재료로 형성될 수 있다. 대안으로, 댐 층(127)은 전기적으로 전도성일 수 있다. 본 발명의 실시예들에 따라서, 댐 층은 도 5b에 관하여 더 기술되는 패시베이션 층(210)을 수용하기에 충분한 높이로 패턴화된 뱅크 층(126)보다 위에 위치된다. 실시예에서, 댐 층(127)은 두께가 0.5 μm 내지 5 μm이거나, 또는 보다 구체적으로 두께가 1 μm 내지 2 μm이지만, 다른 두께들도 가능하다.
몇몇 실시예들에서, 그 후 패턴화된 전도성 층은 패턴화된 뱅크 층(126) 및 댐 층(127) 위에 형성된다. 일 실시예에서, 패턴화된 전도성 층은, 뱅크 개구들(128) 내에 형성되고 작동 회로와 전기적으로 접촉되는 반사 뱅크 구조체(142)를 포함한다. 예를 들어, 반사 뱅크 구조체(142)는 각각의 서브픽셀에 대해 형성될 수 있고, 각각의 반사 뱅크 구조체는 하부 전극으로서 기능을 하고, 기판 내의 작동 회로로부터 독립적으로 처리될 수 있다. 이에 따라서, 서브픽셀의 하나의 반사 뱅크 구조체에 접합된 모든 마이크로 LED 디바이스들은 함께 처리된다. 패턴화된 전도성 층은 또한 도 1b에 예시된 바와 같이, 접지 타이 라인들(144) 및/또는 접지 링(116)을 옵션으로 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 용어 접지 "링"은 원형 패턴, 또는 물체를 완전하게 둘러싼 패턴을 요구하지 않는다. 추가로, 다음의 실시예들이 3 개의 측면들 상의 픽셀 영역을 적어도 부분적으로 둘러싸는 접지 링(116)의 형태를 한 접지 라인에 관하여 기술 및 예시되지만, 본 발명의 실시예들이 또한 픽셀 영역의 1 개의 측면(예컨대, 좌측, 우측, 하부, 상부) 또는 2 개의 측면들(좌측, 우측, 하부, 상부 중 2 개의 조합)을 따라 이어지는 접지 라인으로 실시될 수 있음은 인식되어야 한다. 이에 따라서, 다음의 기술내용에서, 접지 링에 대한 참조 및 예시가, 시스템 요건들이 허가되는 접지 라인으로 잠재적으로 대체될 수 있음은 인식되어야 한다.
예시된 실시예들에서, 접지 타이 라인들(144)의 배치는 디스플레이 패널(100)의 픽셀 영역(104) 내의 뱅크 개구들(128) 사이에서 이어질 수 있다. 접지 타이 라인들(144)은 또한 댐 구조체(147)의 일부를 형성할 수 있고, 반사 뱅크 구조체(142)보다 위에 위치될 수 있다. 도 1b에 예시된 실시예에서, 댐 층(127) 및 접지 타이 라인(144)을 포함한 댐 구조체(147)는 픽셀 영역(104) 내의 뱅크 개구들(128) 사이에서 이어진다. 이제, 도 1c를 참조하면, 실시예에서, 복수의 개구들(149)은 복수의 접지 타이 라인들(144)을 노출시키기 위해, 댐 층(127), 그리고 옵션으로 뱅크 층(126) 및 평탄화 층(126)에 형성된다. 예를 들어, 접지 타이 라인들(144) 및 접지 링(116)은 작동 회로의 형성 동안 형성될 수 있거나, 또는 기판(102) 내의 작동 회로와 접촉될 수 있다. 개구들(149)의 수는 뱅크 개구들(128)의 열들(상부 내지 하부)의 수에 대해 1:1 연관성을 가질 수 있거나 가질 수 없다. 예를 들어, 도 1a에 예시된 실시예에서, 접지 타이 개구(149)는 뱅크 개구들(128)의 열 각각에 대해 형성되지만, 그러나, 이는 요구되지 아니하며, 접지 타이 개구들(149)의 수는 뱅크 개구들(128)의 열들의 수보다 많거나 적을 수 있다. 마찬가지로, 접지 타이 라인들(144)의 수는 뱅크 개구들의 행들(좌측 내지 우측)의 수에 대해 1:1 연관성을 가질 수 있거나 가질 수 없다. 예를 들어, 예시된 실시예에서, 접지 타이 라인(144)은 뱅크 개구들(128)의 2 개의 행들마다 형성되지만, 그러나 이는 요구되지 아니하며, 접지 타이 라인들(144)의 수는 뱅크 개구들(128)의 행들의 수(n)에 대해 1:1 연관성, 또는 임의의 1:n 연관성을 가질 수 있다. 다른 실시예들에서, 접지 타이 라인들은 열-방식 방향(column-wise direction) 및 행-방식 방향(row-wise direction) 둘 다로 이어질 수 있다.
도 1b에 예시된 실시예에서, 반사 뱅크 구조체들(142), 접지 타이 라인들(144), 및 접지 링(116)은 동일한 전도성 층으로 형성될 수 있다. 도 1c에 예시된 실시예에서, 반사 뱅크 구조체들(142) 및 비아 접점들(145)은 동일한 전도성 층으로 형성될 수 있다. 도 1c에 예시된 바와 같이, 댐 구조체(147)는 댐 층(127), 및 댐 층(127)의 꼭대기 상의 비아 접점(145)을 포함할 수 있고, 이때에 비아 접점(145)은 반사 뱅크 구조체(142)보다 위에 위치된다. 패턴화된 전도성 층은 많은 전도성 반사 재료들로 형성될 수 있으며, 하나의 층을 초과하여 포함할 수 있다. 실시예에서, 패턴화된 전도성 층은 금속성 막 그 예로서 알루미늄, 몰리브덴, 티타늄, 티타늄-텅스텐, 은, 또는 금, 또는 그의 합금들을 포함한다. 패턴화된 전도성 층은 전도성 재료 그 예로서 무정형 실리콘, 투명 전도성 산화물(transparent conductive oxides, TCO) 그 예로서 인듐-주석-산화물(indium-tin-oxide, ITO) 및 인듐-아연-산화물(indium-zinc-oxide, IZO), 탄소 나노튜브 막(carbon nanotube film), 또는 투명 전도성 폴리머, 그 예로서 폴리(3,4-에틸렌다이옥시티오펜(ethylenedioxythiophene))(PEDOT), 폴리아닐린(polyaniline), 폴리아세틸렌(polyacetylene), 폴리피롤(polypyrrole), 및 폴리티오펜(polythiophene)을 포함할 수 있다. 실시예에서, 패턴화된 전도성 층은 전도성 재료 및 반사 전도성 재료의 스택을 포함한다. 실시예에서, 패턴화된 전도성 층은 상부 및 하부 층들, 및 반사 중간 층을 포함한 3-층 스택을 포함하고, 이때, 상부 및 하부 층들 중 하나 또는 둘 다는 투명하다. 실시예에서, 패턴화된 전도성 층은 전도성 산화물-반사 금속-전도성 산화물의 3-층 스택을 포함한다. 전도성 산화물 층들은 투명할 수 있다. 예를 들어, 패턴화된 전도성 층은 ITO-은-ITO 층 스택을 포함할 수 있다. 그러한 구성에서, 상부 및 하부 ITO 층들은 반사 금속(은) 층의 확산 및/또는 산화를 방지할 수 있다. 실시예에서, 패턴화된 전도성 층은 Ti-Al-Ti 스택, 또는 Mo-Al-Mo-ITO 스택을 포함한다. 실시예에서, 패턴화된 전도성 층은 ITO-Ti-Al-Ti-ITO 스택을 포함한다. 실시예에서, 패턴화된 전도성 층은 두께가 1 μm 이하이다. 패턴화된 전도성 층은 적합한 기법 그 예로서, PVD를 사용하여 증착될 수 있지만, 이에 제한되는 것은 아니다.
접지 타이 라인들(144) 및/또는 접지 링(116)은 또한 반사 뱅크 구조체(142)와는 다른 전도성 층으로 형성될 수 있다. 이제, 도 1d를 참조하면, 실시예에서, 접지 타이 라인(144)은 댐 구조체(147)이다. 그러한 실시예에서, 접지 타이 라인(144)은 반사 뱅크 구조체(142), 및 접지 라인(116)과는 별개로 형성될 수 있다. 예시된 바와 같이, 접지 타이 라인(144)은 반사 뱅크 구조체(142)보다 두껍고, 반사 뱅크 구조체(142)보다 위에 위치됨으로써, 형성될 패시베이션 층에 대해 댐 구조체로서 기능을 한다. 도 1d에 예시된 실시예에서, 접지 타이 라인(144)은 댐 층(127)에 관하여 상술된 바와 같이, 댐 구조체로서 기능을 하기 위해 임의의 적합한 두께, 그 예로서 1 μm 내지 5 μm일 수 있다.
도 1a 내지 도 1d에 예시된 실시예들을 여전하게 참조하면, 하나 이상의 접합 층들(140)은 마이크로 LED 디바이스들의 접합을 용이하게 하기 위해 반사 뱅크 구조체(142) 상에 형성될 수 있다. 예시된 특정 실시예에서, 2 개의 접합 층들(140)은 한 쌍의 마이크로 LED 디바이스들을 접합시키기 위해 예시된다. 실시예에서, 접합 층(140)은 미국 특허 출원 제13/749,647호에 기술된 바와 같이, 접합 메커니즘들 그 예로서 공융(eutectic) 합금 접합, 일시적인 액상 접합(transient liquid phase bonding), 또는 고상 확산 접합(solid state diffusion bonding)을 통하여 (여전하게 위치될) 마이크로 LED 디바이스 상의 접합 층과의 상호 확산(inter-diffused with)될 그의 능력을 위해 선택된다. 실시예에서, 접합 층(140)은 250℃ 이하의 용융 온도를 가진다. 예를 들어, 접합 층(140)은 솔더(solder) 재료 그 예로서 주석(232℃) 또는 인듐(156.7℃), 또는 그의 합금들을 포함할 수 있다. 접합 층(140)은 또한 포스트(post) 형상을 할 수 있다. 본 발명의 몇몇 실시예들에 따라서, 보다 높은 접합 층들(140)은 시스템 구성요소 레벨링, 그 예로서 마이크로 LED 디바이스 이송 동작 동안 TFT 기판과의 마이크로 LED 디바이스들의 어레이의 평면성(planarity)을 위하여, 그리고 접합 동안, 그 예로서 공융 합금 접합 및 일시적인 액상 접합 동안, 액화된 접합 층들이 표면 위에서 퍼져 있을 시에 그들의 높이 변화로 인한, 마이크로 LED 디바이스들의 높이 변화들을 위하여 추가의 자유도를 제공할 수 있다. 접합 층들(140)의 폭은, 마이크로 LED 디바이스들의 측벽들 주위의 접합 층들(140)의 위킹(wicking) 및 양자 우물 구조들 단락을 방지하기 위해, 마이크로 LED 디바이스들의 하부 표면의 폭보다 작을 수 있다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른, 복수의 마이크로 LED 디바이스들을 복수의 반사 뱅크 구조체들로 이송시키는 방법을 예시한다. 도 2a를 참조하면, 이송 헤드 기판(300)에 의해 지지된 이송 헤드들(302)의 어레이는 캐리어 기판(200) 상에 지지된 마이크로 LED 디바이스들(400)의 어레이 위에 위치된다. 히터 및 열 분배 판(heat distribution plate)은 이송 헤드 기판(300)에 옵션으로 부착될 수 있다. 히터 및 열 분배 판은 캐리어 기판(200)에 옵션으로 부착될 수 있다. 마이크로 LED 디바이스들(400)의 어레이는 도 2b에 예시된 바와 같이, 이송 헤드들(302)의 어레이와 접촉되며, 도 2c에 예시된 바와 같이 캐리어 기판(200)으로부터 픽업된다. 실시예에서, 마이크로 LED 디바이스들(400)의 어레이는 정전 원리들에 따라 동작하는 이송 헤드들(302) - 즉, 그들은 정전 이송 헤드들임 -의 어레이로 픽업된다.
이송 헤드들의 어레이로 픽업된 마이크로 LED 디바이스들의 수는 이송 헤드들의 피치와 일치하거나 일치하지 않을 수 있다. 예시적인 실시예에서, 58 μm의 피치로 분리된 이송 헤드들의 어레이는 대략 6.44 μm의 피치를 갖는 마이크로 LED 디바이스들의 어레이를 픽업한다. 이러한 방식으로, 이송 헤드들은 백플레인로의 이송을 위하여 매 아홉 번째 마이크로 LED 디바이스를 픽업한다. 그러나, 치수들이 예시적이며, 본 발명의 실시예들이 그렇게 제한되지 않음을 이해하여야 한다.
여전하게 도 2c를 참조하면, 예시적인 마이크로 LED 디바이스(400)의 확대 예시가 제공된다. 예시된 특정 실시예에서, 마이크로 LED 디바이스들(400)은 하부 접점(404)과 상부 접점(402) 사이의 마이크로 p-n 다이오드를 포함한다. 실시예에서, 마이크로 p-n 다이오드는 두께가 몇 마이크로, 그 예로서 30 μm 이하, 또는 심지어 5 μm 이하이고, 이때 상부 및 하부 접점들(404, 402)은 두께가 0.1 μm 내지 2 μm이다. 마이크로 p-n 다이오드는 n-도핑된 층(409), p-도핑된 층(405), 및 n-도핑된 층과 p-도핑된 층 사이의 하나 이상의 양자 우물 층들(416)을 포함할 수 있다. 도 2c에 예시된 특정 실시예에서, n-도핑된 층(409)은 p-도핑된 층(405) 위에 있는 것으로 예시된다. 대안으로, p-도핑된 층(405)은 n-도핑된 층(409) 위에 있을 수 있다. 마이크로 LED 디바이스들(400)은 직선형 또는 테이퍼링(tapering) 측벽들(406)을 가질 수 있다(상부로부터 하부까지). 상부 및 하부 접점들(402, 404)은 하나 이상의 층들을 포함할 수 있고, 금속들, 전도성 산화물들, 및 전도성 폴리머들을 포함한 다양한 전기 전도성 재료들로 형성될 수 있다. 상부 및 하부 접점들(402, 404)은 가시 파장 스펙트럼(예컨대 380 nm 내지 750 nm)에 대해 투명하거나 반-투명하거나, 또는 불투명할 수 있다. 상부 및 하부 접점들(402, 404)은 반사 층, 그 예로서 은 층을 옵션으로 포함할 수 있다. 실시예에서, 컨포멀(conformal) 유전체 장벽 층(407)은 양자 우물(416)을 전기적으로 패시베이팅하기 위해 p-n 다이오드의 측벽들(406)을 따라, 그리고 옵션으로 마이크로 p-n 다이오드의 상부 또는 하부 표면을 따라 옵션으로 형성될 수 있다. 컨포멀 유전체 장벽 층(407)은 p-n 다이오드보다 얇을 수 있고, 그 결과 그는 그가 형성된 p-n 다이오드의 지형학적 구조(topography)의 아웃라인을 형성한다. 예를 들어, 컨포멀 유전체 장벽 층(407)은 대략 50 내지 600 옹스트롬 두께의 산화 알루미늄일 수 있다. 접합 층(410)은 반사 뱅크 구조체(142) 또는 반사 뱅크 구조체 상의 접합 층(140)으로의 접합을 용이하게 하기 위해 마이크로 LED 디바이스(400)의 하부 접점(404) 아래에서 형성될 수 있다. 실시예에서, 접합 층(410)은 재료 그 예로서 금, 은, 몰리브덴, 알루미늄, 실리콘 또는 그의 합금을 포함한다.
도 2d는 본 발명의 실시예에 따른, TFT 기판(102) 위에서 복수의 마이크로 LED 디바이스들(400)을 홀딩하는 이송 헤드(302)의 단면 측면도 예시이다. 예시된 실시예에서, 이송 헤드(302)는 이송 헤드 기판(300)에 의해 지지된다. 상술된 바와 같이, 히터 및 열 분배 판은 이송 헤드들(302)에 열을 가하기 위해 이송 헤드 기판에 옵션으로 부착될 수 있다. 히터 및 열 분배 판은 또한, 또는 대안으로, 옵션으로, TFT 기판(102) 상의 접합 층들(140) 및/또는 마이크로 LED 디바이스들(400) 상의 옵션의 접합 층들(410)로 열을 전달하는데 사용될 수 있다. 몇몇 실시예들에 따라서, 마이크로 LED 디바이스들의 어레이의 상부 표면은 뱅크 개구들 내로의 마이크로 LED 디바이스들의 설치 동안 이송 헤드들이 블랙플레인에 의해 손상을 받는 것 또는 상기 블랙플레인에 손상을 입히는 것을 방지하기 위해, 반사 뱅크 구조체들의 상부 표면보다 높다. 더욱이, 마이크로 LED 디바이스의 상부 표면은, 패시베이션 층이 반사 뱅크 구조체 위에 형성되는 것을 허용하기에 충분한 양을 두고 반사 뱅크 구조체의 상부 표면보다 높게 위치될 수 있으면서, 마이크로 LED 디바이스는 패시베이션 층의 상부 표면 위에 돌출된다. 더욱이, 뱅크 층(126)의 꼭대기에 있는 댐 구조체들(147)의 상부 표면은 이송 프로세스에 간섭하지 않기 위해, 이송 헤드들(302)의 어레이 또는 이송 헤드들(302)을 지지하는 기판(300)에 접촉되지 않는다.
이제, 도 2e를 참조하면, TFT 기판(102)은 마이크로 LED 디바이스들(400)의 어레이와 접촉된다. 예시된 실시예에서, 마이크로 LED 디바이스들(400)의 어레이와 TFT 기판(102)을 접촉시킴은 각자의 마이크로 LED 디바이스 각각에 대한 마이크로 LED 디바이스 접합 층(410)과 접합 층(140)을 접촉시킴을 포함한다. 실시예에서, 각각의 마이크로 LED 디바이스 접합 층(410)은 해당 접합 층(140)보다 넓다. 실시예에서, 에너지는 마이크로 LED 디바이스들(400)의 어레이를 TFT 기판(102)에 접합시키기 위해, 정전 이송 헤드 조립체로부터 마이크로 LED 디바이스들(400)의 어레이를 통하여 전달된다. 예를 들어, 열 에너지는 여러 유형들의 접합 메커니즘들 그 예로서 공융 합금 접합, 일시적인 액상 접합, 및 고상 확산 접합을 용이하게 하기 위해 전달될 수 있다. 열 에너지의 전달은 또한 정전 이송 헤드 조립체로부터 압력의 가함에 의해 달성될 수 있다.
도 2f를 참조하면, 실시예에서, 에너지의 전달은 접합 층(140)을 액화시킬 수 있다. 액화된 접합 층(140)은 쿠션으로 작용하여, 접합 동안, 마이크로 디바이스들(400)의 어레이와 TFT 기판 사이의 레벨링이 고르지 못한 시스템(예컨대, 비평면 표면들)을, 그리고 마이크로 LED 디바이스들의 높이 변화들을 부분적으로 보상할 수 있다. 일시적인 액상 접합의 특정 구현예에서, 액화된 접합 층(140)은, 접합 층(140)의 주위 용융 온도보다 높은 주위 용융 온도로 금속 간의(inter-metallic) 화합물 층을 형성하기 위해, 마이크로 LED 디바이스 접합 층(410)과 함께 상호 확산을 한다. 이에 따라서, 일시적인 액상 접합은 접합 층들의 최저 액상선 온도에서 또는 상기 온도를 초과하여 달성될 수 있다. 본 발명의 몇몇 실시예들에서, 마이크로 LED 디바이스 접합 층(410)은 250℃를 초과한 용융 온도를 가진 재료, 그 예로서, 비스무트(271.4℃), 또는 350℃를 초과한 용융 온도를 가진 재료, 그 예로서, 금(1064℃), 구리(1084℃), 은(962℃), 알루미늄(660℃), 아연(419.5℃), 또는 니켈(1453℃)로 형성되며, TFT 기판 접합 층(140)은 250℃ 미만의 용융 온도, 그 예로서 주석(232℃) 또는 인듐(156.7℃)을 가진다.
이러한 방식으로, TFT 기판(102)을 지지하는 기판은 접합 층(140)의 용융 온도 미만의 온도로 가열될 수 있으며, 이송 헤드들의 어레이를 지지하는 기판은 접합 층(410)의 용융 온도 미만의 온도로 가열되지만, 접합 층(140)의 용융 온도를 초과하여 가열된다. 그러한 실시예에서, 정전 이송 헤드 조립체로부터 마이크로 LED 디바이스들(400)의 어레이를 통한 열의 전달은 차후의 등온선 응고(isothermal solidification)로 접합 층(140)의 일시적인 액상을 금속 간의 화합물로서 형성하기에 충분하다. 액상인 동안, 보다 낮은 용융 온도 재료는 표면 위에 널리 퍼질 뿐만 아니라, 보다 높은 용융 온도 재료의 고용체로 확산되거나, 또는 보다 높은 용융 온도 재료을 녹이며, 금속 간의 화합물로서 응고된다. 특정 실시예에서, 이송 헤드들의 어레이를 지지하는 기판은 180℃로 유지되고, 접합 층(410)은 금으로 형성되며, 접합 층(140)은 인듐으로 형성된다.
마이크로 LED 디바이스들(400)의 어레이를 접합시키기 위한 에너지를 TFT 기판으로 전달한 다음에, 마이크로 LED 디바이스들(400)의 어레이는 수용 기판 상으로 해제되며, 정전 이송 헤드들의 어레이는 도 2f에 예시된 바와 같이, 멀리 이동된다. 마이크로 LED 디바이스들(400)의 어레이를 해제시킴은 정전 전압원들을 턴 오프하는 것, 정전 이송 헤드 전극들에 걸친 전압을 낮추는 것, AC 전압의 파형을 변화시키는 것, 및 전압원들을 접지시키는 것을 포함한 다양한 방법들로 달성될 수 있다.
이제, 도 3a 내지 도 3f를 참조하면, 컬러 방출들이 서로 다른 마이크로 LED 디바이스들(400)의 어레이를 이송시키는 시퀀스가 본 발명의 실시예에 따라서 예시된다. 도 3a에 예시된 특정 구성에서, 제1 이송 절차는 제1 캐리어 기판으로부터 TFT 기판(102)의 반사 뱅크 구조체들(142)로 적색-방출 마이크로 LED 디바이스들(400R)의 어레이를 이송시키기 위해 완료된다. 예를 들어, 마이크로 LED 디바이스들(400R)이 적색 발광(예컨대, 620 내지 750 nm 파장)을 하도록 설계되는 경우, 마이크로 p-n 다이오드는 재료, 그 예로서 알루미늄 갈륨 비소(aluminum gallium arsenide, AlGaAs), 갈륨 비소 인화물(gallium arsenide phosphide, GaAsP), 알루미늄 갈륨 인듐 인화물(aluminum gallium indium phosphide, AlGaInP), 및 갈륨 인화물(gallium phosphide, GaP)을 포함할 수 있다. 도 3b를 참조하면, 제2 이송 절차는 적색-방출 마이크로 LED 디바이스들(400R)의 리던던트 어레이를 이송시키기 위해 완료된다. 예를 들어, 리던던트 어레이는, 제1 캐리어 기판의 동일하게 연관된 결함 영역 또는 오염 영역(예컨대, 미립자들)으로부터 제2 어레이를 이송시키는 확률을 감소시키기 위해, 서로 다른 캐리어 기판으로부터, 또는 제1 캐리어 기판의 서로 다른 영역(예컨대, 맞은편의 측면으로부터, 서로 다른 영역들은 겹쳐지지 않거나, 랜덤 선택적임)으로부터 이송될 수 있다. 이러한 방식으로, 2 개의 비연관된 영역들로부터 이송시킴으로써, 2 개의 결함이 있는 마이크로 LED 디바이스들(400)을 동일한 반사 뱅크 구조체(142)로 이송시킬 가능성, 또는 대안으로 어떠한 마이크로 LED 디바이스들(400)도 단일 반사 뱅크 구조체(142)로 이송시키지 않을 가능성을 감소시키는 것이 가능할 수 있는데, 이는 캐리어 기판의 결함이 있거나 오염된 영역에서, 마이크로 LED 디바이스들을 픽업하는 것이 가능하지 않기 때문이다. 여전히 또 다른 실시예에서, 2 개의 서로 다른 웨이퍼들로부터 리던던트 어레이를 사용함으로써, 서로 다른 웨이퍼들 상의 마이크로 LED 디바이스들의 주요 방출 파장의 기존 지식에 기반하여, 양쪽 컬러들의 혼합을 얻으며, 디스플레이의 평균 파워 소비를 튜닝하는 것이 가능할 수 있다. 예를 들어, 제1 웨이퍼가 제1 파워 소비로 630 nm의 평균 적색 방출을 가지는 것으로 공지된 반면, 제2 웨이퍼가 제2 파워 소비로 610 nm의 평균 적색 방출을 가지는 것으로 공지된 경우, 리던던시 어레이는, 평균 파워 소비 또는 번갈아 생기는 컬러 공간(color gamut)을 얻기 위해, 웨이퍼들 둘 다로부터의 마이크로 LED 디바이스들로 구성될 수 있다.
도 3c를 참조하면, 제3 이송 절차는 제2 캐리어 기판으로부터 TFT 기판(102)으로 녹색-방출 마이크로 LED 디바이스들(400G)의 어레이를 이송시키기 위해 완료된다. 예를 들어, 마이크로 LED 디바이스들(400G)이 녹색 발광(예컨대, 495 내지 570 nm 파장)을 하도록 설계되는 경우, 마이크로 p-n 다이오드는 재료 그 예로서 인듐 갈륨 질화물(InGaN), 갈륨 질화물(GaN), 갈륨 인화물(GaP), 알루미늄 갈륨 인듐 인화물(AlGaInP), 및 알루미늄 갈륨 인화물(AlGaP)을 포함할 수 있다. 녹색-방출 마이크로 LED 디바이스들(400G)의 리던던트 어레이를 이송시키는 제4 이송 절차는 이전과 같이 유사하게 도 3d에 예시된다.
도 3e를 참조하면, 제5 이송 절차는 제3 캐리어 기판으로부터 TFT 기판(102)의 반사 뱅크 구조체들(142)로 청색-방출 마이크로 LED 디바이스들(400B)의 어레이를 이송시키기 위해 완료된다. 예를 들어, 마이크로 LED 디바이스들(400B)이 청색 발광(예컨대, 450 내지 495 nm 파장)을 하도록 설계되는 경우, 마이크로 p-n 다이오드는 재료 그 예로서 갈륨 질화물(GaN), 인듐 갈륨 질화물(InGaN), 및 아연 셀렌화물(zinc selenide, ZnSe)을 포함할 수 있다. 청색-방출 마이크로 LED 디바이스들(400B)의 리던던트 어레이를 이송시키는 제6 이송 절차는 이전과 같이 유사하게 도 3f에 예시된다.
도 3a 내지 도 3f에 관하여 상술된 특정 실시예들에서, 각각의 서브픽셀에 대한 제1 및 제2 마이크로 LED 디바이스들(400)은 별도로 이송된다. 예를 들어, 이는 연관된 결함들의 확률을 감소시킬 수 있다. 그러나, 다른 실시예들에서, 동일한 캐리어 기판으로부터 제1 및 제2 마이크로 LED 디바이스들을 동시에 이송시키는 것이 가능하다. 이러한 방식으로, 동시 이송은, 캐리어 기판의 동일한 영역으로부터 마이크로 LED 디바이스들을 이송시킴으로 인해, 생산 처리량을 증가시키면서, 연관된 결함들의 가능성의 대가로 리던던시 스킴의 유익들 중 몇몇을 여전하게 제공할 수 있다. 그러한 실시예에서, 프로세싱 시퀀스는 다음 순서의 도 3b, 도 3d, 도 3f의 시퀀스와 유사할 수 있다.
이로써, 본 발명의 실시예들이 리던던시 및 리페어 스킴을 이용한 반사 뱅크 구조체들 내의 마이크로 LED 디바이스들의 배치에 관하여 더 기술되었지만, 그러한 구성은 요구되지 않는다. 실시예에서, 단일 마이크로 LED 디바이스는 반사 뱅크 구조체 내에 위치된다. 도 4a에 예시된 실시예에서, 리던던트 쌍의 마이크로 LED 디바이스들(400)은 반사 뱅크 구조체(142) 내에 위치된다. 도 4b에 예시된 실시예에서, 리던던트 쌍의 마이크로 LED 디바이스들(400)은 베어(bare) 리페어 부위(401)를 갖는 반사 뱅크 구조체(142) 내에 위치된다. 동일한 기술내용에서 다수의 다양한 가능 구성들을 함께 포함하는 것을 이해할 시에, 기술내용의 나머지는 리던던시 및 리페어 스킴을 참조하여 이루어진다.
이제, 도 5a 내지 도 5c를 참조하면, 마이크로 LED 디바이스들을 반사 뱅크 구조체들로 이송시키고, 반사 뱅크 구조체들 위에, 그리고 마이크로 LED 디바이스들 주위에 패시베이션 층을 형성하기 위해 서로 다른 시퀀스들이 예시된다. 도 5a는 패시베이션 층을 형성하기 전에 마이크로 LED 디바이스들(400)이 반사 뱅크 구조체들로 이송되는 실시예를 예시한다. 도 5b는 마이크로 LED 디바이스들을 이송시키기 전에 패시베이션 층(210)이 뱅크 층 및 반사 뱅크 구조체들 위에 형성되는 실시예를 예시한다. 도 5c는 마이크로 LED 디바이스들을 이송시키기 전에 패시베이션 층을 형성함으로써, 또는 패시베이션 층을 통해 마이크로 LED 디바이스들을 펀칭시킴으로써, 형성될 수 있는 구성을 예시한다. 예시된 바와 같이, 패시베이션 층(210)은 뱅크 층(126) 위에, 그리고 반사 뱅크 구조체들(142)의 어레이 내의 마이크로 LED 디바이스들(400)의 측벽들 주위에 형성될 수 있다. 실시예에서, 마이크로 LED 디바이스들(400)이 수직 LED 디바이스들인 경우, 패시베이션 층(210)은 양자 우물 구조체(416)를 덮어 상기 양자 우물 구조체에 걸친다. 패시베이션 층(210)은 또한 가능한 단락을 방지하기 위해 반사 뱅크 구조체(142)의 임의의 부분들을 덮을 수 있다. 이에 따라서, 패시베이션 층(210)은 양자 우물 구조체(416), 나아가 반사 뱅크 구조체(142)를 패시베이팅하는데 사용될 수 있다. 본 발명의 실시예들에 따라서, 패시베이션 층(210)은 마이크로 LED 디바이스들(400)의 상부 표면, 그 예로서 상부 전도성 접점(402) 상에, 또는 댐 구조체(147)의 타이 라인(144)의 상부 표면 상에 형성되지 않는다. 몇몇 실시예들에서, 플라즈마 에칭 프로세스, 예컨대 O2, Ar, 또는 CF4 플라즈마 에칭은 패시베이션 층(210)을 형성하여 패시베이션 층(210)을 다시 에칭한 이후에 사용되어, 상부 전도성 전극 층들(318)이 도 9에 관하여 기술된 바와 같이, 마이크로 LED 디바이스들(400) 및 타이 라인(144)과 전기 접촉을 이루는 것을 가능하게 하기 위해, 마이크로 LED 디바이스들(400)의 상부 표면, 그 예로서 상부 전도성 접점들(402) 및 댐 구조체(147)의 타이 라인(144)이 노출되는 것을 확보할 수 있다. 몇몇 실시예들에서, 마이크로 LED 디바이스들(400) 및 하나 이상의 전도성 라인들(예컨대 타이 라인(144) 또는 비아 접점(145))은 에칭 전 및 후에 패시베이션 층(210)의 상부 표면(211) 위에 돌출된다. 그러한 실시예들에서, 에칭은, 임의의 패시베이션 층 잔여물들이 마이크로 LED 디바이스들의 상부 표면 및 하나 이상의 전도성 라인들로부터 제거되는 것을 확보하는데 사용될 수 있다. 다른 실시예들에서, 에칭은 패시베이션 층(210)의 두께를 감소시키고, 그 결과 마이크로 LED 디바이스들 및 하나 이상의 전도성 라인들은 에칭 이후에 패시베이션 층의 상부 표면(211) 위에 돌출된다.
도 5a 내지 도 5c에 예시된 실시예들이 댐 층(127) 및 타이 라인(144)을 포함한 댐 구조체(147)를 포함한, 도 1b의 반사 뱅크 구조체 내에 접합된 한 쌍의 마이크로 LED 디바이스들(400)을 포함한 실시예들을 예시하는 것이 인식되어야 한다. 도 5a 내지 도 5c에 예시된 실시예들에서, 타이 라인(144)은 뱅크 층(126)의 꼭대기에 있는 전도성 라인에 대응한다. 본 발명의 실시예들은 이러한 특정 구성에 제한되지 않는다. 예를 들어, 단일 마이크로 LED 디바이스는 반사 뱅크 구조체 내에 접합될 수 있거나, 또는 리페어 마이크로 LED 디바이스는 반사 뱅크 구조체 내에 접합될 수 있다. 대안적인 댐 구조체들(147), 그 예로서 도 1c 및 도 1d에 관하여 기술된 것 또한 사용될 수 있다. 이에 따라서, 댐 구조체들(147)의 타이 라인들(144) 또는 비아 접점들(145)은, 본 명세서에서 기술된 바와 같이, 패시베이션 층(210) 위에 돌출되고 반사 뱅크 구조체(142)보다 위에 위치된, 뱅크 층의 꼭대기에 있는 전도성 라인들일 수 있다.
본 발명의 실시예들에 따라서, 패시베이션 층(210)은 완성된 시스템의 광 추출 효율성을 현저하게 저하시키지 않기 위해서, 가시 파장에 대해 투명하거나 반-투명할 수 있다. 패시베이션 층은 다양한 재료들 그 예로서, 에폭시, 아크릴(폴리아크릴레이트), 그 예로서 폴리(메틸 메타크릴레이트)(PMMA), 벤조사이클로부텐(BCB), 폴리이미드 및 폴리에스테르로 형성될 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 패시베이션 층은 기법들, 그 예로서 열 경화, UV 경화, 또는 대기 이-빔 경화(atmospheric e-beam curing)를 사용한 경화가능한 열경화성 재료이다.
이전에 기술된 바와 같이, 도 5a 내지 도 5c에 예시된 구조체들은 서로 다른 시퀀스들로 형성될 수 있다. 일 실시예에서, 패시베이션 층은 마이크로 LED 디바이스들을 이송시킨 이후에 도포 및 레벨링된다. 또 다른 실시예에서, 패시베이션 층은 마이크로 LED 디바이스들을 이송시키기 전에 도포 및 레벨링된다. 펀치-스루우(punch-through)는, 수용 기판(102) 상의 반사 뱅크 구조체(142) 또는 옵션의 접합 층(140)을 접촉시킬 때까지, 이송 헤드(302)를 이용하여 마이크로 LED 디바이스(400)를 패시베이션 층(210)을 통해 물리적으로 구동함으로써 달성될 수 있다. 예시된 바와 같이, 마이크로 LED 디바이스(400)는 패시베이션 층(210)에 펀치-스루우될 수 있고, 그 결과 패시베이션 층(210)은 양자 우물 층(416)을 측 방향으로 둘러싼다. 패시베이션 층(210)은 또한 마이크로 LED 디바이스(400)의 높이보다 얇을 수 있고, 그 결과 전기 접촉은 마이크로 LED 디바이스(400)의 상부 접점(402)으로 이루어질 수 있다.
펀치-스루우는 또한 이송 헤드(302) 또는 수용 기판(100)을 통한 열의 가함에 의해 도움을 받을 수 있다. 패시베이션 층(210)이 UV로 경화가능한, 대기 이-빔으로 경화가능한, 또는 열로 경화가능한 B-스테이지화된(staged) 열경화성인 실시예에서, 열의 가함은 펀치-스루우에 도움을 주기 위해 B-스테이지화된 열경화성 패시베이션 층(210)을 용융시키거나 연화시킬 수 있다. 이로써, 가해진 압력, 열의 양, 및 B-스테이지화된 열경화성에서의 가교(cross-linking)의 양은 펀치-스루우를 달성하기 위해 제어될 수 있다. 펀치-스루우 이후에 UV 에너지 또는 대기 이-빔의 가함은 그 후에 열경화성 패시베이션 층(210)이 UV로 경화가능하거나 대기 이-빔으로 경화가능한 경우, 열경화성 패시베이션 층(210)을 경화시키는데 사용될 수 있다. 패시베이션 층(210)이 열로 경화가능한 B-스테이지화된 열경화성인 실시예에서, 펀치-스루우 이후에 열의 연속적인 가함은 그 후에 열경화성 패시베이션 층(210)을 경화시키는데 사용될 수 있다. 실시예에서, 패시베이션 층(210)이 열가소성 재료인 경우, 열가소성 패시베이션 층(210)은 펀치-스루우 동안 열가소성 재료의 Tg를 초과하여, 보다 명확하게는 Tg 초과 Tm 미만으로 가열된다. 이로써, 열가소성 재료에 가해진 압력 및 열의 양은 펀치-스루우를 달성하기 위해 제어될 수 있다.
소정의 실시예들에서, 펀치-스루우 동안 열의 가함은 또한 옵션의 접합 층들(410, 140) 중 하나 또는 둘 다의 리플로잉(reflowing) 또는 접합을 돕기 위한 층들 간의 확산을 초래할 수 있다. 추가로, 접합 층들(410, 140) 중 어느 하나의 리플로잉은 보다 높은 용융 온도로 새로운 접합 층을 형성하는 것을 초래할 수 있다. 일 실시예에서, 열의 가함은 층(210)의 펀치-스루우를 도와줄 뿐만 아니라, 열의 가함은 접합 층들(들)(410, 140)의 적어도 부분적인 리플로우 및 응고도 야기시킨다. 예를 들어, 열의 가함은 리플로잉되거나 확산된 층(들)의 것보다 높은 Tm을 가진 합금의 형성을 이끌 수 있다.
실시예에서, 수용 기판 상의 마이크로 디바이스들의 펀치-스루우 및 해제는 10 초 이하, 또는 보다 구체적으로 1 초 이하로 실행된다. 열이 가해지는 경우, 열, 대기 이-빔, 또는 UV로 경화가능한 B-스테이지화된 열경화성, 또는 열가소성일 수 있는 패시베이션 층(210)을 접합시킬 시에 도움을 주고 상기 패시베이션 층을 연화시키거나 초기에 용융시키기 위해, 옵션의 접합 층(들)(410, 140) 중 어느 것을 빠르게 리플로우하는 것이 가능하다. 이송 헤드들의 어레이로부터 마이크로 디바이스들의 어레이를 해제시킨 다음에, 패시베이션 층(210)은 반사 뱅크 구조체들 내에 마이크로 디바이스들의 어레이를 고정시키기 위해 경화된다. 패시베이션 층(210)이 열가소성인 경우, 경화는 열가소성 재료가 냉각되는 것을 허용함으로써 이루어진다. 패시베이션 층(210)이 B-스테이지화된 열경화성인 경우, 패시베이션 층은 경화에 영향을 미치는 대략 몇 분 또는 몇 시간 동안 UV 에너지, 대기 이-빔, 또는 열의 가함을 통하여 최종 경화될 수 있다. 실시예에서, 열은 히터 및/또는 열 분배 판을 이용하여 수용 기판(102) 아래로부터 가해질 수 있다. 열은 또한 수용 기판(102) 위로부터 가해질 수 있다. UV 에너지는 또한 수용 기판 위 또는 아래로부터 가해질 수 있다. 실시예에서, 수용 기판은 마이크로 LED 디바이스들의 어레이의 해제 다음에 경화되기 위해 경화 챔버로 이송된다.
이제, 도 6a 내지 도 6c를 참조하면, 패시베이션 층(210)이 도포기(610)로 기판(102)에 도포된 다음에 레벨러(620)로 레벨링됨으로써, 패시베이션 층이 덮는 전체 영역에 걸쳐 패시베이션 층의 실질적으로 평평한 상부 표면(211)을 제공하는 실시예들이 예시된다. 예를 들어, 도 3f를 다시 참조하면, 실시예에서, 패시베이션 층(210)은 픽셀 영역(104) 내의 모든 서브픽셀들(108) 위에 형성될 수 있다. 실시예에서, 패시베이션 층은 픽셀 영역 내의 모든 서브픽셀들(108) 및 접지 타이 라인들(144)을 덮는다. 실시예에서, 패시베이션 층은 픽셀 영역 내의 모든 서브픽셀들(108) 및 비아 접점들(145)을 덮는다. 접지 링(116)을 덮는 것을 포함한 다양한 구성들이 가능하다. 실시예에서, 도포기(610) 및 레벨러(620)가 기판(102) 위에서 끌어질 시에, 레벨러(620)는, 마이크로 LED 디바이스들(400)의 일부, 및 도 6a에 접지 라인들(144)로 그리고 도 6b에 비아 라인들(145)로 예시된 전기 라인들이 돌출되는 패시베이션 층(210)의 평평한 상부 표면(211)을 형성하는데 사용된다. 다른 실시예들에서, 레벨러는 마이크로 LED 디바이스들(400) 및 전기 라인들 위에서 패시베이션 층(210)의 평평한 상부 표면(211)을 형성하고, 그 결과 마이크로 LED 디바이스들(400) 및 전기 라인들은 도 6c에 예시된 바와 같이, 패시베이션 층의 상부 표면 위에 돌출되지 않는다. 그러한 실시예에서, 패시베이션 층은 마이크로 LED 디바이스들 및 전기 라인들을 노출시키기 위해 차후에 다시 에칭될 수 있다.
도포기(610)는 대안적인 코팅 방법들에 기반한 대안 구성들을 추정할 수 있다. 예를 들어, 도포기(610)는 롤러 코팅 도포용 롤러일 수 있다. 도포기는 슬릿 코팅 도포용 노즐일 수 있다. 기판(102)의 크기에 의존하여, 롤러 도포 또는 슬릿 코팅은 단일 도포로 전체 픽셀 영역을 덮을 수 있는 넓은 라인 폭들을 도포하는데 유용할 수 있다. 다른 도포 방법들은 또한 스핀 코팅, 분사 코팅, 스크린 프린팅, 및 잉크 젯 프린팅을 포함하여 고안된다. 레벨러(620)는 또한 대안적인 코팅 방법들에 기반한 대안 구성들을 추정할 수 있다. 예를 들어, 레벨러(620)는 롤러, 스퀴지, 또한 블레이드일 수 있다.
도 7a 및 도 7b는 본 발명의 실시예에 따른, 마이크로 LED 디바이스들 및 뱅크 층의 꼭대기에 있는 전도성 라인으로부터 패시베이션 층 잔여물들을 에칭하는 측면도 예시들이다. 도 7a에 예시된 실시예에서 도시된 바와 같이, 패시베이션 층(210)은 실질적으로 평평한 상부 표면(211)을 포함한다. 마이크로 LED 디바이스들(400), 및 타이 라인(144)으로 예시된 전도성 라인은 상부 표면(211) 위에 돌출된다. 예시된 특정 실시예에서, 패시베이션 층(210) 잔여물들(213)은 마이크로 LED 디바이스들(400) 및/또는 타이 라인(144)으로 예시된 전도성 라인의 상부 표면들을 적어도 부분적으로 덮을 수 있다. 도 7b에 예시된 실시예에서, 플라즈마 에칭 프로세스, 예컨대 O2, Ar, 또는 CF4 플라즈마 에칭은 패시베이션 층(210)을 형성한 이후에 잔여물들(213)을 제거하는데 사용되어, 도 9에 관하여 기술된 바와 같이, 상부 전도성 전극 층들(318)이 마이크로 LED 디바이스들(400) 및 타이 라인(144)과 전기 접촉을 이루는 것을 가능하게 하기 위해 마이크로 LED 디바이스들(400)의 상부 표면, 그 예로서 상부 전도성 접점들(402), 및 댐 구조체(147)의 타이 라인(144)이 노출되는 것을 확보할 수 있다.
도 8a 및 도 8b는 본 발명의 실시예에 따른, 마이크로 LED 디바이스들의 일부 및 뱅크 층의 꼭대기에 있는 전도성 라인이 패시베이션 층의 상부 표면 위에 돌출되도록, 패시베이션 층을 에칭하는 측면도 예시들이다. 도 8a에 예시된 실시예에서 도시된 바와 같이, 패시베이션 층(210)은 마이크로 LED 디바이스들(400) 및/또는 타이 라인(144)으로 예시된 전도성 라인 위에 있는 실질적으로 평평한 상부 표면(211)을 포함한다. 실시예에서, 타이 라인(144)으로 예시된 전도성 라인의 상부 표면은 패시베이션 층의 도포 및 레벨링 동안, 패시베이션 층(210)의 상부 표면(211)의 높이를 설정하는데 사용된다. 도 8b에 예시된 실시예에서, 플라즈마 에칭 프로세스, 예컨대 O2, Ar, 또는 CF4 플라즈마 에칭은 패시베이션 층(210)을 얇게 하는데 사용될 수 있고, 그 결과 마이크로 LED 디바이스들(400)의 상부 표면, 그 예로서 상부 전도성 접점들(402), 및 댐 구조체(147)의 타이 라인(144)은 노출되어 패시베이션 층(210)의 상부 표면(211) 위에 돌출된다.
이제, 도 9를 참조하면, 수직 마이크로 LED 디바이스 쌍들을 포함하는 실시예들에서, 패시베이션 층(210)의 형성, 경화, 및 에칭 다음에, 상부 전극 층(318)은 마이크로 LED 디바이스(400) 쌍들 상에 형성되어 전도성 라인들(예컨대 144, 145) 및 접지 라인(116)과 전기 접촉을 한다. 특정 적용에 의존하여, 상부 전극 층(318)은 가시 파장에 대해 불투명, 반사, 투명, 또는 반-투명할 수 있다. 예시적인 투명 전도성 재료들은 무정형 실리콘, 투명 전도성 산화물들(TCO) 그 예로서 인듐-주석-산화물(ITO) 및 인듐-아연-산화물(IZO), 탄소 나노튜브 막, 또는 투명 전도성 폴리머 그 예로서 폴리(3,4-에틸렌다이옥시티오펜)(PEDOT), 폴리아닐린, 폴리아세틸렌, 폴리피롤, 및 폴리티오펜을 포함한다. 실시예에서, 상부 전극 층(318)은 대략 50 nm 내지 1 μm의 두께의 ITO-은-ITO 스택이고, 이때 은 층은 가시 파장 스펙트럼에 대해 투명하기에 충분히 얇다. 특정 실시예에서, 상부 전극 층(318)은 잉크 젯 프린팅에 의해 형성된다. 실시예에서, 상부 전극 층(318)은 대략 50 nm 내지 1 μm 두께의 PEDOT이다. 다른 형성 방법들은 코팅될 소기 영역 및 임의의 열의 제한들에 의존하여, 화학 기상 증착법(chemical vapor deposition, CVD), 물리적 기상 증착법(physical vapor deposition, PVD), 분사 코팅, 또는 스핀 코팅을 포함할 수 있다.
본 발명의 실시예들에 따라서, 하나 이상의 상부 전극 층들(318)은 서브픽셀들의 어레이로부터 접지 라인(330)까지 마이크로 LED 디바이스(400) 쌍들을 전기적으로 연결시키는데 사용될 수 있다. 리던던시 및 리페어 구성들이 서로 다른 다양한 구성들이 가능하다. 명료성을 위해서, 도 9는 단일 서브픽셀 내의 예시적인 상부 전극 층(318) 구성에 제한되었지만, 보다 상세한 기술내용은 디스플레이 기판 내/상의 픽셀 배치에 대한 도 11 내지 도 13에 관하여 제공된다.
도 9에 예시된 실시예에서, 단일 상부 전극 층(318)은 한 쌍의 두 마이크로 LED 디바이스들(400)을 타이 라인(144)에 연결시키는 것으로 예시된다. 예를 들어, 그러한 구성은 두 마이크로 LED 디바이스들(400)이 디스플레이 기판으로 이송되어 결함이 있거나 오염된 것이 아닌 것으로 결정될 시에 사용될 수 있다. 상부 전극 형성 다음에, 커버(500)는 예시적인 구조체 위에 형성될 수 있다. 도 10에 예시된 예시적인 실시예에서, 커버 층은 기판(102) 위의 마이크로 LED 디바이스들(400) 및 전체 구조체의 지형학적 구조에 컨포멀적이다. 커버 층(500)은 밑에 있는 구조체에 대해 화학적 패시베이션 및 물리적 보호 둘 다를 제공하기 위한 기능을 할 수 있다. 커버 층(500)은 또한 유연할 수 있으며, 투명할 수 있다. 커버 층(500)은 다양한 재료들 그 예로서, 실리콘 산화물(SiO2), 실리콘 질화물(SiNx), 폴리(메틸 메타크릴레이트)(PMMA), 벤조사이클로부텐(BCB), 폴리이미드, 및 폴리에스테르로 형성될 수 있지만, 이에 제한되는 것은 아니다.
도 11은 댐 구조체가 형성되지 않은 대안 실시예를 예시한다. 도 11에 예시된 실시예에서, 패시베이션 층(210)은 상술된 바와 유사하게 형성될 수 있으며, 레벨링될 수 있다. 패시베이션 층(210)의 형성 다음에, 패시베이션 층의 부분들은 예를 들어, 마이크로 LED 디바이스들(400) 및 전도성 라인들(예컨대 144, 145)을 노출시키기 위해 리소그래픽 기법들을 사용하여 에칭될 수 있고, 그 다음에 상부 전극(318) 및 커버(500)가 형성된다. 그러한 실시예에서, 에칭은 마이크로 LED 디바이스들 내의 양자 우물 구조체들을 노출시키지 않기 위해 시간경과(timed) 에칭일 수 있다.
도 12a는 블랙 매트릭스 재료(502)가 본 발명의 실시예에 따라 서브픽셀들 사이에서 형성되는 액티브 매트릭스 디스플레이 패널의 상면도 예시이다. 실시예에서, 블랙 매트릭스(502)는 커버(500)를 적용하기 전에 형성된다. 블랙 매트릭스(502)는 사용된 재료에 기반하여 적절한 방법으로 형성될 수 있다. 예를 들어, 블랙 매트릭스(502)는 잉크 젯 프린팅, 스퍼터 및 에칭, 리프트-오프(lift-off)를 이용한 스핀 코팅, 또는 프린팅 방법을 사용하여 도포될 수 있다. 예시적인 블랙 매트릭스 재료들은, 탄소, 금속 막들(예컨대, 니켈, 알루미늄, 몰리브덴, 및 그의 합금들), 금속 산화물 막들(예컨대, 크롬 산화물), 및 금속 질화물 막들(예컨대, 크롬 질화물), 유기 수지들, 유리 페이스트들, 및 흑색 안료 또는 은 입자들을 포함한 수지들 또는 페이스트들을 포함한다.
컨포멀 층인 것에 아울러, 커버(500)는 예를 들어 접착제에 의해 기판에 부착될 수 있는 별개의 커버 판일 수 있다. 도 12b는 본 발명의 실시예에 따른, 디스플레이 패널 기판 위에서 커버 판을 형성하기 이전의 블랙 매트릭스 재료의 도포의 개략적인 측면도 예시이다. 도 12c는 본 발명의 실시예에 따른, 디스플레이 패널 기판 위에서 커버 판을 갖는 블랙 매트릭스 재료의 도포의 개략적인 측면도 예시이다.
도 13a는 본 발명의 실시예에 따라 기술된 다양한 리던던시 및 리페어 구성들을 포함한 마이크로 LED 디바이스들의 어레이의 개략적인 상면도 예시이다. 도 13a에 예시된 특정 실시예들에서, 상부 전극 층(318)은 복수의 뱅크 개구들(128) 위에 형성되고, 복수의 서브픽셀들 또는 픽셀들(106) 위에 형성될 수 있다. 실시예에서, 상부 전극 층(318)은 픽셀 영역 내의 마이크로 LED 디바이스들(400) 모두 위에 형성된다. 도 13a는 다양한 가능 구성들을 예시한다. 표기된 픽셀 영역(106) 내의 일 구성은, 리페어 마이크로 LED 부위들(401)이 개방되고 리페어 마이크로 LED 디바이스들이 이송되지 않은 것을 포함한다. 도 13a는 또한 결함이 있거나 오염된 마이크로 LED 디바이스들(400X)이 검출되거나, 또는 마이크로 LED 디바이스 접합 부위에서 접합 층들(140)에 의해 증명되는, 누락된 마이크로 LED 디바이스들이 검출될 시에, 리페어 마이크로 LED 디바이스들(400)이 이송되는 구성들을 예시한다.
도 13b는 본 발명의 실시예에 따른, 다양한 구성들을 포함한 마이크로 LED 디바이스들의 어레이 위에 형성된 복수의 별개의 상부 전극 층들(318)의 개략적인 상면도 예시이다. 도 13b에 예시된 실시예들은 특히 복수의 별개의 상부 전극 층들(318)의 형성에서 도 13a에 예시된 것과는 다르다. 일 실시예에서, 그 예로서 마이크로 LED 디바이스(400)가 리페어 접합 부위(401) 상에 위치되지 않은 표기된 픽셀(106)에 예시된 것에서, 상부 전극 층들(318)이 그 위에 형성될 필요는 없다. 이에 따라서, 상부 전극 층(318)의 길이는 교체 마이크로 LED 디바이스가 추가되는 여부에 기반하여 결정될 수 있다. 상부 전극 층(318)은 또한 접합 부위(401) 위에 형성될 수 있다.
몇몇 실시예들에서, 상부 전극 층들(318)은 잉크 젯 프린팅 또는 스크린 프린팅에 의해 형성된다. 잉크 젯 프린팅은 특히 비-접촉 프린팅 방법이기 때문에 적합할 수 있다. 종래의 AMOLED 백플레인 프로세싱 시퀀스들은 통상적으로 증착 챔버에서 상부 전극 층을 블랭킷(blanket) 증착하고, 그 다음에 보다 큰 기판으로부터 개별적인 백플레인들을 싱귤레이션(singulation)화 한다. 본 발명의 실시예들에 따라서, 디스플레이 기판(102)은, 마이크로 LED 디바이스들의 어레이를 이송시키기 전에, 보다 큰 기판으로부터 싱귤레이팅될 수 있다. 실시예에서, 잉크 젯 프린팅 또는 스크린 프린팅은, 리던던시 및 리페어 스킴에서 각각의 특정 구성에 대한 별개의 마스크 층을 요구함 없이, 개별적인 상부 전극 층들을 패턴화하는 현실적인 접근법을 제공한다. 라인 폭은 또한 적용에 의존하여 상부 전극 층들(118)에 대해 변화될 수 있다. 예를 들어, 라인 폭은 서브픽셀 영역의 것에 접근할 수 있다. 대안으로, 라인 폭은 최소일 수 있다. 예를 들어, 대략 15 마이크론만큼 작아진 라인 폭들은 상업적으로 이용가능한 잉크 젯 프린터들로 달성될 수 있고, 대략 30 마이크론만큼 작아진 라인 폭들은 상업적으로 이용가능한 스크린 프린터들로 달성될 수 있다. 이에 따라서, 라인 폭은 마이크로 LED 디바이스들의 최대 폭보다 크거나 작을 수 있다.
도 13c는 본 발명의 실시예에 따른, 다양한 구성들을 포함한 마이크로 LED 디바이스들의 어레이 위에 형성된 복수의 별개의 상부 전극 층들의 개략적인 상면도 예시이다. 도 13c에 예시된 특정 실시예들에서, 마이크로 LED 디바이스들(400)의 배치들은 도 13a 및 도 13b에 관하여 상술된 것과 동일하다. 도 13c에 예시된 실시예들은 특히 상부 전극 층들(318)의 형성에서 도 13b에 예시된 것과는 다르다. 도 13b에 예시된 실시예들은 상부 전극 층들(318)의 길이를 변화시키는 것으로 도시되었지만, 도 13c에 예시된 실시예들은 상부 전극 층들(318)의 경로, 및/또는 상부 전극 층들(318)의 수를 변화시키는 것으로 도시된다.
별개의 상부 전극 층(들)(318)의 형성은, 상부 전극 층(들)(318)의 형성 이후에, 디스플레이 기판(102)의 전기 테스트 동안 추가적인 유익을 제공할 수 있다. 예를 들어, 상부 전극 층(318)의 형성 전에, 마이크로 LED 디바이스(400S)의 단락을 초래하는 소정의 결함들을 검출하는 것이 가능하지 않을 수 있다. 단락된 마이크로 LED 디바이스(400S)의 영향은 서브픽셀 내의 다른 마이크로 LED 디바이스들 중 어느 하나보다 오히려, 단락된 마이크로 LED 디바이스들(400S)을 통하여 모든 전류가 흐르는 다크(dark) 서브픽셀을 초래할 수 있다. 도 14에 예시된 실시예에서, 단락된 마이크로 LED 디바이스(400S)에 연결된 상부 전극 층(318)은 적합한 기법, 그 예로서 레이저 스크라이빙을 사용하여 컷팅된다. 이러한 방식으로, 이전에 기술된 통합 테스트 방법 동안 검출되지 않았을 수 있거나 검출되지 않은 전기 단락들은 상부 전극 층(318)의 형성 이후에 디스플레이를 통하여 전기 전류를 인가하는 전기 테스트를 하는 동안 잠재적으로 검출될 수 있다. 그러한 실시예에서, 마이크로 LED 디바이스(400S)가 단락된 경우, 마이크로 LED 디바이스(400S)로의 상부 전극 층(318)은 컷팅될 수 있어서, 리던던트 및/또는 리페어 마이크로 LED 디바이스가 서브픽셀로부터 방출을 제공하는 것을 허용한다.
도 15는 실시예에 따른 디스플레이 시스템(1500)을 예시한다. 디스플레이 시스템은 프로세서(1510), 데이터 수신기(1520), 디스플레이(1530), 및 스캔 구동 IC들 및 데이터 구동 IC들일 수 있는 하나 이상의 디스플레이 구동 IC들(1540)을 수용한다. 데이터 수신기(1520)는 데이터를 무선 또는 유선으로 수신하도록 구성될 수 있다. 무선은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그의 파생물들을 포함하지만 이에 제한되지 않은 많은 무선 표준들 또는 프로토콜들, 나아가 3G, 4G, 5G, 및 그를 넘어선 것으로 지정된 임의의 다른 무선 프로토콜들 중 어느 하나로 구현될 수 있다. 하나 이상의 디스플레이 구동 IC들(1540)은 디스플레이(1530)에 물리적으로 그리고 전기적으로 결합될 수 있다.
몇몇 실시예들에서, 디스플레이(1530)는 상술된 본 발명의 실시예들에 따라 형성된 하나 이상의 마이크로 LED 디바이스들(400)을 포함한다. 예를 들어, 디스플레이(1530)는 상술된 바와 같이, 복수의 마이크로 LED 디바이스들, 댐 구조체, 및 패시베이션 층을 포함할 수 있다.
그의 적용들에 의존하여, 디스플레이 시스템(1500)은 다른 구성요소들을 포함할 수 있다. 이러한 다른 구성요소들은 메모리, 터치-스크린 제어기, 및 배터리를 포함하지만, 이에 제한되는 것은 아니다. 다양한 구현예들에서, 디스플레이 시스템(1500)은 텔레비전, 태블릿, 폰, 랩탑, 컴퓨터 모니터, 키오스크, 디지털 카메라, 핸드헬드 게임 콘솔, 미디어 디스플레이, 이북 디스플레이, 또는 대형 전광 디스플레이(large area signage display)일 수 있다.
도 16은 실시예에 따른 조명 시스템(1600)을 예시한다. 조명 시스템은, 파워를 수신하는 수신 인터페이스(1620), 및 광원(1640)에 서플라잉될 파워를 제어하는 파워 제어 유닛(1630)을 포함할 수 있는 파워 서플라이(1610)를 수용한다. 파워는 조명 시스템(1600) 외부로부터, 또는 조명 시스템(1600) 내에 옵션으로 포함된 배터리로부터 서플라잉될 수 있다. 몇몇 실시예들에서, 광원(1640)은 상술된 본 발명의 실시예들에 따라 형성된 하나 이상의 마이크로 LED 디바이스들(400)을 포함한다. 예를 들어, 광원(1640)은 상술된 바와 같이, 복수의 마이크로 LED 디바이스들, 댐 구조체, 및 패시베이션 층을 포함할 수 있다. 다양한 구현예들에서, 조명 시스템(1600)은 내부 또는 외부 조명 적용들, 그 예로서 광고판 조명, 빌딩 조명, 거리 조명, 백열 전구들 및 램프들일 수 있다.
본 발명의 다양한 양태들을 활용할 시에, 상기의 실시예들의 조합들 또는 변화들이 복수의 마이크로 LED 디바이스들을 발광 디바이스의 해당 복수의 반사 뱅크 구조체들에 통합시키기 위해 가능하다는 것은 기술분야의 통상의 기술자에게 있어 명백할 수 있다. 본 발명이 구조적 특징 및/또는 방법론적 동작에 대해 특정한 표현으로 기술되어 있지만 첨부된 특허청구범위에 정의된 본 발명은 반드시 기술된 구체적 특징 또는 동작으로 제한되지는 않는다는 것은 이해되어야 한다. 개시된 특정 특징들 및 작동들은 대신에 본 발명을 예시하는데 유용한 청구된 발명의 특히 적절한 구현들로서 이해되어야 한다.

Claims (20)

  1. 발광 디바이스로서,
    기판;
    상기 기판 위의 뱅크 층 - 상기 뱅크 층은 측벽을 포함함 - ;
    상기 기판 상에 상기 뱅크 층의 상기 측벽을 따라 상기 뱅크 층의 꼭대기에 있는 하부 전극 층;
    상기 하부 전극 층에 접합된 LED 디바이스;
    상기 뱅크 층의 꼭대기에 있는 전도성 라인;
    상기 기판 및 상기 뱅크 층 위에 걸쳐 있는 패시베이션 층 - 상기 패시베이션 층은 상기 LED 디바이스를 측 방향으로 둘러싸고 상부 표면을 포함함 - ;
    상기 뱅크 층의 꼭대기에 있는 상기 전도성 라인을 노출시키는 상기 패시베이션 층의 상기 상부 표면의 제1 리세스; 및
    상부 전극 층이 상기 뱅크 층 꼭대기에 있는 상기 전도성 라인과 전기적으로 접촉하도록, 상기 LED 디바이스, 상기 패시베이션 층 위에 직접 걸치고 상기 패시베이션 층에서 상기 제1 리세스 내에 있는 상부 전극 층
    을 포함하는, 발광 디바이스.
  2. 제1항에 있어서, 상기 LED 디바이스를 노출시키는 상기 패시베이션 층의 상기 상부 표면에 제2 리세스를 더 포함하고, 상기 상부 전극 층은 상기 상부 전극 층이 상기 LED 디바이스와 전기적으로 접촉하도록 상기 패시베이션 층에서 상기 제2 리세스 내에 걸쳐 있는, 발광 디바이스.
  3. 제2항에 있어서, 상기 패시베이션 층은 열경화성 재료를 포함하는, 발광 디바이스.
  4. 제3항에 있어서, 상기 열경화성 재료는 아크릴인, 발광 디바이스.
  5. 제2항에 있어서, 상기 LED 디바이스는 하부 접점 및 상부 접점 사이에 p-n 다이오드를 포함하는, 발광 디바이스.
  6. 제5항에 있어서, 상기 LED 디바이스는 상기 하부 접점 아래에 LED 접합 층을 더 포함하는, 발광 디바이스.
  7. 제6항에 있어서, 상기 LED 접합 층은 하부 전극 층 상의 기판 접합 층과 함께 확산되어 금속 간의 화합물을 형성하는, 발광 디바이스.
  8. 제7항에 있어서, 상기 LED 접합 층은 상기 기판 접합 층보다 높은 액상선 온도를 특징으로 하고, 상기 금속 간의 화합물은 상기 LED 접합 층 및 상기 기판 접합 층보다 높은 액상선 온도를 특징으로 하는, 발광 디바이스.
  9. 제5항에 있어서, 상기 p-n 다이오드의 측벽을 따라 유전체 장벽 층을 더 포함하는, 발광 디바이스.
  10. 제2항에 있어서, 상기 하부 전극 층과 상호 연결된 집적 회로를 더 포함하는, 발광 디바이스.
  11. 제10항에 있어서, 상기 기판은 박막 트랜지스터 기판인, 발광 디바이스.
  12. 제2항에 있어서, 상기 하부 전극 층은 반사 금속 막을 포함하는, 발광 디바이스.
  13. 제2항에 있어서, 상기 하부 전극 층 및 상기 전도성 라인은 동일한 금속 막으로 형성되는, 발광 디바이스.
  14. 제2항에 있어서, 상기 상부 전극 층 위의 커버 층을 더 포함하는, 발광 디바이스.
  15. 제14항에 있어서, 상기 커버 층은 컨포멀(conformal) 층인, 발광 디바이스.
  16. 제15항에 있어서, 상기 커버 층은 투명한, 발광 디바이스.
  17. 제2항에 있어서, 상기 전도성 라인은 Vss 라인인, 발광 디바이스.
  18. 제2항에 있어서, 상기 뱅크 층은 금속 산화물 입자들을 포함하는, 발광 디바이스.
  19. 제2항에 있어서, 상기 발광 디바이스는 디스플레이 시스템 내의 디스플레이 패널인, 발광 디바이스.
  20. 제2항에 있어서, 상기 발광 디바이스는 조명 시스템 내의 광원인, 발광 디바이스.
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