JP5740939B2

JP5740939B2 - 半導体装置の製造方法

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Publication number: JP5740939B2
Application number: JP2010265790A
Authority: JP
Inventors: 章古谷; 崇光北村
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2010-11-29
Filing date: 2010-11-29
Publication date: 2015-07-01
Anticipated expiration: 2030-11-29
Also published as: US20120134065A1; US9543182B2; JP2012119399A

Description

本発明は、半導体装置の製造方法に関し、例えば複数の静電部を有する静電チャックを用いた半導体装置の製造方法に関する。

例えば、窒化ガリウム（ＧａＮ）等の窒化物半導体を用いた窒化物半導体デバイスは、例えば高周波かつ高出力で動作するパワー素子として用いられている。窒化物半導体デバイスの半導体層は、例えばＳｉＣ基板上に形成される。窒化物半導体デバイス等が形成された半導体チップには、デバイスとして動作する領域と、ワイヤボンディング等を行なうパッド領域とが設けられている。

特許文献１および２には、ウエハ状態で形成した半導体チップを、他の基板に移載する技術が記載されている。

特開平６−１１８４４１号公報特開平６−１６７７２１号公報

パッド領域等のデバイスとして動作しない領域は、例えば単結晶ＳｉＣ基板等の高価な基板に形成しなくともよい。そこで、デバイス領域が形成された半導体チップを第１基板上に形成し、半導体チップを第２基板に移載することが考えられる。しかしながら、第１基板上に第１間隔で配列された半導体チップを、第２基板上に第２間隔で配列されるように移載することは容易ではない。

本発明は、上記課題に鑑みなされたものであり、半導体チップ等を、配列を異ならせて移載する半導体装置の製造方法を提供することを目的とする。

下記構成において、前記静電チャックの前記複数の吸着領域それぞれには、正電圧が印加される複数の第１電極と負電圧が印加される複数の第２電極とが設けられてなり、同じ吸着領域内においては、これら複数の第１および第２電極が共通に制御される構成とすることができる。

本発明は、静電引力を発生させる電極を有する複数の吸着領域と、前記複数の吸着領域それぞれに対し、他の吸着領域と独立して、その静電引力を制御する制御部と、を具備する静電チャックを含む第１基板が、所定の間隔で配列された複数の半導体チップを吸着する工程と、前記第１基板の吸着力を制御し、前記複数の半導体チップのうち、前記所定の間隔よりも広い間隔で複数の半導体チップに対する吸着力を低減する工程と、前記吸着力が低減された複数の半導体チップを同時にピックアップする工程と、前記ピックアップされた前記複数の半導体チップを第２基板に同時に貼り付ける工程と、を含むことを特徴とする半導体装置の製造方法である。本発明によれば、半導体チップを、配列を異ならせて移載することができる。

本発明は、静電引力を発生させる電極を有する複数の吸着領域と、前記複数の吸着領域それぞれに対し、他の吸着領域と独立して、その静電引力を制御する制御部と、を具備する静電チャックを含むピックアップ装置により、所定の間隔で配列された複数の半導体チップから、前記所定の間隔よりも広い間隔で複数の半導体チップを同時にピックアップする工程と、前記ピックアップされた前記複数の半導体チップを第２基板に同時に貼り付ける工程と、を含むことを特徴とする半導体装置の製造方法である。本発明によれば、半導体チップを、配列を異ならせて移載することができる。

本発明は、静電引力を発生させる電極を有する複数の吸着領域と、前記複数の吸着領域それぞれに対し、他の吸着領域と独立して、その静電引力を制御する制御部と、を具備する静電チャックを含む第１基板が、所定の間隔で配列された複数の半導体チップを吸着する工程と、前記第１基板の吸着力を制御し、前記複数の半導体チップのうち、前記所定の間隔よりも広い間隔で複数の半導体チップに対する吸着力を低減する工程と、前記静電チャックを含むピックアップ装置により、前記吸着力が低減された複数の半導体チップを同時にピックアップする工程と、前記ピックアップされた前記複数の半導体チップを第２基板に同時に貼り付ける工程と、を含むことを特徴とする半導体装置の製造方法である。本発明によれば、半導体チップを、配列を異ならせて移載することができる。

上記構成において、前記第２基板上には外部と接続するためのパッドが設けられてなり、前記複数の半導体チップを貼り付けた後、前記パッドと前記複数の半導体チップとの間を接続する配線を形成する工程を実施する構成とすることができる。

上記構成において、前記所定の間隔で配列された前記複数の半導体チップは、側面が互いに離間した複数の半導体素子を第３基板上に形成する工程と、前記第３基板の厚みを減じる工程を実施することで、前記複数の半導体素子を個別の半導体チップに分離することにより形成される構成とすることができる。

上記構成において、前記複数の半導体チップを同時に第２基板に貼り付ける工程は、上記静電チャックを含む第５基板を用意し、その吸着力を吸着対象となる半導体チップに対応させて選択的に制御し、前記ピックアップされた複数の半導体チップを前記第５基板上に移載する工程と、前記第５基板上に配置された前記複数の半導体チップを第６基板に同時に貼り付ける工程と、前記第６基板に貼り付けられた前記複数の半導体チップを前記第２基板に貼り付ける工程と、により実施される構成とすることができる。

上記構成において、前記複数の半導体チップを同時にピックアップする工程を複数回実行することで、前記所定の間隔よりも広い間隔で複数の半導体チップを配列する工程と、前記複数の半導体チップを、同時に前記第２基板上に貼り付ける工程と、を含む構成とすることができる。

上記構成において、前記所定の間隔で配列された複数の半導体チップの組が複数用意され、前記複数の半導体チップを同時にピックアップする工程を前記複数の組の半導体チップに対してそれぞれ実行し、共通の前記第２基板上に前記複数の組からピックアップされた複数の半導体チップを貼り付ける構成とすることができる。

上記構成において、前記半導体チップは窒化物半導体であり、前記第２基板はＡｌＮ基板、ＳｉＣ基板またはＳｉ基板である構成とすることができる。

本発明によれば、半導体チップ等を、配列を異ならせて移載する半導体装置の製造方法を提供することができる。

図１（ａ）は、実施例１に係る静電チャックの平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ断面図である。図２（ａ）および図２（ｂ）は、実施例１に係る静電チャックの動作を説明する図である。図３（ａ）および図３（ｂ）は、実施例１に係る静電チャックの製造方法を示す図（その１）である。図４（ａ）および図４（ｂ）は、実施例１に係る静電チャックの製造方法を示す図（その２）である。図５は、実施例１に係る静電チャックの製造方法を示す図（その３）である。図６は、実施例１に係る静電チャックの製造方法を示す図（その４）である。図７（ａ）および図７（ｂ）は、実施例１の変形例１に係る静電チャックを示す図（その１）である。図８は、実施例１の変形例１に係る静電チャックを示す図（その２）である。図９（ａ）および図９（ｂ）は、実施例１の変形例２に係る静電チャックを示す図（その１）である。図１０は、実施例１の変形例２に係る静電チャックを示す図（その２）である。図１１（ａ）から図１１（ｄ）は、実施例２に係る半導体装置の製造方法を示す断面図（その１）である。図１２（ａ）から図１２（ｄ）は、実施例２に係る半導体装置の製造方法を示す断面図（その２）である。図１３（ａ）から図１３（ｄ）は、実施例２に係る半導体装置の製造方法を示す断面図（その３）である。図１４（ａ）から図１４（ｄ）は、実施例２に係る半導体装置の製造方法を示す断面図（その３）である。図１５（ａ）から図１５（ｄ）は、実施例２に係る半導体装置の製造方法を示す断面図（その４）である。図１６（ａ）から図１６（ｃ）は、実施例２に係る半導体装置の製造方法を示す断面図（その５）である。図１７（ａ）から図１７（ｃ）は、実施例２に係る半導体装置の製造方法を示す断面図（その６）である。図１８（ａ）は、図１１（ａ）における半導体チップ６０の平面図、図１８（ｂ）は、図１７（ｃ）におけるチップ９４の平面図である。図１９（ａ）から図１９（ｄ）、基板７６から基板８０への半導体チップの移載の例を示す平面図（その１）である。図２０は、基板７６から基板８０への半導体チップの移載の例を示す平面図（その２）である。図２１（ａ）から図２１（ｃ）は、実施例３における基板７６から基板８０への半導体チップの移載の例を示す平面図（その１）である。図２２は、実施例３における基板７６から基板８０への半導体チップの移載の例を示す平面図（その２）である。

以下、図面を参照し本発明の実施例について説明する。

実施例１は静電チャックの例である。図１（ａ）は実施例１に係る静電チャックの平面図、図１（ｂ）は図１（ａ）のＡ−Ａ断面図である。図１（ａ）のように、Ｙ方向に絶縁層１２および１４が交互に配列している。絶縁層１２および１４上に表面電極１８がＸ方向およびＹ方向にマトリックス状に配列している。表面電極１８は、正電圧が印加される第１電極１８ａと負電極が印加される第２電極１８ｂを含む。第１電極１８ａと第２電極１８ｂとは交互に配列されている。例えば、第１電極１８ａに隣接する電極１８は、第２電極１８ｂであり、第２電極１８ｂに隣接する電極１８は、第１電極１８ａである。図１（ｂ）のように、絶縁層１２および１４をＺ方向に上下に貫通する電極１６が形成されている。電極１６の上下面にはそれぞれ裏面電極２０および表面電極１８が形成されている。絶縁層１２および１４の表面（図１（ｂ）では下面）に電極１８を覆うように絶縁膜２３が形成されている。なお、図１（ａ）において絶縁膜２３は図示していない。裏面電極２０はそれぞれ配線２２により制御部２４に接続されている。

図２（ａ）および図２（ｂ）は、実施例１に係る静電チャックの動作を説明する図である。図２（ａ）は静電チャックの平面図、図２（ｂ）は静電チャックの断面図である。静電チャックには、複数の吸着領域Ｒ１〜Ｒ４が形成されている。吸着領域Ｒ１〜Ｒ４の大きさは、吸着するチップ等の物体の大きさに対応し設定される。また、吸着領域の数は、吸着するチップ等の物体の数により設定される。それぞれの吸着領域Ｒ１〜Ｒ４は、電圧が印加されることにより静電引力を発生させる電極１８を有している。制御部２４は、複数の吸着領域Ｒ１〜Ｒ４内の電極１８に、それぞれ独立に静電引力を発生させる。制御部２４が吸着領域Ｒ３内の表面電極１８に正電圧または負電圧を印加することにより、第１電極１８ａが正に帯電し、第２電極１８ｂが負に帯電する。これにより、静電引力が発生し、電圧を印加した静電チャックの表面にチップ２６が吸着される。実施例１においては、電極１８ａと１８ｂとの距離が近く、絶縁膜２３が薄い。さらに、吸引するチップが小さい。このため、第１電極１８ａおよび第２電極１８ｂに印加される電圧は１００Ｖ以下と小さくとも、チップ２６に作用する電界は十分大きくなり、かつチップが小さく軽いことと相まって、チップを吸着するために十分な静電引力を発生させることができる。その他の構成は図１（ａ）および図１（ｂ）と同じであり説明を省略する。

実施例１に係る静電チャックにおいては、制御部２４が複数の吸着領域Ｒ１〜Ｒ４内の電極１８に、それぞれ独立に電圧を印加する。これにより、複数の吸着領域Ｒ１〜Ｒ４内の電極１８に、それぞれ静電引力を発生させる。また、複数の吸着領域Ｒ１〜Ｒ４内の電極１８に、それぞれ静電引力を発生させない。これにより、複数の吸着領域Ｒ１〜Ｒ４に、それぞれ独立にチップを吸着させることができる。また、複数の吸着領域Ｒ１〜Ｒ４に、それぞれ独立にチップを剥離することができる。このように、静電チャックの表面の一部でチップを吸着および剥離させることができる。制御部２４は、例えば、電圧生成回路、電圧供給回路およびマイクロプロセッサを有している。電圧生成回路は、電極１８に印加する電圧を生成する。電圧供給回路は、マイクロプロセッサの指示により、電圧生成回路が生成した電圧を任意の電極１８に印加する。

図３（ａ）から図６は、実施例１に係る静電チャックの製造方法を示す図である。図３（ａ）は絶縁層１２の平面図、図３（ｂ）は側面図である。図３（ａ）および図３（ｂ）のように、例えばガラス等の絶縁層１２がＸＺ平面に設けられる。絶縁層１２上に、例えばＡｕまたはＡｌ等の金属膜を蒸着法およびリフトオフ法を用い形成する。これにより、絶縁層１２上にＺ方向に延伸する複数の電極１６を形成する。絶縁層１２の膜厚は例えば５０〜２００μｍ、電極１６の膜厚は例えば１μｍである。

図４（ａ）および図４（ｂ）は側面図である。図４（ａ）のように、絶縁層１２上に電極１６を覆うように絶縁層１４を形成する。絶縁層１４は、例えば膜厚が１０μｍのポリイミド樹脂であり、塗布およびキュアすることにより形成することができる。電極１６のＸ方向の間隔は例えば絶縁層１２および絶縁層１４の合計の膜厚程度とする。図４（ｂ）のように、電極１６および絶縁層１４が形成された絶縁層１２をＹ方向に積層し貼り合わせる。電極１６は、ほぼ正方形のマトリックス状に設けられる。なお、電極１６のＸ方向の間隔およびＹ方向の間隔は、吸引するチップの大きさ等に合わせ設定することができる。

図５は、絶縁層１２および１４の平面図である。図５のように、Ｙ方向に積層された絶縁層１２および１４をＸＹ平面で切断する。切断は例えばダイシング法を用い、切断する幅は、例えば５００μｍとする。切断後、断面を研磨する。これにより、切断されたＸＹ平面の断面を上下面とした場合、電極１６がＺ方向に延伸する板が形成される。

図６は、ＸＺ平面の断面図である。図６のように、絶縁層１２および１４の表面および裏面に表面電極１８および裏面電極２０を形成する。表面電極１８および裏面電極２０は、電極１６にそれぞれ接するように形成する。表面電極１８および裏面電極２０は、例えばＡｌまたはＡｕ等の金属膜であり、蒸着法およびリフトオフ法を用い形成する。表面側には、更に絶縁膜２３を形成し、裏面電極２０それぞれに制御部２４に接続する配線２２を接続する。以上により、図１（ａ）および図１（ｂ）に示した静電チャックが完成する。

図７（ａ）から図８は、実施例１の変形例１に係る静電チャックを示す図である。図７（ａ）は断面図、図７（ｂ）は上面図（裏面から見た図）、図８は下面図（表面から見た図）である。なお、図８において、絶縁膜２３は図示していない。図７（ａ）のように、裏面電極２０には、チップに対応する領域毎に、正電圧を印加する配線２２ａと負電圧を印加する配線２２ｂとの一対の配線が接続されている。

図８のように、表面電極１８を形成する際に、負電圧が印加される電極１８ｂを互いに電気的に接続する配線２１ｂを表面電極１８と同じ金属を用い形成する。吸着領域Ｒ１〜Ｒ４内において、電極１８ｂは配線２１ｂを介し共通に接続されている。吸着領域Ｒ１〜Ｒ４間の電極１８ｂは互いに電気的に分離されている。

図７（ｂ）のように、裏面電極２０を形成する際に、正電圧が印加される電極２０ａを互いに電気的に接続する配線２１ａを形成する。吸着領域Ｒ１〜Ｒ４内において、電極２０ａは配線２１ａを介し共通に接続されている。吸着領域Ｒ１〜Ｒ４間の電極２０ａは互いに電気的に分離されている。

以上のように、吸着領域Ｒ１〜Ｒ４内の第１電極１８ａは、表面電極１８および裏面電極２０のいずれか一方と同時に形成された配線２１ａまたは２１ｂにより、互いに電気的に接続される。吸着領域Ｒ１〜Ｒ４内の第２電極１８ｂは表面電極１８および裏面電極２０の他方と同時に形成された配線２１ａまたは２１ｂにより、互いに電気的に接続される。異なる吸着領域Ｒ１〜Ｒ４間の第１電極１８ａ間は互いに電気的に分離され、吸着領域Ｒ１〜Ｒ４間の第２電極２０ａ間は互いに電気的に分離される。これにより、制御部２４は、吸引するチップに対応する第１電極１８ａに正電圧を、第２電極１８ｂに負電極を同時に印加することができる。

図９（ａ）から図１０は、実施例１の変形例２に係る静電チャックを示す図である。図９（ａ）は断面図、図９（ｂ）は配線３６の平面図、図１０は配線３４の平面図である。図９（ａ）のように、絶縁層１２および１４上に絶縁膜２８から３０が形成されている。絶縁膜２８から３０は例えばポリイミドである。絶縁膜２８から３０をそれぞれ貫通するコンタクト配線３１から３３が形成されている。絶縁膜２８と絶縁膜２９との間には、配線３４が形成されている。絶縁膜２９と絶縁膜３０との間には、配線３６が形成されている。絶縁膜３０上には電極３８が形成されている。

図９（ｂ）は配線３６を示す図である。図９（ｂ）のように、吸着領域Ｒ１〜Ｒ４内において、電極１８ｂは配線３６を介し共通に接続されている。吸着領域Ｒ１〜Ｒ４間の電極１８ａは互いに電気的に分離されている。図１０は配線３４を示す図である。図１０のように、吸着領域Ｒ１〜Ｒ４内において、電極１８ａは配線３６を介し共通に接続されている。吸着領域Ｒ１〜Ｒ４間の電極１８ｂは互いに電気的に分離されている。

以上のように、吸着領域Ｒ１〜Ｒ４内の第１電極１８ａは、裏面電極２０上に形成された配線３４により、互いに電気的に接続される。吸着領域Ｒ１〜Ｒ４内の第２電極１８ｂは裏面電極２０上に形成され、配線３４とは異なる配線３６により、互いに電気的に接続される。異なる吸着領域Ｒ１〜Ｒ４間の第１電極１８ａ間は互いに電気的に分離され、吸着領域Ｒ１〜Ｒ４間の第２電極２０ａ間は互いに電気的に分離される。これにより、変形例１と同様に、制御部２４は、吸着するチップに対応する第１電極１８ａに正電圧を、第２電極１８ｂに負電極を同時に印加することができる。

変形例１および２のように、第１配線２１ａまたは３４は、複数の吸着領域Ｒ１〜Ｒ４それぞれにおいて、複数の第１電極１８ａを互いに接続する。第２配線２１ｂまたは３６は、複数の吸着領域Ｒ１〜Ｒ４それぞれにおいて、複数の第２電極１８ｂを互いに接続する。これにより、制御部２４は、吸引するチップに対応する複数の第１電極１８ａに正電圧を同時に印加することができる。また、吸引するチップに対応する複数の第２電極１８ｂに負電極を同時に印加することができる。このように、同じ吸着領域Ｒ１〜Ｒ４内においては、複数の第１および第２電極１８ａおよび１８ｂが共通に制御される。

これら変形例１および２によれば、静電チャックと制御部２４を接続する配線２２および制御部２４内の電圧印加用電源の数を減ずることができ、静電チャック装置の簡略化を実現できる。また、複数の第１電極１８ａおよび複数の第２電極１８ｂを備えることは、その吸着領域内における吸着力の均一性に寄与する。すなわち、吸着対象であるチップの導電性が低い場合、吸着力は第１電極１８ａと第２電極１８ｂの間（ギャップ）における静電力で決定される。そこで、第１電極１８ａと第２電極１８ｂを複数設け、吸着領域内に多数のギャップが配置されるようにすることで、吸着力の均一性を向上するのである。

実施例２は実施例１に係る静電チャックを用いた半導体装置の製造方法の例である。図１１（ａ）から図１８（ｃ）は実施例２に係る半導体装置の製造方法を示す断面図である。図１１（ａ）のように、基板５０上に複数の半導体素子６１が形成されている。基板５０は、例えばシリコン基板である。半導体素子６１は、例えば窒化物半導体からなるＦＥＴ（Field Effect Transistor）である。基板５０上に、半導体層５８として、例えば膜厚が０．１μｍのＡｌＮ層５１、ＡｌＮ層５１上に例えば膜厚が２μｍのアンドープＧａＮ層５２、ＧａＮ層５２上に、例えば膜厚が２５ｎｍのＡｌＧａＮ層５３（Ａｌ組成比は例えば０．２５）がＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）法を用い順次積層されている。ＡｌＧａＮ層５３上に、例えば基板５０側からＴｉおよびＡｌからなるソース電極５５およびドレイン電極５７、例えば基板５０側からＮｉおよびＡｕからなるゲート電極５６が形成されている。半導体素子６１間の半導体層５８はエッチングなどによって除去されており、これにより複数の半導体素子６１が、その側面を互いに離間した状態で、基板５０上に保持されることになる。半導体層５８、ソース電極５５、ドレイン電極５７およびゲート電極５６を覆うように保護膜５４として窒化シリコン膜が形成されている。半導体素子６１上には、例えばポリイミド等の絶縁膜からなる保護膜６２が形成されている。なお、窒化物半導体としては、例えばＧａＮ、ＡｌＮ、ＩｎＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮまたはＡｌＩｎＮを用いることができる。

図１１（ｂ）のように、以降は、半導体素子６１の内部構造を省略して図示する。半導体素子６１は、間隔Ｐ１で配列されている。間隔Ｐ１は例えば３００μｍ以下である。図１１（ｃ）のように、半導体素子６１および保護膜６２を覆うように仮固定剤６４としてワックスを用い、半導体素子６１を基板６６に仮固定する。仮固定剤６４は、フッ硝酸に不溶でありかつ有機溶剤に可溶であることが好ましく、例えばテルペンフェノール樹脂を用いることができる。基板６６は、フッ硝酸および有機溶剤に不溶であることが好ましく、例えばサファイア基板を用いることができる。

図１１（ｄ）のように、基板５０をフッ硝酸に浸すと、シリコン基板はエッチングされる。このとき、半導体層５８および仮固定剤６４は溶解しない。これにより、半導体素子６１を含む半導体チップ６０が形成される。半導体チップ６０は、基板６６に仮固定される。このとき、半導体チップ６０の間隔Ｐ１は、図１１（ｂ）の半導体素子６１と同じ間隔Ｐ１を維持できる。

図１２（ａ）のように、半導体チップ６０および仮固定剤６４の下面に仮固定剤６８を塗布する。仮固定剤６８は、水に可溶であり、かつ有機溶剤に不溶であることが好ましく、例えばポリビニルアルコールを用いることができる。図１２（ｂ）のように、仮固定剤６８を基板７０上に貼り付ける。基板７０は、水および有機溶剤に不溶であることが好ましく、例えばシリコン基板またはサファイア基板を用いることができる。

図１２（ｃ）のように、仮固定剤６４を有機溶剤に浸す。これにより、仮固定剤６４が溶解し、基板６６を剥離することができる。半導体チップ６０の下面を仮固定剤６８を介し基板７０に仮固定することができる。このとき、半導体チップ６０の間隔Ｐ１は、図１１（ｂ）と同じ間隔Ｐ１を維持できる。以上のように基板５０上に形成された半導体チップ６０を基板７０上に、半導体チップ６０の間隔Ｐ１を変えず移載することができる。なお、仮固定剤６４を有機溶剤に浸す前に、仮固定剤６４を仮固定剤６８が変質しない範囲で加熱することにより、仮固定剤６４を溶融させ、基板６６を剥離する。その後、半導体チップ６０等に付着した仮固定剤６４を有機溶剤を用い洗浄する。このようにして、基板６６を剥離することもできる。

図１２（ｄ）のように、半導体チップ６０の上面側から仮固定剤７２を用い基板７４を仮固定する。仮固定剤７２としては、水に耐性があればよく、簡便なものを用いることができる。例えば、仮固定剤７２として、紫外線剥離粘着剤または熱剥離粘着剤が付着したシートを用いることができる。基板７４としては、水に耐性があればよく、サファイア基板を用いることができる。サファイア基板は紫外線を透過させるため、仮固定剤７２として、紫外線剥離粘着剤が付着したシートを用いる場合、基板７４としてサファイア基板を用いることが好ましい。

図１３（ａ）のように、仮固定剤６８を水に浸す。これにより、仮固定剤６８が溶解し、基板７０を剥離することができる。水を加熱することにより、仮固定剤６８の溶解速度を速めることもできる。半導体チップ６０の上面を仮固定剤７２を介し基板７４に仮固定することができる。このとき、半導体チップ６０の間隔Ｐ１は、図１１（ｂ）と同じ間隔Ｐ１を維持できる。

図１３（ｂ）のように、半導体チップ６０の下面を基板７６に貼り付ける。基板７６は実施例１に係る静電チャックである。基板７６内には正電圧が印加される第１電極１８ａと負電圧が印加される第２電圧１８ｂとが設けられている。第１電極１８ａと第２電極１８ｂとに電圧を印加する、または、しないことにより半導体チップ６０を個別に吸着または剥離することができる。第１電極１８ａと第２電極１８ｂとに電圧を印加することにより、全ての半導体チップ６０を吸着する。なお、図１３（ｂ）においては、半導体チップ６０が１つにつき一対の第１電極１８ａおよび第２電極１８ｂが設けられているが、半導体チップ６０が１つにつき複数の第１電極１８ａおよび複数の第２電極１８ｂが設けられていてもよい。

図１３（ｃ）のように、基板７４を介し紫外線を仮固定剤７２に照射する。これにより、基板７４を剥離する。半導体チップ６０の上面を基板７６に仮固定することができる。このとき、半導体チップ６０の間隔Ｐ１は、図１１（ｂ）と同じ間隔Ｐ１を維持できる。

図１３（ｄ）のように、ピックアップ装置７８が半導体チップ６０ａをピックアップする。ピックアップ装置７８は実施例１に係る静電チャックである。半導体チップ６０ａに対応するピックアップ装置７８の第１電極１８ａに正電圧を第２電極１８ｂに負電圧を印加する。ピックアップする半導体チップ６０ａ以外の半導体チップ６０に対応する第１電極１８ａおよび第２電極１８ｂには電圧を印加しない（例えば、０Ｖを印加する）。一方、半導体チップ６０ａに対応する基板７６の第１電極１８ａおよび第２電極１８ｂには電圧を印加しない（例えば０Ｖを印加する）。つまり、ピックアップ装置７８が半導体チップ６０aをピックアップする時は、基板７６の吸着が解除されている状態である。ピックアップする半導体チップ６０ａ以外の半導体チップ６０に対応する第１電極１８ａおよび第２電極１８ｂにはそれぞれ正電圧および負電圧を印加した状態である。これにより、半導体チップ６０ａがピックアップできる。ピックアップ装置７８は、半導体チップ６０のうち所定周期（間隔Ｐ２）で半導体チップ６０ａをピックアップする。

このように基板７６の吸着力を選択的に低減することにより、半導体チップ６０を選択的にピックアップすることが容易になる。また、ピックアップ装置７８が吸着力を選択的に発生させることにより、半導体チップ６０の間隔を任意に制御することができる。このように基板７６における吸着力の選択的な低減および、ピックアップ装置７８による吸着力の選択的な発生を組み合わせることで、必要な半導体チップ６０を精度良くピックアップできる効果が発揮される。もちろん、基板７６における吸着力の選択的な低減のみを行い、ピックアップ自体は、たとえば貼着テープを貼り付けることで実施すれば、その貼着テープに任意の間隔（間隔Ｐ２）で複数の半導体チップ６０を移すことが可能である。また、たとえば複数の半導体チップ６０を貼着テープに貼り付けた状態を用意し、ピックアップ装置７８による吸着力の選択的な発生によって、任意の間隔（間隔Ｐ２）で複数の半導体チップ６０をピックアップすることも可能である。

図１４（ａ）のように、ピックアップ装置７８は、基板８０上に半導体チップ６０ａを移載する。基板８０は実施例１に係る静電チャックである。半導体チップ６０ａに対応するピックアップ装置７８の第１電極１８ａおよび第２電極１８ｂに電圧を印加しない（例えば、０Ｖを印加する）。半導体チップ６０ａに対応する基板８０の第１電極１８ａおよび第２電極１８ｂにはそれぞれ正電圧および負電圧を印加する。半導体チップ６０ａ以外の領域の第１電極１８ａおよび第２電極１８ｂには電圧を印加しない（例えば、０Ｖを印加する）。これにより、基板８０に半導体チップ６０ａを貼り付けることができる。このとき、半導体チップ６０ａの間隔Ｐ２は、図１３（ｄ）と同じ間隔Ｐ２を維持できる。

図１４（ｂ）のように、図１３（ｄ）と同様に、ピックアップ装置７８が半導体チップ６０のうち所定周期（間隔Ｐ２）で半導体チップ６０ｂをピックアップする。図１４（ｃ）のように、図１４（ａ）と同様に、基板８０に半導体チップ６０ｂを貼り付ける。このとき、半導体チップ６０ｂの間隔Ｐ２は、図１４（ｂ）と同じ間隔Ｐ２を維持できる。また、この際、ピックアップ装置１８の基板８０上での位置合わせを適宜行なうことにより、半導体チップ６０ａと半導体チップ６０ｂとも間隔Ｐ２となるように半導体チップ６０ｂを基板８０に貼り付けることも可能である。

図１４（ｄ）のように、仮固定剤８２を介し基板８４を半導体チップ６０ａおよび６０ｂ上に仮固定する。仮固定剤８２としては紫外線の照射により硬化する材料を用いることが好ましい。例えば、仮固定剤８２としてホットメルト型の紫外線硬化樹脂を用いる。基板８６としては紫外線を透過するものを用いることが好ましい。基板８６として、例えばサファイア基板を用いる。仮固定剤８２を基板８６の下面に塗布し、保護膜６２の上面に仮固定剤８２を載せる。基板８６を介して紫外線を仮固定剤８２に照射する。これにより、半導体チップ６０ａおよび６０ｂは、仮固定剤８２を介し基板８６に仮固定される。このとき、半導体チップ６０ａおよび６０ｂの間隔Ｐ２は、図１４（ｃ）と同じ間隔Ｐ２を維持できる。

半導体チップ６０ａおよび６０ｂは下面が揃っていることが好ましい。しかし、保護膜６２の膜厚にばらつきがあると、半導体チップ６０ａおよび６０ｂは下面が揃わなくなる。半導体チップ６０ａおよび６０ｂの下面が揃っていない場合は、以下のように、半導体チップ６０ａおよび６０ｂを基板８４に貼り付けることにより、半導体チップ６０ａおよび６０ｂの下面を揃えることができる。

仮固定剤８２を基板８６下面に塗布する。仮固定剤８２の厚さは、保護膜６２の膜厚のばらつきの１から２倍程度であって、保護膜６２の最小の膜厚より薄い程度とする。半導体チップ６０ａおよび６０ｂの上方に、仮固定剤８２が保護膜６２にめり込むように基板８４を配置する。基板８６を介し紫外線を仮固定剤８２に照射する。仮固定剤８２が硬化し、保護膜６２が基板８６に仮固定される。保護膜６２の膜厚のばらつきは、仮固定剤８２により吸収できるため、半導体チップ６０ａおよび６０ｂの下面は同一面となる。

図１５（ａ）のように、基板８０の全ての第１電極１８ａおよび第２電極１８ｂに０Ｖを印加することにより、基板８０を剥離する。

図１５（ｂ）のように、半導体チップ６０ａおよび６０ｂの下面を基板８６に接合する。基板８６としては、例えば高抵抗のシリコン基板を用いることができる。このとき、半導体チップ６０ａおよび６０ｂの間隔Ｐ２は、図１４（ｃ）と同じ間隔Ｐ２を維持できる。接合方法としては、例えば表面活性化接合法（surface activation bonding）を用いることができる。表面活性化接合法においては、例えば１０^−６Ｐａ以下の超高真空中において、半導体チップ６０ａおよび６０ｂの下面と基板８６の上面とにそれぞれＡｒイオン等のイオンを照射する。これにより、半導体チップ６０ａおよび６０ｂの下面と基板８６の上面とが活性化する。半導体チップ６０ａおよび６０ｂの下面と基板８６の上面とを密着させることにより、半導体チップ６０ａおよび６０ｂの下面と基板８６の上面とが接合する。表面活性化接合法を用いることにより、半導体チップ６０ａおよび６０ｂを常温において接合できる。このため、仮固定剤８２の選択の範囲が広がる。また、接合後の熱歪みが発生しない。

図１５（ｃ）のように、仮固定剤８２を例えば８０℃に加熱し、仮固定剤８２の粘着力を小さくし、基板８４を剥離する。図１５（ｄ）のように、アルコール等の有機溶剤に浸すことにより、仮固定剤８２を除去する。なお、仮固定剤８２として、有機溶剤に可溶な紫外線硬化樹脂を用いることにより、図１５（ｃ）および図１５（ｄ）の工程をアセトン等の有機溶剤に浸すだけで行なうこともできる。

図１６（ａ）のように、酸素アッシングすることにより、保護膜６２を除去する。図１６（ｂ）のように、基板８６上に半導体チップ６０を覆うように絶縁膜８８を形成する。絶縁膜８８として、例えば膜厚が３００ｎｍの窒化シリコン膜を用いることができる。図１６（ｃ）のように、絶縁膜８８に開口９０を形成する。

図１７（ａ）のように、フォトリソグラフィ法を用い開口９３を有するフォトレジスト９１を形成する。図１７（ｂ）のように、蒸着法およびリフトオフ法を用い、開口９３内に配線９２を形成する。配線９２は、めっき法を用いて形成してもよい。配線９２としては、例えばＡｕ等の金属を用いることができる。図１７（ｃ）のように、ダイシング法を用い基板８６を切断する。これにより、基板８６を半導体チップ６０が１つずつ搭載されたチップ９４に個片化することができる。

図１８（ａ）は，図１１（ａ）における半導体チップ６０の平面図、図１８（ｂ）は、図１７（ｃ）におけるチップ９４の平面図である。図１８（ａ）のように、半導体チップ６０の上面にソース電極５５、ドレイン電極５７およびゲート電極５６が形成されている。ゲート電極５６は一方向に延伸するフィンガ５６ａとフィンガ５６ａに接続するパッド５６ｂを有する。ソース電極５５およびドレイン電極５７はフィンガ５６ａを挟むようにが形成されている。なお、図１８（ａ）において、保護膜６２は図示していない。

図１８（ｂ）のように、チップ９６の基板８６上に半導体チップ６０が搭載されている。半導体チップ６０のソース電極５５、ドレイン電極５７およびゲート電極５６等の電極にそれぞれ接続される配線９２が形成されている。配線９２は、基板８６上にソース電極５５、ドレイン電極５７およびゲート電極５６にそれぞれ接続されたパッド９２ａ、９２ｃおよび９２ｂを有する。

図１９（ａ）から図２０は、基板７６から基板８０への半導体チップ６０の移載の例を示す平面図である。図１９（ａ）のように、基板７６上に半導体チップ６０が配列している（図１３（ｃ）に対応する）。半導体チップ６０の配列間隔は、間隔Ｐ１である。基板７６上の半導体チップ６０のうち間隔Ｐ２の半導体チップ６０ａをピックアップ装置７８を用い同時にピックアップする（図１３（ｄ）に対応する）。図２０のように、基板８０上に、間隔Ｐ２で配列した半導体チップ６０ａを貼り付ける（図１４（ａ）に対応する）。図２０の破線は、一回のピックアップにより、移載される基板８０上の範囲を示している。

図１９（ｂ）のように、ピックアップ装置７８を用い、半導体チップ６０ａの隣の半導体チップ６０ｂを同時にピックアップする。図２０のように、基板８０上に半導体チップ６０ｂを貼り付ける。このとき、後の工程上で必要があるときは、半導体チップ６０ａと６０ｂとの間隔が（Ｐ２）となるように半導体チップ６０ｂを貼り付けてもよい。図１９（ｃ）のように、ピックアップ装置７８を用い、半導体チップ６０ｂの隣の半導体チップ６０ｃをピックアップする。図２０のように、半導体チップ６０ｃを基板８０上に貼り付ける。また、図１９（ｄ）の工程の後、必要に応じて、半導体チップ６０ｂと６０ｃとの間隔が（Ｐ２）となるように半導体チップ６０ｃを貼り付けることもできる。このようにして、基板７６上に間隔Ｐ１で配列されていた半導体チップ６０を基板８０上に間隔Ｐ２で配列させる。なお、基板７６上の半導体チップ６０の配列間隔は、縦方向と横方向で異なっていてもよい。また、基板８０上の半導体チップ６０の配列間隔は、縦方向と横方向で異なっていてもよい。

実施例２によれば、図１３（ｃ）のように、実施例１に係る静電チャックを含む基板７６（第１基板）が、第１間隔Ｐ１（所定の間隔）で配列された複数の半導体チップ６０を吸着する。基板７６の吸着力を制御し、複数の半導体チップ６０のうち第１間隔Ｐ１より広い第２間隔Ｐ２で複数の半導体チップ６０ａに対する吸着力を低減する。図１３（ｄ）および図１９（ａ）のように、実施例１に係る静電チャックを含むピックアップ装置７８が複数の半導体チップ６０のうち第２間隔Ｐ２の複数の半導体チップ６０ａ（吸着力が低減された半導体チップ）を同時にピックアップする。図１６（ａ）のように、第２間隔Ｐ２の複数の半導体チップ６０ａおよび６０ｂを基板８６（第２基板）に同時に貼り付ける。これにより、第１間隔Ｐ１で配列された半導体チップ６０を、基板８６に第２間隔Ｐ２で配列させることができる。第２間隔Ｐ２は、第１間隔Ｐ１の整数倍であることが好ましい。

第１間隔Ｐ１で配列された半導体チップ６０を、第２間隔Ｐ２で配列させるためには、部分的に真空吸引可能な真空チャックを用いることも考えられる。しかしながら、真空チャックには、吸引孔を設けることとなる。例えば、半導体チップ６０の大きさが３００μｍ×３００μｍ以下のように小さい場合、吸引孔が小さくなる。これにより、吸引孔の気流のコンダクタンスが低下して、半導体素子の吸引力を十分確保することが難しい。

また、半導体素子を紫外線剥離樹脂を用い基板に仮固定し、紫外線を半導体素子毎に個別に照射する方法も考えられる。しかしながら、紫外線の照射は基板を透過して行なうため、紫外線を照射する領域を小さくすることが難しい。

これに対し、実施例１に係る静電チャックであれば、電極１８の面積が小さくなっても、半導体素子に加わる単位面積あたりの吸引力は、半導体素子に加わる電界値で決まる。電極１８に印加する配線は、大電流を流すわけではないため細くできる。また、電極１８は、実施例１のようにフォトリソグラフィ技術および蒸着法等の半導体プロセスを応用して形成すれば半導体素子に対し十分小さく形成できる。このように、静電チャックを用いる方法は、半導体素子が小さい場合特に有効である。例えば、半導体チップの大きさが３００μｍ×３００μｍ以下の場合、特に有効である。

また、図１７（ａ）、図１７（ｂ）及び図１８（ｂ）のように、基板８６（第２基板）上の第２間隔Ｐ２の複数の半導体チップ６０が貼り付けられた領域以外に外部と接続するためのパッド９２ａ〜９２ｃを形成し、半導体チップ６０に形成された半導体素子とパッド９２ａ〜９２ｃとを接続する配線９２を例えば半導体プロセスを用い形成する。パッドの形成と配線の形成とは同時に行なわれてもよいし、別工程で行なわれてもよい。これにより、図１１（ａ）のように、パッドを有さない半導体チップを基板５０上に形成し、図１５（ｄ）のように、別に準備した基板８６（第２基板）に半導体チップ６０を貼り付け、パッドは基板８６上に形成することができる。これにより、例えば高価な窒化物半導体はデバイス領域のみに使用し、パッドは安価な例えばシリコン基板上に形成することができる。また、半導体層５８をエピタキシャル成長する基板５０は、熱伝導性は低いが窒化物半導体を成長し易いシリコン基板を用い、半導体チップ６０を貼り付ける基板８６は、熱伝導性の高く安価な多結晶ＳｉＣ基板とすることができる。このように、半導体層を成長する基板の選択を広くすることができる。

さらに、図１１（ｂ）のように、基板５０（第３基板）上に第１間隔Ｐ１で配列された複数の半導体チップ６０を形成する。図１１（ｃ）のように、複数の半導体チップ６０が第１間隔Ｐ１を保った状態で、基板６６（第４基板）が複数の半導体チップ６０の上面を支持する。図１１（ｄ）のように、基板６６が複数の半導体チップ６０を支持した状態で、基板５０の少なくとも一部を除去する。すなわち、側面が互いに離間した複数の半導体素子６１を基板５０（第３基板）上に形成する工程と、基板５０の厚みを減じる工程と、を実施することで、複数の半導体素子６１を個別の半導体チップ６０に分離する。これにより、第１間隔Ｐ１で配列された複数の半導体チップ６０が形成される。これにより、半導体チップの間隔を保持した状態で、基板５０の少なくとも一部を除去することができる。図１１（ｄ）においては、基板５０を全て除去しているが、基板５０の一部が残っていてもよい。

さらに、図１４（ｃ）のように、実施例１の静電チャックを含む基板８０（第５基板）が、ピックアップ装置７８がピックアップした第２間隔Ｐ２の複数の半導体チップ６０ａおよび６０ｂの下面を支持する。図１５（ａ）のように、基板８４（第６基板）が基板８０（第５基板）から第２間隔Ｐ２の複数の半導体チップ６０ａおよび６０ｂの上面を支持する。図１５（ｂ）のように、基板８６（第２基板）には、基板８４（第６基板）から第２間隔Ｐ２の複数の半導体チップ６０ａおよび６０ｂが貼り付けられる。すなわち、実施例１の静電チャックを含む基板８０（第５基板）を用意し、その吸着力を吸着対象となる半導体チップ６０ａおよび６０ｂに対応させて選択的に制御し、ピックアップされた複数の半導体チップ６０ａおよび６０ｂを基板８０上に移載する。基板８０上に配置された複数の半導体チップ６０ａおよび６０ｂを基板８４（第６基板）に同時に貼り付ける。基板８４に貼り付けられた複数の半導体チップ６０ａおよび６０ｂを基板８６に貼り付ける。これにより、複数の半導体チップ６０ａおよび６０ｂを同時に基板８６に貼り付ける工程が実施される。このように、実施例１の静電チャックを含む基板８０を用い、第２間隔Ｐ２を保持した状態で、半導体チップ６０を基板８６に貼り付けることができる。

さらに、図１３（ｄ）および図１４（ｂ）のように、同じ基板７６から第２間隔Ｐ２の複数の半導体チップ６０ａおよび６０ｂを同時にピックアップする工程を複数行なうことができる。すなわち、複数の半導体チップ６０ａおよび６０ｂを同時にピックアップする工程を複数回実行することで、所定の間隔Ｐ１よりも広い間隔Ｐ２で複数の半導体チップを配列することができる。これにより、図２０のように、半導体チップ６０ａ〜６０ｃを第２間隔Ｐ２で配列させることができる。また、ピックアップする工程を複数行なう理由は、例えば、４インチ基板上に形成したチップを８インチの基板上に移載するときのように、チップをより大きい基板に移載する場合、複数回の移載が必要となるためである。

実施例３は、異なる半導体チップを基板に貼り付ける例である。図２１（ａ）から図２２は、実施例３における基板７６から基板８０への半導体チップ６０の移載の例を示す平面図である。図２１（ａ）のように、基板７６ａには、半導体チップ６０ｄが間隔Ｐ１ｄで配列されている。図２１（ｂ）のように、基板７６ｂには、半導体チップ６０ｅが間隔Ｐ１ｅで配列されている。図２１（ｃ）のように、基板７６ｃには、半導体チップ６０ｆが間隔Ｐ１ｆで配列されている。基板７６ａ、７６ｂおよび７６ｃは、実施例２の基板７６と同様に、静電チャックを含む基板である。半導体チップ６０ｄ、６０ｅおよび６０ｆは、それぞれ例えばＩｎＰをベースとした半導体素子、ＧａＡｓをベースとした半導体素子、およびＧａＮをベースとした半導体素子である。

図２１（ａ）のように、基板７６上の半導体チップ６０ｄのうち間隔Ｐ２ｄの半導体チップ６０ｄをピックアップ装置７８を用い同時にピックアップする。図２２のように、基板８０上に、間隔Ｐ２ｄで配列した半導体チップ６０ｄを貼り付ける。図２１（ｂ）のように、ピックアップ装置７８を用い、間隔Ｐ２ｅの半導体チップ６０ｅを同時にピックアップする。図２２のように、基板８０上に間隔Ｐ２ｅで配列した半導体チップ６０ｅを貼り付ける。図２１（ｃ）のように、ピックアップ装置７８を用い、間隔Ｐ２ｆの半導体チップ６０ｆを同時にピックアップする。図２２のように、基板８０上に間隔Ｐ２ｆで配列した半導体チップ６０ｆを貼り付ける。

以上により、基板８０上に、異なる半導体チップ６０ｄから６０ｆを貼り付けることができる。すなわち、基板７６ａ（第１基板）が、間隔Ｐ１ｄ（第１間隔）で配列された複数の半導体チップ６０ｄを支持する。ピックアップ装置７８が複数の半導体チップ６０ｄのうち第２間隔Ｐ２ｄの複数の半導体チップを同時にピックアップする。第２間隔Ｐ２ｄの複数の半導体チップ６０ｄを基板８０（第２基板）に同時に貼り付ける。基板７６ｂ（別の第１基板）が、間隔Ｐ１ｅ（別の第１間隔）で配列された複数の別の半導体チップ６０ｅを支持する。ピックアップ装置７８が複数の別の半導体チップ６０ｅのうち第２間隔Ｐ２ｅの複数の別の半導体チップを同時にピックアップする。第２間隔Ｐ２ｅの複数の別の半導体チップ６０ｅを第２基板８０に同時に貼り付ける。基板７６ｃ（別の第１基板）が、間隔Ｐ１ｆ（別の第１間隔）で配列された複数の別の半導体チップ６０fを支持する。ピックアップ装置７８が複数の別の半導体チップ６０ｆのうち第２間隔Ｐ２ｆの複数の別の半導体チップを同時にピックアップする。第２間隔Ｐ２ｆの複数の別の半導体チップ６０ｆを第２基板８０に同時に貼り付ける。

このように、第１間隔Ｐ１で配列された複数の半導体チップ６０ｄ〜６０ｆの組が複数用意され、複数の半導体チップを同時にピックアップする工程を複数の組の半導体チップに対してそれぞれ実行し、共通の基板８０（第２基板）上に複数の組からピックアップされた複数の半導体チップ６０ｄ〜６０ｆを貼り付ける。これにより、異なる機能の半導体チップを一つの基板８０に集積化することができる。例えば、基板８０として高抵抗かつ高熱伝導なシリコン基板を用いることにより、半導体チップ６０ｄから６０ｆ間のアイソレーションを向上させ、かつ熱放散の良好な半導体装置を製造できる。なお、間隔Ｐ１ｄからＰ１ｆは同じでもよい。また間隔Ｐ２ｄからＰ２ｆは同じでもよい。

実施例２および３の基板８０として、例えばＳｉＣ基板、ＡｌＮ基板またはＳｉ基板を用いることができる。ＳｉＣ基板およびＡｌＮ基板としては例えばそれぞれ多結晶ＳｉＣ基板およびＡｌＮ基板を用いることができる。これにより、安価でかつ熱伝導性のよい基板を用いることができる。

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１８表面電極
１８ａ第１電極
１８ｂ第２電極
２４制御部
２１ａ、３４第１配線
２１ｂ、３６第２配線
６０半導体チップ
６１半導体素子
５０、６６、７０、７６、８０、８４、８６基板
７８ピックアップ装置

Claims

静電引力を発生させる電極を有する複数の吸着領域と、前記複数の吸着領域それぞれに対し、他の吸着領域と独立して、その静電引力を制御する制御部と、を具備する静電チャックを含む第１基板が、所定の間隔で配列された複数の半導体チップを吸着する工程と、
前記第１基板の吸着力を制御し、前記複数の半導体チップのうち、前記所定の間隔よりも広い間隔で複数の半導体チップに対する吸着力を低減する工程と、
前記吸着力が低減された複数の半導体チップを同時にピックアップする工程と、
前記ピックアップされた前記複数の半導体チップを第２基板に同時に貼り付ける工程と、
を含むことを特徴とする半導体装置の製造方法。
静電引力を発生させる電極を有する複数の吸着領域と、前記複数の吸着領域それぞれに対し、他の吸着領域と独立して、その静電引力を制御する制御部と、を具備する静電チャックを含むピックアップ装置により、所定の間隔で配列された複数の半導体チップから、前記所定の間隔よりも広い間隔で複数の半導体チップを同時にピックアップする工程と、
前記ピックアップされた前記複数の半導体チップを第２基板に同時に貼り付ける工程と、
を含むことを特徴とする半導体装置の製造方法。
静電引力を発生させる電極を有する複数の吸着領域と、前記複数の吸着領域それぞれに対し、他の吸着領域と独立して、その静電引力を制御する制御部と、を具備する静電チャックを含む第１基板が、所定の間隔で配列された複数の半導体チップを吸着する工程と、
前記第１基板の吸着力を制御し、前記複数の半導体チップのうち、前記所定の間隔よりも広い間隔で複数の半導体チップに対する吸着力を低減する工程と、
前記静電チャックを含むピックアップ装置により、前記吸着力が低減された複数の半導体チップを同時にピックアップする工程と、
前記ピックアップされた前記複数の半導体チップを第２基板に同時に貼り付ける工程と、
を含むことを特徴とする半導体装置の製造方法。
前記静電チャックの前記複数の吸着領域それぞれには、正電圧が印加される複数の第１電極と負電圧が印加される複数の第２電極とが設けられてなり、同じ吸着領域内においては、これら複数の第１および第２電極が共通に制御されることを特徴とする請求項１から３のいずれか一項記載の半導体装置の製造方法。
前記第２基板上には外部と接続するためのパッドが設けられてなり、前記複数の半導体チップを貼り付けた後、前記パッドと前記複数の半導体チップとの間を接続する配線を形成する工程を実施することを特徴とする請求項１から４のいずれか一項記載の半導体装置の製造方法。
前記所定の間隔で配列された前記複数の半導体チップは、側面が互いに離間した複数の半導体素子を第３基板上に形成する工程と、前記第３基板の厚みを減じる工程を実施することで、前記複数の半導体素子を個別の半導体チップに分離することにより形成されることを特徴とする請求項１から４のいずれか一項記載の半導体装置の製造方法。
前記複数の半導体チップを同時に第２基板に貼り付ける工程は、前記静電チャックを含む第５基板を用意し、その吸着力を吸着対象となる半導体チップに対応させて選択的に制御し、前記ピックアップされた複数の半導体チップを前記第５基板上に移載する工程と、
前記第５基板上に配置された前記複数の半導体チップを第６基板に同時に貼り付ける工程と、
前記第６基板に貼り付けられた前記複数の半導体チップを前記第２基板に貼り付ける工程と、
により実施されることを特徴とする請求項１から４のいずれか一項記載の半導体装置の製造方法。
前記複数の半導体チップを同時にピックアップする工程を複数回実行することで、前記所定の間隔よりも広い間隔で複数の半導体チップを配列する工程と、
前記複数の半導体チップを、同時に前記第２基板上に貼り付ける工程と、
を含むことを特徴とする請求項１から４のいずれか一項記載の半導体装置の製造方法。
前記所定の間隔で配列された複数の半導体チップの組が複数用意され、前記複数の半導体チップを同時にピックアップする工程を前記複数の組の半導体チップに対してそれぞれ実行し、共通の前記第２基板上に前記複数の組からピックアップされた複数の半導体チップを貼り付けることを特徴とする請求項１から４のいずれか一項記載の半導体装置の製造方法。
前記半導体チップは窒化物半導体であり、前記第２基板はＡｌＮ基板、ＳｉＣ基板またはＳｉ基板であることを特徴とする請求項１から４のいずれか一項記載の半導体装置の製造方法。