JPH0547856A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

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JPH0547856A
JPH0547856A JP3206673A JP20667391A JPH0547856A JP H0547856 A JPH0547856 A JP H0547856A JP 3206673 A JP3206673 A JP 3206673A JP 20667391 A JP20667391 A JP 20667391A JP H0547856 A JPH0547856 A JP H0547856A
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JP
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chip
pad
package
connection
insulating film
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JP3206673A
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Yoshimi Asada
善巳 浅田
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】 【目的】 半導体装置とその製造方法に関し、リードの
本数やピッチ、パッドの位置に制約されずにチップとパ
ッケージの間を最短距離で接続できることを目的とす
る。 【構成】 少なくとも１個のステージ1aに周設された複
数個の接続パッド1bを有するパッケージ１と、複数個の
パッド2aを有して、該ステージ1aにマウントされたチッ
プ２を有するものであり、パッケージ１とチップ２を接
続する接続部３の製造工程は、パッケージ１とチップ２
に塗着された絶縁膜3aを塗着し、該絶縁膜3aに接続パッ
ド1bとパッド2aに導通するバイアホール3bを設け、該バ
イアホール3bを配線パターン3cによって適宜接続するよ
うに構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置とその製造方
法に係わり、特にマルチチップモジュールにおいて、膜
形成とパターン形成の両技術を用いて、リードの本数や
リードピッチ、リードの取り出し位置に制約されずにチ
ップとパッケージの間を最短距離で接続できてなる半導
体装置とその製造方法に関する。
【０００２】近年、半導体装置の集積度の向上は目を見
張るものがあり、半導体メモリのような大容量化が進む
一方で、いろいろな機能を一つのチップに集積したマイ
クロプロセッサなどの進展も目覚ましい。
【０００３】半導体装置における機能の集積について見
ると、規模の小さいものでは１チップ電卓に象徴される
ように、一つのチップに全ての機能を搭載することが行
われ、これはモノリシック方式と呼ばれている。それに
対して、規模が大きくなってくると、いろいろな機能を
もったチップを複数個相互に接続して一つのモジュール
にする。これはいわゆるマルチチップ方式と呼ばれるも
ので、こうして構成された半導体装置がマルチチップモ
ジュールである。
【０００４】ところで、チップから導出されるリード
は、通常はチップの周縁部に設けられたパッドから引き
出されるが、リードの本数が多くなると周縁部からだけ
では賄いきれず、チップの中央部にもパッドを設けて引
き出されるようになる。
【０００５】こうしたチップから導出されるリードは、
一般にハイブリッドＩＣの実装技術によっていろいろな
方法によって接続され、モジュール化されている。そし
て、ピッチが狭くなり、かつ本数が多いリードを、如何
に効率よく接続するかが重要な課題となっている。
【０００６】
【従来の技術】モジュールの基本的な構成は、パッケー
ジと呼ばれる基板と、その基板の上にマウントされたチ
ップとからなり、チップとパッケージの間はいろいろな
方法によって接続されている。マルチチップモジュール
の場合には、複数個のチップがパッケージにマウントさ
れている。
【０００７】図４は従来の接続方法の例の要部の断面図
で、図４（Ａ）はワイヤボンディング方式、図４（Ｂ）
はＴＡＢ方式、図４（Ｃ）はフリップチップ方式であ
る。図において、１はパッケージ、1aはステージ、1bは
接続パッド、２はチップ、2aはパッド、2bはバンプ、４
はワイヤ、６はＴＡＢテープ、6aはベース、6bはＴＡＢ
リードである。
【０００８】パッケージ１は、接続方法によっていろい
ろな基板が用いられ、リードフレームのような整形加工
された金属板、樹脂製やセラミック製のプリント板、フ
ィルム状のプリント板などが用いられる。そして、一般
的にはこのパッケージ１の上にチップ２がマウントされ
る。
【０００９】図４（Ａ）のワイヤボンディング方式にお
いて、パッケージ１の中央部にはステージ1aが設けられ
ており、パッケージ１がマルチチップモジュール用の場
合ならば、複数個のステージ1aが並設されている。そし
て、そのステージ1aの回りには、図示してない配線パタ
ーンを経由したボンディング用の接続パッド1bが設けら
れている。
【００１０】一方、チップ２にもパッド2aが設けられて
いる。そして、チップ２をそれぞれのステージ1aにマウ
ントし、パッド1b、2aの間をＡｕやＡｌなどの細いワイ
ヤ４を用いてワイヤボンディングする。
【００１１】ワイヤボンディング方式において、チップ
２が高速動作する半導体素子で信号を高速伝送したい場
合には、ワイヤ４はできるだけ短い方が望ましい。そこ
で、ステージ1aをチップ２の厚み分だけ凹ませて、チッ
プ２をステージ1aにマウントした際、パッド1bと2aが同
じ高さになるようになっている。
【００１２】ところが、チップ２をステージ1aにマウン
トする際には、チップ２の放熱性などを加味して、例え
ば、Ａｕ−Ｓｉの共晶ボンディングやはんだ付け、導電
性接着剤などによるダイボンディングが一般に行われて
いる。そのため、ステージ1aの大きさはチップ２に対し
て余裕をもって構成する必要がある。また、チップ２の
マウント位置決め精度も限界があり、接続パッド1bのピ
ッチをあまり狭くすることができない。さらに、チップ
２から導出されるリード端子が多くて、チップ２の中央
部にもパッド2aが設けられている場合には、中央部のパ
ッド2aからワイヤ４が短絡しないように引き出すことは
非常に厄介である。
【００１３】図４（Ｂ）において、ＴＡＢテープ６を用
いた接続方法は、ポリイミドフィルム製のベース6aの所
定の位置にホトリソグラフィによってＴＡＢリード6bを
並設し、インナリードをチップ２の側に、アウタリード
をパッケージ１の側にＴＡＢ接続する方式である。パッ
ケージ１とチップ２、ベース6aとＴＡＢリード6bの上下
位置関係などからいろいろな接続形態がある。
【００１４】ＴＡＢ方式は、ＴＡＢリード6bがコプレー
ナ線路つまり同一面上に並設された配線になっているの
で、信号の伝送品質を良好に保つことができる。また、
例えばギャングボンディングによって効率のよいボンデ
ィングが可能である。さらにＴＡＢテープ６を重積すれ
ば立体配線もできるので、チップ２の中央部からリード
を引き出すこともできる。
【００１５】ところが、ＴＡＢ接続を行うには、チップ
２の上に高さの均一なバンプ2bを設ける必要がある。あ
るいはＴＡＢリード6bのインナリードの方に、例えば転
写バンプ法によってバンプ2bを設けることが必要であ
る。また、バンプ2bのピッチにも限界がある。
【００１６】図４（Ｃ）において、フリップチップ方式
は、チップ２に例えばはんだバンプ2bを設け、予備はん
だしたパッケージ１の接続パッド1bの上にフェースダウ
ンで直に接続するいわゆるリードレス方式の一種であ
る。
【００１７】このフリップチップ方式は、バンプ2bがは
んだの場合はんだリフロー方式で接続するので、はんだ
の表面張力によって自己位置合わせ（セルフアライメン
ト）され、接続の位置合わせ精度が比較的緩くてよいと
されている。また、リードレスなので、信号の伝送品質
の上からは最適な方法である。
【００１８】しかし、そのことが逆にバンプ2bのピッチ
を狭くすることを難くしている。また、フェースダウン
ボンディングなので、特にチップ２の中央部の接続状態
を目視チェックすることは不可能に近く厄介であり、放
熱性も劣る。
【００１９】
【発明が解決しようとする課題】このように、従来のパ
ッケージとチップの接続方法には、それぞれ一長一短が
ある。そして、チップからのリードの取り出し本数が多
くて、しかもリードピッチが狭くなってくると、リード
をできるだけ短くして半導体装置の動作速度を阻害しな
いようにするとか、あるいはチップの中央部からもリー
ドを引き出すといった接続が、従来の何れの接続方法に
よっても対応仕切れない問題があった。
【００２０】そこで本発明は、特にマルチチップモジュ
ールにおいて、膜形成とパターン形成の膜プロセスを用
い、リードの本数やリードピッチ、リードの取り出し位
置に制約されずにチップとパッケージを最短距離で接続
できてなる半導体装置とその製造方法を提供することを
目的としている。
【００２１】
【課題を解決するための手段】上で述べた課題は、パッ
ケージと、チップと、接続部を有し、前記パッケージ
は、少なくとも１個のステージと、該ステージに周設さ
れた複数個の接続パッドを有するものであり、前記チッ
プは、ステージにマウントされたものであって、表面に
複数個のパッドを有するものであり、前記接続部は、パ
ッケージとチップに塗着された絶縁膜と、該絶縁膜に穿
設され、かつ接続パッドとパッドのそれぞれに導通する
バイアホールと、該絶縁膜の上に設けられ、かつバイア
ホール間を適宜接続した配線パターンを有するものであ
る ように構成された半導体装置と、パッケージに配設
された少なくとも１個のステージにチップをマウント
し、該ステージは回りに複数個の接続パッドを有し、か
つ該チップは表面にパッドを有するものであり、次い
で、前記パッケージとチップに絶縁膜を塗着し、次い
で、前記接続パッドとパッドに導通するバイアホールを
絶縁膜に設け、次いで、前記バイアホール間を適宜配線
パターンによって接続するように構成された半導体装置
の製造方法と、によって解決される。
【００２２】
【作用】チップから導出されるリードの本数が多くな
り、リードピッチも狭くなってくると、従来の接続方法
では賄い切れなくなってくるのに対して、本発明におい
ては、パターン形成技術を用いて接続するようにしてい
る。
【００２３】すなわち、パッケージにチップをマウント
したあと、パッケージとチップに絶縁膜を塗着して覆
い、その絶縁膜にバイアホールを設けて、パッケージの
接続パッドとチップのパッドに導通を取るようにしてい
る。そして、このバイアホールを適宜接続して、接続パ
ッドとパッド間を接続するようにしている。
【００２４】この接続方法は膜形成技術とパターン形成
技術を用いて行うので、パッドのピッチが狭くてもリー
ドの本数が多くても一括して処理することができ、しか
も接続距離が最短になるように接続することができる。
【００２５】従って、本発明によれば、例えば動作速度
の速い半導体装置の動作性能を阻害せずに接続できるば
かりでなく、中央部にもパッドが設けられているような
パッドの多いチップに対しても対応することができる。
【００２６】
【実施例】図１は本発明の第一の実施例の断面図、図２
は図１の製造工程図、図３は本発明の第二の実施例の断
面図である。図において、１はパッケージ、1aはステー
ジ、1bは接続パッド、２はチップ、2aはパッド、３は接
続部、3aは絶縁膜、3bはバイアホール、3cは配線パター
ン、3dは第二の絶縁膜、3eは接地導体膜、４はワイヤ、
５は終端抵抗である。
【００２７】実施例：１ 図１〜図２において、パッケージ１は例えばセラミック
プリント板などで、中央部にステージ1aが設けられてい
る。パッケージ１がマルチチップモジュール用の場合に
は、複数個のステージ1aが並設されている。そして、そ
れぞれのステージ1aの回りには、接続パッド1bが設けら
れており、それぞれの接続パッド1bは図示してない多層
配線などを通してパッケージ１の外部に導出されるよう
になっている。
【００２８】チップ２の周縁部にはパッド2aが設けられ
ており、このチップ２が図２（Ａ）に示したようにパッ
ケージ１のステージ1aにマウントされる。パッケージ１
がセラミックの場合には、例えば、ステージ1aの底部が
Ａｕでメタライズされており、マウントに際してはＡｕ
−Ｓｉの共晶ボンディングが行われる。パッケージ１が
樹脂のプリント板の場合には、導電性の接着剤が用いら
れることもある。
【００２９】次いで、パッケージ１の接続パッド1bとチ
ップ２のパッド2aは、接続部３によって接続する。すな
わち、チップ２がマウントされたパッケージ１の上に
は、例えば、ポリイミドとかＰＭＳＳ(poly methyl sil
sesquioxane)系の樹脂などからなる絶縁膜3aを、図２
（Ｂ）に示したように表面が平滑になるように全面にわ
たって回転塗着する。そして、接続パッド1bとパッド2a
に対応した位置をホトリソグラフィによって穿孔し、無
電解めっきを施して接続パッド1bとパッド2aのそれぞれ
に導通したバイアホール3bを設ける。
【００３０】次いで、図２（Ｃ）において、ホトリソグ
ラフィによって配線パターン3cを設け、バイアホール3b
を適宜接続して接続パッド1bとパッド2aを接続する。こ
うしてなした本発明になる接続パッド1bとパッド2aの接
続においては、バイアホール3bの長さが絶縁膜3aの膜厚
相当の高々数十μｍなので、パッド1bと2aの接続配線の
距離が最短になっている。
【００３１】従って、特にチップ２が高速動作する素子
からなる場合に効果がある。また、配線パターン3cに
は、必要に応じて薄膜や厚膜プロセスによって終端抵抗
５を介在させることができる。さらに、この配線パター
ン3cを設ける工程は、バイアホール3bや終端抵抗５を設
ける工程と同時に行うこともできる。
【００３２】こうして、接続パッド1bとパッド2aの間が
最短距離で接続できるが、チップ２が高速動作する素子
の場合には、外部ノイズを遮蔽するために図２（Ｄ）に
示したように絶縁膜3aの上に第二の絶縁膜3dを被着し、
その第二の絶縁膜3dの上に図２（Ｅ）に示したように接
地導体膜3eを設ける。こうすると、配線パターン3cは、
絶縁膜3aの上でコプレーナ線路になっている。
【００３３】実施例：２ チップ２には、周縁部ばかりでなく中央部にもパッド2a
が設けられている。この中央部に設けられているパッド
2aは、例えば電源端子などの場合が多い。そこで、チッ
プ２の周縁部のパッド2aは、ワイヤ４によって接続パッ
ド1bとワイヤボンディングする。
【００３４】そのあとは、実施例１と同様にして、絶縁
膜3aを塗着してバイアホール3bを設け、ワイヤボンディ
ングしてない残りのパッド2aと接続パッド1bを配線パタ
ーン3cによって接続する。
【００３５】こうして、接続パッド1bとパッド2aを接続
するのにワイヤボンディングと配線パターン3cを混在さ
せると、配線の自由度が増すばかりでなく、電源をバイ
アホール3bを介して安定に供給することができる。
【００３６】
【発明の効果】パッケージにチップをマウントしてパッ
ド同士を接続する際、本発明によれば膜形成技術とパタ
ーン形成技術を用いて、最短の配線接続ができる。ま
た、ワイヤボンディングを併用することによって、チッ
プの中央部にもパッドが設けられている場合にも、容易
に配線接続することができる。
【００３７】その結果、特に高速動作する半導体素子か
らなるチップの場合とか、マルチチップモジュールのよ
うな接続箇所が非常に多い場合などに対して、本発明は
寄与するところが大である。
【図面の簡単な説明】
【図１】 本発明の第一の実施例の断面図である。
【図２】 図１の製造工程図である。
【図３】 本発明の第二の実施例の断面図である。
【図４】 従来の接続方法の例の要部の断面図で、
（Ａ）はワイヤボンディング方式、（Ｂ）はＴＡＢ方
式、（Ｃ）はフリップチップ方式である。
【符号の説明】
１ パッケージ 1a ステージ 1b
接続パッド ２ チップ 2a パッド ３ 接続部 3a 絶縁膜 3b
バイアホール 3c 配線パターン 3d 第二の絶縁膜 3e
接地導体膜 ４ ワイヤ ５ 終端抵抗

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 パッケージ(1) と、チップ(2) と、接続
    部(3) を有し、 前記パッケージ(1) は、少なくとも１個のステージ(1a)
    と、該ステージ(1a)に周設された複数個の接続パッド(1
    b)を有するものであり、 前記チップ(2) は、前記ステージ(1a)にマウントされた
    ものであって、表面に複数個のパッド(2a)を有するもの
    であり、 前記接続部(3) は、前記パッケージ(1) とチップ(2) に
    塗着された絶縁膜(3a)と、該絶縁膜(3a)に穿設され、か
    つ前記接続パッド(1b)とパッド(2a)のそれぞれに導通す
    るバイアホール(3b)と、該絶縁膜(3a)の上に設けられ、
    かつ該バイアホール(3b)間を適宜接続した配線パターン
    (3c)を有するものであることを特徴とした半導体装置。
  2. 【請求項２】 前記接続部(3) は、配線パターン(3c)を
    被覆した第二の絶縁膜(3d)と、該第二の絶縁膜(3d)の上
    に設けられた接地導体膜(3e)を有する請求項１記載の半
    導体装置。
  3. 【請求項３】 前記接続パッド(1b)とパッド(2a)は、一
    部がワイヤ(4) を介して接続され、残部が前記バイアホ
    ール(3b)と配線パターン(3c)を介して接続されている請
    求項１記載の半導体装置。
  4. 【請求項４】 前記配線パターン(3c)は、中間部に適宜
    終端抵抗(5) を具えている請求項１記載の半導体装置。
  5. 【請求項５】 パッケージ(1) に配設された少なくとも
    １個のステージ(1a)にチップ(2) をマウントし、該ステ
    ージ(1a)は回りに複数個の接続パッド(1b)を有し、かつ
    該チップ(2) は表面にパッド(2a)を有するものであり、 次いで、前記パッケージ(1) とチップ(2) に絶縁膜(3a)
    を塗着し、 次いで、前記接続パッド(1b)とパッド(2a)に導通するバ
    イアホール(3b)を前記絶縁膜(3a)に設け、 次いで、前記バイアホール(3b)間を適宜配線パターン(3
    c)によって接続することを特徴とする半導体装置の製造
    方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6495914B1 (en) 1997-08-19 2002-12-17 Hitachi, Ltd. Multi-chip module structure having conductive blocks to provide electrical connection between conductors on first and second sides of a conductive base substrate
JP2016522585A (ja) * 2013-06-17 2016-07-28 ルクスビュー テクノロジー コーポレイション 反射バンク構造及び発光デバイスを組み込むための方法

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